JPH0878982A - Ａｇｃアンプ制御回路 - Google Patents
Ａｇｃアンプ制御回路Info
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- JPH0878982A JPH0878982A JP21558294A JP21558294A JPH0878982A JP H0878982 A JPH0878982 A JP H0878982A JP 21558294 A JP21558294 A JP 21558294A JP 21558294 A JP21558294 A JP 21558294A JP H0878982 A JPH0878982 A JP H0878982A
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】
【目的】ディジタル等化器の出力を任意の値に一定に保
ち、また、その制御は高速性を考慮してアナログＡＧＣ
ループで行なうＡＧＣアンプ制御回路を提供すること。 【構成】ディジタル等化器の出力期待値を設定する回
路、ディジタル等化器の出力期待値と実際の出力値とを
比較する回路、比較結果に応じてアナログＡＧＣループ
のスライスレベルを制御する回路を設けた。 【効果】ディジタルイコライザの出力を任意の値に保つ
ことが可能となる。また、アナログＡＧＣループを用い
るため高速に振幅制御を行なえる。
ち、また、その制御は高速性を考慮してアナログＡＧＣ
ループで行なうＡＧＣアンプ制御回路を提供すること。 【構成】ディジタル等化器の出力期待値を設定する回
路、ディジタル等化器の出力期待値と実際の出力値とを
比較する回路、比較結果に応じてアナログＡＧＣループ
のスライスレベルを制御する回路を設けた。 【効果】ディジタルイコライザの出力を任意の値に保つ
ことが可能となる。また、アナログＡＧＣループを用い
るため高速に振幅制御を行なえる。
Description
【０００１】
【産業上の利用分野】本発明は、ハードディスクに使用
されるＰＲＭＬリードチャネルＬＳＩ内のＡＧＣアンプ
の制御回路に関する。
されるＰＲＭＬリードチャネルＬＳＩ内のＡＧＣアンプ
の制御回路に関する。
【０００２】
【従来の技術】従来、ハードディスクに使用されるリー
ドチャネルＬＳＩ内の自動利得制御（以下、ＡＧＣと称
す）アンプの制御を行なう制御回路は、日立製作所製の
ＨＤ１５３０４０ＴＦ（９０Ｍｂｐｓシングルチップデ
ータチャネルプロセッサ）ユーザーズマニュアルに記載
のように、アクティブフィルタの出力振幅値を一定に保
つようにＡＧＣループの制御を行なっていた。
ドチャネルＬＳＩ内の自動利得制御（以下、ＡＧＣと称
す）アンプの制御を行なう制御回路は、日立製作所製の
ＨＤ１５３０４０ＴＦ（９０Ｍｂｐｓシングルチップデ
ータチャネルプロセッサ）ユーザーズマニュアルに記載
のように、アクティブフィルタの出力振幅値を一定に保
つようにＡＧＣループの制御を行なっていた。
【０００３】
【発明が解決しようとする課題】上記従来技術は、ピー
ク検出信号処理方式に対応したもので、図６に示すよう
に、ピーク検出ができるようにアクティブフィルタの出
力を所定の値に一定に保つＡＧＣループ制御しか行なっ
ていなかった。ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏ
ｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）信号
処理方式においては、ディジタル等化器の出力を最尤復
号（以下、ＭＬと称す）の期待値に合わせることが重要
であるが、従来技術は、ディジタル等化器の出力を任意
の値に保てないという問題があった。本発明の目的は、
ディジタル等化器の出力を任意の値に一定に保ち、ま
た、その制御は高速性を考慮してアナログＡＧＣループ
で行なうＡＧＣアンプ制御回路を提供することにある。
ク検出信号処理方式に対応したもので、図６に示すよう
に、ピーク検出ができるようにアクティブフィルタの出
力を所定の値に一定に保つＡＧＣループ制御しか行なっ
ていなかった。ＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏ
ｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）信号
処理方式においては、ディジタル等化器の出力を最尤復
号（以下、ＭＬと称す）の期待値に合わせることが重要
であるが、従来技術は、ディジタル等化器の出力を任意
の値に保てないという問題があった。本発明の目的は、
ディジタル等化器の出力を任意の値に一定に保ち、ま
た、その制御は高速性を考慮してアナログＡＧＣループ
で行なうＡＧＣアンプ制御回路を提供することにある。
【０００４】
【課題を解決するための手段】上記目的を達成するため
に、ＡＧＣアンプ制御回路、ディジタル等化器の出力と
ＭＬ回路のしきい値に応じた出力期待値とを比較し、比
較結果に応じてアナログＡＧＣループのスライスレベル
を制御するＡＧＣアンプ制御機能を持たせる。そのた
め、ディジタル等化器の出力期待値を設定する手段、デ
ィジタル等化器の出力期待値と実際に出力されている振
幅値とを比較する手段、比較結果に応じてアナログＡＧ
Ｃループのスライスレベルを上下させる手段を設けた。
に、ＡＧＣアンプ制御回路、ディジタル等化器の出力と
ＭＬ回路のしきい値に応じた出力期待値とを比較し、比
較結果に応じてアナログＡＧＣループのスライスレベル
を制御するＡＧＣアンプ制御機能を持たせる。そのた
め、ディジタル等化器の出力期待値を設定する手段、デ
ィジタル等化器の出力期待値と実際に出力されている振
幅値とを比較する手段、比較結果に応じてアナログＡＧ
Ｃループのスライスレベルを上下させる手段を設けた。
【０００５】
【作用】本発明によれば、ディジタル等化器の出力を任
意の値に保つことが可能となる。また、アナログＡＧＣ
ループを用いるため高速に振幅制御を行なうことが可能
となる。
意の値に保つことが可能となる。また、アナログＡＧＣ
ループを用いるため高速に振幅制御を行なうことが可能
となる。
【０００６】
【実施例】以下、本発明の一実地例を図１、図２、図
３、図４、図５により、説明する。図１は、本発明のＡ
ＧＣアンプ制御回路を用いたＡＧＣループ制御である。
１１は、制御電圧ＶＲＥＦ、ＶＡＧＣの電圧差により利
得可変なＡＧＣアンプである。１２は、ＡＧＣアンプの
出力をフィルタリングするアクティブフィルタである。
１３は、アクティブフィルタ１２の出力ＦＩＬＯＵＴＸ
−ＦＩＬＯＵＴＹをアナログ／ディジタル変換するアナ
ログ／ディジタル コンバータ（以下、ＡＤＣと称す）
である。１４は、ＡＤＣの出力を等化するディジタル等
化器（以下、ＤＥＱと称す）である。１５は、最尤復号
を行なう最尤復号化回路である（図中ではＭＬと記
す）。
３、図４、図５により、説明する。図１は、本発明のＡ
ＧＣアンプ制御回路を用いたＡＧＣループ制御である。
１１は、制御電圧ＶＲＥＦ、ＶＡＧＣの電圧差により利
得可変なＡＧＣアンプである。１２は、ＡＧＣアンプの
出力をフィルタリングするアクティブフィルタである。
１３は、アクティブフィルタ１２の出力ＦＩＬＯＵＴＸ
−ＦＩＬＯＵＴＹをアナログ／ディジタル変換するアナ
ログ／ディジタル コンバータ（以下、ＡＤＣと称す）
である。１４は、ＡＤＣの出力を等化するディジタル等
化器（以下、ＤＥＱと称す）である。１５は、最尤復号
を行なう最尤復号化回路である（図中ではＭＬと記
す）。
【０００７】１６は、中央演算処理装置（以下、ＭＰＵ
と称す）１７から与えられるＤＥＱ１４の出力であるＤ
ＥＱＯＵＴの期待値ＶＴＨと、ＤＥＱＯＵＴとを比較
し、ＶＴＨに対してＤＥＱＯＵＴが低い場合は高くする
ためのＵＰ信号、ＶＴＨに対してＤＥＱＯＵＴが高い場
合は低くするためのＤＯＷＮ信号を出力するディジタル
検出器である。このＶＴＨは、ＭＰＵ１７が図示してい
ないレジスタに設定したもので、そのレジスタ出力が与
えられているものである。１８は、アナログループのス
ライスレベルを設定するスライスレベル設定レジスタで
ある。１９は、スライスレベル設定レジスタ１８に設定
されている値に応じてアナログＡＧＣループを制御する
アナログＡＧＣコントローラである。
と称す）１７から与えられるＤＥＱ１４の出力であるＤ
ＥＱＯＵＴの期待値ＶＴＨと、ＤＥＱＯＵＴとを比較
し、ＶＴＨに対してＤＥＱＯＵＴが低い場合は高くする
ためのＵＰ信号、ＶＴＨに対してＤＥＱＯＵＴが高い場
合は低くするためのＤＯＷＮ信号を出力するディジタル
検出器である。このＶＴＨは、ＭＰＵ１７が図示してい
ないレジスタに設定したもので、そのレジスタ出力が与
えられているものである。１８は、アナログループのス
ライスレベルを設定するスライスレベル設定レジスタで
ある。１９は、スライスレベル設定レジスタ１８に設定
されている値に応じてアナログＡＧＣループを制御する
アナログＡＧＣコントローラである。
【０００８】図２は、ディジタル検出器１６の構成を示
すブロック図である。２１は、ＤＥＱＯＵＴがデータか
０か判断するコンパレータである。２２は、２１コンパ
レータの判断結果に応じてＶＴＨと０とから出力ＶＴＨ
０を選択するセレクタである。２３は、ＶＴＨ０に対し
てＤＥＱＯＵＴが低かった場合に高くするためのＵＰ信
号を出力するコンパレータである。２４は、ＶＴＨ０に
対してＤＥＱＯＵＴが高かった場合に低くするためのＤ
ＯＷＮ信号を出力するコンパレータである。
すブロック図である。２１は、ＤＥＱＯＵＴがデータか
０か判断するコンパレータである。２２は、２１コンパ
レータの判断結果に応じてＶＴＨと０とから出力ＶＴＨ
０を選択するセレクタである。２３は、ＶＴＨ０に対し
てＤＥＱＯＵＴが低かった場合に高くするためのＵＰ信
号を出力するコンパレータである。２４は、ＶＴＨ０に
対してＤＥＱＯＵＴが高かった場合に低くするためのＤ
ＯＷＮ信号を出力するコンパレータである。
【０００９】図３は、アナログＡＧＣコントローラ１９
の構成図である。３１は、全波整流器である（Ｆ．Ｗと
記す）。３２は、１８スライスレベル設定レジスタに設
定されている値ＳＬＩＣＥをＶＣＯＭ、ＶＳＬ、ＶＳＨ
のアナログ値に変換するディジタル／アナログ コンバ
ータ（以下、ＤＡＣと称す）である。３３は、Ｆ．Ｗ３
１の出力振幅とＶＳＨとを比較し、振幅値が高い場合に
ＳＣＨＧ信号を出力するコンパレータである。３４は、
Ｆ．Ｗ３１の出力振幅とＶＳＬとを比較し、振幅値が高
い場合にＳＤＩＳ信号を出力するコンパレータである。
３５は、チャージ電流を生成する電流源である。３６
は、ＳＣＨＧ信号によりオンするスイッチである。３７
は、ＳＤＩＳ信号によりオンするスイッチである。３８
は、ディスチャージ電流を生成する電流源である。３９
は、チャージ電流、ディスチャージ電流により、それぞ
れチャージ／ディスチャージされる容量である。
の構成図である。３１は、全波整流器である（Ｆ．Ｗと
記す）。３２は、１８スライスレベル設定レジスタに設
定されている値ＳＬＩＣＥをＶＣＯＭ、ＶＳＬ、ＶＳＨ
のアナログ値に変換するディジタル／アナログ コンバ
ータ（以下、ＤＡＣと称す）である。３３は、Ｆ．Ｗ３
１の出力振幅とＶＳＨとを比較し、振幅値が高い場合に
ＳＣＨＧ信号を出力するコンパレータである。３４は、
Ｆ．Ｗ３１の出力振幅とＶＳＬとを比較し、振幅値が高
い場合にＳＤＩＳ信号を出力するコンパレータである。
３５は、チャージ電流を生成する電流源である。３６
は、ＳＣＨＧ信号によりオンするスイッチである。３７
は、ＳＤＩＳ信号によりオンするスイッチである。３８
は、ディスチャージ電流を生成する電流源である。３９
は、チャージ電流、ディスチャージ電流により、それぞ
れチャージ／ディスチャージされる容量である。
【００１０】図７は、本発明のＡＧＣアンプ制御回路を
用いたＰＲＭＬリードチャネルＬＳＩを使用した磁気デ
ィスク装置のブロック図である。７１は、データを記録
する磁気ディスク媒体である。７２は、磁気ディスク媒
体を回転させるスピンドルモータである。７３は、磁気
ディスク媒体へのデータのリードライトを行なうリード
ライトアンプである。７４は、本発明のＡＧＣアンプ制
御回路を用いてデータの再生及び符号化を行なうＰＲＭ
ＬリードチャネルＬＳＩである。７５は、磁気ディスク
装置の制御を行なうハードディスクコントローラであ
る。７６は、ホストコンピューターとデータの受渡しを
行なうインタフェースである。７７は、スピンドルモー
タ及びボイスコイルモータを制御するモータドライバで
ある。なお、図１に示すＲＩＮＸ、ＲＩＮＹは、磁気デ
ィスク媒体７１から読みだした信号がリードライトアン
プ７３で処理されてＰＲＭＬリードチャネルＬＳＩ７４
に与えられる信号である。
用いたＰＲＭＬリードチャネルＬＳＩを使用した磁気デ
ィスク装置のブロック図である。７１は、データを記録
する磁気ディスク媒体である。７２は、磁気ディスク媒
体を回転させるスピンドルモータである。７３は、磁気
ディスク媒体へのデータのリードライトを行なうリード
ライトアンプである。７４は、本発明のＡＧＣアンプ制
御回路を用いてデータの再生及び符号化を行なうＰＲＭ
ＬリードチャネルＬＳＩである。７５は、磁気ディスク
装置の制御を行なうハードディスクコントローラであ
る。７６は、ホストコンピューターとデータの受渡しを
行なうインタフェースである。７７は、スピンドルモー
タ及びボイスコイルモータを制御するモータドライバで
ある。なお、図１に示すＲＩＮＸ、ＲＩＮＹは、磁気デ
ィスク媒体７１から読みだした信号がリードライトアン
プ７３で処理されてＰＲＭＬリードチャネルＬＳＩ７４
に与えられる信号である。
【００１１】各図を用いて動作を説明する。まず、ＤＥ
ＱＯＵＴの出力期待値であるＶＴＨに対してＤＥＱＯＵ
Ｔが低い場合は、図２に示すディジタル検出器１６は、
ＶＴＨとＤＥＱＯＵＴを比較し、その結果ＵＰ信号を出
力する。ＭＰＵ１７は、これに従ってスライスレベル設
定レジスタ１８の値を高くする。それにより、図３に示
すアナログＡＧＣコントローラのＤＡＣ３２はディスチ
ャージ用スライスレベルＶＳＬ、チャージ用スライスレ
ベルＶＳＨを高くし、ディスチャージ／チャージ動作を
以前より高いしきい値で行ない、ＶＡＧＣを低くする。
この結果ＶＡＧＣとＶＲＥＦの電圧差が大きくなり、Ａ
ＧＣアンプ１１はアナログＡＧＣループの振幅制御を高
くする。そして図４に示すように、ＶＴＨとＤＥＱＯＵ
Ｔの値が等しくなるようにこの一連の制御を繰り返す。
ＱＯＵＴの出力期待値であるＶＴＨに対してＤＥＱＯＵ
Ｔが低い場合は、図２に示すディジタル検出器１６は、
ＶＴＨとＤＥＱＯＵＴを比較し、その結果ＵＰ信号を出
力する。ＭＰＵ１７は、これに従ってスライスレベル設
定レジスタ１８の値を高くする。それにより、図３に示
すアナログＡＧＣコントローラのＤＡＣ３２はディスチ
ャージ用スライスレベルＶＳＬ、チャージ用スライスレ
ベルＶＳＨを高くし、ディスチャージ／チャージ動作を
以前より高いしきい値で行ない、ＶＡＧＣを低くする。
この結果ＶＡＧＣとＶＲＥＦの電圧差が大きくなり、Ａ
ＧＣアンプ１１はアナログＡＧＣループの振幅制御を高
くする。そして図４に示すように、ＶＴＨとＤＥＱＯＵ
Ｔの値が等しくなるようにこの一連の制御を繰り返す。
【００１２】次に、ＤＥＱＯＵＴの出力期待値であるＶ
ＴＨに対してＤＥＱＯＵＴが高い場合は、図２に示すデ
ィジタル検出器１６は、ＶＴＨとＤＥＱＯＵＴを比較
し、その結果ＤＯＷＮ信号を出力する。ＭＰＵ１７は、
これに従ってスライスレベル設定レジスタ１８の値を低
くする。それにより、図３に示すアナログＡＧＣコント
ローラのＤＡＣ３２はディスチャージ用スライスレベル
ＶＳＬ、チャージ用スライスレベルＶＳＨを低くし、デ
ィスチャージ／チャージ動作を以前より低いしきい値で
行ない、ＶＡＧＣを高くする。この結果ＶＡＧＣとＶＲ
ＥＦの電圧差が小さくなり、ＡＧＣアンプ１１はアナロ
グＡＧＣループの振幅制御を低くする。そして図４に示
すように、ＶＴＨとＤＥＱＯＵＴの値が等しくなるよう
にこの一連の制御を繰り返す。
ＴＨに対してＤＥＱＯＵＴが高い場合は、図２に示すデ
ィジタル検出器１６は、ＶＴＨとＤＥＱＯＵＴを比較
し、その結果ＤＯＷＮ信号を出力する。ＭＰＵ１７は、
これに従ってスライスレベル設定レジスタ１８の値を低
くする。それにより、図３に示すアナログＡＧＣコント
ローラのＤＡＣ３２はディスチャージ用スライスレベル
ＶＳＬ、チャージ用スライスレベルＶＳＨを低くし、デ
ィスチャージ／チャージ動作を以前より低いしきい値で
行ない、ＶＡＧＣを高くする。この結果ＶＡＧＣとＶＲ
ＥＦの電圧差が小さくなり、ＡＧＣアンプ１１はアナロ
グＡＧＣループの振幅制御を低くする。そして図４に示
すように、ＶＴＨとＤＥＱＯＵＴの値が等しくなるよう
にこの一連の制御を繰り返す。
【００１３】
【発明の効果】以上述べたように、本発明によれば、Ｄ
ＥＱの出力を任意の値に保つことが可能となる。また、
アナログＡＧＣループを用いるため高速に振幅制御を行
なうことが可能となる。
ＥＱの出力を任意の値に保つことが可能となる。また、
アナログＡＧＣループを用いるため高速に振幅制御を行
なうことが可能となる。
【図１】本発明のＡＧＣアンプ制御回路の構成を示すブ
ロック図である。
ロック図である。
【図２】ディジタル検出器１６の構成を示すブロック図
である。
である。
【図３】アナログＡＧＣコントローラ１９の構成を示す
ブロック図である。
ブロック図である。
【図４】ＡＧＣ制御波形を示す図である。
【図５】ＡＧＣ制御波形を示す図である。
【図６】従来のＡＧＣアンプ制御回路の構成を示すブロ
ック図である。
ック図である。
【図７】磁気ディスク装置の構成を示すブロック図であ
る。
る。
１１…ＡＧＣアンプ、 １２…アクティブフィルタ、
１３…ＡＤＣ、 １４…ディジタル等化器、１
５…最尤復号化回路、１６…ディジタル検出器、１７…
ＭＰＵ、１８…スライスレベル設定レジスタ、１９…ア
ナログＡＧＣコントローラ、 ２１…コン
パレータ、２２…セレクタ、 ２３…コンパレー
タ、 ２４…コンパレータ、３１…全波整流器、
３２…ＤＡＣ、 ３３…コンパレータ、３４
…コンパレータ、 ３５…電流源、 ３６…
スイッチ、３７…スイッチ、 ３８…電流源、
３９…容量、７１…ディスク媒体、 ７３…
リードライトアンプ、７４…ＰＲＭＬリードチャネルＬ
ＳＩ、７５…ディスクコントローラ、
７６…インタフェース、７７…モータドライバ。
１３…ＡＤＣ、 １４…ディジタル等化器、１
５…最尤復号化回路、１６…ディジタル検出器、１７…
ＭＰＵ、１８…スライスレベル設定レジスタ、１９…ア
ナログＡＧＣコントローラ、 ２１…コン
パレータ、２２…セレクタ、 ２３…コンパレー
タ、 ２４…コンパレータ、３１…全波整流器、
３２…ＤＡＣ、 ３３…コンパレータ、３４
…コンパレータ、 ３５…電流源、 ３６…
スイッチ、３７…スイッチ、 ３８…電流源、
３９…容量、７１…ディスク媒体、 ７３…
リードライトアンプ、７４…ＰＲＭＬリードチャネルＬ
ＳＩ、７５…ディスクコントローラ、
７６…インタフェース、７７…モータドライバ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 長谷 健一 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 石田 嘉輝 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 奈良 孝 群馬県高崎市西横手町111番地株式会社日 立製作所半導体事業部内 (72)発明者 高師 輝実 神奈川県小田原市国府津2880番地株式会社 日立製作所ストレージシステム事業部内
Claims (2)
- 【請求項１】ハードディスクに使用される、ＰＲＭＬリ
ードチャネルＬＳＩ内のＡＧＣアンプの制御において、
アクティブフィルタの出力振幅値を所定の一定値に保持
することを目的とするアナログＡＧＣループの中に、デ
ィジタル等化器の出力値を、最尤復号の期待値になるよ
うにアナログＡＧＣループのスライスレベルを制御する
手段を設けたＡＧＣアンプ制御回路。 - 【請求項２】前記最尤復号回路の期待値に対するディジ
タル等化器の出力値に応じて、アナログＡＧＣループの
スライスレベルを上下させる手段を設けたことを特徴と
する請求項１記載のＡＧＣアンプ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21558294A JPH0878982A (ja) | 1994-09-09 | 1994-09-09 | Ａｇｃアンプ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21558294A JPH0878982A (ja) | 1994-09-09 | 1994-09-09 | Ａｇｃアンプ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878982A true JPH0878982A (ja) | 1996-03-22 |
Family
ID=16674829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21558294A Pending JPH0878982A (ja) | 1994-09-09 | 1994-09-09 | Ａｇｃアンプ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878982A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284996A (ja) * | 2000-03-31 | 2001-10-12 | Matsushita Electric Ind Co Ltd | ゲイン制御装置 |
| KR100727814B1 (ko) * | 2005-12-08 | 2007-06-13 | 한국전자통신연구원 | 자동이득 제어 장치 및 이를 구비한 무선 수신기 |
| US7933369B2 (en) | 2005-12-08 | 2011-04-26 | Electronics And Telecommunications Research Institute | Apparatus for automatic gain control and wireless receiver employing the same |
-
1994
- 1994-09-09 JP JP21558294A patent/JPH0878982A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284996A (ja) * | 2000-03-31 | 2001-10-12 | Matsushita Electric Ind Co Ltd | ゲイン制御装置 |
| KR100727814B1 (ko) * | 2005-12-08 | 2007-06-13 | 한국전자통신연구원 | 자동이득 제어 장치 및 이를 구비한 무선 수신기 |
| US7933369B2 (en) | 2005-12-08 | 2011-04-26 | Electronics And Telecommunications Research Institute | Apparatus for automatic gain control and wireless receiver employing the same |
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