WO2000016391A1 - Method for producing semiconductor device - Google Patents

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WO2000016391A1
WO2000016391A1 PCT/JP1999/004962 JP9904962W WO0016391A1 WO 2000016391 A1 WO2000016391 A1 WO 2000016391A1 JP 9904962 W JP9904962 W JP 9904962W WO 0016391 A1 WO0016391 A1 WO 0016391A1
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manufacturing
semiconductor device
cap layer
film
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Gaku Sugahara
Tohru Saitoh
Minoru Kubo
Teruhito Ohnishi
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]

Definitions

  • the present invention relates to a manufacturing method for preventing cross-connection in a manufacturing process of a semiconductor device containing Ge. Background art
  • Si Ge mixed crystal semiconductors have the property that the band gap is narrower than that of Si and the hole mobility is high.
  • the base layer of a Si bipolar transistor is composed of a SiGe mixed crystal, thereby realizing an improvement in the high-frequency characteristics of a bipolar transistor. can do.
  • Such a semiconductor device using Si Ge has the advantage that it is inexpensive and easily integrated at a higher level than a device using a compound semiconductor such as GaAs. It can be formed on an inexpensive, large-diameter Si substrate that is easily available, and can be used to manufacture existing Si integrated circuits for which high integration technology has been established. And can be produced in almost the same manufacturing process.
  • An object of the present invention is to grasp the conditions under which the cross-countermination phenomenon occurs as described above, and to take measures to reliably prevent cross-countermination based on the conditions. It is an object of the present invention to provide a method of manufacturing a semiconductor device for manufacturing a wafer having a semiconductor film including e and a wafer not having a semiconductor film including Ge by using a common manufacturing line as much as possible.
  • the first method of manufacturing a semiconductor device uses a shared manufacturing line for processing a wafer having a semiconductor film containing Ge and a wafer having no semiconductor film containing Ge.
  • a method of manufacturing a semiconductor device having a semiconductor film including: (a) performing a process of substantially exposing the semiconductor film including Ge; and after the step (a), including the Ge. After the step (b) of forming a cap layer having a function of preventing Ge from scattering into the air on the semiconductor film, and after the step (b), a wafer having the semiconductor film containing Ge is removed. 0 (a step (c) of treating at a temperature of TC or higher).
  • the treatment at a high temperature of 100 ° C. or more is performed in a state where the semiconductor film containing Ge is covered with the cap layer. Even if it is performed on a shared production line, Ge will fly in the air. It is prevented from scattering. Therefore, when processing a wafer that does not have a Ge-containing semiconductor film on a shared manufacturing line, cross-contamination due to the intrusion of Ge into the active region of the wafer. Can be suppressed.
  • -Step (b) can be performed on a different manufacturing line from the shared manufacturing line, and step (c) can be performed on the shared manufacturing line. This is a particularly effective method when the step of forming the cap layer is a treatment under a high temperature of 70 CTC or more.
  • both of the above steps (b) and (c) can be performed on the above-mentioned shared production line.
  • steps (b) and (c) may be performed on a production line different from the common production line.
  • a step of forming another cap layer on the cap layer may be further included. This is because Ge may diffuse near the surface of the first cap layer.
  • the cap layer is The thickness of the cap layer is defined as W (nm), heat treatment time t (min), and force s'
  • the cap layer is formed by silicon. And the cap layer has a thickness W (nm), heat treatment time t (min),
  • the temperature in the step (c) may be 8 or less.
  • the above-mentioned cap layer is made of silicon, and the thickness of the cap layer is smaller than the thickness W (nm) and the heat treatment time t (min) by gd.
  • the second method for manufacturing a semiconductor device of the present invention uses a shared manufacturing line for processing a wafer having a semiconductor film containing Ge and a wafer having no semiconductor film containing Ge.
  • a method of manufacturing a semiconductor device having a semiconductor film including: (a) performing a process of substantially exposing the semiconductor film including Ge; and after the step (a), the common manufacturing line. (B) treating a wafer having the semiconductor film containing Ge at a temperature of 700 ° C. or more on a different production line from the wafer.
  • a step of forming a cap layer having a function of preventing Ge from scattering into the air on the semiconductor film containing Ge (by further including c), the subsequent processing is performed in a state where the cap layer in which Ge is hardly diffused is provided, so that cross contamination can be suppressed more reliably.
  • the semiconductor film containing Ge is constituted by at least one of SiGe, SiGeC, GeC, and Ge. It is preferred that
  • the cap layer is made of at least one of silicon, silicon oxide, silicon nitride, and silicon oxynitride. It is preferred that BRIEF DESCRIPTION OF THE FIGURES Figures 1 (a) to 1 (i) show changes in the spectrum of the flight time (TOF spectrum) during heating.
  • Figures 2 (a) and 2 (b) are TOF spectrum diagrams showing the results of the analysis of the composition of the surface layer (Si cap layer) of the substrate before and after the heat treatment, respectively, by the slow ion scattering method. It is. -- Figures 3 (a) to 3 (c) show the process in the case where the process of exposing to a high temperature of 700 ° C or more (high temperature process) is included in the manufacturing process of the semiconductor device using the shared line.
  • FIG. 7 is a flow chart illustrating an example of control.
  • FIGS. 4A to 4F are cross-sectional views showing a first specific example of a manufacturing process of an HCMOS device in which a channel region is constituted by a semiconductor layer containing Ge.
  • FIGS. 5A to 5D are cross-sectional views showing a second specific example of a manufacturing process of an HCMOS device in which a channel region is constituted by a semiconductor layer containing Ge.
  • 6 (a) to 6 (k) are cross-sectional views showing an example of a manufacturing process of an HBT in which a base layer is formed of SiGe.
  • FIG. 7 is a cross-sectional view showing a process up to the formation of the SiGe layer in the manufacturing process of the BiCMOS device having the HBT in which the base layer is formed of SiGe.
  • FIG. 8 is a cross-sectional view showing a process up to forming an emitter opening in a manufacturing process of a BiCMOS device having an HBT in which a base layer is formed of SiGe.
  • Figure 9 shows the process of manufacturing a BiCMOS device with an HBT in which the base layer is composed of SiGe until the emitter electrode and external base electrode are formed. It is sectional drawing.
  • This sample was introduced into a low-speed ion scattering analyzer with a substrate heating mechanism, and the in-situ low-speed ion scattering method was used to determine the degree to which Ge was released from the surface of the SiGe layer during heat treatment. Observations were made.
  • the substrate was heated by a graph heater, and the temperature was raised and lowered at a rate of 20 ° C / min, and the heat treatment temperature was between room temperature and 900 ° C.
  • FIGS. 1 (a) to (i) are diagrams showing changes in the spectrum (TOF spectrum) of the flight time during the heating.
  • H e + helium ions
  • mass M helium ions
  • the time of flight of the scattered ion from the sample surface to the detector is proportional to (M + m) / (M-m). Therefore, when the spectrum (TOF spectrum) with respect to the flight time is measured, the element that gives the peak value in the spectrum can be found, and the element contained in the substrate surface must be specified. Can be.
  • He + was implanted into the substrate at an acceleration energy of 3 keV.
  • the ⁇ 0 F spectrum (a) of the substrate before the heat treatment shows that the Si atoms existing on the surface of the Si Ge layer and the Ge Scattering peaks corresponding to the atoms were observed around 640 nsec and 580 nsec, respectively.
  • Such calibration Tsu layer Ru bovine function as up layer, S i layer (monocrystalline silicon co down layer, polysilylene co emission layer or Amoru off Asushiri co down layer), S i 0 2-layer, S i 2 N 3-layer, S i ON layer (so-called oxynitride), and the like laminated film thereof.
  • the Si layer was selected as the most versatile cap layer, and the thickness of the Si layer was examined to determine how thick the Ge could be prevented from diffusing in the air.
  • FIG. 4 is a TOF spectrum diagram showing the result of analyzing the composition of a surface layer (Si cap layer) by a low-speed light scattering method.
  • Fig. 2 (a) this is the TOF spectrum before heat treatment, but since the surface is covered with Si, the signal of Ge is not detected, and only the signal of Si is measured. Was done.
  • FIG. 2 (b) even after the heat treatment at 75 ° C., only the Si signal was measured, and the Si Ge layer on the outermost surface of the Si cap layer was measured. There was no diffusion of Ge atoms from. Therefore, the amount of Ge released from this sample was found to be much smaller than when the Si Ge layer was exposed. This result indicates that covering the SiGe layer with the Si layer has the effect of preventing cross contamination.
  • the diffusion rates of Ge into the Si layer at the heat treatment temperatures of 700, 750 ° C and 820 ° C are 0.017 nm mZm in and 0.04 mm, respectively. It was found that they were 6 nm / min and 0.063 nm / min.
  • the process of exposing the wafer to such high temperatures includes not only annealing (heat treatment) but also processes that need to be performed at high temperatures such as CVD. Therefore, in this specification, the treatment performed at such a high temperature is collectively referred to as “high-temperature treatment”. Then, it can be understood that cross contamination can be prevented by setting the thickness W (nm) of the Si cap layer with respect to the high temperature processing time t (min) according to the range of the high temperature processing temperature as follows.
  • FIGS. 3 (a) to 3 (c) show process control when a process of exposing to a high temperature of 700 ° C. or higher (high-temperature process) is included in a semiconductor device manufacturing process using a shared line. It is a flowchart which shows an example.
  • the Si Ge whose surface is substantially exposed on the wafer before the high-temperature processing of 700 ° C. or more is performed on the shared line. It is determined whether or not there is a layer, and if there is no SiGe layer exposed on the surface, a high-temperature treatment of 700 ° C. or more is performed on the shared line as it is.
  • the SiGe layer in the wafer is substantially exposed.
  • To remove the wafer from the shared line transfer it to another line (or at the shared line), cover the SiGe layer with a cap layer such as a Si layer, and then use the shared line.
  • the subsequent steps are performed.
  • the cap layer even if a high-temperature treatment of 700 ° C or more is performed on the shared line, the presence of the cap layer can prevent Ge from scattering into the air in the shared line. it can . Therefore, it is possible to prevent cross-counter emission.
  • the cap layer may be formed by a common line.
  • the SiGe layer in the wafer when the SiGe layer in the wafer is substantially exposed, the wafer is removed from the common line and transferred to another line, and the Si line is transferred to another line. After coating the Ge layer with a cap layer such as a Si layer, perform a process involving a high temperature of 700 ° C or more on another line, return to the shared line, and perform the subsequent steps. Proceed. On the other hand, when the SiGe layer in the wafer is not substantially exposed, high-temperature processing of 700 ° C. or more is performed on the shared line, and the subsequent steps are performed. By this method, when the SiGe layer in the wafer is substantially exposed, high-temperature processing of 700 ° C. or more is not performed on the shared line.
  • G e does not fly into the air. Therefore, it is possible to prevent cross-counter emission.
  • high-temperature processing at 700 ° C. or higher can be performed on a shared line.
  • another cap layer is further formed on the cap layer.
  • it may be formed by another line. This is because, in a high-temperature treatment at a temperature of 700 ° C. or more, Ge may diffuse to the vicinity of the surface of the initially formed capping layer. In this case, two cap layers are laminated. However, even if the thickness of the cap layer is large, it does not matter if a problem does not occur in the subsequent steps.
  • any of FIGS. 3 (a) to (c) By performing process control, it is possible to prevent problems caused by Ge scattering into shared line equipment.1 Example of manufacturing process of HCMOS device—
  • FIGS. 4 (a) to 4 () are cross-sectional views showing a first specific example of a manufacturing process of an HCMOS device in which a channel region is constituted by a semiconductor layer containing Ge.
  • p-cells 11 and n-cells 12 are formed on an Si substrate 10 by ion implantation. This step is performed on the lines that form the normal CMOS device, ie, shared lines.
  • a Si layer 13 including a three-doped layer and a SiGeC layer 14 are formed on each of the cells 11 and 12 by a UHV-CVD method. (Ge: 8.2%, C: 1%), a SiGe layer 15 and a Si layer 17 are grown, respectively.
  • This Si layer 17 is, for example, used to prevent the Si Ge layer 15 from being substantially exposed in a later step. In this case, it is a thickness that satisfies any of the above 1 ⁇ 3.
  • a ⁇ -doped layer (carrier supply layer) containing a high concentration of impurities is formed near the upper end of the Si layer 13, and between the Si layer 13 and the SiGeC layer 14.
  • a single layer of a SiGe layer containing no impurity is also formed in these layers, illustration of these layers is omitted for easy viewing.
  • the process shown in FIG. 4 (b) is performed on a dedicated line provided separately from the shared line.
  • the step of forming the Si layer 13 including the d-doped layer is performed on a shared line, and the spacer layer, the SiGeC layer 14, the SiGe layer 15 and the Si layer 1 are formed.
  • the step of forming 6 may be performed on another line.
  • a trench for trench separation is formed in order to electrically separate the MOS transistor and the NMOS transistor.
  • the nitride film 32 and a part of the pad oxide film 31 are formed by photolithography and etching.
  • the lower Si layer 17, SiGe layer 15, SiGeC layer 14, A part of the Si layer 13 and the like is removed by etching to form a groove.
  • the SiGeC layer 14 and the SiGe layer 15 are also exposed on the side surfaces of the groove.
  • the trench is filled with a silicon oxide film to form a trench isolation 20.
  • This step is performed by depositing a silicon oxide film on the substrate and flattening it by CMP or the like. If the process of depositing a silicon oxide film for trench embedding is performed by CVD or the like at a low temperature of 700 ° C. or less, the series shown in FIGS. 4 (b) and (c) It is also possible to perform all of the steps on a shared line.
  • the Si layer 13, the SiGeC layer 14, the SiGe layer 15, and the Si layer 17 become the SMOS on the NMOS transistor side, respectively.
  • i layer 13 n, Si Ge C layer 14 n, Si Ge layer 15 ⁇ , Si layer 17 ⁇ , and Si layer 13 p, Si G on the PMO S transistor side It is separated into an eC layer 14p, a SiGe layer 15p, and a Si layer 17P.
  • the surfaces of the Si layers 17n and 17p are oxidized to form gate insulating films 19n and 19p, respectively. I do.
  • This process is performed on a shared line.
  • the thickness of the Si layer 17 formed in the step shown in FIG. 4 (b) should be a thickness that satisfies any of the above 1 to 3 in consideration of the reduction in thickness due to thermal oxidation. ing.
  • a polysilicon film is deposited on the entire surface of the substrate, and then patterned to form a gate insulating film 19 for each of the NMOS transistor and the PMOS transistor.
  • Gate electrodes 18n and 18p are formed on n and 19p, respectively.
  • the source 'drain region 16 ⁇ is formed on the NMOS transistor side by implanting l-ion ( ⁇ +).
  • a source-drain region 16 ⁇ is formed on the ⁇ ⁇ 0 S transistor side by implanting boron ions ( ⁇ +).
  • the depth of the source / drain region 16 ⁇ of the ⁇ 0 S transistor should be at least as deep as the carrier accumulation layer in the SiGeC layer 14 n.
  • the depth of the source 'drain region 16p of the transistor should be at least deeper than the carrier storage layer in the SiGe layer 15p. This is because a channel is formed in each carrier storage layer in the SiGeC layer 14n and the SiGe layer 15p.
  • an opening is formed in a portion of the gate insulating film 19 ⁇ , 19 ⁇ above the source 'drain region 16 ⁇ , 16 ⁇ .
  • source-drain electrodes 21 ⁇ and 21 ⁇ are formed in the openings of the gate insulating films 19 ⁇ and 19 ⁇ , respectively.
  • the process of forming the source-drain electrodes 21 ⁇ and 21 ⁇ generally involves a high-temperature treatment of 700 ° C. or more (generally, 800 to 1 0 0 0).
  • the Si layer is formed by overetching.
  • the thickness of 17 ⁇ , 17 ⁇ is reduced, and the Ge scatters from the SiGe layer 15 ⁇ , 15 ⁇ in the source 'drain region 16 ⁇ , 16 ⁇ into the air.
  • the step of forming the source / drain electrodes is performed on a line different from the shared line.
  • the source' drain is required.
  • the step of forming the connection electrode may be performed on a shared line. As a result, an HCMOS device including an NMOS transistor and a PMOS transistor is formed on the Si substrate 10.
  • FIGS. 5A to 5D are cross-sectional views showing a second specific example of a manufacturing process of an HCMOS device in which a channel region is constituted by a semiconductor layer containing Ge.
  • p-cells 11 and n-cells 12 are formed on the Si substrate 10 by ion implantation. This process is performed on the lines that form a normal CMOS device, ie, shared lines.
  • the Si layer 13 including the ⁇ -doped layer and the 5 6: 8.2%, C: 1%) the SiGe layer 15 and the Si layer 17 are grown respectively.
  • the S i layer 17 has a thickness that satisfies, for example, any of the above (1) to (3) in order to prevent the S i Ge layer 15 from being substantially exposed in a later step.
  • a ⁇ -doped layer (carrier supply layer) containing a high concentration of impurities is formed near the upper end of the Si layer 13, and the Si layer 13 and the SiGeC layer 14 are formed. Between them, there is also formed a spacer layer made of a SiGe layer containing no impurities, but these layers are not shown for clarity.
  • the process control in the steps so far is performed in the same manner as in the first specific example.
  • a trench for trench isolation is formed to electrically isolate the PMSO transistor and the NMOS transistor.
  • the nitride film 32 and a part of the pad oxide film 31 are formed by photolithography and etching.
  • the lower Si layer 17, SiGe layer 15, and SiGeC layer 14 are formed.
  • a part of the Si layer 13 and the like is removed by etching to form a groove.
  • the SiGeC layer 14 and the SiGe layer 15 are also exposed on the side surfaces of the groove.
  • a thick buried polysilicon film 34 is deposited over the entire surface of the substrate.
  • the step of forming the underlying nitride film 33 is performed at a high temperature of about 700 to 80 CTC. This is usually done on a separate line from the shared line.
  • the underlying nitride film 33 functions as a cap layer for preventing Ge from scattering into the air, the step of depositing the buried polysilicon film 34 can be performed on a shared line. it can. Note that an oxide film may be provided in place of the underlying nitride film 33.
  • an element isolation 25 in which polysilicon is buried in the trench is formed by flattening with CMP or the like.
  • the upper portion of the element isolation 25 is formed as a thick oxide film formed by oxidizing polysilicon.
  • the Si layer 13, SiGe C layer 14, SiGe layer 15 and Si layer 17 force are each applied to the NMO S transistor side.
  • S i layer 13 n, S i G e C layer 14 n, S i G e layer 15 ⁇ , S i layer 17 ⁇ , and S i layer 13 p, S i G on the PMO S transistor side It is separated into an eC layer 14p, a SiGe layer 15p, and a Si layer 17P.
  • the surfaces of the Si layers 17n and 17p are oxidized to form gate insulating films 19n and 19p, respectively. This process is performed on a shared line. For this purpose, the thickness of the Si layer 17 formed in the step shown in FIG. ing.
  • Subsequent steps perform the same processing as the steps shown in FIGS. 4 (d) to (f) in the first specific example, so that illustration and description of the steps are omitted.
  • FIGS. 6A to 6K are cross-sectional views illustrating an example of a manufacturing process of an HBT in which a base layer is formed of SiGe.
  • the Si containing a low concentration of n-type impurity is formed.
  • single binding Akiramaku by Epitakisharu growth first on the S i single crystal film, the second active region Rel, to form a L 0 C 0 S film 4 2 surrounding the Re 2.
  • the epitaxially grown Si single crystal film becomes the Si collector layer 43b in the first active region Rel, In 2 of the active region R e 2 has a collector wall layer 4 3 c.
  • the process shown in Fig. 6 (a) is performed on a shared line.
  • a boron-doped p-type SiGe layer 44 having a thickness of about 50 nm and a phosphorus were formed on the entire surface of the substrate by UHV-CVD.
  • the Si layer 45 having a thickness of about 150 nm is formed by sequential epitaxy.
  • the SiGe layer 44 and the Si layer 45 are monocrystalline films on the portion where the silicon surface is exposed, and are polycrystalline films on the L0C0S film 42. is there.
  • the step of forming the SiGe layer 44 and the Si layer 44 is performed on a dedicated line provided separately from the shared line. After that, the process up to the process shown in Fig. 6 (e) is performed on another line.
  • a BSG (boron silicate glass) film 46 containing about 8% of poron was deposited on the entire surface of the substrate to a thickness of about 200 nm by atmospheric pressure CVD. Thereafter, the BSG film 46 is patterned by a photolithography process and a dry etching process, and the portion of the second active region Re 2 of the BSG film 46 is entirely removed, while the BSG film 4 is removed.
  • An opening 46a for forming an emitter electrode is formed on the first active region R el.
  • a protective oxide film 47 having a thickness of about 100 nm is deposited on the entire surface of the substrate by the CVD method.
  • This protective oxide film 47 is a BSG film in the next process.
  • the boron escapes from the BSG film 46 into the gas phase and adheres to the exposed silicon surface to prevent diffusion into the substrate. Further, after the protection oxide film 47 is formed, even if the process is performed at a high temperature of 700 ° C. or more, the protection oxide film 47 prevents Ge from scattering into the air. Therefore, the subsequent processing is performed on the shared line.
  • a heat treatment is performed at 95 ° C. for 10 seconds by the RTA (Rapid Thermal Anneal) method to remove the boron in the BSG film 46 from the Si layer 45 and the Si layer 45.
  • RTA Rapid Thermal Anneal
  • n-type Portions 48 X and 48 z of the S i layer 45 and the S i collector layer 43 b located below the BSG film 46 are inverted to p-type, and the BSG The portion 48 y located below the film 46 has a further increased p-type impurity concentration and a low resistance.
  • S i layer 4 5, S i G e layer 4 4 and co each portion of Lek data layer 4 in 3 b 4 8 X, 4 8 y, 4 8 z external base layer 4 8 b over is formed You.
  • the portion of the Si layer 45 where the impurity from the BSG film 46 is not diffused, that is, the portion below the opening 46 a remains the n-type Si emitter layer 49.
  • the protective oxide film 47 is etched back by anisotropic dry etching to form a side wall 50 on the side surface of the BSG film 46.
  • This side wall 50 is for ensuring sufficient withstand voltage between the high-concentration emitter layer to be formed later and the external base layer, and at the same time, at a high temperature of 100 ° C. or more. At this time, it has a function of preventing Ge from scattering from the end of the SiGe layer 44 into the air.
  • a highly-doped polysilicon film serving as an emitter electrode and a collector electrode was deposited by LPCVD. Thereafter, the polysilicon film is patterned by dry etching to form an emitter electrode 51 on the first active region Rel and an emitter electrode 51 on the second active region Re2. Each of the collector electrodes 52 is formed.
  • an interlayer insulating film 53 made of silicon oxide is deposited by a CVD method.
  • the phosphorus is diffused from the emitter electrode 51 to the Si emitter layer 49 by heat treatment, thereby forming a high-concentration emitter layer 49. While forming a, phosphorus is diffused from the collector electrode 52 into the collector wall layer 43 c to form a collector contact layer 54.
  • FIG. 7 to 9 are cross-sectional views illustrating an example of a manufacturing process of a BiCMS device including an HBT in which a base layer is formed of SiGe.
  • the N-type epitaxial layer 62 is formed using a normal L0C0S method. forming an isolation oxide film 6 3 -type Epitaki interstitial layer 6 2, Ba I Paula preparative La Njisuta forming region in the P-type silicon co emissions substrate 6 on 1 R bP and MO S preparative La Njisuta forming region R m. s and the MOS transistor formation region Rm. In s , the PMO SFET formation region R pm . s and NMO SFET formation region R nmos are defined.
  • a protective oxide film (not shown) is formed on the N-type epitaxial layer 62.
  • An N-type buried layer 64 is formed in s.
  • the collector region 62A is located above the N-type buried layer 6 in the N-type epitaxial layer 62 of the bi-bola transistor forming region Rbp.
  • a trench groove 65 is formed below a portion of the isolation oxide film 63 surrounding the collector region 62A, and a trench sidewall oxide film 66a is sandwiched between the trench grooves 65.
  • the first polysilicon film 66b is buried in the trench to form a trench isolation 66 comprising a trench sidewall oxide film 66a and a first polysilicon film 66b.
  • a first channel stopper layer 67 is formed near the lower portion of the trench separation 6.
  • the trench groove 65 when the trench groove 65 is formed, an opening is formed in the isolation oxide film 63, and after the trench isolation 66 is formed, the opening is formed above the trench isolation 66.
  • a cap oxide film is formed in the opening, and the cap oxide film and the isolation oxide film 63 can be integrated.
  • a collector wall region and a collector electrode are formed beside the cap oxide film at the left end in the figure.
  • the PM OSFET formation region R Pm is formed.
  • the first threshold control layer 68, the punch-through stopper layer 69, the second channel stopper layer 70, the N-type layer 71, the first gate oxide film 75A, A first gate electrode 76A, a first side wall 79, a P-type low-concentration source 'drain layer 77, and a P-type high-concentration source' drain layer 80 are formed.
  • the NMO SFET formation region R nm the second threshold control layer 72, the third channel stopper layer 73, P-type! Double layer 74, second gate oxide film 75B, second gate electrode 76B, first side wall 79, N-type low concentration source 'drain layer 78, An N-type high concentration source drain layer 81 is formed.
  • a second TEOS film 82 is deposited on the entire surface of the P-type silicon substrate 61.
  • an opening is formed in the second TEOS film 82 of the bipolar transistor formation region R bP so that the collector region 62A is exposed, and then the collector region 62A and the second TEOS film 8 are formed.
  • a SiGe layer 84 serving as a base region is epitaxially grown on 2 so as to completely fill the opening.
  • the NM OSFET and the PM OSFET are also formed when the SiGe layer 84 is formed thereon. Ge cross-contamination to the active region of the PMOS FET can be reliably prevented.
  • the third TEOS film 85 is patterned, On the TEOS film 85, a contact window 85a for a base electrode is formed to open above a portion of the SiGe layer 84 that will be an external base electrode.
  • the third TEOS film 85 as a mask, for example, boron ions are accelerated to the SiGe layer 84 at an acceleration energy of 40 KeV and a dose of 1.0 X 10 13 Z cm 2 Ion implantation under the conditions
  • the RTA or the like is performed on another line provided separately from the shared line.
  • the P-type silicon substrate 61 was sequentially washed with sulfuric acid and hydrogen peroxide before the furnace step and boiled with a mixed solution of hydrogen peroxide and ammonia water.
  • the natural oxide film (not shown) existing on the surface of the portion of the e-layer 84 exposed to the contact window 85a for the base electrode is completely removed by dip etching. This Thereby, the natural oxide film can be reliably and easily removed.
  • an amorphous silicon film serving as an external base electrode is formed.
  • 86 is grown at, for example, 5300C so that the contact window 85a for the base electrode is completely filled. Then, for example,! If Boro N'i on the acceleration energy 8 K e V, implanted at conditions of a dose of 3. 0 X 1 0 15 or Z cm 2.
  • the fourth TEOS film 87 and the second amorphous silicon film 8 6 is patterned to form an emitter electrode opening window 88 in the amorphous silicon film 86 and the fourth TEOS film 87.
  • a fifth TEOS film 89 is deposited over the entire surface of the fourth TEOS film 87 including the opening window 88 for the emitter electrode, and the fifth TEOS film 89 is formed. ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ 8 8 8 8 ⁇ ⁇ .
  • the portion of the amorphous silicon film 86 exposed to the emitter electrode opening window 88 is covered with the fifth TEOS film 89.
  • a third polysilicon film doped with an N-type impurity is deposited on the entire surface of the fifth TEOS film 89, and then the third polysilicon film is formed.
  • a third polysilicon film is formed on the fifth TEOS film 89 covering the wall surface of the emitter electrode opening window 88.
  • a second side wall 90 is formed.
  • the portion of the third TEOS film 85 surrounded by the second side wall 90 is removed by photo-etching, so that the third TEOS film 85 has an emitter electrode.
  • a contact window 85b is formed.
  • a fourth polysilicon film doped with an N-type impurity is formed on the substrate by a contact electrode window 85 b for an emitter electrode and an opening window 8 for an emitter electrode. After depositing so that 8 is completely buried, the fourth polysilicon film is patterned to form an emitter electrode 91.
  • a fifth TEOS film 89, a fourth TEOS film 87, an amorphous silicon film 86, and a third TEOS film are formed by photolithography and dry etching. 8 and the SiGe layer 84 are successively dry-etched to form an amorphous layer.
  • An external base electrode 86 A made of a silicon film 86 is formed.
  • the P-type silicon substrate 61 is subjected to a rapid heating process (RTA) at, for example, 95 ° C. for 15 seconds, to thereby implant impurities implanted into the external base electrode 86 A and the like. Activate.
  • RTA rapid heating process
  • the side surfaces of the fifth TEOS film 89, the fourth TEOS film 87, the amorphous silicon film 86, the third TEOS film 85, and the SiGe layer 84 An oxide film wall or a nitride film wall functioning as a cap layer for preventing Ge from scattering into the air may be provided thereon. This corresponds to the process control shown in FIG.
  • RTA is performed on another line, and thereafter, the fifth TEOS film 89, the fourth TEOS film 87, the amorphous silicon film 86, the third
  • the subsequent processing is performed. This may be done on a shared line. This corresponds to the process control shown in Fig. 3 (c).
  • the process of manufacturing a device having a SiGe layer was mainly described. However, a device having a SiGeC layer, a GeC layer, a Ge layer, and the like was described.
  • the present invention also provides a method for manufacturing a semiconductor device by purchasing a wafer on which a semiconductor layer containing Ge, such as a SiGe layer, a SiGeC layer, a GeC layer, and a Ge layer, has already been formed. Needless to say, it can be applied to the case. -Industrial applicability
  • the present invention can be used for the manufacture of HBT, HCMOS, etc., which have a film containing Ge in part, among semiconductor devices mounted on electronic equipment.

Description

糸田 β 半導体装置の製造方法 技術分野 一 本発明は、 G e を含む半導体装置の製造工程におけるク ロスコ ンタ ミ ネーシ ョ ンを防止するための製造方法に関する ものである。 背景技術
近年、 G e を含む半導体デバイ ス， 特に S i G e 又は S i G e Cなどの混晶半 導体材料を用いた半導体デバイ スの実用化に向けた検討が活発に進められている 。 特に、 S i G e混晶半導体は、 バン ドギャ ップが S i よ り狭く、 ホール移動度 が高いという性質を持っている。 この性質を利用すると、 例えば、 S i バイ ポー ラ ト ラ ンジスターのベース層を S i G e混晶によ り構成するこ とで、 バイ ポーラ トラ ンジス夕の高周波特性の向—卜.を実現することができる。 このような S i G e を用いた半導体装置は、 G a A s等の化合物半導体を用いたデバイ スに比べ、 安 価かつ高集積化が容易であるという利点を有している。 それは、 安価で大口径の 基板の入手が容易な S i 基板上に形成する ことができるこ と、 高集積化技術が確 立されている既存の S i 集積回路を製造するためのライ ンを用いて、 ほぼ共通の 製造工程で生産する ことができる こと、 などによる。 解決 1*； &
しかしながら、 S i G e層を含むデバイ スを形成するウェハと、 S i G e層を 含まない M O Sデバイ スなどのみが形成されるウェハとを同一の生産ライ ンで製 造しょう とすると、 ク ロ スコ ンタ ミ ネ一シ ョ ンという現象が発生するこ とがわか つた。 これは、 S i G e層が汚染源となって、 S i G e層を含まないデバイ ス例 えば S i デバイ スが G e で汚染され、 S i デバイ スの諸特性に悪影響を及ぼす現 象である。 その原因は、 C M O Sデバイ スなどの活性領域の S i 層に G eが侵入 することで、 ト ラ ップゃ再結合中心になり う る不純物準位などが発生しているた めと考えられる。
この不具合を回避するためには、 S i G e層， S i G e C層， G e C層など G eを含む材料によつて構成される要素を含むデバィスについては専用のライ ンを 設け、 一般的な C M 0 Sデバイスなどの製造ライ ンとは明確に区別する方法が考 えられる。 しかし、 新たに製造ライ ンを設けるには、 多大の投資が必要であり—、 何より も M O Sデバィス用のプロセスと共通のプロセスを利用できるという S i G e層， S i G e C層などを用いたデバイスの利点が損なわれてしまう。
加えて、 最近のシステム L S I などの進展を考慮すると、 C M O Sデバイスと S i G eデバイスとを共通のゥェハ上に形成したいわゆる混載型デバイスを製造 する必要が生じることも考えられるので、 クロスコンタ ミネーショ ン現象を確実 に防止する手段の確立が期待される。
本発明の目的は、 上述のようなクロ スコ ンタ ミネーシ ョ ン現象が生じる条件を 把握し、 これに基づいてクロスコ ンタ ミネ一ションを確実に防止するための手段 を講ずるこ とによ り、 G eを含む半導体膜を有するウェハーと G eを含む半導体 膜を有していないウェハーとをできるだけ共用の製造ライ ンを利用して製造する ための半導体装置の製造方法を提供することにある。
発明の概要
本発明の第 1の半導体装置の製造方法は、 G eを含む半導体膜を有するウェハ —と G eを含む半導体膜のないウェハーとを処理するための共用の製造ライ ンを 用いた， G e を含む半導体膜を有する半導体装置の製造方法であって、 上記 G e を含む半導体膜を実質的に露出させる処理を行なう工程 （ a ) と、 上記工程 （ a ) の後、 上記 G eを含む半導体膜の上に G eの空中への飛散を阻止する機能を有 するキャップ層を形成する工程 （ b ) と、 上記工程 （ b ) の後、 上記 G eを含む 半導体膜を有するウェハーを 7 0 (TC以上の温度で処理する工程 （ c ) とを含ん でいる。
この方法により、 工程 （ c ) において、 G eを含む半導体膜がキヤップ層によ つて被覆された状態で Ί 0 0 °C以上の高温下における処理が行なわれるので、 こ の高温下における処理を共用の製造ライ ンで行なったとしても、 空中に G eが飛 散するのが阻止される。 したがって、 共用の製造ライ ンで G e を含む半導体膜を 有していないウェハーを処理する際に、 当該ウェハーの活性領域内に G eが侵入 する こ とに起因するク ロスコ ンタ ミ ネ一シ ョ ンを抑制する ことができる。
具体的に、 上記第 1 の半導体装置の製造方法においては、 以下のような手順が 可能である。 ― 上記工程 （ b ) を上記共用の製造ライ ンとは別の製造ラィ ンで行い、 上記工程 ( c ) を上記共用の製造ライ ンで行なう こ とができる。 これは、 キャ ップ層を形 成する工程が、 7 0 CTC以上の高温下における処理である場合に特に有効な方法 である。
また、 上記工程 （ b ) , ( c ) ともに上記共用の製造ライ ンで行なう こともで さる。
さ らに、 上記工程 （ b ) , ( c ) を、 上記共用の製造ラィ ンとは別の製造ライ ンで行なってもよい。
また、 上記工程 （ c ) の後、 上記キャ ップ層の上に別のキヤ ップ層を形成する 工程をさ らに含むこ と もできる。 これは、 最初のキャ ップ層の表面付近に G e が 拡散している ことがあるからである。
上記第 1の半導体装置の製造方法において、 上記工程 （ c ) における温度が 7 0 0 °C以上で Ί 5 0 °C未満の場合、 上記工程 （ b ) では、 上記キヤ ップ層をシリ コ ンによ り構成し、 かつ、 キャ ップ層を、 その厚さ W ( n m ) と熱処理時間 t ( m i n ) と力 s '下言己式
W≥ 0 . 0 1 7 X t
の関係を満たすように形成するこ とが好ま しい。
上記第 1 の半導体装置の製造方法において、 上記工程 （ c ) における温度が 7 5 (TC以上で 8 2 Ο ΐ未満の場合、 上記工程 （ b ) では、 上記キヤ ップ層をシ リ コ ンによ り構成し、 かつ、 キャ ップ層を、 その厚さ W ( n m ) と熱処理時間 t ( m i n ) と力 下 己式
W≥ 0 . 0 4 6 X t
の関係を満たすように形成するこ とが好ま しい。
上記第 1の半導体装置の製造方法において、 上記工程 （ c ) における温度が 8 2 0で以上の場 、 上記工程 （ b ) では、 上記キヤップ層をシリコ ンにより構成 し、 かつ、 キヤ ップ層を、 その厚さ W ( n m ) と熱処理時間 t ( m i n ) とが下 gd式
W≥ 0 . 0 6 3 X t
の関係を満たすように形成することが好ましい。 ― 本発明の第 2の半導体装置の製造方法は、 G eを含む半導体膜を有するウェハ —と G e を含む半導体膜のないウェハ一とを処理する共用の製造ライ ンを用いた ， G eを含む半導体膜を有する半導体装置の製造方法であって、 上記 G eを含む 半導体膜を実質的に露出させる処理を行なう工程 （ a ) と、 上記工程 （ a ) の後 、 上記共用の製造ライ ンとは別の製造ライ ンで上記 G eを含む半導体膜を有する ウェハーを 7 0 0 ΐ以上の温度で処理する工程 （ b ) とを含んでいる。
この方法により、 共用の製造ライ ンでは、 7 0 0 °C以上の温度で処理すること がないので、 共用の製造ライ ンにおいて空中に G eが飛散するわけではない。 し たがって、 共用の製造ライ ンで G eを含む半導体膜を有していないウェハーを処 理する際に、 当該ウェハーの活性領域内に G eが侵入することに起因するク口ス コ ンタ ミ ネーシ ョ ンを抑制する こ とができる。
上記第 2の半導体装置の製造方法において、 上記工程 （ b ) の後、 上記 G eを 含む半導体膜の上に G eの空中への飛散を阻止する機能を有するキャップ層を形 成する工程 （ c ) をさらに含むことにより、 G eのほとんど拡散していないキヤ ップ層を設けた状態でその後の処理が行なわれるので、 より確実にクロスコンタ ミネ一ショ ンを抑制することができる。
上記第 1又は第 2の半導体装置の製造方法において、 上記 G eを含む半導体膜 は、 S i G e、 S i G e C、 G e C、 G eのうち少なく ともいずれか 1つにより 構成されていることが好ましい。
上記第 1又は第 2の半導体装置の製造方法において、 上記キャップ層は、 シリ コ ン， 酸化シ リ コ ン， 窒化シ リ コ ン及び酸窒化シリ コ ンのうち少なく ともいずれ か 1つにより構成されていることが好ましい。 図面の簡単な説明 図 1 ( a ) 〜 （ i ) は、 昇温中の飛行時間のスペク トル （ T O Fスペク ト ル） の変化を示す図である。
図 2 ( a ) ， （ b ) は、 それぞれ熱処理前と上述の熱処理後とにおける基板の 表面層 （ S i キャップ層） の組成を、 低速ィォン散乱法により分析した結果を示 す T O Fスペク トル図である。 - ― 図 3 ( a ) 〜 （ c ) は、 共用ライ ンを用いた半導体装置の製造工程において、 7 0 0 °C以上の高温にさらす処理 （高温処理） を行なう工程が入る場合のプロセ ス制御の例を示すフ ロー図である。
図 4 ( a ；) 〜 （ f ) は、 チヤネル領域が G e を含む半導体層によって構成され ている H CMO Sデバイスの製造工程の第 1の具体例を示す断面図である。 図 5 ( a ) 〜 （ d ) は、 チヤネル領域が G e を含む半導体層によつて構成され ている H CM O Sデバイスの製造工程の第 2の具体例を示す断面図である。 図 6 ( a ) 〜 （ k ) は、 ベース層が S i G eによつて構成されている H B Tの 製造工程の例を示す断面図である。
図 7は、 ベース層が S i G eによって構成されている H B Tを備えた B i CM O Sデバイスの製造工程のうち S i G e層を形成するまでの工程を示す断面図で ある。
図 8は、 ベース層が S i G eによつて構成されている H B Tを備えた B i CM O Sデバイスの製造工程のうちェ ミ ツタ開口部を形成するまでの工程を示す断面 図である。
図 9は、 ベース層が S i G eによつて構成されている H B Tを備えた B i CM O Sデバイスの製造工程のうちェミ ツタ電極， 外部ベース電極などを形成するま での工程を示す断面図である。 最良の実施形態 一ク ロ スコ ンタ ミ ネーシ ョ ンの発生条件の解明一
まず、 クロスコンタ ミネーシヨ ンが生じる条件を把握した過程について説明す る。 S i G e層を含む例えば H B T (ヘテロバイ ポーラ ト ラ ンジスタ ） を CM O S プロセスの製造ライ ンを用いて形成したときの状況から、 クロスコ ンタ ミ ネ一シ ヨ ンの原因と してもっ と も疑わしいのは、 S i G e を含むデバィ スの熱処理時に G e が空中に拡散するこ とであると考えられた。 そこで、 クロ スコ ンタ ミ ネ一シ ョ ンが生じる熱処理条件を把握するために以下の実験を行なつた。 ― まず、 （ 0 0 1 ) S i 基板 （主面が （ 0 0 1 ) 面である S i 基板） に、 U H V — C V D法を用いて、 G e の含有比が 1 5 %である S i G e層 （ S i 0. 85 G e o . 15 層） を成長させた。 このサンプルを基板加熱機構を有する低速イオン散乱分 析装置に導入し、 熱処理中の S i G e層の表面から G eが放出される度合いを調 ベるために、 低速イオン散乱法によるその場観察を行った。 基板の加熱はグラフ アイ ト ヒータによ り行い、 昇温 . 降温速度は 2 0 °C/m i n、 熱処理温度は室温 〜 9 0 0 °Cと した。
図 1 ( a ；) 〜 （ i ) は、 昇温中の飛行時間のスぺク トル （ T 0 Fスぺク トル） の変化を示す図である。 図 1 の右上に示すように、 基板表面にヘリ ウムイオン （ H e + ) を打ち込むと、 表面原子 （質量 M ) と衝突したヘリ ウムイオン （質量 m ) の一部は、 入射方向に対して 1 8 0° 方向に散乱される。 この場合、 試料表面 から検出器までの散乱ィォンの飛行時間は、 （ M + m ) / ( M - m ) に比例する 。 そこで、 飛行時間に対するスぺク トル （ T 0 Fスぺク トル） を測定すると、 そ のスぺク トル中のピーク値を与える元素はわかるので、 基板表面に含まれる元素 を特定するこ とができる。 こ こでは、 H e + を加速エネルギー 3 k e Vで基板に 打ち込んだ。
図 1 ( a ) に示すように、 熱処理前 （つま り室温 2 2 ΐ ) の基板についての Τ 0 Fスペク トル （ a ) には、 S i G e層表面に存在する S i原子と G e原子に対 応する散乱ピークがそれぞれ 6 4 0 0 n s e c付近と 5 8 0 0 n s e c付近に見 られた。
図 1 ( b ) 〜 （ e ) に示すように、 基板温度を 7 0 0 °Cまで上げても、 T 0 F スぺク トルの形状に大きな変化は見られなかった。
図 1 ( f ) 〜 （ h ) に示すように、 さ らに基板温度を上げて、 7 5 0 ΐで保持 すると、 時間とともに G e原子に対応する T 0 Fスぺク トル中のピーク強度が次 第に減小している。
そして、 図 1 ( i ) に示すように、 6 0 m i n保持後の T 0 Fスぺク トルにお いては、 G e原子に相当する散乱ピークがほとんど見られなく なった。 このこ と から、 7 5 0 °Cの熱処理によ り、 S i G e層の表面から G eが放出されてしまつ たことが分かる。 ― 以上の結果から、 ある製造ライ ンで表面に S i G e層が露出している基板を 7 0 0 °C以上の温度で熱処理すると、 同じ製造ラィ ンを用いて形成される S i デバ イ ス中にクロスコ ンタ ミ ネ一シ ョ ンが発生する可能性があるこ とがわかつた。
—クロスコ ンタ ミ ネーシ ヨ ン防止のためのキャ ップ層一
一方、 S i G e層を有するウェハについて 7 0 0 °Cの熱処理を行なわずに済ま せる ことは現実に困難であることから、 S i G e層などの G e を含む領域が露出 しているウェハを 7 0 0 °C以上の温度で熱処理する場合には、 クロスコ ンタ ミ ネ —シ ヨ ンを防止する 1つの手段と して、 S i G e層などの上に G e の空中拡散を 防止するためのキャ ップ層を設けるこ とが有効と考えられる。 そこで、 CMO S デバイ ス等の製造ライ ンにおいて害を及ぼさない材料であつて、 S i G e層の上 にそのまま残存させても害を及ぼさないか、 あるいは、 後に除去が容易な材料か らなるキャ ップ層を設けるための実験を行なった。 このようなキャ ップ層として 機能しう る層としては、 S i 層 （単結晶シリ コ ン層， ポリ シリ コ ン層又はァモル フ ァスシリ コ ン層） ， S i 02 層， S i 2 N3 層， S i O N層 （いわゆる酸窒化 膜） 、 及びこれらの積層膜などがある。
そこで、 もっ とも汎用性のあるキャ ップ層として、 S i 層を選び、 S i層の厚 みがどの程度であれば、 G e の空中拡散を防止できるかを調べた。
まず、 U H V— C V D法を用いて、 （ 0 0 1 ) S i 基板上に、 G eの含有比が 1 5 %である S i G e層 （ S i o.85G e 0. 15層） を成長させた後、 さ らに、 S i G e層の上に厚みが 1 0 n mの S i 層からなるキャ ップ層を成長させた。 つま り 、 S i G e層を S i 層によつて被覆したサンプルを形成した。 そして、 このサン プルに対して、 7 5 0 ΐの熱処理を 3 0分間加えた。
図 2 ( a ) , ( b ) は、 それぞれ熱処理前と上述の熱処理後とにおける基板の 表面層 （ S i キャ ップ層） の組成を、 低速ィ才ン散乱法により分析した結果を示 す T O Fスぺク トル図である。 図 2 ( a ) に示されるように、 熱処理前の T O F スぺク トルであるが、 表面が S i で覆われているため、 G eの信号は検出されず 、 S i の信号のみが測定された。 一方、 図 2 ( b ) に示されるように、 7 5 0 °C の熱処理を行なった後においても、 S i の信号しか測定されず、 S iキヤッ 層 の最表面への S i G e層からの G e原子の拡散はみられなかった。 したがって、 このサンプルからの G e放出量は、 S i G e層が露出している場合に比べ、 非常 に少ないことが分かつた。 この結果は、 S i G e層を S i層で被覆することが、 クロスコンタ ミネーショ ンを防止する効果があることを示している。
上述の実験だけでは、 実際にどの程度の厚みの S iキャ ップ層を設ければよい のかはわからないが、 さらに、 実験を行なった結果、 クロスコンタ ミネーシヨ ン を防止するために必要となる S i層の厚みは、 熱処理温度と熱処理時間によって 変化することがわかった。
そこで、 （ 0 0 1 ) S i基板上に、 G eの含有比が 1 5 %である S i G e層 （ S i 85G e 0. 15層） と、 厚みが l O n mの S i キヤップ層とを積層したサンプ ルに対して種々の条件で熱処理を行なうとともに、 各種の熱処理を施したサンプ ルに対する低速イオン散乱法による分析を行なうことによ り、 & 6 の≤ i層中へ の拡散速度を実験的に算出した。
その結果、 熱処理温度 7 0 0で， 7 5 0 °C , 8 2 0 °Cにおける G eの S i層中 への拡散速度は、 それぞれ、 0. 0 1 7 n mZm i n， 0. 0 4 6 n m/m i n ， 0. 0 6 3 n m / m i nであることが明らかになった。
一方、 ウェハーをこのような高温にさらす処理には、 ァニール （熱処理） だけ でなく C V Dなどの高温下で行なう必要がある処理がある。 そこで、 この明細書 においては、 このような高温下で行なう処理を "高温処理" と総称する。 そして 、 高温処理温度の範囲によつて、 高温処理時間 t ( m i n ) に対する S i キヤッ プ層の厚み W ( n m ) を以下のように設定すれば、 クロスコンタ ミネーシヨンを 防止しうることがわかる。
① 高温処理温度が 7 0 0 °C以上で 7 5 0 °C未満の場合
W≥ 0. 0 1 7 X t ② 高温処理温度が 7 5 0 °C以上で 8 2 0 °C未満の場合
W≥ 0 . 0 4 6 X t
③ 高温処理温度が 8 2 0 °C以上の場合
W≥ 0 . 0 6 3 X t
なお、 S i G e C層， G e C層， G e層などが露出する場合にも、 キヤッ 層 の材質や， 高温処理時間に対する厚みなどについて、 上述のような条件をほぼ適 用することができる。
—クロスコンタ ミ ネーショ ン回避のためのプロセス一
次に、 上述のクロスコンタ ミネーショ ンの発生条件の解明に基づき、 クロスコ ンタ ミネーショ ン防止のためのキヤップ層の形成などを含めてプロセス制御をど のように行なうべきかについて説明する。
一般に、 S i G e層などを含むデバィスを製造するための専用ライ ンを、 全ェ 程に亘つて設けることは莫大な投資を必要とするので、 現実的でない。 そこで、 ここでは、 通常の C M 0 Sデバイス用の製造ライ ンを共用ライ ンとして用いると ともに、 S i G e層を含むデバィスのための別ライ ンとして、 局部的に限定され た工程のみを処理するための製造ライ ンを設けた場合のプロセスの制御 （管理） 方法について説明する。
図 3 ( a ) 〜 （ c ) は、 共用ライ ンを用いた半導体装置の製造工程において、 7 0 0 °C以上の高温にさらす処理 （高温処理） を行なう工程が入る場合のプロセ ス制御の例を示すフロー図である。
図 3 ( a ) 〜 （ c ) のいずれの場合においても、 共用ライ ンにおいて 7 0 0 °C 以上の高温処理を行なう前に、 ウェハ上に表面が実質的に露出している S i G e 層があるか否かを判断し、 表面に露出している S i G e層がない場合には、 その まま共用ライ ンで 7 0 0 °C以上の高温処理を行なう。 ただし、 S i G e層の上に G eの空中への飛散を阻止し得ない程度に薄い酸化膜， 窒化膜， S i層のみがあ る場合も、 このような酸化膜， 窒化膜， S i層などは本発明にいうキャ ップ層と しての機能を保持していないので、 S i G e層が実質的に露出していると判断す る。
図 3 ( a ) に示す例では、 ウェハ内の S i G e層が実質的に露出している場合 には、 ウェハを共用ライ ンから外して別ライ ンに移し （あるいは共用ライ ンにお いて） 、 S i G e層を S i 層などのキヤ ップ層で被覆してから、 共用ライ ンに戻 し、 7 0 0 °C以上の高温処理を行なった後、 その後の工程を進める。 この方法に よって、 共用ライ ンにおいて 7 0 0 °C以上の高温処理を行なつても、 キャ ップ層 の存在によ り共用ライ ン内における G e の空中への飛散を阻止する ことができる 。 したがって、 ク ロスコ ンタ ミ ネーシ ヨ ンを防止する ことができる。 キャ ップ層 を形成する際に 7 0 0 °C以上の高温に保持する ことがない場合には、 キヤ ップ層 を共用ライ ンで形成してもよい。
図 3 ( b ) に示す例では、 ウェハ内の S i G e層が実質的に露出している場合 には、 ウェハを共用ライ ンから外して別ライ ンに移し、 別ライ ンで S i G e層を S i 層などのキャ ップ層で被覆してから、 別ライ ンで 7 0 0 °C以上の高温を伴う 処理を行なった後、 共用ライ ンに戻して、 その後の工程を進める。 一方、 ウェハ 内の S i G e層が実質的に露出していない場合には、 共用ライ ンで 7 0 0 °C以上 の高温処理を行なって、 その後の工程を進める。 この方法によって、 ウェハ内の S i G e層が実質的に露出している場合には、 共用ラ イ ンにおいて 7 0 0 °C以上 の高温処理を行なう ことがないので、 共用ライ ン内における G eの空中への飛散 が生じる ことがない。 したがって、 ク ロスコ ンタ ミ ネーシ ヨ ンを防止することが できる。 なお、 7 0 0 °C以上の高温処理を共用ライ ンで行なう こと もできる。 また、 図 3 ( a ) 又は （ b ) に示す方法において、 7 0 0 °C以上の高温処理を 行なってから、 さ らにキヤ ップ層の上に別のキヤ ップ層を共用ライ ン又は別ライ ンで形成してもよい。 7 0 0 °C以上の高温処理において、 最初に形成したキヤ ッ プ層の表面付近まで G eが拡散してきている場合もあ り得るからである。 この場 合、 2層のキャ ップ層が積層されるこ とになるが、 キャ ップ層の厚みが厚く ても その後の工程で不具合が生じなければかまわない。
図 3 ( c ) に示す例では、 ウェハ内の S i G e層が実質的に露出している場合 には、 ウェハを共用ライ ンから外して別ライ ンに移し、 別ライ ンで 7 0 0 °C以上 の高温処理を行なつてから、 別ライ ンで S i G e層を S i 層などのキャ ップ層で 被覆した後、 共用ライ ンに戻して、 その後の工程を進める。 一方、 ウェハ内の S i G e層が実質的に露出していない場合には、 共用ライ ンで 7 0 0 °C以上の高温 処理を行なって、 その後の工程を進める。 この方法によって、 ウェハ内の S i G e層が実質的に露出している場合には、 共用ライ ンにおいて 7 0 0 °C以上の高温 処理を行なう ことがないので、 共用ライ ン内における G e の空中への飛散が生じ るこ とがない。 したがって、 クロスコ ンタ ミ ネーシ ヨ ンを防止する ことができる 。 しかも、 この例においては、 キャ ップ層は 7 0 0 °Cの高温処理を行なう工程を 経ていないので、 キャ ップ層内には G e はほとんど拡散していない。 したがって 、 その後の工程によってキヤ ップ層から空中に G eが飛散するのをよ り確実に抑 制する こ とができる。 ただし、 このキャ ップ層を形成する工程が 7 0 0 °C以上の 高温下の処理でない場合 （低温下での C V D法など） には、 キヤ ップ層を形成す る工程を共用ライ ンで行なってもよい。
なお、 図 3 ( a ) 〜 （ c ) に示す工程の前あるいは後において、 7 0 (TC以上 の高温処理を行なう工程が入る場合にも、 図 3 ( a ) 〜 （ c ) のいずれかのプロ セス制御を行なう こ とによ り、 G eが共用ライ ンの装置内に飛散するこ とによる 不具合を防止する こ とができる。 一 H C M O Sデバイ スの製造工程の例—
第 1 の具体例
次に、 H C M O Sデバイ ス （ Heterostructure C M 0 Sデバイ ス） の製造工程 において、 ク ロスコ ンタ ミ ネ一シ ョ ンを回避するための処理を具体的にどのよう に行なうかについて説明する。 図 4 ( a ) 〜 （ ί ) は、 チヤネル領域が G e を含 む半導体層によつて構成されている H C M O Sデバイ スの製造工程の第 1の具体 例を示す断面図である。
まず、 図 4 ( a ) に示す工程で、 S i 基板 1 0に p ゥヱル 1 1、 nゥヱル 1 2 をイオン注入によ り形成する。 この工程は、 通常の C M 0 Sデバイ スを形成する ライ ンつま り共用ライ ンで行なわれる。
次に、 図 4 ( b ) に示す工程で、 各ゥヱル 1 1， 1 2上に、 U H V — C V D法 によ り 3 ドープ層を含む S i 層 1 3 と、 S i G e C層 1 4 ( G e ： 8. 2 %、 C : 1 % ) と、 S i G e層 1 5 と、 S i 層 1 7 とをそれぞれ成長させる。 この S i 層 1 7は、 後の工程で S i G e層 1 5が実質的に露出するのを防ぐために、 例え ば上記①〜③のいずれかを満たす厚みである。
なお、 S i層 1 3の上端付近には高濃度の不純物を含む δ ドープ層 （キャ リア 供給層） が形成されており、 S i層 1 3と S i G e C層 1 4との間には不純物を 含まない S i G e層からなるスぺ一サ一層も形成されているが、 見やすくするた めにこれらの層の図示は省略されている。 図 4 ( b ) に示す工程は、 共用ライ—ン とは別に設けられた専用の別ライ ンで行なわれる。
ただし、 d ドープ層を含む S i層 1 3を形成する工程は共用ライ ンで行ない、 スぺーサ—層， S i G e C層 1 4， S i G e層 1 5及び S i層 1 6を形成するェ 程を別ライ ンで行なうようにしてもよい。
次に、 MO S ト ラ ンジスタ、 NMO S ト ラ ンジスタ とを電気的に分離するため に、 ト レンチ分離用の溝を形成する。 その際、 基板上に、 パッ ド酸化膜 3 1 と窒 化膜 3 2とを順次堆積した後、 フ ォ ト リソグラフ ィ一及びエッチングによって、 窒化膜 3 2 , パッ ド酸化膜 3 1の一部 （溝形成領域） に開口部を有する形状にパ ターニングした後、 窒化膜 3 2をマスクとして、 下方の S i層 1 7， S i G e層 1 5， S i G e C層 1 4， S i層 1 3などの一部をエッチングにより除去して、 溝を形成する。 このとき、 溝の側面には、 S i G e C層 1 4や S i G e層 1 5も 露出することになる。
その後、 図 4 ( c ) に示す工程で、 この溝をシリコ ン酸化膜で埋めて ト レンチ 分離 2 0を形成する。 この工程は、 基板上にシ リ コ ン酸化膜を堆積した後、 CM Pなどによつて平坦化することにより行なわれる。 なお、 ト レンチ埋め込み用の シリ コン酸化膜を堆積する工程が 7 0 0 °C以下の低温下での C V Dなどによつて 行なわれる場合には、 図 4 ( b ) ， ( c ) に示す一連の工程をすベて共用ライ ン で行なうことも可能である。
以上の ト レンチ分離 2 0を形成する処理により、 S i層 1 3、 S i G e C層 1 4、 S i G e層 1 5、 S i層 1 7が、 各々 NM O S トランジスタ側の S i層 1 3 n、 S i G e C層 1 4 n、 S i G e層 1 5 η、 S i層 1 7 η と、 PMO S トラ ン ジスタ側の S i層 1 3 p、 S i G e C層 1 4 p、 S i G e層 1 5 p、 S i層 1 7 Pとに分離される。 さらに、 窒化膜 3 2， パッ ド酸化膜 3 1を除去した後、 S i 層 1 7 n， 1 7 pの表面を酸化してゲー ト絶縁膜 1 9 n， 1 9 pをそれぞれ形成 する。 この工程は共用ライ ンで行なわれる。 そのために、 図 4 ( b ) に示す工程 で形成される S i 層 1 7の膜厚は、 熱酸化による厚みの目減り分も考慮して、 上 記①〜③のいずれかを満たす厚みになつている。
次に、 図 4 ( d ) に示す工程で、 基板の全面上にポリ シ リ コ ン膜を堆積した後 、 これをパターニングして N M O S ト ラ ンジスタ及び P M O S トラ ンジスタの各 ゲー ト絶縁膜 1 9 n， 1 9 pの上にゲー ト電極 1 8 n， 1 8 p をそれぞれ形成す る。 その後、 各ゲー ト電極 1 8 η , 1 8 ρ をマスク と して、 NM O S ト ランジス タ側には、 リ ンイオン （ Ρ + ) の注入によ り、 ソース ' ドレイ ン領域 1 6 η を形 成し、 Ρ Μ 0 S ト ラ ンジスタ側には、 ボロ ンイオン （ Β + ) の注入によ り、 ソー ス · ドレイ ン領域 1 6 ρ をそれぞれ形成する。 ΝΜ 0 S ト ラ ンジスタのソース · ドレイ ン領域 1 6 ηの深さは少な く と も S i G e C層 1 4 n内のキヤ リ ァ蓄積層 よ り も深ければよ く 、 P M 0 S ト ラ ンジスタのソース ' ドレイ ン領域 1 6 pの深 さは、 少なく とも S i G e層 1 5 p内のキヤ リ ァ蓄積層よ り も深ければよい。 こ れは、 S i G e C層 1 4 n、 S i G e層 1 5 p内の各キャ リ ア蓄積層にチャネル が形成されるためである。
次に、 図 4 ( e ) に示す工程で、 ゲー ト絶縁膜 1 9 η , 1 9 ρのうちソース ' ドレイ ン領域 1 6 η， 1 6 ρの上方の部分に開口を形成し、 図 4 ( f ) に示すェ 程で、 ゲー ト絶縁膜 1 9 η， 1 9 ρの開口に、 ソース ' ドレイ ン電極 2 1 η， 2 1 ρ をそれぞれ形成する。 このと き、 ソース ' ドレイ ン電極 2 1 η , 2 1 ρ を形 成する工程が 7 0 0 °C以上の高温処理を伴うのが一般的である （一般的には、 8 0 0〜 1 0 0 0で ） 。 と ころが、 ゲ一 ト絶縁膜 1 9 n， 1 9 pのうちソース ' ド レイ ン領域 1 6 n， 1 6 pの上方の部分に開口を形成する際に、 オーバーエッチ ングによって S i 層 1 7 η， 1 7 ρの厚みが薄く な り、 ソース ' ドレイ ン領域 1 6 η , 1 6 ρ内の S i G e層 1 5 η， 1 5 ρから空中への G e の飛散が生じるお それもある。 そこで、 ソース · ドレイ ン電極を形成する工程を共用ライ ンとは別 のライ ンで行なう ことが好ま しい。 ただし、 C M O Sデバイ スの製造工程におい て、 ソース ' ドレイ ン電極を形成する工程で、 G eが活性領域の S i層内に侵人 する状態になっているこ とがなければ、 ソース ' ドレイ ン電極を形成する工程を 共用ライ ンで行なってもよい。 これによ り、 S i基板 1 0の上に NM O S ト ラ ンジスタ、 PMO S ト ラ ンジス タからなる H CMO Sデバィ スが形成される。
第 2の具体例
図 5 ( a ) 〜 （ d ) は、 チヤネル領域が G e を含む半導体層によつて構成され ている H CM 0 Sデバイ スの製造工程の第 2の具体例を示す断面図である。 ― まず、 図 5 ( a ) に示す工程で、 S i基板 1 0に pゥヱル 1 1、 n ゥヱル 1 2 をイオン注入により形成する。 この工程は、 通常の CMO Sデバイスを形成する ライ ンつま り共用ライ ンで行なわれる。
次に、 図 5 ( b ) に示す工程で、 各ゥヱル 1 1， 1 2上に、 U H V— C V D法 により δ ドープ層を含む S i層 1 3と、 5 1 0 6 じ層 1 4 ( 0 6 : 8. 2 %、 C ： 1 % ) と、 S i G e層 1 5と、 S i層 1 7とをそれぞれ成長させる。 この S i 層 1 7は、 後の工程で S i G e層 1 5が実質的に露出するのを防ぐために、 例え ば上記①〜③のいずれかを満たす厚みである。
なお、 S i層 1 3の上端付近には高濃度の不純物を含む δ ド一プ層 （キャ リア 供給層） が形成されており、 S i層 1 3と S i G e C層 1 4との間には不純物を 含まない S i G e層からなるスぺーサ一層も形成されているが、 見やすくするた めにこれらの層の図示は省略されている。 ここまでの工程におけるプロセス制御 は第 1の具体例と同様に行なわれる。
次に、 P M 0 S トランジスタ、 NM 0 S トランジスタとを電気的に分離するた めに、 ト レンチ分離用の溝を形成する。 その際、 基板上に、 パッ ド酸化膜 3 1 と 窒化膜 3 2とを順次堆積した後、 フ ォ ト リ ソグラフ ィ ー及びエッチングによって 、 窒化膜 3 2 , パッ ド酸化膜 3 1 の一部 （溝形成領域） に開口部を有する形状に パター二ングした後、 窒化膜 3 2をマスクとして、 下方の S i層 1 7 , S i G e 層 1 5， S i G e C層 1 4, S i層 1 3などの一部をエッチングにより除去して 、 溝を形成する。 このとき、 溝の側面には、 S i G e C層 1 4や S i G e層 1 5 も露出することになる。
次に、 図 5 ( c ) に示す工程で、 基板の全面上に、 下敷き用窒化膜膜 3 3を形 成した後、 基板の全面上に厚い埋め込み用ポリ シリ コ ン膜 3 4を堆積する。 この とき、 下敷き用窒化膜 3 3を形成する工程は、 7 0 0〜8 0 CTC程度の高温処理 を伴うのが一般的であるので、 共用ライ ンとは別のライ ンで行なう。 ただし、 下 敷き用窒化膜 3 3は G eの空中への飛散を阻止するキャ ップ層として機能するの で、 埋め込み用ポリ シリ コ ン膜 34を堆積する工程は共用ライ ンで行なうことが できる。 なお、 下敷き用窒化膜 3 3に代えて酸化膜を設けてもよい。
その後、 図 5 ( d ) に示す工程で、 CM Pなどによって平坦化することによ > 、 溝内にポリ シリ コ ンを埋め込んでなる素子分離 2 5を形成する。 なお、 素子分 離 2 5の上部はポリ シリ コンが酸化されてなる厚めの酸化膜になつている。
以上の ト レンチ分離 2 5を形成する処理により、 S i層 1 3、 S i G e C層 1 4、 S i G e層 1 5、 S i層 1 7力 各々 NMO S ト ラ ンジスタ側の S i層 1 3 n、 S i G e C層 1 4 n、 S i G e層 1 5 η、 S i層 1 7 ηと、 PMO S トラン ジスタ側の S i層 1 3 p、 S i G e C層 1 4 p、 S i G e層 1 5 p、 S i層 1 7 Pとに分離される。 さらに、 窒化膜 3 2 , パッ ド酸化膜 3 1を除去した後、 S i 層 1 7 n， 1 7 pの表面を酸化してゲー ト絶縁膜 1 9 n， 1 9 pをそれぞれ形成 する。 この工程は共用ライ ンで行なわれる。 そのために、 図 5 ( b ) に示す工程 で形成される S i層 1 7の膜厚は、 熱酸化による厚みの目減り分も考慮して、 上 記①〜③のいずれかを満たす厚みになつている。
その後の工程は、 上記第 1の具体例における図 4 ( d ) 〜 （ f ) に示す工程と 同じ処理を行なうので、 工程の図示及び説明を省略する。
- H B Tの製造工程の例一
次に、 H B T (へテロバイポーラ トランジスタ ） の製造工程において、 クロス コンタ ミネーシヨ ンを回避するための処理を具体的にどのように行なうかについ て説明する。 図 6 ( a ) 〜 （ k ) は、 ベース層が S i G eによつて構成されてい る H B Tの製造工程の例を示す断面図である。
まず、 図 6 ( a ) に示す工程で、 S i基板 4 1内に高濃度の n型不純物が注入 されたサブコレクタ層 4 3 aを形成した後、 低濃度の n型不純物を含む S i単結 晶膜をェピタキシャル成長させて、 この S i単結晶膜の上に第 1 , 第 2活性領域 Rel, Re2を囲む L 0 C 0 S膜 4 2を形成する。 そして、 ェピタキシャル成長さ れた S i単結晶膜は、 第 1の活性領域 Relでは S i コレクタ層 43 bとなり、 第 2の活性領域 R e2ではコレクタウォール層 4 3 c となっている。 図 6 ( a ) に示 す工程は、 共用ライ ンで行なわれる。
次に、 図 6 ( b ) に示す工程で、 基板の全面上に、 U H V— C V D法により、 ボロンを ド一プした厚み約 5 0 n mの p型 S i G e層 44と、 リ ンを ド一プした 厚み約 1 5 0 n mの S i層 4 5とを順次ェピタキシャル成長により形成する。 の時、 S i G e層 4 4及び S i層 4 5は、 シリ コン表面が露出した部分の上では 単結晶膜であり、 L 0 C 0 S膜 4 2の上には多結晶膜である。 このとき、 S i G e層 4 4及び S i層 4 4を形成する工程は、 共用ライ ンとは別に設けられた専用 の別ライ ンで行なわれる。 その後、 図 6 ( e ) に示す工程までは、 別ライ ンで行 なわれる。
次に、 図 6 ( c ) に示す工程で、 S i G e層 44及び S i層 4 5のうち活性べ ース層と引き出しベース電極として機能する部分を残して、 他の部分は ドライエ ツチングによつて除去する。
次に、 図 6 ( d ) に示す工程で、 基板の全面上に 8 %程度のポロンを含む B S G ( Boron Silicate Glass ) 膜 4 6を常圧 C V D法により厚さ約 2 0 0 n mだけ 堆積した後、 フ ォ ト リソグラフ ィー工程及びドライエッチング工程により、 B S G膜 4 6をパターニングして、 B S G膜 4 6のうち第 2の活性領域 Re2の部分は 全面的に除去する一方、 B S G膜 4 6のぅち第 1の活性領域 R elの上にェミ ッタ 電極形成用の開口 4 6 aを形成する。
次に、 図 6 ( e ) に示す工程で、 C V D法により、 基板の全面上に厚み約 1 0 0 n mの保護酸化膜 4 7を堆積する。 この保護酸化膜 4 7は次工程での B S G膜
4 6からのボロン拡散の際に、 B S G膜 4 6から気相中にボロンが抜け出し、 シ リコン表面が露出した部分に付着して、 基板内に拡散することを防止する働きを する。 また、 保護酸化膜 4 7が形成された後は、 7 0 0 °C以上の高温下での処理 が行なわれても、 保護酸化膜 4 7によって G eが空中に飛散するのが阻止される ので、 この後の処理は共用ライ ンで行なわれる。
次に、 図 6 ( f ) に示す工程で、 R T A ( Rapid Thermal Anneal ) 法により、 9 5 0 °Cで 1 0秒間の熱処理を行い、 B S G膜 4 6中のボロンを S i層 4 5及び
5 i G e層 4 4及びコレクタ層 4 3 b内に拡散させる。 この工程により、 n型の S i 層 4 5及び S i コ レクタ層 4 3 bのうち B S G膜 4 6の下方に位置する部分 4 8 X , 4 8 z は p型に反転し、 S i G e層 4 4のうち B S G膜 4 6の下方に位 置する部分 4 8 yは p型不純物濃度がさ らに濃く なって低抵抗化する。 その結果 、 S i 層 4 5， S i G e層 4 4及びコ レク タ層 4 3 b内の各部分 4 8 X， 4 8 y ， 4 8 z に亘る外部ベース層 4 8 bが形成される。 また、 S i 層 4 5のうち B S G膜 4 6からの不純物が拡散していない部分つま り開口 4 6 a の下方の部分は n 型のままで S i ェミ ッタ層 4 9 となる。
次に、 図 6 ( g ) に示す工程で、 異方性 ドライエッチングによ り、 保護酸化膜 4 7 をエッチバック して、 B S G膜 4 6の側面にサイ ドウ オール 5 0を形成する 。 このサイ ドウオール 5 0は、 後に形成される高濃度ェミ ッタ層と外部ベース層 との耐圧を十分に確保するためのものであると同時に、 Ί 0 0 °C以上の高温下に おける処理の際に、 S i G e層 4 4の端部から G eが空中に飛散するのを阻止す る機能を有する。
次に、 図 6 ( h ) に示す工程で、 ェ ミ ッタ電極およびコ レク タ電極となる高濃 度にリ ンが ド一プされたポリ シリ コ ン膜を L P C V D法によ り堆積した後、 ドラ ィエッチングによ り、 このポリ シ リ コ ン膜をバタ一ニングして、 第 1の活性領域 Rel上にはェミ ッタ電極 5 1 を、 第 2の活性領域 Re2上にはコ レクタ電極 5 2を それぞれ形成する。
次に、 図 6 ( i ) に示す工程で、 C V D法によ り、 酸化シリ コ ンからなる層間 絶縁膜 5 3を堆積する。
次に、 図 6 ( j ) に示す工程で、 熱処理によ り、 ェミ ツタ電極 5 1から S i ェ ミ ッタ層 4 9にリ ンを拡散させて高濃度ェミ ッタ層 4 9 a を形成すると ともに、 コ レクタ電極 5 2からコ レクタウ ォール層 4 3 c内にリ ンを拡散させてコ レクタ コ ンタク ト層 5 4を形成する。
次に、 図 6 ( k ) に示す工程で、 ドライ エッチングによ り、 層間絶縁膜 5 3に ェミ ツタ電極 5 1 , S i 層 4 5及びコ レクタ電極 5 2にそれぞれ到達するコ ンタ ク トホールを形成した後、 各コ ンタク ト ホール内及び層間絶縁膜 5 3の上に亘っ て、 A 1 配線 5 6， 5 7， 5 8を形成する。 一 B i CM O Sの製造工程の例一
次に、 H B T (ヘテロバイ ポーラ ト ラ ンジスタ ） と通常の CMO Sデバイ スと を含む B i CMO Sデバイ スの製造工程において、 ク ロスコ ンタ ミ ネーシ ヨ ンを 回避するための処理を具体的にどのように行なうかについて説明する。 図 7〜図 9は、 ベース層が S i G e によって構成されている H B Tを備えた B i CM S デバイ スの製造工程の例を示す断面図である。
まず、 図 7に示す工程で、 P型シリ コ ン基板 6 1 の上に全面に亘つて、 N型ェ ピタキシャル層 6 2を形成した後、 通常の L 0 C 0 S法を用いて、 N型ェピタキ シャル層 6 2に分離酸化膜 6 3を形成して、 P型シリ コ ン基板 6 1上においてバ ィ ポーラ ト ラ ンジスタ形成領域 R bPと MO S ト ラ ンジスタ形成領域 R m。 s とを規 定すると共に、 MO S ト ランジスタ形成領域 Rm。s において P MO S F E T形成 領域 Rpm。sと NMO S F E T形成領域 R nmosとを規定する。
なお、 図示は省略しているが、 N型ェピタキシャル層 6 2の上には保護酸化膜 (図示省略） が形成されている。 また、 バイ ポーラ ト ラ ンジスタ形成領域 R bP及 び P MO S F E T形成領域 R Pm。sには N型埋め込み層 6 4が形成されている。 こ のとき、 バイ ボーラ ト ラ ンジスタ形成領域 R b pの N型ェピタキシャル層 6 2にお ける N型埋め込み層 6 の上方がコ レクタ領域 6 2 Aとなる。
次に、 分離酸化膜 6 3のうちコ レク タ領域 6 2 Aを囲む部分の下に ト レンチ溝 6 5を形成した後、 該 ト レンチ溝 6 5に ト レンチ側壁酸化膜 6 6 a を挟んで第 1 のポリ シリ コ ン膜 6 6 b を埋め込んで、 ト レンチ側壁酸化膜 6 6 a及び第 1 のポ リ シ リ コ ン膜 6 6 bからなる ト レンチ分離 6 6を形成すると共に、 ト レンチ分離 6の下部の近傍に第 1 のチャネルス ト ツバ層 6 7を形成する。
なお、 図示は省略しているが、 ト レンチ溝 6 5を形成するとき、 分離酸化膜 6 3に開口部が形成される一方、 ト レンチ分離 6 6の形成後に ト レンチ分離 6 6の 上部に対してキヤ ップ酸化を行なう こ とによ り、 開口部にキヤ ップ酸化膜を形成 して、 キャ ップ酸化膜と分離酸化膜 6 3 とを一体化させる ことができる。 また、 図示は省略するが、 図中左端のキャ ップ酸化膜の側方には、 コ レクタウ ォール領 域， コ レクタ電極が形成される。
次に、 詳細な工程の説明は省略するが、 PM O S F E T形成領域 RPm。sには、 第 1 のしきい値制御層 6 8， パンチスルース ト ッパ層 6 9， 第 2のチャネルス ト ッパ層 7 0， N型ゥヱル層 7 1 , 第 1 のゲー ト酸化膜 7 5 A, 第 1 のゲー ト電極 7 6 A， 第 1 のサイ ドウ ォール 7 9， P型低濃度ソ— ス ' ドレイ ン層 7 7， P型 高濃度ソース ' ドレイ ン層 8 0を形成する。 また、 NMO S F E T形成領域 R nm 。sには、 第 2のしきい値制御層 7 2， 第 3のチャネルス ト ッパ層 7 3， P型！ 2ヱ ル層 7 4， 第 2のゲー ト酸化膜 7 5 B， 第 2のゲー ト電極 7 6 B, 第 1のサイ ド ウ ォール 7 9 , N型低濃度ソース ' ドレイ ン層 7 8， N型高濃度ソ一ス ' ドレイ ン層 8 1を形成する。
続いて、 P型シリ コン基板 6 1の上に全面に亘つて、 第 2の T E O S膜 8 2を 堆積させる。 次に、 バイポーラ トランジスタ形成領域 R bPの第 2の T E 0 S膜 8 2に開口部を、 コレクタ領域 6 2 Aが露出するように形成した後、 コレクタ領域 6 2 A及び第 2の T E O S膜 8 2の上に、 ベース領域となる S i G e層 8 4を、 開口部が完全に埋まるようにェピタキシャル成長させる。 このとき、 NM O S F E T及び PM O S F E Tの上方が第 2の T E 0 S膜 8 2によつて覆われているの で、 その上に S i G e層 8 4を形成する際にも、 NM O S F E T及び P MO S F E Tの活性領域への G eのクロスコンタ ミネーショ ンを確実に防止することがで きる。
次に、 図 8に示す工程において、 S i G e層 84の上に全面に亘つて第 3の T E O S膜 8 5を堆積させた後、 第 3の T E O S膜 8 5をパターニングして、 第 3 の T E O S膜 8 5に、 S i G e層 8 4の外部ベース電極となる部分の上を開放す るベース電極用コンタク ト窓 8 5 aを形成する。 続いて、 第 3の T E O S膜 8 5 をマスクとして、 S i G e層 8 4に対して、 例えばボロンイオンを加速エネルギ 4 0 K e V , ドーズ量 1. 0 X 1 013個 Z c m2の条件でイオン注入する。 このと き、 注入された不純物をすぐに活性化する R T Aなどを行なう場合には、 共用ラ ィ ンとは別に設けられた別のライ ンで R T Aなどを行なう。
次に、 P型シリ コ ン基板 6 1に対して、 炉工程投入前の硫過水洗浄、 及び過酸 化水素水とアンモニア水との混合溶液によるボイル処理を順次行なった後、 S i G e層 8 4におけるベース電極用コ ンタク ト窓 8 5 aに露出する部分の表面に存 在している自然酸化膜 （図示省略） をディ ップエッチにより完全に除去する。 こ れによ り、 自然酸化膜を確実かつ容易に除去することができる。
次に、 図 8に示すように、 ベース電極用コ ンタク ト窓 8 5 a を含む第 3の T E O S膜 8 5の上に全面に亘つ て、 外部ベース電極となるアモルフ ァ スシ リ コ ン膜 8 6を、 ベ一 ス電極用コ ンタク ト窓 8 5 aが完全に埋まるように、 例えば 5 3 0 °Cで成長させる。 続いて、 アモルフ ァ スシ リ コ ン膜 8 6の全面に対して、 例；！ば ボロ ンイ オンを加速エネルギ 8 K e V、 ドーズ量 3. 0 X 1 0 15個 Z c m2 の条 件でイオン注入する。
次に、 アモルフ ァ スシ リ コ ン膜 8 6の上に全面に亘って第 4の T E O S膜 8 7 を堆積させた後、 第 4の T E O S膜 8 7及び第 2のアモルフ ァ スシリ コ ン膜 8 6 をパターニングして、 ァモルフ ァスシリ コ ン膜 8 6及び第 4の T E 0 S膜 8 7に ェミ ッタ電極用開口窓 8 8を形成する。
次に、 ェミ ッ タ電極用開口窓 8 8を含む第 4の T E O S膜 8 7の上に全面に亘 つて第 5の T E O S膜 8 9を堆積させて、 第 5の T E O S膜 8 9によ りエミ ッタ 電極用開口窓 8 8の壁面を覆う。 これによ り、 アモルフ ァ スシ リ コ ン膜 8 6にお けるエミ ッタ電極用開口窓 8 8に露出する部分が、 第 5の T E O S膜 8 9によ り 覆われる。 続いて、 第 5の T E O S膜 8 9の上に全面に亘つて、 N型不純物が ド ープされた第 3のポリ シ リ コ ン膜を堆積させた後、 第 3のポリ シリ コ ン膜に対し て ドライエッチングによるエッチバックを行なって、 エミ ッタ電極用開口窓 8 8 の壁面を覆う第 5の T E 0 S膜 8 9の上に、 第 3のポ リ シ リ コ ン膜からなる第 2 のサイ ドウ オール 9 0を形成する。 続いて、 第 3の T E O S膜 8 5における第 2 のサイ ドウ オール 9 0に囲まれている部分をゥヱ ッ 卜エッチングによ り除去して 、 第 3の T E O S膜 8 5にェミ ツタ電極用コ ンタク ト窓 8 5 bを形成する。
次に、 基板上に、 N型不純物が ド一プされた第 4のポリ シ リ コ ン膜を、 ェミ ツ タ電極用コ ンタク ト窓 8 5 b及びエ ミ ッタ電極用開口窓 8 8が完全に埋まるよう に堆積させた後、 第 4のボリ シ リ コ ン膜をパターニングして、 ェミ ッタ電極 9 1 を形成する。
次に、 フ ォ ト リ ソグラフ ィ 一及び ドライエッチングによ り、 第 5の T E 0 S膜 8 9、 第 4の T E O S膜 8 7、 アモルフ ァ スシ リ コ ン膜 8 6、 第 3の T E O S膜 8 5および S i G e層 8 4に対して順次 ドライ エッチングを行なって、 ァモルフ ァ スシ リ コ ン膜 8 6からなる外部べ一ス電極 8 6 Aを形成する。 続いて、 P型シ リコン基板 6 1に対して、 例えば 9 5 ◦ °C、 1 5秒間の急速加熱処理 （ R T A ) を行なって、 外部べ一ス電極 8 6 A等にィォン注入された不純物を活性化する。 このとき、 S i G e層 8 4の端面が露出しているので、 共用ラィ ンからはずれた 別ライ ンで R T Aを行なう。 その後、 共用ライ ンに戻って、 周知の方法によ 、 低温の C V Dによる層間絶縁膜の形成， コンタク トホールの形成， 配線の形成な どを行なう。 このプロセスの制御は、 図 3 ( c ) におけるキャ ップ層の形成を省 略したものに相当する。 その場合、 R T Aの前に、 第 5の T E O S膜 8 9、 第 4 の T E O S膜 8 7、 アモルフ ァスシ リ コ ン膜 8 6、 第 3の T E O S膜 8 5および S i G e層 8 4の側面上に、 G eの空中への飛散を防止するキヤップ層として機 能する酸化膜サイ ドウオール又は窒化膜サイ ドウオールを設けてもよい。 これは 、 図 3 ( b ) に示すプロセス制御に相当する。
なお、 R T Aの前に、 別ライ ン又は共用ライ ンにおいて、 第 5の T E O S膜 8 9、 第 4の T E O S膜 8 7、 アモルフ ァ スシ リ コ ン膜 8 6、 第 3の T E O S膜 8 5および S i G e層 8 4の側面上に、 G eの空中への飛散を防止するキヤップ層 として機能する酸化膜サイ ドウオール又は窒化膜サイ ドウオールを設け、 R T A を共用ライ ンで行なってもよい。 これは、 図 3 ( a ) に示すプロセス制御に相当 する。
また、 R T Aを別ライ ンで行ない、 その後、 共用ライ ン又は別ライ ンで、 第 5 の T E O S膜 8 9、 第 4の T E O S膜 8 7、 アモルフ ァ スシ リ コ ン膜 8 6、 第 3 の T E O S膜 8 5および S i G e層 8 4の側面上に、 G eの空中への飛散を防止 するキヤップ層として機能する酸化膜サイ ドウオール又は窒化膜サイ ドウオール を設けてから、 その後の処理を共用ライ ンで行なってもよい。 これは、 図 3 ( c ) に示すプロセス制御に相当する。 上記各デバイスの製造工程の例では、 主として S i G e層を有するデバイスを 製造する工程について説明したが、 S i G e C層， G e C層， G e層などを有す るデバイスを搭載したウェハ一を製造ライ ンに流す場合にも、 S i G e C層， G e C層， G e層が実質的に露出している状態で高温下で処理するときには、 上述 のようなプロセス制御を行なうことにより、 G eが通常の CM O Sデバイス等に 侵入する と いう ク ロ スコ ンタ ミ ネ一シ ヨ ンを防止する こ とができる。
また、 本発明は、 S i G e層， S i G e C層， G e C層， G e層などの G eを 含む半導体層がすでに形成されたウェハーを購入して半導体デバイスを製造する 場合にも適用しうることは言うまでもない。 ― 産業上の利用可能性
本発明は、 電子機器類に搭載される半導体デバイスのうち， 特に G e を含む膜 を一部に有する H B Tや H CMO Sなどの製造に利用することができる。

Claims

請求 の範固
1 . G e を含む半導体膜を有するウェハーと G eを含む半導体膜のないウェハ一 とを処理する共用の製造ライ ンを用いた， G eを含む半導体膜を有する半導体装 置の製造方法であって、 ― 上記 G eを含む半導体膜を実質的に露出させる処理を行なう工程 （ a ) と、 上記工程 （ a ) の後、 上記 G eを含む半導体膜の上に G eの空中への飛散を阻 止する機能を有するキャ ップ層を形成する工程 （ b ) と、
上記工程 （ b ) の後、 上記 G eを含む半導体膜を有するウェハーを 7 0 (TC以 上の温度で処理する工程 （ c ) と
を含む半導体装置の製造方法。
2 . 請求項 1の半導体装置の製造方法において、
上記工程 （ b ) を、 上記共用の製造ライ ンとは別の製造ライ ンで行い、 上記工程 （ c ) を上記共用の製造ラィ ンで行なうことを特徴とする半導体装置 の製造方法。
3 . 請求項 1の半導体装置の製造方法において、
上記工程 （ b ) ， ( c ) を、 上記共用の製造ライ ンで行なう ことを特徴とする 半導体装置の製造方法。
4 . 請求項 1の半導体装置の製造方法において、
上記工程 （ b ) ， （ c ) を、 上記共用の製造ライ ンとは別の製造ライ ンで行な う こ とを特徴とする半導体装置の製造方法。
5 . 請求項 1の半導体装置の製造方法において、
上記工程 （ c ) の後、 上記キヤ ップ層の上に別のキヤ ップ層を形成する工程を さらに含むことを特徴とする半導体装置の製造方法。
6 . 請求項 1〜5のうちいずれか 1つの半導体装置の製造方法において、 上記 G eを含む半導体膜は、 S i G e , S i G e C , G e C及び G e のうち少 なく ともいずれか 1つにより構成されていることを特徴とする半導体装置の製造 方法。
7 . 請求項 1〜4のうちいずれか 1つの半導体装置の製造方法において、
上記キャ ップ層は、 シリ コ ン， 酸化シ リ コ ン， 窒化シ リ コ ン及び酸窒化シリ コンのうち少なく ともいずれか 1つにより構成されていることを特徴とする半導 体装置の製造方法。
8 . 請求項 1〜6のうちいずれか 1つの半導体装置の製造方法において、 上記工程 （ c ) における温度が 7 0 0 °C以上で 7 5 Ο ΐ未満の場合、 上記工程 （ b ) では、 上記キャップ層をシリ コンにより構成し、 かつ、 キヤッ プ層を、 その厚さ W ( n m ) と熱処理時間 t ( m i n ) とが下記式
W≥ 0 . 0 1 7 X t
の関係を満たすように形成するこ とを特徴とする半導体装置の製造方法。
9 . 請求項 1〜6のうちいずれか 1つの半導体装置の製造方法において、 上記工程 （ c ) における温度が 7 5 0 °C以上で 8 2 0 °C未満の場合、 上記工程 （ b ) では、 上記キヤップ層をシリ コ ンにより構成し、 かつ、 キヤッ プ層を、 その厚さ W ( n m ) と熱処理時間 t ( m i n ) とが下記式
W≥ 0 . 0 4 6 X t
の関係を満たすように形成するこ とを特徴とする半導体装置の製造方法。
1 0 . 請求項 1〜6のうちいずれか 1つの半導体装置の製造方法において、 上記工程 （ c ) における温度が 8 2 0 °C以上の場合、
上記工程 （ b ) では、 上記キヤ ップ層をシリ コンにより構成し、 かつ、 キヤッ プ層を、 その厚さ W ( n m ) と熱処理時間 t ( m i n ) とが下記式
W≥ 0 . 0 6 3 X t の関係を満たすように形成することを特徴とする半導体装置の製造方法。
1 1. G eを含む半導体膜を有するウェハーと G eを含む半導体膜のないウェハ 一とを処理する共用の製造ライ ンを用いた， G eを含む半導体膜を有する半導体 装置の製造方法であって、 ― 上記 G eを含む半導体膜を実質的に露出させる処理を行なう工程 （ a ) と、 上記工程 （ a ) の後、 上記共用の製造ライ ンとは別の製造ライ ンで上記 G e を 含む半導体膜を有するウェハ一を 7 0 CTC以上の温度で処理する工程 （ b ) と を含む半導体装置の製造方法。
1 2. 請求項 1 1の半導体装置の製造方法において、
上記工程 （ b ) の後、 上記 G e を含む半導体膜の上に G eの空中への飛散を阻 止する機能を有するキャ ップ層を形成する工程 （ c )
をさ らに含むことを特徴とする半導体装置の製造方法。
1 3. 請求項 1 1又は 1 2の半導体装置の製造方法において、
上記 G eを含む半導体膜は、 S i G e , S i G e C , G e C , G eのうち少な く ともいずれか 1つにより構成されていることを特徴とする半導体装置の製造方 法。
1 4. 請求項 1 2の半導体装置の製造方法において、
上記キヤップ層は、 シリ コン， 酸化シリ コン， 窒化シリコン及び酸窒化シリ コンのうち少なく ともいずれか 1つにより構成されていることを特徴とする半導 体装置の製造方法。
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