WO2000005553A1 - Codeur absolu - Google Patents

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WO2000005553A1
WO2000005553A1 PCT/JP1999/003935 JP9903935W WO0005553A1 WO 2000005553 A1 WO2000005553 A1 WO 2000005553A1 JP 9903935 W JP9903935 W JP 9903935W WO 0005553 A1 WO0005553 A1 WO 0005553A1
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WO
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signal
phase
pitch
phase difference
absolute
Prior art date
Application number
PCT/JP1999/003935
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English (en)
French (fr)
Inventor
Koji Suzuki
Masamichi Inenaga
Original Assignee
Kabushiki Kaisha Yaskawa Denki
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Filing date
Publication date
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Priority to JP2000561472A priority patent/JP3551252B2/ja
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B21/00—Measuring arrangements or details thereof, where the measuring technique is not covered by the other groups of this subclass, unspecified or not relevant
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
    • G01D5/00—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable
    • G01D5/12—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means
    • G01D5/244—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing characteristics of pulses or pulse trains; generating pulses or pulse trains
    • G01D5/24428—Error prevention

Definitions

  • the present invention relates to a vernier absolute encoder, and more particularly to signal processing for generating an absolute value signal and its input signal (phase signal, phase difference signal).
  • absolute encoders that are less susceptible to phase errors between slit rows and that can support high-speed rotation
  • the conventional vernier absolute encoder generates a phase difference signal from two sets of phase signals, identifies the pitch number of the shorter pitch phase difference signal from the longer pitch phase difference signal, and sequentially performs this processing. Finally, a general method is to specify the number of the phase signal having the largest number of pitches.
  • Fig. 13 is an explanatory diagram of the operation of the conventional absolute encoder.
  • the pitch length of the phase difference signal is 4: 1 as shown in the figure, the shorter pitch in the phase ⁇ a of the longer pitch phase difference signal is used.
  • the relationship between the predicted phase value ⁇ b, of the phase difference signal and the predicted pitch number N is
  • the pitch number is 1, which is the same as the predicted value.
  • 0 &, 01 are 4-bit (1; 3, t2, tl, t0) and (s3, s2, sl, s0) signals, first, the upper 2 bits of ⁇ a Use to determine the tentative pitch number for ⁇ b (the predicted pitch number).
  • the provisional pitch number is the upper 2 bits (t3, t2) of ⁇ a.
  • the predicted pitch number is 1.
  • the tentative pitch number is corrected by comparing the lower 2 bits (t1, t0) of ⁇ a and the upper 2 bits (s3, s2) of ⁇ b.
  • the correction of the pitch number will be described by taking the case of the lower 2 bits (t1, t0) and (0, 0) of ⁇ a as an example.
  • the pitch number is set to 1 which is equal to the predicted value.
  • the condition of 3 may occur and the pitch number cannot be specified.
  • the allowable value of the phase error is 1 2 in the ideal condition.
  • the present invention provides a simple arithmetic processing that does not require a judgment processing function by an arithmetic unit or the like, and is less susceptible to a phase error between slit rows due to distortion of a detected waveform and the like.
  • the purpose is to provide a high absolute encoder. Disclosure of the invention
  • the invention according to claim 1 is characterized in that a position information having the same pitch is formed, a scale having a plurality of sets of tracks each having a different number of pitches, and moving relative to the scale, A plurality of sets of sensors for detecting the position information; a phase modulation unit for converting signals from the sensors to phase signals; and a phase difference signal between the phase signals and any two sets of phase signals to digital signals.
  • An absolute encoder including a digital conversion unit and an absolute value signal generation unit that generates a signal regarding an absolute position based on the phase signal converted into the digital signal and the phase difference signal,
  • x is scale, relative displacement between sensors
  • the invention described in claim 2 is configured such that the phase 7 ⁇ point of 00 becomes the phase zero point of 00 1, the phase 7 ⁇ point of A 0 1 becomes the phase zero point of 0 2,
  • the position of the position information on the scale is formed or a phase adjusting circuit is provided so that the phase 7 ° point of A 02 becomes the phase zero point of 00 3.
  • the invention according to claim 3 is characterized in that the phase adjustment circuit inputs a phase adjustment signal to a shift register, and shifts the phase adjustment signal sequentially by a reference clock for adjustment, the plurality of shift amounts being different from each other.
  • a phase adjustment signal is generated, each phase adjustment signal after the shift is selected by a multiplexer, a carrier is generated from the selected signal, and the carrier is input to a phase modulation unit to adjust the phase of the phase signal. It is characterized by
  • the position information having the same pitch is formed, and a scale having a plurality of sets of tracks each having a different number of pitches is moved relative to the scale.
  • a plurality of sets of sensors for detecting position information; a phase modulating unit for converting signals from the sensors into phase signals; and the phase signals and any two sets of phase signals
  • An absolute encoder comprising: a digital conversion unit that converts a phase difference signal between signals into a digital signal; and an absolute value signal generation unit that generates a signal related to an absolute position based on the phase signal converted into the digital signal and the phase difference signal.
  • the digital conversion unit inputs the phase signal to a PLL (Phase Lock Droop) circuit, and generates a clock whose frequency changes in conjunction with the cycle of the phase signal by the PLL circuit, and counts the clock. It is characterized in that the phase difference signal is generated from a number.
  • PLL Phase Lock Droop
  • the scale has a plurality of sets of tracks each having a different pitch number, and the scale moves relative to the scale, and A plurality of sets of sensors for detecting position information, a phase modulation unit for converting signals from the sensors into phase signals, and a phase difference signal between the phase signals and any two sets of phase signals into digital signals
  • An absolute encoder comprising a digital converter for converting the digital signal and an absolute value signal generator for generating a signal related to an absolute position based on the phase signal and the phase difference signal converted to the digital signal.
  • PLL Common Lock Droop
  • the short-pitch sawtooth signal is represented by a 128-pitch phase difference signal.
  • the second phase difference signal ⁇ 0 1 of 0 to 27 ⁇ level is used, the step-like position detection signal formed by subtraction of these two signals will have four steps (within one pitch of the long pitch signal).
  • the number of pitches of the short-pitch signal included in is 4 levels, and the level is flat during the period corresponding to one pitch of the short-pitch signal. Also, if the phase 0 point of the long pitch signal is matched with the phase 7 point of the short pitch signal, the four levels of the step-like signal formed by the subtraction will be the signal level of the upper 2 bits of this signal. Between the levels, and there ’s some variation between the two signals. Also, the upper two bits of the signal do not change. Therefore, the position of four pitches of the short pitch signal within one pitch of the long pitch signal can be identified by the two-bit signal. The identified signal becomes a 32 pitch signal having the same pitch as the long pitch signal. Next, the 32 pitch signal is identified using a longer long pitch signal.
  • the absolute value signal can be generated by a simple arithmetic operation such as a bit operation without requiring a complicated judgment function. Also, it has the feature that the allowable value of the phase error between short pitch and long pitch can be increased.
  • the processing accuracy of the slit and the sensor can be improved with respect to the phase condition between the slit rows described in claim 2. Phase errors due to mechanical errors such as mounting errors can be absorbed and corrected.
  • a clock whose frequency changes in conjunction with the phase signal is generated using a PLL circuit, and the clock is used to digitize the phase difference signal. It can be prevented from occurring.
  • a carrier having a fixed frequency is phase-modulated by one of the two sets of sensors, and the carrier is interlocked with the phase-modulated signal.
  • FIG. 1 is a diagram showing signals of each unit of the absolute value signal generation unit of the absolute encoder according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a signal waveform of each unit of the absolute value signal generation unit shown in FIG.
  • FIG. 3 is a signal waveform diagram of each unit after the signal waveform diagram of the absolute value signal generation unit shown in FIG.
  • FIG. 4 is a block diagram of signal processing of an absolute rotary magnetic encoder according to a second embodiment of the present invention.
  • FIG. 5 is a diagram showing the phase adjustment circuit shown in FIG.
  • FIG. 6 is a waveform chart showing the operation of the phase difference signal shown in FIG.
  • FIG. 7 is a diagram illustrating a problem of the encoder.
  • FIG. 8 is a block diagram of signal processing of an absolute rotary magnetic encoder according to a third embodiment of the present invention.
  • FIG. 9 is a block diagram of the PLL circuit section 10 shown in FIG.
  • FIG. 10 is a signal processing block diagram of an absolute controller according to a fourth embodiment of the present invention.
  • FIG. 11 is a timing chart of the phase difference signal generation of the present invention shown in FIG.
  • FIG. 12 is a block diagram of the PLL circuit 9 shown in FIG.
  • FIG. 13 is a diagram illustrating the operation of a conventional absolute encoder.
  • Fig. 14 is a signal processing block diagram of an absolute magnetic encoder.
  • FIG. 15 is a block diagram of each section of the phase modulation circuit.
  • FIG. 16 is a waveform diagram of a polyphase signal.
  • FIG. 17 is a time chart of the carrier signal and the phase modulation signal.
  • FIG. 18 is a time chart of the phase signal. The description of the reference numerals is as follows.
  • Phase-shifted phase adjustment signal 6 Binary counter
  • n Signal obtained by subtracting i from m
  • Phase signal (binary signal)
  • phase signal (digitized signal)
  • reference numeral 6 denotes an absolute value signal generator (6 in FIG. 14).
  • a is a phase signal ⁇ 0, and here, it is assumed that one rotation of the rotary disk 1 has 128 pitches.
  • b is a signal in which a is set to 14 (level) by division, and c is a phase difference signal 00 1, which has a pitch of 128-9632 here.
  • d is a signal obtained by subtracting (leveling) b from c, and changes in steps.
  • e represents the upper two bits of the signal.
  • f is an 8-bit signal with the upper 6 bits of a added to the lower of e, and is a signal A01 having the same pitch as the c signal.
  • i is a signal obtained by subtracting (leveling) g from h and changes stepwise
  • j indicates the upper 2 bits of i.
  • k is a signal A02 having the same pitch as h, with the upper 6 bits of f attached to the lower part of j.
  • 1 is a signal obtained by dividing k to 1/8 by division
  • m is a phase difference signal ⁇ 03, which is a 1-pitch signal here.
  • n is a signal obtained by subtracting 1 from m and changes stepwise, and o is the upper 3 bits of n.
  • p is a 15-bit absolute signal represented by a, e, j, and o.
  • FIGS. 2 (a) to 2 (g) are waveform diagrams of the respective signals a to g shown in FIG. 1, and FIGS. 3 (g) to 3 (p) are also the respective waveforms of the signals g to p shown in FIG. FIG.
  • the bit number “j” of the signal of each part of the absolute value signal generation unit 6 shown in FIG. 1 is an 8-bit digital signal of 8, but the signal waveforms of FIGS. 2 and 3 make the explanation easy to understand. For this reason, the situation when viewed through D / A is shown.
  • FIG. 14 is a signal processing block diagram of the absolute opening one-piece magnetic encoder shown in FIG.
  • FIG. 1 is a rotating disk
  • 2 is a slit-like lattice pattern formed on the rotating disk
  • 3 is a magnetic sensor composed of an MR element (magnetic resistance element) and a bias magnet.
  • Fig. 14 shows an example in which the rotating disk 1 has four sets of slit rows (2-a0 to 2-a3).
  • the magnetic sensor 3 detects the angular displacement of the rotating disk 1 from the grid pattern 2 formed on the rotating disk 1.
  • the pitch numbers are 1 2—a O 1 2 8; 2 2—a l force 9 6;
  • phase modulation unit 4 converts the two-phase sensor signal into phase signals 00, to 03.
  • the phase modulating section 4 has four sets of phase modulating circuit sections (4-0) corresponding to the four sets of slit trains.
  • FIG. 15 shows a block diagram of the phase modulation circuit section 4-0.
  • the phase modulation circuit section 410 is a polyphase conversion section 4_011, a multiplexer 410-2
  • the polyphase converter 4-1 0 1 weighs the two-phase sensor signals and adds them.
  • Figure 16 shows an 8-phase polyphase signal (sl to s
  • the waveform of 8) is shown.
  • the polyphase signal is a sinusoidal waveform having a period equal to the slit pitch with respect to the rotation angle of the rotating disk.
  • the polyphase signals are sequentially sampled by the multiplexers 410.
  • the carrier signal ms for sampling is composed of a 3-bit binary signal (d 0, d 1, d 2) when the polyphase signal has eight phases, and is obtained by dividing the frequency of the oscillator 7. D 2 having the longest period is used as the reference signal 0 of the phase.
  • Figure 17 shows a timing chart of the carrier signal ms and the sampled signal (phase modulated signal).
  • the phase modulation signal shown in FIG. 17 is a time chart when the rotation position of the rotary disk 1 is 0 degree and 45 degrees in electrical angle of the polyphase signal shown in FIG.
  • the waveform of the dotted line represents the fundamental wave component.
  • the harmonic component of the phase-modulated signal is removed by the LPF, and the signal is further rectangularized by the comparator. It is converted into a wave signal. This is a binarized phase signal, and the difference between the edge position and the reference signal ⁇ is information representing the angle of the rotating disk 1.
  • Figure 18 shows a time chart of the phase signal.
  • the phase signal when the rotation position is 0 ° in electrical angle of the polyphase signal, the phase signal becomes a signal having a phase delay of ⁇ d due to a phase delay by the polyphase converter and the LPF.
  • the rotational position is 45 ° in electrical angle of the polyphase signal
  • there is a phase delay of 0d + 45 ° which is the above-mentioned phase delay ⁇ d plus 45 ° which is the phase of the polyphase signal.
  • the phase signal has changed by 45 ° with one cycle of the reference signal being 360 °. That is, the phase signal becomes a signal whose phase changes in accordance with the phase change of the polyphase signal.
  • the phase signal is input to the digital converter 5.
  • the digital converter 5 converts the phase signal ⁇ 0, obtained from the main slit train, into a digital signal ⁇ 0 having a certain number of bits, and digitizes the signal between the main slit train and the auxiliary slit train.
  • the generated phase difference signal (00 1 to 00 3) is generated.
  • Reference numeral 6 denotes an absolute value signal generation unit that generates a signal relating to an absolute position using the digitized phase signal and phase difference signal. Next, the operation of the absolute value signal generation unit will be described in detail with reference to the drawings.
  • the absolute value signal P is a 15-bit (d0 to d14) signal, and the method of generating each bit is described below with reference to FIGS. 1 and 2 (a) to (g) and FIGS. 3 (g) to 3 (g).
  • the lower 8 bits d0 to d7 are generated from the phase signal ⁇ 0.
  • a is a phase signal 00, and its waveform is shown in FIG. a is a signal of 1 28 pitch which repeats 0 to 2 1 2 8 times in one rotation of the disk.
  • c is the phase difference signal ⁇ 0 1 between slit 2—a 0 and slit 2—a 1,
  • d is the signal obtained by subtracting b from c, and the phase of a changes stepwise at the position of zero, and the slope of b and c is equal to the displacement of the disk, so the effect of the waveform distortion of the detection signal Although it moves slightly, the signal becomes almost flat between steps.
  • the position of the slit of c is determined so that the phase 0 point is 7 ⁇ of a.
  • the level between d steps is approximately at the center of the level of the upper 2 bits of d, and the upper 2 bits of d become a signal (signal e) that does not change between steps. This becomes d8, d9.
  • f (A 0 1) is a signal in which the upper 6 bits of a are added to the lower 2 bits of d and g is the upper 6 bits of f, and g takes the upper 6 bits of f This is an 8-bit signal.
  • g becomes the amount obtained by reducing f to 1/4.
  • h shown in Fig. 3 (h) is a phase difference signal between the slits 2-a0 and the slits 2-a2 ⁇ 0 2, and the pitch number of both slits in one rotation of the disk.
  • the difference (1 2 8-1 2 0) 8 pitch signal.
  • i is a signal obtained by subtracting g from h, and the phase of f changes stepwise at the position of zero, and since the slope of g and h is equal to the displacement of the disk, the signal becomes almost flat between steps. Become.
  • the slit position is determined so that the phase 0 point is the 7 ⁇ point of f.
  • the level between steps i is approximately at the center of the level of the upper two bits of i, and the upper two bits of i become a signal (signal j) that does not change between steps.
  • k (A 0 2) is a signal in which the upper 6 bits of f are added to the lower 2 bits of i and the lower 6 bits of f.
  • 1 is an 8-bit signal that takes out the upper 5 bits of k and adds 3 bits to the upper bits. In this process, 1 becomes the amount obtained by changing k to 1Z8.
  • m is the phase difference signal ⁇ 0 3 between the slit 2—a 0 and the slit 2—a 3.
  • the difference between the pitch numbers of both slits in one rotation of the disk (1 2 8—1 2 7) 1 It becomes a pitch signal.
  • n is a signal obtained by subtracting 1 from m, and the phase of k changes stepwise at the position of zero, and the slope of 1 and m is equal to the displacement of the disk, so that the signal is almost flat between steps.
  • the position of the slit is determined so that the phase 0 point is the 7 ⁇ point of k.
  • the level between n steps is approximately at the center of the level of the upper 3 bits of n, and the upper 3 bits of n become a signal (signal o) that does not change between steps. This becomes d 12, d l 3, d 14.
  • the 15-bit absolute value signal p from d0 to d14 is determined, and the pitch number of ⁇ 0 is specified.
  • the effect of the phase error will be described by taking the phase between f and h as an example.
  • the level of the flat portion of the i signal changes when the i signal has a force ⁇ and a phase error generated based on f and h.
  • the d10 and d11 of the absolute value signal ⁇ are the upper 2 bits of i, and have a phase margin of ⁇ ⁇ 4 up to the transition point of these signals.
  • it is slightly narrowed by the effect of the resolution of digital processing, it can be seen that it does not affect d10 and d11 of the absolute value signal ⁇ until the phase error between f and h is almost ⁇ ⁇ / 4. . This is almost a theoretically possible phase margin. Therefore, compared to ⁇ / 8 in the case of the conventional example, a double phase margin can be obtained.
  • the condition that the pitch number cannot be specified is eliminated, so that the The tolerance of the tolerance can be increased, and complicated judgment processing by a microcomputer is not required, and it is possible to generate an absolute value signal only by simple bit manipulation.
  • a phase difference from 00 is used to generate a phase difference signal of a certain pitch number, but it is not always necessary to take a phase difference from ⁇ 0.
  • the phase difference signal of 8 pitches is a phase signal of 128 pitches.
  • the phase difference signal between ⁇ 0 and the phase signal of 120 pitches ⁇ 2 is ⁇ 02, but ⁇ 2 is a signal of 11.9 pitches.
  • 127 signals may be realized by a phase difference signal from ⁇ 3.
  • the phase relationship between the slits is set to a predetermined condition described in claim 2. If the phase relationship between the slit rows greatly deviates from the predetermined phase relationship due to the processing accuracy of each slit or the assembly accuracy of the magnetic sensor, the phase margin required for correct execution of the absolute value signal processing will be exceeded, and the correct absolute The value signal could not be obtained. The higher the resolution of the absolute encoder, the more the phase margin between the slit rows cannot be obtained, so that it is difficult to increase the resolution of the absolute encoder.
  • the shift register 41 sequentially shifts the phase adjustment signal 40 by the period of the adjustment reference clock 43.
  • the phase-shifted phase-adjusted signal 45 is input to the phase-adjustment circuit 36.
  • FIG. 5 is a circuit diagram of the phase adjustment circuit 36, and shows one of the four circuits.
  • the phase adjustment signal 45 is input to the multiplexer 42, and the switch 44 selects the phase-shifted signal 45 having an appropriate shift amount.
  • the binary counter 46 generates a carrier signal ms-0 to ms-3 from the selected signal to the phase modulator 4.
  • FIGS. 6A and 6B are waveform diagrams before adjustment between 0 and 0 1
  • FIG. 6B is a waveform diagram after adjustment when the phase relationship between the slit rows has an error.
  • the point of 0 becomes the point of 0 1 (the predetermined condition described in claim 2).
  • the adjustment range can be increased by increasing the number of bits of the shift register 41 in FIG. 4, and the adjustment resolution can be changed by changing the frequency of the adjustment reference clock 43.
  • the absolute coder according to the first embodiment of the present invention using a vernier-type slit has a plurality of slit rows having slit pitches of equal pitch and different pitch lengths from each other.
  • a scale rotating disk
  • the phase difference between the slit rows is detected, and this signal is used to generate a signal related to the absolute position.
  • the absolute encoder using the vernier slit in the first embodiment has a problem in generating the phase difference signals 01 to ⁇ 03. That is, as described above, the phase modulation unit 4 converts the phase change of the sensor signal corresponding to the rotational position of the rotary disk 1 into the phase signals ⁇ 0 'to ⁇ 3, which change the phase with respect to the reference signal ⁇ . Convert.
  • the phase signal changes by one pitch (2) of the reference signal with respect to the angular displacement of one sensor signal pitch (electrical angle 360 °). This means that when the rotating disk 1 is rotating at a certain speed, the phase signal pitch changes with the rotating speed of the rotating disk 1, and when the rotating disk 1 is rotating at a constant speed, the phase signal pitch changes.
  • the pitch is a length corresponding to the number of pitches obtained by adding 1 (when the phase advances) or minus (when the phases are continuous) from the pitch number of the reference signal in one pitch of the polyphase signal.
  • FIG. 7 shows a time chart at a speed at which one pitch of the sensor signal a0 is exactly equal to three pitches of the reference signal ⁇ . Since the pitch length of the a1 signal is 43 times the pitch length of the a0 signal, the four pitches of the reference signal ⁇ are exactly equal to one pitch of the a1 signal.
  • 00 ′ and ⁇ ⁇ are phase signals corresponding to the sensor signals a 0 and a 1. The number of pitches in the a0 and a1 pitches of 00 'and ⁇ , respectively, is 1 when the rotating disk is rotating in the direction in which the phases of a0 and a1 advance, respectively. Is the value obtained by adding.
  • the phase difference signal 001 is obtained by counting the clock ck between the rising edges of the phase signals 00 'and 01, pk. The reading of the count value is performed in synchronization with ⁇ 1 ′, and a digitized phase difference signal 0 0 1 is obtained.
  • the detection gain of the phase difference signal changes with the speed. For this reason, when the rotating disk is rotating, a correct phase difference signal cannot be obtained, the phase margin in the generation of the absolute value signal decreases, and when the speed increases, the absolute value signal cannot be generated correctly. There was a problem.
  • an error occurs in the phase difference signal because the period varies with the rotation speed of the disk in which the phase signal forms a slit.
  • the error increases when the disk rotates at a high speed, and it becomes difficult to use the disk at a high speed.
  • the third embodiment of the present invention provides an absolute encoder capable of coping with high-speed rotation by preventing an error from occurring in the phase difference signal even at high-speed rotation.
  • FIG. 9 shows the details of the PLL circuit.
  • the PLL circuit is composed of a phase comparator 23, a single-pass filter LPF 24, an oscillator VCO 25 and a frequency divider 26, and the phase comparator 23 This circuit adjusts the phase shift by controlling the oscillation bias of the VCO 25 as a DC change by the LPF 24 using the difference obtained by comparing the phase shift of the reference wave.
  • the PLL output of the PLL circuit shown in FIG. 9 is a clock whose frequency (phase) changes in conjunction with the period of the phase signal ⁇ 0 '.
  • Disk 1 is stationary If the phase difference signal ⁇ 01 is generated with this clock, the detection gain will be 1 and the adjusted phase difference signal without error will be obtained.
  • FIG. 7 shows the case where the rotating disk 1 rotates in the direction in which the phase of the phase signals 0 0 and 0 ⁇ advances, the detection gain error similarly occurs when the rotating disk 1 rotates in the opposite direction. It is clear from the above that it is possible to make adjustments that do not occur.
  • the digitized phase difference signal ⁇ 0 between the reference signal ⁇ and the phase signal ⁇ 0 ′ can be similarly adjusted so that a detection gain error does not occur.
  • an error may occur in the phase difference signal due to the period fluctuating depending on the rotation speed of the disk in which the phase signal forms a slit.
  • the error becomes large and it becomes difficult to use the disk at high-speed rotation.
  • the invention according to the fourth embodiment has a grid pattern having a uniform pitch, a scale on which a plurality of sets of the grid patterns each having a different pitch length are formed, and a scale relatively moving with the scale;
  • a plurality of pairs of sensors for detecting a lattice pattern, a phase modulation section for converting a signal from the sensor to a phase signal or a phase difference signal, and a digital conversion for converting the phase difference signal and the phase difference signal to a digital signal
  • an absolute value signal generation unit that generates a signal related to the absolute position based on the output signal of the digital conversion unit.
  • An absolute encoder that is obtained from one of two arbitrary sets of sensor signals
  • the phase difference signal is generated by further modulating the phase signal or the carrier wave generated from the phase signal with the signal from the other sensor. It is characterized in that.
  • FIG. 10 shows a block diagram of the signal processing of the absolute rotary encoder using the present invention.
  • the phase modulation section 4 generates the phase signal ⁇ 0 of the main slit row 2_a0 in the same manner as the conventional method, and separates the output signal of the oscillator 7 as the carrier signal of the phase modulation circuit section 40.
  • the signal ms (do, dl, d2) divided by the frequency divider 8 is used.
  • the carrier signals of the phase modulation circuits 4-1, 412, and 413 corresponding to the capture slit trains 2-a 1, 2-a 2, and 2-a 3 are 0 0 'and Use the signal ms' whose period changes in conjunction with it.
  • This signal ms ′ is generated using the PLL circuit 9.
  • the output signals 0 1, 1, 0 2 ′, 0 3 ′ of the phase modulation circuit sections 4 1, 4 2, 4 3, which are formed by this, are divided into a main slit row 2 a 0 It becomes a phase difference signal (binarized signal) between the capture slit trains 2-a1, 2-a2, and 2-a3.
  • Reference numeral 5 denotes a digital conversion unit that converts the phase signal 00 and the phase difference signal 00 0 to 03 ′ into a digital signal having a certain number of bits.
  • FIG. 11 is a time chart for generating a phase difference signal according to the present invention.
  • a method of generating the phase difference signal 01 between the main slit row 2-a0 and the auxiliary slit row 2-a1 will be specifically described.
  • the method of generating a phase difference signal between the main slit row and the other auxiliary slit rows can be similarly described.
  • FIG. 11 is a time chart of signals at various parts when the rotating disk is rotating at a constant speed.
  • ⁇ is the reference signal
  • a0 and a1 are the sensor signals detected from the main slit row 2—a0 and the auxiliary slit row 2—a1, respectively, and are two-phase (a0, b0 and a1, b Only one phase (a 0 and a 1) of 1) was shown.
  • the number of slit pitches of 2—a0 and 2_a1 is 4: 3
  • the length of 4 pitches of a0 is equal to the length of 3 pitches of a1, which results in a phase difference of 2 ⁇ between the two signals. Vernier pitch length.
  • FIG. 11 shows a time chart when one pitch length of a0 is exactly equal to three pitch lengths of the reference signal ⁇ . Since the pitch length of the a1 signal is four to three times that of the signal of a0, the four pitch lengths of the reference signal ⁇ are exactly equal to the one pitch length of the a1 signal. If the phase of 0,0 is rotating in the forward direction, the number of pitches of the phase signal 0,0 in one pitch of 30 will be 4 pitches obtained by adding 1 to the number of pitches of the reference signal ⁇ during this time. The number of pitches of 0 'in the vernier pitch is 16 pitches obtained by adding 1 pitch number of a0 in the meantime to 12 pitch numbers of the reference signal 0 in the vernier pitch.
  • ms ' As the carrier signal of the modulation circuit 4-1 which generates 00, a signal ms 'whose pitch changes in conjunction with 00' using a PLL circuit is used.
  • Figure 12 shows a detailed diagram of the PLL circuit. Since the PLL circuit 9 in FIG. 12 has the same configuration as the PLL circuit 10 in FIG. 9, detailed description will be omitted.
  • ms' is a 3-bit binary signal, and the longest bit d2, becomes the input signal of the phase comparator 9-1, and is locked to 0,0.
  • the number of pitches of 0 1 in the vernier pitch will be the number of pitches of 00 ′ (2
  • Reading of the phase difference signal 0 01 is performed in synchronization with 0 1 ′, and the number of clocks between the rising edges of the reference signals ⁇ and 0 1 ′ is counted to obtain 0 1.
  • the number of clocks for one pitch of the reference signal ⁇ corresponds to a phase difference of 27 ⁇ .
  • the number of pitches of 0 0 1 'in the vernier pitch is 1 3
  • the phase difference during the vernier pitch is (1/1 3)
  • X 2 ⁇ ⁇ I 3 2 ⁇
  • phase difference signal 0 0 1 correctly detects the phase difference between the main slit row 2—a0 and the auxiliary slit row 2—a1.
  • the detection gain error does not similarly occur in the case of rotating in the opposite direction to the embodiment. It can also be explained that the detection gain error does not similarly occur for the digitized phase difference signal ⁇ 0 between the reference signal ⁇ and the phase difference signal ⁇ 0 '.
  • position information having the same pitch is formed, a scale having a plurality of sets of tracks each having a different number of pitches, and the position information is moved relative to the scale to obtain position information.
  • An absolute encoder including an absolute value signal generation unit that generates a signal related to an absolute position based on the phase signal converted into the digital signal and the phase difference signal, wherein the phase signals 00, 01, ⁇ 2, and 03 are respectively
  • the phase difference signal is represented by a “j” -bit digital signal
  • the pitch number of ⁇ 01 (a0—a1), the pitch number of ⁇ 02 (a0—a2), and the pitch number of ⁇ 03 (A 0—a 3) is K1, K2 , K 3 as an integer
  • the 0 ⁇ phase 7 ⁇ point is the ⁇ 0 1 phase zero point.
  • the configuration is such that the phase point of AO 1 is the phase zero point of ⁇ 02 and the phase 7 ⁇ point of A 03 is the phase zero point of 03. It is not necessary, and with simple calculation processing, the slip due to the distortion of the detected waveform, etc. Less susceptible to the influence of the phase error between the columns, mouth one co A simple and highly reliable absolute encoder can be realized.
  • the phase adjustment signal is input to the shift register, the phase adjustment signal is shifted by the adjustment reference clock, and each shifted phase adjustment signal is input to the multiplexer.
  • the shift amount of the phase adjustment signal is selected by using this signal, and the carrier wave of the phase modulation circuit is generated using this signal, so that mechanical errors such as the processing accuracy of each slit or the assembly accuracy of the magnetic sensor are absorbed.
  • the occurrence of errors in the phase difference signal is eliminated, and a multi-bit absolute-encoder can be realized with a low-cost configuration.
  • a phase locked loop (PLL) circuit based on a phase signal is provided, and the PLL circuit changes the frequency in accordance with the period of the phase signal. Since a phase difference signal is generated from the count number of the generated clock, it is possible to realize a high-speed absolute encoder that does not generate an error in the phase difference signal even when the scale is rotated or moved at high speed.
  • PLL phase locked loop
  • the phase signal obtained from one sensor or the carrier generated from the phase signal is further converted into a signal from the other sensor.
  • phase modulation an error in the detection gain of the phase difference detection signal does not occur even when the scale moves at high speed, so that a high-speed rotating absolute encoder can be realized.

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Description

明細書 アブソリュートエンコーダ 技術分野
本発明は、 バーニア形アブソリュートエンコーダに関し、 特に、 絶対値信号生 成における信号処理、 およびその入力信号 （位相信号、 位相差信号） に関するも ので、 特に簡単な演算処理で、 検出波形の歪み等によるスリッ ト列間の位相誤差 の影響を受けにくい、 また、 高速回転に対応できるアブソリュートエンコーダに 関するものである 背景技術
従来のバーニア形アブソリュートエンコーダは 2組の位相信号から位相差信号 を生成し、 より長いピッチの位相差信号から、 より短いピッチの位相差信号のピ ツチ番数を特定し、 順次この処理を行い、 最後に、 最もピッチ数の多い位相信号 の番数を特定する方式が一般的である。
図 1 3は従来のアブソリュートエンコーダの動作説明図であり、 図のように位 相差信号のピッチの長さが 4 ： 1の場合、 ピッチの長い位相差信号の位相 ø aに おけるピッチの短い位相差信号の位相の予測値 ø b， とピッチ番数の予測値 Nと の関係は、
φ b' = 40 a— 2 Νττ、
で、 Νは 0， 1， 2， 3， の内、 0く 0b， く 27Γとなる値で求められる。 次に実際に得られる ø bからピッチ番数を特定する。
図 1 3のように、 ピッチ番数の予測値が 1で ø b' < ;τの場合、
① 0く 0bく 0 b， + 7Γの時、 ピッチ番数は、 予測値と等しい 1 とし、
② 0 b' + 7Γく ø bく 27Γの時、 ピッチ番数は予測値から 1を引き 0とする。 このような方法で理論的には両信号間の位相誤差が、 本例の場合、 0aの位相 角で表した角度で ± 7τ/4 (これは 27Γをピッチ比 4で割った 1 /2となる） 以内 であれば、 正しく ピッチ番数を特定できる。
実際には、 デジタルの位相差信号に対して次のような処理を行う。
0 &、 01)を4ビッ ト （1; 3， t 2, t l， t 0) 、 (s 3, s 2， s l， s 0) の信号とした場合、 先ず、 Φ aの上位 2ビッ 卜で ø bの仮のピッチ番数 （ピ ツチ番数の予測値） を決める。
仮のピッチ番数は φ aの上位 2ビッ ト （ t 3， t 2 ) 力く
(0, 0) の時 0
(0, 1) の時 1
( 1， 0 ) の時 2
( 1 , 1 ) の時 3となる。
例えば ø aの各ビッ ト （ t 3， t 2, t 1, t 0 ) 力く （ 0， 1， 0， 0 ) の場 合、 ピッチ番数の予測値は 1となる。
次に、 Φ aの下位 2ビッ ト （ t 1， t 0 ) と、 ø bの上位 2ビッ ト （ s 3， s 2) を比較することで仮のピッチ番数を補正し、 最終的に ø bのピッチ番数を特 .~9る o
ピッチ番数の補正について、 ø aの下位 2ビッ ト （ t 1， t 0) 力く （0， 0) の場合を例に説明すると、
Φ bの上位 2ビッ ト （ s 3， s 2 ) 力く、
① （0， 0) と （0， 1) の場合はピッチ番数は予測値と等しい 1とし、
② （1， 1 ) の場合は予測値から 1を引き 0とする。
③ しかし、 （1， 0) の場合は予測値からの誤差がピッチ番数 1と 0の場合 で等しくなり、 ピッチ番数を特定できない。
ø a、 ø b間の位相誤差が ø aの位相角で表した角度で 7τΖ8以上になると、 ③の状態になる可能性があり、 ピッチ番数を特定できないことがわかる。 この例 では位相誤差の許容値が理想的な条件の場合の 1ノ 2となる。
しかしながら、 上記従来例では、 長いピッチの位相差信号から短いピッチの位 相差信号のピッチ番数を特定する場合、 演算器 （マイクロプロセッサ） 等による 判断処理機能を必要とするという問題があつた。
また、 ピッチ番数を特定できない条件があって、 このため両信号間の位相誤差 の許容値が小さくなる。 位相誤差の許容値は、 信号処理のビッ ト数が少ないと小 さくなり、 位相誤差の許容値を大きく し理想条件に近づけるために処理のビッ ト 数を多くすると、 演算処理が複雑になるという問題があつた。
そこで、 本発明は、 演算器等による判断処理機能を必要とせず簡単な演算処理 によって、 検出波形の歪み等によるスリッ ト列間の位相誤差の影響を受けにくい 、 口一コス卜で信頼性の高いアブソリュートエンコーダを提供することを目的と している。 発明の開示
上記目的を達成するため、 請求の範囲第 1項記載の発明は、 同一ピッチの位置 情報が形成され、 それぞれピッチ数の異なる複数組のトラックをもつスケールと 、 前記スケールと相対的に移動し、 前記位置情報を検出する複数組のセンサと、 前記センサからの信号を位相信号に変換する位相変調部と、 前記位相信号および 任意の 2組の位相信号間の位相差信号をデジタル信号に変換するデジタル変換部 と前記デジタル信号に変換された位相信号と位相差信号に基づいて絶対位置に関 する信号を生成する絶対値信号生成部とからなるアブソリュートエンコーダにお いて、
前記絶対値信号生成部は、 前記位相信号 ø 0、 01、 02、 03 · · ·を 00= 2 ^- a O x + b O
01 = 2 a 1 x + b 1
02= 2 ?r a 2 x + b 2
3= 2 ^ a 3 x+b 3 ただし、 a 0， a 1， a 2, a 3、 · · ·をピッチ数、
xをスケール、 センサ間の相対的変位、
b 0, b 1 , b 2, b 3、 · · ·を初期位相、
で表される j ビッ 卜のデジタル信号としたとき、
ø 0と ø 1間の位相差信号 ø 0 1のピッチ数 （ a 0— a 1 ) 、
ø 0と ø 2間の位相差信号 ø 0 2のピッチ数 （a 0— a 2) 、 ø 0と ø 3間の位相差信号 00 3のピッチ数 （ a 0— a 3 )
力く
a 0/ (a 0 - a 1 ) = 2K1
(a 0 - a 1 ) / (a 0 - a 2 ) = 2Κ2
(a 0 -a 2) / (a 0 - a 3) = 2K3 ただし、 k 1、 k 2、 k 3、 は整数
となるように前記ピッチ数 a 0， a 1 , a 2， a 3 ' * 'を設定し、 φ 0を 2Κ1で除算し、 φ 0 1から前記除算した信号を差し引き、 該差し引いた 信号の上位 kl ビッ 卜の信号を上位ビッ 卜に、 前記 00を下位ビッ トにしたピッ チ数 （a 0— a 1 ) の絶対値信号 A O 1を生成し、 前記 A 0 1を 2K2で除算して 、 φ 0 2から前記除算した信号を差し引き、 該差し引いた信号の上位 k2 ビッ ト の信号を上位ビッ 卜に、 前記 A 0 1を下位ビッ トにしたピッチ数 （a 0— a 2) の絶対値信号 A O 2を生成し、 前記方法を順次行うことにより、 より長いピッチ の絶対値信号を生成することを特徴としている。
また、 請求の範囲第 2項記載の発明は、 00の位相 7Γ点が 00 1の位相ゼロ点 となるよう、 また A 0 1の位相 7Γ点が ø 0 2の位相ゼロ点となるよう、 さらに A 0 2の位相 7Γ点が 00 3の位相ゼロ点となるよう、 前記スケール上の位置情報の 位置を形成するか、 あるいは位相調整回路を設けたことを特徴としている。 また、 請求の範囲第 3項記載の発明は、 前記位相調整回路は、 位相調整信号を シフトレジスタに入力し、 調整用基準クロックによって前記位相調整信号を順次 シフ 卜させたシフト量の異なる複数の位相調整信号を生成し、 該シフ ト後の各位 相調整信号をマルチプレクサにより選択し、 該選択された信号から搬送波を生成 し、 該搬送波を位相変調部へ入力し位相信号の位相調整を行うことを特徴として いる。
また、 請求の範囲第 4項記載の発明は、 同一ピッチの位置情報が形成され、 そ れぞれピッチ数の異なる複数組のトラックをもつスケールと、 前記スケールと相 対的に移動し、 前記位置情報を検出する複数組のセンサと、 前記センサからの信 号を位相信号に変換する位相変調部と、 前記位相信号および任意の 2組の位相信 号間の位相差信号をデジタル信号に変換するデジタル変換部と前記デジタル信号 に変換された位相信号と位相差信号に基づいて絶対位置に関する信号を生成する 絶対値信号生成部とからなるアブソリュートエンコーダにおいて、 前記デジタル 変換部は、 前記位相信号を P L L (フヱーズロック ドル一プ） 回路へ入力し、 該 P L L回路により、 前記位相信号の周期に連動して周波数の変化するクロックを 生成し、 前記クロックのカウント数から前記位相差信号を生成することを特徵と している。
また、 請求の範囲第 5項記載の発明は、 同一ピッチの位置情報が形成され、 そ れぞれピッチ数の異なる複数組のトラックをもつスケールと、 前記スケールと相 対的に移動し、 前記位置情報を検出する複数組のセンサと、 前記センサからの信 号を位相信号に変換する位相変調部と、 前記位相信号および任意の 2組の位相信 号間の位相差信号をデジタル信号に変換するデジタル変換部と前記デジタル信号 に変換された位相信号と位相差信号に基づいて絶対位置に関する信号を生成する 絶対値信号生成部とからなるアブソリュートエンコーダにおいて、 前記位相変調 部は、 任意のセンサ信号に対応する前記位相信号を P L L (フヱ一ズロック ドル —プ） 回路へ入力し、 該 P L L回路により生成された搬送波を他のセンサ信号で 変調することにより、 位相差信号を生成する位相変調回路をもつことを特徴とし ている。
以上の構成のアブソリュートエンコーダによれば、 短ピッチの位相信号のピッ チ番数を長ピッチの位相差信号をつかつて特定する場合、 短ピッチの鋸歯状信号 としては、 1 2 8ピッチ位相差信号 ø 0を 2 K 1 (例えば、 Κ 1 = 2とする） で除 算した 1 / 4レベルの信号を用い、 一方の長ピッチの鋸歯状信号は、 1 2 8— 9 6 = 3 2ピッチで 0 ~ 2 7Γレベルの第 2の位相差信号 ø 0 1を用いれば、 この 2 信号の減算によって形成されるステップ状の位置検出信号は、 ステップが 4ステ ップ （長ピッチ信号の 1 ピッチ内に含まれる短ピッチ信号のピッチ数） で、 レべ ルが 4レベルとなり、 短ピッチ信号の 1 ピッチ相当の期間は平坦レベルとなる。 また、 短ピッチ信号の位相 7Γ点に長ピッチ信号の位相 0点が一致するようにし ておけば、 減算によって形成されたステップ状の信号の 4レベルは、 この信号の 上位 2ビッ トによる信号のレベルの中間になり、 両信号間に多少の変動があって も上位 2ビッ 卜の信号は変化しない。 従って、 この 2ビッ 卜の信号で長ピッチ信 号 1 ピッチ内の短ピッチ信号 4ピッチ分の位置を同定できる。 この同定された信 号は長ピッチの信号と同じピッチの 3 2ピッチの信号となるカ^ 次に、 より長い 長ピッチの信号を使って、 この 3 2ピッチの信号を同定する。 このように複雑な 判断機能を必要とせずに、 ビッ ト操作のみと言う簡単な演算処理によって絶対値 信号を生成することが出来る。 また、 短ピッチ、 長ピッチ間の位相誤差の許容値 を大きくとれるという特徴を持っている。 また、 位相調整回路を用いて位相信号の位相を電気的にシフ トできる機能を持 つことによって、 請求項 2に記載したスリツ ト列間の位相条件に対して、 スリツ 卜の加工精度やセンサ取り付け誤差等のメカニカル誤差による位相誤差を吸収し 、 捕正できる。 また、 P L L回路を用いて位相信号と連動して周波数が変化するクロックを生 成し、 このクロックを使って位相差信号をデジタル化することにより、 ディスク の高速回転時にも位相差信号の誤差が発生しないようにすることができる。 また、 2組のセンサ信号間の位相差信号を生成する場合に、 固定の周波数をも つ搬送波を 2組のセンサの一方のセンサ信号で位相変調し、 この位相変調された 信号と連動して周期の変わる搬送波を P L L回路を使つて生成し、 この搬送波を もう一方のセンサ信号でさらに位相変調することによって、 ディスクの回転速度 に影響されない位相差信号を生成できる。 従って、 高速回転のアブソリュートェ ンコーダが実現できる。 図面の簡単な説明
図 1は本発明の第 1の実施の形態に係るアブソリユートエンコーダの絶対値信 号生成部各部の信号を示す図である。
図 2は図 1に示す絶対値信号生成部の各部の信号波形を示す図である。
図 3は図 2に示す絶対値信号生成部の信号波形図以降の各部の信号波形図であ o 図 4は本発明の第 2の実施の形態に係るアブソリュートロータリー磁気ェンコ —ダの信号処理のプロック図である。
図 5は図 4に示す位相調整回路を示す図である。
図 6は図 4に示す位相差信号の動作を示す波形図である。
図 7はエンコーダの問題点を説明する図である。
図 8は本発明の第 3の実施の形態に係るアブソリュートロータリ一磁気ェンコ —ダの信号処理のブロック図である。
図 9は図 8に示す P L L回路部 1 0のブロック図である。
図 1 0は本発明の第 4の実施の形態に係るアブソリュ一トロ一タリ一ェンコ一 ダの信号処理ブロック図である。
図 1 1は図 1 0に示す本発明の位相差信号生成タイムチヤ一トである。
図 1 2は図 1 0に示す P L L回路 9のブロック図である。
図 1 3は従来のアブソリユートエンコーダの動作説明図である。
図 1 4はアブソリュ一トロ一タリ一磁気エンコーダの信号処理プロック図であ る
図 1 5は位相変調回路各部のプロック図である。
図 1 6は多相信号の波形図である。
図 1 7は搬送波信号および位相変調信号のタイムチヤ一トである。
図 1 8は位相信号のタイムチヤ一トである。 符号の説明は次のとおりである。
1 ：回転ディスク
2 ：格子パターン
3 ： センサ
4 ：位相変調部
5 ：デジタル変換部
6 ：絶対値信号生成部
7 ：発信器
8 . 2 6 :分周器 9、 1 0 : P L L回路
3 ：位相比較器
4 ： L P F
5 ： V C O
6 ：位相調整部
0 ：位相調整信号
1 ： シフトレジスタ
2 ： マルチプレクサ
3 ：調整用基準クロック
4 ： スィッチ
5 ：位相シフ 卜された位相調整信号 6 ：バイナリカウンタ
a ：位相信号 ø 0
b ： aの除算信号
c ：位相差信号 0 0 1
d ： cから bを差し引いた信号 e ： dの上位ビッ 卜の信号 f ： A 0 1信号
： f の除算信号
h ：位相差信号 ø 0 2
i ： hから gを差し引いた信号 j ： iの上位ビッ 卜の信号 k ： A 0 2信号
1 ： kの除算信号
m：位相差信号 ø 0 3
n ： mから iを差し引いた信号
0 ： nの上位ビッ 卜の信号
P ：絶対値信号
c k ： クロック Φ：基準信号
00' , 01' 、 Φ 2' 、 φ 3' ：位相信号 （ 2値化信号）
φ 0 ：位相信号 （デジタル化された信号）
00 1' 、 0 2， 、 00 3' ：位相差信号 （ 2値化信号）
00 1、 00 2、 00 3 :位相差信号 （デジタル化された信号） 発明を実施するための最良の形態
以下、 本発明の実施の形態を図に基づいて説明する。
図 1において、 6は絶対値信号生成部 （図 1 4の 6) を示している。
aは位相信号 ø 0で、 ここでは回転ディスク 1の 1回転に 1 2 8ピッチとしてい る。 bは除算により aを 1 4 (レベル） とした信号、 cは位相差信号 00 1で 、 ここでは 1 2 8— 9 6二 3 2ピッチとしている。
dは cから bを減算 （レベル） した信号でステップ状に変化し、 eはその上位 2ビッ トの信号を表している。 f は eの下位に aの上位 6ビッ トの信号をつけた 8ビッ トの信号で、 c信号と同一ピッチの信号 A 0 1である。 gは除算により f を 1 4 (レベル） にした信号であり、 hは位相差信号 ø 02でここでは 1 2 8 - 1 2 0 = 8ピッチの信号としている。
iは hから gを減算 （レベル） した信号でステップ状に変化し、 jは iの上位 2ビッ トを示している。 kは jの下位に f の上位 6ビッ 卜の信号をつけた hと同 一ピッチの信号 A 0 2である。 1は除算により kを 1 /8にした信号、 mは位相 差信号 ø 0 3でここでは 1ピッチの信号となっている。 nは mから 1を減算した 信号でステップ状に変化し、 oは nの上位 3ビッ トの信号である。 pは a、 e、 j、 oで表す 1 5ビッ 卜の絶対値信号である。
図 2 (a) 〜 （g) は図 1に示した各信号 a〜gのそれぞれの波形図であり、 図 3 (g) 〜 （p) も図 1に示した各信号 g〜pのそれぞれの波形図である。 図 1に示した絶対値信号生成部 6の各部の信号のビッ ト数 " j" は 8の 8ビッ 卜のデジタル信号であるが、 図 2および図 3の信号波形は、 説明を分かり易くす るために、 D/Aを通して見た場合の様子を示してある。 図 1 4は、 図 1に示すアブソリュート口一タリ一磁気エンコーダの信号処理ブ ロック図である。 1は回転ディスク、 2は回転ディスク上に形成されたスリッ ト 状の格子パターン、 3は MR素子 （磁気抵抗素子） とバイアス磁石で構成された 磁気センサである。 図 1 4は、 回転ディスク 1が 4組のスリッ ト列 （2— a 0〜 2 - a 3) を持つ場合の例である。 磁気センサ 3は、 回転ディスク 1上に形成さ れた格子パターン 2から回転ディスク 1の角度変位を検出する。
回転ディスク 1の上には、 等ピッチでそれぞれピッチ数の異なる 4組の格子パ ターン （スリツ ト列 2) が設けられている。
ピッチ数は ① 2— a Oが 1 2 8、 ② 2— a l力 9 6、
③ 2— a 2が 1 2 0、 ② 2— a 3力く 1 2 7、
に設定されている。 磁気センサ 3からは、 スリッ トピッチに等しい周期の 2相の 正弦波信号が出力され、 位相変調部 4へ入力される。 位相変調部 4では 2相のセ ンサ信号を位相信号 00， 〜03， に変換する。
位相変調部 4は、 4組のスリッ ト列に対応した 4組の位相変調回路部 （4— 0
〜4— 3) から構成されている。 位相変調回路部 4— 0のブロック図を図 1 5に 示す。 位相変調回路部 4一 0は、 多相変換部 4 _ 0 1、 マルチプレクサ 4一 0 2
、 口一パスフィルタ （L P F) 4— 0 3、 コンパレ一タ 4— 0 4から構成される
。 多相変換部 4一 0 1は、 2相のセンサ信号を重み付けして加算することにより
、 4相や 8相といった多相信号へ変換する。 図 1 6に 8相の多相信号 （s l〜s
8) の波形を示す。 多相信号は、 回転ディスク回転角に対してスリッ トピッチに 等しい周期を持つ正弦波状の波形である。 多相信号は、 マルチプレクサ 4一 0 2 により、 順次サンプリングされる。 サンプリングするための搬送波信号 msは、 多相信号が 8相の場合、 3ビッ トのバイナリ信号 （d 0, d 1 , d 2) で構成さ れ、 発信器 7を分周して得られる。 最も周期の長い d 2を位相の基準信号 0とし て用いる。 搬送波信号 msと、 サンプリ ングされた信号 （位相変調信号） のタイ ムチャートを図 1 7に示す。 図 1 7に示した位相変調信号は、 回転ディスク 1の 回転位置が、 図 1 6に示した多相信号の電気角で 0度と 4 5度の場合のタイムチ ヤー卜である。 なお、 点線の波形は基本波成分を表したものである。
位相変調信号は、 L PFで高調波成分が除去され、 さらに、 コンパレータで矩形 波信号に変換される。 これが 2値化された位相信号で、 基準信号 øとのエッジ位 置の差が回転ディスク 1の角度を表す情報になる。
図 1 8に位相信号のタイムチャートを示す。 図 1 8において、 回転位置が多相 信号の電気角で 0 ° の場合、 位相信号は多相変換部や LP Fによる位相遅れによ る ø dの位相遅れをもつ信号になる。 次に、 回転位置が多相信号の電気角で 4 5 ° の場合、 前述の位相遅れ ø dに多相信号の位相である 4 5° をプラスした 0 d + 4 5 ° の位相遅れをもつ信号になり、 位相信号は基準信号の 1サイクルを 3 6 0 ° として 4 5 ° 変化したことになる。 すなわち位相信号は多相信号の位相変化 に対応して位相変化する信号になる。
位相信号はデジタル変換部 5へ入力される。 回転ディスク 1上には、 4組のス リッ ト列が形成されており、 この内の 1組をメインスリッ ト列 （ 2— a 0 ) 、 そ の他を補助スリッ ト列 （2— a 1〜2— a 3) とする。 デジタル変換部 5では、 メインスリッ ト列から得られた位相信号 ø 0， をあるビッ ト数をもつデジタル信 号 ø 0に変換するとともに、 メインスリッ ト列、 捕助スリッ ト列間のデジタル化 した位相差信号 （00 1〜00 3) を生成する。 6は、 絶対値信号生成部で、 デ ジタル化した位相信号と位相差信号を使つて絶対位置に関する信号を生成する。 次に各図を参照して絶対値信号生成部の動作を詳しく説明する。
絶対値信号 Pは 1 5ビッ ト （d 0〜d 1 4) の信号で、 以下に各ビッ 卜の生成 方法を、 図 1および図 2 (a) 〜 （g) 、 図 3 (g) 〜 （p) を参照して説明す る
下位 8ビッ ト d 0〜d 7は、 位相信号 ø 0からつくられる。 図 1において aは 位相信号 00で、 その波形を図 2の aに示す。 aはディスク一回転で 0から 2 までを 1 2 8回繰り返す 1 2 8ピッチの信号である。
次に d 8、 d 9のつくられる様子を説明する。
bは aの上位 6ビッ トを取り出し、 この上位に 2ビッ 卜の 0をつけた 8ビッ ト の信号である。 この処理で bは aを 1 Z4にした量になる （0 OZ2 K I、 Κ 1 =
2、 の処理に相当） 。
cはスリッ ト 2— a 0とスリッ ト 2— a 1間の位相差信号 Φ 0 1で、 ディスク 一回転で両スリッ トのピッチ数の差 （ 1 2 8— 9 6 ) = 3 2ピッチ （aとは 4 : 1の周期） の信号になる。
dは cから bを減算した信号であって、 aの位相がゼロの位置でステップ状に 変化し、 ディスクの変位に対して bと cの傾きが等しいため、 検出信号の波形歪 みの影響で多少動するもののステップ間ではほぼフラッ 卜な信号になる。
cの位相は、 位相 0点が aの 7Γ点になるように、 スリツ 卜の位置が決められて いる。 このようにすると、 dのステップ間のレベルは dの上位 2ビッ トによるレ ベルのほぼ中央になり、 ステップ間では dの上位 2ビッ 卜は変化しない信号 （信 号 e ) になる。 これが d 8、 d 9になる。
続いて、 d 1 0、 d 1 1のつく られる様子を説明する。 f (A 0 1 ) は dの上 位 2ビッ 卜に aの上位 6ビッ トを下位につけた信号で、 gは f の上位 6ビッ トを 取り出し、 この上位に 2ビッ トのゼ口をつけた 8ビッ 卜の信号である。
この処理で gは f を 1 / 4にした量になる。 次に図 3を参照すると、 図 3 ( h ) に示す hはスリッ ト 2— a 0とスリッ ト 2 - a 2間の位相差信号 ø 0 2で、 ディスク一回転で両スリッ 卜のピッチ数の差 （ 1 2 8 - 1 2 0 ) = 8ピッチの信号になる。
iは hから gを減算した信号で、 f の位相がゼロの位置でステップ状に変化し 、 ディスクの変位に対して gと hの傾きが等しいため、 ステップ間ではほぼフラ ッ 卜な信号になる。
hの位相は、 位相 0点が f の 7Γ点になるように、 スリツ 卜の位置が決められて いる。
このようにすると、 iのステップ間のレベルは iの上位 2ビッ トによるレベル のほぼ中央になり、 ステップ間では iの上位 2ビッ 卜は変化しない信号 （信号 j ) になる。 これが d 1 0、 d 1 1になる。 次に d 1 2、 d 1 3、 d 1 4のつく られる様子を説明する。
k ( A 0 2 ) は iの上位 2ビッ トに f の上位 6 ビッ トを下位につけた信号で、 1は kの上位 5 ビッ 卜を取り出し、 この上位に 3 ビッ トのゼ口をつけた 8 ビッ 卜の信号である。 この処理で 1は kを 1 Z 8にした量になる。
mはスリッ ト 2— a 0とスリッ ト 2— a 3間の位相差信号 ø 0 3であり、 ディ スク一回転で両スリッ 卜のピッチ数の差 （ 1 2 8— 1 2 7 ) = 1 ピッチの信号に なる。
nは mから 1を減算した信号で、 kの位相がゼロの位置でステップ状に変化し 、 ディスクの変位に対して 1 と mの傾きが等しいため、 ステップ間ではほぼフラ ッ 卜な信号になる。 mの位相は、 位相 0点が kの 7Γ点になるように、 スリツ 卜の 位置が決められている。 このようにすると nのステップ間のレベルは nの上位 3 ビッ トによるレベルのほぼ中央になり、 ステップ間では nの上位 3ビッ トは変化 しない信号 （信号 o ) になる。 これが d 1 2、 d l 3、 d 1 4になる。
このように d 0から d 1 4まで 1 5ビッ 卜の絶対値信号 pがっく られ、 ø 0の ピッチ番数が特定されたことになる。 次に位相誤差の影響について f 、 h間の位相を例に説明する。
上述の説明から分かるように、 i信号は f と hを基につくられる力 <、 位相誤差 があると、 i信号のフラッ 卜な部分のレベルが変化する。 絶対値信号 ρの d 1 0 と d 1 1は iの上位 2ビッ トで、 これらの信号の変化点まで ± ττ Ζ 4の位相余裕 がある。 実際にはデジタル処理の分解能による影響で若干狭くなるものの、 f 、 h間の位相誤差がほぼ ± ττ / 4までは、 絶対値信号 ρの d 1 0と d 1 1に影響し ないことが分かる。 これはほぼ理論的に可能な位相余裕となる。 従って従来例の 場合の ττ / 8に比較すると、 倍の位相余裕がとれることにる。
このように、 本発明の第 1の実施の形態によれば、 ピッチの短い方から順次信 号を処理することで、 ピッチ番数を特定できないような条件を無く したので、 ス リッ ト間の許容誤差の許容値を大きくとれるようになり、 マイクロコンピュータ による複雑な判断処理も必要がなくなり、 簡単なビッ ト操作のみによって絶対値 信号の生成が可能になった。
あるピッチ数の位相差信号を生成するのに、 本実施の形態では ø 0との位相差 をとつたが、 必ずしも ø 0との位相差をとる必要はなく、 例えば本実施の形態で は 8ピッチの位相差信号は 1 2 8ピッチの位相信号 ø 0と 1 2 0ピッチの位相信 号 ø 2との位相差信号 ø 0 2としたが、 ø 2を 1 1 9ピッチの信号とし、 1 2 7 ピッチの信号 ø 3との位相差信号で実現しても良い。
なお、 ここまではロータリーエンコーダの例で説明したが、 リニアエンコーダ にも適用できることは明らかであり、 磁気形以外に光学形、 静電形等にも適用可 能である。 次に、 本発明の第 2の実施の形態について図を参照して説明する。
本発明の上記第 1の実施の形態におけるバーニア型のスリッ トを使ったアブソ リュートエンコーダは、 各スリ ッ トの位相関係を、 請求項 2に記載した所定の条 件にしておく必要がある。 各スリツ 卜の加工精度、 あるいは磁気センサの組立精 度によって、 スリツ ト列間の位相関係が所定の位相関係から大きくずれると絶対 値信号処理が正しく行なうために必要な位相余裕を超え、 正しい絶対値信号が得 られなくなる可能性があった。 アブソリュートエンコーダを高分解能化するほど スリッ ト列間の位相余裕を充分とれなくなるため、 アブソリュ一トエンコーダ高 分解能化が困難になるという問題があつた。
第 2の実施の形態はこれらの問題を解決するもので、 第 2の実施の形態を示す 図 4において、 シフ トレジスタ 4 1は位相調整信号 4 0を調整用基準クロック 4 3の周期分だけ順次シフ トし、 位相シフ トされた位相調整信号 4 5を位相調整回 路 3 6へ入力する。 図 5はこの位相調整回路 3 6の回路図で、 4回路の内の 1つ を示している。 位相調整信号 4 5はマルチプレクサ 4 2に入力され、 スィッチ 4 4で適切なシフ ト量の位相シフ 卜された位相調整信号 4 5を選択する。 バイナリ カウンタ 4 6は選択された信号から位相変調部 4への搬送波信号 m s— 0〜m s — 3を生成する。 これによつて位相信号 ø 0 ' 〜0 3 ' の位相をシフ トできるの でデジタル変換部の位相信号 ø 0および位相差信号 ø 0 1 - 0 0 3の位相関係を 所定の位置に調整できる。 図 6は、 スリッ ト列間の位相関係が誤差を持つ場合の 、 ( a ) は 0 0、 0 0 1間の調整前の波形図、 （b ) は調整後の波形図である。 調整後は、 0 0の 点が0 0 1の 0点 （請求項 2に記載した所定の条件） になつ ている。 各スリッ 卜の加工精度、 あるいは磁気センサの組立精度によって、 スリッ 卜列 間の位相関係が所定の位相関係からずれても位相調整回路でこれを補正できるた め、 絶対値信号生成における信号処理の位相余裕を確保でき、 高分解能のアブソ リュー トエンコーダが実現できる。
また、 図 4のシフトレジスタ 4 1のビッ ト数を増やすことで調整範囲を増やし たり、 調整用基準クロック 4 3の周波数を変えることで、 調整分解能を変えるこ とが可能である。 次に、 本発明の第 3の実施の形態について図を参照して説明する。
バーニア型のスリッ トを使った本発明の第 1の実施の形態のアブソリユートェ ンコーダは、 既述したように、 等ピッチのスリッ トピッチを持ち、 互いにピッチ 長の異なる複数組のスリッ ト列が形成されたスケール （回転ディスク） を用いて 、 スリ ッ ト列間の位相差を検出し、 この信号を使って絶対位置に関する信号を生 成するものである。
ところが、 第 1の実施の形態におけるバーニア型のスリツ トを使ったアブソリ ユートエンコーダは、 位相差信号 0 0 1 〜ø 0 3の生成の点で問題があった。 す なわち、 上述したように位相変調部 4は回転ディスク 1の回転位置に対応したセ ンサ信号の位相変化を、 基準信号 øに対して位相が変化する位相信号 ø 0 ' 〜 ø 3， に変換する。 回転ディスクが回転するとセンサ信号の 1 ピッチ分の角度変位 (電気角 3 6 0 ° ) に対して、 位相信号は基準信号の 1 ピッチ分 （2 ） 位相が 変化する。 このことは、 回転ディスク 1がある速度で回転している場合、 位相信 号のピッチは回転ディスク 1の回転速度で変化することを意味し、 一定速度で回 転している場合の位相信号のピッチは、 多相信号の 1 ピッチ中における基準信号 のピッチ数から 1をプラス （位相が進む場合） またはマイナス （位相が連れる場 合） したピッチ数に相当する長さになる。 このように、 位相信号のピッチが回転 ディスク 1回転速度により変化するため、 位相差信号の値は速度の影響を受け、 正しい位相差信号が得られないという問題があつた。
この点をさらに図 7を用いてより具体的に説明する。
φは基準信号、 a 0および a 1はそれぞれスリ ッ ト列 2— a 0および 2— a 1 から検出されたセンサ信号で 2相の内の 1相分のみを示した。 2 _a 0と 2— a 1のスリッ トピッチ数比は、 4 ： 3とした。 センサ信号の周期は速度で変化する が、 図 7は、 センサ信号 a 0の 1 ピッチが基準信号 øの 3ピッチにちょうど等し くなるような速度の時のタイムチヤ一トを示している。 a 1信号のピッチ長は、 a 0信号のピッチ長の 4 3倍なので、 基準信号 øの 4ピッチが a 1信号の 1ピ ツチとちょうど等しくなつている。 00' および ø Γ は、 センサ信号 a 0及び a 1に対応した位相信号である。 00' および ø Γ のそれぞれ a 0および a 1 のピッチ中におけるピッチ数は、 回転ディスクが a 0および a 1の位相が進む方 向に回転している場合、 それぞれこの間における øのピッチ数に 1をプラスした 値となる。
すなわち、 00， のピッチ数は、 3 + 1 = 4、
ø 1 ' のピッチ数は、 4 + 1 = 5となる。
センサ信号 a 0の 4ピッチ長と a 1の 3ピッチ長とが等しく、 これが両信号間の 位相差が 27Γとなるバーニアピッチ長となる。 バーニアピッチ中の 00， および 01， ピッチ数は、 バーニアピッチ中の基準信号 øのピッチ数である 1 2に、 こ の間の a 0および a 1のピッチ数である 4および 3をプラスした値となる。 すなわち、 Φ 0， のピッチ数は、 1 2 + 4 = 1 6で、
φ 1 ' のピッチ数は、 1 2 + 3 = 1 5となる。
次に、 位相差信号 ø 0 1の検出ゲインについて説明する。
位相差信号 00 1は、 位相信号 00' と 01， の立ち上がりエッジ間 p kのク ロック c kをカウントすることによって得ている。 カウント値の読み込みは、 Φ 1 ' と同期して行われ、 デジタル化された位相差信号 ø 0 1を得ている。
隣接する k番目と （k+ 1) 番目の位相差信号の差、 すなわち、
( 0 1 ,k + 1, - 0 1 ,k, ) はつぎのようになる。
00 1 (k + i) — 0 1 (ki
= 〖 （ø のピッチ長 /øのピッチ長）
一 （00' のピッチ長/ øのピッチ長） } X 27Γ
= { (1 2/1 5) - (1 2/1 6) ) X 2 π バーニアピッチ中の 01， のピッチ数は 1 5で、
位相差検出ゲインは、 （1 /2 0) X 2 π Χ I 5 = (3/4) Χ 2 π となり、 2 5 %ゲインが低くなることがわかる。
同様にして 00' ， φ Γ の位相が遅れる方向に回転する場合、 詳述しないが 、 検出ゲインが高くなることがわかる。
このように、 位相差信号の検出ゲインが速度によって変化する。 このため、 回 転ディスクが回転している状態では正しい位相差信号が得られず、 絶対値信号生 成における位相マージンが小さくなり、 さらに速度が速くなつた場合絶対値信号 生成が正しく行われなくなるという問題があつた。
このように、 第 1実施の形態の発明には、 位相信号がスリツ トを形成したディ スクの回転数で周期が変動して、 位相差信号に誤差が発生する。 特に、 ディスク の高速回転の場合に誤差が大きくなり、 高速回転での使用が困難になるという問 題があった。
そこで、 本発明の第 3の実施の形態では、 高速回転でも位相差信号に誤差が発 生しないようにして、 高速回転に対応可能なアブソリュートエンコーダを提供す るものである。
図 8に示す第 3の実施の形態と、 図 1 4に示した第 1の実施の形態のロータリ —磁気エンコーダの違いは、 図 8でディスクの高速回転時における位相差信号の 誤差の発生を抑えるため P L L回路 1 0を付加した点である。 その他は図 1 4と 図 8とは同じ構成である。
図 9には PL L回路の詳細を示している。 P L L回路は周知のように、 位相比 較器 2 3、 口一パスフィルタ LP F 2 4、 発振器 VCO 2 5と分周器 2 6とで構 成され、 位相比較器 2 3により被調整波と基準波の位相ずれを比較した差分を、 LPF 2 4により DC変化として VCO 2 5の発振バイアスを制御することで、 位相ずれを調整する回路である。
従って、 図 9に示す PLL回路の PL L出力は、 位相信号 ø 0' の周期に連動 して周波数 （位相） が変化するクロックである。 図 7で説明したような回転速度 条件では、 位相信号 ø 0' の周波数は øの周波数の 1 6Z1 2 = 4 3倍で、 位 相信号 00' で PL Lを構成すると、 クロックの周波数は回転ディスク 1が静止 している場合の 4 3倍になり、 このクロックで位相差信号 ø 0 1を生成すると 検出ゲインは 1 となり調整された誤差の無い正しい位相差信号が得られる。 なお、 図 7では位相信号 0 0， や 0 Γ の位相が進む方向に回転ディスク 1が 回転する場合について図示したが、 これとは逆方向へ回転する場合についても、 同様に検出ゲイン誤差が発生しないような調整が可能なことは、 以上から明らか ζ：、 。
更に、 基準信号 øと位相信号 ø 0 ' 間のデジタル化された位相差信号 ø 0 に ついても、 同様に検出ゲイン誤差が発生しないような調整が可能なことは以上か ら明らかである。
このように、 第 3の実施の形態によれば、 スケール （回転ディスク） の高速回 転又は高速移動に対して、 位相差信号の検出ゲインの誤差が発生しないようにで きるので、 精度の高い絶対値信号の生成が可能になって、 高速回転アブソリュー トェンコーダが容易に実現できる。 次に、 本発明の第 4の実施の形態について図を参照して説明する。
上述のように、 第 1実施の形態の発明には、 位相信号がスリッ トを形成したデ イスクの回転数で周期が変動して、 位相差信号に誤差が発生することがあり、 特 に、 ディスクの高速回転の場合に誤差が大きくなり、 高速回転での使用が困難に なるという問題があった。
第 4の実施の形態である発明は、 等ピッチの格子パターンもち、 お互いにそれ ぞれピッチ長の異なる複数組の前記格子パターンが形成されたスケールと、 前記 スケールと相対的に移動し、 前記格子パターンを検出する複数組のセンサと、 前 記センサからの信号を位相信号、 または位相差信号に変換する位相変調部と、 前 記位相差信号および位相差信号をデジタル信号に変換するデジタル変換部と、 前 記デジタル変換部の出力信号に基づいて絶対位置に関する信号を生成する絶対値 信号生成部とからなるアブソリュ一トエンコーダにおいて、 任意の 2組のセンサ 信号の、 一方のセンサから得られた位相信号または該位相信号から生成された搬 送波をもう一方のセンサからの信号でさらに位相変調することにより前記位相差 信号を生成することを特徴としている。 このように第 4の実施の形態の発明によれば、 スケールが高速移動に移動して も位相差検出信号に検出ゲイン誤差が発生しないので、 絶対値信号生成の位相余 裕が低下しない。 従って、 高速のアブソリュートエンコーダが実現できる。
以下、 図を用いて本発明の第 4の実施の形態を説明する。
図 1 0に本発明を使ったアブソリユートロータリエンコーダの信号処理のプロ ック図を示す。
位相変調部 4において、 メインスリッ ト列 2 _ a 0の位相信号 ø 0， の生成方 法は従来と同じで、 位相変調回路部 4一 0の搬送波信号として、 発信器 7の出力 信号を分周器 8で分周した信号 m s ( d o , d l， d 2 ) を使う。 しかし、 捕助 スリ ッ ト列 2— a 1、 2— a 2、 2 - a 3に対応した位相変調回路部 4一 1、 4 一 2、 4一 3の搬送波信号としては、 0 0 ' と連動して周期が変化する信号 m s ' を使う。 この信号 m s ' は P L L回路 9を用いて生成する。 これによつてつく られた位相変調回路部 4一 1、 4— 2、 4一 3の出力信号 0 0 1， 、 0 0 2 ' 、 0 0 3 ' は、 メインスリッ ト列 2— a 0と捕助スリッ ト列 2— a 1、 2— a 2、 2— a 3間の位相差信号 （2値化した信号） となる。 5はデジタル変換部で、 位 相信号 0 0， および位相差信号 0 0 Γ 〜0 0 3 ' をあるビッ ト数のデジタル信 号に変換する。
図 1 1は、 本発明の位相差信号生成タイムチャートである。
図 1 1を用いてメインスリツ ト列 2— a 0、 補助スリッ ト列 2— a 1間の位相 差信号 0 0 1の生成方法を具体的に説明する。 メインスリツ ト列とその他の捕助 スリッ ト列間の位相差信号生成方法も同様に説明できる。
図 1 1は、 一定速度で回転ディスクが回転している時の各部に信号のタイムチ ャ一トである。 øは基準信号、 a 0および a 1はそれぞれメインスリッ ト列 2— a 0および補助スリッ ト列 2— a 1から検出されたセンサ信号で、 2相 （a 0、 b 0および a 1、 b 1 ) の内 1相 （a 0、 および a 1 ) のみを示した。 2— a 0 と 2 _ a 1のスリ ッ トピッチ数を 4 ： 3とした場合、 a 0の 4ピッチ長と a 1の 3 ピッチ長が等しく、 これが両信号間の位相差が 2 πとなるバーニアピッチ長と なる。
先ず、 バーニアピッチ中の位相信号 ø 0， および位相差信号 0 0 1 ' のピッチ 数について説明する。 センサ信号 a 0の周期は回転ディスクの速度で変化するが 、 図 1 1は、 a 0の 1 ピッチ長が基準信号 øの 3ピッチ長にちょうど等しい速度 の時のタイムチャー トを示している。 a 1信号のピッチ長は、 a 0の信号の 4ノ 3倍なので、 このとき、 基準信号 øの 4 ピッチ長が a 1信号の 1 ピッチ長とちょ うど等しくなつている。 0 0， の位相が進む方向に回転している場合、 3 0の 1 ピッチ中における位相信号 0 0， のピッチ数は、 この間の基準信号 øのピッチ数 に 1をプラスした 4ピッチとなる。 バーニアピッチ中の 0 0' のピッチ数は、 バ 一二ァピッチ中の基準信号 0のピッチ数 1 2にこの間の a 0の 1 ピッチ数 4をプ ラスした 1 6ピッチとなる。
00 を生成する変調回路 4一 1の搬送波信号は、 P L L回路を使って 0 0 ' と連動してピッチが変化する信号 m s' を使う。 P L L回路の詳細図を図 1 2 に示す。 図 1 2の P L L回路 9は図 9の P L L回路 1 0と同じ構成であるので、 詳細な説明は省く。 ms' は 3ビッ トのバイナリ信号で最も周期の長いビッ ト d 2， が位相比較器 9— 1の入力信号になり、 0 0， にロックされる。
上記の回転方向において、 0 0 1 ' の位相は、 m s' 信号に対して遅れる方向 にしておくと、 バーニアピッチ中の 0 0 1， のピッチ数は、 この間の 00 ' のピ ツチ数 （二 m s' のピッチ数） から a 1のピッチ数を差し引いた （1 6— 3 = 1 3 ) 1 3 ピッチとなる。
次に、 デジタル化した位相差信号 ø 0 1の検出ゲインについて説明する。 位相差信号 0 0 1の読み込みは、 0 0 1 ' 同期して行われ、 基準信号 øと 0 0 1 ' の立ち上がりエッジ間のクロック数をカウントし、 0 0 1を得ている。 基準信 号 øの 1 ピッチ間のクロック数が位相差 2 7Γに相当する。
隣接する読み込み番目である k番目と （k+ 1 ) 番目の位相差信号の差 (ø 0 1 (k + 1, - ø 0 1 (k, ) は、
φ 0 I (k + i) - 9> 0 1 (k)
= 2 7Γ— （0 Ο Γ のピッチ長 Ζ øのピッチ長） X 2 7Γ
= 2 π- ( 1 2/ 1 3 ) X 2 7Γ = ( 1 / 1 3 ) Χ 2 π
となる。
バーニアピッチ中の 0 0 1 ' のピッチ数は 1 3で バーニアピッチ中の位相差は （1 / 1 3 ) X 2 π Χ I 3 = 2 π
となり、 位相差信号 ø 0 1は、 メインスリッ ト列 2— a 0、 捕助スリッ ト列 2— a 1間の位相差を正しく検出していることがわかる。
なお、 実施例と逆方向に回転する場合についても、 同様に検出ゲイン誤差が発 生しないことが説明できる。 また、 基準信号 øと位相差信号 ø 0' 間のデジタル 化された位相差信号 ø 0についても同様に検出ゲイン誤差が発生しないことが説 明できる。 産業上の利用の可能性
以上説明したように、 本発明によれば、 同一ピッチの位置情報が形成され、 そ れぞれピッチ数の異なる複数組のトラックを持つスケールと、 そのスケールと相 対的に移動し位置情報を検出する複数組のセンサと、 センサからの信号を位相信 号に変換する位相変調部と、 前記位相信号および任意の 2組の位相信号間の位相 差信号をデジタル信号に変換するデジタル変換部と前記デジタル信号に変換され た位相信号と位相差信号に基づいて絶対位置に関する信号を生成する絶対値信号 生成部とからなるアブソリュートエンコーダにおいて、 位相信号 00、 0 1、 ø 2、 0 3を、 それぞれ " j " ビッ トのデジタル信号で表し、 その位相差信号 ø 0 1 のピッチ数 （ a 0— a 1 ) 、 ø 0 2のピッチ数 （ a 0— a 2 ) 、 ø 0 3のピ ツチ数 （a 0— a 3) が K 1、 K 2、 K 3を整数とする、 a 0 / (a 0— a 1 ) = 2 K'、 （a 0— a 1 ) （a 0— a 2 ) = 2 K2、 (a 0 - a 2 ) / (a O - a 3 ) = 2 K3、 になるようにピッチ a 0、 a 1、 a 2、 a 3を設定して、 ø 0を 2 K1で除算し、 0 0 1から除算した信号を差引き、 差引いた信号の上位 Κ 1 ビッ ト の信号を上位ビッ 卜に、 0 0を下位ビッ トにしたピッチ数 （a 0— a 1 ) の絶対 値信号 A O 1を生成し、 同様にして A O 1 と位相信号 0 0 2から絶対値信号 A O 2を生成し、 この方法を順次行なうことにより、 より長いピッチの絶対値信号を 生成し、 更に、 0の位相 7Γ点が ø 0 1の位相ゼロ点に、 A O 1の位相 点が ø 0 2の位相ゼロ点に、 A 0 3の位相 7Γ点が 0 0 3の位相ゼロ点になるように構成 したので、 複雑な演算器等による判断処理機能を必要とせず、 簡単な演算処理で 、 検出波形の歪み等によるスリッ ト列間の位相誤差の影響を受けにくい、 口一コ ス卜で信頼性の高いアブソリュートエンコーダが実現可能である。
更に、 第 2の実施の形態によれば、 位相調整信号をシフ トレジスタに入力し、 調整用基準クロックによって位相調整信号をシフ卜させ、 シフ ト後の各位相調整 信号をマルチプレクサに入力し、 スィツチによって位相調整信号のシフ ト量を選 択し、 この信号を使つて位相変調回路の搬送波を生成するように構成したので、 各スリッ 卜の加工精度又は磁気センサの組立精度などのメカニカル誤差を吸収し て位相差信号の誤差の発生を無く し、 低コス卜な構成でアブソリユートェンコー ダの多ビッ ト化が実現可能である。
また、 第 3の実施の形態によれば、 アブソリユートエンコーダにおいて、 位相 信号による P L L (フヱ一ズロック ドループ） 回路を設け、 その P L L回路によ り位相信号の周期に連動して周波数の変化するクロックを生成し、 そのクロック のカウント数から位相差信号を生成したので、 スケールの高速回転又は高速移動 に対しても位相差信号の誤差が発生しない高速対応のアブソリュートエンコーダ が実現可能である。
また、 第 4の実施の形態によれば、 任意の 2組のセンサ信号の、 一方のセンサ から得られた位相信号または該位相信号から生成された搬送波をもう一方のセン ザからの信号でさらに位相変調することにより、 スケールの高速な移動に対して 、 位相差検出信号の検出ゲインの誤差が発生しないので、 高速回転のアブソリュ ―トエンコーダが実現できる。

Claims

請求の範囲
1. 同一ピッチの位置情報が形成され、 それぞれピッチ数の異なる複数組のト ラックをもつスケールと、 前記スケールと相対的に移動し、 前記位置情報を検出 する複数組のセンサと、 前記センサからの信号を位相信号に変換する位相変調部 と、 前記位相信号および任意の 2組の位相信号間の位相差信号をデジタル信号に 変換するデジタル変換部と前記デジタル信号に変換された位相信号と位相差信号 に基づいて絶対位置に関する信号を生成する絶対値信号生成部とからなるアブソ リュートエンコーダにおいて、
前記絶対値信号生成部は、 前記位相信号 ø 0、 01、 02、 03 · · ·を
00= 2 ^ a 0 x+b 0
01 = 2 r a 1 x + b 1
02 = 27r a 2 x + b 2
03= 27r a 3 x + b 3 ただし、 a 0， a 1， a 2, a 3、 · · ·をピッチ数、
xをスケール、 センサ間の相対的変位、
b 0, b l， b 2, b 3、 · · ·を初期位相、
で表される j ビッ 卜のデジタル信号としたとき、
ø 0と ø 1間の位相差信号 00 1のピッチ数 （a O— a l ) 、
ø 0と ø 2間の位相差信号 ø 0 2のピッチ数 （ a 0— a 2 ) 、
ø 0と ø 3間の位相差信号 ø 0 3のピッチ数 （ a 0— a 3 ) a 0/ (a 0 - a 1 ) = 2K1
(a O— a l) / (a O— a 2) = 2K2
(a 0 - a 2 ) / (a 0 - a 3) = 2 K3 ただし、 k 1、 k 2、 k 3、 は整数
となるように前記ピッチ数 a 0， a 1 , a 2, 33 · · ·を設定し、 0 0を 2 K 1で除算し、 0 0 1から前記除算した信号を差し引き、 該差し引いた 信号の上位 k l ビッ トの信号を上位ビッ トに、 前記 ø 0を下位ビッ トにしたピッ チ数 （a 0— a 1 ) の絶対値信号 A O 1を生成し、 前記 A 0 1を 2 K 2で除算して 、 ø 0 2から前記除算した信号を差し引き、 該差し引いた信号の上位 k 2 ビッ ト の信号を上位ビッ トに、 前記 A 0 1を下位ビッ トにしたピッチ数 （a 0— a 2 ) の絶対値信号 A O 2を生成し、 前記方法を順次行うことにより、 より長いピッチ の絶対値信号を生成することを特徵とするアブソリュートエンコーダ。
2 . ø 0の位相 7Γ点が ø 0 1の位相ゼロ点となるよう、
A 0 1の位相;∑■点が ø 0 2の位相ゼロ点となるよう、
A 0 2の位相 7Γ点が ø 0 3の位相ゼロ点となるよう、
前記スケール上の位置情報の位置を形成するか、 あるいは位相調整回路を設け たことを特徴とする請求の範囲第 1項記載のアブソリュートエンコーダ。
3 . 前記位相調整回路は、 位相調整信号をシフ トレジスタに入力し、 調整用基 準クロックによつて前記位相調整信号を順次シフ トさせたシフ ト量の異なる複数 の位相調整信号を生成し、 該シフト後の各位相調整信号をマルチプレクサにより 選択し、 該選択された信号から搬送波を生成し、 該搬送波を位相変調部へ入力し 位相信号の位相調整を行うことを特徴とする請求の範囲第 2項記載のアブソリュ 一トニンコータ。
4 . 同一ピッチの位置情報が形成され、 それぞれピッチ数の異なる複数組のト ラックをもつスケールと、 前記スケールと相対的に移動し、 前記位置情報を検出 する複数組のセンサと、 前記センサからの信号を位相信号に変換する位相変調部 と、 前記位相信号および任意の 2組の位相信号間の位相差信号をデジタル信号に 変換するデジタル変換部と前記デジ夕ル信号に変換された位相信号と位相差信号 に基づいて絶対位置に関する信号を生成する絶対値信号生成部とからなるアブソ リュートエンコーダにおいて、
前記デジタル変換部は、 前記位相信号を P L L (フェーズロック ドル一プ） 回 路へ入力し、 該 P L L回路により、 前記位相信号の周期に連動して周波数の変化 するクロックを生成し、 前記クロックのカウント数から前記位相差信号を生成す ることを特徴とするアブソリュートエンコーダ。
5 . 同一ピッチの位置情報が形成され、 それぞれピッチ数の異なる複数組のト ラックをもつスケールと、 前記スケールと相対的に移動し、 前記位置情報を検出 する複数組のセンサと、 前記センサからの信号を位相信号に変換する位相変調部 と、 前記位相信号および任意の 2組の位相信号間の位相差信号をデジタル信号に 変換するデジタル変換部と前記デジタル信号に変換された位相信号と位相差信号 に基づいて絶対位置に関する信号を生成する絶対値信号生成部とからなるアブソ リュートエンコーダにおいて、
前記位相変調部は、 任意のセンサ信号に対応する前記位相信号を P L L (フエ —ズロック ドル一プ） 回路へ入力し、 該 P L L回路により生成された搬送波を他 のセンサ信号で変調することにより、 位相差信号を生成する位相変調回路をもつ ことを特徴とするアブソリュートエンコーダ。
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