JP4708427B2 - アナログ第１信号およびアナログ第２信号のための評価方法ならびにこれに対応する評価回路 - Google Patents

Description

本発明は、アナログ第１信号およびアナログ第２信号のための評価方法であって、位置固定の要素に対して相対的に移動する要素の時間的に一様な移動時にアナログ信号はほとんど正弦波状でありかつ互いにほぼ９０°だけ位相がずれていて、アナログ信号により位置固定の要素に対する相対的な移動要素の実際位置が検出可能であり、移動要素の最大速度移動時にアナログ信号は対応する最大周波数を有する評価方法に関する。更に、本発明は対応する評価回路に関する。

この種の評価回路は、たいてい、いわゆるインクリメンタル位置発信器と呼ばれる。これらの位置発信器の場合には第１信号および第２信号は、たいてい、余弦（ｃｏｓ）信号および正弦（ｓｉｎ）信号と呼ばれる。これらの信号の零通過の評価によって、（信号周期に関しては正確に）大まかな位置が求められる。ｃｏｓ信号およびｓｉｎ信号自体の値も評価することによって、信号周期内において、精密位置を決定することができる。精密位置αは、
ｘ’＞０の場合 α＝ａｒｃｔａｎ（ｙ’／ｘ’）
ｘ’＜０の場合 α＝π＋ａｒｃｔａｎ（ｙ’／ｘ’）
ｘ’＝０の場合 α＝π／２ ｓｉｎ ｙ’
となる。ｘ’およびｙ’は、ｃｏｓ信号ｘおよびｓｉｎ信号ｙ（もしくは第１信号ｘおよび第２信号ｙ）から、オフセット，振幅および位相の誤差Ｏ１，Ｏ２，Ａ，φに関する補正によって求められた信号である。したがって、その他の誤差源を無視すると、
ｘ＝ｃｏｓα−Ｏ１
ｙ＝Ａｓｉｎ（α−φ）−Ｏ２
が通用する。

この方法および回路は周知である。模範的な例としては、本出願人による独国特出許願公開第１００１９５００号明細書または欧州特許第０４８９９３６号明細書ならびに独国特許出願公開第１９５０２３９９号明細書を参照されたい。

この種の評価方法および対応する評価回路は、特に回転発信器の位置検出のために使用される。回転発信器においては、各１つのセンサユニットがアナログの第１信号もしくはアナログの第２信号を検出し、それを各１つのＡＤ変換器に導く。各ＡＤ変換器は、それを、供給されたアナログ信号において走査周波数にてディジタル化し、対応するディジタル信号を評価ブロックに供給する。評価ブロックは、ディジタル信号に基づいて、ディジタル信号に対応するアークタンジェント値ならびに第１および第２信号のための補正値を求める。

この種の評価方法は、ＩＳＷ ＳｔｕｔｔｇａｒｔにおけるＲｏｌａｎｄ Ｋｉｒｃｈｂｅｒｇｅｒ，Ｂｅｒｎｈａｒｄ Ｈｉｌｌｅｒによる論文“Ｏｖｅｒｓａｍｐｌｉｎｇｖｅｒｆａｈｒｅｎ ｚｕｒ Ｖｅｒｂｅｓｓｅｒｕｎｇ ｄｅｒ Ｅｒｆａｓｓｕｎｇ ｖｏｎ Ｌａｇｅ ｕｎｄ Ｄｒｅｈｚａｈｌ ａｎ ｅｌｅｋｔｒｉｓｃｈｅｎ Ａｎｔｒｉｅｂｅｎ ｍｉｔ ｉｎｋｒｅｍａｔａｌｌｅｎ Ｇｅｂｅｒｓｙｓｔｅｍｅｎ（「インクリメンタル発信器システムを備えた電気駆動装置における位置および回転数の検出を改善するためのオーバーサンプリング方法」）”からも公知である。アークタンジェント値は、メモリに格納されているテーブルによりリアルタイムで求めることができる。ＡＤ変換器の走査周波数は最大周波数の少なくとも４倍の大きさである。専門論文に記載されている回路では走査周波数はＭＨｚの範囲にある。

この専門論文における評価方法および対応する評価回路は、前に述べた通常の評価方法もしくは評価回路に比べると著しい進歩がある。しかし、評価回路は大きなメモリ容量を必要とする。なぜならば、アークタンジェント値がルックアップテーブルの形でメモリに格納されているからである。

本発明の課題は、メモリが省略できるように最後に挙げた従来技術の評価回路および評価方法を更に発展させることにある。

本発明は、評価方法に関しては、ディジタル信号が評価ブロック内においてアークタンジェント値をリアルタイムで計算する計算ブロックに導かれることによって解決される。

これに対応して、評価回路に関しては、評価ブロックが内部に計算ブロックを有し、計算ブロックにディジタル信号が導かれ、計算ブロックがリアルタイムでアークタンジェント値を計算する。

アナログ値はディジタル化の前に既に補正値について補正されている。しかし、ＡＤ変換器と評価ブロックとの間に、ハードウェア回路として構成された補正値投入ブロックが配置されていることが好ましい。評価回路が補正値を補正値投入ブロックに供給し、補正値投入ブロックが、ディジタル信号を補正値だけ補正し、補正されたディジタル信号を評価ブロックに出力する。

補正値の算定は、例えば、次によって行なうことができる。
計算ブロックが、それに供給されるディジタル信号に基づいて、対応するベクトル長も算定する。
計算ブロックが、アークタンジェント値およびベクトル長を、ハードウェア回路として構成された補正値算定ブロックに供給する。
補正値算定ブロックが、それぞれ角度範囲を割り当てられている多数のレジスタを有する。
補正値算定ブロックが、アークタンジェント値に基づいて、アークタンジェント値が存在する角度範囲を有するレジスタを選択する。
補正値算定ブロックが、ベクトル長を、選択されたレジスタに保存する。
補正値算定ブロックが、レジスタに保存されたベクトル長に基づいて、補正値を更新する。

原理的には、補正値を新たなベクトル長の保存により更新することができる。しかし、好ましくは、補正値算定ブロックが、ベクトル長の各保存時に、選択されたレジスタに割り当てられたフラグをセットし、全てのフラグがセットされているときにのみ補正値を更新し、補正値の更新に関連して全てのフラグがリセットされる。なぜならば、その際には補正値の比較的安定した算定が可能であるからである。

補正値の算定は次の場合に特に簡単である。すなわち、補正値算定ブロックが補正値を内部メモリに保存し、補正値の更新のために、先ずレジスタ内に保存されたベクトル長に基づいて、ハードウェア回路として構成されている変化値算定回路において、補正値変化値を算定し、補正値変化値をアキュムレータにおいて補正値に加算して、新たな補正値として保存する場合である。

補正値の算定は次の場合に更に簡単になる。すなわち、補正値算定ブロックが、レジスタ内に保存されたベクトル長に基づいて、先ず和および差形成器において和および差形成によって基礎補正値を算定し、掛算器において基礎算定値に重み係数を掛算し、補正値変化値が重み係数を掛算された基礎補正値に対応する場合である。

補正値算定ブロックが補正値を更新する基礎をなすレジスタの角度範囲は、全体として３６０°より小さく覆っていて、特に１８０°以下しか覆っていない場合に、補正値算定は更に安定である。

本発明による評価方法は、走査周波数と最大周波数との比が大きければ大きいほど、ますます良好に働く。したがって、走査周波数は最大周波数の２倍以上のみならず、例えば最大周波数の４倍、８倍、またはそれどころか１６倍であることが好ましい。

補正値は、第１信号および第２信号のための２つのオフセット補正値、少なくとも１つの振幅補正値および少なくとも１つの位相補正値を含むとよい。なぜならば、全てのシステム上の誤差が補正可能であり、それによって正確な位置分解能が達成可能であるからである。

同期化回路にはクロック周波数を有するクロック信号が供給され、同期化回路は、クロック周波数に基づいて、走査周波数がクロック周波数の整数倍となるように走査周波数を調整し、同期化回路は走査周波数をＡＤ変換器および評価ブロックに供給する。なぜならば、評価ブロック内では速度実際値も求めることが必要でないからである。むしろ移動要素の実際位置のみを求めて出力することで十分である。

特に、同期化回路は、クロック信号のエッジに基づいてトリガ信号を評価ブロックに出力し、評価ブロックは、トリガ信号の印加時に移動要素の実際位置を求めて出力することができる。

評価ブロックがアークタンジェント値に基づいて求めた移動要素の多数の位置を平均化し、平均値が実際位置に相当するならば、ノイズが低減されるので正確な実際位置の算定が可能である。

評価ブロックが、アークタンジェント値の角度跳躍を監視し、発生した角度跳躍を実際位置の算定時に考慮するならば、多数のアークタンジェント値の平均化が角度跳躍の発生時にも正しく実行可能である。

アナログ信号が、ディジタル化前に、最大周波数と走査周波数との間にある境界周波数にて低域通過フィルタ処理されるならば、アークタンジェント値の更に正確な算定が可能である。したがって、ＡＤ変換器の前段には低域通過フィルタが配置されていることが好ましい。しかしながら、原理的には、ＡＤ変換器自体が内在のこの種の低域通過特性を有していてもよい。

計算ブロックの構成は原理的に任意であるが、いわゆるＣＯＲＤＩＣブロックとして構成されていることが好ましい。この種のハードウェア回路は、例えば、専門論文「Ｒａｙ Ａｎｄｒａｋａ著、“Ａ ｓｕｒｖｅｙ ＣＯＲＤＩＣ Ａｌｇｏｒｉｔｈｍｓ ｆｏｒ ＦＰＧＡ ｂａｓｅｄ ｃｏｍｐｕｔｅｒｓ”」または「ＡＬＴＥＲＡ社の“ＣＯＲＤＩＣ Ｒｅｆｅｒｅｎｃｅ Ｄｅｓｉｇｎ”」から公知である。

したがって、本発明による評価方法は、例外なしに、ハードウェア回路として構成可能である要素により実現可能である。ルックアップテーブルのための大規模なメモリがもはや必要でない。したがって、特に、評価ブロックを集積回路、特にアプリケーション固有の集積回路として構成することが可能である。

他の利点および詳細を以下における図面を参照する実施例の説明から明らかにする。こでは原理図にて、図１に本発明による評価回路の概観接続図を示し、図２は図１の評価回路の一部を示し、図３は補正値投入ブロックを示し、図４は図３の補正値投入ブロックの回路技術的実現例を示し、図５は計算ブロックの回路技術的実現例を示し、図６は補正値算定ブロックの入力部分の回路技術的実現例を示し、図７乃至１０は補正値算定ブロックの出力部分の回路技術的実現例を示し、図１１はレジスタへの角度範囲の割り当てを示す。

図１によれば、他の要素に関連して移動する要素１の移動、ここでは回転移動が検出される。このために移動する要素１に発信器円板２が結合されていて、円板にはマーキング要素３が配置されている。マーキング要素３は２つのセンサユニット４，５によって、例えば光学的に走査される。

センサユニット４，５は位置固定の要素の構成部分であり、移動する要素１はその位置固定の要素に対して移動可能である。センサユニット４，５はアナログの第１信号およびアナログの第２信号を供給する。両信号は、位置固定の要素に対する相対的な発信器円板２の時間的に一様な移動の際に、ほぼ正弦波形であり、かつほぼ９０°だけ互いにずらされている。したがって、発信器信号に基づいて、両信号の１周期内において位置固定の要素に対する相対的な移動要素の位置を求めることができる。この場合に、位置を求めるための方法は周知である。同様に周知の零通過認識に関連して移動要素１の現在位置ｐも容易に求めることができる。

円板２上には多数のマーキング要素３、例えば約１０００〜約２０００のマーキング線が配置されている。したがって、発信器円板２の回転ごとに、第１信号および第２信号は多数のマーキング要素３に対応する数の周期を有する。

移動要素１は各動作状態において速度ｖを有し、その速度の大きさは一般に０から最大速度ｖｍａｘまでの範囲のあらゆる値を取り得る。最大速度ｖｍａｘは、例えば毎分６０００回転もしくは毎秒１００回転である。したがって、センサユニット４，５によって検出される信号は、存在するマーキング要素３の個数に応じて、１００ｋＨｚと２００ｋＨｚの間にある最大周波数ｆＭを有する。

第１信号および第２信号の評価ならびに発信器円板２の実際位置ｐの次の検出のために、図１によれば、評価回路６が存在する。これは２つのＡＤ変換器７，８および評価ブロック９ならびに同期化回路１０を有する。

同期化回路１０は、上位の制御装置１１によってクロック信号Ｔを供給され、クロック信号Ｔは、例えば約８ｋＨｚのクロック周波数ｆＴを有する。同期化回路１０は内部に周波数調節器１２、例えばフェーズ・ロックド・ループ１２（ＰＬＬ１２）を有する。したがって、これは走査周波数ｆＡを次のように再調整する。すなわち、走査周波数ｆＡがクロック周波数ｆＴの整数倍、例えばクロック周波数ｆＴの２４０〜２５０倍となるように調整する。したがって、走査周波数ｆＡは、例えば、約１．９〜２ＭＨｚの範囲にある。

したがって、発信器円板２が１０００個のマーキング要素３を有し、かつ最大速度ｖｍａｘが毎秒１００回転である場合には、走査周波数ｆＡは最大周波数の約１９〜２０倍であり、したがって１６倍よりも大きい。しかし、発信器円板２が２０００個のマーキング要素３を有し、かつ最大速度ｖｍａｘが毎秒１００回転である場合でも、走査周波数ｆＡは依然として最大周波数の８倍よりも大きい。

ＡＤ変換器７，８に供給されるアナログ信号の平滑のために、ＡＤ変換器７，８の前段には低域通過フィルタ１３，１４が配置されている。低域通過フィルタ１３，１４はアナログ信号の低域通過フィルタ処理を行なう。この場合に低域通過フィルタ処理は最大周波数ｆＭと走査周波数ｆＡとの間にあるべき境界周波数ｆＧにて行なわれる。例えば境界周波数ｆＧは、２５０ｋＨｚと１ＭＨｚとの間にあり、例えば３００〜６００ｋＨｚにあるとよい。

同期化回路１０は、走査周波数ｆＡをＡＤ変換器７，８および評価ブロック９に供給する。したがって、ＡＤ変換器７，８および評価ブロック９は走査周波数ｆＡによりクロック制御される。特にＡＤ変換器７，８は、走査周波数ｆＡにて、その都度それらにセンサユニット４，５によって供給されるアナログ信号を読み込み、アナログ信号をディジタル化する。ＡＤ変換器７，８は、ディジタル化された信号を評価ブロック９に対して出力する。

評価ブロック９は、これは以下において更に詳しく説明するが、ハードウェア回路として構成されている。評価ブロック９は、特に集積回路として、例えばアプリケーション固有の集積回路として構成されているとよい。評価ブロック９は、ディジタル信号に基づいて、第１信号および第２信号について対応するアークタンジェントαおよび補正値Ｏ１，Ｏ２，Ａ，φを求める。この場合に評価ブロック９によるアークタンジェントαおよび補正値Ｏ１，Ｏ２，Ａ，φの算定はリアルタイムで行なわれる。

評価ブロック９は、図２によれば、内部に計算ブロック１５および補正値算定ブロック１６を有する。更に評価ブロック９は周期カウンタ１７および平均値形成器１８を有する。周期カウンタ１７にはディジタル信号の符号が供給される。周期カウンタ１７は発信器円板２の大まかな位置を求める。

計算ブロック１５の前段には補正値投入ブロック１９が配置されている。したがって、補正値投入ブロック１９はＡＤ変換器７，８と計算ブロック１５との間に配置されている。補正値投入ブロック１９は同様にハードウェア回路として構成されている。補正値投入ブロック１９には、一方ではＡＤ変換器７，８によってディジタル信号が供給され、他方では補正値算定ブロック１６によって補正値Ｏ１，Ｏ２，Ａ，φが供給される。補正値投入ブロック１９は、ＡＤ変換器７，８によって出力されるディジタル信号を補正値Ｏ１，Ｏ２，Ａ，φだけ補正し、補正されたディジタル信号を計算ブロック１５に出力する。補正値Ｏ１，Ｏ２，Ａ，φは、
第１信号および第２信号について、それぞれ１つのオフセット補正値Ｏ１，Ｏ２、
これらの両信号の少なくとも１つについて、ここでは第２信号について振幅補正値Ａ、
信号の少なくとも一方について、ここでは同様に第２信号について位相補正値φ、
を含む。

図３によれば、補正値投入ブロック１９は３つの加算器２０〜２２および２つの掛算器２３，２４を有する。加算器２０および２１には、まだ補正されていないディジタル信号およびオフセット補正値Ｏ１，Ｏ２が供給される。掛算器２３にはオフセット補正されたディジタル第２信号および振幅補正値Ａが供給される。掛算器２４にはオフセット補正されたディジタル第１信号および位相補正値φが供給される。掛算器２４の出力信号およびオフセット補正および振幅補正をされたディジタル第２信号が加算器２２に供給される。加算器２０および２２の出力信号は補正されたディジタル信号に相当する。補正されたディジタル信号は計算ブロック１５に供給される。

既に述べたように、補正値投入ブロック１９はハードウェア回路として構成されている。図４は補正値投入ブロック１９の回路技術的実現例を示す。

図４によれば、例えば加算器２０，２１および２２は１６ビット加算器として構成されている。加算器２０および２１にはレジスタ４０１が前置されていて、加算器２０および２２の後段にはレジスタ４０２が配置されている。レジスタ４０１には補正されていないディジタル信号が供給され、レジスタ４０２には補正されたディジタル信号が供給される。オフセット補正値Ｏ１およびＯ２が加算器２０および２１に供給される。

掛算器２３は内部に３２ビット加算器４０３を有し、この加算器の後段にレジスタ４０４が配置されている。レジスタ４０４の後段にはビット幅低減器４０５が配置されている。ビット幅低減器４０５はレジスタ４０４の出力信号のビット幅を３２ビットから１６ビット、つまり最高値の１６ビットに低減する。

振幅補正値Ａはロード信号Ｌの印加時にシフトレジスタ４０６に取り込まれる。これに対してロード信号が印加されていないときには、走査周波数ｆＡの各クロックによりシフトレジスタ４０６の内容がビットごとに読み出される。その都度読み出されたビットは、同様に１６ビット幅であるアンドゲートアレイ４０７に供給される。アンドゲートアレイ４０７には、更に加算器２１の出力信号が供給される。アンドゲートアレイ４０７の出力信号は、ビット幅拡張器４０８を介して加算器４０３に供給される。

更に、レジスタ４０４の出力信号がビットシフタ４０９に供給される。ビットシフタ４０９はこれに供給される信号を１桁（＝１ビット）だけシフトする。ビットシフタ４０９の出力信号は、他のアンドゲートアレイ４１０に消去信号Ｃが印加されていない限り、このアンドゲートアレイ４１０を介して再び加算器４０３に戻される。

掛算器２４は、掛算器２３と同様に構成されている。単に、掛算器２４に供給される入力値およびそれにともなう掛算器２４によって出力される出力信号が、掛算器２３の入力値および出力信号と相違するだけである。なぜならば、掛算器２３にはオフセット補正されたディジタル第２信号および振幅補正値Ａが供給されるのに対して、掛算器２４にはオフセット補正されたディジタル第１信号および位相補正値φが供給されるからである。更に、掛算器２４の加算器は減算に切り替えられなければならないので、位相補正値φは負であってもよい。しかし、その他の点では、掛算器２３に対する構成は掛算器２４についても相似的に当てはまる。したがって、以下において、掛算器２４の動作態様の詳細説明を省略する。

計算ブロック１５は同様にハードウェア回路として構成されている。これは、例えば、いわゆるＣＯＲＤＩＣブロックとして構成されているとよい。図５は、このようなＣＯＲＤＩＣブロックの回路技術的実現例を示す。

図５によれば、補正されたディジタル信号が選択器５０１に供給される。選択器５０１の前段にはインバータ５０２が配置されているので、選択器５０１には極性反転されたディジタル信号が供給される。

更に、補正された第２信号が符号判別器５０３に供給され、符号判別器５０３の出力信号が選択器５０１を制御するので、選択器５０１は、補正されたディジタル第１信号および補正されたディジタル第２信号か、これに対して反転された信号かのいずれかを選択投入する。

選択器５０１の後段には更にビット幅拡張器５０４が配置され、ビット幅拡張器５０４は選択器５０１の出力信号を１６ビットから、例えば１８ビットに拡張する。

符号判別器５０３の出力信号は、更に他の選択器５０５に供給され、選択器５０５には入力信号として２進表示にて計数値πおよび０が供給される。これらの信号は既に選択器５０５への供給時に１８ビット幅である。

ビット幅拡張器５０４および選択器５０５の出力信号は他の選択器５０６に供給される。他の選択器５０６には第２の入力信号として加算器／減算器５０７の出力信号が供給される。制御信号として他の選択器５０６にはロード信号が供給され、ロード信号に基づいてその都度新たな計算サイクルの開始時にブロック５０４もしくは５０５から値が引き渡される。制御信号の値に応じて、他の選択器５０６に供給された入力信号の一方または他方がレジスタ５０８に供給される。

レジスタ５０８の出力信号が一方では直接に加算器／減算器５０７に供給され、他方ではビットシフタ５０９を介して交差させられて供給される。ビットシフタ５０９においては、レジスタ５０８の出力信号が桁数ｉだけシフトされる。数ｉは、１つの計算サイクルの期間中に次々と値０，１等々、１５まで進行する。

ディジタル第１信号の信号経路中に配置されているレジスタ５０８の出力信号は、更に符号判別器５１０に供給される。符号判別器５１０の出力信号は、一部はインバータ５１１を介して、加算器／減算器５０７に制御信号として供給される。したがって、この制御信号は、加算器／減算器５０７がそれらに供給される入力信号を互いに加算するのか、それとも減算するのかを確定する。

残りの信号経路中に配置されているレジスタ５０８の出力信号は、直接に付設の加算器／減算器５０７に供給される。この加算器／減算器５０７には、第２の入力信号として、小さな固定値メモリ５１２のメモリセルの内容が相次いで供給される。この場合に、固定メモリ５１２は、例えば１６個のメモリセルのみを有し、これらのメモリセルは１６ビットのビット幅を有する。したがって、固定メモリ５１２の後段には、信号のビット幅を１６ビットから１８ビットに拡張するビット幅拡張器５１３が配置されている。固定値メモリ５１２の内容のどれが読み出されるかは次によって決定される。すなわち、ビットシフタ５０９がこれに供給される信号を何ビットだけシフトするかを決定するのと同じ数ｉによって決定される。

ディジタル第２信号の信号経路もしくは残りの信号経路に配置されているレジスタ５０８の出力信号はビット幅低減器５１４に供給され、ビット幅低減器５１４はこれに供給された信号を１８ビットから１６ビットに低減する。これらのビット幅低減された信号が、その都度計算サイクルの終端においてレジスタ５１５に記憶される。これらのレジスタ５１５から読み出される信号はＣＯＲＤＩＣブロック１５の有効信号である。これらの両信号の一方は、第１信号の２乗と第２信号の２乗との和の平方根に相当する。したがって、これはベクトル長ｒに対応する。これらの信号の他方は第１信号および第２信号によって決まる角度α、したがってアークタンジェント値αに対応する。

それゆえ、計算ブロック１５は、大規模なルックアップテーブルなどを使用することなしに、供給されるディジタル信号に基づいて、リアルタイムで対応するアークタンジェント値αも、対応するベクトルの大きさｒ、すなわち第１および第２信号の２乗の和の平方根も計算する。この大きさｒは以下においてベクトル長と呼ぶ。

計算ブロック１５は、図２によれば、それによって求められる各ベクトル長ｒおよび対応する各アークタンジェント値αを補正値算定ブロック１６に供給する。アークタンジェント値αに関しては、補正値算定ブロック１６に、アークタンジェント値αの最大桁ビット、例えば３，４または５個のアークタンジェント値αの最大ビットのみが供給されるならば十分である。

補正値算定ブロック１６は、図６〜図１０によれば、同様にハードウェア回路として構成されている。これは、図６によれば、多数のレジスタ２５、ここでは８個のレジスタ２５を有する。各レジスタ２５には、角度範囲α１・・・α８が割り当てられている（図１１を補足的に参照されたし）。角度範囲α１・・・α８は、互いに等しい大きさであることが好ましい。これらは、角度間隙β１・・・β８によって互いに隔てられていることが好ましい。角度間隙β１・・・β８も互いに等しい大きさであることが好ましい。これらは、それどころか、角度範囲α１・・・α８と同じ大きさであることが好ましい。

補正値算定ブロック１６にベクトル長ｒおよびアークタンジェント値α（もしくはそれらの最大桁ビット）が供給された際に、補正値算定ブロック１６は、選択器２５’によりアークタンジェント値αに基づいて、レジスタ２５のうち、アークタンジェント値αが存在する角度範囲α１・・・α８を有するレジスタ２５が選択される。このレジスタ２５において、補正値算定ブロック１６はベクトル長ｒを記憶する。更に、補正値算定ブロック１６は、レジスタ２５の１つにおけるベクトル長の記憶ごとにその都度のレジスタ２５に割り当てられているフラグ２６をセットする。これは、該当フラッグ２６がベクトル長ｒの記憶前に既に選択されたレジスタ２５においてセットされてしまっているべき場合にも当てはまる。

補正値算定ブロック１６は、トリガ要素２６’により、全てのフラグ２６がセットされているかどうかチェックされる。全てのフラグがセットされている場合（この場合にのみ）、補正値算定ブロック１６がレジスタ２５に記憶されているベクトル長ｒに基づいて補正値Ｏ１，Ｏ２，Ａ，φが更新される。補正値Ｏ１，Ｏ２，Ａ，φの更新に関連してトリガ要素２６’はフラグ２６のリセットも行なう。

補正値Ｏ１，Ｏ２，Ａ，φの更新は、例えば第１信号のためのオフセット補正値Ｏ１に関しては、図７にしたがって次のとおり行なわれる。

補正値算定ブロック１６は内部にメモリ２７を有し、メモリ２７において第１信号のためのオフセット補正値Ｏ１が記憶されている。その場合に、メモリ２７は、和形成器２８およびレジスタ２９を有するアキュムレータとして構成されていることが好ましい。この場合に自由選択的に和形成器２８とレジスタ２９との間にリミッタ３０が配置されてもよい。

差形成器３１には、レジスタ２５に格納されているベクトル長ｒが２つ供給される。これらのレジスタ２５に割り当てられているα１，α５は互いに９０°ずらされている。再び図１１を参照されたいが、理想的には角度範囲α１，α５は、まさに第２信号の零通過が含まれている角度範囲である。

差形成器３１は、これに供給される両ベクトル長ｒの差、すなわち第１信号のオフセット値Ｏ１のための基礎補正値Ｏ１’を算定する。この基礎補正値Ｏ１’は、差形成器３１の後段に接続されている掛算器３２に供給される。掛算器３２には、更に重み係数ｗ１が供給される。重み係数ｗ１は、通例、１よりも明らかに小さい。この重み係数は、好ましくは、０．０１と０．０３との間の範囲、例えば０．０３と０．１５との間の範囲にあるとよい。代替として、重み係数ｗ１は、選択的に、固定設定されていてもよいし、あるいはパラメータ化されていてもよい。理想的には、重み係数ｗ１は、１／８，１／１６，１／３２である。

掛算器３２は、これに供給される基礎補正値Ｏ１’に重み係数ｗ１を掛算し、その積をアキュムレータ２７の和形成器２８に供給する。したがって、基礎補正値Ｏ１’と重み係数ｗ１との積は、第１信号の補正値変化値Ｏ１”に相当する。

したがって、差形成器３２および掛算器３２は変化値算定回路３３を構成し、変化値算定回路３３により補正値変化値Ｏ１”が求められる。アキュムレータ２７において、その都度求められた補正値変化値Ｏ１”は、以前に記憶されたオフセット補正値Ｏ１に加算される。加算結果は新たなオフセット補正値Ｏ１としてレジスタ２９に供給され、そこに記憶される。

同様の形にて、補正値算定ブロック１６は、第２信号のためのオフセット補正値Ｏ２も求める。対応する回路が図８に示されている。この回路は図７の回路に１：１にて対応する。回路に供給されるベクトル長ｒが異なるレジスタ２５から、すなわち角度範囲α３，α７が割り当てられているレジスタ２５から取り出されているだけである。理想的には、これらの角度範囲α３，α７において第１信号が零通過を有する（図１１参照）。

図９および図１０から分かるように、同様のやり方で、第２信号の振幅補正値Ａおよび位相補正値φのための補正値変化値Ａ”およびφ"も求められる。図９および図１０はこの場合に自明であるので、以下において図９および図１０の詳細説明は省略する。補正値変化値Ａ”，φ"を求めるための回路が差形成器３１および掛算器３２のみならず和形成器３４も有することをだけを補足しておく。

既に述べたように、角度範囲α１・・・α８は角度間隙β１・・・β８によって互いに隔てられている。したがって、角度範囲α１・・・α８が全体として覆っているのは３６０°よりも少ない。角度間隙β１・・・β８が角度範囲α１・・・α８とちょうど同じ大きさである場合には、角度範囲α１・・・α８が覆っているのはそれどころか１８０°のみである。なおも小さい覆い角（例えば、全体として９０°または１２０°）すら有り得る。

既に述べたように、本発明による評価回路６の上位の制御装置１１はクロック信号Ｔをもたらし、クロック信号Ｔはクロック周波数ｆＴを有し、クロック周波数ｆＴは典型的には低いｋＨｚ範囲にある。同一のクロック周波数ｆＴにより、上位の制御装置１１は図１にしたがって駆動装置３５も制御する。駆動装置３５により移動要素１の移動が影響を及ぼされ得る。駆動装置３５のための秩序正しい操作信号を求めるために、上位の制御装置１１は、クロック信号Ｔの各クロックのために、とりわけ移動要素１の実際位置ｐを必要とする。

したがって、同期化回路１０は、図２にしたがって、クロック信号Ｔの各立ち上がりエッジに基づいて（もしくは代替としてクロック信号Ｔの各立下りエッジに基づいて）トリガ信号ｉｒｑを評価ブロック９に出力する。更に、評価ブロック９は、トリガ信号ｉｒｑの印加時に、移動要素１の実際位置ｐを求め、この実際位置ｐを上位の制御装置１１に出力する。

評価ブロック９の内部において、トリガ信号ｉｒｑが平均値形成器１８に供給される。平均値形成器１８は、同様にハードウェア回路として構成されている。平均値形成回路１８には計算ブロック１５から計算されたアークタンジェント値αが供給される。平均値形成器１８は多数のアークタンジェント値αの平均値を求め、この平均値を周期カウンタ１７のカウンタ値Ｚと共に実際位置ｐとして出力する。カウンタ値Ｚは公知のやり方にて周期カウンタ１７において求められる。

平均値形成器１８において実行される平均値形成は、平均化されるアークタンジェント値αの個数が２の累乗である場合に特に簡単になる。なぜならば、アークタンジェント値αが加算されるだけでよいからである。この場合、アークタンジェント値αの個数による割算は、対応する桁数（例えば８個のアークタンジェント値αの場合には３桁）だけの簡単なシフトによって、あるいは合計値の相応の「桁ずらし」出力によって実現することができる。

ディジタル信号の符号は、図２によれば、監視要素３６にも供給される。監視要素３６は、同様に評価ブロック９の構成部分であり、ハードウェア回路として構成されている。監視要素３６は、ディジタル信号の符号に基づいて、アークタンジェント値αの角度跳躍を監視する。監視要素３６は角度跳躍を認識したとき、対応する警報信号Ｗを平均値形成器１８に出力する。したがって、平均値形成器１８は、発生する角度跳躍を実際位置ｐの算定時に考慮する。

このために、平均値形成器１８は、内部において平均値形成そのもののために必要であるよりも多い少なくとも１つのビットにより動作するように設計されている。この付加的なビットは、平均値形成器１８の許容し得る値範囲を倍加するため、もしくは付加的なビットよりも多い範囲に拡張するために使用される。したがって、警報信号発生時には供給されるアークタンジェント値αに、２πに相当する計数値を加算することができる。同様に、供給されるアークタンジェント値αからこの計数値を減算することもできる。計数値が加算されるか、それとも減算されるかは、警報信号Ｗによって決定される。それゆえ、警報信号Ｗから、角度跳躍が発生したかどうか、そして場合によってはどの方向に発生したかが認識可能でなければならない。

したがって、本発明による方法によってアークタンジェント値αが（場合によっては基礎補正値Ｏ１’，Ｏ２'，Ａ'，φ’も）テーブル化されて保存されている規模の大きいメモリを設けることがもはや必要でない。したがって、評価ブロック９およびそれの構成要素を集積回路内に集積化すること、もしくは集積回路として構成することが容易に可能である。

本発明による評価回路の概観接続を示すブロック図 図１の評価回路の一部を示すブロック図 補正値投入ブロックを示すブロック図 図３の補正値投入ブロックの回路技術的実現例を示すブロック図 計算ブロックの回路技術的実現例を示すブロック図 補正値算定ブロックの入力部分の回路技術的実現例を示すブロック図 補正値算定ブロックの出力部分の回路技術的実現例を示すブロック図 補正値算定ブロックの出力部分の回路技術的実現例を示すブロック図 補正値算定ブロックの出力部分の回路技術的実現例を示すブロック図 補正値算定ブロックの出力部分の回路技術的実現例を示すブロック図 レジスタへの角度範囲の割り当てを示すダイアグラム

符号の説明

１ 移動要素
２ 発信器円板
３ マーキング要素
４ センサユニット
５ センサユニット
６ 評価回路
７ ＡＤ変換器
８ ＡＤ変換器
９ 評価ブロック
１０ 同期化回路
１１ 制御装置
１２ 周波数調節器
１３ 低域通過フィルタ
１４ 低域通過フィルタ
１５ 計算ブロック
１６ 補正値算定ブロック
１７ 周期カウンタ
１８ 平均値形成器
１９ 補正値投入ブロック
２０ 加算器
２１ 加算器
２２ 加算器
２３ 掛算器
２４ 掛算器
２５ レジスタ
２５’ 選択器
２６ フラグ
２６’ トリガ要素
２７ メモリ
２８ 和形成器
２９ レジスタ
３０ リミッタ
３１ 差形成器
３２ 掛算器
３３ 変化値算定回路
３４ 和形成器
３５ 駆動装置
３６ 監視要素
４０１ レジスタ
４０２ レジスタ
４０３ 加算器
４０４ レジスタ
４０５ ビット幅低減器
４０６ シフトレジスタ
４０７ アンドゲートアレイ
４０８ ビット幅拡張器
４０９ ビットシフタ
４１０ アンドゲートアレイ
５０１ 選択器
５０２ インバータ
５０３ 符号判別器
５０４ ビット幅拡張器
５０５ 選択器
５０６ 選択器
５０７ 加算器／減算器
５０８ レジスタ
５０９ ビットシフタ
５１０ 符号判別器
５１１ インバータ
５１２ 固定値メモリ
５１３ ビット幅拡張器
５１４ ビット幅低減器
５１５ レジスタ

Claims (32)

1. アナログ第１信号およびアナログ第２信号のための評価方法であって、位置固定の要素に対して相対的に移動する要素（１）の時間的に一様な移動時にアナログ信号がほとんど正弦波状でありかつ互いにほぼ９０°だけ位相がずれていて、アナログ信号により位置固定の要素に対して相対的に移動する要素（１）の実際位置（ｐ）が算定可能であり、移動要素（１）の最大速度（ｖｍａｘ）での移動時にアナログ信号が対応する最大周波数（ｆＭ）を有し、しかも、
   各１つのセンサユニット（４，５）がアナログ第１信号もしくはアナログ第２信号を検出して、それぞれ１つのＡＤ変換器（７，８）に供給し、
   各ＡＤ変換器（７，８）は、これに供給されるアナログ信号を走査周波数（ｆＡ）にてディジタル化し、対応するディジタル信号を、ハードウェア回路として構成されている評価ブロック（９）に供給し、
   評価ブロック（９）は、ディジタル信号に基づいてリアルタイムで、ディジタル信号に対応するアークタンジェント値（α）および第１信号および第２信号のための補正値（Ｏ１，Ｏ２，Ａ，φ）を求め、
   ＡＤ変換器（７，８）の走査周波数（ｆＡ）が最大周波数（ｆＭ）の２倍よりも大きい評価方法において、
   ディジタル信号が、評価ブロック（９）内においてアークタンジェント値（α）をリアルタイムで算定する計算ブロック（１５）に供給され、
   計算ブロック（１５）は、供給されるディジタル信号に基づいて、対応するベクトル長（ｒ）を算定し、かつ、アークタンジェント値（α）およびベクトル長（ｒ）を、ハードウェア回路として構成されている補正値算定ブロック（１６）に供給し、
   補正値算定ブロック（１６）は、それぞれ角度範囲（α１・・・α８）を割り当てられている多数のレジスタ（２５）を有していて、アークタンジェント値（α）に基づいて、レジスタ（２５）のうちのアークタンジェント値（α）が存在している角度範囲（α１・・・α８）を有するものを選択すると供に、ベクトル長（ｒ）を、選択されたレジスタ（２５）に保存し、かつ、レジスタ（２５）に保存されたベクトル長（ｒ）に基づいて、補正値（Ｏ１，Ｏ２，Ａ，φ）を更新することを特徴とする、アナログ第１信号およびアナログ第２信号のための評価方法。
2. ＡＤ変換器（７，８）と評価ブロック（９）との間に、ハードウェア回路として構成されている補正値投入ブロック（１９）が配置されていて、
   評価ブロック（９）は、補正値（Ｏ１，Ｏ２，Ａ，φ）を補正値投入ブロック（１９）に供給し、
   補正値投入ブロック（１９）は、ディジタル信号を補正値（Ｏ１，Ｏ２，Ａ，φ）だけ補正して、その補正されたディジタル信号を評価ブロック（９）に出力することを特徴とする請求項１記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
3. 補正値算定ブロック（１６）は、ベクトル長（ｒ）の各保存時に、選択されたレジスタ（２５）に割り当てられたフラグ（２６）をセットし、
   補正値算定ブロック（１６）は、全てのフラグ（２６）がセットされているときにのみ、補正値（Ｏ１，Ｏ２，Ａ，φ）を更新し、
   補正値算定ブロック（１６）は、補正値（Ｏ１，Ｏ２，Ａ，φ）の更新に関連して全てのフラグ（２６）をリセットすることを特徴とする請求項１記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
4. 補正値算定ブロック（１６）は、補正値（Ｏ１，Ｏ２，Ａ，φ）を内部メモリ（２７）に保存し、
   補正値算定ブロック（１６）は、補正値（Ｏ１，Ｏ２，Ａ，φ）の更新のために先ず、レジスタ（２５）に保存されたベクトル長（ｒ）に基づいて、ハードウェア回路として構成されている変化値算定回路（３３）において補正値変化値（Ｏ１"，Ｏ２"，Ａ"，φ"）を算定し、
   補正値算定ブロック（１６）は、アキュムレータ（２７）において補正値変化値（Ｏ１"，Ｏ２"，Ａ"，φ"）を補正値（Ｏ１，Ｏ２，Ａ，φ）に加算して、新たな補正値（Ｏ１，Ｏ２，Ａ，φ）として保存することを特徴とする請求項１又は３記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
5. 補正値算定ブロック（１６）は、レジスタ（２５）に保存されたベクトル長（ｒ）に基づいて、先ず和および差形成器（３４，３１）において、和および差形成によって基礎補正値（Ｏ１’，Ｏ２’，Ａ’，φ’）を算定し、
   補正値算定ブロック（１６）は、基礎補正値（Ｏ１’，Ｏ２’，Ａ’，φ’）に掛算器（３２）において重み係数（ｗ１・・・ｗ４）と掛算し、
   補正値変化値（Ｏ１”，Ｏ２”，Ａ”，φ”）は、重み係数（ｗ１・・・ｗ４）を掛算された基礎補正値（Ｏ１’，Ｏ２’，Ａ’，φ’）に相当することを特徴とする請求項４記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
6. 補正値算定ブロック（１６）が補正値（Ｏ１，Ｏ２，Ａ，φ）を更新する基礎となるレジスタ（２５）の角度範囲（α１・・・α８）は、全体として３６０°よりも少ない角度を覆っていることを特徴とする請求項１乃至５の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
7. 走査周波数（ｆＡ）は、少なくとも最大周波数（ｆＭ）の４倍の大きさであることを特徴とする請求項１乃至６の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
8. 走査周波数（ｆＡ）は、少なくとも最大周波数（ｆＭ）の８倍の大きさであることを特徴とする請求項１乃至６の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
9. 走査周波数（ｆＡ）は、少なくとも最大周波数（ｆＭ）の１６倍の大きさであることを特徴とする請求項１乃至６の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
10. 第１信号および第２信号のための補正値（Ｏ１，Ｏ２，Ａ，φ）は、２つのオフセット補正値（Ｏ１，Ｏ２）、少なくとも１つの振幅補正値（Ａ）および少なくとも１つの位相補正値（φ）を含むことを特徴とする請求項１乃至９の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
11. 同期化回路（１０）に、クロック周波数（ｆＴ）を有するクロック信号（Ｔ）が供給され、
    同期化回路（１０）は、走査周波数（ｆＡ）がクロック周波数（ｆＴ）の整数倍となるように、走査周波数（ｆＡ）をクロック周波数（ｆＴ）に基づいて調整し、
    同期化回路（１０）は、走査周波数（ｆＡ）をＡＤ変換器（７，８）および評価ブロック（９）に供給することを特徴とする請求項１乃至１０の１つに記載の評価方法。
12. 同期化回路（１０）は、クロック信号（Ｔ）のエッジに基づいてトリガ信号（ｉｒｑ）を評価ブロック（９）に出力し、評価ブロック（９）は、トリガ信号（ｉｒｑ）の印加時に移動要素（１）の実際位置（ｐ）を求めて出力することを特徴とする請求項１１記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
13. 評価ブロック（９）は、アークタンジェント値（α）に基づいて求められた移動要素（１）の多数の位置を平均化し、平均値が実際位置（ｐ）に相当することを特徴とする請求項１２記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
14. 評価ブロック（９）は、アークタンジェント値（α）の角度跳躍を監視し、発生した角度跳躍を実際位置（ｐ）の算定時に考慮することを特徴とする請求項１３記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
15. アナログ信号がディジタル化前に境界周波数（ｆＧ）にて低域通過フィルタ処理され、境界周波数（ｆＧ）が最大周波数（ｆＭ）と走査周波数（ｆＡ）との間にあることを特徴とする請求項１乃至１４の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価方法。
16. アナログ第１信号およびアナログ第２信号のための評価回路であって、位置固定の要素に対して相対的に移動する要素（１）の時間的に一様な移動時にアナログ信号がほとんど正弦波状でありかつ互いにほぼ９０°だけ位相がずれていて、アナログ信号により位置固定の要素に対して相対的に移動する要素（１）の実際位置（ｐ）が算定可能であり、移動要素（１）の最大速度（ｖｍａｘ）での移動時にアナログ信号が対応する最大周波数（ｆＭ）を有し、ＡＤ変換器（７，８）および評価ブロック（９）を備え、
    ＡＤ変換器（７，８）にアナログ第１信号もしくはアナログ第２信号が供給可能であり、
    ＡＤ変換器（７，８）によって、これに供給されるアナログ信号が走査周波数（ｆＡ）にてディジタル化可能であり、
    ＡＤ変換器（７，８）によって、これに供給されるアナログ信号に対応するディジタル信号が出力可能であり、
    評価ブロック（９）は、ハードウェア回路として構成されており、
    ＡＤ変換器（７，８）は、これによって出力されるディジタル信号の供給のために評価ブロック（９）に接続されており、
    評価ブロック（９）は、評価ブロック（９）がこれに供給されるディジタル信号に基づいてリアルタイムで、ディジタル信号に対応するアークタンジェント値（α）および第１信号および第２信号のための補正値（Ｏ１，Ｏ２，Ａ，φ）を求めるように構成されており、
    ＡＤ変換器（７，８）の走査周波数（ｆＡ）が最大周波数（ｆＭ）の２倍よりも大きい評価回路において、
    評価ブロック（９）は、内部に、ディジタル信号を供給されてアークタンジェント値（α）をリアルタイムで算定する計算ブロック（１５）を備えており、
    計算ブロック（１５）は、これに供給されるディジタル信号に基づいて、アークタンジェント値（α）をリアルタイムで算定すると供に、対応するベクトル長（ｒ）を算定し、それらアークタンジェント値（α）およびベクトル長（ｒ）を、ハードウェア回路として構成されている補正値算定ブロック（１６）に供給し、
    補正値算定ブロック（１６）は、それぞれ角度範囲（α１・・・α８）を割り当てられている多数のレジスタ（２５）を有していて、アークタンジェント値（α）に基づいて、レジスタ（２５）のうちのアークタンジェント値（α）が存在している角度範囲（α１・・・α８）を有するものを選択し、ベクトル長（ｒ）を、選択されたレジスタ（２５）に保存し、かつ、レジスタ（２５）に保存されたベクトル長（ｒ）に基づいて、補正値（Ｏ１，Ｏ２，Ａ，φ）を更新することを特徴とする、アナログ第１信号およびアナログ第２信号のための評価回路。
17. ＡＤ変換器（７，８）と評価ブロック（９）との間に、ハードウェア回路として構成された補正値投入ブロック（１９）が配置されており、
    補正値投入ブロック（１９）に、評価ブロック（９）から補正値（Ｏ１，Ｏ２，Ａ，φ）が、そしてＡＤ変換器（７，８）からディジタル信号が供給され、
    補正値投入ブロック（１９）は、ディジタル信号を補正値（Ｏ１，Ｏ２，Ａ，φ）だけ補正し、
    補正値投入ブロック（１９）は、補正されたディジタル信号を評価ブロック（９）に出力することを特徴とする請求項１６記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
18. 各レジスタ（２５）にフラグ（２６）が割り当てられており、
    補正値算定ブロック（１６）は、ベクトル長（ｒ）の各保存時に、選択されたレジスタ（２５）に割り当てられたフラグ（２６）をセットし、
    補正値算定ブロック（１６）は、全てのフラグ（２６）がセットされているときにのみ、補正値（Ｏ１，Ｏ２，Ａ，φ）を更新し、
    補正値算定ブロック（１６）は、補正値（Ｏ１，Ｏ２，Ａ，φ）の更新に関連して全てのフラグ（２６）をリセットすることを特徴とする請求項１６記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
19. 補正値算定ブロック（１６）は内部にメモリ（２７）を有し、このメモリ（２７）に補正値算定ブロック（１６）が補正値（Ｏ１，Ｏ２，Ａ，φ）を保存し、
    補正値算定ブロック（１６）は、ハードウェア回路として構成されている変化値算定回路（３３）を有し、変化値算定回路（３３）により補正値算定ブロック（１６）が補正値変化値（Ｏ１”，Ｏ２”，Ａ”，φ”）を算定し、
    メモリ（２７）は、アキュムレータとして構成されていて、アキュムレータにおいて補正値変化値（Ｏ１”，Ｏ２”，Ａ”，φ”）は補正値（Ｏ１，Ｏ２，Ａ，φ）に加算されて、新たな補正値（Ｏ１，Ｏ２，Ａ，φ）として保存されることを特徴とする請求項１６又は１８記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
20. 変化値算定回路（３３）は、基礎補正値（Ｏ１'，Ｏ２'，Ａ'，φ'）の算定のための和および差形成器（３４，３１）を有し、その和および差形成器（３４，３１）には、レジスタ（２５）に保存されたベクトル長（ｒ）が供給され、
    和および差形成器（３４，３１）の後段には、掛算器（３２）が配置されていて、その掛算器（３２）には、基礎補正値（Ｏ１'，Ｏ２'，Ａ'，φ'）および重み係数（ｗ１・・・ｗ４）が供給され、
    かつ、その掛算器（３２）は、基礎補正値（Ｏ１’，Ｏ２’，Ａ’，φ’）および重み係数（ｗ１・・・ｗ４）に基づいて、補正値変化値（Ｏ１”，Ｏ２”，Ａ”，φ”）を算定することを特徴とする請求項１９記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
21. 補正値算定ブロック（１６）が補正値（Ｏ１，Ｏ２，Ａ，φ）を更新する基礎となるレジスタ（２５）の角度範囲（α１・・・α８）は、全体として３６０°よりも少ない角度を覆っていることを特徴とする請求項１６乃至２０の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
22. 走査周波数（ｆＡ）は、少なくとも最大周波数（ｆＭ）の４倍の大きさであることを特徴とする請求項１６乃至２１の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
23. 走査周波数（ｆＡ）は、少なくとも最大周波数（ｆＭ）の８倍の大きさであることを特徴とする請求項１６乃至２１の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
24. 走査周波数（ｆＡ）は、少なくとも最大周波数（ｆＭ）の１６倍の大きさであることを特徴とする請求項１６乃至２１の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
25. 第１信号および第２信号のための補正値（Ｏ１，Ｏ２，Ａ，φ）は、２つのオフセット補正値（Ｏ１，Ｏ２）、少なくとも１つの振幅補正値（Ａ）および少なくとも１つの位相補正値（φ）を含むことを特徴とする請求項１６乃至２４の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
26. 同期化回路（１０）には、クロック周波数（ｆＴ）を有するクロック信号（Ｔ）が供給され、
    同期化回路（１０）は、走査周波数（ｆＡ）がクロック周波数（ｆＴ）の整数倍となるように、走査周波数（ｆＡ）をクロック周波数（ｆＴ）に基づいて調整し、
    同期化回路（１０）は、走査周波数（ｆＡ）をＡＤ変換器（７，８）および評価ブロック（９）に供給することを特徴とする請求項１６乃至２５の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
27. 同期化回路（１０）は、クロック信号（Ｔ）のエッジに基づいてトリガ信号（ｉｒｑ）を評価ブロック（９）に出力し、評価ブロック（９）は、トリガ信号（ｉｒｑ）の印加時に移動要素（１）の実際位置（ｐ）を求めて出力することを特徴とする請求項２６記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
28. 計算ブロック（１５）の後段には、アークタンジェント値（α）に基づいて算定された移動要素（１）の多数の位置の平均値形成によって移動要素（１）の実際位置（ｐ）を求めるための平均値形成器（１８）が配置されていることを特徴とする請求項２７記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
29. 評価ブロック（９）は、アークタンジェント値（α）の角度跳躍を監視するための監視要素（３６）を有し、
    監視要素（３６）は、角度跳躍の際に相応の信号を平均値形成器（１８）に出力し、
    平均値形成器（１８）は、角度跳躍を実際位置（ｐ）の算定時に考慮することを特徴とする請求項２８記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
30. ＡＤ変換器（７，８）の前段には低域通過フィルタ（１３，１４）が配置されていて、低域通過フィルタ（１３，１４）は、最大周波数（ｆＭ）と走査周波数（ｆＡ）との間にある境界周波数（ｆＧ）を有することを特徴とする請求項１６乃至２９の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
31. 計算ブロック（１５）がＣＯＲＤＩＣブロックとして構成されていることを特徴とする請求項１６乃至３０の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価回路。
32. 評価ブロック（９）が、当該評価回路自体のアプリケーションに特化した固有の機能を備えた集積回路として構成されたものであることを特徴とする請求項１６乃至３１の１つに記載の、アナログ第１信号およびアナログ第２信号のための評価回路。

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