WO1998054650A1 - Dispositif de communication dma - Google Patents

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WO1998054650A1
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communication
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cpu
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Hideki Ishibashi
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Sanyo Electric Co., Ltd.
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal

Definitions

  • the present invention relates to a communication DMA device, particularly when outputting image data captured by a digital still camera to a personal computer, releases the data bus from the CPU and outputs the image data stored in the DRAM via a communication line. And a communication DMA device.
  • the captured image data is usually stored in a DRAM, and the stored image data is read out by a CPU and transferred to a recording medium and stored as an image, or transferred to a display device to transfer the image. Can be projected.
  • DRAM can use areas other than the image data area as work areas for various processes.
  • the recording medium usually stores image data compressed in JPEG format, and an appropriate size for transmission from here.
  • the image data is read out, written once to the DRAM work area, and the CPU reads out the image data as transmission data and writes it to the communication circuit, so that the transmission data is output serially.
  • the CPU In order to speed up communication, the CPU must be dedicated to communication control, and other processing cannot be performed during that time.
  • the CPU that controls the camera is rarely controlled by an 8-bit bus, and is generally controlled by a 16- to 32-bit bus.
  • communication is generally processed in 8- bit units
  • Well-known 8251 etc. are also processed in 8 bits as initial communication chips. Therefore, if the CPU being controlled is a 32 bit bus, the bus data will be 4 bytes of 7 to 0, 15 to 8, 23 to: 16 and 31 to 24 bits. The data is divided into 7 to 0 bits, which can be written to the communication circuit as it is. However, 31 to 8 bits must be written to the communication circuit after being reassigned to 7 to 0 bits. For this reason, the load on the CPU becomes larger than when 32 bits of data are transferred at once, and the processing speed of the CPU is reduced as a result. In particular, when image data is directly transferred from the camera to the printer, very high-speed transmission was required, which exceeded the processing capacity of the CPU.
  • the present invention reduces the burden on the CPU and enables communication DM capable of high-speed transfer.
  • A is to provide equipment. Disclosure of the invention
  • the present invention relates to a communication DMA device for sharing a data bus between a CPU, a communication circuit, and a memory, and outputting transmission data stored in the memory to the outside via the communication circuit.
  • the data to be transmitted on the memory is stored by the control, and information indicating the area to be transmitted, information indicating the data capacity to be transmitted, and information indicating the start of communication are stored in the register, and the transmission data having a predetermined bit width is stored in the memory.
  • the CPU requests the release of the data bus, and after reading is completed, the bus is immediately connected to the CPU by the bus switching request circuit, and the data read from the memory via the data bus based on the information stored in the register Is temporarily stored in the temporary storage circuit, and the data of the predetermined bit width stored at the time is divided and output to the outside via the communication circuit in units of several bits.
  • the CPU in performing serial communication control, can execute transmission by executing a few instructions, thereby avoiding occupation of the CPU for communication control, and the time taken for this. Can be spent on other processing.
  • the communication data once DMA is processed by monitoring the flag of the communication circuit, regardless of the state of the data bus, so that there is no gap between the transmission data and the transmission data. .
  • the communication system DMA occupies the data bus Since the interval can be shortened, it does not hinder the processing of the CPU very much, so that not only high-speed communication can be performed, but also high-speed processing can be performed as a whole system.
  • the number of times data is read from the memory or the number of data given to the communication circuit is counted by a counting circuit, and the counted value is output to a data bus, and the CPU counts the counted value via the data bus. Is read.
  • the data bus is released to the device, and the processing of the device ends. Later, when the communication DMA device performs processing and the bus release request of the communication DMA device is first and another device requests the bus release during the processing, the processing is interrupted by the communication DMA device and the other device requests the bus release. After giving up the data bus, after the processing is completed, the data bus is returned to the replay communication DMA device and processing is resumed.
  • FIG. 1 is a circuit diagram of one embodiment of the present invention.
  • 2A to 2H are time charts showing the timing of the transmission DMA processing.
  • FIGS. 3A to 3I are time charts showing transmission data write control timing during transmission DMA.
  • FIGS. 4A to 4D are time charts showing the timing of bus control during transmission DMA.
  • the data bus width of CPU 1 is comprised of 32 bits.
  • DRAM 2 is connected to this data bus, and register 7 is connected via input buffer 3a.
  • the transmission buffer 16 and the selector 18 are connected.
  • image data captured by a digital still camera is stored as transfer data.
  • the CPU write control circuit 4 A DMA write control circuit 5 and a DRAM address circuit 6 are provided.
  • the DMA control circuit 10 performs DMA control for reading data stored in the DRAM 2 without passing through the CPU 1 when the CPU 1 disconnects the data bus.
  • the CPU 1 stores the starting address, address width, and transfer start flag of the DRAM 2 via the address decoder 8, and the DMA control circuit 10 sends the data from the DRAM 2 based on these control data.
  • Read the data The read data is applied to transmission buffer 16.
  • the transmission buffer 16 has areas 16a to 16d for storing 4-byte data one byte at a time.
  • the data for each byte is selected by the selector 17 and the selector 18 is further stored in the transmission buffer 16.
  • the data is written to the communication circuit 14 via an external device and output to the outside.
  • the word counter 21 counts the number of words of the data written in the communication circuit 14, and the byte counter 22 counts the number of bytes.
  • the CPU 1 can read the counts of the code counter 21 and the byte counter 22 via the output buffer 3 b and the selector 23 under the control of the read control circuit 19 and the address decoder 20. it can.
  • Communication circuit 14 shall be compatible with 8251.
  • the 8251 communication circuit is in a mode setting waiting state in the initial state. Therefore, the CPU 1 needs to write mode data to the communication circuit 14.
  • the CPU 1 executes the process of writing to the address corresponding to the mode command of the communication circuit 14, the addresses of the communication circuit system are assigned to the CPU write control circuit 11 and the address decoder 12 in advance.
  • the mode data is written into the communication circuit 14 via the write control circuit 13 and the selector 18.
  • the start bit and stop bit are both set to 1 bit
  • the character length is set to 8 bits
  • the baud rate is set to X16 mode in asynchronous communication.
  • the communication circuit 14 waits for the command setting, so the command is set by writing the same address again from CP.U1.
  • the transmission enable is set to active.
  • the transmission enable When the transmission enable is set to active, the transmission data is written to the communication circuit 14. Then, the write data is output serially.
  • the transmit enable signal When the transmit enable signal is activated, the transmit ready signal (TXRDY) is activated.
  • TXRDY transmit ready signal
  • the setting of the DMA control circuit 10 is performed.
  • This setting is controlled by the register 7, the address decoder 8, and the latch generation circuit 9.
  • An address is assigned to each of several registers that control the DMA control circuit 1, and control data from the CPU 1 is stored in a predetermined register.
  • the control data is a storage start address indicating an area in which the transfer data of the DRAM 2 is stored, an address width, and a transfer start flag.
  • the 1st data is read from the DRAM 2 as the first transfer data. This code is equal to the data width of CPU 1, which is 32 bits here.
  • the data read by the DMA control circuit 10 is stored in the transmission buffer 16 by the latch control of the latch control circuit 15.
  • the 32-bit transfer data is stored in the areas 16a to 16d one byte at a time.
  • the selector 17 is switched every time one byte is counted, and by selecting the selector 18 as the transmission buffer side, a buffer of 8 to 0 bits is selected and the write control is performed.
  • the circuit 13 writes the data to the communication circuit 14 as transmission data.
  • FIGS. 2A to 2H are time charts showing transmission DMA processing timing.
  • the transmission enable of the communication circuit 14 is set to active at the rise of the clock signal, and the transmission ready signal (TXRDY) shown in FIG. 2B becomes active. It is shown that. After TXRDY becomes active, the transfer start flag is set to active at the timing shown in [b].
  • the DMA control circuit 10 detects the transfer start flag, the interrupt flag IRL is disabled, and the DMA control circuit 10 sets the data buffer at the timing [c] as shown in FIG. 2C. Request that CPU 1 release the resources.
  • the address of the DRAM 2 is connected to the start address, and the count values of the side counter 21 and the byte counter 22 shown in FIGS. 2G and 2H are set to 0, respectively.
  • CPU 1 reports that it has released the bus with [d] after the access to its own data bus is completed, as shown in Figure 2D.
  • the DMA control circuit 10 reads the data whose head address set in the DRAM 2 is one word from the DRAM 2 and stores it in the transmission buffer 16 at the same time.
  • the bus release request is released, and CPU 1 releases the bus release at the timing of [f].
  • the TXRDY is disabled at the timing of [g], and it is determined that one byte of data has been transmitted.
  • the counts of the counter 21 and the byte counter 22 are incremented, and the DRAM address circuit 6 increments the address of the DRAM 2.
  • the communication circuit 14 outputs serial transmission data and waits until the next TXRDY is given.
  • the transmission ready signal becomes active again at the timing of [h].
  • the byte counter 22 counts the untransmitted data in one word, the selector 17 selects and writes the data to the communication circuit 14, and only the byte counter 22 is incremented at the timing of [i]. Then, the transmission ready signal is disabled.
  • FIGS. 3A to 3I are diagrams showing the write control timing of the transmission data of the transmission DMA.
  • FIGS. 3A to 3I show the timing when the word data is transferred twice.
  • FIGS. 2A to 2H described above are the timing charts of FIGS. 3A to 3I. It can be said that this is an expanded version of the timing.
  • the first transfer mode immediately after the start of the transfer corresponds to TO as shown in FIG. 3E.
  • the first transfer word TO is read from the DRAM 2 and stored in the transmission buffer 16, and the lower 8 bits are selected.
  • the lower 8 bits correspond to T00.
  • TOO is stored in the communication circuit 14
  • TOD is serially output from TXD of the communication circuit 14, as shown in FIG. 3G.
  • According to the setting of the first 8251 first, one bit of the start bit is output, and then the data corresponding to TO 0 is output. At the end, a stop bit is output and transmission of one byte is completed.
  • the second write (TOl) to the fourth byte (TO3) are repeatedly written and transmitted to the communication circuit 14, and the second write (T01) is read from the DRAM2.
  • the fifth byte (T10) to the eighth byte ( ⁇ 13) are processed.
  • the code counter 21 counts 2 and the byte counter 22 counts 4, and the data corresponding thereto is written to the communication circuit 14, and the data shown in FIG.
  • the DMA control circuit 10 recognizes the end of DMA, notifies the CPU 1 by activating IRL as a DMA end interrupt signal, and ends a series of processing.
  • the count counter 21 and the byte counter 22 receive the respective count values to the CPU 1 through the selector 23 under the control of the read control circuit 19 and the address decoder 20, CPU 1 can read each count value.
  • the read control circuit 19 selects data to be read based on the read control signal of CPU 1 and the address.
  • the address decoder 25 is assigned an address corresponding to the data to be read, and transfers the decoded value to the read control circuit 19.
  • the selector 23 selects data to be read according to a selection signal from the read control circuit 19. By reading this value, the CPU 1 can grasp the progress of transmission. Also, when a request to stop transmission is received from a communication destination and DMA is interrupted, the remaining data count can be determined.
  • the data bus is used not only by the communication DMA, but also by releasing the data bus from CPU 1 to display images and reading Z-write DRAM 2. is there.
  • the display of the image will affect the display unless it is accessed at a certain timing. Read / write of image display DRAM is prioritized.
  • FIGS. 4A to 4D are diagrams showing the timing of bus control during transmission DMA.
  • the block of the image display system requests the bus release at the timing of [a].
  • CPU 1 releases the bus when it has completed its access.
  • the communication system shown in Fig. 4B requests the bus release at the timing of [b]
  • the communication system monitors the bus release request of the image display system.
  • the image display system is in the process of requesting the bus release.
  • the communication system waits for processing. Assume that the image display system releases the bus release at the timing of [c].
  • the communication system recognizes this and starts its own processing.
  • CPU 1 connects the bus to itself.
  • the period ⁇ a> is the processing period of the image display system
  • the period ⁇ b> is the processing period of the communication system
  • the period ⁇ c> is the period during which the CPU 1 can access.
  • the communication system requests the bus release again at the timing [e].
  • CPU 1 receives this signal and releases the bus, and the communication system starts processing.
  • the image display system requests the bus release at the timing of [f].
  • the communication system recognizes this, suspends processing, and has a bus in the image display system. Image processing ends at the timing of [g], and the bus release request is released. The communication system recognizes this and restarts processing. Processing ends at the timing of [h], the bus release request is released, and CPU 1 connects itself to the bus.
  • the bus release request is returned to CPU 1 by an AND signal of the image display system and the communication system, and CPU 1 does not know which process is being executed during the bus release period.
  • the communication DMA device releases the data bus from the CPU and outputs the image data stored in the DRAM to the communication circuit when the image data captured by the digital still camera is output to the personal computer. Suitable for output via.

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Description

明細書 通信 DMA装置 技術分野
この発明は通信 DMA装置に関し、 特にディジタルスチールカメラで撮像した 画像データをパーソナルコンピュータに出力するときに、 C PUからデータバス を解放し、 DRAMに記憶している画像データを通信回線を介して出力するよう な通信 DMA装置に関する。 背景技術
ディジタルスチールカメラなどにおいては、 通常、 撮像した画像データを DR AMに格納し、 格納した画像データを CPUが読出し、 記録媒体に転送して画像 として保存したり、 また表示装置に転送して画像を映し出すことができる。 DR AMは画像データ領域以外の領域をさまざまな処理のワーク領域として利用する ことが可能である。 たとえば、 画像データをシリアル通信インタフェースでパー ソナルコンピュータなどに転送する場合、 記録媒体には通常 J PEGフォーマツ トに圧縮した画像データが格納されており、 ここから送信する上での適当なサイ ズ分の画像データを読出し、 一旦 DRAMのワーク領域に書込み、 CPUが送信 データとして画像データを読み、 通信回路に書込むことによってシリアルに送信 データが出力される。
この処理を繰返して、 ワークへの画像データをすベて送信し終われば、 次の送 信サイズ分の画像データが読出され、 DRAMに書込み、 先と同様の処理が繰返 されて送信が続けられる。
ただし、 通信を高速化するためには、 CPUは通信制御に専有させる必要があ り、 その間他の処理ができない。 また、 カメラを制御する CPUは通常 8ビット バスで制御することは少なく、 16〜 32ビットバスで制御されるのが一般的で ある。
一方、 通信の方は、 8ビット単位で処理されるのが一般的であり、 非同期/同 期通信チップとして、 周知の 8 2 5 1なども 8ビットで処理されている。 したが つて、 仮に制御している C P Uが 3 2ビッ トバスであればバスのデータは 7〜0， 1 5〜8， 2 3〜： 1 6， 3 1 ~ 2 4ビッ トの 4バイ トに分けられ、 7〜0ビッ ト のデータはそのまま通信回路に書込むことができるが、 3 1〜8ビットのデータ は 7〜0ビットに再割付した後に通信回路に書込む必要がある。 このため、 3 2 ビットのデータを一括して転送する場合に比べて、 C P Uの負担が大きくなり、 結果的に C P Uの処理速度が遅くなつてしまう。 特に、 カメラからプリンタへ直 接画像データを転送する場合、 非常に高速の伝送が要求され、 C P Uの処理能力 を超えてしまうという問題点があった。
それゆえに、 この発明は C P Uの負担を軽減し、 高速の転送が可能な通信 DM
A装置を提供することである。 発明の開示
この発明は、 C P Uと通信回路とメモリとがデータバスを共有し、 メモリに記 憶されている送信データを通信回路を介して外部に出力するための通信 DMA装 置であって、 C P Uからの制御によりメモリ上の送信すべきデータが格納されて 、る領域を示す情報と送信すべきデータ容量を示す情報と通信開始を示す情報と がレジスタに記憶され、 所定のビット幅の送信データをメモリから読出すために
C P Uからデータバスの解放が要求され、 読出終了後バス切換要求回路により直 ちにデータバスが C P Uに接続され、 レジスタに記憶されている情報に基づいて メモリからデータバスを介して読出されたデータが一時記憶回路に一時記憶され、 —時記憶されている所定のビット幅のデータが分割して数ビットずつ通信回路を 介して外部に出力される。
したがって、 この発明に従えば、 C P Uはシリアルな通信制御を行なう上で、 数命令の実行で送信を実行することができ、 C P Uを通信制御に専有することを 回避でき、 これにかかっていた時間を他の処理に費やすことができる。 しかも、 一旦 DMAされた通信データはデータバスの状態にかかわらず、 通信回路のフラ グを監視することによって送信処理されるので、 送信データと送信データとの間 に隙間のない送信が可能となる。 また、 通信系 DMAがデータバスを専有する期 間を短くできるので、 C P Uの処理の妨げになることが非常に少なく、 したがつ て高速の通信が可能になるだけでなく、 システム全体として高速処理が可能とな る。
より好ましい実施例では、 メモリからデータを読出した回数または通信回路に 与えたデータの回数が計数回路によって計数され、 この計数値がデータバスに出 力され、 C P Uはそのデータバスを介して計数値を読取る。
さらに、 他の好ましい実施例では、 他の装置がデータバスの解放を要求した場 合に、 その装置のバス解放要求が先の場合、 その装置にデータバスを解放し、 そ の装置の処理終了後に通信 DM A装置が処理を行ない、 通信 DM A装置のバス解 放要求が先でその処理中にその他の装置がバス解放を要求した場合、 通信 DMA 装置によって処理を中断し、 その他の装置にデータバスを譲り、 その処理終了後 に再ぴ通信 DMA装置にデータバスを戻して処理が再開される。 図面の簡単な説明
第 1図はこの発明の一実施例の回路図である。
第 2 A図〜第 2 H図は送信 DMA処理のタイミングを示すタイムチヤ一トであ る。
第 3 A図〜第 3 I図は送信 DMA時の送信データの書込制御タイミングを示す タイムチャートである。
第 4 A図〜第 4 D図は送信 DMA時のバス制御のタイミングを示すタイムチヤ ートである。 発明を実施するための最良の形態
本発明をより詳細に説明するために、 添付の図面に従ってこれを説明する。 第 1図を参照して、 C P U 1のデータバス幅は 3 2ビッ トで構成されており、 この データバスには D R AM 2が接続されるとともに、 入力バッファ 3 aを介してレ ジスタ 7.と送信バッファ 1 6とセレクタ 1 8とが接続されている。 D R AM 2に は、 ディジタルスチールカメラで撮像された画像データが転送データとして記憶 されている。 この D R AM 2を書込制御するために、 C P Uライ ト制御回路 4と DMAライ ト制御回路 5と DRAMァドレス回路 6とが設けられている。
DM A制御回路 10は CPU 1がデータバスを切り離しているとき、 DRAM 2に記憶されているデータを CPU 1を介することなく読出すための DMA制御 を行なう。 レジスタ 7には、 ア ドレスデコーダ 8を介して CPU 1によって DR AM 2の格納先頭ァドレスとァドレス幅と転送開始フラグがストァされており、 これらの制御データに基づいて D M A制御回路 10は D R A M 2からデータを読 出す。 読出されたデータは送信バッファ 16に与えられる。 送信バッファ 16は 4バイ トのデータを 1バイ トずつストァするためのェリア 16 a〜16 dを有し ており、 それぞれのバイ トごとのデータがセレクタ 1 7で選択され、 さらにセレ クタ 18を介して通信回路 14に書込まれて外部に出力される。
ワードカウンタ 21は通信回路 14に書込まれたデータのワード数を計数し、 バイ トカウンタ 22は同じくバイ ト数を計数する。 CPU 1はデータバスが接続 されているとき、 リード制御回路 1 9とアドレスデコーダ 20の制御により、 出 力バッファ 3 bとセレクタ 23を介してヮードカウンタ 21およびバイ トカウン タ 22の計 直を読むことができる。
次に、 第 1図に示した実施例の具体的な動作について説明する。 通信回路 14 は 8251と互換性があるものとする。 8251通信回路は、 初期状態ではモ一 ド設定待ちの状態となっている。 したがって、 CPU 1は通信回路 14に対して モ一ドデ一タを書込む必要がある。 CPU 1が通信回路 14のモ一ド コマンド に対応するア ドレスに書込む処理を実行すると、 CPUライ ト制御回路 1 1とァ ドレスデコーダ 1 2には予め通信回路系のアドレスが割付けられており、 ライ ト 制御回路 13およびセレクタ 1 8を介してモードのデータが通信回路 14に書込 まれる。
モ一ドのデータは、 たとえば非同期通信でスタートビット， ス トップビッ トを ともに 1ビッ ト， キャラクタ長は 8ビット， ボーレ一トを X 16モ一ドに設定す る。 モードの設定が完了すると、 通信回路 14はコマンド設定待ちになるので、 再度 CP.U1から同じァドレスに書込むことによりコマンドが設定される。 ここ で、 送信ィネーブルがァクティブに設定される。
送信イネ一ブルがアクティブに設定されると、 通信回路 14に送信データを書 込むことによって、 その書込データがシリアルに出力される。 また、 送信イネ一 ブルをアクティブにすると、 送信レディ信号 （TXRDY) がアクティブになる。 また、 ここで転送データは、 予め C PU 1が C PUライ ト制御回路 4， DRAM ライト制御回路 5， DRAMァドレス回路 6を介して DRAM 2に書込まれてい るものとする。
次に、 この状態で、 DMA制御回路 10の設定が行なわれる。 この設定は、 レ ジスタ 7とァドレスデコーダ 8とラッチ生成回路 9とによって設定のための制御 が行なわれる。 DMA制御回路 1◦を制御する数種のレジスタの各々にアドレス が割付けられ、 所定のレジスタに CPU 1からの制御データが格納される。 この 制御データは、 前述のごとく、 DRAM 2の転送データを格納してある領域を示 す格納先頭アドレスとアドレス幅と転送開始フラグである。 まず、 DRAM 2の 領域を設定した後、 転送開始フラグをアクティブにすると、 第 1転送データとし て DRAM2から 1ヮ一ドのデータが読出される。 このヮ一ドは C PU 1のデー タ幅に等しく、 ここでは 32ビットである。
DMA制御回路 10が読出したデータはラツチ制御回路 1 5のラツチ制御によ りー且送信バッファ 16に格納される。 ここで、 32ビッ トの転送データは 1バ ィトずつエリア 16 a〜l 6 dに格納される。 そして、 バイ トカウンタ 22力； 1 バイ トを計数するごとにセレクタ 1 7が切換えられ、 かつセレクタ 18を送信バ ッファ側に選択することにより、 8〜0ビットのバッファが選択されてライ ト制 御回路 1 3により送信データとして通信回路 14に書込まれる。
第 2 A図〜第 2 H図は送信 DMA処理タイミングを示すタイムチヤ一トである。 ここで、 第 2 A図〜第 2 H図を参照して、 より具体的に説明する。 第 2 A図にお ける [a] のタイミングは、 クロック信号の立上がりで通信回路 14の送信イネ 一ブルがアクティブに設定され、 第 2 B図に示す送信レディ信号 （TXRDY) がアクティブになったことを示している。 TXRDYがアクティブになった後、 [b] に示すタイミングで転送開始フラグがアクティブに設定される。 ここで、 DRAM 2の領域に関する設定は既に設定されているものとする。 転送開始フラ グを DM A制御回路 10が検出すると、 割込フラグ I RLがデイスエーブルにさ れ、 DMA制御回路 10は [c] のタイミングで第 2 C図に示すようにデータバ スを解放するように C PU 1に対して要求する。
また、 同じタイミングで DRAM2のアドレスが先頭アドレスに接続され、 第 2G図および第 2H図に示したヮ一ドカウンタ 21とバイ トカウンタ 22のそれ ぞれの計数値がそれぞれ 0に設定される。 C PU 1はバス解放要求を受けて、 第 2 D図に示すように自らのデータバスへのアクセス終了後に [d] でバスを解放 したことを告げる。 DMA制御回路 10はバスが解放されたことを検出すると、 DRAM2に設定した先頭ァドレスが 1ワードのデータを DRAM2から読出す と同時に送信バッファ 1 6に格納する。 DRAM2からデータが [e] のタイミ ングで読出されると、 バス解放要求が解除され、 [f ] のタイミングで CPU 1 はバスの解放を解除する。
一方、 送信バッファ 16内のデータが通信回線 14に書込まれると、 TXRD Yは [g] のタイミングでディスェ—ブル状態となり、 1ワード中の 1バイ トの データが送信されたものとして、 ワードカウンタ 21， バイ トカウンタ 22の計 数 ：がィンクリメントされるとともに、 DRAMァドレス回路6によって DRA M 2のアドレスがインクリメントされる。 同時に、 通信回路 14はシリアル送信 データを出力し、 次の TXRDYが与えられるまで待機する。
送信データが通信回路 14から送信されると、 [h] のタイミングで再度送信 レディ信号がアクティブになる。 1ワード中の未送信のデータをバイ トカウンタ 22が計数し、 セレクタ 1 7が選択して通信回路 14に書込み、 [ i] のタイミ ングでバイ トカウンタ 22のみがインクリメントされる。 そして、 送信レディ信 号がディスェ一ブルとなる。
この動作が繰返され、 1ワード中のすべてのデータを送信し終えると、 次のヮ ―ドデータを DRAM2から読出すために、 送信レディ信号のアクティブを待つ て、 [c] から [g] の処理が行なわれる。 以下、 同様の処理で順次転送が行な われる。
第 3 A図〜第 3 I図は送信 DMAの送信データの書込制御タイミングを示す図 である。 この第 3 A図〜第 3 I図では、 ワードデータを 2回転送したときのタイ ミングを示しており、 前述の第 2 A図〜第 2 H図はこの第 3 A図〜第 3 I図のタ イミングを拡大して示したものということができる。 転送開始直後の第 1転送ヮードが第 3 E図に示すように TOに相当する。 この 第 1転送ワード TOが DRAM 2から読出されて送信バッファ 16に格納され、 下位 8ビットが選択される。 この下位 8ビットは T 00に相当する。 TO Oが通 信回路 14に格納されると、 第 3G図に示すように、 通信回路 14の TXDより TO 0がシリアルに出力される。 最初の 8251の設定どおり、 まず、 スタート ビットは 1ビット出力され、 続いて TO 0に相当するデータが出力される。 終わ りにストップビッ 卜が出力され、 1バイ トの送信が完了する。
続いて、 2ノくイ ト目 （TO l) ~ 4バイ ト目 （TO 3) は順次通信回路 14へ の書込送信が繰返され、 2ノくイ ト目 （T01) は DRAM2から読出され、 同様 に 5バイ ト目 （T10) 〜8バイ ト目 （Τ 1 3) が処理される。 第 3 Η図および 第 3 I図に示すようにヮ一ドカウンタ 21が 2， バイ トカウンタ 22が 4を計数 し、 これに相当するデータが通信回路 14に書込まれ、 第 3八図に示す丁 1¾0 Υがアクティブになった時点で DMA制御回路 10は DMAの終了を認識し、 D MAの終了割込信号として I RLをアクティブにすることにより CPU 1に知ら せ、 一連の処理が終了する。
ヮードカウンタ 21およびバイトカウンタ 22はデータバスが C PU 1に接続 されているときは、 リード制御回路 1 9とアドレスデコーダ 20の制御により、 セレクタ 23を介してそれぞれの計数値が C P U 1に与えられ、 C P U 1はそれ ぞれの計数値を読むことができる。 リード制御回路 1 9は CPU 1のリ一ド制御 信号およびアドレスによりリードするデータを選択する。 また、 アドレスデコー ダ 25はリードするデータに対応するァドレスが割当てられており、 このデコー ド値をリ一ド制御回路 1 9に渡す。 セレクタ 23はリード制御回路 1 9からの選 択信号によりリードするデータを選択する。 CPU1はこの値を読むことにより、 送信の進行状況を把握することができる。 また、 通信先から送信停止の要求を受 け、 DMAを中断した場合にも、 残りのデータ数を割出すことができる。
また、 ディジタルスチールカメラのシステムとしての動作上データバスを使用 するのは通信系の DMAだけでなく、 画像を表示するために CPU 1からデータ バスを解放させ、 DRAM2をリード Zライ トすることがある。 画像の表示は決 められたタイミングでアクセスしないと表示に影響を与えることになるので、 画 像表示系の DRAMのリード/ライ トは優先される。
第 4 A図〜第 4 D図は送信 DMA時におけるバス制御のタイミングを示す図で ある。 第 4 A図〜第 4 D図において、 [a] のタイミングで画像表示系のプロッ クがバス解放を要求する。 これを受けて、 CPU 1は自らのアクセスを終了した 時点でバスを解放する。 [b] のタイミングで第 4 B図に示す通信系がバス解放 要求したとすると、 通信系は画像表示系のバス解放要求を監視し、 このとき画像 表示系がバス解放の要求中であるので、 通信系は処理を待機する。 [c] のタイ ミングで画像表示系がバス解放を解除したとする。 通信系はそれを認識して自ら の処理を開始する。 [d] のタイミングで通信系の処理が終了し、 バス解放を解 除すると、 C PU 1はバスを自らに接続する。
ここまでのバス制御において、 < a〉の期間が画像表示系の処理期間であり、 < b >の期間が通信系の処理期間であり、 < c〉の期間が CPU 1がアクセスで きる期間を示す。 続いて、 [e] のタイミングで再度通信系がバス解放を要求し たとする。 C PU 1はこれを受けてバスを解放し、 通信系が処理を始める。 ここ で、 [f ] のタイミングで画像表示系がバス解放を要求する。 通信系はこれを認 識し、 処理を中断して画像表示系にバスを有する。 [g] のタイミングで画像処 理が終了し、 バス解放要求が解除される。 通信系はこれを認識して処理を再開す る。 [h] のタイミングで処理が終了し、 バス解放要求が解除され、 C PU 1は 自らにバスを接続する。 バスの解放要求は画像表示系と通信系との ANDの信号 で CPU 1に戻され、 CPU 1はバス解放期間はどちらの処理が実行されている かは認識していない。 産業上の利用可能性
以上のように、 この発明に係る通信 DMA装置はディジタルスチールカメラで 撮像した画像データをパーソナルコンピュータに出力するときに、 CPUからデ ータバスを解放し、 D R AMに記憶している画像データを通信回路を介して出力 するのに適している。

Claims

請求の範囲
1 . C P Uと通信回路とメモリとがデータバスを共有し、 前記メモリに接続され ている送信データを前記通信回路を介して外部に出力するための通信 DMA装置 であって、
前記 C P Uからの制御により、 前記メモリ上の送信すべきデータが格納されて V、る領域を示す情報と送信すべきデ一タ容量を示す情報と通信開始を示す情報と を記憶するレジスタ手段、
所定のビット幅の送信データを前記メモリから読出すために、 前記 C P Uに対 して前記データバスの解放を要求し、 読出終了後直ちに前記データバスを前記 c
P Uに接続させるためのバス切換要求手段、
前記レジスタ手段に記憶されている情報に基づいて前記メモリから前記データ バスを介して読出されたデータを一時記憶する一時記憶手段、 および
前記一時記憶手段に一時記憶されている所定のビット幅のデータを分割して数 ビットずつ前記通信回路を介して外部に出力するデータ出力手段を含む。
2 . さらに、 前記一時記憶手段に一時記憶されているすべてのデータの送信を終 了すると、 次の送信データを前記メモリから読出して送信処理を繰返す、 請求の 範囲第 1項に記載の通信 D MA装置。
3 . さらに、 前記メモリからデータを読出した回数または前記通信回路に与えた データの回数を計数し、 その計数^:を前記データバスに出力する計数手段を含み、 前記 C P Uは前記データバスを介して前記計数手段の計数値を読取る、 請求項 1に記載の通信 D MA装置。
4 . さらに、 他の装置が前記データバスの解放を要求した場合に、 その装置のバ ス解放要求が先のとき、 その装置にデ一タバスを解放し、 その装置の処理終了後 に前記通信 DMA装置が処理をし、 該通信 D M A装置のバス解放要求が先でその 処理中にその他の装置がバス解放を要求した場合、 該通信 DMA装置は直ちにそ の処理を中断し、 その他の装置に前記データバスを譲り、 その処理終了後に再び 前記通信 D MA装置に前記デ一タバスを戻して処理を再開する、 請求項 1に記載 の通信 DMA装置。 CPU (1) 力 データバスを切り離し、 送信レディ信号 （TXRDY) がァ クティブになると、 DMA制御回路 （10) は CPU (1) によって設定された DRAM (2) の格納先の先頭アドレスとアドレス幅に応じて 32ビットのデ一 タを一括して読出し、 送信バッファ （16) に格納する。 セレクタ （1 7) は送 信バッファ （16) から 8ビットずつデータを選択し、 通信回路 （14) に書込 んで出力し、 バス解放要求を解除し、 送信バッファ （16) から 8ビットずっデ ータを読出し、 通信回路 （14) に書込む。 再度送信レディ信号が与えられると、 上述の処理を繰返す。
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