WO1998053506A1

WO1998053506A1 - Ferroelectric memory element and method of producing the same

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Publication number: WO1998053506A1
Application number: PCT/JP1998/002207
Authority: WO
Inventors: Takashi Nakamura; Yoshikazu Fujimori
Original assignee: Rohm Co., Ltd.
Priority date: 1997-05-23
Filing date: 1998-05-18
Publication date: 1998-11-26
Also published as: EP0940856A4; EP0940856A1; DE69839600D1; JPH10326872A; KR100476867B1; EP0940856B1; JP3190011B2; US6097058A; KR20000023760A

Description

明細書強誘電体記憶素子およびその製造方法関連出願の参照

日本国特許出願平成 9年第 13396 5号（平成 9年 5月 23日出願）の明細書、請求の範囲、図面および要約を含む全開示内容は、これら全開示内容を参照することによって本出願に合体される。技術分野

この発明は、強誘電体記憶素子に関し、特に、強誘電体記憶素子に用いる強誘電体材料に関する。背景技術

不揮発性メモリとして、強誘電体膜を用いた FET (電界効果型トランジスタ）が提案されている。強誘電体膜（たとえば、 P ZT (PbZr_xTi,-_xO3) ) を用いた F ETの一例を図 13に示す。図 1 3に示す F ET 1 2は、 MFM I S (Me tal Ferroelectric Metal Insulator Silicon) 構造の FETと呼ばれ、半導体基板 2のチャネル形成領域 CHの上に、ゲート酸化膜 4、フローティングゲート 6、強誘電体膜 8、コントロールゲート 10をこの順に形成したものである。

FET 12 (Nチャンネル）の基板 2を接地し、コントロールゲート 10に正の電圧 +Vを与えると強誘電体膜 8は分極反転を起こす。コントロールゲート 1 0の電圧を除去しても、強誘電体膜 8の残留分極によりチャネル形成領域 CHには負の電荷が発生する。これを「1」の状態とする。

逆に、コントロールゲート 10に負の電圧— Vを与えると、強誘電体膜 8は逆方向に分極反転を起こす。コントロールゲート 10の電圧を除去しても、強誘電体膜 8の残留分極によりチャネル形成領域 C Hには正の電荷が発生する。これを「0」の状態とする。このようにして、 FET 12に情報（「1」または「0」）を書込む。書込んだ情報を読み出すには、コントロールゲ一ト 10に読み出し電圧 Vrを与える。読み出し電圧 Vrは、「1」の状態における FET 12のしきい値電圧 Vthlと、「0」の状態における F ET 1 2のしきい値電圧 VthOとの間の値に設定されている。したがって、コントロールゲート 10に読み出し電圧 Vrを与えたとき、所定のドレイン電流が流れたか否かを検出することにより、書込まれた情報が「1」であったか「0」であったかがわかる。読み出しを行なっても、書込まれた情報が消えることはない。

このように、強誘電体膜を用いた FETを用いれば、非破壊読み出しが可能となる。また、ひとつの素子でひとつのメモリセルを構成することが可能となる。しかしながら、上記のような強誘電体膜を用いた FETには、つぎのような問題点がある。書込み時においては、 FET 12は、強誘電体膜 8を持つコンデンサ Cf (容量 Cf) と、ゲート酸化膜 4を持つコンデンサ Cox (容量 Cox) とを直列に接続した形になっている（図 2参照）。したがって、基板 2とコントロールゲート 10との間に電圧 V (= + Vまたは—V) を与えた場合、強誘電体膜 8を持つコンデンサ Cfには、次式で示す分圧 Vf、

Vf=Cox/ (Cf + Cox) · V

がかかる。

—方、書込み時に強誘電体膜 8を分極反転させるためには、上述の分圧 Vfをある程度大きくする必要がある。上式からわかるように、コンデンサ Coxの容量に対するコンデンサ C fの容量をある程度小さくしなければならない。ところが、強誘電体膜 8を構成する PZTの比誘電率（200~1000) は、ゲート酸化膜 4を構成する Si〇₂の比誘電率（3. 9) に比べかなり高い。

このため、上式の分圧 Vfを大きくすることが困難である。したがって、書込み時に強誘電体膜 8を分極反転させることが困難である。また、？2丁は 1)を含むため、融点が低い（800〜900で）。このため、強誘電体膜を形成した後に加熱工程を必要とする FETにおいて、いったん形成した強誘電体膜に格子欠陥が生じやすい。ビスマス（Bi) を用いた強誘電体材料も、上述の P ZTと同様の問題がある。発明の開示

この発明は、このような問題点を解決し、強誘電体記憶素子に用いる誘電率の低い強誘電体膜を提供することを目的とする。また、強誘電体記憶素子に用いる融点の高い強誘電体膜を提供することを目的とする。

この発明による強誘電体記憶素子は、

強誘電体膜を備え、強誘電体膜のヒステリシス特性を利用して情報を記憶する強誘電体記憶素子において、

強誘電体膜を、次式で表わされる混晶を用いて構成したこと、

を特徴とする、

(A 1 y l A 2 y₂ ' • · · An_yn) 2 (B： B 2 _x; BlTlxm) 2O 7 ただし、

X 1 + X 2 + · ' + xm= 1であり、

y 1 + y 2 + · ' + y n = 1であり、

x 1 , χ 2 , · ' ， X m, y 1， y 2 ynのいずれも、 0以上で、かつ、 1以下であり、

X 1 , X 2 , · · · , xm, y l , y 2 y nのうち少なくとも 2つは、 0を越え、かつ、 1未満であり、

A 1, A2, · · ·， Anは、下記の A群の元素のうちそれぞれ異なる種類の元素であり、

B 1 , B 2, · · ·， Bmは、下記の B群の元素のうちそれぞれ異なる種類の元素である、

A群： Ila族の元素、 Ilia族の元素、ランタン系列元素、 B群： Ti、 Nb、 Ta、 Zr、 Ηί、 Y 。

本発明の特徴は、上記のように広く示すことができるが、その構成や内容は、目的および特徴とともに、図面を考慮に入れた上で、以下の開示によりさらに明らかになるであろう。図面の簡単な説明

図 1は、この発明の一実施形態による強誘電体記憶素子である MFM I S構造の FET20の構成を示す図面である。

図 2は、書込み時における FET 20の等価回路を示す図面である。

図 3は、強誘電体膜 28の厚さ t ίとコンデンサ Cfにかかる電界 Efとの関係を示す図面である。

図 4 Aは、主要な強誘電体について、 k 1と k 2との関係をプロットした図である。

図 4Bは、図 4Aに示す領域（z) 近傍を拡大した図面である。

図 5は、形成された素子の X線回折パターンを示す図面である。

図 6は、 Sr₂Nb₂〇₇および Sr₂Ta₂〇₇の結晶学的特性および電気的特性を示す図面である。

図 7は、混晶 Sr₂ (Ta,-xNb_x) ₂0₇における Nbの比率 xとキュリー温度 Tc との関係を表わす図面である。

図 8は、形成された素子（x==0. 3) の X線回折パターンを表わした図面である。

図 9は、形成された Sr₂ (Ta,-xNb_x) ₂〇 ₇の薄膜に印加される電圧と分極との関係を表わした図面である。

図 1 0は、形成された Sr₂ (Ta.-xNbx) ₂ O ₇の薄膜に印加されるバイアス電圧と容量との関係を表わした図面である。

図 1 1は、形成された Sr₂ (Ta,-_xNbx) 2O？の薄膜のリーク電流特性を表わした図面である。

図 12 Aは、この発明の他の実施形態による F ETの構成を示す図面である。図 12 Bは、この発明のさらに他の実施形態による F ETの構成を示す図面である。

図 12 Cは、この発明のさらに他の実施形態による FETの構成を示す図面である。

図 13は、従来の強誘電体膜を用いた F ETの一例を示す図面である。発明を実施するための最良の形態

図 1に、この発明の一実施形態による強誘電体記憶素子である MFM I S構造の F ET 20の構成を示す。 FET20は、シリコン半導体基板 22に形成されたソース領域 Sと、ドレイン領域 Dとを備えている。ソース領域 Sとドレイン領域 Dとの間には、チャネル形成領域 CHが設けられている。

チャネル形成領域 CHの上には、絶縁膜であるゲート酸化膜 24が形成されている。ゲート酸化膜 24は SiO こより構成されている。ゲート酸化膜 24の上には、下部導電体膜であるフローティングゲート 26が形成されている。フローティングゲ一ト 26は、 PtZ I r〇₂の積層構造を有している。

フローティングゲ一ト 26の上には後述する強誘電体膜 28が形成されている。強誘電体膜 28の上には、上部導電体膜であるコントロールゲート 30が形成されている。コントロールゲート 30は P tにより構成されている。

つぎに、図 2に、書込み時における FET 20の等価回路を示す。書込み時における FET20の等価回路は、強誘電体膜 28を持つコンデンサ Cf (容量 Cf) と、ゲート酸化膜 24を持つコンデンサ Cox (容量 Cox) とを直列に接続した形になっている。したがって、シリコン半導体基板 22とコントロールゲート 30 との間に電圧 V (= + Vまたは— V) を与えた場合、強誘電体膜 28を持つコンデンサ Cfには、次式で示す分圧 Vf、

Vf=Coxノ (Cf + Cox) · V

がかかる。

コンデンサ C〖の面積とコンデンサ Coxの面積を同一に設定すると、コンデンサこかかる電界 Είは、

Ef= ε ox/ ( ε f · tox+ εοχ · t f) · V · · · (1) ただし、

ε f ：強誘電体の比誘電率

ε ox： S i〇₂の比誘電率

t f ：強誘電体膜の厚さ

t ox：ゲート酸化膜の厚さ

となる。

さて、強誘電体膜 28に分極反転を起こさせるためには、

Ei〉aEc ·'·(2) ただし、

aEc：強誘電体の分極反転に必要な電界

a ：定数

Ec：抗電界

でなければならない。

式（ 1) 、（2) より、

ε ox/ ( ε f · t ox+ ε ox · t f) · V〉 a Ec …（3) となる。

式（3) の左辺、すなわち、コンデンサ Cfにかかる電界 Efを大きくするためには、強誘電体の比誘電率 ε fを小さくするか、強誘電体膜 28の厚さ t fゃゲート酸化膜 24の厚さ t oxを薄くするかしなければならない。しかしながら、ゲート酸化膜 24の厚さ t oxを薄くするのは限界がある。

図 3に、ゲート酸化膜 24の厚さ t ox= 1 0 nmに固定し、シリコン半導体基板 22とコントロールゲ一ト 30との間に与える電圧 Vをパラメ一夕とした場合における、強誘電体膜 28の厚さ t fとコンデンサ Cfにかかる電界 Efとの関係を示す。実線が強誘電体の比誘電率 ε ί= 1 0を表わし、破線が強誘電体の比誘電率 ε f = 1 00を表わす。

図 3からわかるように、比誘電率 £ ί= 1 00の場合には、強誘電体膜 28の厚さ t fを薄くしても、電界 Efはあまり大きくならない。しかし、比誘電率 ε ί = 1 0の場合には、強誘電体膜 28の厚さ t fを薄くすると、電界 Είがかなり大きくなる。すなわち、電界 Efを大きくするためには、強誘電体膜 28の厚さ t i を薄くするとともに、強誘電体の比誘電率 ε〖を低くする必要がある。

式（3) を変形すれば、

V/a>Ec - ε ί/εοχ · tox+ t I≡k l · · · (4) となる。すなわち、強誘電体膜 28に分極反転を起こさせるためには、式（4) を満たす必要がある。

つぎに、ゲート酸化膜 24を持つコンデンサ Coxにかかる分圧 Voxに基づく電界を Eoxとすると、

Εοχ= ε [/ ε ox · E f となる。

コンデンサ C fにかかる電界 E fとして、強誘電体の分極反転に必要な電界 α Ε cを与えたとすると、上式は、

Εοχ= ε f/ ε ox · ο: Ec … (5) となる。

一方、ゲート酸化膜 24が絶縁破壊を起こさないためには、

Eox<Ebd ··· (6) ただし、

E bd：ゲート酸化膜 24の絶縁破壊強度

である。

式（5) 、 (6) より、

Ebd · ε ox/ a>Ec · ε i≡k 2 …（7) となる。すなわち、ゲート酸化膜 24が絶縁破壊を起こさないためには、式（7) を満たす必要がある。

図 4Aは、主要な強誘電体について、式（4) の k lと式 (7) の k 2との関係をプロットした図である。ただし、

t ox= 1 5 n m

a ox= 3. 9

t f= 200 nm

としている。

いま、

V= 5. 0 V

= 2

Ebd- 8 MV/c

ε ox= 3. 9

とすると、式（4) より、

2. 5 [V] >k 1 …（8) となる。

また、式（7) より、 1. 56 X 10⁹ [V/m] >k 2 …（9) となる。

すなわち、強誘電体膜 28に分極反転を起こさせ、かつ、ゲート酸化膜 24が絶縁破壊を起こさないためには、式（8) および式（9) を満たす必要がある。図 4 Aの破線で囲った領域（z) にある強誘電体が、このような条件を満たす。領域（z) の近傍の拡大図を、図 4 Bに示す。

さらに、図 1に示すソース S、ドレイン Dをセルファラインで形成するためには、強誘電体膜 28を形成した後に、強誘電体膜 28等をマスクとして不純物ィオンの注入を行ない、注入した不純物を熱拡散する必要がある。このため、 80 0 程度の加熱工程に耐え得る、融点の高い強誘電体でなければならない。このような条件を満たす強誘電体として、 Sr₂Nb2〇₇を選択し、後述するゾル，ゲル法を用いて、 Sr₂Nb₂〇₇の薄膜を形成した。図 5は、形成された素子の X線回折パターンを、結晶化ァニール温度をパラメ一夕として表わした図面である。図 5からわかるように、結晶化ァニール温度を 900で以上とした場合には Sr₂Nb₂〇₇特有のピークが表われており、 Sr₂Nb₂〇₇が結晶化していることが分かる。

このようにして得られた Sr₂Nb₂〇₇の薄膜は、比誘電率 ε f=45程度であつた。しかしながら、強誘電性（印加電圧と分極との関係におけるヒステリシス特性）を確認することはできなかった。この原因のひとつとして、キュリー温度 T cが考えられる。キュリー温度 Tcとは、強誘電性を示す温度と常誘電性を示す温度との境目の温度をいう。したがって、キュリー温度より低い温度においては、物質は強誘電性を示す。 Sr₂Nb₂O₇のキュリー温度 Tc= 1342でである。したがって、結晶学的には、 Sr₂Nb₂〇₇は、常温で強誘電性を示すはずである。しかし、キュリー温度 Tcがあまり高すぎると、常温では格子の振動が起こらず（ソフトモードの凍結）、このため強誘電性を示さないのではないかと考えられる。そこで、発明者は、 Sr₂Nb₂〇₇と同じ結晶構造を持ち、かつ、キュリー温度 Tcの低い（Tc =— 107で） Sr₂Ta₂〇₇に着目した。

図 6に、 Sr₂Nb₂〇₇および Sr₂Ta₂〇₇の結晶学的特性および電気的特性を示す。 Sr₂Nb₂〇₇および Sr₂Ta₂〇₇は、結晶構造が類似（ともに正方晶）している。そこで、 Sr₂Nb₂〇₇と Sr₂Ta₂〇₇との混晶、すなわち、

Sr₂ (Ta, -xNbx) ₂0₇ ··· (10) ただし、

0<χ<1、

の薄膜を作製してみた。

混晶 Sr₂ (Ta! -x Nbx) ₂〇は、 Nbと Taの混合比に応じて、結晶学的特性および電気的特性が連続的に変化する。図 7は、混晶 S (Ta!-_xNb_x) ₂0₇における Nbの比率 Xと、混晶 Sr₂ (Ta, -xNbx) ₂〇₇のキユリ一温度 Tcとの関係を表わす図面である。これから、たとえばキュリー温度 Telを得るには、 Nbの比率を xlとすればよいことが分かる。

そこで、式（1 0) に示す混晶を、 x = 0. 1、 0. 2、 0. 3、 0. 4、 0. 6について作製してみた。混晶薄膜の形成は、ゾル ·ゲル（S o 1— Ge 1 ) 法により行なった。ゾル ·ゲル法による混晶薄膜の形成過程を以下に示す。

まず、 Sr、 Ta、 Nbの混合金属アルコキシドを溶媒に溶かしたものを用意し、 Pt/ I r〇₂の積層構造を有する基体（この基体は、後にパタニングされてフロ —ティングゲート 26 (図 1参照）となる）に、これを塗布する。溶媒として、 2—メトキシエタノールを用いた。また、塗布は、スピンコ一ティングにより行なった。

つぎに、 180"Cで溶媒を蒸発させた。

つぎに、有機成分を除去するために、 400^の乾燥した空気を用いて 30分間熱処理を行なった。

このような処理を所定回数繰り返して所望の厚さのアモルファスを形成した。この実施形態においては、上述のプロセスを 4回繰り返した（4度塗り）。なお、アモルファスの所望の厚さが薄い場合には、上述のプロセスは必ずしも繰り返す必要はなく、 1回のみでもよい。

つぎに、形成されたアモルファスに対して、結晶化ァニールを行なった。この実施形態においては、 RTA (Rapid Thermal Annealing) 法を用いて結晶化ァニールを行なった。すなわち、 850〜 1000での状態で、〇₂を用いて 1分間、加熱処理をおこなった。このようにして、式（10) に示す混晶の薄膜を得た。得られた薄膜の厚さ t f= 145 nmであった。

なお、上述のゾル ·ゲル法における、処理温度、処理時間等はひとつの例であり、この発明はこれらの処理温度、処理時間等に限定されるものではない。

また、 Sr₂ (Ta. -xNbx) ₂0₇の薄膜形成方法は、ゾル ·ゲル法に限定されるものではない。たとえば、スパッタリング法、 MOCVD法、 MOD法、 I BS 法、 PLD法など、従来の強誘電体薄膜の製法を用いることができる。

なお、得られた混晶の薄膜の上に、スパッタリングにより、 Ptの層（この層は、後にパタニングされてコントロールゲート 30 (図 1参照）となる）を形成する。

図 8は、形成された素子（x = 0. 3) の X線回折パターンを、結晶化ァニール温度をパラメ一夕として表わした図面である。図 8からわかるように、結晶化ァニール温度を 950°C以上とした場合に、 Sr₂ (Ta, -xNb_x) ₂〇₇特有のピークが表われており、 Sr₂ (Ta. -. Nbx) ₂〇が結晶化していることが分かる。形成された Sr₂ (Ta. -x NbJ ₂〇薄膜の表面は、極めて滑らかな微細結晶構造でめった。

なお、結晶化ァニール温度 850 および 900でのときには、 Sr₂ (Ta, -x Nbx) ₂0₇のピークは見られず、代りに、 Sr₂ (Ta, -_xNbx) ₁₍₎〇₂₇を示すピークが見られた。また、このような X線回折パターンと結晶化ァニール温度との関係は、 0. 1≤χ≤0. 6の範囲においては、 Xの値に依存するものではなかつた。

図 9は、このようにして形成された Sr₂ (Ta, -xNb_x) ₂〇₇の薄膜に印加される電圧と分極との関係を、 Xをパラメ一夕として表わした図面である。電圧と分極との関係は、 1 KHzのソ一ャタワー（Sawyer Tower) 回路を用いて計測した。横軸が電圧、縦軸が分極を表わす。薄膜に印加される電圧と分極との関係は、 0. 1≤x≤ 0. 3の範囲において、ヒステリシス特性を示していることが分かる。図 7から、 0. 1≤χ≤0. 3の範囲において、キュリー温度 Tcは、 180 ≥Tc≥ 600 の範囲にあることがわかる（図 7では、 x=0. 2のときキュリ一温度 Tcが 41 0で程度であり、 x= 0. 3のときキュリー温度 Tcが 520 で程度である）。一方、 x=0. 4および x=0. 6では、ヒステリシス特性を示さなかった (図示せず）。これは、キュリー温度 Tcが高すぎるためと考えられる（図 7では、 x = 0. 4のときキュリー温度 Tcが 735°C程度であり、 x=0. 6のとき、キュリー温度 Tcが 1000で程度である）。

また Xが極端に小さいとキュリー温度 Tcが低くなりすぎるためあまり好ましくない。

図 9からわかるように、 x=0. 3のときに残留分極 Prが最も大きく、 Pr = 0. 5 X C/cm²であった。このとき、抗電界 Ec=44KVZcmであった。図 10は、形成された Sr₂ (Ta, -x Nb x) ₂〇 ₇の薄膜に印加されるバイアス電圧と容量との関係を、 Xをパラメ一夕として表わした図面である。バイアス電圧と容量との関係は、 25mV， 100 KHzの L CRメ一夕（HP 4284 A) を用いて計測した。横軸がバイアス電圧、縦軸が容量を表わす。掃引レートは、 0. 5VZsであった。この図からも、 0. 1≤χ≤0. 3の範囲において、形成された薄膜が強誘電性を示していることがわかる。

バイアス電圧 = 0のときの容量から求めた比誘電率 ε rは、 χ=0. 3のとき、

53であった。

図 1 1は、形成された Sr₂ (Ta, -x N bx) ₂0₇の薄膜のリーク電流特性を、 x をパラメ一夕として表わした図面である。横軸が電圧、縦軸がリーク電流密度を表わす。リーク電流密度は、 x=0. 3のとき最も大きく、 x = 0. 1のとき最も小さくなつているが、これは測定誤差かもしれない。いずれにせよ、これらの薄膜のリーク電流密度は、電圧 3V (電界にして約 200 KVZcm) のときに

6 X 10— ⁷A/cm²以下であり、かなり小さい。

なお、上述の実施形態においては、（A l _{y l}A 2 y2 ， · · An_yn) ₂ (B 1 _xl B 2 x 2 · · · Bm_xm) ₂0₇で表わされる混晶のうち、 Sr₂ (Ta, -_x Nbx) ₂〇₇を例に説明したが、この発明は Sr₂ (Ta. -x Nb x) ₂〇7に限定されるものではない。

(A 1 _yl A 2 _y2 - · - An _yn) ₂ (Β 1 _{χ 1}Β 2_χ2 · · - Bm_xm) ₂〇₇の A l、 A 2、 · · ·、 Anとして、たとえば、 Ila族の元素、 Ilia族の元素、ランタン系列元素を用いることができる。

Ila族の元素としては、 Sr以外に、たとえば Mg、 Ca、 Baなどを用いることができる。 Ilia族の元素としては、たとえば Sc， Y， La, Acなどを用いることができる。ランタン系列元素としては、たとえば Ce， Pr， Nd， Pm, Sm, Eu, Gd， Tb, Laなどを用いることができる。

(A 1 yi A 2 _y2 · · · An _yn) 2 (B 1 xi B 2 x2 - · · Bm_xm) ₂0₇の B l、 B 2、 · · ·、 Bmとしては、 Nb， Ta以外に、たとえば Ti， Zr， Ηί， Yなどを用いることができる。

すなわち、 Sr₂Nb₂〇₇， Sr₂Ta₂〇₇以外に、たとえば C a₂Nb₂O ₇， La₂Ti ₂0₇, Ce₂Ti₂0?， ΡΓ2Τ12Ο7, Nd₂Ti₂〇₇， Sm₂Ti₂〇₇， Gd₂Ti₂0₇， Y₂Ti₂0₇などの混晶を用いて薄膜を形成することもできる。

また、上述の実施形態においては、強誘電体膜のキュリー温度 Tcが、 180 :≥Tc≥ 600でとなるように混晶薄膜を形成したが、この発明はこれに限定されるものではない。使用温度に対応させて所望のキュリー温度 Tcをもつ強誘電体薄膜を形成すればよい。

なお、上述の実施形態においては、 MFM I S構造の FET20にこの発明を適用した場合を例に説明したが、この発明は MFM I S構造の FETに限定されるものではない。たとえば、図 12 Aに示す MF I S構造の FET40や、図 1 2 Bに示す M I F I S構造の FET50、図 12 Cに示す M F S構造の F E T 6 0などにも適用することができる。

なお、 MF I S構造の FET40は、書込み時において、絶縁膜 42を備えたコンデンサと強誘電体膜 44を備えたコンデンサとが直列に接続された形の等価回路となる。 M I F I S構造の F ET 50は、書込み時において、絶縁膜 42を備えたコンデンサ、強誘電体膜 54を備えたコンデンサ、および絶縁膜 56を備えたコンデンサが直列に接続された形の等価回路となる。

また、 MF S構造の F ET 60は、書込み時において、絶縁膜 62を備えたコンデンザと強誘電体膜 64を備えたコンデンサとが直列に接続された形の等価回路となる。絶縁膜 62は意図して形成したものではなく、シリコン半導体基板 6 1の上に強誘電体膜 64を形成する工程で、シリコン半導体基板 61のシリコンのうち強誘電体膜 64に接する部分が酸化されて S i〇₂形成されたものである。また、この発明は強誘電体膜を備えた FETに限定されるものではない。強誘電体膜を備えた第 1のコンデンサ部と、第 1のコンデンサ部と実質的に直列に接続された第 2のコンデンサ部とを備えた記憶素子にも適用することができる。さらに、この発明は、強誘電体を用いた記憶素子全般に適用されるものである。この発明による強誘電体記憶素子は、

を特徴とする、

(A 1 _yl A 2 ■ · · Ariyn) 2 (B： Β 2 ； Bmx_m) ₂0 ただし、

X 1 + X 2 + • + xm= 1であり、

y 1 + y 2 + • +y n= 1であり、

x 1 , χ 2 , ' · , xm, y 1 , y 2 , · · ' ynのいずれも、 0以上で、かつ、 1以下であり、

X 1 , 2 , · · · ， X m, y l , y 2 , · · ' y nのうち少なくとも 2つは、 0を越え、かつ、 1未満であり、

Al, Α2， · · ·， Anは、下記の A群の元素のうちそれぞれ異なる種類の元素であり、

B 1 , B 2 , · · ·， Bmは、下記の B群の元素のうちそれぞれ異なる種類の元素である、

A群： Ila族の元素、 Ilia族の元素、ランタン系列元素、 B群： Ti、 Nb、 Ta、 Zr、 Hf、 Y 。

したがって、 A₂B₂〇₇型の結晶を用いて強誘電体膜を構成することで、強誘電体膜の誘電率を小さくすることができる。また、強誘電体膜の融点を高くすることができる。さらに、混晶とすることで、強誘電性に関係するキュリー温度などの特性値を任意に調整することができる。このため、所望の強誘電性を持つ低誘電率、高融点の強誘電体膜を得ることができる。

この発明による強誘電体記憶素子は、強誘電体膜のキュリー温度 Tcが、約 1 80で〜約 600での範囲にあることを特徴とする。したがって、使用温度が— 5 0〜十 1 5 0でで安定な強誘電性を示す強誘電体膜を得ることができる。この発明による強誘電体記憶素子は、さらに、強誘電体膜のキュリー温度 Tc が、約 5 0 0 〜約 6 0 0での範囲にあることを特徴とする。したがって、より安定な強誘電性を示す強誘電体膜を得ることができる。

この発明による強誘電体記憶素子は、

強誘電体膜を備えた第 1のコンデンサ部と、

第 1のコンデンサ部と実質的に直列に接続された第 2のコンデンサ部と、を備え、

直列に接続された第 1のコンデンサ部および第 2のコンデンサ部の両端に、記憶すべき情報に対応した電圧を印加することにより、第 1のコンデンサ部の強誘電体膜にかかる分圧に基づいて情報を記憶すること、

を特徴とする。

つまり、直列に接続された第 1のコンデンサ部および第 2のコンデンサ部の両端に、記憶すべき情報に対応した電圧を印加することにより、第 1のコンデンサ部の強誘電体膜にかかる分圧に基づいて情報を記憶することを特徴とする。したがって、低誘電率の強誘電体膜を用いることにより、第 1のコンデンサ部にかかる分圧を大きくすることができる。このため、書込み時に強誘電体膜を分極反転させることが容易になる。すなわち、強誘電体記憶素子への情報の書込みが容易になる。

この発明による強誘電体記憶素子は、

ソース領域と、ドレイン領域と、ソース領域とドレイン領域との間に設けられたチャネル形成領域と、チャネル形成領域の上に形成された実質的な絶縁膜と、絶縁膜の上方に形成された強誘電体膜と、強誘電体膜の上に形成された上部導電体膜と、を備えたことを特徴とする。

したがって、高融点の強誘電体膜を用いることにより、強誘電体膜を形成した後に加熱工程を必要とする F E T等において、いったん形成した強誘電体膜に格子欠陥が生じにくい。すなわち、信頼性の高い強誘電体記憶素子を得ることがでさる。

この発明による強誘電体記憶素子は、さらに、絶縁膜と強誘電体膜との間に、下部導電体膜を設けたことを特徴とする。したがって、いわゆる MFM I S (Me tal Ferroelectric Metal Insulator Silicon) 構造の F E Tとすることで、さらに信頼性の高い強誘電体記憶素子を得ることができる。

この発明による強誘電体記憶素子は、

を特徴とする、

Sr₂ (Ta,-xNbJ ₂〇₇

ただし、

0<x< 1である。

したがって、高いキュリー温度を示す Sr₂Nb₂〇₇と、低いキュリー温度 Tcを示す S Ta₂〇 ₇との混晶を用いることで、所望の温度で強誘電性を示す強誘電体膜を、容易に得ることができる。

この発明による強誘電体記憶素子は、さらに、上記 Xが、約 0. 1〜約 0. 3 の範囲にあることを特徴とする。したがって、混晶の比率を上記範囲に調整することにより、室温で強誘電性を示す強誘電体膜を得ることができる。

この発明による強誘電体記憶素子は、さらに、上記 Xが、約 0. 3であることを特徴とする。したがって、混晶の比率を上記範囲に調整することにより、室温でより強い誘電性を示す強誘電体膜を得ることができる。

この発明による強誘電体記憶素子の製造方法は、

下記の（a) 〜（c) のステップを所定回数繰り返して所望の厚さのァモルファスを形成した後、（d) のステップを実施することにより、前記強誘電体膜を形成すること、

を特徴とする、

(a) Sr、 Ta、 Nbの混合金属アルコキシドを溶媒に溶かしたものを基体に塗布し、

(b) 溶媒を蒸発させ、

(c) さらに熱処理により有機成分を除去し、

(d) 〇₂下で、結晶化温度以上の温度で結晶化ァニールを行なう。

したがって、いわゆるゾル ·ゲル法を用いて、所望の厚さの混晶を得ることができる。このため、低誘電率、高融点、所望の強誘電性を有する強誘電体膜を所望の厚さに形成することができる。

上記においては、本発明を好ましい実施形態として説明したが、各用語は、限定のために用いたのではなく、説明のために用いたものであって、本発明の範囲および精神を逸脱することなく、添付のクレームの範囲において、変更することができるものである。

Claims

請求の範囲

1. 強誘電体膜を備え、強誘電体膜のヒステリシス特性を利用して情報を記憶する強誘電体記憶素子において、

を特徴とする強誘電体記憶素子、

ただし、

X 1 + X 2 + • + xm= 1であり、

y 1 + y 2 + • + y n= 1であり、

x 1， X 2 , ' · , X m, y 1 , y 2 , · · ' ynのいずれも、 0以上で、かつ、 1以下であり、

X 1 , X 2 , · · · , xm, y 1 , y 2 , · · ' y nのうち少なくとも 2つは、 0を越え、かつ、 1未満であり、

A 1 , A2, · · ·， Anは、下記の A群の元素のうちそれぞれ異なる種類の元素であり、

2. 請求項 1の強誘電体記憶素子において、

前記強誘電体膜のキュリー温度 Tcが、約 180で〜約 600での範囲にあるレを特徵とするもの。

3. 請求項 2の強誘電体記憶素子において、

前記強誘電体膜のキュリー温度 Tcが、約 500 〜約 600での範囲にあること、を特徵とするもの。

4 . 請求項 1の強誘電体記憶素子において、

当該強誘電体記憶素子は、

前記強誘電体膜を備えた第 1のコンデンサ部と、

を特徵とするもの。

5 . 請求項 4の強誘電体記憶素子において、

当該強誘電体記憶素子は、

ソース領域と、

ドレイン領域と、

ソース領域とドレイン領域との間に設けられたチャネル形成領域と、チャネル形成領域の上に形成された実質的な絶縁膜と、

絶縁膜の上方に形成された強誘電体膜と、

強誘電体膜の上に形成された上部導電体膜と、

を備えたこと、

を特徴とするもの。

6 . 請求項 5の強誘電体記憶素子において、

当該強誘電体記憶素子は、

前記絶縁膜と強誘電体膜との間に、下部導電体膜を設けたこと、

を特徴とするもの。

7 . 請求項 1の強誘電体記憶素子において、前記強誘電体膜を、次式で表わされる混晶を用いて構成したこと、を特徵とするもの、

ただし、

0 < x < 1である。

8 . 請求項 7の強誘電体記憶素子において、

Xが、約 0 . 1〜約 0 . 3の範囲にあること、

を特徴とするもの。

9 . 請求項 8の強誘電体記憶素子において、

Xが、約 0 . 3であること、

を特徴とするもの。

1 0 . 請求項 7の強誘電体記憶素子において、

前記強誘電体膜のキュリー温度 T cが、約 1 8 0 〜約 6 0 0での範囲にあること、

を特徴とするもの。

1 1 . 請求項 1 0の強誘電体記憶素子において、

前記強誘電体膜のキュリー温度 Tcが、約 5 0 〜約 6 0 0 の範囲にあること、

を特徴とするもの。

1 2 . 請求項 7の強誘電体記憶素子において、

当該強誘電体記憶素子は、

前記強誘電体膜を備えた第 1のコンデンサ部と、

第 1のコンデンサ部と実質的に直列に接続された第 2のコンデンサ部と、を備え、直列に接続された第 1のコンデンサ部および第 2のコンデンサ部の両端に、記憶すべき情報に対応した電圧を印加することにより、第 1のコンデンサ部の強誘電体膜にかかる分圧に基づいて情報を記憶すること、

を特徴とするもの。

1 3 . 請求項 1 2の強誘電体記憶素子において、

当該強誘電体記憶素子は、

ソース領域と、

ドレイン領域と、

絶縁膜の上方に形成された強誘電体膜と、

強誘電体膜の上に形成された上部導電体膜と、

を備えたこと、

を特徴とするもの。

1 4 . 請求項 1 3の強誘電体記憶素子において、

当該強誘電体記憶素子は、

を特徴とするもの。

1 5 . 請求項 7の強誘電体記憶素子を製造する製造方法であって、

下記の（a ) 〜（c ) のステップを所定回数繰り返して所望の厚さのァモルファスを形成した後、（d ) のステップを実施することにより、前記強誘電体膜を形成すること、

を特徴とする強誘電体記憶素子の製造方法、

( a ) S r、 T a、 Nbの混合金属アルコキシドを溶媒に溶かしたものを基体に塗布し、

( b ) 溶媒を蒸発させ、 ( C ) さらに熱処理により有機成分を除去し、