WO1998006101A1 - Verfahren zum betrieb einer speicherzellenanordnung - Google Patents

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WO1998006101A1
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gate electrode
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Hans Reisinger
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Siemens Aktiengesellschaft
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Definitions

  • Non-volatile EEPROM cells are usually used for the permanent storage of data.
  • Various technologies have been proposed for realizing EEPROM cells (see, for example, Lai et al, IEDM Tech. Dig., 1986, pages 580-583).
  • MOS transistors are used as memory cells in the so-called SONOS or MNOS cells.
  • the MOS transistor includes a gate dielectric that includes at least one silicon nitride layer below the gate electrode and a silicon oxide layer between the silicon nitride layer and the channel region. Charge carriers are stored in the silicon nitride layer to store the information.
  • the thickness of the silicon oxide layer in SONOS cells is a maximum of 2.2 nm.
  • the thickness of the silicon nitride layer in modern SONOS memories is usually about 10 nm.
  • a further silicon oxide layer is usually provided, which has a thickness of 3 to 4 nm.
  • These non-volatile memory cells are electrically writable and erasable. During the writing process, such a voltage is applied to the gate electrode that charge carriers tunnel out of the substrate through the maximum 2.2 nm thick silicon oxide layer into the silicon nitride layer.
  • the gate electrode is wired in such a way that the charge carriers stored in the silicon nitride layer tunnel through the 2 nm thick silicon oxide layer into the channel region and from the channel region charge carriers of the opposite conductivity type tunnel through the silicon oxide layer into the silicon nitride layer.
  • SONOS cells have a data retention time of ⁇ 10 years. This time is too short for many applications, for example for storing data in computers.
  • EEPROM cells with a floating gate are used as an alternative to the SONOS cells. These are suitable for applications in which longer times are required for data retention.
  • a floating gate electrode which is completely surrounded by dielectric material, is arranged in these memory cells between a control gate electrode and the channel region of the MOS transistor. The information is stored in the form of charge carriers on the floating gate electrode.
  • These memory cells which are also referred to as FLOTOX cells, can be electrically written and erased.
  • the control gate electrode is connected to such a potential that charge carriers flow (write) from the channel region onto the floating gate electrode or charge carriers flow from the floating gate electrode into the channel region (erase).
  • These FLOTOX cells have data retention times of ⁇ 150 years.
  • the space requirement of the FLOTOX cells is greater than that of the SONOS cells, since the control gate electrode must overlap the floating gate electrode on the side.
  • Radiation hardness refers to the insensitivity of the stored charge to external radiation sources and / or electromagnetic fields.
  • the invention is based on the problem of specifying a method for operating a memory cell arrangement in which an increased storage density compared to the prior art is achieved and in which a time for data retention of at least 150 years is achieved.
  • a memory cell arrangement which, as memory cells, each comprises a MOS transistor with source region, channel region, drain region, gate dielectric and gate electrode, which has a dielectric triple layer as the gate dielectric.
  • the dielectric triple layer comprises a first silicon oxide layer, a silicon nitride layer and a second silicon oxide layer.
  • the silicon nitride layer is arranged between the two silicon oxide layers.
  • the first silicon oxide layer and the second silicon oxide layer each have a thickness of at least 3 nm.
  • the memory cell used in the method according to the invention differs from conventional SONOS cells in that the first silicon oxide layer, which is arranged between the channel region of the MOS transistor and the silicon nitride layer, has a thickness of at least 3 nm. In conventional SONOS cells, this thickness is a maximum of 2.2 nm.
  • the tunnel probability for direct tunneling and modified Fowler-Nordheim tunneling and thus the current intensity for the charge transport through these tunnel mechanisms depends mainly on the thickness of the tunnel barrier, ie the thickness of the first silicon oxide layer, and on the electric field. Since in conventional SONOS cells the first silicon oxide layer is a maximum of 2.2 nm thick and the second silicon oxide layer is 3 to 4 nm thick, the current always prevails in electric fields below 10 MV / cm through direct tunneling through the first silicon oxide layer. This direct tunnel current is used to write and erase the information by connecting the gate electrode accordingly.
  • the method according to the invention takes advantage of the fact that the tunnel probability for direct tunneling decreases sharply with increasing thickness of the first silicon oxide layer and becomes very small with a thickness of at least 3 nm. At a thickness of 3 nm, the tunnel probability for direct tunneling is about a factor 10 6 less than at 2 nm.
  • the first silicon oxide layer and the second silicon oxide layer are each at least 3 nm thick in the memory cell used in the method according to the invention, charge carrier transport from the silicon nitride layer to the gate electrode or to the channel region is largely avoided in this memory cell by direct tunneling. This means that the charge stored in the silicon nitride layer remains practically indefinitely. The time for data retention is in this memory cell therefore significantly larger than in conventional SONOS cells. It is> 1000 years instead of 10 years for conventional SONOS cells.
  • the threshold voltage of the MOS transistors drifts over time in the memory cells used in the method according to the invention to higher values.
  • This course of the threshold voltage shows that there is no loss of charge stored in the silicon nitride layer. Rather, there is a migration from the charge stored in the silicon nitride layer towards the substrate.
  • the tunneling probability for direct tunneling of charge carriers through the two silicon oxide layers is very small.
  • Charge carrier transport through the first silicon oxide layer or second silicon oxide layer takes place only through Fowler-Nordheim tunnels.
  • the current intensity of the charge carrier transport through Fowler-Nordheim tunnels only depends on the strength of the applied electric field. It is not explicitly dependent on the thickness of the tunnel barrier, that is to say the thickness of the first silicon oxide layer or second silicon oxide layer.
  • Different threshold values of the MOS transistor are assigned to different logic values in the method according to the invention. Because of the long time for data retention, these threshold voltage levels are very stable and therefore many threshold voltage levels can be provided per volt.
  • the threshold voltage levels can have the same or different distances from each other. Since the temporal drift of the threshold voltage level is greater for larger threshold voltage levels than for smaller ones, it is advantageous to Define voltage level in such a way that the distance between neighboring threshold voltage levels increases with increasing threshold voltage levels.
  • the memory cell has a gate electrode made of n-doped silicon, metal or a metal silicide.
  • the Fowler-Nordheim tunneling of electrons dominates charge carrier transport regardless of the polarity of the applied field. This means that both when a positive voltage is applied and when a negative voltage is applied to the gate electrode, Fowler-Nordheim tunneling of electrons occurs in the silicon nitride layer. If a positive voltage is present at the gate electrode, electrons tunnel from the channel region through the first silicon oxide layer into the silicon nitride layer. If, however, there is a negative voltage at the gate electrode, electrons tunnel through the second silicon oxide layer into the silicon nitride layer through Fowler-Nordheim tunnels from the gate electrode.
  • the memory cell Since electrons are transported into the silicon nitride layer in this memory cell irrespective of the polarity present at the gate electrode through Fowler-Nordheim tunnels, electrons that have once been transported into the silicon nitride layer cannot be removed again.
  • the memory cell therefore has a very long time for data retention.
  • the threshold voltage levels are so stable over time that 64 threshold voltage levels can be provided in a voltage window of 4 volts.
  • the difference in the thicknesses of the first silicon oxide layer and the second silicon oxide layer is preferably in the range between 0.5 nm and 1 nm in this memory cell.
  • the smaller of the thicknesses of the first silicon oxide layer and the second silicon oxide layer is in the range between 3 nm and 6 nm.
  • the thickness of the silicon nitride layer is at least 5 nm.
  • a memory cell which has a gate electrode made of p + -doped silicon. In comparison to n-doped silicon or metal, which is used as the gate electrode in the first embodiment, the probability of occupation of electronic states in the gate electrode is reduced by approximately a factor of 20 by the p + doping. Information stored in the memory cell can therefore be deleted electrically.
  • the memory cell according to the invention is therefore erased by tunneling holes from the channel region through the first silicon oxide layer into the silicon nitride layer and by tunneling electrons from the silicon nitride layer into the channel region.
  • electrons also tunnel from the gate electrode into the silicon nitride layer, which also have to be neutralized during the erasing process.
  • This electron current is suppressed in the memory cell used here in that the number of electrons in the gate electrode is reduced by the use of p + -doped silicon.
  • the time for the erase process is reduced in this memory cell by a factor of approximately 10 5 compared to memory cells with electron-rich gate electrodes.
  • the charge loss from the silicon nitride layer through direct tunneling is in this case several orders of magnitude higher than in memory cells with electron-rich gate electrodes. Therefore, only a lower number of threshold voltage levels per volt can be provided. With extinguishing times of the order of 1 second, 4 to 8 threshold voltage levels are possible in a window of 4 volts. With regard to deletion times of less than 30 seconds, it is advantageous in this memory cell to provide the thickness of the first silicon oxide layer and the second silicon oxide layer between 3.2 nm and 4 nm.
  • memory cell arrangements can be operated which, as is generally customary, have a multiplicity of identical memory cells in a matrix.
  • the MOS transistors in the memory cells can be designed as both planar and vertical MOS transistors.
  • FIG. 1 shows a memory cell with a planar MOS transistor with a gate electrode made of n-doped silicon.
  • FIG. 2 shows a memory cell with a planar MOS transistor with a gate electrode made of p + -doped silicon.
  • a source region 2 and a drain region 3, which are n-doped, for example, are provided in a substrate 1, which comprises monocrystalline silicon at least in the region of a memory cell (see FIG. 1).
  • a channel region 4 is arranged between the source region 2 and the drain region 3.
  • Source region 2, channel region 4 and drain region 3 are arranged next to one another on the surface of substrate 1, for example. Alternatively, they can also be arranged as a vertical layer sequence.
  • a dielectric triple layer Arranged above the channel region 4 is a dielectric triple layer, which comprises a first SiO 2 layer 51, a Si3N 4 layer 52 and a second SiO 2 "layer 53 comprises.
  • the first SiO 2 layer 51 is arranged on the surface of the channel region 4 and has a thickness of 3 to 6 nm, preferably 5 nm.
  • the Si3N 4 layer 52 On the surface of the first SiO 2 "Layer 51 is the Si3N 4 layer 52. It has a thickness of at least 5 nm, preferably 8 nm.
  • the second SiO 2 layer 53 is arranged on the surface of the Si3N4 layer 52, the thickness of which is 0.5 to 1 nm greater than the thickness of the first SiO 2 layer 52, that is to say in the range between 3.5 and 6.5 nm, preferably 4.5 nm.
  • a gate electrode 6 made of, for example, n + -doped polysilicon is arranged on the surface of the dielectric triple layer 5.
  • the gate electrode 6 has a thickness of, for example, 200 nm and a dopant concentration of
  • the gate electrode 6 can alternatively also be formed from metal, for example aluminum, or a metal silicide, for example TiSi2.
  • 32 threshold voltage levels are defined in a threshold voltage window of 3.2 volts, for example. For example:
  • the distance between neighboring threshold voltage levels increases with increasing threshold voltage levels. At the lowest threshold voltage levels around 0.4 volts, it is 0.04 volts, at threshold voltage levels around 3.4 volts, it is 0.15 volts.
  • the temporal drift of the threshold voltage level over 10 years is 25 mV at an initial threshold voltage level of 2 volts and 42 mV at an initial threshold voltage level of 3.5 volts.
  • voltage levels between 11.5 volts and 15.5 volts are applied to the gate electrode at a write time of 1 ms.
  • the threshold voltage level of the memory cell can be evaluated.
  • the dependence of the current flowing through the transistor on a control voltage applied to the gate electrode can be assessed.
  • a source region 2 'and a drain region 3' which are n-doped, for example, are provided in a substrate 1 ', which comprises monocrystalline silicon at least in the region of a memory cell (see FIG. 2).
  • a channel region 4 ' is arranged between the source region 2' and the drain region 3 '.
  • Source region 2 ', channel region 4' and drain region 3 ' are arranged, for example, next to one another on the surface of the substrate 1'. Alternatively, they can also be arranged as a vertical layer sequence.
  • a dielectric triple layer is arranged above the channel region 4 'and comprises a first SiO 2 layer 51', an Si 3 N 4 layer 52 'and a second SiO 2 layer 53'.
  • the first SiO 2 layer 51 ' is arranged on the surface of the channel region 4' and has a thickness of 3.2 to 4 nm, preferably 3.5 nm.
  • the Si3N 4 layer 52 ' is arranged on the surface of the first SiO 2 layer 51'. It has a thickness of at least 5 nm, preferably 8 nm.
  • the second SiO 2 layer 53 ' is arranged on the surface of the Si N 4 layer 52', the thickness of which is between 3.5 and 6.5 nm, preferably 4.5 nm.
  • a gate electrode 6 'made of, for example, p + -doped polysilicon is arranged on the surface of the dielectric triple layer 5'.
  • the gate electrode 6 ' has a thickness of, for example, 200 nm and a dopant concentration of, for example, 5 ⁇ 10 20 cm -3 .
  • 4 threshold voltage levels are defined in a threshold voltage window of, for example, 4 volts. For example:
  • the distance between adjacent threshold voltage levels increases with increasing distance of the threshold voltage level from the threshold voltage value which the MOS transistor has without a charge stored in the silicon nitride layer.
  • At the smallest distances of the threshold voltage level from the threshold voltage value that the MOS transistor has without a charge stored in the silicon nitride layer by 0.5 volts, it is 1.0 volt, at intervals the threshold voltage level from the threshold voltage value that the MOS transistor has without the silicon nitride layer has stored charge, around 3 volts it is 1.5 volts.
  • Temporal drift of the threshold voltage level over 10 years is -1000 mV at an initial threshold voltage level of 3.5 volts and 50 mV at an initial threshold voltage level of 0 volts.

Abstract

Zur Erhöhung der Speicherdichte wird in einer Speicherzellenanordnung mit MOS-Transistoren als Speicherzellen, die als Gatedielektrikum eine dielektrische Dreifachschicht mit einer ersten Siliziumoxidschicht, einer Siliziumnitridschicht und einer zweiten Siliziumoxidschicht umfassen, wobei die Siliziumoxidschichten jeweils mindestens 3 nm dick sind, die Information im Sinne einer Mehrwertlogik mit bis zu 26 Werten gespeichert. Dabei wird ausgenutzt, daß diese Speicherzellen eine Zeit für den Datenerhalt > 1000 Jahre und eine sehr geringe Drift der Einsatzspannung aufweisen.

Description

Beschreibung
Verfahren zum Betrieb einer Speicherzellenanordnung.
Zur dauerhaften Speicherung von Daten werden üblicherweise nichtflüchtige EEPROM-Zellen verwendet. Zur Realisierung von EEPROM-Zellen sind unterschiedliche Technologien vorgeschlagen worden (siehe zum Beispiel Lai et al , IEDM Tech. Dig., 1986, Seiten 580 - 583) .
Einerseits werden in den sogenannten SONOS- oder MNOS-Zellen als Speicherzellen spezielle MOS-Transistoren verwendet. Der MOS-Transistor umfaßt ein Gatedielektrikum, das mindestens eine Siliziumnitridschicht unterhalb der Gateelektrode und eine Siliziumoxidschicht zwischen der Siliziumnitridschicht und dem Kanalbereich umfaßt. Zur Speicherung der Information werden Ladungsträger in der Siliziumnitridschicht gespeichert .
In SONOS-Zellen beträgt die Dicke der Siliziumoxidschicht maximal 2,2 nm. Die Dicke der Siliziumnitridschicht beträgt in modernen SONOS-Speichern üblicherweise etwa 10 nm. Zwischen der Siliziumnitridschicht und der Gateelektrode ist meist eine weitere Siliziumoxidschicht vorgesehen, die eine Dicke von 3 bis 4 nm aufweist. Diese nichtflüchtigen Speicherzellen sind elektrisch schreib- und löεchbar. Beim Schreibvorgang wird an die Gateelektrode eine solche Spannung angelegt, daß Ladungsträger aus dem Substrat durch die maximal 2,2 nm dicke Siliziumoxidschicht in die Siliziumnitridschicht tunneln. Zum Löschen wird die Gateelektrode so beschaltet, daß die in der Siliziumnitridschicht gespeicherten Ladungsträger durch die 2 nm dicke Siliziumoxidschicht in den Kanalbereich tunneln und aus dem Kanalbereich Ladungsträger vom entgegengesetzten Leitfähigkeitstyp durch die Siliziumoxidschicht in die Sili- ziumnitridschicht tunneln. SONOS-Zellen weisen eine Zeit für den Datenerhalt von < 10 Jahren auf. Diese Zeit ist für viele Anwendungen, zum Beispiel für die Speicherung von Daten in Computern, zu kurz.
Als Alternative zu den SONOS-Zellen werden EEPROM-Zellen mit floating gate verwendet. Diese sind für Anwendungen, in denen längere Zeiten für den Datenerhalt gefordert werden, geeignet. In diesen Speicherzellen ist zwischen einer Kontrollgateelektrode und dem Kanalbereich des MOS-Transistors eine Floating Gate Elektrode angeordnet, die vollständig von dielektrischem Material umgeben ist. Auf der Floating Gate Elektrode wird die Information in Form von Ladungsträgern gespeichert. Diese Speicherzellen, die auch als FLOTOX-Zellen bezeichnet werden, sind elektrisch schreib- und löschbar. Dazu wird die Steuergateelektrode mit einem solchen Potential verbunden, daß Ladungsträger aus dem Kanalbereich auf die Floating Gate Elektrode fließen (schreiben) bzw. Ladungsträger von der Floating Gate Elektrode in den Kanalbereich fließen (löschen) . Diese FLOTOX-Zellen weisen Zeiten für den Datener- halt < als 150 Jahre auf.
Im Vergleich zu den SONOS-Zellen sind sie jedoch kompliziert im Aufbau. Ferner ist der Platzbedarf der FLOTOX-Zellen im Vergleich zu den SONOS-Zellen größer, da die Steuergateelek- trode die Floating Gate Elektrode seitlich überlappen muß.
Schließlich ist die sogenannte Radiation hardness von FLOTOX- Zellen begrenzt . Unter Radiation hardness wird die Une pfind- lichkeit der gespeicherten Ladung gegenüber äußeren Strahlungsquellen und/oder elektromagnetischen Feldern bezeichnet.
Zur Erhöhung der Speicherdichte in FLOTOX-Zellen ist vorgeschlagen worden (siehe zum Beispiel Lai et al , IEDM Tech. Dig., 1986, Seiten 580 - 583), Informationen im Sinne einer Mehrwertlogik zu speichern. Dabei werden mehr als 3 logische Werte dadurch gespeichert, daß jedem logischen Wert ein Einsatzspannungswert des MOS-Transistors eindeutig zugeordnet wird. Bei der Programmierung werden abhängig von dem zu spei- chernden logischen Wert durch Injektion unterschiedlicher Ladungsmengen die verschiedenen Einsatzspannungswerte eingestellt .
Der Erfindung liegt das Problem zugrunde, ein Verfahren zum Betrieb einer Speicherzellenanordnung anzugeben, bei dem eine gegenüber dem Stand der Technik erhöhte Speicherdichte erzielt wird und bei dem eine Zeit für den Datenerhalt von mindestens 150 Jahren erreicht wird.
Dieses Problem wird erfindungsgemäß gelöst durch ein Verfahren nach Anspruch 1. Weitere Ausgestaltungen gehen aus den Unteransprüchen hervor.
In dem erfindungsgemäßen Verfahren wird eine Speicherzellenanordnung verwendet, die als Speicherzellen jeweils einen MOS-Transistor mit Sourcegebiet , Kanalbereich, Draingebiet, Gatedielektrikum und Gateelektrode umfaßt, der als Gatedielektrikum eine dielektrische Dreifachschicht aufweist. Die dielektrische Dreifachschicht umfaßt eine erste Siliziumoxidschicht, eine Siliziumnitridschicht und eine zweite Siliziumoxidschicht. Die Siliziumnitridschicht ist zwischen den beiden Siliziumoxidschichten angeordnet. Die erste Siliziumoxidschicht und die zweite Siliziumoxidschicht weisen jeweils ei- ne Dicke von mindestens 3 nm auf .
Von konventionellen SONOS-Zellen unterscheidet sich die in dem erfindungsgemäßen Verfahren verwendete Speicherzelle dadurch, daß die erste Siliziumoxidschicht, die zwischen dem Kanalbereich des MOS-Transistors und der Siliziumnitridschicht angeordnet ist, eine Dicke von mindestens 3 nm aufweist. In konventionellen SONOS-Zellen beträgt diese Dicke maximal 2,2 nm.
In dem erfindungsgemäßen Verfahren wird die Erkenntnis ausgenutzt, daß in konventionellen SONOS-Zellen der Ladungstransport durch die erste Siliziumoxidschicht hauptsächlich über direktes Tunneln und modifiziertes Fowler-Nordheim-Tunneln erfolgt. Die Tunnelwahrscheinlichkeit für direktes Tunneln und modifiziertes Fowler-Nordheim-Tunneln und damit die Stromstärke für den Ladungstransport durch diese Tunnelmecha- nismen hängt hauptsächlich von der Dicke der Tunnelbarriere, das heißt der Dicke der ersten Siliziumoxidschicht, und vom elektrischen Feld ab. Da in konventionellen SONOS-Zellen die erste Siliziumoxidschicht maximal 2,2 nm und die zweite Siliziumoxidschicht 3 bis 4 nm dick ist, überwiegt bei elektri- sehen Feldern unter 10 MV/cm stets der Strom durch direktes Tunneln durch die erste Siliziumoxidschicht. Über diesen direkten Tunnelstrom erfolgt sowohl das Schreiben als auch das Löschen der Information, durch entsprechende Beschaltung der Gateelektrode .
Bei konventionellen SONOS-Zellen fließt auch ohne Beschaltung der Gateelektrode ein Tunnelstrom, der auf direktes Tunneln zurückgeht, durch die erste Siliziumoxidschicht von der Siliziumnitridschicht zum Kanalbereich. Es wurde festgestellt, daß dieser direkte Tunnelstrom für die Zeit für den Datenerhalt bestimmend ist .
Weiterhin wird in dem erfindungsgemäßen Verfahren ausgenutzt, daß die Tunnelwahrscheinlichkeit für direktes Tunneln mit zu- nehmender Dicke der ersten Siliziumoxidschicht stark abnimmt und bei einer Dicke von mindestens 3 nm sehr klein wird. Bei einer Dicke von 3 nm beträgt die Tunnelwahrscheinlichkeit für direktes Tunneln etwa einen Faktor 106 weniger als bei 2 nm.
Da in der Speicherzelle, die in dem erfindungsgemäßen Verfahren eingesetzt wird, die erste Siliziumoxidschicht und die zweite Siliziumoxidschicht jeweils mindestens 3 nm dick sind, wird in dieser Speicherzelle ein Ladungsträgertransport aus der Siliziumnitridschicht zur Gateelektrode oder zum Kanalbe- reich durch direktes Tunneln weitgehend vermieden. Das heißt, in der Siliziumnitridschicht gespeicherte Ladung bleibt praktisch unbegrenzt erhalten. Die Zeit für den Datenerhalt ist in dieser Speicherzelle daher deutlich größer als in konventionellen SONOS-Zellen. Sie beträgt > 1000 Jahre anstelle von 10 Jahren bei konventionellen SONOS-Zellen.
Es wurde beobachtet, daß die EinsatzSpannung der MOS-Transistoren bei den in dem erfindungsgemäßen Verfahren verwendeten Speicherzellen mit der Zeit zu höheren Werten driftet . Dieser Verlauf der Einsatzspannung zeigt, daß es keinen Verlust von in der Siliziumnitridschicht gespeicherter Ladung gibt. Viel- mehr kommt es zu einer Wanderung von der in der Siliziumnitridschicht gespeicherten Ladung in Richtung Substrat .
Da die Dicken der ersten Siliziumoxidschicht und der zweiten Siliziumoxidschicht in der in dem erfindungsgemäßen Verfahren verwendeten Speicherzelle jeweils mindestens 3 nm betragen, ist die Tunnelwahrscheinlichkeit für direktes Tunneln von Ladungsträgern durch die beiden Siliziumoxidschichten sehr klein. Ein Ladungsträgertransport durch die erste Siliziumoxidschicht bzw. zweite Siliziumoxidschicht findet nur durch Fowler-Nordheim-Tunneln statt. Die Stromstärke des Ladungsträgertransports durch Fowler-Nordheim-Tunneln hängt nur von der Stärke des anliegenden elektrischen Feldes ab. Sie ist nicht explizit abhängig von der Dicke der Tunnelbarriere, das heißt der Dicke der ersten Siliziumoxidschicht bzw. zweiten Siliziumoxidschicht.
In dem erfindungsgemäßen Verfahren werden verschiedenen logischen Werten verschiedene Einsatzspannungspegel des MOS- Transistors zugeordnet. Wegen der langen Zeit für den Da- tenerhalt sind diese Einsatzspannungspegel sehr stabil und es können daher viele Einsatzspannungspegel pro Volt vorgesehen werden.
Die Einsatzspannungspegel können gleiche oder unterschiedli- ehe Abstände von einander haben. Da die zeitliche Drift der Einsatzspannungspegel für größere Einsatzspannungspegel größer ist als für kleinere, ist es vorteilhaft, die Einsatz- spannungspegel so zu definieren, daß der Abstand zwischen benachbarten Einsatzspannungspegeln mit zunehmendem Einsatz- spannungspegel zunimmt .
Gemäß einer Ausfuhrungsform weist die Speicherzelle eine Gateelektrode aus n-dotiertem Silizium, Metall oder einem Me- tallsilizid auf In dieser Speicherzelle dominiert das Fowler-Nordheim-Tunneln von Elektronen den Ladungsträgertransport unabhängig von der Polarität des anliegenden Feldes. Das heißt, sowohl bei Anliegen einer positiven Spannung als auch bei Anliegen einer negativen Spannung an der Gateelektrode kommt es zum Fowler-Nordheim-Tunneln von Elektronen n die Siliziumnitridschicht. Liegt an der Gateelektrode eine positive Spannung an, so tunneln Elektronen aus dem Kanalbereich durch die erste Siliziumoxidschicht in die Siliziumnitridschicht. Liegt dagegen an der Gateelektrode eine negative Spannung an, so tunneln Elektronen durch Fowler-Nordheim- Tunneln aus der Gateelektrode durch die zweite Siliziumoxidschicht in die Siliziumnitridschicht.
Da m dieser Speicherzelle unabhängig von der anliegenden Polarität an der Gateelektrode durch Fowler-Nordheim-Tunneln Elektronen in d e Siliziumnitridschicht transportiert werden, können Elektronen, die einmal in die Siliziumnitridschicht transportiert worden sind, nicht wieder entfernt werden. Die Speicherzelle weist daher eine sehr große Zeit für den Datenerhalt auf. Die Einsatzspannungspegel sind über die Zeit so stabil, daß in einem Spannungsfenster von 4 Volt 64 Einsatzspannungspegel vorgesehen werden können.
Vorzugsweise liegt in dieser Speicherzelle die Differenz der Dicken der ersten Siliziumoxidschicht und der zweiten Siliziumoxidschicht im Bereich zwischen 0 , 5 nm und 1 nm. Die geringere der Dicken der ersten Siliziumoxidschicht und der zwei- ten Siliziumoxidschicht liegt im Bereich zwischen 3 nm und 6 nm. Die Dicke der Siliziumnitridschicht beträgt mindestens 5 nm. In einer anderen Ausführungsform der Erfindung wird eine Speicherzelle verwendet, die eine Gateelektrode aus p+- dotiertem Silizium au weist. Im Vergleich zu n-dotiertem Si- lizium oder Metall, das als Gateelektrode in der ersten Ausführungsform verwendet wird, ist im Idealfall durch die p+- Dotierung die Besetzungswahrscheinlichkeit von elektronischen Zuständen in der Gateelektrode um etwa den Faktor 1020 reduziert. Daher kann in der Speicherzelle gespeicherte Informa- tion elektrisch gelöscht werden. Beim Löschvorgang können wegen der reduzierten Besetzungswahrscheinlichkeit von elektronischen Zuständen keine Elektronen aus der Gateelektrode in die Siliziumnitridschicht tunneln. Der Löschvorgang der erfindungsgemäßen Speicherzelle erfolgt daher über Tunneln von Löchern aus dem Kanalbereich durch die erste Siliziumoxidschicht in die Siliziumnitridschicht und durch Tunneln von Elektronen aus der Siliziumnitridschicht in den Kanalbereich. Bei Speicherzellen mit elektronenreichen Gateelektroden tunneln zusätzlich Elektronen aus der Gateelektrode in die Sili- ziumnitridschicht , die beim Löschvorgang ebenfalls neutralisiert werden müssen. Dieser Elektronenstrom wird in der hier verwendeten Speicherzelle dadurch unterdrückt, daß die Zahl der Elektronen in der Gateelektrode durch die Verwendung von p+-dotiertem Silizium reduziert ist. Die Zeit für den Lösch- Vorgang ist in dieser Speicherzelle im Vergleich zu Speicherzellen mit elektronenreichen Gateelektroden um einen Faktor von ca. 105 reduziert.
Allerdings ist der Ladungsverlust aus der Siliziumnitrid- schicht durch direktes Tunneln in diesem Fall im Vergleich zu Speicherzellen mit elektronenreichen Gateelektroden um mehrere Größenordnungen höher. Daher können nur eine geringere Anzahl Einsatzspannungspegel pro Volt vorgesehen werden. Bei Löschzeiten in der Größenordnung von 1 Sekunde sind in einem Fenster von 4 Volt 4 bis 8 Einsatzspannungspegel möglich. Im Hinblick auf Löschzeiten unter 30 Sekunden ist es in dieser Speicherzelle vorteilhaft, die Dicke der ersten Siliziumoxidschicht und der zweiten Siliziumoxidschicht zwischen 3,2 nm und 4 nm vorzusehen .
Mit dem erfindungsgemäßen Verfahren können Speicherzellenanordnungen betrieben werden, die, wie allgemein üblich, ma- trixförmig eine Vielzahl identischer Speicherzellen aufweisen.
Die MOS-Transistoren in den Speicherzellen können sowohl als planare als auch als vertikale MOS-Transistoren ausgebildet werden.
Im folgenden wird die Erfindung anhand von Ausfuhrungsbei - spielen und der Figuren näher erläutert.
Figur 1 zeigt eine Speicherzelle mit einem planaren MOS- Transistor mit einer Gateelektrode aus n-dotiertem Silizium.
Figur 2 zeigt eine Speicherzelle mit einem planaren MOS- Transistor mit einer Gateelektrode aus p+ -dotiertem Silizium.
In einem Substrat 1, das mindestens im Bereich einer Speicherzelle monokristallines Silizium umfaßt, sind ein Sourcegebiet 2 und ein Draingebiet 3, die zum Beispiel n-dotiert sind, vorgesehen (siehe Figur l) . Zwischen dem Sourcegebiet 2 und dem Draingebiet 3 ist ein Kanalbereich 4 angeordnet. Sourcegebiet 2, Kanalbereich 4 und Draingebiet 3 sind zum Beispiel nebeneinander an der Oberfläche des Substrats 1 angeordnet. Alternativ können sie auch als vertikale Schichtenfolge angeordnet sein.
Oberhalb des Kanalbereichs 4 ist eine dielektrische Dreifach- schicht angeordnet, die eine erste Siθ2-Schicht 51, eine Si3N4- Schicht 52 und eine zweite Siθ2"Schicht 53 umfaßt. Die erste Siθ2 -Schicht 51 ist an der Oberfläche des Kanalbereichs 4 angeordnet und weist eine Dicke von 3 bis 6 nm, vorzugsweise 5 nm, auf. An der Oberfläche der ersten Siθ2"Schicht 51 ist die Si3N4-Schicht 52 angeordnet. Sie weist eine Dicke von mindestens 5 nm, vorzugsweise 8 nm, auf . An der Oberfläche der Si3N4-Sch.ic._t 52 ist die zweite Siθ2~Schicht 53 angeordnet, deren Dicke um 0,5 bis 1 nm größer als die Dicke der ersten Siθ2 -Schicht 52 ist, das heißt im Bereich zwischen 3,5 und 6,5 nm, vorzugsweise bei 4,5 nm, liegt.
Auf der Oberfläche der dielektrischen Dreifachschicht 5 ist eine Gateelektrode 6 aus zum Beispiel n+-dotiertem Polysili- zium angeordnet. Die Gateelektrode 6 weist eine Dicke von zum Beispiel 200 nm und eine Dotierstoffkonzentration von zum
Beispiel 1021 cm"3 auf. Die Gateelektrode 6 kann alternativ auch aus Metall, zum Beispiel Aluminium, oder einem Metallsi- lizid, zum Beispiel TiSi2, gebildet werden.
Zum Betrieb einer Speicherzellenanordnung mit einer Vielzahl identischer Speicherzellen, wie sie in Figur 1 dargestellt sind, wird die Information im Sinne einer Mehrwertlogik, zum Beispiel mit 25 = 32 Werten, abgespeichert. Dazu werden in einem Einsatzspannungs enster von zum Beispiel 3,2 Volt 32 Einsatzspannungspegel definiert. Beispielsweise gilt:
Nummer des Einsatzspannungspegel
Einsatzspannungspegels (mV)
0 400
1 442
2 488
3 538
4 592
5 650
6 712
7 778
8 848 Nummer des Einsatzspannungspegel
Einsatzspannungspegels (mV)
9 922
10 1000
11 1082
12 1168
13 1258
14 1352
15 1450
16 1552
17 1658
18 1768
19 1882
20 2000
21 2122
22 2248
23 2378
24 2512
25 2650
26 2792
27 2938
28 3088
29 3242
30 3400
31 3562
Der Abstand zwischen benachbarten Einsatzspannungspegeln nimmt mit zunehmendem Einsatzspannungspegel zu. Bei den kleinsten Einsatzspannungspegeln um 0,4 Volt beträgt er 0,04 Volt, bei Einsatzspannungspegeln um 3 , 4 Volt beträgt er 0,15 Volt. Die zeitliche Drift des Einsatzspannungspegels über 10 Jahre beträgt bei einem anfänglichen Einsatzspannungspegel von 2 Volt 25 mV, bei einem anfänglichen Einsatzspannungspegel von 3,5 Volt 42 mV. Zum Einschreiben der Information werden bei einer Schreibzeit von 1 ms Spannungspegel zwischen 11,5 Volt und 15,5 Volt an die Gateelektrode angelegt .
Zum Auslesen der Information kann einerseits der Einsatzspannungspegel der Speicherzelle bewertet werden. Andererseits kann die Abhängigkeit des über den Transistor fließenden Stroms von einer an der Gateelektrode anliegenden Steuerspannung bewertet werden.
In einem Substrat l', das mindestens im Bereich einer Speicherzelle monokristallines Silizium umfaßt, sind ein Sourcegebiet 2' und ein Draingebiet 3', die zum Beispiel n-dotiert sind, vorgesehen (siehe Figur 2) . Zwischen dem Sourcegebiet 2' und dem Draingebiet 3' ist ein Kanalbereich 4' angeordnet. Sourcegebiet 2 ' , Kanalbereich 4 ' und Draingebiet 3 ' sind zum Beispiel nebeneinander an der Oberfläche des Substrats 1' angeordnet. Alternativ können sie auch als vertikale Schichtenfolge angeordnet sein.
Oberhalb des Kanalbereichs 4' ist eine dielektrische Drei- fachschicht angeordnet, die eine erste Siθ2-Schicht 51', eine Si3N4 -Schicht 52' und eine zweite SiÜ2 -Schicht 53' umf ßt. Die erste Siθ2 -Schicht 51' ist an der Oberfläche des Kanalbe- reichs 4' angeordnet und weist eine Dicke von 3,2 bis 4 nm, vorzugsweise 3,5 nm, auf. An der Oberfläche der ersten Siθ2~ Schicht 51' ist die Si3N4-Schicht 52' angeordnet. Sie weist eine Dicke von mindestens 5 nm, vorzugsweise 8 nm, auf . An der Oberfläche der Si N4-Schicht 52' ist die zweite Siθ2~ Schicht 53' angeordnet, deren Dicke Bereich zwischen 3,5 und 6,5 nm, vorzugsweise bei 4,5 nm, liegt.
Auf der Oberfläche der dielektrischen Dreifachschicht 5' ist eine Gateelektrode 6' aus zum Beispiel p+-dotiertem Polysili- zium angeordnet. Die Gateelektrode 6' weist eine Dicke von zum Beispiel 200 nm und eine Dotierstoffkonzentration von zum Beispiel 5 x 1020 cm-3 auf. Zum Betrieb einer Speicherzellenanordnung mit einer Vielzahl identischer Speicherzellen, wie sie in Figur 2 dargestellt sind, wird die Information im Sinne einer Mehrwertlogik, zum Beispiel mit 22 = 4 Werten, abgespeichert. Dazu werden in einem Einsatzspannungsfenster von zum Beispiel 4 Volt 4 Einsatzspannungspegel definiert. Beispielsweise gilt:
Nummer des EinEinsatzspannungε - zeitliche Drift in 10 satzspannungspegels pegel (Volt) Jahren (mV)
0 0,0 +50
1 1,0 -100
2 2, 0 -400
3 3,5 -1000
Der Abstand zwischen benachbarten Einsatzspannungspegeln nimmt mit zunehmendem Abstand des Einsatzspannungspegels von dem Einsätzspannungswert , den der MOS-Transistor ohne in der Siliziumnitridschicht gespeicherte Ladung aufweist, zu. Bei den kleinsten Abständen der Einsatzspannungspegel von dem Einsatzspannungswert, den der MOS-Transistor ohne in der Siliziumnitridschicht gespeicherte Ladung aufweist, um 0,5 Volt beträgt er 1,0 Volt, bei Abständen der Einsatzspannungspegel von dem Einsatzspannungswert, den der MOS-Transistor ohne in der Siliziumnitridschicht gespeicherte Ladung aufweist, um 3 Volt beträgt er 1,5 Volt. Die . zeitliche Drift des Einsatzspannungspegels über 10 Jahre beträgt bei einem anfänglichen Einsatzspannungspegel von 3,5 Volt -1000 mV, bei einem anfänglichen Einsatzspannungspegel von 0 Volt 50 mV.
Zum Einschreiben der Information in eine Speicherzelle im Ausgangszustand mit einer Schreibzeit von 1 ms werden Spannungspegel zwischen +10 Volt und +14 Volt an die Gateelektrode angelegt . Zum Auslesen der Information kann einerseits der Einsatzspannungspegel der Speicherzelle bewertet werden. Andererseits kann die Abhängigkeit des über den Transistor fließenden Stroms von einer an der Gateelektrode anliegenden Steuerspannung bewertet werden.

Claims

Patentansprüche
1. Verfahren zum Betrieb einer Speicherzellenanordnung,
- bei dem als Speicherzellen MOS-Transistoren verwendet werden, die als Gatedielektrikum eine dielektrische Dreifachschicht (5) mit einer Siliziumoxidschicht (51) , einer Siliziumnitridschicht (52) und einer zweiten Siliziumoxidschicht (53) umfassen, wobei die erste Siliziumoxidschicht (51) und die zweite Siliziumoxidschicht (53) jeweils mindestens 3 nm dick sind,
- bei dem zur Speicherung von Information eine Mehrwertlogik mit mehr als zwei logischen Werten verwendet wird, wobei zum Einschreiben der logischen Werte in eine der Speicherzellen jeweils eine dem logischen Wert zugeordnete Ladungs- menge durch Fowler-Nordheim-Tunneln auf das Gatedielektrikum aufgebracht wird und im Gatedielektrikum gespeichert wird, die einen dem logischen Wert zugeordneten Einsatz- spannungspegel des MOS-Transistors bewirkt.
2. Verfahren nach Anspruch 1, bei dem der Abstand zwischen benachbarten Einsatzspannungspegeln mit zunehmendem Einsatzspannungspegel zunimmt.
3. Verfahren nach Anspruch 1 oder 2,
- bei dem die Differenz der Dicken der ersten Siliziumoxidschicht (51) und der zweiten Siliziumoxidschicht (53) im Bereich zwischen 0,5 nm und 1 nm liegt,
- bei dem die geringere der Dicken der ersten Siliziumoxidschicht (51) und der zweiten Siliziumoxidschicht (53) im Bereich zwischen 3 und 6 nm liegt,
bei dem die Dicke der Siliziumnitridschicht (52) mindestens 5 nm beträgt, - bei dem der MOS-Transistor jeweils eine Gateelektrode (6) aus n-dotiertem Silizium umfaßt.
. Verfahren nach Anspruch 3 , bei dem eine Mehrwertlogik mit 2n Werten verwendet wird, wobei n zwischen 2 und 6 liegt.
5. Verfahren nach Anspruch 1 oder 2,
- bei dem die Differenz der Dicken der ersten Siliziumoxidschicht (51') und der zweiten Siliziumoxidschicht (53') im Bereich zwischen 0,5 nm und 1 nm liegt,
- bei dem die geringere der Dicken der ersten Siliziumoxidschicht (51') und der zweiten Siliziumoxidschicht (53') im Bereich zwischen 3,2 und 4 nm liegt,
- bei dem die Dicke der Siliziumnitridschicht (52') minde- stens 5 nm beträgt,
- bei dem der MOS-Transistor jeweils eine Gateelektrode (6') aus p+-dotiertem Silizium umfaßt.
6. Verfahren nach Anspruch 5, bei dem das p+-dotierte Silizium in der Gateelektrode (6') eine Dotierstoffkonzentration von mindestens 1 x 1020 cm-3 aufweist .
7. Verfahren nach Anspruch 5 oder 6, bei dem eine Mehrwertlogik mit 2n Werten verwendet wird, wobei n zwischen 2 und 3 liegt.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156272A (ja) * 1999-11-25 2001-06-08 Fujitsu Ltd 不揮発性半導体メモリ装置とその製造方法
US7790516B2 (en) 2006-07-10 2010-09-07 Qimonda Ag Method of manufacturing at least one semiconductor component and memory cells

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IL125604A (en) 1997-07-30 2004-03-28 Saifun Semiconductors Ltd Non-volatile electrically erasable and programmble semiconductor memory cell utilizing asymmetrical charge
US6430077B1 (en) 1997-12-12 2002-08-06 Saifun Semiconductors Ltd. Method for regulating read voltage level at the drain of a cell in a symmetric array
US6633496B2 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Symmetric architecture for memory cells having widely spread metal bit lines
US6633499B1 (en) 1997-12-12 2003-10-14 Saifun Semiconductors Ltd. Method for reducing voltage drops in symmetric array architectures
US6215148B1 (en) 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6348711B1 (en) 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
US6429063B1 (en) 1999-10-26 2002-08-06 Saifun Semiconductors Ltd. NROM cell with generally decoupled primary and secondary injection
JP4899241B2 (ja) * 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
US6356482B1 (en) * 2000-02-24 2002-03-12 Advanced Micro Devices, Inc. Using negative gate erase voltage to simultaneously erase two bits from a non-volatile memory cell with an oxide-nitride-oxide (ONO) gate structure
US6490204B2 (en) 2000-05-04 2002-12-03 Saifun Semiconductors Ltd. Programming and erasing methods for a reference cell of an NROM array
US6396741B1 (en) * 2000-05-04 2002-05-28 Saifun Semiconductors Ltd. Programming of nonvolatile memory cells
JP4002712B2 (ja) * 2000-05-15 2007-11-07 スパンション エルエルシー 不揮発性半導体記憶装置および不揮発性半導体記憶装置のデータ保持方法
EP2988331B1 (de) 2000-08-14 2019-01-09 SanDisk Technologies LLC Halbleiterspeicherbauelement
JP4346228B2 (ja) * 2000-09-21 2009-10-21 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US6614692B2 (en) 2001-01-18 2003-09-02 Saifun Semiconductors Ltd. EEPROM array and method for operation thereof
US6677805B2 (en) 2001-04-05 2004-01-13 Saifun Semiconductors Ltd. Charge pump stage with body effect minimization
US6636440B2 (en) 2001-04-25 2003-10-21 Saifun Semiconductors Ltd. Method for operation of an EEPROM array, including refresh thereof
US6936887B2 (en) * 2001-05-18 2005-08-30 Sandisk Corporation Non-volatile memory cells utilizing substrate trenches
US6900085B2 (en) * 2001-06-26 2005-05-31 Advanced Micro Devices, Inc. ESD implant following spacer deposition
US6593624B2 (en) 2001-09-25 2003-07-15 Matrix Semiconductor, Inc. Thin film transistors with vertically offset drain regions
DE10140758A1 (de) * 2001-08-20 2003-04-24 Infineon Technologies Ag Speicherelement für eine Halbleiterspeichereinrichtung
JP4198903B2 (ja) * 2001-08-31 2008-12-17 株式会社東芝 半導体記憶装置
US6643181B2 (en) 2001-10-24 2003-11-04 Saifun Semiconductors Ltd. Method for erasing a memory cell
US6925007B2 (en) * 2001-10-31 2005-08-02 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
KR100977592B1 (ko) 2001-10-31 2010-08-23 쌘디스크 코포레이션 유전체 저장 엘리먼트를 사용하는 다중상태 비휘발성집적회로 메모리 시스템
US6897522B2 (en) 2001-10-31 2005-05-24 Sandisk Corporation Multi-state non-volatile integrated circuit memory systems that employ dielectric storage elements
US6583007B1 (en) 2001-12-20 2003-06-24 Saifun Semiconductors Ltd. Reducing secondary injection effects
US6885585B2 (en) * 2001-12-20 2005-04-26 Saifun Semiconductors Ltd. NROM NOR array
AU2003263748A1 (en) * 2002-06-21 2004-01-06 Micron Technology, Inc. Nrom memory cell, memory array, related devices and methods
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
US6826107B2 (en) 2002-08-01 2004-11-30 Saifun Semiconductors Ltd. High voltage insertion in flash memory cards
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US6885590B1 (en) 2003-01-14 2005-04-26 Advanced Micro Devices, Inc. Memory device having A P+ gate and thin bottom oxide and method of erasing same
US6912163B2 (en) * 2003-01-14 2005-06-28 Fasl, Llc Memory device having high work function gate and method of erasing same
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US6956768B2 (en) * 2003-04-15 2005-10-18 Advanced Micro Devices, Inc. Method of programming dual cell memory device to store multiple data states per cell
JP4040534B2 (ja) * 2003-06-04 2008-01-30 株式会社東芝 半導体記憶装置
JP3724648B2 (ja) * 2003-10-01 2005-12-07 セイコーエプソン株式会社 半導体装置の製造方法
US7276408B2 (en) * 2003-10-08 2007-10-02 Texas Instruments Incorporated Reduction of dopant loss in a gate structure
KR20050069124A (ko) * 2003-12-31 2005-07-05 동부아남반도체 주식회사 에스오엔오에스 소자 및 그 제조방법
US7164177B2 (en) * 2004-01-02 2007-01-16 Powerchip Semiconductor Corp. Multi-level memory cell
US7540167B2 (en) 2004-07-08 2009-06-02 Dean Murphy Condensed water production system
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
JP4684719B2 (ja) * 2005-04-07 2011-05-18 パナソニック株式会社 半導体記憶装置
JP5001578B2 (ja) * 2005-06-30 2012-08-15 ラピスセミコンダクタ株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US7804126B2 (en) 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
KR100810614B1 (ko) * 2006-08-23 2008-03-06 삼성전자주식회사 디램 셀 모드 및 비휘발성 메모리 셀 모드를 갖는 반도체메모리 소자 및 그 동작방법
RU2330011C1 (ru) * 2007-03-01 2008-07-27 Общество с ограниченной ответственностью "Еврохим-СПб-Трейдинг" Способ получения фенола и ацетона
CN101960604B (zh) * 2008-03-13 2013-07-10 S.O.I.Tec绝缘体上硅技术公司 绝缘隐埋层中有带电区的衬底
US9391084B2 (en) 2014-06-19 2016-07-12 Macronix International Co., Ltd. Bandgap-engineered memory with multiple charge trapping layers storing charge
US9627395B2 (en) 2015-02-11 2017-04-18 Sandisk Technologies Llc Enhanced channel mobility three-dimensional memory structure and method of making thereof
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979582A (en) * 1974-09-17 1976-09-07 Westinghouse Electric Corporation Discrete analog processing system including a matrix of memory elements
US4057788A (en) * 1974-10-21 1977-11-08 Raytheon Company Semiconductor memory structures
JPS58102394A (ja) * 1981-12-15 1983-06-17 Citizen Watch Co Ltd 記憶装置
EP0311773A2 (de) * 1987-10-16 1989-04-19 International Business Machines Corporation Nichtflüchtige Speicherzelle
US5311049A (en) * 1991-10-17 1994-05-10 Rohm Co., Ltd. Non-volatile semiconductor memory with outer drain diffusion layer
US5436481A (en) * 1993-01-21 1995-07-25 Nippon Steel Corporation MOS-type semiconductor device and method of making the same
EP0692825A2 (de) * 1994-07-15 1996-01-17 Sony Corporation Analog MISFET mit Schwellspannungsregler

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5539690A (en) * 1994-06-02 1996-07-23 Intel Corporation Write verify schemes for flash memory with multilevel cells
JP3336813B2 (ja) * 1995-02-01 2002-10-21 ソニー株式会社 不揮発性半導体メモリ装置
JPH0945094A (ja) * 1995-07-31 1997-02-14 Nkk Corp 不揮発性半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3979582A (en) * 1974-09-17 1976-09-07 Westinghouse Electric Corporation Discrete analog processing system including a matrix of memory elements
US4057788A (en) * 1974-10-21 1977-11-08 Raytheon Company Semiconductor memory structures
JPS58102394A (ja) * 1981-12-15 1983-06-17 Citizen Watch Co Ltd 記憶装置
EP0311773A2 (de) * 1987-10-16 1989-04-19 International Business Machines Corporation Nichtflüchtige Speicherzelle
US5311049A (en) * 1991-10-17 1994-05-10 Rohm Co., Ltd. Non-volatile semiconductor memory with outer drain diffusion layer
US5436481A (en) * 1993-01-21 1995-07-25 Nippon Steel Corporation MOS-type semiconductor device and method of making the same
EP0692825A2 (de) * 1994-07-15 1996-01-17 Sony Corporation Analog MISFET mit Schwellspannungsregler

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
"three state MNOS memory array", IBM TECHNICAL DISCLOSURE BULLETIN., vol. 18, no. 12, June 1976 (1976-06-01), NEW YORK US, pages 4192 - 4193, XP002043699 *
PATENT ABSTRACTS OF JAPAN vol. 7, no. 206 (P - 222) 10 September 1983 (1983-09-10) *

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001156272A (ja) * 1999-11-25 2001-06-08 Fujitsu Ltd 不揮発性半導体メモリ装置とその製造方法
JP4697993B2 (ja) * 1999-11-25 2011-06-08 スパンション エルエルシー 不揮発性半導体メモリ装置の制御方法
US7790516B2 (en) 2006-07-10 2010-09-07 Qimonda Ag Method of manufacturing at least one semiconductor component and memory cells

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