WO1994008340A1 - Non-volatile semiconductor memory device having floating gate - Google Patents

Non-volatile semiconductor memory device having floating gate Download PDF

Info

Publication number
WO1994008340A1
WO1994008340A1 PCT/JP1993/001438 JP9301438W WO9408340A1 WO 1994008340 A1 WO1994008340 A1 WO 1994008340A1 JP 9301438 W JP9301438 W JP 9301438W WO 9408340 A1 WO9408340 A1 WO 9408340A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
erasing
voltage
floating gate
semiconductor substrate
Prior art date
Application number
PCT/JP1993/001438
Other languages
English (en)
French (fr)
Inventor
Takao Akaogi
Original Assignee
Fujitsu Limited
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Limited filed Critical Fujitsu Limited
Priority to EP93922043A priority Critical patent/EP0616334B1/en
Priority to US08/244,634 priority patent/US5521866A/en
Priority to DE69331519T priority patent/DE69331519T2/de
Priority to KR1019940701876A priority patent/KR970004072B1/ko
Publication of WO1994008340A1 publication Critical patent/WO1994008340A1/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Definitions

  • the present invention generally relates to a nonvolatile semiconductor memory device (EEPROM) that can be erased by an electric means, and in particular, has a floating gate, and stores information in the floating gate. It relates to the so-called flash memory, which stores in the form of stored charges.
  • EEPROM nonvolatile semiconductor memory device
  • flash memory Because flash memory has a small and robust configuration, it replaces conventional large, hard disk devices that have problems with mechanical robustness in various computer storage devices, including laptops. Expected.
  • each memory cell that composes a flash memory has a simple structure similar to a conventional DRAM memory cell and consists of a single transistor, it has a high level of integration in flash memory. The density and large storage capacity can be easily achieved.
  • moving parts such as a drive motor, it has the advantage of very low power consumption.
  • each memory cell has a structure having a source and a drain region formed in a semiconductor substrate, similar to the MOS transistor, and has a structure similar to that of a conventional MOS transistor.
  • a floating gate separated by a thin tunnel insulating film is provided between the control electrode corresponding to the gate electrode and the substrate.
  • a predetermined control voltage is applied to the gate electrode.
  • the carrier flowing from the source region to the drain region is accelerated near the drain region.
  • And is injected into the floating gate through the tunnel insulating film.
  • the carriers injected into the floating gate in this manner, that is, the charges are stably held, and the potential of the floating gate is held at a predetermined level.
  • the flow of the carrier from the source to the drain is turned on and off by the carrier accumulated in the floating gate.
  • a potential is applied to the control electrode to eliminate charges in the floating gate, and at the same time, charges in the floating gate are applied to the semiconductor substrate or a source region in the substrate. Apply a potential to pull out.
  • the charges in the floating gate are dissipated to the semiconductor substrate or to the source region in the substrate through the tunnel insulating film.
  • Fig. 1 schematically shows the configuration of a memory cell in the above-mentioned conventional flash memory.
  • memory cells are formed in a matrix on, for example, a ⁇ -type doped semiconductor substrate 10, and each memory cell is formed on the substrate 10 with a p-type An n + -type source region 11 a and a n + -type drain region 11 b separated from each other via a channel region 10 a.
  • a floating gate electrode 12 is provided via a tunnel insulating film 12a, and further on the gate electrode 12
  • the control electrode 13 is provided via the interlayer insulating film 13a.
  • a negative source voltage V s is applied to the source region 11 a and a positive drain voltage V d is applied to the drain region 1 lb, and electrons are drained from the source region 11 a.
  • a positive control voltage V g is applied to the control electrode 13.
  • the current flows from the source region 11a to the drain region 11b.
  • the electrons are accelerated in the channel region 10a and have a large kinetic energy near the drain electrode 11b.
  • the accelerated electrons pass through the tunnel insulating film as a Fowler-Soretheim type tunnel current by the positive voltage from the control electrode 13 and are injected into the floating gate 12.
  • the electrons injected into the floating gate 12 in this manner hardly leak and are stably maintained even when the power is turned off.
  • the MOS transistor formed between the source region 11a and the drain region 11b is made conductive to the control electrode 13. Even if such a control voltage V g is applied, the MOS transistor does not conduct due to the negative charge of the floating gate 12, and therefore, by detecting the drain voltage V d, the data stored in the memory cell is obtained. Information can be read.
  • control voltage Vg applied to the control electrode 13 When updating or erasing the information stored in the memory cell, set the control voltage Vg applied to the control electrode 13 to a large negative voltage and simultaneously apply the substrate voltage or the source region applied to the substrate 10 to the control electrode 13. 11. Set the source voltage V s applied to 1 a to a positive voltage. As a result, the electrons accumulated in the floating gate 12 are rejected to the substrate 10 or the source region 1la in the substrate 10, and the information stored in the memory cell is erased.
  • FIG. 2 (A) is a diagram for explaining the operation of the flash memory cell by the so-called channel erase method in which electrons in the floating gate 12 are dissipated to the substrate 10 at the time of erasing
  • FIG. 2 (B) is a diagram for explaining the operation. 2 shows the settings of the source voltage V s, drain voltage V d, control voltage V, and substrate voltage V sub corresponding to the write, read, and erase operation modes of the memory cell in Fig. 2A.
  • the tunnel insulating film 12a and the interlayer insulating film 13a are omitted for simplicity.
  • a large negative voltage V MM is applied to the control electrode 13, and at the same time, the positive power supply voltage V cc is applied to the substrate 10. Is applied.
  • the control voltage Vg applied to the control electrode 13 is set to a large positive voltage VPP .
  • FIGS. 3 (A) and 3 (B) show the configuration of the flash memory cell in which the charge in the floating gate 12 is dissipated to the source region 11a instead of the substrate 10 at the time of erasing. And the operation.
  • FIG. 3 (A) the illustration of the tunnel insulating film 12a and the interlayer insulating film 13a is omitted as in the configuration of FIG. 2 (A).
  • the operation of the write mode and the read mode in the memory cell having the configuration shown in FIGS. 3 (A) and 3 (B) is the same as that in FIGS. 2 (A) and 2 (B). Ah Therefore, only the operation in the erase mode will be described.
  • the source voltage Vs applied to the source region 11a is set to the positive power supply voltage Vcc, and the control voltage Vg applied to the control electrode 13 is set to the negative voltage.
  • VMM positive power supply voltage
  • the control voltage Vg applied to the control electrode 13 is set to the negative voltage.
  • High voltage VMM high voltage
  • substrate 10 is grounded and substrate voltage Vsub is set to 0V.
  • the drain area 1 lb is left open.
  • the electrons in the floating gate 12 are dissipated to the source region 11a through a path schematically indicated by (1) in FIG. 3 (A).
  • a positive power supply voltage V cc is applied to a memory cell not to be erased by a control voltage V g. It is possible to prevent unnecessary erasure of the memory cell by applying the voltage.
  • Fig. 4 shows an example of the configuration of the flash memory using the memory cell shown in Fig. 2 (A).
  • an n-type cell 1 in a p-type substrate 10 is shown.
  • OA is formed, and another p-type well 10B is formed in the n-type well 1OA.
  • n + -type diffusion regions corresponding to the source region 11a and the drain region 11b in FIG. 2 (A) are formed, and a large number of floating gate electrodes 12 are formed.
  • the control electrodes 13 are arranged in a matrix.
  • Ni will this Yo, ⁇ We Honoré memory cell is formed in 1 0 B, by applying an erase voltage V PW to Ueru 1 0 B, erasure of information together for each Weru is capable ing.
  • the double well structure including the n-type well 1OA and the p-type well 10B forms a parasitic pnp-type transistor when formed on the p-type substrate 10 as shown in FIG.
  • the erase voltage V PW is applied to the cell 10 B
  • the same voltage V NW needs to be applied to the ⁇ -type cell 10 A in order to avoid conduction of the transistor.
  • FIG. 5 shows the circuit configuration of the flash memory shown in FIG.
  • a memory cell having the configuration shown in FIG. 2A is formed in a semiconductor substrate 10 formed in a semiconductor substrate 10 shown in FIG.
  • the memory cells C arranged in a matrix in 0B and arranged on the same row have their respective control electrodes 13 commonly connected by a lead line WL.
  • the memory cells C arranged on the same column in the well 10B have their drain regions 11b commonly connected by bit lines BL.
  • the address line WL is selected via the address buffer 23 and the row decoder 24 based on the row address data supplied to the flash memory device, and the selected address line WL is selected. Is applied with the control voltage Vg shown in FIG. 2 (B).
  • the row decoder 24 applies the negative erase voltage shown in FIG. 2B only to the selected word line WL based on the supply voltage from the decoder power supply circuit 25. Supply V MM .
  • the row decoder 24 supplies a normal positive power supply voltage Vcc to the unselected lead lines WL in order to prevent unnecessary erasing.
  • Vcc normal positive power supply voltage
  • a column selection transistor T is provided corresponding to each bit line BL, and the column selection transistor T is arranged based on the supplied column address data. It is selectively turned on and off via the dress buffer 21 and the column decoder 22.
  • Each bit line BL is connected to a common data line DL via a respective column selection transistor T, and a normal sense amplifier 27 is connected to the line DL to correspond to the supplied address data. Then, the logical value of the information read from the selected memory cell C is determined. Further, the output of the sense amplifier 27 is output via the input / output buffer 28.
  • a write amplifier 26 is connected to the line DL, and supplies the information signal supplied via the input / output buffer 28 to the selected bit line BL via the switch transistor T. I do.
  • the erase mode for applying the erase voltages VNW and V PW to the cells 10 A and 10 B shown in FIG. Power supply circuit 2 9 are provided.
  • Fig. 6 is a block diagram showing the configuration of the flash memory using the memory cells of Figs. 3 (A) and ' ⁇ (B).
  • the flash memory of FIG. 6 has substantially the same configuration as that of FIG. 5, and the corresponding parts in the figure are denoted by the corresponding reference numerals and description thereof is omitted.
  • each memory cell transistor C is commonly connected to the erase power supply circuit 29 ′, and the circuit 29 ′ is connected to the source as shown in FIG. 3 (B).
  • the decoder power supply circuit 2 5 is selected Wa - an erase voltage V MM to word line WL, also the unselected word lines WL to Kyoawase the positive supply voltage V cc. .
  • the cells 1OA and 10B are parasitic together with the substrate 10.
  • an appropriate bias voltage to the substrate 10, the well 10A and the well 10B so that the parasitic bipolar transistor does not turn on.
  • the ⁇ Weru 1 0 bias voltage is applied to the A V NW and Ueru 1 0 B bias voltage V PW applied to the positive power supply voltage V cc, respectively.
  • the parasitic resistances RP and RN are present inside the p-type transistor 10A and the n-type transistor 10B, respectively, and the parasitic bipolar transistor may turn on transiently due to the effect of the parasitic resistance. Occurs. Such conduction of the parasitic bipolar transistor makes the operation of the entire flash memory unstable, of course.
  • the erasure of information in the memory cell block not selected is performed. in order to prevent, but the Wa word line not selected is configured to apply a so-called de-starved prevent a voltage of about V cc A state where the disturb prevention voltage is not applied effectively may occur transiently. In such a case, there is a possibility that information of a memory cell that should not be erased is erased.
  • the capacitor 10B and the drain region or The pn junction formed between the n-type diffusion region 11a forming the source region is forward-biased at the time of erasing, and as a result, the bit line BL and the source region are charged to the level of the power supply voltage Vcc.
  • the drain region 11b is at the time of erasing.
  • the disabling prevention voltage is applied to the unselected and unselected lead lines WL at the time of erasing.
  • the Vcc- level positive charge stored in the bit line BL can be dissipated by turning on the memory cell transistor. However, in such a process, electrons are generated in the source region 1. When flowing from 1a to the drain region 11b (see Fig. 3 (A)), it is accelerated in the channel region 11a and injected into the floating gate 12 as tunnel current. Occurs. In other words, in the configuration of FIG. 3A, when discharging the bit line BL, erroneous information may be written to the floating gate. Disclosure of the invention
  • a more specific object of the present invention is to provide a nonvolatile semiconductor memory device having a floating gate, in which information is stored in the floating gate in the form of electric charge, even in a transient state.
  • An object of the present invention is to provide a semiconductor memory device that performs an operation. Another object of the present invention is to
  • a plurality of memory cells formed on both sides of the channel region and comprising a pair of diffusion regions having the first conductivity type; and an address signal supplied thereto, and the plurality of memory cells in response thereto.
  • Selecting means for selecting one of the cells; and injecting electric charge from the channel region to the floating gate electrode into the selected memory cell in the form of a tunnel current via the tunnel insulating film.
  • writing means for writing information reading means for reading information by detecting a current flowing through the channel region from the selected memory cell; and storing the information in the selected memory cell.
  • the information stored in the floating gate electrode is transferred to the channel region of the second well through the tunnel insulating film through the tunnel insulating film.
  • the erasing means applies a first erasing signal to the first well in response to a start signal instructing an erasing start, and further applies the same polarity to the second well as the polarity of the first erasing signal.
  • the present invention provides a nonvolatile semiconductor memory device wherein the second erase signal is applied, and the first erase signal is applied earlier than the second erase signal. According to the present invention, by applying an erase voltage to the first well first, a Pn junction formed between the substrate and the first well and the first well and the second well are formed. The pn junction formed between the first transistor and the second transistor can be reliably set to the reverse bias state during erasing, and the bipolar transistor formed by the first and second transistors on the substrate transiently turns on. This solves the problem that the operation of the flash memory becomes unstable.
  • Another object of the present invention is to provide a semiconductor substrate, which is formed on a surface of the semiconductor substrate, and each has a thickness capable of tunneling a carrier formed corresponding to a channel region.
  • a plurality of memory cells an address signal supplied thereto; selection means for selecting one of the plurality of memory cells in response to the address signal; and selecting the one of the plurality of memory cells from the channel region to the selected memory cell.
  • Writing means for writing information by injecting a charge into the ting gate electrode through the tunnel insulating film in the form of a tunnel current; and a current flowing through the channel region from the selected memory cell.
  • Reading means for reading out information by detecting the following; dissipating the information stored in the selected memory cell in the form of a tunnel current through the tunnel insulating film by applying an erase control voltage;
  • the plurality of memory cells are arranged in a matrix, and in each column, the memory cells included in the column are commonly connected to a drain region by a bit line;
  • a discharge circuit is provided for discharging the bit line corresponding to each bit line.
  • the nonvolatile semiconductor memory device according to claim 1, wherein after the information stored in the memory cell is erased, the discharge circuit is driven according to a trailing edge of the erase signal to discharge the bit line. It is to provide
  • the electric charge accumulated in the bit line is reliably discharged at the end of the erase mode, the electric charge passes through the tunnel insulating film in the read mode or the like, and the floating gate operates. This solves the problem of incorrect information being written into memory cells.
  • Another object of the present invention is to provide a semiconductor substrate and a tunnel formed on the surface of the semiconductor substrate, each having a thickness capable of tunneling a carrier formed corresponding to the channel region.
  • a selecting means for receiving an address signal and selecting one of the plurality of memory cells in response thereto; and providing the selected memory cell from the channel region to the selected memory cell.
  • Writing means for writing information by injecting a charge into the rotating gate electrode through the tunnel insulating film in the form of a tunnel current; and a current flowing through the channel region from the selected memory cell.
  • Readout means for reading out information by detecting data stored in the selected memory cell; and applying information stored in the selected memory cell to an erase control voltage through the tunnel insulating film.
  • the erasing means may be configured to apply the erasing control voltage to one of the substrate and a source region in the memory cell.
  • the gate electrode is applied with a polarity and magnitude such that the electric charge held as information during the gate is pulled out, and at the same time, the information is erased from the control electrodes of the memory cells other than the selected memory cell. Apply anti-disturb voltage to prevent;
  • the erasing means includes a timing setting means for releasing the disturb prevention voltage after the erasing control voltage is released at the end of the erasing of the information.
  • the disturb prevention voltage is not released before the erase control voltage is released even in the transitional state accompanying the end of the erase mode, and it is ensured that erroneous erasure occurs. Can be prevented.
  • Still another object of the present invention is to provide a semiconductor substrate having a thickness formed on the surface of the semiconductor substrate, each having a thickness capable of tunneling a carrier formed corresponding to a channel region.
  • a tunnel insulating film formed on the tunnel insulating film, a contacting gate electrode formed on the tunnel insulating film and electrically insulated from the outside, and an interlayer insulating film formed on the floating gate electrode.
  • a control electrode formed on the interlayer insulating film; a source region formed on the semiconductor substrate corresponding to one side of the channel region; and a drain region formed on the other side of the channel region.
  • a plurality of memory cells comprising: an address signal supplied thereto; selecting means for selecting one of the plurality of memory cells in response thereto; and selecting the selected memory cells from the channel region.
  • Previous Writing means for writing information by injecting a charge into the floating gate electrode in the form of a tunnel current through the tunnel insulating film; and writing current flowing through the channel region from the selected memory cell.
  • Readout means for reading out information by 'detecting' the information stored in the selected memory cell through the tunnel insulating film by applying an erasing control voltage to the information; Erased by dissipating in the form of A nonvolatile semiconductor memory device provided with an erasing means, wherein: the erasing means controls the control electrode of the selected memory cell so as to eliminate a charge accumulated in the floating gate electrode.
  • the present invention provides a nonvolatile semiconductor memory device characterized by having an internal boosting means for applying a voltage, wherein the internal boosting means gradually increases the control voltage.
  • control voltage applied to the control electrode gradually changes, it is possible to avoid concentration of the electric field in the tunnel insulating film, and to substantially increase the number of times of rewriting of the semiconductor memory device. It becomes possible.
  • Figure 1 shows the basic structure of a conventional flash memory
  • 2nd fel (A) and (B) show the structure and operation of a conventional flash memory that dissipates charge on the substrate during erasing. Diagram explaining;
  • FIGS. 3 (A) and (B) are diagrams illustrating the configuration and operation of a conventional flash memory for dissipating charges to the source region during erasing;
  • FIG. 4 is a diagram illustrating FIGS. 2 (A) and (B) Figure showing the configuration of the substrate used in the flash memory shown in ());
  • FIG. 5 is a circuit diagram showing the circuit configuration of the flash memory of FIG. 4
  • FIG. 6 is a circuit diagram showing the circuit configuration of the flash memory shown in FIGS. 3 (A) and (B). ;
  • FIG. 7 is a circuit diagram showing a configuration of a timing circuit used in the flash memory according to the first embodiment of the present invention.
  • 8 (A) to 8 (C) are diagrams showing the operation timing of the circuit of FIG. 7;
  • FIG. 9 shows a flash memory erase operation according to the first embodiment of the present invention. Flow chart showing the work
  • FIG. 10 is a circuit diagram showing a configuration of a flash memory according to a second embodiment of the present invention.
  • FIGS. 11 (A) and (B) are diagrams showing the configuration and operation of a word decoder used in the circuit of FIG. 5 and the circuit of FIG. 10;
  • FIG. 12 is a circuit diagram of the circuit of FIG. Diagram showing timing of discharging bit line;
  • Fig. 13 is a circuit diagram showing the configuration for obtaining the timing shown in Fig. 12;
  • FIG. 14 is a circuit diagram showing an example in which a configuration for discharging bit lines is provided in the flash memory of FIG. 5;
  • 15 is a circuit diagram showing the configuration of a circuit used to set the timing of the anti-disturb voltage with respect to the erase voltage in the circuit of FIG. 6 or 10;
  • FIG. 16 is a circuit diagram showing the configuration of a circuit used to set the timing of the disturb prevention voltage with respect to the erase voltage in the circuit of FIG. 5;
  • FIG. 17 is a circuit diagram showing a configuration for gradually increasing the control voltage applied to the control electrode of the flash memory.
  • the flash memory according to the first embodiment of the present invention is configured on a substrate 10 having the configuration shown in FIG. 4, and has a circuit configuration schematically described in FIG.
  • the output from the erase power supply circuit 29 and the wells 1 OA and 1 OB in the substrate 10 are respectively provided.
  • the timing of the applied erase voltages V NW and V PW is adjusted by the timing circuit shown in FIG. Referring to FIG. 7, the timing circuit is composed of a flip-flop including the NOR gate 113 and the NAND gate 114, and is output from the erase power supply circuit 29.
  • the erase voltage signal ERASE is supplied to the first input terminal of each of the NOR gate 113 and the NAND gate 114. Furthermore, NAND gate via a NOR gate 1 1 3 of the output signal y Nba Ichita 1 1 5 at the same time delay hand when it is output as an output signal V PW via a perforated Surui converter 1 1 2 Supplied to the second input terminal of 114. On the other hand, the output signal of the NAND gate 114 is output as the output signal V NW via the inverter 116, and at the same time, is output via another inverter 111 having a delay. Supplied to the second input terminal of NOR gate 113.
  • FIGS. 8 (A) to 8 (C) show the timing of the input signal ERASE and the output signals V NW and V PW to the timing circuit of FIG.
  • the output signal V NW of step 114 also immediately changes from level H to level L. Furthermore , the change in the output signal V NW is transmitted to the N 0 R gate 113 after a delay via the inverter 111, and the output signal V PW of the gate 113 is changed to the level of the input signal ERASE.
  • the level changes from level H to level L with a delay from the transition from H to level L. Further, this state is maintained as long as the level of the signal ERASE is L.
  • the output signal of the NOR gate 113 immediately transitions from level L to level H. Further, such a change in the output level of the NOR gate 113 is transmitted to the NAND gate 114 after a delay via the inverter 112, and as a result, the level of the signal ERASE is increased. After the transition from L to level H, the output signal of the NOR gate 113 transitions from level L to level H with a delay.
  • the output signal V PW of the NOR gate 113 is applied to the p-type well 10 B of FIG. 4, while the output signal V NW of the NAND gate 114 is shown in FIG.
  • the erase voltage is always applied to the cell 10 A first in the erase operation.
  • the pn junction formed in the substrate of FIG. 4 is always reverse-biased, and the turn-on of the parasitic bipolar transistor associated with the cell structures 10A and 10B is suppressed.
  • FIG. 9 is a flowchart showing a sequence of applying an erase voltage to the substrate 10 of FIG. 4, which is realized by using the circuit of FIG.
  • step S1 the erase voltage signal ERASE is output from the erase power supply circuit 29, and in step S2, the NAND gate 1 1 corresponding to the erase voltage signal ERASE is set.
  • the erase signal V NW is output from 4 and the n-type well 1 OA in the substrate 10 is biased to the positive power supply voltage level Vcc .
  • N 0 R gate 1 1 3 Clear signal V PW is output from the - p-type Uweru 1 0 B is also positive power supply voltage level of the substrate 1 in the 0 Biased to Vcc .
  • step S 4 erasure is performed in step S 4, and the charges in the floating gate 12 are transferred to the substrate 10, more precisely, to the ⁇ -type filter 10 B in the substrate 10, and the gate electrode 1 2 Dissipates through the tunnel insulating film below.
  • step S5 the erase voltage signal ERASE falls, and in response to this, the erase signal V PW from the NOR gate 113 is released in step S6 .
  • Et al is in.
  • Step S 7 after the Te delay from the release of the erase signal V PM, erasing signal V NW from NAND gate 1 1 4 is released.
  • FIG. 10 corresponds to the circuit of FIG. 5 described in relation to the background art.
  • the same reference numerals are used for the parts described earlier in FIG. Numbers are attached and their explanation is omitted.
  • the flash memory according to the present embodiment is based on the principle shown in FIGS. 3 (A) and 3 (B).
  • the source of the memory cell from the floating gate is erased. It corresponds to a device of the type that dissipates electric charges in the region, and thus has an erase power supply 29 'commonly connected to the source region of each memory cell.
  • memory cells are arranged in a matrix on the semiconductor substrate, and each of the memory cells arranged in the row direction is a control electrode, similarly to a normal semiconductor memory device. 13 are commonly connected by lead wire WL.
  • each of the memory cells arranged in the column direction has a drain region commonly connected by a bit line BL. ⁇
  • the lead line WL is selected by the row decoder 24 based on the address data supplied to the row address buffer 23, while the bit line BL is the address supplied to the column address buffer 21.
  • the data is selected by the column decoder 22 via the switch transistor T based on the data.
  • the switch transistors T in each column are connected to the write amplifier 26 and the sense amplifier 27 via the common data line D L.
  • a data input / output buffer 28 is connected to the write amplifier 26 and the sense amplifier 27.
  • FIG. 11 (A) shows the configuration of the row decoder 24 in the circuit of FIG.
  • the row decoder 21 includes a NAND gate 121 supplied with row address data from an address buffer 23.
  • the output of the NAND gate 121 is It is supplied to the latches circuit 1 2 4 via the respective power supply voltage V cc and N-channel MOS tiger Njisu evening 1 2 2 and P-channel MOS transistor 1 2 3 held in the conductive state by the substrate voltage V SUB.
  • Latches circuit 1 2 4 P-channel M are connected in series between the voltage source that supplies a voltage source and a second voltage V 2 for supplying a first voltage V a 0 S Tiger Njisuta 1 2 7 and N Le MO S preparative La Njisuta 1 2 consisting of 8 first inverter, and P-channel MO S transistor 1 2 connected in series between the coaxial voltage V, the voltage source and the voltage source of the voltage V 2 of 9 and a second inverter consisting of an N-channel transistor 13 0, and the common connection node of the transistor 127 and the transistor 128 is connected to the gate of the transistor 127 and the transistor 130. Connected to each other.
  • the output signal of the MOS transistor 123 is connected to the common connection node of the transistor 127 and the transistor 128 as an input signal to the latch circuit 124. Supplied.
  • a common connection node between the transistor 1229 and the transistor 130 is connected to the gate of the transistor 127 and the transistor 128, respectively.
  • an output circuit consisting of N-channel MOS transistors 125 and 126 connected in series with the voltage source that supplies V. More specifically, the output signal of the latch circuit 124 is supplied to the gate of the transistor 125, while the input signal to the latch circuit 124 is supplied to the transistor 126. Is supplied to the gate. The output signal of the output circuit is obtained at a common connection node of the transistors 125 and 126 and is supplied to the word line WL.
  • FIG. 11 (B) shows the voltages V i, V 2 , V 3 , and V 3 used in the circuit of FIG. 11 (A) in the erase, write, and read modes.
  • the voltage V is set to the positive voltage and the voltage V 2 is set to the ground potential, so that the latch circuit corresponding to the selected mode line outputs the positive voltage, In response, the transistor 125 of the output circuit is turned on. On the other hand, transistor 126 does not turn on because the output of NAND gate 121 is low. As a result, the selected word line WL, the voltage V 3 that is set to a large positive voltage is outputted as a write voltage.
  • the transistor 126 is turned on by the high level output from the NAND gate 121, and as a result, the unselected node line WL is held at the ground potential, that is, 0V.
  • Et al is, in a read mode, voltage V, but the power supply voltage level V cc, also a voltage V 2 is set to the ground level (0 V), thus La corresponding to the selected word line latch circuit 1
  • the output voltage V, 24 is set to the power supply voltage level Vcc and supplied to the output transistor 125.
  • transistors 125 are turned on.
  • the output transistor 126 is turned off by receiving a low-level voltage signal from the NAND gate 122.
  • the word line selected voltage V 3 which is set to the supply voltage V cc, is outputted as the read control voltage.
  • the output voltage of the latch circuit corresponding to the unselected lead wire is at ground level.
  • a voltage level V 2 which is set in Le, so that output tiger Njisuta 1 2 5 is turned off.
  • Output transistor 1 2 6 contrast is turned on in response to the output of NA ND gate 1 2 1, voltage V 4 that is set to the ground level 0 V is Ru is output to the word line as a read control voltage .
  • a discharge transistor N is provided corresponding to each bit line BL in order to discharge the electric charge stored in each bit line BL in the erase mode.
  • Each transistor N is supplied with the drive signal S DB of common grounds the corresponding bit line BL by turning on the signal S DB.
  • the driving of such discharge preparative La Njisuta N and supplies the drive signal S DB transistor N in Thailand Mi ring shown in the first 2 FIG.
  • signal SDB is formed substantially corresponding to the falling edge of the erase signal and is held high for a period corresponding to the time constant of bit line BL.
  • the first 3 Figure shows the tie Mi ring circuit for forming a signal S DB in Thailand Mi ring shown in the first 2 figures, Lee members evening 1 3 Thailand Mi ring circuit to be supplied with the erase voltage signal E RA SE 1 and a time constant circuit RC consisting of a resistor 1 3 2 and a capacitor 1 3 3 and integrating the output of the inverter 1 3 1, and the output of the time constant circuit RC and the erase voltage signal ERASE. It consists of supplied NOR gates 13 and 4. Therefore, the NOR gate 1334 responds to the transition of the erase voltage signal ERASE in the evening shown in FIG. 12 for a period corresponding to the delay time ⁇ 5 by the time constant circuit RC. Outputs high-level drive signal S DB .
  • the delay time S it is preferable to set the delay time S to be approximately equal to the time constant of the bit line BL.
  • the row decoder in FIG. 11 (A) dissipates the charge in the floating gate 12 to the channel region in the substrate 10, as shown in FIG. It is also used in flash memories that have a flexible substrate. Even in the flash memory having such a configuration, the bit line BL is charged up in the erase mode. Therefore, it is effective to discharge the bit line BL by the discharge circuit 30 in FIG. 10. is there.
  • Figure 14 shows such a configuration. Details of the apparatus having the configuration shown in FIG. 14 are clear from the above description, and the description is omitted.
  • FIG. 15 shows a timing circuit for setting the timing of such a disturb prevention voltage with respect to the erase voltage signal ERASE.
  • the timing circuit has the same configuration as that of the evening circuit shown in FIG. 7, and therefore the description of the configuration is omitted.
  • the erase voltage signal ERASE is supplied at the timing shown in FIG. 8 (A), and in response to this, first, the disturb prevention signal DIS is first supplied as shown in FIG. 8 (B). It is formed by imaging.
  • the erase voltage signal ERS actually applied to the source region of the memory cell is formed at the timing shown in FIG. 8 (B).
  • the row decoder 2 4 supply of prior to the erase voltage signal ERS voltage V 4 corresponding to the de-starved prevention signal DIS first 1 view (A) It is.
  • Fig. 16 shows the timing circuit when the timing adjustment of the anti-disturb voltage described in Fig. 15 is applied to the flash memory with the configuration shown in Figs. 4 and 14. Is shown.
  • the circuit shown has a configuration in which the circuit shown in FIG. 7 is further connected to a terminal for outputting the signal ERS in the timing circuit shown in FIG.
  • the disturb prevention signal DIS and the erase voltage signal V applied to the level 1 OA first transition.
  • the signal V PW applied to the cell 10 B transitions, thereby applying an erasing voltage to the substrate without conducting the parasitic bipolar transistor in the substrate 10.
  • the disturb prevention voltage is applied to the control electrode 13 of the memory cell before the erase voltage is applied to the p-type well.
  • the first 7 Figure in the circuit of the first FIG. 1 (A), as the electric field concentration in the tunnel insulating film 1 2 a is alleviated shows a circuit for generating the erase voltage V 3.
  • large Kinamake voltage is applied corresponding to the voltage V 3 to the input terminal IN, such negative voltage via the P-channel preparative La Njisuta T r 1 and T r 2, the in 1 1 view (a), the voltage V 3 is supplied to an input terminal supplied.
  • the T r 2 is conducting at a lower range than the voltage level of the input voltage V 3 is the voltage level at the output terminal 0 UT at the input terminal IN, and et al, tigers Njisuta T r 2
  • a positive clock pulse is continuously supplied to the gate via the capacitor C.
  • the circuit in FIG. 17 is the same as the flash memory in FIG. 10 and the flash memory in FIG. It can be applied to any of the memories.
  • the first feature of the present invention it is possible to surely solve the problem that the parasitic bipolar transistor formed in the substrate becomes conductive when erasing the flash memory.
  • the second feature of the present invention by discharging the bit line after the end of the erase operation, erroneous data is not written to the memory cell.
  • the anti-disturb voltage is applied to a memory cell holding information that is not desired to be erased prior to the application of the erase voltage. By releasing the memory after the memory is released, it is possible to reliably retain information that should not be erased in the memory device.
  • the voltage applied to the control electrode of the memory cell at the time of erasing is gradually increased to prevent the electric field from being concentrated on the tunnel insulating film. It is possible to extend the life of the flash memory.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

明細書 フローティ ングゲー トを有する不揮発性半導体記憶装置 技術分野 本発明は一般に電気的手段により消去可能な不揮発性半導体記憶 装置 （E E P R O M ) に関し、 特にフローティ ングゲー トを有し， 情報をフローティ ングゲー トに蓄積された電荷の形で記憶する、 い わゆるフラ ッ シュメ モ リ に関する。 背景技術
最近、 いわゆるフラ ッ シュメモリ に関する研究開発に多大の努力 がなされている。 フラ ッシュメモリ は小型で堅牢な構成を有するた め、 ラ ップト ップ型を含む種々のコンピュータの記憶装置において- 従来の大型で、、機械的堅牢さに問題を有するハー ドディ スク装置を 置き換えるものと期待されている。 またフラッ シュメモリを構成す る各々のメモリセルは従来の D R A Mのメモリセルと類似した、 単 一の トラ ンジス夕よりなる単純な構成を有しているため、 フラ ッ シ ュメ モリ においては高い集積密度および大きな記憶容量を容易に実 現できる。 また、 駆動モータ等の可動部を含まないため、 消費電力 が非常に小さい利点を有している。
フラ ッ シュメ モ リ では、 各々のメ モ リ セルは M 0 S ト ラ ンジスタ と同様な、 半導体基板中に形成されたソースおよびドレイ ン領域を 有する構成を有し、 従来の M O S ト ラ ンジスタのゲー ト電極に対応 する制御電極と基板との間には、 薄い トンネル絶縁膜で分離された フローティ ングゲー トが設けられる。 情報を記憶する場合には、 ゲ ー ト電極に所定の制御電圧が印加される。 その際、 ソース領域から ドレイ ン領域に流れるキヤ リァが ドレイ ン領域近傍において加速さ れ、 前記ト ンネル絶縁膜を通ってフ ローティ ングゲ一卜に注入され る。 このようにしてフローティ ングゲー トに注入されたキャ リ ア、 すなわち電荷は安定に保持され、 フローティ ングゲ一 卜の電位を所 定レベルに保持する。 その結果、 ソースから ドレイ ンへのキャ リア の流れがフローティ ングゲ一卜に蓄積されたキヤ リアによりオンォ フ制御される。 換言する と、 メ モ リ セル ト ラ ン ジスタの ド レイ ン電 流を検出することでフローティ ングゲー トに蓄積された電荷、 従つ て情報を読み出すことが可能になる。 また、 記憶された情報を消去 する場合には、 制御電極に、 フローティ ングゲー ト中の電荷を排除 するような電位を与え、 同時に半導体基板あるいは基板中のソース 領域に、 フローティ ングゲー ト中の電荷を引き抜く ような電位を与 える。 その結果、 フローティ ングゲー ト中の電荷は半導体基板に、 あるいは基板中のソース領域に、 前記ト ンネル絶縁膜を通って散逸 する。
第 1図は上記の従来のフラ ッ シュ メ モ リ におけるメ モ リ セルの構 成を概略的に示す。
第 1 図を参照するに、 メモリセルは例えば ρ型に ドープされた半 導体基板 1 0上にマ ト リ クス状に形成され、 各々のメモリセルは基 板 1 0上に、 間に p型のチャネル領域 1 0 aを介して互いに隔てら れた n + 型のソース領域 1 1 a と、 同じく n + 型の ドレイ ン領域 1 1 b とを有する。 半導体基板 1 0上のチャ ネル領域 1 0 aに対応す る部分には、 ト ンネル絶縁膜 1 2 aを介してフローティ ングゲ一ト 電極 1 2が設けられ、 ゲー ト電極 1 2上にはさらに層間絶縁膜 1 3 aを介して制御電極 1 3が設けられている。
情報を記憶させる場合には、 ソース領域 1 1 aに負のソース電圧 V sを、 また ドレイ ン領域 1 l bに正の ド レイ ン電圧 V dを印加し, 電子をソース領域 1 1 aから ドレイ ン領域 1 1 bに、 チヤネル領域 1 0 aを通って流す。 さ らに、 制御電極 1 3 に正の制御電圧 V gを 印加する。 その際、 ソース領域 1 1 aから ド レイ ン領域 1 1 bに流 れる電子はチャネル領域 1 0 aで加速され、 ドレイ ン電極 1 1 bの 近傍で大きな運動エネルギを有するようになる。 かかる加速された 電子は、 制御電極 1 3 による正電圧により、 ト ンネル絶縁膜をファ ウラーノゾレトハイム型の ト ンネル電流となって通過し、 フローティ ングゲー ト 1 2 に注入される。 このようにしてフローティ ングゲー ト 1 2 に注入された電子は殆どリ ークを生じることなく 、 電源を切 つても安定に保持される。 フローティ ングゲー ト 1 2 にこのよ う に 負電荷が蓄積されると、 制御電極 1 3に、 ソース領域 1 1 a と ドレ イ ン領域 1 1 b との間に形成された M O S トランジスタを導通させ るような制御電圧 V gを印加しても、 フローティ ングゲー ト 1 2 の 負電荷のために M O S トランジスタは導通せず、 従って ドレイ ン電 圧 V dを検出することで、 メ モ リセルに記憶された情報を読み出す ことが可能になる。
メ モ リ セルに記憶する情報を更新あるいは消去する場合には、 制 御電極 1 3 に印加する制御電圧 V gを大きな負電圧に設定し、 同時 に基板 1 0 に印加する基板電圧またはソース領域 1 1 a に印加する ソース電圧 V sを正電圧に設定する。 その結果、 フローティ ングゲ ー ト 1 2中に蓄積された電子は基板 1 0 または基板 1 0中のソース 領域 1 l aへと排除され、 メ モ リ セル中に記憶された情報の消去が なされる。
第 2図 （A ) は消去時にフローティ ングゲー ト 1 2中の電子を基 板 1 0 に散逸させるいわゆるチャネル消去方式によるフラッ シュメ モリセルの動作を説明する図であり、 第 2図 （B ) は第 2図 （A ) のメモリセルの書込み、 読出しおよび消去の各動作モー ドに対応す るソース電圧 V s 、 ドレイ ン電圧 V d、 制御電圧 V 、 および基板 電圧 V s u bの設定を示す。 図中、 簡単のため ト ンネル絶縁膜 1 2 aおよび層間絶縁膜 1 3 aは省略してある。
図 2 ( B ) を参照するに、 消去モー ドにおいては制御電極 1 3 に 大きな負電圧 V MMが印加され、 同時に基板 1 0に正の電源電圧 V c c が印加される。 その結果、 フローティ ングゲー ト 1 2中の電子は図 2 ( A) に概略的に示した経路 （ 1 ) を通って基板 1 0へと散逸す る。 その際、 ソース領域 V s と ドレイ ン領域 V dとはオープン状態 に設定される。 一方、 書込みモー ドにおいては、 制御電極 1 3に印 加される制御電圧 V gを大きな正電圧 VPPに設定する。 同時にソー ス領域 1 1 aを接地し （V s = 0 V：) 、 ドレイ ン領域 1 1 bに正の 電源電圧 Vccを印加する。 その結果、 ソ一ス領域 1 1 aから ドレイ ン領域 1 1 bに電子が流れ、 加速された電子が図 2 ( A) 中に概略 的に示した経路 （ 2 ) を通って、 ト ンネル電流と してフローテイ ン グゲー ト 1 2に注入される。 また、 読出モー ドでは、 選択されたヮ 一ド線を介して電源電圧 V ccが制御電極 1 3に印加され、 同時に ド レイ ン電圧 V dが 1 V程度の正電圧に設定される。 さ らに、 ソース 領域 1 1 aおよび基板 1 0を接地 （V s = 0 V) する。 その結果、 フローティ ングゲー ト 1 2に電子が蓄積されていない場合には電子 はソース領域 1 1 aから ドレイ ン領域 1 1 bに流れ、 図 2 ( A) の トランジスタはターンオンするが、 フローティ ングゲー ト 1 2に電 子が蓄積されていると、 電子による負電荷により、 チャネル領域 1 0 aを電子が流れることがない。 換言すると、 図 2 ( A) の ト ラ ン ジスタはオン しない。 そこで、 前記ト ラ ンジスタのオンオフに伴う ドレイ ン電圧 V dの変化をセンスア ンプで検出する こ とにより、 フ ローティ ングゲー ト 1 2に記憶された情報を読み出すことが可能に なる。
一方、 第 3図 （A) および第 3図 （B) は消去時にフローティ ングゲ一ト 1 2中の電荷を基板 1 0ではなく ソース領域 1 1 aに散 逸させる構成のフラッ シュメ モ リセルの構成および動作を示す。 第 3図 （A) 中、 第 2図 （A) の構成と同様に、 ト ンネル絶縁膜 1 2 aおよび層間絶縁膜 1 3 aの図示は省略した。 第 3図 （A) および 第 3図 （ B ) の構成のメ モ リ セルでも、 書込みモー ドおよび読出し モー ドの動作は第 2図 （A) および第 2図 （B) のものと同一であ るので、 消去モー ドにおける動作のみを説明する。
第 3図 （B ) を参照するに、 消去時にはソース領域 1 1 aに印加 されるソース電圧 V sを正の電源電圧 Vccに、 また制御電極 1 3に 印加される制御電圧 V gを負の高電圧 VMMに設定する。 一方、 基板 1 0は接地され基板電圧 V s u bは 0 Vに設定される。 さ らに、 ド レイ ン領域 1 l bはオープン状態にしておく。 その結果、 フローテ イ ングゲー ト 1 2中の電子は図 3 ( A ) 中に概略的に （ 1 ) で示し た経路を通ってソース領域 1 1 aに散逸する。
第 2図 （A) , ( B ) の装置および第 3図 （A) , ( B ) の装置 のいずれにおいても、 消去したく ないメモリセルには正の電源電圧 V ccを制御電圧 V gと して印加することにより、 メ モ リ セルの不要 な消去を防止することが可能になる。
第 4図は第 2図 （A) に示したメ モ リ セルを使ったフラ ッ シュメ モ リ の構成例を示し、 第 4図に示すように p型基板 1 0中に n型の ゥヱル 1 O Aを形成し、 さ らにかかる n型ゥヱル 1 O A中に p型の 別のゥエル 1 0 Bを形成する。 p型ゥヱル 1 0 B中においては、 第 2図 （ A ) のソース領域 1 1 a , ドレイ ン領域 1 1 bに対応する n + 型拡散領域が形成され、 多数のフローティ ングゲ一ト電極 1 2お よび制御電極 1 3がマ ト リ クス状に配列される。 このよ う に、 ゥヱ ノレ 1 0 B中にメモリセルを形成し、 ゥエル 1 0 Bに消去電圧 V PWを 印加することにより、 各ゥェル毎に一括した情報の消去が可能にな る。 かかる n型ゥヱル 1 O Aおよび p型ゥエル 1 0 Bを含む二重ゥ エル構造は、 図 4の場合のように p型基板 1 0上に形成した場合に 寄生 p n p型の トラ ンジスタを形成するため、 ゥヱル 1 0 Bに消去 電圧 VPWを印加する場合には、 トラ ンジスタの導通を回避するため に ίι型ゥエル 1 0 Aにも同じ電圧 V NWを印加する必要がある。
第 5図は第 4図に示すフラ ッ シュメ モ リ の回路構成を示す。
第 5図を参照するに、 第 2図 （A) に示した構成を有するメ モ リ セル が、 第 4図に示した半導体基板 1 0中に形成されたゥエル 1 0 B中にマ ト リ クス状に配設され、 同一行上に整列したメ モ リ セル Cはそれぞれの制御電極 1 3をヮ一 ド線 W Lにより共通に接続され ている。 一方、 ゥエル 1 0 B中において同一列上に整列したメ モ リ セル Cは、 それぞれの ドレイ ン領域 1 1 bをビッ ト線 B Lにより共 通に接続されている。 ヮ一ド線 W Lは、 フラッ シュメ モ リ装置に供 給される行ァ ド レスデータにより、 ァ ド レスバッ フ ァ 2 3および行 デコーダ 2 4を介して選択され、 選択されたヮ一ド線 W Lには第 2 図 （ B ) に示す制御電圧 V gが印加される。 特に、 消去モー ドにお いては、 行デコーダ 2 4 は、 デコーダ電源回路 2 5からの供給電圧 にもとづいて、 選択されたワー ド線 W Lにのみ、 図 2 ( B ) に示す 負の消去電圧 V MMを供袷する。 一方、 行デコーダ 2 4 は、 選択され ないヮ一 ド線 W Lには、 不要な消去を防止するために、 通常の正の 電源電圧 V c cを供給する。 その結果、 選択されたヮー ド線に接続さ れたメモリセル Cのみが、 換言すると選択されたメモリセルブロッ クのみが一括して消去される。
さ らに、 第 5図の構成においては、 各ビッ ト線 B Lに対応して列 選択トランジスタ Tが設けられ、 列選択 トランジスタ Tは、 供給さ れた列ァ ド レスデータにもとづいて、 列ア ドレスバッ フ ァ 2 1 およ び列デコーダ 2 2を介して選択的にオンオフされる。 各ビッ ト線 B Lはそれぞれの列選択トランジスタ Tを介して共通のデータライ ン D Lに接続され、 ライ ン D Lには通常のセ ンスアンプ 2 7が接続さ れて供給されたァ ド レスデータに対応して選択されたメモリセル C から読み出された情報の論理値を判定する。 さ らにセンスアンプ 2 7 の出力は入出力バッ フ ァ 2 8を介して出力される。 さ らに、 ライ ン D Lには書込みアンプ 2 6が接続され、 入出力バッファ 2 8を介 して供給された情報信号を、 スィ ッチ トランジスタ Tを介して選択 されたビッ ト線 B Lに供給する。 第 5図の回路では、 さ らに上記の 回路とは別に、 第 4図に示すゥヱル 1 0 A , 1 0 Bに対して消去モ 一ドにおいて消去電圧 V N W , V P Wを印加するための消去電源回路 2 9が設けられる。
第 6図は第 3図 （ A ) , '■ ( B ) のメ モ リ セルを使ったフラ ッ シュ メ モ リ の構成を示すブロッ ク図である。 第 6図のフラ ッ シュメ モ リ メ モ リ は第 5図のものと略同一の構成を有し、 図中対応部分には対 応する参照符号を付して説明を省略する。
第 6図の回路構成のフラ ッ シュメモリでは、 各メ モ リセルトラン ジス夕 Cのソースが共通に消去電源回路 2 9 ' に接続され、 回路 2 9 ' は第 3図 （ B ) に示すようにソース電圧 V sを発生する。 また, これに対応して、 デコーダ電源回路 2 5が選択されたヮ―ド線 W L に消去電圧 V MMを、 また選択されないワー ド線 W Lには正の電源電 圧 V c cを供袷する。 .
ところで、 第 4図の構造に関して既に説明したように、 基板に電 荷を散逸させることにより消去を行うフラッ シュメ モ リ では、 ゥヱ ル 1 O A , 1 0 Bが基板 1 0 とと もに寄生バイポーラ トランジスタ を形成するため、 この寄生バイポーラ トランジスタが'ターンオンし ないように基板 1 0 , ゥエル 1 0 Aおよびゥエル 1 0 Bに適当なバ ィァス電圧を印加する必要がある。 従来は、 このためにゥ ヱル 1 0 Aに印加されるバイアス電圧 V NWおよびゥエル 1 0 Bに印加される バイアス電圧 V PWをそれぞれ正の電源電圧 V c cに設定していた。 し かし、 p型ゥヱル 1 0 Aおよび n型ゥヱル 1 0 B内部には寄生抵抗 R P , R N がそれぞれ存在し、 かかる寄生抵抗の効果により、 過渡 的に寄生バイポーラ トランジスタがターンオンしてしまう場合が生 じる。 かかる寄生バイポーラ 卜ラ ンジス夕の導通は勿論フラッ シュ メモ リ全体の動作を不安定にする。
また、 かかる消去時に基板に電荷を散逸させる構成のフラ ッ シュ メモ リ にかぎらず、 ソース領域に電荷を散逸させる構成のフラ ッ シ ュメモリ においても、 選択されないメモリセルブロッ クにおける情 報の消去を防止するために、 選択されないヮー ド線には V c c程度の いわゆるディ スターブ防止電圧を印加するように構成されているが ディ スターブ防止電圧が有効に印加されない状態が過渡的に生じる ことがある。 このような場合には、 消去すべきでないメモリセルの 情報が消去されてしまうおそれがある。
さ らに、 第 4図の構成の、 消去時にフローティ ングゲ一ト 1 2中 の電荷を基板ゥヱル 1 0 Bへ散逸させる構成のフラ ッ シュメ モ リ で は、 ゥヱル 1 0 Bと ドレイ ン領域あるいはソース領域を形成する n 型拡散領域 1 1 a との間に形成される p n接合が、 消去時に順方向 バイアスされてしまい、 その結果ビッ ト線 B Lおよびソース領域が 電源電圧 V c cのレベルに充電されてしま う問題が生じる。 一方、 第 3図 （A ) の構成の、 消去時にフローティ ングゲー ト中の電荷をソ ース領域 1 1 a に散逸させる構成のフラ ッ シュメ モ リ では、 消去時 に ドレイ ン領域 1 1 bがオープン状態になり、 しかも選択されない ヮー ド線 W Lには消去時にディ スターブ防止電圧が印加される。 か かる ビッ ト線 B Lに蓄積された V c cレベルの正電荷は、 メ モ リ セル トラ ンジスタをオンさせる こ とで散逸させるこ と は勿論可能である が、 かかるプロセスにおいて、 電子がソース領域 1 1 aから ドレイ ン領域 1 1 b (第 3図 （A ) 参照） に流れる際にチヤネル領域 1 1 aで加速され、 フローティ ングゲ一ト 1 2に ト ンネル電流と して注 入されてしまう場合が生じる。 換言すると、 第 3図 （A ) の構成で は、 ビッ ト線 B Lを放電させる際に、 フローティ ングゲー トに誤つ た情報の書込みが生じる可能性がある。 発明の開示
従って、 本発明は上記の問題点を解決した、 新規で有用な不揮発 性半導体記憶装置を提供することを概括的目的とする。
本発明のより具体的な目的は、 フローテイ ングゲー トを有し、 情 報を電荷の形で前記フローティ ングゲ一トに記憶させる構成の不揮 発性半導体記憶装置において、 過渡的状態においても安定した動作 を行う半導体記憶装置を提供することにある。 本発明の他の目的は、
第 1の導電型を有する半導体基板と ； 前記半導体基板表面に、 前 記半導体基板に含まれるように形成され、 第 2 の、 前記第 1 の導電 型とは反対の導電型を有する第 1 のゥエルと ； 前記第 1 のゥエルの 表面に、 前記第 1 のゥエルに含まれるように形成され、 前記第 1 の 導電型を有する第 2 のゥエルと ； 前記第 2のゥヱル中に形成され、 各々は、 前記第 2のゥヱルの表面上に、 チャネル領域に対応して形 成された、 キャ リ アの ト ンネ リ ングが可能な程度の厚さを有する ト ンネル絶縁膜と， 前記 ト ンネル絶縁膜上に形成され、 外界から電気 的に絶縁されたフローティ ングゲ一ト電極と， 前記フローティ ング ゲー ト電極上に形成された層間絶縁膜と， 前記層間絶縁膜上に形成 された制御電極と . 前記第 2 のゥ ェル中に前記チャネル領域の両側 に対応して形成され、 前記第 1 の導電型を有する一対の拡散領域と よりなる複数のメモリセルと ； ア ドレス信号を供給され、 これに応 じて前記複数のメ モ リ セルの一を選択する選択手段と ； 前記選択さ れたメモリセルに、 前記チヤネル領域から前記フローティ ングゲ一 ト電極に電荷を前記 ト ンネル絶縁膜を介して ト ンネル電流の形で注 入するこ とにより、 情報を書き込む書込み手段と ； 前記選択された メモリ セルから、 前記チヤネル領域を流れる電流を検出するこ とに より、 情報を読み出す読出し手段と ； 前記選択されたメ モ リ セルに 記憶された情報を、 前記フローティ ングゲ一ト電極に保持されてい る電荷を前記第 2 のゥエルのチャネル領域に前記ト ンネル絶縁膜を 介して ト ンネル電流の形で散逸させるこ とにより、 消去する消去手 段とを備えた不揮発性半導体記憶装置において ：
前記消去手段は消去開始を指示する開始信号に応じて前記第 1 の ゥェルに第 1 の消去信号を印加し、 さ らに前記第 2のゥ ルに前記 第 1の消去信号の極性と同一極性の第 2の消去信号を印加し、 その 際前記第 1 の消去信号は前記第 2 の消去信号より も先に印加される ことを特徴とする不揮発性半導体記憶装置を提供することにある。 本発明によれば、 前記第 1 のゥエルに先に消去電圧を印加するこ とにより、 基板と第 1 のゥヱルとの間に形成される P n接合および 第 1 のゥエルと第 2のゥ ルとの間に形成される p n接合を消去時 に確実に逆バイアス状態に設定でき、 その結果基板上に第 1 のゥニ ルおよび第 2のゥヱルにより形成されるバイポーラ トランジスタが 過渡的にターンオンしてフラ ッ シュメ モ リ の動作が不安定になる問 題点が解決される。
本発明の他の目的は、 半導体基板と ； 前記半導体基板表面上に形 成され、 各々はチャネル領域に対応して形成されたキヤ リアの ト ン ネ リ ングが可能な程度の厚さを有する ト ンネル絶縁膜と， 前記 ト ン ネル絶縁膜上に形成され、 外界から電気的に絶縁されたフローティ ングゲー ト電極と， 前記フローティ ングゲー ト電極上に形成された 層間絶縁膜と， 前記層間絶縁膜上に形成された制御電極と， 前記半 導体基板中に前記チヤネル領域の一方の側に対応して形成されたソ ース領域と他方の側に対応して形成された ドレイ ン領域とよりなる 複数のメモリセルと ； ア ドレス信号を供給され、 これに応じて前記 複数のメ モ リ セルの一を選択する選択手段と ； 前記選択されたメ モ リセルに、 前記チヤネル領域から前記フローティ ングゲ一ト電極に 電荷を前記 ト ンネル絶縁膜を介して ト ンネル電流の形で注入するこ とにより、 情報を書き込む書込み手段と ； 前記選択されたメ モリセ ルから、 前記チャネル領域を流れる電流を検出することにより、 情 報を読み出す読出し手段と ； 前記選択されたメモリセルに記憶され た情報を、 消去制御電圧を印加して前記ト ンネル絶縁膜を介して ト ンネル電流の形で散逸させるこ とにより消去する消去手段とを備え た不揮発性半導体記憶装置において ：
前記複数のメモリセルはマ ト リ クス状に配列され、 各列において 列中に含まれるメモリセルはビッ ト線により ドレイ ン領域を共通に 接続され ；
各ビッ ト線に対応して前記ビッ ト線を放電させる放電回路が設け られ、 前記放電回路は前記メモリセルに記憶された情報が消去され た後、 前記消去信号の後縁に応じて駆動され、 前記ビッ ト線を放電 させることを特徴とする、 不揮発性半導体記憶装置を提供すること にある。
本発明によれば、 前記ビッ ト線に蓄積された電荷が消去モー ド終 了時に確実に放電されるため、 かかる電荷が読出しモー ド等におい て前記ト ンネル絶縁膜を通って前記フローティ ングゲ一卜に注入さ れ、 メ モ リ セルに対して誤った情報の書込みが生じる問題点が解決 される。
本発明のその他の目的は、 半導体基板と ； 前記半導体基板表面上 に形成され、 各々はチヤネル領域に対応して形成されたキヤ リ アの ト ンネリ ングが可能な程度の厚さを有する ト ンネル絶縁膜と， 前記 ト ンネル絶縁膜上に形成され、 外界から電気的に絶縁されたフロー ティ ングゲー ト電極と， 前記フローティ ングゲー ト電極上に形成さ れた層間絶縁膜と， 前記層間絶縁膜上に形成された制御電極と， 前 記半導体基板中に前記チャネル領域の一方の側に対応して形成され たソース領域と他方の側に対応して形成された ドレイ ン領域とより なる複数のメ モ リ ルと ； ア ドレス信号を供給され、 これに応じて 前記複数のメ モ リ セルの一を選択する選択手段と ； 前記選択された メ モ リ セルに、 前記チャネル領域から前記フローティ ングゲ一ト電 極に電荷を前記ト ンネル絶縁膜を介して ト ンネル電流の形で注入す ることにより、 情報を書き込む書込み手段と ； 前記選択されたメモ リセルから、 前記チヤネル領域を流れる電流を検出するこ とによ り 情報を読み出す読出し手段と ； 前記選択されたメ モ リ セルに記憶さ れた情報を、 消去制御電圧にを印加するこ とにより前記 ト ンネル絶 縁膜を介して ト ンネル電流の形で散逸させることにより消去する消 去手段とを備えた不揮発性半導体記憶装置において ：
前記消去手段は、 前記消去制御電圧を、 前記基板および前記メ モ リセル中のソース領域のいずれか一方に対して、 前記フローティ ン グゲー ト中に情報と して保持されている電荷が引き抜かれるような 極性および大きさで印加し、 同時に前記選択されたメモ リ セル以外 のメ モ リセルの制御電極に対して、 情報の消去を防止するためのデ ィ スターブ防止電圧を印加し ；
その際、 前記消去手段は、 前記情報の消去の終了時において、 前 記消去制御電圧が解除された後で前記ディ スターブ防止電圧を解除 するタイ ミ ング設定手段を含むことを特徵とする不揮発性半導体記 憶装置を提供することにある。
本発明によれば、 消去モー ドの終了にと もなう過渡的状態におい ても、 消去制御電圧の解除前にディ スターブ防止電圧が解除される ことがなく、 誤消去が発生するのを確実に防止することが可能であ る。
本発明のさ らに他の目的は、 半導体基板と ； 前記半導体基板表面 上に形成され、 各々はチャネル領域に対応して形成されたキヤ リ ァ の ト ンネリ ングが可能な程度の厚さを有する ト ンネル絶縁膜と， 前 記 卜 ンネル絶縁膜上に形成され、 外界から電気的に絶縁されたフ口 一ティ ングゲー ト電極と， 前記フローティ ングゲー ト電極上に形成 された層間絶縁膜と. 前記層間絶縁膜上に形成された制御電極と， 前記半導体基板中に前記チヤネル領域の一方の側に対応して形成さ れたソース領域と他方の側に対応して形成された ドレイ ン領域とよ りなる複数のメモ リセルと ； ァ ドレス信号を供給され、 これに応じ て前記複数のメ モ リ セルの一を選択する選択手段と ； 前記選択され たメ モ リ セルに、 前記チヤネル領域から前記フローティ ングゲ一 ト 電極に電荷を前記ト ンネル絶縁膜を介して ト ンネル電流の形で注入 することにより、 情報を書き込む書込み手段と ； 前記選択されたメ モリセルから、 前記チャネル領域を流れる電流を検出する'ことによ り、 情報を読み出す読出し手段と ； 前記選択されたメ モ リ セルに記 憶された情報を、 消去制御電圧にを印加することにより前記 卜 ンネ ル絶縁膜を介して ト ンネル電流の形で散逸させることにより消去す る消去手段とを備えた不揮発性半導体記憶装置において ： 前記消去手段は、 前記選択されたメ モ リ セルの制御電極に、 前記 フローティ ングゲ一ト電極に蓄積された電荷を排除するような制御 電圧を印加する内部昇圧手段を有し、 前記内部昇圧手段は、 前記制 御電圧の大きさを除々に増大させることを特徴とする不揮発性半導 体記憶装置を提供することにある。
本発明によれば、 制御電極に印加される制御電圧が徐々に変化す るため、 トンネル絶縁膜における電界の集中を回避することが可能 になり、 半導体記憶装置の書換え回数を実質的に増大させることが 可能になる。
本発明のその他の目的と特徴は、 以下の図面を参照しながら行う 好ま しい実施例に関する説明より明らかになろう。 図面の簡単な説明
第 1 図は、 従来のフラ ッ シュメモ リ の基本的構造を示す図 ； 第 2 fel ( A ) および （ B ) は、 消去時に基板に電荷を散逸させる 従来のフラ ッ シュメ モ リの構成および動作を説明する図 ；
第 3図 （A ) および （B ) は、 消去時にソース領域に電荷を散逸 させる従来のフラッ シュメ モ リの構成および動作を説明する図 ； 第 4図は、 第 2図 （ A ) および （ B ) に示したフラ ッ シュメ モ リ で使用される基板の構成を示す図 ；
第 5図は、 第 4図のフラッシュメモリの回路構成を示す回路図 ； 第 6図は、 第 3図 （ A ) , ( B ) に示したフラ ッ シュメ モ リ の回 路構成を示す回路図 ；
第 7図は、 本発明の第 1実施例によるフラ ッ シュメ モ リ において 使われるタイ ミ ング回路の構成を示す回路図 ；
第 8図 （A ) 〜 （ C ) は、 第 7図の回路の動作タイ ミ ングを示す 図 ；
第 9図は、 本発明の第 1 実施例によるフラ ッ シュメ モ リの消去動 作を示すフ ローチャ ー ト ；
第 1 0図は、 本発明の第 2実施例によるフ ラ ッ シュ メ モ リの構成 を示す回路図 ；
第 1 1 図 （A ) および （B ) は、 第 5図の回路および第 1 0図の 回路で使われるワー ドデコーダの構成および動作を示す図 ； 第 1 2図は第 1 0図の回路においてビッ ト線を放電させるタイ ミ ングを示す図 ；
第 1 3図は第 1 2図に示すタイ ミ ングを得るための構成を示す回 路図 ；
第 1 4図は第 5図のフラ ッ シュメモリ においてビッ ト線を放電さ せる構成を設けた例を示す回路図 ；
第 1 5図は第 6図あるいは第 1 0図の回路において、 消去電圧に 対するディ スターブ防止電圧のタイ ミ ングを設定するのに使われる 回路の構成を示す回路図 ；
第 1 6図は第 5図の回路において、 消去電圧に対するディ スター ブ防止電圧のタイ ミ ングを設定するのに使われる回路の構成を示す 回路図 ；
第 1 7図はフ ラ ッ シュ メ モ リ の制御電極に印加される制御電圧を 徐々に増加させるための構成を示す回路図である。 発明を実施するための最良の形態
以下、 本発明の第 1実施例を説明する。
本発明の第 1実施例によるフラ ッ シュ メ モ リ は第 4図に示す構成 の基板 1 0上に構成され、 概略的には第 5図で説明した回路構成を 有している。 ただし、 背景技術に関連して説明した消去動作時にお ける過渡的不安定性を解決するため、 本実施例では、 消去電源回路 2 9より出力され基板 1 0中のゥエル 1 O A , 1 O Bにそれぞれ印 加される消去電圧 V NW, V PWのタィ ミ ングを、 第 7図のタイ ミ ング 回路により調整する。 第 7図を参照するに、 タイ ミ ング回路は N 0 Rゲー ト 1 1 3およ びNANDゲー ト 1 1 4を含むフ リ ッ プフロ ッ プよりなり、 消去電 源回路 2 9から出力される消去電圧信号 E RA S Eが N O Rゲー ト 1 1 3および NAN Dゲー ト 1 1 4のそれぞれの第 1の入力端子に 供給される。 さらに、 N O Rゲー ト 1 1 3の出力信号はイ ンバ一タ 1 1 5を介して出力信号 VPWと して出力されると同時に遅延てを有 するイ ンバータ 1 1 2を介して NANDゲー ト 1 1 4の第 2の入力 端子に供給される。 一方、 NAN Dゲー ト 1 1 4の出力信号はイ ン バータ 1 1 6を介して出力信号 VNWと して出力されると同時に、 遅 延てを有する別のイ ンバータ 1 1 1を介して N O Rゲー ト 1 1 3の 第 2の入力端子に供給される。
第 8図 （A) 〜 （C) は第 7図のタイ ミ ング回路への入力信号 E R A S Eと出力信号 VNW, V PWのタイ ミ ングを示す。
第 8図 （A) 〜 （C) を参照するに、 消去電源回路 2 9から供給 された消去電圧信号 E R A S Eの論理値がハイ レベル （ H ) から口 一レベル （L ) に変化すると、 NANDゲー ト 1 1 4の出力信号 V NWも直ちにレベル Hからレベル Lに変化する。 さ らに、 出力信号 V NWの変化はイ ンバータ 1 1 1を介して遅延ての後 N 0 Rゲー ト 1 1 3に伝わり、 ゲー ト 1 1 3の出力信号 V PWが入力信号 E R A S Eの レベル Hからレベル Lへの遷移から時間てだけ遅れてレベル Hから レベル Lに変化する。 さらに、 信号 E R A S Eのレベルが Lである 限り、 この状態が維持される。
—方、 消去電圧信号 E R A S Eがレベル Lからレベル Hに遷移す ると、 N O Rゲー ト 1 1 3の出力信号がレベル Lからレベル Hに直 ちに遷移する。 さ らに、 かかる N 0 Rゲー ト 1 1 3の出力レベルの 変化はイ ンバータ 1 1 2を介して遅延ての後 NAN Dゲー ト 1 1 4 に伝達され、 その結果信号 E RA S Eのレベル Lからレベル Hへの 遷移の後、 時間てだけ遅れて N 0 Rゲー ト 1 1 3の出力信号がレべ ル Lからレベル Hに遷移する。 第 7図の回路において、 N O Rゲー ト 1 1 3の出力信号 V PWは第 4図の p型ゥエル 1 0 Bに印加され、 一方 NA N Dゲー 卜 1 1 4の 出力信号 VNWは第 4図の n型ゥヱル 1 O Aに印加される。 その際、 第 7図の回路により信号 VNWおよび信号 VPWの印加タィ ミ ングを設 定することにより、 消去時には必ずゥヱル 1 0 Aに先に消去電圧が 印加される。 その結果、 第 4図の基板中に形成されている p n接合 は常に逆バイァスされ、 ゥヱル構造 1 0 A, 1 0 Bにと もなう寄生 バイポーラ トラ ンジスタがターンオンするのが抑止される。
第 9図は第 7図の回路を使う ことにより実現される、 第 4図の基 板 1 0に対する消去電圧の印加シーケンスを示すフローチャー 卜で ある。
第 9図を参照するに、 ステップ S 1 において消去電圧信号 E R A S Eが消去電源回路 2 9 より出力され、 ステッ プ S 2 において、 前 記消去電圧信号 E RA S Eに対応して NAN Dゲー ト 1 1 4から消 去信号 VNWが出力され、 基板 1 0中の n型ゥエル 1 O Aが正の電源 電圧レベル V cc こバイアスされる。 次に、 遅延時間 て の後、 ステツ プ S 3 において、 N 0 Rゲー ト 1 1 3から消去信号 VPWが出力され- 基板 1 0中の p型ゥヱル 1 0 Bがやはり正の電源電圧レベル V ccに バイアスされる。 この状態で、 ステップ S 4 において消去が実行さ れ、 フローティ ングゲー ト 1 2中の電荷が基板 1 0、 より厳密には 基板 1 0中の ρ型ゥヱル 1 0 Bへと、 ゲー ト電極 1 2の下の ト ンネ ル絶縁膜を通って散逸する。 さらに、 ステップ S 5において、 消去 電圧信号 E R A S Eが立下がり、 これに対応してステップ S 6 にお いて N O Rゲー ト 1 1 3からの消去信号 V PWが解除される。 さ らに. ステップ S 7 において、 前記消去信号 VPMの解除から遅延ての後、 N A N Dゲー ト 1 1 4からの消去信号 V NWが解除される。
次に、 本発明の第 2実施例を、 第 1 0図を参照しながら説明する, 第 1 0図の回路は背景技術に関連して説明した第 5図の回路に対応 しており、 従って第 1 0図中で先に説明した部分には同一の参照符 号を付し、 その説明を省略する。
第 1 0図を参照するに、 本実施例によるフラ ッ シュメ モ リ は第 3 図 （A ) , ( B ) に原理を示した、 情報の消去時にフローティ ング ゲー トからメ モ リ セルのソース領域に電荷を散逸させる形式の装置 に対応しており、 従って各メモリセルのソース領域に共通に接続さ れた消去電源 2 9 ' を有する。
通常の半導体記憶装置と同様に、 第 1 0図のフラ ッ シュメ モ リ で もメ モ リセルは半導体基板上にマ ト リ クス状に配列され、 行方向に 整列したメ モリセルの各々は制御電極 1 3をヮー ド線 W Lにより共 通に接続されている。 同様に、 列方向に整列したメモリセルの各々 は、 ドレイ ン領域をビッ ト線 B Lにより共通に接続されている。 ヮ 一ド線 W Lは行ァ ドレスバッ フ ァ 2 3 に供給されるァ ドレスデータ にもとづいて行デコーダ 2 4 により選択され、 一方ビッ ト線 B Lは 列ァ ドレスバッ フ ァ 2 1 に供給されるァ ドレスデータにもとづいて 列デコーダ 2 2により、 スィ ッチ トラ ンジスタ Tを介して選択され る。 さ らに、 各列のスィ ッチ トランジスタ Tは共通のデータ線 D L を介して書込みアンプ 2 6およびセンスアンプ 2 7 に接続されてい る。 さ らに、 書込みアンプ 2 6およびセ ンスアンプ 2 7にはデータ 入出力バッ フ ァ 2 8が接続されている。
第 1 1 図 （ A ) は、 第 1 0図の回路に於ける行デコーダ 2 4の構 成を示す。
第 1 1図 （ A ) を参照するに、 行デコーダ 2 1はア ドレスバッ フ ァ 2 3から行ア ドレスデータを供給される N A N Dゲー ト 1 2 1 を 含み、 N A N Dゲー ト 1 2 1 の出力はそれぞれ電源電圧 V ccおよび 基板電圧 V S U B により導通状態に保持された Nチャネル M O S トラ ンジス夕 1 2 2および Pチャネル M O S トランジスタ 1 2 3を介し てラ ッチ回路 1 2 4 に供給される。 ラ ッチ回路 1 2 4 は第 1 の電圧 V a を供給する電圧源と第 2の電圧 V 2 を供給する電圧源との間に 直列に接続された Pチャ ネル M 0 S トラ ンジスタ 1 2 7 と Nチヤネ ル MO S ト ラ ンジスタ 1 2 8 よりなる第 1 のイ ンバータ、 および同 じく電圧 V , の電圧源と電圧 V 2 の電圧源との間に直列に接続され た Pチャネル MO S トランジスタ 1 2 9 と Nチャネル トランジスタ 1 3 0 よりなる第 2のイ ンバータを含み、 トランジスタ 1 2 7 と ト ラ ンジスタ 1 2 8の共通接続ノー ドが ト ラ ンジスタ 1 2 9およびト ランジス夕 1 3 0のゲー トにそれぞれ接続される。 その際、 前記 M O S トラ ンジスタ 1 2 3の出力信号は、 前記トラ ンジスタ 1 2 7 と トラ ンジスタ 1 2 8の共通接続ノ ー ドに、 ラ ッチ回路 1 2 4 に対す る入力信号と して供給される。 同様に、 ト ラ ンジスタ 1 2 9 と ト ラ ンジス夕 1 3 0の共通接続ノー ドが ト ラ ンジスタ 1 2 7および トラ ンジスタ 1 2 8のゲー トにそれぞれ接続される。 さらに、 ラ ッチ回 路 1 2 4の出力信号は ト ラ ンジスタ 1 2 9 と トラ ンジスタ 1 3 0の 共通接続ノ ー ドにおいて得られ、 電圧 V3 を供給する電圧源と電圧
V を供給する電圧源との間に直列接続された Nチャネル M 0 S ト ランジスタ 1 2 5および 1 2 6 よりなる出力回路に供給される。 よ り具体的には、 前記ラ ッチ回路 1 2 4の出力信号はトランジスタ 1 2 5のゲー 卜に供給され、 一方、 前記ラッチ回路 1 2 4への入力信 号が ト ラ ンジスタ 1 2 6のゲー トに供給される。 出力回路の出力信 号は、 トラ ンジスタ 1 2 5 と トラ ンジスタ 1 2 6の共通接続ノー ド において得られ、 ワー ド線 WLに供給される。
第 1 1 図 （ B ) は、 消去、 書込み、 および読出しの各モー ドにお いて第 1 1 図 （A) の回路において使われる電圧 V i , V2 , V3 ,
V 4 の組み合わせを示す。
第 1 0図 （B ) を参照するに、 消去モー ドにおいては、 電圧 V , が電源電圧レベル V ccに、 また電圧 V 2 が負電圧に設定される。 そ の結果、 行ァ ドレスデータにより選択されたヮー ド線に対応するラ ツチ回路 1 2 4の出力は、 NA N Dゲー ト 1 2 1 の出力がロー レべ ルになることに対応して、 電圧 V , に対応する V ccレベルに保持さ れ、 その結果 ト ラ ンジスタ 1 2 5がオン、 トラ ンジスタ 1 2 6がォ フされる。 その結果、 大きな負電圧がワー ド線 WLに印加される。 一方、 行ァ ドレスデータにより選択されなぃヮー ド線に対応するラ ツチ回路 1 2 4 においては、 N A N Dゲー ト 1 2 1 の出力がハイ レ ベルになることに対応して、 出力電圧が負電圧 V2 に保持される。 その結果、 出力回路の トランジスタ 1 2 5 はオンせず、 一方 トラ ン ジスタ 1 2 6がオンする。 その結果、 非選択ヮ一ド線 WLには値が Vccのディ スターブ防止電圧が印加される。
—方、 書込みモー ドにおいては、 電圧 V , が正電圧に、 また電圧 V 2 が接地電位に設定されるため、 選択されたヮー ド線に対応する ラ ッチ回路は正電圧を出力し、 これに対応して出力回路の トラ ンジ スタ 1 2 5がターンオンする。 一方、 トランジスタ 1 2 6 は N A N Dゲー ト 1 2 1 の出力がローであるためにターンオンしない。 その 結果、 選択されたワー ド線 WLには、 大きな正電圧に設定されてい る電圧 V3 が書込み電圧と して出力される。 一方、 非選択ワー ド線 に対応するラ ッチ回路 1 2 4では、 N A N Dゲー ト 1 2 1 の出力が ハイ レベルであるこ とに対応して接地電位の電圧 V2 が出力信号と して トラ ンジスタ 1 2 5 に出力され、 その結果ト ラ ンジスタ 1 2 5 はターンオン しない。 一方 ト ラ ンジスタ 1 2 6 は NA N Dゲー ト 1 2 1 からのハイ レベル出力によりターンオンし、 その結果非選択ヮ ー ド線 W Lは接地電位、 すなわち 0 Vに保持される。
さ らに、 読出しモー ドでは、 電圧 V , が電源電圧レベル Vccに、 また電圧 V2 が接地レベル （ 0 V) に設定され、 従って選択された ワー ド線に対応するラ ッチ回路 1 2 4の出力電圧 V , は電源電圧レ ベル Vccに設定され、 出力 ト ラ ンジスタ 1 2 5 に供給される。 その 結果トランジスタ 1 2 5はターンオンする。 また出力 トランジスタ 1 2 6 は NA N Dゲー ト 1 2 1 からロー レベル電圧信号を供給され てターンオフする。 その結果、 選択されたワー ド線には電源電圧 V ccに設定された電圧 V 3 が、 読出し制御電圧と して出力される。 一 方、 非選択ヮ一 ド線に対応するラ ッチ回路の出力電圧は、 接地レべ ルに設定された電圧レベル V 2 であり、 その結果出力 トラ ンジスタ 1 2 5 はターンオフされる。 これに対し出力 トランジスタ 1 2 6 は NA N Dゲー ト 1 2 1 の出力に対応してオンされ、 接地レベル 0 V に設定された電圧 V 4 が読出し制御電圧と してワー ド線に出力され る。
ところで、 第 1 0図の回路では、 消去モー ドにおいて各ビッ ト線 B Lに蓄積される電荷を放電するために、 各々のビッ ト線 B Lに対 応して、 放電 トランジスタ Nを設けている。 各 トランジスタ Nは共 通の駆動信号 S DBを供給され、 信号 S DBによりターンオンすること により対応するビッ ト線 B Lを接地する。 その結果、 消去モー ドに 引き続く読出しモー ドにおいて、 ビッ ト線 B Lに蓄積された電荷に より各メ モ リ セルに誤った書込みがなされる問題が解決される。 本発明では、 かかる放電ト ラ ンジスタ Nの駆動を消去モー ドの終 了後直ちに実行すべく、 第 1 2図に示すタイ ミ ングで トランジスタ Nの駆動信号 S DBを供給する。 第 1 2図を参照するに、 信号 S DBは 消去信号の立下がり縁に実質的に対応して形成され、 ビッ ト線 B L の時定数に対応して期間の間ハイ レベルに保持される。
第 1 3図は第 1 2図に示すタイ ミ ングで信号 S DBを形成するため のタイ ミ ング回路を示し、 タイ ミ ング回路は消去電圧信号 E RA S Eを供給されるイ ンバー夕 1 3 1 と、 抵抗器 1 3 2およびキャパシ 夕 1 3 3よりなりイ ンバー夕 1 3 1 の出力を積分する時定数回路 R Cと、 さ らに時定数回路 R Cの出力と消去電圧信号 E RA S Eを供 給される N O Rゲー ト 1 3 4 とよりなる。 そこで、 N O Rゲー ト 1 3 4 は、 消去電圧信号 E RA S Eの遷移に応じて、 図 1 2 に示す夕 イ ミ ングで、 時定数回路 R Cによる遅延時間 <5に対応する期間にわ たり、 ハイ レベルの駆動信号 S DBを出力する。 遅延時間 Sは、 大凡 ビッ ト線 B Lの時定数に等しく なるように設定するのが好ま しい。 第 1 1 図 （A) の行デコーダは、 フローティ ングゲー ト 1 2中の 電荷を基板 1 0中のチャネル領域に散逸させる、 第 4図に示した構 成の基板を有するフラ ッ シュメモリ においても使われる。 かかる構 成のフラ ッ シュメ モ リ でも、 ビッ ト線 B Lが消去モー ドにおいてチ ヤージアップしてしま うため、 第 1 0図の放電回路 3 0 により ビッ ト線 B Lの放電を行うのが有効である。 第 1 4図はかかる構成を示 す。 第 1 4図の構成の装置の詳細はは先の説明より明らかであり、 説明を省略する。
ところで、 第 1 0図の回路構成を有するフラ ッ シュメモリ におい ては、 図 1 1 ( A ) の行デコーダ 2 4 において、 消去時に非選択ヮ — ド線にディ スターブ防止電圧を印加することにより、 非選択メ モ リセルにおける情報の不要な消去を防止している。 より具体的には、 電圧 V 4 の レベルを消去電圧信号に対応して第 1 1図 （ B ) に示す ように電源電圧レベル V ccに設定する。 その際、 ディ スターブ防止 電圧は消去開始前後の過渡的状態における不用意な情報の消去を回 避するため、 各メモリセルのソース領域に実際に消去電圧が印加さ れるより も先に対応するメモ リセルの制御電極にディ スターブ防止 電圧を印加し、 また前記消去電圧が解除された後でディ スターブ防 止電圧を解除するのが好ま しい。
第 1 5図は、 かかるディ スターブ防止電圧のタイ ミ ングを前記消 去電圧信号 E R A S Eに対して設定するためのタイ ミ ング回路を示 す。
第 1 5図を参照するに、 タイ ミ ング回路は第 7図に示した夕イ ミ ング回路と同一の構成を有し、 したがってその構成については説明 を省略する。 第 1 5図の回路では、 消去電圧信号 E R A S Eが第 8 図 （ A ) に示したタイ ミ ングで供給され、 これに対応してまずディ スターブ防止信号 D I Sが第 8図 （ B ) に示す夕イ ミ ングで形成さ れる。 さ らに、 実際にメモリ セルのソース領域に印加される消去電 圧信号 E R Sが第 8図 （ B ) に示すタイ ミ ングで形成される。 その 結果、 ディ スターブ防止信号 D I Sに対応した電圧 V 4 が第 1 1 図 ( A ) の行デコーダ 2 4 に、 消去電圧信号 E R Sに先行して供給さ れる。
第 1 6図は、 第 1 5図で説明したディ スターブ防止電圧のタイ ミ ング調整を第 4図および第 1 4図に示した構成のフラ ッ シュメモリ に対して適用する場合のタイ ミ ング回路の構成を示す。
第 1 6図を参照するに、 図示の回路は第 1 5図のタイ ミ ング回路 中の信号 E R Sを出力する端子に第 7図の回路をさ らに接続した構 成を有し、 消去電圧信号 E R A S Eの遷移に応じてディ スターブ防 止信号 D I Sおよびゥエル 1 O Aに印加される消去電圧信号 V が まず遷移する。 次いで、 ゥヱル 1 0 Bに印加される信号 V PWが遷移 し、 これにより、 基板 1 0中の寄生バイポーラ ト ラ ンジスタを導通 させることなく基板に消去電圧が印加され、 その際基板 1 0中の p 型ゥエルに消去電圧が印加されるより も前にメ モ リ セルの制御電極 1 3 にディ スターブ防止電圧が印加される。
第 1 7図は第 1 1図 （A ) の回路において、 ト ンネル絶縁膜 1 2 aへの電界の集中が緩和されるように、 前記消去電圧 V 3 を発生さ せるための回路を示す。
第 1 7図を参照するに、 入力端子 I Nには電圧 V 3 に対応する大 きな負電圧が印加され、 かかる負電圧は Pチャネル ト ラ ンジスタ T r 1 および T r 2 を介して、 第 1 1 図 （A ) 中の、 電圧 V 3 が供給 される入力端子に供給される。 その際、 トラ ンジスタ T r , , T r 2 は出力端子 0 U Tにおける電圧レベルが入力端子 I Nにおける入 力電圧 V 3 の電圧レベルより も低い範囲において導通し、 さ らに、 トラ ンジスタ T r 2 のゲー 卜にはキャパシ夕 Cを介して連続して正 のクロッ クパルスが供給される。 その結果、 前記負の入力電圧にと もないキャパシタ C中に蓄積される負電荷が周期的に中和され、 出 力端子 0 U Tにおける電圧の上昇が緩やかになる。 消去電圧の上昇 が緩やかになるため、 ト ンネル絶縁膜への電界の集中が緩和され、 その結果フラ ッ シュメ モ リ の書換え回数が増加する。 第 1 7図の回 路は、 第 1 0図のフラ ッ シュメ モ リ および第 1 4図のフラ ッ シュメ モ リ のいずれについても適用可能である。
以上、 本発明を実施例について説明したが、 本発明は上記の実施 例に限定されるものではなく、 本発明の要旨内で様々な変形や変更 が可能である。 産業上の利用可能性
本発明の第 1 の特徵によれば、 フラ ッ シュメ モ リの消去時に基板 中に形成された寄生バイポーラ トランジスタが導通する問題を確実 に解決することができ る。 また、 本発明の第 2の特徵によれば、 消 去時終了後ビッ ト線を放電させるこ とにより、 メ モ リ セルに対して 誤ったデータの書込みがなされることがない。 また、 本発明の第 3 の特徴によれば、 ディ スターブ防止電圧を、 消去電圧の印加に先立 つて消去したく ない情報を保持しているメ モ リ セルに対して印加し されに消去電圧が解除された後に解除するように構成することによ り、 消去すべきでない情報を、 確実にメモ リ装置中に保持すること が可^になる。 さ らに、 本発明の第 4の特徵によれば、 メ モ リセル の制御電極に消去時に印加される電圧を、 徐々に増加させるこ とに より、 ト ンネル絶縁膜に対する電界の集中を防止することが可能に なり、 フラ ッ シュメ モ リ の寿命を增加させることができる。

Claims

請求の範囲
1 . 第 1 の導電型を有する半導体基板と ；
前記半導体基板表面に、 前記半導体基板に含まれるように形成さ れ、 第 2の、 前記第 1 の導電型とは反対の導電型を有する第 1 のゥ エルと ；
前記第 1 のゥ ヱルの表面に、 前記第 1 のゥ ヱルに含まれるよう に 形成され、 前記第 1 の導電型を有する第 2 のゥエルと ；
前記第 2のゥュル中に形成され、 各々は、
前記第 2 のゥ ェルの表面上に、 チャネル領域に対応して形成され た、 キャ リアの ト ンネリ ングが可能な程度の厚さを有する ト ンネル 絶縁膜と ； 前記ト ンネル絶縁膜上に形成され、 外界から電気的に絶 縁されたフローティ ングゲ一ト電極と ； 前記フローティ ングゲ一ト 電極上に形成された層間絶縁膜と ； 前記層間絶縁膜上に形成された 制御電極と ； 前記第 2 のゥエル中に前記チヤネル領域の両側に対応 して形成され、 前記第 1 の導電型を有する一対の拡散領域とよりな る、 複数のメ モ リ セルと ；
前記フローティ ングゲ一十電極に保持されている電荷を前記第 2 のゥヱルのチヤネル領域に前記ト ンネル絶縁膜を介してト ンネル電 流の形で放出させることにより、 消去する消去手段とを備えた不揮 発性半導体記憶装置において ：
前記消去手段は消去開始を指示する開始信号に応じて前記第 1 の ゥェルに第 1 の消去信号を印加し、 さ らに前記第 2のゥ ルに前記 第 1 の消去信号の極性と同一極性の第 2の消去信号を印加し、 その 際前記第 1 の消去信号は前記第 2の消去信号より も先に印加される ことを特徴とする不揮発性半導体記憶装置。
2 . 前記消去手段は、 消去終了を指示する終了信号に応じて前記 第 2 の消去信号を解除した後で、 前記第 1 の消去信号を解除するこ とを特徴とする請求の範囲第 1項記載の不揮発性半導体記憶装置。
3 . 半導体基板と ；
前記半導体基板表面上に形成され、 各々は
チャネル領域に対応して形成されたキャ リ アの ト ンネ リ ングが可 能な程度の厚さを有する ト ンネル絶縁膜と ； 前記 ト ンネル絶縁膜上 に形成され、 外界から電気的に絶縁されたフローティ ングゲー ト電 極と ； 前記フローティ ングゲー ト電極上に形成された層間絶縁膜 と ； 前記層間絶縁膜上に形成された制御電極と ； 前記半導体基板中 に前記チャネル領域の一方の側に対応して形成されたソース領域と 他方の側に対応して形成された ドレイ ン領域とよりなる、 複数のメ モリセルと ；
前記フローティ ングゲー トに保持されている電荷を、 前記メ モ リ セルの前記ソース領域に消去制御電圧を印加するこ とにより、 前記 ト ンネル絶縁膜を介して前記ソース領域に、 ト ンネ 電流の形で放 出させるこ とにより、 消去する消去手段とを備えた不揮発性半導体 記憶装置において ：
前記複数のメ モ リセルはマ ト リ クス状に配列され、 各列において 列中に含まれるメモリセルはビッ ト線により ドレイ ン領域を共通に 接続され ；
各ビッ ト線に対応して前記ビッ ト線に蓄積された電荷を放電させ る放電回路が設けられ、 前記放電回路は前記メモリセルに記憶され た情報が消去された後、 前記消去制御電圧の印加終了に応じて駆動 され、 前記ビッ ト線に蓄積された電荷を放電させることを特徴とす る、 不揮発性半導体記憶装置。
4 . 前記放電回路は、 前記ビッ ト線と接地電位との間に設けられ た ト ラ ンジスタ と、 前記消去制御電圧を供給され、 その印加終了に 対応して、 前記ビッ ト線の時定数に対応する所定期間前記 ト ランジ スタを導通させる制御回路とよりなることを特徵とする請求の範囲 第 3項記載の不揮発性半導体記憶装置。
5 . 半導体基板と ；
前記半導体基板表面上に形成され、 各々は
チヤネル領域に対応して形成されたキヤ リアの ト ンネ リ ングが可 能な程度の厚さを有する ト ンネル絶縁膜と ； 前記ト ンネル絶縁膜上 に形成され、 外界から電気的に絶縁されたフローティ ングゲー ト電 極と ； 前記フローティ ングゲ一 ト電極上に形成された層間絶縁膜 と ； 前記層間絶縁膜上に形成された制御電極と ； 前記半導体基板中 に前記チヤネル領域の一方の側に対応して形成されたソース領域と 他方の側に対応して形成された ドレイ ン領域とよりなる、 複数のメ モリセルと ；
前記フローティ ングゲ一ト電極に保持されている電荷を、 前記半 導体基板に消去制御電圧を印加して前記 ト ンネル絶縁膜を介して前 記半導体基板中のチヤネル領域に ト ンネル電流の形で放出させるこ とにより消去する消去手段とを備えた不揮発性半導体記憶装置にお いて ：
前記複数のメモリセルはマ ト リ クス状に配列され、 各列において 列中に含まれるメ モ リ セルはビッ ト線により ド レイ ン領域を共通に 接続され ；
各ビッ ト線に対応して前記ビッ ト線に蓄積された電荷を放電させ る放電回路が設けられ、 前記放電回路は前記メモリセルに記憶され た情報が消去された後、 前記消去制御電圧の印加終了に応じて駆動 され、 前記ビッ ト線に蓄積された電荷を放電させることを特徴とす る、 不揮発性半導体記憶装置。
6 . 前記放電回路は、 前記ビッ ト線と接地電位との間に設けられ た ト ラ ン ジスタ と、 前記消去電圧を供給され、 その印加終了に対応 して、 前記ビッ ト線の時定数に対応する所定期間前記 トラ ンジスタ を導通させる制御回路とよりなることを特徴とする請求の範囲第 5 項記載の不揮発性半導体記憶装置。
7 . 半導体基板と ；
前記半導体基板表面上に形成され、 各々は
チャネル領域に対応して形成されたキヤ リアの ト ンネ リ ングが可 能な程度の厚さを有する ト ンネル絶縁膜と ； 前記 ト ンネル絶縁膜上 に形成され、 外界から電気的に絶縁されたフローティ ングゲ一ト電 極と ； 前記フローテイ ングゲー 卜電極上に形成された層間絶縁膜 と ； 前記層間絶縁膜上に形成された制御電極と ； 前記半導体基板中 に前記チヤネル領域の一方の側に対応して形成されたソ一ス領域と 他方の側に対応して形成された ドレイ ン領域とよりなる、 複数のメ モ リ セルと ；
ア ドレス信号を供給され、 これに応じて前記複数のメ モ リ セルの 一を選択する選択手段と ；
前記選択手段により選択されたメモリセルに記憶された情報を、 前記選択されたメモリセルおよび選択されないメモリセルの双方を を含むメ モ リ セルの前記ソース領域に消去制御電圧にを印加するこ とにより、 前記ト ンネル絶縁膜 介して前記ソース領域に、 ト ンネ ル電流の形で放出させることにより消去する消去手段とを備えた不 揮発性半導体記憶装置において ：
前記消去手段は、 前記消去制御電圧を、 前記ソース領域に対して- 前記フローティ ングゲ一ト中に情報と して保持されている電荷が引 き抜かれるような極性および大きさで印加し、 同時に前記選択され たメモリセル以外のメモリセルの制御電極に対して、 情報の消去を 防止するためのディ スターブ防止電圧を印加し ；
その際、 前記消去手段は、 前記情報の消去の終了時において、 前 記消去制御電圧が解除された後で前記ディ スターブ防止電圧を解除 するタイ ミ ング設定手段を含むことを特徴とする不揮発性半導体記 憶装置。
8 . 前記タイ ミ ング設定手段は、 前記情報の消去の開始時におい て、 前記消去制御電圧が印加される前に前記ディ スターブ防止電圧 を印加することを特徴とする請求の範囲第 7項記載の不揮発性半導 体記憶装置。
9 . 半導体基板と ；
前記半導体基板表面上に形成され、 各々は
チヤネル領域に対応して形成されたキヤ リアの ト ンネ リ ングが可 能な程度の厚さを有する ト ンネル絶縁膜と ； 前記ト ンネル絶縁膜上 に形成され、 外界から電気的に絶縁されたフローティ ングゲー ト電 極と ； 前記フローテイ ングゲー ト電極上に形成された層間絶縁膜 と ； 前記層間絶縁膜上に形成された制御電極と ； 前記半導体基板中 に前記'チャネル領域の一方の側に対応して形成されたソ一ス領域と 他方の側に対応して形成された ドレイ ン領域とよりなる、 複数のメ モ リ セルと ；
ァ ドレス信号を供給され、 これに応じて前記複数のメモリセルの 一を選択する選択手段と ；
前記選択手段により選択されたメ モ リセルに記憶された情報を、 消去制御電圧を前記半導体基板中に形成されたチヤネル領域に印加 するこ とにより、 前記ト ンネル絶縁膜を介して前記半導体基板中の チヤネル領域に ト ンネル電流の形で放出させることにより消去する 消去手段とを備えた不揮発性半導体記憶装置において ：
前記消去手段は、 前記消去制御電圧を、 前記基板中のチャネル領 域に対して、 前記フローティ ングゲー ト中に情報と して保持されて いる電荷が引き抜かれるような極性および大きさで印加し、 同時に 前記選択されたメモリセル以外のメモリセルの制御電極に対して、 情報の消去を防止するためのディ スターブ防止電圧を印加し ； その際、 前記消去手段は、 前記情報の消去の終了時において、 前 記消去制御電圧が解除された後で前記ディ スターブ防止電圧を解除 するタイ ミ ング設定手段を含むことを特徵とする不揮発性半導体記 憶装置。
1 0 . 前記タイ ミ ング設定手段は、 前記情報の消去の開始時にお いて、 前記消去制御電圧が印加される前に前記ディ スターブ防止電 圧を印加することを特徴とする請求の範囲第 7項記載の不揮発性半 導体記憶装置。
1 1 . 半導体基板と ；
前記半導体基板表面上に形成され、 各々は
チャネル領域に対応して形成されたキヤ リアの ト ンネリ ングが可 能な程度の厚さを有する ト ンネル絶縁膜と ； 前記ト ンネル絶縁膜上 に形成され、 外^から電気的に絶縁されたフローティ ングゲ一ト電 極と ； 前記フローティ ングゲ一ト電極上に形成された層間絶縁膜 と ； 前記層間絶縁膜上に形成された制御電極と ； 前記半導体基板中 に前記チヤネル領域の一方の側に対応して形成されたソース領域と 他方の側に対応して形成された ドレイ ン領域とよりなる、 複数のメ モ リ セルと ；
ァ ドレス信号を供給され、 これに応じて前記複数のメモリセルの 一を選択する選択手段と ；
前記選択手段により選択されたメ モ リセルに記憶された情報を、 前記選択されたメ モ リセルおよび選択されないメモ リ セルのソース 領域に、 消去制御電圧を印加するこ とによ り、 前記 ト ンネル絶縁膜 を介して前記ソース領域に、 卜 ンネル電流の形で散逸させるこ とに より消去する消去手段とを備えた不揮発性半導体記憶装置におい て ： 前記消去手段は、 前記選択されたメ モ リ セルの制御電極に、 前記 フローティ ングゲ一ト電極に蓄積された電荷を排除するような制御 電圧を印加する内部昇圧手段を有し、 前記内部昇圧手段は、 前記制 御電圧の大きさを除々に増大させることを特徴とする不揮発性半導 体記憶装置。
1 2 . 前記内部昇圧手段は、 電圧源から前記制御電圧を供給され、 これに応じて電荷を前記フローティ ングゲ一ト電極に供給する電流 供給手段と、 周期的なパルス信号を供給され、 前記電流供給手段か ら、 前記パルス信号に応じて電荷を周期的に除去する リーク手段と よりなることを特徴とする請求の範囲第 1 1項記載の不揮発性半導 体装置。
1 3 . 半導体基板と ；
前記半導体基板表面上に形成され、 各'々は
チヤネル領域に対応して形成されたキャ リアの ト ンネ リ ングが可 能な程度の厚さを有する ト ンネル絶縁膜と ； 前記ト ンネル絶縁膜上 に形成され、 外界から電気的に絶縁されたフローティ ングゲー ト電 極と ； 前記フローティ ングゲ一ト電極上に形成された層間絶縁膜 と ； 前記層間絶縁膜上に形成された制御電極と ； 前記半導体基板中 に前記チャネル領域の一方の側に対応して形成されたソース領域と 他方の側に対応して形成された ドレィ ン領域とよりなる、 複数のメ モリセルと ；
ァ ドレス信号を供給され、 これに応じて前記複数のメ モ リ セルの 一を選択する選択手段と ；
前記選択手段により選択されたメモリセ）レに記憶された情報を、 前記基板中のチャネル領域に、 消去制御電圧を印加するこ と によ り . 前記ト ンネル絶縁膜を介して前記チャネル領域に ト ンネル電流の形 で放出させるこ とにより消去する消去手段とを備えた不揮発性半導 体記憶装置において ：
前記消去手段は、 前記選択されたメ モ リ セルの制御電極に、 前記 フローティ ングゲ一ト電極に蓄積された電荷を排除するような制御 電圧を印加する内部昇圧手段を有し、 前記内部昇圧手段は、 前記制 御電圧の大きさを除々に増大させることを特徴とする不揮発性半導 体記憶装置。
1 4 . 前記内部昇圧手段は、 電圧源から前記制御電圧を供給され これに応じて電荷を前記フローティ ングゲ一ト電極に供給する電流 供給手段と、 周期的なパルス信号を供給され、 前記電流供給手段か ら、 前記パルス信号に応じて電荷を周期的に除去する リーク手段と よりなることを特徴とする請求の範囲第 1 3項記載の不揮発性半導 体装置。
PCT/JP1993/001438 1992-10-06 1993-10-06 Non-volatile semiconductor memory device having floating gate WO1994008340A1 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
EP93922043A EP0616334B1 (en) 1992-10-06 1993-10-06 Non-volatile semiconductor memory device having floating gate
US08/244,634 US5521866A (en) 1992-10-06 1993-10-06 Non-volatile semiconductor memory device having floating gate
DE69331519T DE69331519T2 (de) 1992-10-06 1993-10-06 Nichtfluechtige halbleiterspeicheranordnung mit isolierter gate-elektrode
KR1019940701876A KR970004072B1 (ko) 1992-10-06 1993-10-06 플로팅 게이트를 갖는 불휘발성 반도체 기억장치

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP26741292A JP3152762B2 (ja) 1992-10-06 1992-10-06 不揮発性半導体記憶装置
JP4/267412 1992-10-06

Publications (1)

Publication Number Publication Date
WO1994008340A1 true WO1994008340A1 (en) 1994-04-14

Family

ID=17444493

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1993/001438 WO1994008340A1 (en) 1992-10-06 1993-10-06 Non-volatile semiconductor memory device having floating gate

Country Status (6)

Country Link
US (1) US5521866A (ja)
EP (1) EP0616334B1 (ja)
JP (1) JP3152762B2 (ja)
KR (1) KR970004072B1 (ja)
DE (1) DE69331519T2 (ja)
WO (1) WO1994008340A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8363482B2 (en) 2010-03-02 2013-01-29 Samsung Electronics Co., Ltd. Flash memory devices with selective bit line discharge paths and methods of operating the same

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5541875A (en) * 1994-07-01 1996-07-30 Advanced Micro Devices, Inc. High energy buried layer implant to provide a low resistance p-well in a flash EPROM array
KR19980064091A (ko) * 1996-12-13 1998-10-07 윌리엄비.켐플러 신뢰성과 동작성이 개선된 채널 핫 전자 프로그램 방식 메모리디바이스
US5862078A (en) * 1997-08-11 1999-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Mixed mode erase method to improve flash eeprom write/erase threshold closure
US5838618A (en) * 1997-09-11 1998-11-17 Taiwan Semiconductor Manufacturing Company Ltd. Bi-modal erase method for eliminating cycling-induced flash EEPROM cell write/erase threshold closure
US5949717A (en) * 1997-09-12 1999-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method to improve flash EEPROM cell write/erase threshold voltage closure
US5903499A (en) * 1997-09-12 1999-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method to erase a flash EEPROM using negative gate source erase followed by a high negative gate erase
JP3175665B2 (ja) * 1997-10-24 2001-06-11 日本電気株式会社 不揮発性半導体記憶装置のデータ消去方法
US6359810B1 (en) * 1998-03-13 2002-03-19 Atmel Corporation Page mode erase in a flash memory array
US6005809A (en) * 1998-06-19 1999-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Program and erase method for a split gate flash EEPROM
US6049484A (en) * 1998-09-10 2000-04-11 Taiwan Semiconductor Manufacturing Company Erase method to improve flash EEPROM endurance by combining high voltage source erase and negative gate erase
US6049486A (en) * 1999-01-04 2000-04-11 Taiwan Semiconductor Manufacturing Company Triple mode erase scheme for improving flash EEPROM cell threshold voltage (VT) cycling closure effect
JP2001102553A (ja) * 1999-09-29 2001-04-13 Sony Corp 半導体装置、その駆動方法および製造方法
JP3633853B2 (ja) * 2000-06-09 2005-03-30 Ｎｅｃエレクトロニクス株式会社 フラッシュメモリの消去動作制御方法およびフラッシュメモリの消去動作制御装置
KR100418718B1 (ko) * 2000-06-29 2004-02-14 주식회사 하이닉스반도체 플래쉬 메모리 셀의 소거 방법
US6510084B2 (en) * 2001-05-21 2003-01-21 Winbond Electronics Corporation Column decoder with increased immunity to high voltage breakdown
US6614693B1 (en) 2002-03-19 2003-09-02 Taiwan Semiconductor Manufacturing Company Combination erase waveform to reduce oxide trapping centers generation rate of flash EEPROM
US6876582B2 (en) * 2002-05-24 2005-04-05 Hynix Semiconductor, Inc. Flash memory cell erase scheme using both source and channel regions
US6830650B2 (en) * 2002-07-12 2004-12-14 Advanced Energy Industries, Inc. Wafer probe for measuring plasma and surface characteristics in plasma processing environments
US6859392B2 (en) * 2002-08-26 2005-02-22 Micron Technology, Inc. Preconditioning global bitlines
US7397699B2 (en) * 2005-07-27 2008-07-08 Atmel Corporation Channel discharging after erasing flash memory devices
US7692960B2 (en) * 2006-12-20 2010-04-06 Macronix International Co., Ltd. Scheme of semiconductor memory and method for operating same
US8644079B2 (en) * 2011-05-10 2014-02-04 Marco Passerini Method and circuit to discharge bit lines after an erase pulse
US10381085B2 (en) 2016-10-27 2019-08-13 Micron Technogy, Inc. Erasing memory cells
GB201711298D0 (en) 2017-07-13 2017-08-30 Univ Birmingham Elimination of commutation failure of LCC HVDC system
US10984871B2 (en) * 2017-11-22 2021-04-20 Samsung Electronics Co., Ltd. Non-volatile memory device and method of erasing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS626494A (ja) * 1985-03-18 1987-01-13 Nec Corp 半導体記憶装置
JPH01320700A (ja) * 1987-06-16 1989-12-26 Sgs Thomson Microelectron Sa パルスによって消去可能なｅｐｒｏｍ
JPH02166698A (ja) * 1988-12-20 1990-06-27 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH03295097A (ja) * 1990-04-12 1991-12-26 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0715799B2 (ja) * 1987-06-30 1995-02-22 日本電気株式会社 半導体記憶装置
JP2685770B2 (ja) * 1987-12-28 1997-12-03 株式会社東芝 不揮発性半導体記憶装置
JPH0478097A (ja) * 1990-07-13 1992-03-12 Sony Corp メモリ装置
EP0550751B1 (en) * 1990-09-25 1998-01-07 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory
US5265059A (en) * 1991-05-10 1993-11-23 Intel Corporation Circuitry and method for discharging a drain of a cell of a non-volatile semiconductor memory
JPH05102438A (ja) * 1991-10-04 1993-04-23 Mitsubishi Electric Corp 不揮発性半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS626494A (ja) * 1985-03-18 1987-01-13 Nec Corp 半導体記憶装置
JPH01320700A (ja) * 1987-06-16 1989-12-26 Sgs Thomson Microelectron Sa パルスによって消去可能なｅｐｒｏｍ
JPH02166698A (ja) * 1988-12-20 1990-06-27 Mitsubishi Electric Corp 不揮発性半導体記憶装置
JPH03295097A (ja) * 1990-04-12 1991-12-26 Toshiba Corp 不揮発性半導体記憶装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0616334A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8363482B2 (en) 2010-03-02 2013-01-29 Samsung Electronics Co., Ltd. Flash memory devices with selective bit line discharge paths and methods of operating the same

Also Published As

Publication number Publication date
US5521866A (en) 1996-05-28
KR970004072B1 (ko) 1997-03-24
JP3152762B2 (ja) 2001-04-03
JPH06119790A (ja) 1994-04-28
EP0616334B1 (en) 2002-01-30
EP0616334A1 (en) 1994-09-21
DE69331519D1 (de) 2002-03-14
EP0616334A4 (en) 1999-03-24
DE69331519T2 (de) 2002-06-20

Similar Documents

Publication Publication Date Title
WO1994008340A1 (en) Non-volatile semiconductor memory device having floating gate
US6556487B1 (en) Non-volatile static memory cell
JP3450896B2 (ja) 不揮発性メモリ装置
US8687455B2 (en) Nonvolatile semiconductor memory
KR930000818B1 (ko) Nand 메모리셀 구조를 갖춘 eeprom
JP2002197881A (ja) レベルシフタ及びレベルシフタを備えた半導体記憶装置
JP3743453B2 (ja) 不揮発性半導体記憶装置
JP3451118B2 (ja) 半導体不揮発性記憶装置
JP2010073246A (ja) 不揮発性半導体記憶装置
JP3192344B2 (ja) 半導体記憶装置
KR101459506B1 (ko) Mtp 메모리 장치
JP2933090B2 (ja) 不揮発性半導体記憶装置
TW202119424A (zh) 用於快閃記憶體的感測放大器
KR930004488B1 (ko) 전기적으로 소거와 프로그램이 가능한 판독전용 메모리
JP2510521B2 (ja) Ｅｅｐｒｏｍ装置
JPH06103790A (ja) 不揮発性半導体記憶装置
US6507521B2 (en) Semiconductor memory system
JP3011570B2 (ja) 半導体メモリ
JP3583052B2 (ja) 半導体記憶装置
JP3160451B2 (ja) 不揮発性半導体記憶装置
JP2004055108A (ja) ブースト回路
JP3775927B2 (ja) 電圧発生回路を備えた不揮発性半導体記憶装置及びその電圧発生制御方法
JP3181478B2 (ja) 不揮発性半導体記憶装置
JPH10134587A (ja) 不揮発性半導体記憶装置
JP2732588B2 (ja) 不揮発性半導体メモリ装置

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): DE FR GB

WWE Wipo information: entry into national phase

Ref document number: 1019940701876

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 1993922043

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 08244634

Country of ref document: US

WWP Wipo information: published in national office

Ref document number: 1993922043

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1993922043

Country of ref document: EP