KR970004072B1 - 플로팅 게이트를 갖는 불휘발성 반도체 기억장치 - Google Patents

플로팅 게이트를 갖는 불휘발성 반도체 기억장치 Download PDF

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후지쓰 가부시끼가이샤
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Abstract

없음.

Description

플로팅 게이트를 갖는 불휘발성 반도체 기억장치
최근에 이른바 플러시 메모리에 관한 연구개발에 대한 노력이 이루어지고 있다. 플러시 메모리는 소형이며 견고한 구성을 갖고 있기 때문에 랩 톱(lap top)형을 포함한 여러가지의 컴퓨터 기억장치에 있어서 종래의 대형이며 기계적 견고함에 문제가 있는 하드디스크장치를 치환되는 것으로 기대되고 있다. 또 플러시 메모리를 구성하는 각각의 메모리 셀은 종래의 DRAM 메모리 셀과 유사한 단일의 트랜지스터로 된 단순한 구성을 갖고 있기 때문에 플러시 메모리에서는 높은 집적밀도 및 큰 기억용량을 용이하게 실현할 수 있다. 또 구동모터등의 가동부를 포함하지 않기 때문에 소비전력이 대단히 적은 이점을 갖고 있다.
플러시 메모리에서는 각각의 메모리 셀은 MOS트랜지스터와 같은 반도체 기판중에 형성된 소스 및 드레인 영역을 갖는 구성을 가지며 종래의 MOS트랜지스터의 게이트 전극에 대응하는 제어전극과 기판 사이에는 얇은 터널절연막으로 분리된 플로팅 게이트가 설비된다. 정보를 기억할 경우에는 게이트 전극에 소정의 제어전압이 인가된다. 그때 소스영역으로부터 드레인 영역으로 흐르는 캐리어가 드레인 영역 근방에서 가속되어 상기 터널절연막을 통해서 플로팅 게이트에 주입된다. 이와 같이 하여 플로팅 게이트에 주입된 캐리어, 즉 전하는 안정하게 유지되어 플로팅 게이트의 전위를 소정 레벨로 유지한다. 그 결과 소스로부터 드레인으로 흐르는 캐리어의 흐름이 플로팅 게이트에 축적된 캐리어에 의해 온 오프 제어된다. 환언하면 메모리 셀 트랜지스터의 드레인 전류를 검출함으로써 플로팅 게이트에 축적된 전하, 따라서 정보를 판독하는 것이 가능해진다. 또 기억된 정보를 소거할 경우에는 제어전극에 플로팅 게이트중의 전하를 배제하는 전위를 주고 동새에 반도체 기판 혹은 기판중의 소스영역에 플로팅 게이트중의 전하를 빼내는 전위를 준다. 그 결과 플로팅 게이트중의 전하는 반도체 기판으로, 혹은 기판중의 소스영역으로 상기 터널절연막을 통해서 산일한다. 제1도는 상기 종래의 플로팅 메모리에 있어서의 메모리 셀의 구성을 개략적으로 나타낸다.
제1도를 참조하면 메모리 셀은 예컨대 P형으로 도프된 반도체 기판(10)상에 매트릭스형으로 형성되고 각각의 메모리 셀은 기판(10)상에 P형의 채널영역(10a)을 사이에 두고 서로 떨어진 n+형 소스영역(11a)과 마찬가지로 n+형의 드레인 영역(11b)을 갖는다.
반도체 기판(10)상의 채널영역(10a)에 대응한 부분에는 터널절연막(12a)을 사이에 두고 플로팅 게이트 전극(12)이 설비되고 게이트 전극(12)상에는 또 층간절연막(13a)을 사이에 두고 제어전극(13)이 설비되어 있다.
정보를 기억시킬 경우에는 소스영역(11a)에 부의 소스전압(Vs)를, 또 드레인 영역(11b)에 정의 드레인 전압(Vd)를 인가하여 전자를 소스영역(11a)으로부터 드레인 영역(11b)으로 채널영역(10a)을 통해 흘린다. 또한 제어전극(13)에 정의 제어전압(Vg)를 인가한다. 그 때 소스영역(11a)으로부터 드레인 영역(11b)에서 흐르는 전자는 채널영역(10a)으로 가속되어 드레인 전극(11b)의 근방에서 큰 운동에너지를 갖게 된다. 이와 같이 가속된 전자는 제어전극(13)에 의한 정전압에 의해 터널절연막을 파울러노르트하임형의 터널전류가 되어 통과하여 플로팅 게이트(12)에 주입된다. 이와 같이 하여 플로팅 게이트(12)에 주입된 전자는 거의 누설(leak)이 생김이 없이 전원이 끊겨도 안정하게 유지된다. 플로팅 게이트(12)에 이와 같은 부전압이 축적되면 제어전극(13)에 소스영역(11a)과 드레인 영역(11b) 사이에 형성된 MOS트랜지스터를 도통시킬 만한 제어전압(Vg)를 인가하여도 플로팅 게이트(12)의 부전압 때문에 MOS트랜지스터는 도통하지 않고, 따라서 드레인 전압(Vd)를 검출함으로써 메모리 셀에 기억된 정보를 판독함이 가능해진다.
메모리 셀에 기억된 정보를 갱신 혹은 소거시킬 경우에는 제어전극(13)에 인가하는 제어전압(Vg)를 큰 부전압으로 설정하고 동시에 기판(10)에 인가하는 기판전압 또는 소스영역(11a)에 인가하는 소스전압(Vs)를 정전압으로 설정한다. 그 결과 플로팅 게이트(12)중에 축적된 전자는 기판(10) 또는 기판(10)중의 소스영역(11a)으로 배제되어 메모리 셀중에 기억된 정보의 소거가 이루어진다.
제2도(A)는 소거시에 플로팅 게이트(12)중의 전자를 기판(10)으로 산일시키는 이른바 채널소거방식에 의한 플러시 메모리 셀의 기입, 판독 및 소거의 각 동작모드에 대응하는 소스전압(Vs), 드레인 전압(Vd), 제어전압(Vg), 및 기판전압(Vsub)의 설정을 나타낸다. 도면중에 간단히 하기 위해 터널절연막(12a) 및 충간절연막(13a)는 생략되어 있다. 제2도(B)를 참조하면 소거모드에서는 제어전압(13)에 큰 부전압 VMM이 인가되고 동시에 기판(10)에 정의 전원전압(Vcc)이 인가된다. 그 결과 플로팅 게이트(12)중의 전자는 제2도(A)에 개략적으로 나타낸 경로(1)를 통하여 기판(10)으로 산일한다. 그때 소스전압(Vs)와 드레인 전압(Vd)는 오픈 상태로 설정된다.
한편 기입모드에서는 제어전극(13)에 인가되는 제어전압(Vg)를 큰 정전압(Vpp)로 설정한다. 동시에 소스영역(11a)를 접지하고 (Vs=0V) 드레인 영역(11b)에 정의 전원전압(VCC)를 인가한다. 그 결과 소스영역(11a)으로부터 드레인 영역(11b)으로 전자가 흘러 가속된 전자가 제2도(A)중에 개략적으로 나타낸 경로(2)를 통하여 터널전류로서 플로팅 게이트(12)에 주입된다. 또 판독모드에서는 선택된 워드선을 거쳐서 전원전압(VCC)이 제어전극(13)에 인가되고 동시에 드레인 전압(Vd)이 1V 정도의 정전압으로 설정된다. 또한 소스영역(11a) 및 기판(10)을 접지(Vs=0V)한다. 그 결과 플로팅 게이트(12)에 전자가 축적되어 있지 않을 경우에는 전자는 소스영역(11a)으로부터 드레인 영역(11b)으로 흘러서 제2도(A)의 트랜지스터는 턴온하나, 플로팅 게이트(12)에 전자가 축적되어 있으면 전자에 의한 부전하에 의해 채널영역(10a)을 전자가 흐르는 일이 없다. 환언하면 제2도(A)의 트랜지스터는 온하지 않는다. 그래서 상기 트랜지스터의 온 오프에 수반하는 드레인 전압(Vd)의 변화를 감지증폭기로 검출함으로써 플로팅 게이트(12)에 기억된 정보를 판독함이 가능해진다.
한편 제3도(A) 및 제3도(B)는 소거시에 플로팅 게이트(12)중의 전하를 기판(10)이 아니고 소스영역(12a)으로 산일시키는 구성의 플러시 메모리 셀의 구성 및 동작을 나타낸다. 제3도(A)중에서 제2도(A)의 구성과 마찬가지로 터널절연막(12a) 및 충간절연막(13a)의 도시는 생략하였다. 제3도(A) 및 제3도(B)의 구성의 메모리 셀에서도 기입모드 및 판독모드의 동작은 제2도(A) 및 제2도(B)의 것과 동일하므로 소거모드에서의 동작만을 설명한다. 제3도(B)를 참조하면 소거시에는 소스영역(11a)에 인가되는 소스전압(Vs)를 정의 전원전압(VCC)에 또 제어전극(13)에 인가되는 제어전압(Vg)를 부의 고전압 VMM으로 설정한다. 한편 기판(10)은 접지되어 기판 전압(Vsub)은 0V로 설정된다. 또한 드레인 영역(11b)은 오픈상태로 하여 둔다. 그 결과 플로팅 게이트(12)중의 전자는 제3도(A)중에 개략적으로 (1)로 나타낸 경로를 통하여 소스영역(11a)으로 산일한다. 제2도(A),(B)의 장치 및 제3도(A),(B)의 장치의 어느 것에도 소거하고 싶지 않은 메모리 셀에는 정의 전원전압(VCC)를 제어전압(Vg)으로서 인가함으로써 메모리 셀의 불필요한 소거를 방지하는 것이 가능해진다. 제4도는 제2도(A)에 나타낸 메모리 셀을 사용한 플러시 메모리의 구성예를 나타내며 제4도에 나타낸 바와 같이 P형 기판(10)중에 n형 웰(well)(10A)을 형성하고 또한 이와 같은 n형의 웰(well)중에 P형인 별개의 웰(10B)을 형성한다. P형의 웰(10B)중에서는 제2도(A)의 소스영역(11a), 드레인 영역(11b)에 대응하는 n+형 확산영역이 형성되어 다수의 플로팅 게이트 전극(12) 및 제어전극(3)이 메트릭스형으로 배열된다. 이와 같이 웰(10B)중에 메모리 셀을 형성하고 웰(10B)에 소거전압(VPW)를 인가함으로써 각 웰마다 일괄된 정보의 소거가 가능해진다. 이와 같은 n형의 웰(10A) 및 P형의 웰(10B)을 포함한 2중 웰구조는 제4도의 경우와 같이 P형 기판(10)상에 형성한 경우에 기생 pnp형의 트랜지스터를 형성하기 때문에 웰(10B)에 소거전압(VPW)를 인가하는 경우에는 트랜지스터의 도통을 회피하기 위하여 n형의 웰(10A)에도 같은 전압 VNW를 인가할 필요가 있다.
제5도는 제4도에 나타낸 플러시 메모리의 회로구성을 나타낸다. 제5도를 참조하면 제2도(A)에 나타낸 구성을 갖는 메모리 셀(C)이 제4도에 나타낸 반도체 기판(10)중에 형성된 웰(10B)중에 매트릭스상으로 배설되고 동일 행상에 정렬한 메모리 셀(C) 각각의 제어전극(13)이 워드선(WL)에 의해 공통으로 접속되어 있다.
한편 웰(10B)중에서 동일 열상에 정렬한 메모리 셀(C)는 각각의 드레인 영역(11b)을 비트선(BL)에 의해 공통으로 접속하고 있다. 워드선(WL)은 플러시 메모리 장치에 공급되는 행번지 데이터에 의해 번지버퍼(23) 및 행디코더(24)를 통해서 선택되고 선택된 워드선(WL)에는 제2도(B)에 나나탠 제어전압(Vg)이 인가된다. 특히 소거모드에서는 행디코더(24)는 디코더 전원회로(25)로부터의 공급전압에 의거해서 워드선(WL)에만 제2도(B)에 나타낸 부의 소거전압(VMM)을 공급한다. 한편 행디코더(24)는 선택된 워드선(WL)에는 불필요한 소거를 방지하기 위하여 통상의 정의 전원전압(VCC)를 공급한다. 그 결과로 선택된 워드선에 접속된 메모리 셀(C)만이, 환언하면 선택된 메모리 셀 블록만이 일괄해서 소거된다. 또한 제5도의 구성에서는 각 비트선(BL)에 대응해서 열 선택 트랜지스터(T)가 설치되고, 열 선택 트랜지스터(T)는 공급된 열 번지 데이터에 의거해서 열 번지 버퍼(21) 및 열 디코더(22)를 통해서 선택적으로 온 오프된다. 각 비트선(BL)은 각각의 열 선택 트랜지스터(T)를 거쳐서 공통의 데이터라인(DL)에 접속되고, 라인(DL)에는 통상의 감지증폭기(27)가 접속되어 공급된 번지데이터에 대응해서 선택된 메모리 셀(C)로부터 판독된 정보의 논리치를 판정한다. 그리고 감지증폭기(27)의 출력은 입출력 버퍼(28)를 거쳐서 출력된다. 또한 라인(DL)에는 기입증폭기(26)가 접속되어 입출력 버퍼(28)를 거쳐 공급된 정보신호를 스위치 트랜지스터(T)를 통해 선택된 비트선(BL)에 공급한다. 제5도의 회로에서는 상기의 회로와 별도로 제4도에 나타낸 웰(10A,10B)에 대하여 소거모드에서 소거전압 VNW,VPW를 인가하기 위한 소거전원회로(29)가 설치된다.
제6도는 제3도(A),(B)의 메모리 셀을 사용한 플러시 메모리의 구성을 나타낸 블럭도이다. 제6도의 플러시 메모리는 제5도의 것과 거의 동일한 구성을 가지므로 도면중에서 대응부분에는 대응하는 참조부호를 붙이고 설명을 생략한다. 제6도의 회로구성의 플러시 메모리에서는 각 메모리 셀 트랜지스터(C)의 소스가 공통으로 소거전원회로(29')에 접속되고, 회로(29')는 제3도(B)에 나타낸 바와 같이 소스전압(Vs)를 발생한다. 또 이에 대응해서 디코더 전원회로(25)가 선택된 워드선(WL)에 소거전압(VMM)을, 또 선택되지 않은 워드선(WL)에는 정의 전원전압(VCC)를 공급한다.
그런데 제4도의 구조에 관하여 이미 설명한 바와 같이 기판에 전하를 산일시킴으로써 소거를 하는 플러시 메모리에서는 웰(10A,10B)이 기판(10)과 더불어 기생양극성 트랜지스터를 형성하기 때문에 기생양극성 트랜지스터가 턴 오프하지 않도록 기판(10), 웰(10A), 및 웰 (10B)에 적당한 바이어스 전압을 인가할 필요가 있다. 종래에는 이를 위해 웰(10A)에 인가되는 바이어스 전압 VNW및 웰(10B)에 인가되는 바이어스 전압(VPW)를 각각 정의 전원전압(VCC)으로 설정하고 있었다. 그러나 P형 웰(10A) 및 n형 웰(10B) 내부에는 기생저항(RP,RN)이 각각 존재하고 이와 같은 기생저항의 효과에 의해 과도적으로 기생양극성 트랜지스터가 턴 오프하는 경우가 생긴다. 이와 같은 기생양극성 트랜지스터의 도통은 물론 플러시 메모리 전체의 동작을 불안정하게 한다.
또 이와 같은 소거시에 기판에 전하를 산일시키는 구성의 플러시 메모리에 한정되지 않고 소스영역에 전하를 산일시키는 구성의 플러시 메모리에서도 선택되지 않은 메모리 셀 블록에서의 정보의 소거를 방지하기 위하여 선택되지 않은 워드선에는 VCC정도의 이른바 디스터브(disturb) 방지전압을 인가하도록 구성되어 있으나 디스터브 방지전압이 유효하게 인가되지 않은 상태가 과도적으로 생기는 일이 있다. 이와 같은 경우에는 소거해서는 안될 메모리 셀의 정보가 소거되어 버릴 우려가 있다.
또한 제4도 구성의 소거시에 플로팅 게이트(12)중의 전하를 기판웰(10B)로 산일시키는 구성의 플러시 메모리에서는 웰(10B)과 드레인 영역 혹은 소스영역을 형성하는 n형 확산영역(11a) 사이에 형성되는 Pn접합이 소거시에 순방향 바이어스되어 버리고 그 결과 비트선(BL) 및 소스영역이 전원전압 VCC의 레벨로 충전되어 버리는 문제가 생긴다. 한편 제3도(A) 구성의 소거시에 플로팅 게이트중의 전하를 소스영역(11a)으로 산일시키는 구성의 플러시 메모리에서는 소거시에 드레인 영역(11b)이 오픈상태가 되며 또한 선택되지 않은 워드선 WL에는 소거시에 디스터브 방지전압이 인가된다. 이와 같이 비트선(BL)에 축적된 VCC레벨의 정전하는 메모리 셀 트랜지스터를 온시켜서 산일시키는 것은 물론 가능하지만 이와 같은 프로세스에서 전자가 소스영역(11a)으로부터 드레인 영역(11b)(제3도(A) 참조)으로 흐를 때 채널영역(11a)에서 가속되어 플로팅 게이트(12)에 터널전류로서 주입되어 버리는 경우가 생긴다. 환언하면 제3도(A)의 구성에서는 비트선(BL)을 방전시킬 때 플로팅 게이트에 잘못된 정보의 기입이 생길 가능성이 있다.
발명의 개시
따라서 본 발명은 상기의 문제점을 해결한 신규하며 유용한 불휘발성 반도체 기억장치를 제공하는 것을 개괄적 목적으로 한다.
본 발명의 구체적인 목적은 플로팅 게이트를 가지며 정보를 전하의 형태로 상기 플로팅 게이트에 기억시키는 구성의 불휘발성 반도체 기억장치에 있어서 과도기적 상태에서도 안정된 동작을 하는 반도체 기억장치를 제공하는 것이다.
본 발명의 다른 목적은 제1의 도전형을 갖는 반도체 기판과; 상기 반도체 기판 표면에 상기 반도체 기판에 포함되도록 형성되고 제2의 상기 제1의 도전형과는 반대의 도전형을 갖는 제1의 웰과; 상기 제1의 웰의 표면에 상기 제1의 웰에 포함되도록 형성되고 상기 제1의 도전형을 갖는 제2의 웰과; 상기 제2의 웰중에 형성되고 각각은 상기 제2의 웰의 표면상에 채널영역에 대응해서 형성된 캐리어의 터널링 가능한 정도의 두께를 갖는 터널절연막과 상기 터널절연막상에 형성되어 외계로부터 전기적으로 절연된 플로팅 게이트 전극과 상기 플로팅 게이트 전극상에 형성된 층간절연막과 상기 층간절연막상에 형성된 제어전극과 상기 제2의 웰중에 상기 채널영역의 양측에 대응해서 형성되어 상기 제1의 도전형을 갖는 한 쌍의 확산영역으로 된 복수의 메모리 셀과; 번지신호가 공급되어 이에 응해서 상기 복수의 메모리 셀의 하나를 선택하는 선택수단과; 상기 선택된 메모리 셀에 상기 채널영역으로부터 상기 플로팅 게이트 전극에 전하를 상기 터널절연막을 통해서 터널전류의 형태로 주입함으로써 정보를 기입하는 기입수단과; 상기 선택된 메모리 셀로부터 상기 채널영역을 흐르는 전류를 검출함으로써 정보를 판독하는 판독수단과; 상기 선택된 메모리 셀에 기억된 정보를 상기 플로팅 게이트 전극에 보존되어 있는 전하를 상기 제2의 웰의 채널영역으로 상기 터널절연막을 통하여 터널전류의 형태로 산일시킴으로써 소거하는 소거수단을 갖춘 불휘발성 반도체 기억장치에 있어서, 상기 수거수단은 소거개시를 지시하는 개시신호에 응해서 상기 제1의 웰에 제1의 소거신호를 인가하고 또한 상기 제2의 웰에 상기 제1의 소거신호의 극성과 동일극성의 제2의 소거신호를 인가하고 그때 상기 제1의 소거신호는 상기 제2의 소거신호보다도 먼저 인가되는 것을 특징으로 하는 불휘발성 반도체 기억장치를 제공하는데 있다.
본 발명에 의하면 상기 제1의 웰에 먼저 소거전압을 인가함으로써 기판과 제1의 웰 사이에 형성되는 Pn 접합 및 제1의 웰과 제2의 웰 사이에 형성되는 Pn접합을 소거시에 확실하게 역바이어스상태로 설정할 수 있고 그 결과 기판상에 제1의 웰 및 제2의 웰에 의해 형성되는 양극성 트랜지스터가 과도기적으로 턴오프하여 플러시 메모리의 동작이 불안전해지는 문제점이 해결된다.
본 발명의 다른 목적은 반도체 기판과; 상기 반도체 기판 표면상에 형성되어 각각은 채널영역에 대응해서 형성된 캐리어에 터널링 가능한 정도의 두께를 갖는 터널절연막과 상기 터널절연막상에 형성되어 외계로부터 전기적으로 절연된 플로팅 게이트 전극과 상기 플로팅 전극상에 형성된 층간절연막과 상기 층간절연막상에 형성된 제어전극과 상기 반도체 기판중에 상기 채널영역의 한쪽 측에 대응해서 형성된 소스영역과 다른쪽 측에 대응해서 형성된 드레인 영역으로 된 복수의 메모리 셀과; 번지신호가 공급되어 이에 응해서 상기 복수의 메모리 셀의 하나를 선택하는 선택수단과 상기 선택된 메모리 셀에 상기 채널영역으로부터 상기 플로팅 게이트 전극에 전하를 상기 터널절연막을 거쳐서 터널전류의 형태로 주입함으로써 정보를 기입하는 기입수단과; 상기 선택된 메모리 셀로부터 상기 채널영역을 흐르는 전류를 검출함으로써 정보를 판독하는 판독수단과; 상기 선택된 메모리 셀에 기억된 정보를 소거제어전압을 인가하여 상기 터널절연막을 통해서 터널전류의 형태로 산일시킴으로서 소거하는 소거수단을 갖춘 불휘발성 반도체 기억장치에 있어서, 상기 복수의 메모리 셀은 매트릭스상으로 배열되며 각 열에 있어서 열중에 포함되는 메모리 셀은 비트선에 의해 드레인 영역에 공통으로 접속되고; 각 비스턴셍 대응해서 상기 비트선을 방전시키는 방전회로가 설치되고 상기 방전회로는 상기 메모리 셀에 기억된 정보가 소거된 후에 상기 소거신호의 후연(後緣)에 응해서 구동되어 상기 비트선을 방전시키는 것을 특징으로 하는 불휘발성 반도체 기억장치를 제공하는데 있다.
본 발명에 의하면 상기 비트선에 축적된 전하가 소거모드 종료시에 확실하게 방전되기 때문에 이와 같은 전하가 판독모드등에서 상기 터널절연막을 통하여 상기 플로팅 게이트에 주입되어 메모리 셀에 대하여 잘못된 정보의 기입이 발생하는 문제점을 해결한다.
본 발명의 그 밖의 목적은 반도체 기판과 ; 상기 반도체 기판 표면상에 형성되어 각각은 채널영역에 대응해서 형성된 캐리어의 터널링이 가능한 정도의 두께를 갖는 터널절연막과 상기 터널절연막상에 형성되어 외계로부터 전기적으로 절연된 플로팅 게이트 전극과 상기 플로팅 게이트 전극상에 형성된 층간절연막과 상기 층간절연막에 형성된 제어전극과 상기 반도체 기판중에 상기 채널영역의 한쪽 측에 대응해서 형성된 소스영역과 다른쪽에 대응해서 형성된 드레인 영역으로 된 복수의 메모리 셀과; 번지 신호가 공급되어 이에 응해서 상기의 복수의 메모리 셀의 하나를 선택하는 선택수단과; 상기 선택된 메모리 셀에 상기 채널영역으로부터 상기 플로팅 게이트 전극에 전하를 상기 터널절연막을 통해서 터널전류의 형태로 주입함으로써 정보를 기입하는 기입수단과; 상기 선택된 메모리 셀로부터 상기 채널영역을 흐르는 전류를 검출함으로써 정보를 판독하는 판독수단과; 상기 선택된 메모리 셀에 기억된 정보를 소거제어전압을 인가함으로써 상기 터널절연막을 통해서 터널전류의 형태로 산일시킴으로써 소거하는 소거수단을 갖춘 불휘발성 반도체 기억장치에 있어서, 상기 소거수단은 상기 소거제어전압을 상기 기판 및 상기 메모리중의 소스영역중의 어느 한쪽에 대하여 상기 플로팅 게이트중에 정보로서 보존하고 있는 전하가 빠져나가도록 하는 극성 및 크기로 인가하고 동시에 상기 선택된 메모리 셀 이외의 메모리 셀의 제어전극에 대하여 정보의 소거를 방지하기 위한 디스터브 방지전압을 인가하고; 그때 상기 소거수단은 상기 정보의 소거종료시에 있어서 상기 소거제어전압이 해제된 후에 상기 디스터브 방지전압을 해제하는 타이밍 설정수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치를 제공하는데 있다.
본 발명에 의하면 소거모드의 종료에 수반되는 과도기적 상태에 있어서도 소거제어전압이 해제전에 디스터브 방지전압이 해제되는 일이 없이 잘못된 소거가 발생하는 것을 확실하게 방지할 수 있다.
본 발명의 또 다른 목적은 반도체 기판과; 상기 반도체 기판 표면상에 형성되어 각각은 채널영역에 대응해서 형성된 캐리어의 터널링이 가능한 정도의 두께를 갖는 터널절연막가 상기 터널절연막상에 형성되어 외계로부터 전기적으로 절연된 플로팅 게이트 전극과 상기 플로팅 게이트 전극상에 형성된 층간절연막과 상기 층간절연막상에 형성된 제어전극과 상기 반도체 기판중에 상기 채널영역의 한쪽 측에 대응해서 형성된 소스영역과 다른쪽 측에 대응해서 형성된 드레인 영역으로 된 복수의 메모리 셀과; 번지 신호를 공급하고 이에 응하여 상기 복수의 메모리 셀의 하나를 선택하는 선택수단과; 상기 선택된 메모리 셀에 상기 채널영역으로부터 상기 플로팅 게이트 전극에 전하를 상기 터널절연막을 통해서 터널전류의 형태로 주입함으로써 정보를 기입하는 기입수단과; 상기 선택된 메모리 셀로부터 상기 채널영역을 흐르는 전류를 검출함으로써 정보를 판독하는 판독수단과; 상기 선택된 메모리 셀에 기억된 정보를 소거제어전압을 인가함으로써 상기 터널절연막을 통해서 터널전류의 형태로 산일시킴으로써 소거하는 소거수단을 갖춘 불휘발성 반도체 기억장치에 있어서, 상기 소거수단은 상기 선택된 메모리 셀의 제어전극에 상기 플로팅 게이트 전극에 축적된 전하를 배제할만한 제어전압을 인가하는 내부승압수단을 가지며 상기 내부승압수단은 상기 제어전압의 크기를 서서히 증대시키는 것을 특징으로 하는 불휘발성 반도체 기억장치를 제공하는데 있다.
본 발명에 의하면 제어전극에 인가되는 제어전압이 서서히 변화하기 때문에 터널절연막에서의 전계의 집중을 회피하는 것이 가능해져서 반도체 기억장치의 재기입회수를 실질적으로 증대시킬 수가 있다.
본 발명의 그밖의 목적과 특징은 이하의 도면을 참조하면서 기술하는 바람직한 실시예에 관한 설명으로부터 명백해질 것이다.
발명을 실시하기 위한 최량의 형태
이하에 본 발명의 제1실시예를 설명한다.
본 발명의 제1실시예에 의한 플러시 메모리는 제4도에 나타낸 구성의 기판(10)상에 구성되며 개략적으로는 제5도에 설명한 회로구성을 가지고 있다. 단 배경기술에 관련해서 설명한 소거동작시에 있어서의 과도적 불안전성을 해결하기 위하여 본 실시예에서는 소거전원회로(29)로부터 출력되어 기판(10)중의 웰(10A,10B)에 각각 인가되는 소거전압(VNW,VPW)의 타이밍을 제7도의 타이밍 회로에 의해 조정한다.
제7도를 참조하면 타이밍회로는 NOR게이트(113) 및 NAND게이트(114)를 포함한 플립플롭으로 되고, 소거전원회로(29)로부터 출력되는 소거전압신호(ERASE)가 NOR게이트(113) 및 NAND게이트(114)의 각각의 제1의 입력단자에 공급된다. 또한 NOR게이트(113)의 출력신호는 인버터(115)를 거쳐서 출력신호(VPW)로서 출력됨과 동시에 지연(τ)를 갖는 인버터(112)를 거쳐서 NAND게이트(114)의 제2의 입력단자에 공급된다. 한편 NAND게이트(114)의 출력신호는 인버터(116)를 거쳐서 출력신호(VNW)로서 출력됨과 동시에 지연(τ)를 갖는 다른 인버터(111)를 거쳐서 NOR게이트(113)의 제2의 입력단자에 공급된다.
제8도(A)~(C)는 제7도의 타이밍 회로로의 입력신호(ERASE)와 출력신호 VNW, VPW의 타이밍을 나타낸다.
제8도(A)~(C)를 참조하면 소거전원회로(29)로부터 공급된 소거전압신호(ERASE)의 논리치가 하이레벨(H)로부터로 레벨(L)로 변화하면 NAND게이트(114)의 출력신호(VNW)도 즉시 레벨 H로부터 레벨 L로 변화한다. 또한 출력신호(VNW)의 변화는 인버터(111)를 거쳐서 지연(τ)후에 NOR게이트(113)에 전달되고, 게이트(113)의 출력신호(VPW)가 입력신호(ERASE)의 레벨(H)로부터 레벨(L)로의 천이로부터 시간(τ)만큼 늦게 레벨(H)로부터 레벨(L)로 변화한다. 그리고 신호(ERASE)의 레벨이 (L)인 한 이 상태가 유지된다.
한편 소거전압신호(ERASE)가 레벨(L)로부터 레벨(H)로 천이하면 NOR게이트(113)의 출력신호가 레벨(L)로부터 레벨(H)로 즉시 천이한다. 또한 이와 같은 NOR게이트(113)의 출력레벨의 변화는 인버터(112)를 거쳐서 지연(τ)후에 NAND게이트(114)에 전달되고, 그 결과 신호(ERASE)의 레벨(L)로부터 레벨(H)로의 천이후에 시간(τ)만큼 늦게 NOR게이트(113)의 출력신호가 레벨(L)로부터 레벨(H)로 천이한다.
제7도의 회로에서 NOR게이트 (113)의 출력신호(VPW)는 제4도의 P형 웰(10B)에 인가되고, 한편 NAND게이트(114)의 출력신호 VNW는 제4도의 n형 웰(10A)에 인가된다. 그때, 제7도의 회로에 의해 신호(VNW) 및 신호(VPW)의 인가 타이밍을 설정하므로써 소거시에는 반드시 웰(10A)에 먼저 소거전압이 인가된다. 그 결과 제4도의 기판중에 형성되어 있는 pn접합에 항상 역바이어스되어 웰구조(10A,10B)에 수반되는 기생양극성 트랜지스터의 턴온되는 것이 억제된다.
제9도는 제7도의 회로를 사용함으로써 실현되는 제4도의 기판(10)에 대한 소거전압의 인가순서를 나타낸 프로차트이다.
제9도를 참조하면 스텝 S1에서 소거전압신호(ERASE)이 소거전원회로(29)로부터 출력되고, 스텝 S2에서 상기 소거전압신호(ERASE)에 대응해서 NAND게이트(114)로부터 소거신호(VNW)가 출력되어 기판(10)중의 n형 웰(10A)이 정의 전원전압레벨(VCC)에 바이어스된다. 다음에 지연시간(τ)후에 스텝 S3에서 NOR게이트(113)로부터 소거신호(VPW)가 출력되고 기판(10)중의 P형 웰(10B)이 역시 정의 전원전압레벨(VCC)에 바이어스된다. 이 상태로 스텝 S4에서 소거가 실행되어 플로팅 게이트(12)중의 전하가 기판(10), 보다 엄밀하게는 기판(10)중의 P형 웰(10B)로 게이트 전극(12) 아래의 터널절연막을 통하여 산일한다. 또한 스텝 S5에서 소거전압신호(ERASE)가 내려가고 이에 대응해서 스텝 S6에서 NOR게이트(113)로부터의 소거신호(VPW)가 해제된다. 그리고 스텝 S7에서 상기 소거신호(VPM)의 해제로부터 지연(τ)후에 NAND게이트(114)로부터의 소거신호 VNW가 해제된다.
다음에 본 발명의 제2실시예를 제10도를 참조하면서 설명한다. 제10도의 회로는 배경기술에 관련해서 설명한 제5도의 회로에 대응하고 있으며 따라서 제10도중에서 먼저 설명한 부분에는 동일한 참조부호를 붙여서 그 설명을 생략한다.
제10도를 참조하면 본 실시예에 의한 플러시 메모리는 제3도(A),(B)에 원리를 나타낸, 정보의 소거시에 플로팅 게이트로부터 메모리 셀의 소스영역에 전하를 산일시키는 형식의 장치에 대응하고 있으며 따라서 각 메모리 셀의 소스영역에 공통으로 접속된 소거전원(29')을 갖는다.
통상의 반도체 기억장치와 마찬가지로 제10도의 플러시 메모리에서도 메모리 셀은 반도체 기판상에 매트릭스상으로 배열되고 행방향으로 정렬한 메모리 셀의 각각은 제어전극(13)을 워드선(WL)에 의해 공통으로 접속하고 있다. 마찬가지로 열방향으로 정렬한 메모리 셀의 각각은 드레인 영역에 비트선(BL)에 의해 공통으로 접속되어 있다. 워드선(WL)은 행 번지 버퍼(23)에 공급되는 번지데이터에 의거해서 행디코더(24)에 의해 선택되고 한편 비트선(BL)은 열 번지 버퍼(21)에 공급되는 번지데이터에 의거해서 열디코더(22)에 의해 스위치트렌지스터(T)를 통해 선택된다. 또한 각열의 스위치트랜지스터(T)는 공통의 데이터선(DL)을 거쳐서 기입증폭기(26) 및 감지증폭기(27)에 접속되어 있다. 그리고, 기입증폭기(26) 및 감지증폭기(27)에는 테이터입출력버퍼(28)가 접속되어 있다.
제11도(A)는 제10도의 회로에서의 행디코더(24)의 구성을 나타낸다.
제11도(A)를 참조하면 행디코더(21)는 번지 버퍼(23)로부터 행번지데이터가 공급되는 NAND게이트(121)를 포함하고, NAND게이트(121)의 출력은 각각 전원전압(VCC) 및 기판전압(VSUB)에 의해 도통상태로 유지된 N채널 MOS트랜지스터(122) 및 P채널 MOS트랜지스터(123)를 거쳐서 래치회로(124)에 공급된다. 래치회로(124)는 제1전압(V1)을 공급하는 전압원과 제2의 전압(V2)를 공급하는 전압원 사이에 직렬로 접속된 P채널 MOS트랜지스터(127)와 N채널 MOS트랜지스터(128)로 된 제1의 인버터 및 마찬가지로 전압(V1)의 전압원과 전압(V2)의 전압원 사이에 직렬로 접속된 P채널 MOS트랜지스터(129)와 N채널 트랜지스터(130)로 된 제2의 인버터를 포함하고 트랜지스터(127)와 트랜지스터(128)의 공통접속노드가 트랜지스터(129) 및 트랜지스터(130)의 게이트에 각각 접속된다. 그 때, 상기 MOS트랜지스터(123)의 출력신호는 상기 트랜지스터(127)와 트랜지스터(128)의 공통접속노드에 래치회로(124)에 대한 입력신호로서 공급된다. 마찬가지로 트랜지스터(129)와 트랜지스터(130)의 공통접속노드가 트랜지스터(127) 및 트랜지스터(128)의 게이트에 각각 접속된다. 또한 래치회로(124)의 출력신호는 트랜지스터(129)와 트랜지스터(130)의 공통접속노드에서 얻어진며 전압(V3)을 공급하는 전압원과 전압(V4)를 공급하는 전압원 사이에 직렬 접속된 N채널 MOS트랜지스터(125) 및 (126)으로 된 출력회로에 공급된다. 보다 구체적으로는 상기 래치회로(124)의 출력신호는 트랜지스터(125)의 게이트에 공급되고, 한편 상기 래치회로(124)에의 입력신호가 트랜지스터(126)의 게이트에 공급된다. 출력회로의 출력신호는 트랜지스터(125)와 트랜지스터(126)의 공통접속노드에서 얻어지며 워드선(WL)에 공급된다.
제11도(B)는 소거, 기입, 및 판독의 각 모드에서 제11도(A)의 회로에서 사용되는 전압(V1,V2,V3,V4)의 조합을 나타낸다.
제11도(B)를 참조하면 소거모드에서 전압(V1)이 전원전압레벨(VCC)로, 또 전압(V2)이 부전압으로 설정된다. 그 결과 행번지데이터에 의해 선택된 워드선에 대응하는 래치회로(124)의 출력은 NAND게이트(121)의 출력이 로 레벨로 되는 것에 대응해서 전압(V1)에 대응하는 VCC레벨로 유지되고 그 결과 트랜지스터(125)가 온, 트랜지스터(126)가 오프된다. 그 결과로 큰 부전압이 워드선(WL)에 인가된다. 한편 행번지데이터에 의해 선택되지 않은 워드선에 대응하는 래치회로(124)에서 NAND게이트(121)의 출력이 하이레벨이 되는 것에 대응해서 출력전압이 부전압(V2)으로 유지된다. 그 결과로 출력회로의 트랜지스터(125)는 온하지 않고, 한편 트랜지스터(126)가 온한다. 그 결과 비선택워드선(WL)에는 값이 VCC인 디스터브 방지전압이 인가된다.
한편 기입모드에서는 전압(V1)이 정전압으로, 또, 전압(V2)이 접지 전위로 설정되기 때문에 선택된 워드선에 대응하는 래치회로는 정전압을 출력하고 이에 대응해서 출력회로의 트랜지스트(125)가 턴온한다. 한편 트랜지스터(126)는 NAND게이트(121)의 출력이 로이기 때문에 턴온하지 않는다. 그 결과 선택된 워드선(WL)에는 큰 정전압으로 설정되어 있는 전압(V3)이 기입전압으로서 출력된다. 한편 비선택워드선에 대응하는 래치회로(124)에서는 NAND게이트(121)의 출력이 하이레벨인 것에 대응해서 접지전위의 전압(V2)이 출력신호로서 트랜지스터(125)에 출력되고, 그 결과 트랜지스터(125)는 턴온하지 않는다. 한편 트랜지스터(126)는 NAND게이트(121)로부터의 하이레벨 출력에 의해 턴온하고 그 결과 비선택워드선(WL)은 접지전위, 즉 0V로 유지된다.
또한, 기입모드에서는 전압(V1)이 전원전압레벨(VCC)로, 또 전압(V2)이 접지레벨(0V)로 설정되고, 따라서 선택된 워드선에 대응하는 래치회로(124)의 출력전압(V1)은 전원전압레벨(VCC)로 설정되어 출력 트랜지스터(125)에 공급된다. 그 결과 트랜지스터(125)는 턴온한다. 또한 출력 트랜지스터(126)는 NAND게이트(121)로부터 로레벨 전압신호가 공급되어 턴오프한다. 그 결과 선택된 워드선에는 전원전압(VCC)으로 설정된 전압(V3)이 판독제어전압으로서 출력된다. 한편 비선택워드선에 대응하는 래치회로의 출력전압은 접지레벨로 설정된 전압레벨(V2)이며, 그 결과 출력 트랜지스터(125)는 턴오프된다. 이에 대하여 출력 트랜지스터(126)는 NAND게이트(121)의 출력에 대응해서 온되고 접지레벨 0V로 설정된 전압(V4)이 판독제어전압으로서 워드선에 출력된다.
그런데, 제10도의 회로에서는 소거모드에서 각 비트선(BL)에 축적되는 전하를 방전하기 때문에 각각의 비트선(BL)에 대응해서 방전 트랜지스터(N)을 설치하고 있다. 각 트랜지스터(N)은 공통의 구동신호(SDB)가 공급되고, 신호(SDB)에 의해 턴온함으로써 대응하는 비트선(BL)를 접지한다. 그 결과로 소거모드에 계속되는 판독모드에서 비트된 비트선(BL)에 축적된 전하에 의해 각 메모리 셀에 잘못된 기입이 생기는 문제가 해결된다.
본 발명에서는 이와 같은 방전 트랜지스터(N)의 구동을 소거모드의 종료후에 즉시 실행할 수 있도록 제12도에 나타낸 타이밍으로 트랜지스터(N)의 구동신호(SDB)를 공급한다. 제12도를 참조하면 신호(SDB) 소거신호의 내려가는 언저리에 실질적으로 대응해서 형성되고, 비트선(BL)의 시정수에 대응해서 기간동안에 하이레벨로 유지된다.
제13도는 제12도에 나타낸 타이밍으로 신호(SDB)를 형성하기 위한 타이밍회로를 나타내며 타이밍회로는 소거전압신호(ERASE)가 공급되는 인버터(131)와 저항기(132) 및 커패시터(133)로 되며, 인버터(131)의 출력을 적분하는 시정수회로(RC)와 그리고, 시정수회로(RC)의 출력과 소거전압신호(ERASE)가 공급되는 NOR게이트(134)로 된다. 여기서 NOR게이트(134)는 소거전압신호(ERASE)의 천이에 응해서 제12도에 나타낸 타이밍으로 시정수회로(RC)에 의한 지연시간 δ에 대응하는 기간에 걸쳐 하이레벨의 구동신호(SDB)를 출력한다. 지연시간 δ는 대체로 비트선(BL)의 시정수와 같도록 설정하는 것이 바람직하다.
제11도(A)의 행디코더는 플로팅 게이트(12)중의 전하를 기판(10)중의 채널영역에 산일시키는 제4도에 나타낸 구성의 기판을 갖는 플러시 메모리에도 사용된다. 이와 같은 구성의 플러시 메모리라도 비트선(BL)이 소거모드에서 차지 업(charge up)해 버리기 때문에 제10도의 방전회로(30)에 의해 비트선(BL)의 방전을 하는 것이 유효하다. 제14도는 이와 같은 구성을 나타낸다. 제14도의 구성의 장치의 상세한 것은 앞서의 설명으로 명확하므로 설명은 생략한다.
그런데, 제10도의 회로구성을 갖는 플러시 메모리에서는 제11도(A)의 행디코더(24)에서 소거시에 비선택 워드선에 디스터브 방지전압을 인가함으로써 비선택메모리에서의 정보의 불필요한 소거를 방지하고 있다. 보다 구체적으로는 전압(V4)의 레벨을 소거전압신호에 대응해서 제11도(B)에 나타낸 바와 같이 전원전압레벨(VCC)으로 설정된다. 그 때, 디스터브 방지전압은 소거개시 전후의 과도적 상태에서의 부주의한 정보의 소거를 회피하기 때문에 각 메모리 셀의 소스영역에 실제로 소거전압이 인가되기 보다는 먼저 대응하는 메모리 셀의 제어전극에 디스터브 방지전압을 안가하고, 또, 상기 소거전압이 해제된 후에 디스터브 방지전압을 해제하는 것이 바람직하다.
제15도는 이와 같은 디스터브 방지전압의 타이밍을 상기 소거전압신호(ERASE)에 대하여 설정하기 위한 타이밍회로를 나타낸다.
제15도를 참조하면 타이밍회로는 제7도에 나타낸 타이밍회로와 동일한 구성을 가지며 따라서 그 구성에 대해서는 설명을 생략한다. 제15도의 회로에서는 소거전압회로(ERASE)가 제8도(A)에 나타낸 타이밍으로 공급되고, 이에 대응해서 우선 디스터브 방지신호(DIS)가 제8도(B)에 나타낸 타이밍으로 형성된다. 또한 실제로 메모리 셀의 소스영역에 인가되는 소거전압신호(ERS)가 제8도(B)에 나타낸 타이밍으로 형성된다. 그 결과로 디스터브 방지신호(DIS)에 대응한 전압(V4)이 제11도(A)의 행디코더(24)에 소거전압신호(ERS)에 선행해서 공급된다.
제16도는 제15도에서 설명한 디스터브 방지전압의 타이밍조정을 제4도 및 제14도에 나타낸 구성의 플러시 메모리에 대하여 적용할 경우의 타이밍회로의 구성을나타낸다.
제16도를 참조하면 도시의 회로는 제15도의 타이밍회로중의 신호(ERS)를 출력하는 단자에 제7도의 회로를 더 접속한 구성을 가지며 소거전압신호(ERASE)의 천이에 응해서 디스터브 방지신호(DIS) 및 웰(10A)에 인가되는 소거전압신호(VNW)가 우선 천이한다. 이어서 웰(10B)에 인가하는 신호(VPW)가 천이하고 이에 따라 기판(10)중의 기생양극성 트랜지스터를 도통시킴이 없이 기판에 소거전압이 인가되고 그 때 기판(10)중의 P형 웰에 소거전압이 인가되기 보다도 전에 메모리 셀의 제어전극(13)에 디스터브 방지전압이 인가된다.
제17도는 제11도(A)의 회로에서 터널절연막(12a)으로의 전계의 집중이 완화될 수 있도록 상기 소거전압(V3)에 대응하는 큰 부전압이 인가되고 이와 같은 부전압은 P채널 트랜지스터(Tr1,Tr2)를 거쳐서 제11도(A)중의 전압(V3)이 공급되는 입력단자에 공급된다. 그 때 트랜지스터(Tr1,Tr2)는 출력단자(OUT)에서의 전압레벨이 입력단 IN에서의 입력전압(V3)의 전압레벨보다도 낮은 범위에서 도통하고 또한 트랜지스터(Tr2)의 게이트에는 커패시터(C)를 거쳐서 연속해서 정의 클록 펄스가 공급된다. 그 결과 상기 부의 입력전압에 수반되어 커패시터(C)중에 축적되는 부전하가 주기적으로 중화되어 출력단자(OUT)에서의 전압의 상승이 완만해진다. 소거전압의 상승이 완만해지기 때문에 터널절연막으로의 전계의 집중이 완화되고 그 결과 플러시 메모리의 재기입회수가 증가한다.
제17도의 회로는 제10도의 플러시 메모리 및 제14도의 플러시 메모리의 어느것에도 적용가능하다.
이상으로 본 발명을 실시예에 의거 설명하였으나 본 발명은 상기의 실시예에 한정되는 것은 아니고, 본 발명의 요지내에서 여러가지의 변형이나 변경이 가능하다.
산업상의 이용가능성
본 발명의 제1의 특징에 의하면 플러시 메몰의 소거시에 기판중에 형성된 기생양극성 트랜지스터가 도통하는 문제를 확실하게 해결할 수가 있다.
또, 본 발명의 제2의 특징에 의하면 소거시 종류후에 비트선을 방전시킴으로써 메모리 셀에 대하여 잘못된 데이터의 기입이 생기는 일이 없다. 또 본 발명의 제3의 특징에 의하면 디스터브 방지전압을 소거전압의 인가에 앞서서 소거하고 싶지 않는 정보를 보존하고 있는 메모리 셀에 대하여 인가하고 또한 소거전압이 해제된 후에 해제할 수 있도록 구성하므로써 소거하면 안될 정보를 확실하게 메모리 장치중에 보존하는 것이 가능해진다. 그리고 본 발명의 제4의 특징에 의하면 메모리 셀의 제어전극에 소거시에 인가되는 전압을 서서히 증가시킴으로서 터널절연막에 대한 전계의 집중을 방지하는 것이 가능해져서 플러시 메모리 수명을 증가시킬 수가 있다.
본 발명은 일반적으로 전기적 수단에 의해 소거가능한 불휘발성 반도체 기억장치(EEPROM)에 관한 것이며, 특히 플러팅 게이트를 갖고 정보를 프로팅 게이트에 축적된 전하의 형태로 기억하는 이른바 플러시 메모리에 관한 것이다.
제1도는 종래의 플러시 메모리의 기본적 구조를 나타낸 도면.
제2도(A) 및 (B)는 소거시에 기판에 전하를 산일시키는 종래의 플러시 메모리의 구성 및 동작을 설명하는 도면.
제3도(A) 및 (B)는 소거시에 소스영역에 전하를 산일시키는 종래의 플러시 메모리의 구성 및 동작을 설명하는 도면.
제4도는 제2도(A) 및(B)에 나타낸 플러시 메모리에 사용되는 기판의 구성을 나타낸 도면.
제5도는 제4도의 플러시 메모리의 회로 구성을 나타낸 회로도.
제6도는 제3도(A),(B)에 나타낸 플러시 메모리의 회로 구성을 나타낸 회로도.
제7도는 본 발명의 제1실시예에 의한 플러시 메모리에 사용되는 타이밍회로의 구성을 나타낸 회로도.
제8도(A)~(C)는 제7도의 회로의 동작 타이밍을 나타낸 도면.
제9도는 본 발명의 제1실시예에 의한 플러시 메모리의 소거동작을 나타낸 플로차트.
제10도는 본 발명의 제2실시예의 의한 플러시 메모리의 구성을 나타낸 회로도.
제11도(A) 및 (B)는 제5도의 회로 및 제10도의 회로에 사용되는 워드디코더의 구성 및 동작을 나타낸 도면.
제12도는 제10도의 회로에서 비트선을 방전시키는 타이밍을 나타낸 도면.
제13도는 제12도에 나타낸 타이밍을 얻기 위한 구성을 나타낸 회로도.
제14도는 제5도의 플러시 메모리에서 비트선을 방전시키는 구성을 설비한 예를 나타낸 회로도.
제15도는 제6도 또는 제10도의 회로에서 소거전압에 대한 디스터브 방지전압의 타이밍을 설정하는데 사용되는 회로의 구성을 나타낸 회로도.
제16도는 제5도의 회로에서 소거전압에 대한 디스터브 방지전압의 타이밍을 설정하는데 사용되는 회로의 구성을 나타낸 회로도.
제17도는 플러시 메모리의 제어전극에 인가되는 제어전압을 서서히 증가시키기 위한 구성을 나타낸 회로도.

Claims (14)

  1. 제1의 도전형을 갖는 반도체 기판과 : 상기 반도체 기판 표면에 상기 반도체 기판에 포함되도록 형성된 제2의 상기 제1의 도통형과는 반대의 도통형을 갖는 제1의 웰과 : 상기 제1의 웰의 표면에 상기 제1의 웰에 포함되도록 형성된 상기 제1의 도통형을 갖는 제2의 웰과 : 상기 제2의 웰중에 형성되고, 각각은 상기 제2의 웰의 표면상에 채널영역에 대응해서 형성된 캐리어의 터널링이 가능할 정도의 두께를 갖는 터널절연막과 : 상기 절연막상에 형성되며 외계로부터 전기적으로 절연된 플로팅 게이트 전극과 : 상기 플로팅 게이트 전극상에 형성된 층간절연막과; 상기 층간절연막상에 형성된 제어전극과 : 상기 제2의 웰중에 상기 체널영역의 양측에 대응해서 형성되고, 상기 제1의 도전형을 갖는 한쌍의 확산영역으로 된 복수의 메모리 셀과 : 상기 플로팅 게이트 전극에 보존되어 있는 전하를 상기 제2의 웰의 채널영역에 상기 터널절연막을 통해서 터널전류의 형태로 방출시킴으로써 소거하는 소거수단을 갖춘 불휘발성 반도체 기억장치에 있어서, 상기 소거수단은 소거개시를 지시하는 개시신호에 응해서 상기 제1의 웰에 제1의 소거신호를 인가하고 또한 상기 제2의 웰에 상기 제1의 소거신호의 극성과 동일극성의 제2의 소거신호를 인가하며 그때에 상기 제1의 소거신호는 상기 제2의 소거신호보다도 먼저 인가되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 소거수단은 소거종료를 지시하는 종료신호에 응해서 상기 제2의 소거신호를 해제한 후에 상기 제1의 소거신호를 해제하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 반도체 기판과 : 상기 반도체 기판 표면상에 형성되고, 각각은 채널영역에 대응해서 형성된 캐리어의 터널링이 가능할 정도의 두께를 갖는 터널절연막과 : 상기 터널절연막상에 형성되며 외계로부터 전기적으로 절연된 플로팅 게이트 전극과 : 상기 플로팅 전극상에 형성된 층간절연막과 : 상기 층간절연막상에 형성된 제어전극과 : 상기 반도체 기판중에 상기 채널영역의 한쪽 측에 대응해서 형성된 소스영역과 다른쪽 측에 대응해서 형성된 드레인 영역으로 된 복수의 메모리 셀과 : 상기 플로팅 게이트에 보존되어 있는 전하를 상기 메모리 셀의 상기 소스영역에 소거제어전압을 인가하므로써 상기 터널절연막을 거쳐서 상기 소스영역에 터널전류의 형태로 방출함으로써 소거하는 소거수단을 갖춘 불휘발성 반도체 기억장치에 있어서, 상기 복수의 메모리 셀은 매트릭스상으로 배열되며 각 열에 있어서 열중에 포함되는 메모리 셀은 비트선에 의해 드레인 영역에 공통으로 접속되며, 각 비트선에 대응해서 상기 비트선에 축적된 전하를 방전시키는 방전회로가 설치되고 상기 방전회로는 상기 메모리 셀에 기억된 정보가 소거된 후에 상기 소거제어전압의 인가 종료에 응해 구동되어 상기 비트선에 축적된 전하를 방전시키는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 제3항에 있어서, 상기 방전회로는 상기 비트선과 접지전위 사이에 설치된 트랜지스터와 상기 소거제어전압을 공급하고, 그 인가 종료에 대응해서 상기 비트선의 시정수에 대응하는 소정기간동안 상기 트랜지스터를 도통시키는 제어회로로 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  5. 반도체 기판과 : 상기 반도체 기판 표면상에 형성되며, 각각은 채널영역에 대응해서 형성된 캐리어의 터널링 가능할 정도의 두께를 갖는 터널절연막과 : 상기 터널절연막상에 형성되며, 외계로부터 전기적으로 절연된 플로팅 게이트 전극과 : 상기 플로팅 게이트 전극상에 형성된 층간절연막과 : 상기 층간절연막상에 형성된 제어전극과 : 상기 반도체 기판중에 상기 채널영역의 한쪽 측에 대응해서 형성된 소스영역과 다른쪽 측에 대응해서 형성된 드레인 영역으로 된 복수의 메모리 셀과 : 상기 플로팅 게이트 전극에 보존되어 있는 전하를 상기 반도체 기판에 소거제어전압을 인가하여 상기 터널절연막을 통해서 상기 반도체 기판중의 채널영역에 터널전류의 형태로 방출시킴으로써 소거하는 소거수단을 갖춘 불휘발성 반도체 기억장치에 있어서, 상기 복수의 메모리 셀은 매트릭스상으로 배열되며 각 열에 있어서 열중에 포함되는 메모리 셀은비트선에 의하여 드레인 영역을 공통으로 접속하며 : 각 비트선에 대응해서 상기 비트선에 축적된 전하를 방전시키는 방전회로가 설치되고, 상기 방전회로는 상기 메모리 셀에 기억된 정보가 소거된 후에 상기 소거제어전압의 인가 종료에 응하여 구동되어 상기 비트선에 축적된 전하를 방전시키는 것을 특징으로 하는불휘발성 반도체 기억장치.
  6. 제5항에 있어서, 상기 방전회로는 상기 비트선과 접지전위 사이에 설치된 트랜지스터와 상기 소거전압이 공급되어 그 인가 종료에 대응해서 상기 비트선의 시정수에 대응하는 소정기간동안 상기 트랜지스터를 도통시키는 제어회로로 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  7. 반도체 기판과 : 상기 반도체 기판 표면상에 형성되며, 각각은 채널영역에 대응해서 형성된 캐리어의 터널링이 가능한 정도의 두께를 갖는 터널절연막과 : 상기 터널절연막상에 형성되며 외계로부터 전기적으로 절연된 플로팅 게이트 전극과 : 상기 플로팅 게이트 전극상에 형성된 층간절연막과 : 상기 층간절연막상에 형성된 제어전극과 : 상기 반도체 기판중에 상기 채널영역의 한쪽 측에 대응해서 형성된 소스영역과 다른쪽측에 대응해서 형성된 드레인 영역으로 된 복수의 메모리 셀과 : 번지 신호를 공급하고, 이에 응해서 상기 복수의 메모리 셀의 하나를 선택하는 선택수단과 : 상기 선택수단에 의해 선택된 메모리 셀에 기억된 정보를 상기 선택된 메모리 셀 및 선택되지 않은 메모리 셀의 쌍방을 포함한 메모리 셀의 상기 소스영역에 소거제어전압을 인가함으로써 상기 터널절연막을 통해서 상기 소스영역에 터널전류의 형태로 방출시킴으로써 소거하는 소거수단을 갖춘 불휘발성 반도체 기억장치에 있어서, 상기 소거수단은 상기 소거제어전압을 상기 소스영역에 대하여 상기 플로팅 게이트중에 정보로써 보존되어 있는 전하가 빠져나갈 수 있는 극성 및 크기로 인가하고 동시에 상기 선택된 메모리 셀 이외의 메모리 셀의 제어전극에 대하여 정보의 소거를 방지하기 위한 디스터브 방지전압을 인가하고 : 그때에 상기 소거수단은 상기 정보의 종료시에 있어서 상기 소거제어전압이 해제된 후에 상기 디스터브 방지전압을 해제하는 타이밍 설정수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  8. 제7항에 있어서, 상기 타이밍 설정수단은 상기 정보의 소거개시시에 있어서 상기 소거제어전압이 인가되기 전에 상기 디스터브 방지전압을 인가하는 것을 특징으로 하는 기재의 불휘발성 반도체 기억장치.
  9. 반도체 기판과 : 상기 반도체 기판 표면상에 형성되며, 각각은 채널영역에 대응해서 형성된 캐리어의 터널링이 가능할 정도의 두께를 갖는 터널절연막과 : 상기 터널절연막상에 형성되며, 외계로부터 전기적으로 절연된 플로팅 게이트 전극과 : 상기 플로팅 게이트 전극상에 형성된 층간절연막과 : 상기 층간절연막상에 형성된 제어전극과 : 상기 반도체 기판중에 상기 채널영역의 한쪽 측에 대응해서 형성된 소스영역과 다른쪽 측에 대응해서 형성된 드레인 영역으로 된 복수의 메모리 셀과 : 번지 신호를 공급하고, 이에 응해서 상기 복수의 메모리 셀의 하나를 선택하는 선택수단과 : 상기 선택수단에 의해 선택된 메모리 셀에 기억된 정보를 , 소거제어전압을 상기 반도체 기판중에 형성된 채널영역에 인가함으로써 상기 터널절연막을 통해서 상기 반도체 기판중의 채널영역에 터널전류의 형태로 방출시킴으로써 소거하는 소거수단을 갖춘 불휘발성 반도체 기억장치에 있어서, 상기 소거수단은 상기 소거제어전압을 상기 기판중의 채널영역에 대하여 상기 플로팅 게이트중에 정보로서 보존하고 있는 전하가 빠져나갈 수 있는 극성 및 크기로 인가하고 동시에 상기 선택된 메모리 셀 이외의 메모리 셀의 제어전극에 대하여 정보의 소거를 방지하기 위한 디스터브 방지 전압을 인가하고 : 그때에 상기 소거수단은 상기 정보의 소거종료시에 있어서 상기 소거제어전압이 해제된 후에 상기 디스터브 방지전압을 해제하는 타이밍 설정수단을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  10. 제9항에 있어서, 상기 타이밍 설정수단은 상기 정보의 소거개시시에 있어서 상기 소거제어전압이 인가되기 전에 상기 디스터브 방지전압을 인가하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  11. 반도체 기판과 : 상기 반도체 기판 표면상에 형성되며, 각각은 채널영역에 대응해서 캐리어의 터널링이 가능할 정도의 두께를 갖는 터널절연막과 : 상기 터널절연막상에 형성되며, 외계로부터 전기적으로 절연된 플로팅 게이트 전극과 : 상기 플로팅 게이트 전극상에 형성된 층간절연막과 : 상기 층간절연막상에 형성된 제어전극과 : 상기 반도체 기판중에 상기 채널영역의 한쪽 측에 대응해서 형성된 소스영역과 다른쪽 측에 대응해서 형성된 드레인 영역으로 된 복수의 메모리 셀과 : 번지 신호를 공급하고, 이에 응해서 상기 복수의 메모리 셀의 하나를 선택하는 선택수단과 : 상기 선택수단에 의해 선택된 메모리 셀에 기억된 정보를 상기 선택된 메모리 셀 및 선택되지 않은 메모리 셀의 소스영역에 소거제어전압을 인가함으로써 상기 터널절연막을 통해서 상기 소스영역에 터널전류의 형태로 산일시킴으로서 소거하는 소거수단을 갖춘 불휘발성 반도체 기억장치에 있어서, 상기 소거수단은 상기 선택된 메모리 셀의 제어전극에 상기 플로팅 게이트 전극에 축적된 전하를 배제할 수 있는 제어전압을 인가하는 내부승압수단을 가지며 상기 내부승압수단은 상기 제어전압의 크기를 서서히 증대시키는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  12. 제11항에 있어서, 상기 내부승압수단은 전압원으로부터 상기 제어전압이 공급되고, 이에 응해서 전하를 상기 플로팅 게이트 전극에 공급하는 공급수단과 주기적인 펄스신호를 공급하고 상기 전류공급수단으로 부터 상기 펄스신호에 응하여 전하를 주기적으로 제거하는 누설수단으로 되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  13. 반도체 기판과 : 상기 반도체 기판 표면상에 형성되고 각각은 채널영역에 대응해서 형성된 캐리어의 터널링이 가능할 정도의 두게를 갖는 터널절연막과 : 상기 터널절연막상에 형성되며 외계로부터 전기적으로 절연된 플로팅 게이트 전극과 : 상기 플로팅 게이트 전극상에 형성된 층간절연막과 : 상기 층간절연막상에 형성된 제어전극과 : 상기 반도체 기판중에 채널영역의 한쪽 측에 대응하여 형성된 소스영역과 다른쪽 측에 대응하여 형성된 드레인 영역으로 된 복수의 메모리 셀과 : 번지 신호를 공급하고 이에 응하여 상기 복수의메모리 셀의 하나를 선택하는 선택수단과 : 상기 선택수단에 의해 선택된 메모리 셀에 기억된 정보를 상기 기판중의 채널영역에 소거제어전압을 인가함으로써 상기 터널절연막을 통해서 상기 채널영역에 터널전류의 형태로 방출시킴으로써 소거하는 소거수단을 갖춘 불휘발성 반도체 기억장치에 있어서 : 상기 소거수단은 상기 선택된 메모리의 제어전극에 상기 플로팅 게이트 전극에 축적된 전하를 배제할 수 있는 제어전압을 인가하는 내부승압수단을 가지며 상기 내부승압수단은 상기 제어전압의 크기를 서서히 증대시키는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  14. 제13항에 있어서, 상기 내부승압수단은 전압원으로부터 상기 제어전압이 공급되고 이에 응하여 전하를 상기 플로팅 게이트 전극에 공급하는 전류공급수단과 주기적인 펄스신호가 공급되어 상기 전류공급수단으로부터 상기 펄스신호에 응해서 전하를 주기적으로 제거하는 누설수단으로 되는 것을 특징으로 하는 불휘발성 반도체 기억장치.
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