JPH0793021B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
- Publication number
- JPH0793021B2 JPH0793021B2 JP32252688A JP32252688A JPH0793021B2 JP H0793021 B2 JPH0793021 B2 JP H0793021B2 JP 32252688 A JP32252688 A JP 32252688A JP 32252688 A JP32252688 A JP 32252688A JP H0793021 B2 JPH0793021 B2 JP H0793021B2
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- JP
- Japan
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- voltage
- circuit
- vpp
- erasing
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は不揮発性半導体記憶装置に係り、特に電気的
に消去・書込み可能な不揮発性半導体記憶装置（electr
ically erasable programmable read only memory）
（以下E2PROMという）に関するものである。
に消去・書込み可能な不揮発性半導体記憶装置（electr
ically erasable programmable read only memory）
（以下E2PROMという）に関するものである。
〔従来の技術〕 一般的なE2PROMの一つのメモリセルの断面図を第２図に
示す。またE2PROMは一つのチップ内に上記のメモリセル
を多数マトリックス状に配置して成し、そのメモリアレ
イ図を第３図にそれぞれ示す。各メモリセルはセレクト
ゲートトランジスタ（９）とメモリトランジスタ（10）
の２つのトランジスタから成っている。セレクトゲート
トランジスタ（９）のN+ドレイン拡散層（８）はビット
ライン（11）に接続されており、ワードライン（７）は
Ｘデコーダ出力に接続されており、N+ソース拡散層
（６）はメモリトランジスタ（10）のN+ドレイン拡散層
（６）と共通になっている。メモリトランジスタ（10）
のN+ソース拡散層（４）はソーストランジスタ（12）を
介して接地されており、コントロールゲート（２）は１
バイト分のメモリトランジスタが共通接続されていて、
これをトランジスタ（25）を介してコントロールゲート
ライン（13）に接続している。
示す。またE2PROMは一つのチップ内に上記のメモリセル
を多数マトリックス状に配置して成し、そのメモリアレ
イ図を第３図にそれぞれ示す。各メモリセルはセレクト
ゲートトランジスタ（９）とメモリトランジスタ（10）
の２つのトランジスタから成っている。セレクトゲート
トランジスタ（９）のN+ドレイン拡散層（８）はビット
ライン（11）に接続されており、ワードライン（７）は
Ｘデコーダ出力に接続されており、N+ソース拡散層
（６）はメモリトランジスタ（10）のN+ドレイン拡散層
（６）と共通になっている。メモリトランジスタ（10）
のN+ソース拡散層（４）はソーストランジスタ（12）を
介して接地されており、コントロールゲート（２）は１
バイト分のメモリトランジスタが共通接続されていて、
これをトランジスタ（25）を介してコントロールゲート
ライン（13）に接続している。
各メモリセルに消去もしくは書き込みを行なうにはチッ
プ内部で発生した15〜20Vの高電圧パルス（以下VPPパル
スという）をメモリトランジスタ（10）のコントロール
ゲート（２）もしくはドレイン拡散層（６）に印加する
ことにより、トンネル酸化膜（５）を介して、フローテ
ィングゲート（３）に電子を注入したり、フローティン
グゲート（３）から電子を除去したりして行なう。コン
トロールゲート（２）にVPPパルスを印加し、フローテ
ィングゲート（３）に電子を注入するとメモリトランジ
スタ（10）のしきい値は高い方にシフトする。この動作
を消去と呼び情報“1"が記憶される。N+ドレイン拡散層
（６）にVPPパルスを印加し、フローティングゲート
（３）から電子を除去するとメモリトランジスタ（10）
のしきい値は低い方にシフトする。この動作を書き込み
と呼び情報“0"が記憶される。
プ内部で発生した15〜20Vの高電圧パルス（以下VPPパル
スという）をメモリトランジスタ（10）のコントロール
ゲート（２）もしくはドレイン拡散層（６）に印加する
ことにより、トンネル酸化膜（５）を介して、フローテ
ィングゲート（３）に電子を注入したり、フローティン
グゲート（３）から電子を除去したりして行なう。コン
トロールゲート（２）にVPPパルスを印加し、フローテ
ィングゲート（３）に電子を注入するとメモリトランジ
スタ（10）のしきい値は高い方にシフトする。この動作
を消去と呼び情報“1"が記憶される。N+ドレイン拡散層
（６）にVPPパルスを印加し、フローティングゲート
（３）から電子を除去するとメモリトランジスタ（10）
のしきい値は低い方にシフトする。この動作を書き込み
と呼び情報“0"が記憶される。
メモリアレイの一部分のメモリセルに書き込み、他は全
部データを書きかえたくない場合には、１バイトのメモ
リセルのコントロールゲート（２）は共通接続されてい
るので、選択された各バイト単位でまず消去を行なって
“1"を記憶させた後、情報“0"を書き込むべきメモリト
ランジスタに書き込み動作を行う。
部データを書きかえたくない場合には、１バイトのメモ
リセルのコントロールゲート（２）は共通接続されてい
るので、選択された各バイト単位でまず消去を行なって
“1"を記憶させた後、情報“0"を書き込むべきメモリト
ランジスタに書き込み動作を行う。
この際印加されるVPPパルスのパルス幅及び波形はチッ
プ内部のタイマ回路及び波形整形回路によって決定され
る。このVPPパルス波形整形回路の具体的一実例を示す
ブロック図を第４図に示す。VPP波形整形回路は低周波
発振器（15）、スイッチドキャパシタ（14）、高周波発
振器（16）、チャージポンプ（17）、コンパレータ（1
8）、分圧器（20）より構成されており、このVPP波形整
形回路でVPP（19）が作られ、メモリセルに印加されて
いる。
プ内部のタイマ回路及び波形整形回路によって決定され
る。このVPPパルス波形整形回路の具体的一実例を示す
ブロック図を第４図に示す。VPP波形整形回路は低周波
発振器（15）、スイッチドキャパシタ（14）、高周波発
振器（16）、チャージポンプ（17）、コンパレータ（1
8）、分圧器（20）より構成されており、このVPP波形整
形回路でVPP（19）が作られ、メモリセルに印加されて
いる。
上記のスイッチドキャパシタ（14）及びチャージポンプ
（17）の具体的一実施例の回路図をそれぞれ第５図，第
６図に示す。スイッチドキャパシタ（14）は低周波発振
器（15）で作成された低周波信号φb,ｂがそれぞれト
ランスファゲートに入力され、容量２ケより成るRC回路
であり、このスイッチドキャパシタの出力レベルと、チ
ャージポンプ（17）にて発生したVPPを分圧器（20）
（例えば容量分割）にて分割したレベルとを比較し、
（スイッチドキャパシタの出力は5V程度であるのに対し
てチャージポンプにて発生されるVPPは20V程度になるの
で、比較するためには分圧器でVPPを分圧する必要があ
る。）その結果をチャージポンプに入力される高周波発
振器（16）にフィードバックし、制御する。すなわち、
コンパレータ（18）に入力される２つの信号のうちスイ
ッチドキャパシタ（14）からの基準となる信号レベルに
対してVPPを分割したレベルが大きければ高周波発振器
（16）を停止するようにする。するとチャージポンプは
その動作を停止し、VPPのレベルはそれ以上上がらない
ようにされる。そしてスイッチドキャパシタ（14）から
の信号のレベルよりVPPを分割したレベルが小さくなっ
たら高周波発振器（16）は再び動作し始め、チャージポ
ンプ（17）を駆動し、VPPのレベルを大きくしていく。
この様に、VPPの分割レベルをスイッチドキャパシタ（1
4）出力と比較しながら、高周波発振器（16）を停止さ
せたり、動作させたりしながら、VPPのレベルを立ち上
がらせていく。よって、VPPの波形を示す第７図におい
て、VPPの立ち上り時定数はスイッチドキャパシタ（1
4）でのRCによる遅延分で決めることができる。なお、V
PPはメモリセルに加わるストレスを過度のものにしない
ために意図的にある程度なまらせる必要がある。
（17）の具体的一実施例の回路図をそれぞれ第５図，第
６図に示す。スイッチドキャパシタ（14）は低周波発振
器（15）で作成された低周波信号φb,ｂがそれぞれト
ランスファゲートに入力され、容量２ケより成るRC回路
であり、このスイッチドキャパシタの出力レベルと、チ
ャージポンプ（17）にて発生したVPPを分圧器（20）
（例えば容量分割）にて分割したレベルとを比較し、
（スイッチドキャパシタの出力は5V程度であるのに対し
てチャージポンプにて発生されるVPPは20V程度になるの
で、比較するためには分圧器でVPPを分圧する必要があ
る。）その結果をチャージポンプに入力される高周波発
振器（16）にフィードバックし、制御する。すなわち、
コンパレータ（18）に入力される２つの信号のうちスイ
ッチドキャパシタ（14）からの基準となる信号レベルに
対してVPPを分割したレベルが大きければ高周波発振器
（16）を停止するようにする。するとチャージポンプは
その動作を停止し、VPPのレベルはそれ以上上がらない
ようにされる。そしてスイッチドキャパシタ（14）から
の信号のレベルよりVPPを分割したレベルが小さくなっ
たら高周波発振器（16）は再び動作し始め、チャージポ
ンプ（17）を駆動し、VPPのレベルを大きくしていく。
この様に、VPPの分割レベルをスイッチドキャパシタ（1
4）出力と比較しながら、高周波発振器（16）を停止さ
せたり、動作させたりしながら、VPPのレベルを立ち上
がらせていく。よって、VPPの波形を示す第７図におい
て、VPPの立ち上り時定数はスイッチドキャパシタ（1
4）でのRCによる遅延分で決めることができる。なお、V
PPはメモリセルに加わるストレスを過度のものにしない
ために意図的にある程度なまらせる必要がある。
従来のE2PROMは以上の様に構成されているので、チップ
中の全メモリセルを一括して消去するチップ一括消去の
際にチャージポンプに加わる負荷が増大し、立ち上り時
定数が大きくなり設定値（τ１）を越え、第７図に示し
たVPP波形のうち立ち上り時定数τ２の波形の様にな
り、メモリの消去が十分に行なわれないという欠点があ
った。
中の全メモリセルを一括して消去するチップ一括消去の
際にチャージポンプに加わる負荷が増大し、立ち上り時
定数が大きくなり設定値（τ１）を越え、第７図に示し
たVPP波形のうち立ち上り時定数τ２の波形の様にな
り、メモリの消去が十分に行なわれないという欠点があ
った。
この発明は以上の様な問題点を解決するためになされた
ものであり、チップ一括消去の際にも消去が十分行なわ
れるようにすることを目的とする。
ものであり、チップ一括消去の際にも消去が十分行なわ
れるようにすることを目的とする。
第１の発明に係る不揮発性半導体記憶装置は、高電圧パ
ルスの立ち上がり時定数を決定する回路の機能を一括消
去時に無効にする手段を設けたことで、一括消去の際に
十分な高電圧パルスを得られ、チップ消去時でも消去が
十分行われるようにしたものである。
ルスの立ち上がり時定数を決定する回路の機能を一括消
去時に無効にする手段を設けたことで、一括消去の際に
十分な高電圧パルスを得られ、チップ消去時でも消去が
十分行われるようにしたものである。
また、第２の発明に係る不揮発性半導体記憶装置は、電
圧発生回路における発振器の停止および活性化の制御を
行う制御回路を、メモリトランジスタの一括消去時に比
較電圧によらず発振器を活性化するようにしたことで、
一括消去時に電圧発生回路が十分な電圧を出力し、一括
消去時に消去が十分行われるようにしたものである。
圧発生回路における発振器の停止および活性化の制御を
行う制御回路を、メモリトランジスタの一括消去時に比
較電圧によらず発振器を活性化するようにしたことで、
一括消去時に電圧発生回路が十分な電圧を出力し、一括
消去時に消去が十分行われるようにしたものである。
〔発明の実施例〕 以下この発明の一実施例について説明する。
第１図はこの発明におけるVPP波形整形回路を示すもの
であり、（14）は通常の書き込み時のVPPパルスの立ち
上り時定数を決めるRCを決定するスイッチドキャパシタ
回路、（15）はスイッチドキャパシタ回路を駆動する低
周波発振器、（17）はVPPを発生するチャージポンプ回
路、（16）はそれを駆動するための高周波発振器、（2
0）はVPPの値を分割するための分圧器、（18）は分圧器
（20）で分割したVPPの値と、スイッチドキャパシタ（1
4）からの信号（比較電圧）のレベルを比較する為のコ
ンパレータ、（21）はこのコンパレータ（18）の出力
と、チップ一括消去時“H"レベルとなり、それ以外の時
には“L"レベルとなるチップイレーズモード（C.E.M）
信号が入力されるNOR回路で、その出力はインバータ（2
2）に入力し、このインバータの出力は高周波発振器に
接続されている。そして、高周波発振器（16）およびチ
ャージポンプ（17）により電圧発生回路が構成され、コ
ンパレータ（18）、分圧器（20）、NOR回路（21）およ
びインバータ（22）により制御回路が構成されている。
であり、（14）は通常の書き込み時のVPPパルスの立ち
上り時定数を決めるRCを決定するスイッチドキャパシタ
回路、（15）はスイッチドキャパシタ回路を駆動する低
周波発振器、（17）はVPPを発生するチャージポンプ回
路、（16）はそれを駆動するための高周波発振器、（2
0）はVPPの値を分割するための分圧器、（18）は分圧器
（20）で分割したVPPの値と、スイッチドキャパシタ（1
4）からの信号（比較電圧）のレベルを比較する為のコ
ンパレータ、（21）はこのコンパレータ（18）の出力
と、チップ一括消去時“H"レベルとなり、それ以外の時
には“L"レベルとなるチップイレーズモード（C.E.M）
信号が入力されるNOR回路で、その出力はインバータ（2
2）に入力し、このインバータの出力は高周波発振器に
接続されている。そして、高周波発振器（16）およびチ
ャージポンプ（17）により電圧発生回路が構成され、コ
ンパレータ（18）、分圧器（20）、NOR回路（21）およ
びインバータ（22）により制御回路が構成されている。
次に、その動作について説明する。通常の書き込み動作
の際は、チップ一括消去時のみ“High"レベルになる信
号C.E.Mは“Low"レベルである。よって、通常の書き込
み動作の際のVPP立ち上り時定数決定手順は従来の時と
同一であり、スイッチドキャパシタ（14）からの出力と
VPPの分割値とを比較しながら、チャージポンプを駆動
してVPPを発生している。コンパレータ（18）の出力レ
ベルは、スイッチドキャパシタ（14）の出力より分圧器
（20）の出力レベルが小さい時は“Low"レベル、逆にス
イッチドキャパシタ（14）の出力より分圧器（20）の出
力レベルが大きい時は“High"レベルとなるようにし、
インバータ（22）の出力がLowレベルの時高周波発振器
（16）を停止し、Highレベルの時活性化するように設定
されている。次にチップ一括消去時には、信号C.E.Mは
“High"レベルとなるからコンパレータ（18）の出力に
かかわらず、NOR回路（21）はLowレベルとなり、インバ
ータ（22）の出力はHighレベルとなる。よって、高周波
発振器（16）は常に活性化されていて、チップ一括消去
の際、事実上コンパレータ回路（18）は無いのと同様
で、VPPパルスの立ち上り時定数はチャージポンプ（1
7）につながったメモリセルの負荷で決定されるように
なる。すなわち、スイッチドキャパシタ（14）で立ち上
りがなまされることなく、VPPパルスは立ち上がり、チ
ップのPN接合構造によって決まってくる所定値まで立ち
上がって行く。
の際は、チップ一括消去時のみ“High"レベルになる信
号C.E.Mは“Low"レベルである。よって、通常の書き込
み動作の際のVPP立ち上り時定数決定手順は従来の時と
同一であり、スイッチドキャパシタ（14）からの出力と
VPPの分割値とを比較しながら、チャージポンプを駆動
してVPPを発生している。コンパレータ（18）の出力レ
ベルは、スイッチドキャパシタ（14）の出力より分圧器
（20）の出力レベルが小さい時は“Low"レベル、逆にス
イッチドキャパシタ（14）の出力より分圧器（20）の出
力レベルが大きい時は“High"レベルとなるようにし、
インバータ（22）の出力がLowレベルの時高周波発振器
（16）を停止し、Highレベルの時活性化するように設定
されている。次にチップ一括消去時には、信号C.E.Mは
“High"レベルとなるからコンパレータ（18）の出力に
かかわらず、NOR回路（21）はLowレベルとなり、インバ
ータ（22）の出力はHighレベルとなる。よって、高周波
発振器（16）は常に活性化されていて、チップ一括消去
の際、事実上コンパレータ回路（18）は無いのと同様
で、VPPパルスの立ち上り時定数はチャージポンプ（1
7）につながったメモリセルの負荷で決定されるように
なる。すなわち、スイッチドキャパシタ（14）で立ち上
りがなまされることなく、VPPパルスは立ち上がり、チ
ップのPN接合構造によって決まってくる所定値まで立ち
上がって行く。
以上の様に、第１の発明によれば、高電圧パルスの立ち
上がり時定数を決定する回路の機能をチップ消去時に無
効にする手段を設けたので、複数のメモリトランジスタ
を一括して消去する一括消去時に消去が十分行われると
いう効果がある。
上がり時定数を決定する回路の機能をチップ消去時に無
効にする手段を設けたので、複数のメモリトランジスタ
を一括して消去する一括消去時に消去が十分行われると
いう効果がある。
また、第２の発明によれば、電圧発生回路における発振
器の停止および活性化の制御を行う制御回路を、メモリ
トランジスタの一括消去時に比較電圧によらず発振器を
活性化するようにしたので、一括消去時に消去が十分行
われるという効果がある。
器の停止および活性化の制御を行う制御回路を、メモリ
トランジスタの一括消去時に比較電圧によらず発振器を
活性化するようにしたので、一括消去時に消去が十分行
われるという効果がある。
第１図はこの発明の一実施例におけるVPP立ち上り時定
数決定回路を示すブロック図、第２図は一般的なE2PROM
のメモリセルを示す断面図、第３図はE2PROMのメモリア
レイを示す回路図、第４図は従来のVPP立ち上り時定数
決定回路を示すブロック図、第５図はそのVPP立ち上り
時定数決定回路のうちのRC生成を目的とするスイッチド
キャパシタの回路図、第６図はVPP発生のためのチャー
ジポンプの回路図、第７図はVPPの立ち上り時定数を示
したVPP波形図である。 尚、各図中、同一符号は同一、または相当部分を示し、
（14）はスイッチドキャパシタ、（17）はチャージポン
プ、（18）はコンパレータ、（21）はNOR回路、（22）
はインバータである。
数決定回路を示すブロック図、第２図は一般的なE2PROM
のメモリセルを示す断面図、第３図はE2PROMのメモリア
レイを示す回路図、第４図は従来のVPP立ち上り時定数
決定回路を示すブロック図、第５図はそのVPP立ち上り
時定数決定回路のうちのRC生成を目的とするスイッチド
キャパシタの回路図、第６図はVPP発生のためのチャー
ジポンプの回路図、第７図はVPPの立ち上り時定数を示
したVPP波形図である。 尚、各図中、同一符号は同一、または相当部分を示し、
（14）はスイッチドキャパシタ、（17）はチャージポン
プ、（18）はコンパレータ、（21）はNOR回路、（22）
はインバータである。
Claims (2)
- 【請求項１】半導体基板上にフローティングゲート及び
コントロールゲートを備えた電気的書き込み消去可能な
不揮発性メモリトランジスタを複数マトリックス状に配
置した不揮発性半導体記憶装置において、 書き込み、消去の際発生する高電圧パルスの立ち上がり
時定数を決定する回路の機能を、複数のメモリトランジ
スタを一括して消去する一括消去時には無効にする手段
を設けたことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】それぞれが、半導体基板上に形成されたフ
ローティングゲートおよびコントロールゲートと、半導
体基板に形成されたドレインおよびソースとを有する複
数のメモリトランジスタ、 発振器とこの発振器からの出力を受けて上記複数のメモ
リトランジスタの一括消去時に各メモリトランジスタに
与えられる電圧を出力するチャージポンプとを有する電
圧発生回路、および 比較電圧および上記電圧発生回路からの電圧を受け、こ
の２つの電圧の高低に応じて上記発振器の停止および活
性化の制御を行い、上記複数のメモリトランジスタの一
括消去時に上記比較電圧および上記電圧発生回路からの
電圧の高低によらず上記発振器を活性化させる制御回路
を備える不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32252688A JPH0793021B2 (ja) | 1988-12-20 | 1988-12-20 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32252688A JPH0793021B2 (ja) | 1988-12-20 | 1988-12-20 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02166698A JPH02166698A (ja) | 1990-06-27 |
| JPH0793021B2 true JPH0793021B2 (ja) | 1995-10-09 |
Family
ID=18144650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32252688A Expired - Lifetime JPH0793021B2 (ja) | 1988-12-20 | 1988-12-20 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793021B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3152762B2 (ja) * | 1992-10-06 | 2001-04-03 | 富士通株式会社 | 不揮発性半導体記憶装置 |
-
1988
- 1988-12-20 JP JP32252688A patent/JPH0793021B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02166698A (ja) | 1990-06-27 |
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