TWI743259B - 基底、分割基底的方法及半導體元件 - Google Patents

基底、分割基底的方法及半導體元件 Download PDF

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Abstract

一種對基底進行分割的方法包括：製備基底，所述基底 包括具有切割道區及元件區的晶體半導體層、位於所述晶體半導體層上的介電層以及與所述介電層實體接觸且設置在所述晶體半導體層的所述切割道區上的分隔結構；在所述晶體半導體層中形成非晶區；以及在形成所述非晶區之後，在所述晶體半導體層上執行研磨製程。所述非晶區形成在所述晶體半導體層的所述切割道區中。

Description

基底、分割基底的方法及半導體元件
本發明涉及一種半導體元件及製造方法，且具體來說，涉及一種基底、分割基底的方法及半導體元件。
隨著電子產業的發展，可提供輕、小、高速、高性能及低成本的電子產品。可使用晶圓級基底(wafer-level substrate)來製造半導體元件。所述基底可包括多個元件區，且可對所述基底進行鋸切以使半導體元件彼此分離。應防止半導體元件在對基底進行鋸切的製程中受到損壞。另外，當對基底的鋸切較差時，半導體元件的製造良率會降低。
本發明示例性的實施例可提供一種能夠使半導體元件良好地分離的基底、鋸切所述基底的方法以及半導體元件。
在一個實施例中，對基底進行分割的方法可包括通過以下方式製備基底：提供具有切割道區及元件區的晶體半導體層； 在所述晶體半導體層上形成介電層；以及形成與所述介電層實體接觸的分隔結構。所述分隔結構可設置在所述晶體半導體層的所述切割道區上。可在所述晶體半導體層中形成非晶區，且可在形成所述非晶區之後，在所述晶體半導體層上執行研磨製程。所述非晶區可形成在所述晶體半導體層的所述切割道區中。
在另一個實施例中，一種半導體元件可包括：晶體半導體基底；介電層，位於所述晶體半導體基底上；分隔結構，設置在所述介電層中且具有與所述介電層不同的剪切強度；以及保護層，設置在所述介電層上。所述介電層可暴露出所述分隔結構的側壁的至少一部分。
在另一個實施例中，一種基底可包括：半導體層，包括元件區及切割道區；介電層，位於所述半導體層上；保護層，位於所述介電層上；以及分隔結構，設置在所述介電層中，且與所述保護層實體接觸。所述分隔結構可具有與所述介電層不同的剪切強度。所述半導體層的所述切割道區可包括：第一區，當在平面圖中觀察時所述第一區與所述分隔結構交疊，且所述第一區具有5μm到20μm的寬度；以及第二區，當在所述平面圖中觀察時所述第二區與所述分隔結構間隔開。所述第二區可設置在所述第一區與所述元件區中的相應元件區之間。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
1:基底
100:半導體層
100a:第一表面
100b:第二表面
100c:側壁
150:非晶區
200:介電層
210:第一介電層
220:第二介電層
230:第三介電層
250:溝槽
300:保護層
310:第一保護層
320:第二保護層
330:第三保護層
400:積體電路
430:互連結構
431:導電圖案
432:導電通孔
450:連接端子
500、501、502、503:分隔結構
500b:底表面
500c:第二側壁
500d:第一側壁
510:分隔圖案
520:分隔介層窗
600:保護環
900:雷射裝置
1000:半導體元件
1000c:側壁
C:裂紋
DR:元件區
I、III、IV:區
II-II':線
R1:第一區
R2:第二區
SL:分離線/鋸切線
SLR、SLR':切割道區
W1、W2:寬度
結合附圖閱讀以下簡要說明將會更清楚地理解各示例性實施例。所述附圖代表本文中所闡述的非限制性示例性實施例。
圖1A是示出根據本發明概念一些實施例的基底的平面圖。
圖1B是圖1A所示區‘I’的放大圖。
圖2A是沿圖1B所示線II-II'截取的剖視圖。
圖2B是圖2A所示區‘III’的放大圖。
圖3A、圖4A及圖5A是示出根據本發明概念一些實施例的對基底進行分割的方法的剖視圖。
圖3B、圖4B及圖5B分別是圖3A、圖4A及圖5A所示區‘III’的放大圖。
圖6是與圖2A所示區‘III’對應的放大圖，且示出根據本發明概念一些實施例的分隔結構。
圖7A至圖7C是與圖6所示區‘IV’對應的放大圖，且示出根據本發明概念一些實施例的分隔結構。
圖8是與圖2A所示區‘III’對應的放大圖，且示出根據本發明概念一些實施例的分隔結構。
圖9是與圖2A所示區‘III’對應的放大圖，且示出根據本發明概念一些實施例的分隔結構。
圖10是與圖2A所示區‘III’對應的放大圖，且示出根據本發明概念一些實施例的分隔結構。
應注意，這些圖旨在說明某些示例性實施例中所使用的方法、結構及/或材料的一般特性且旨在對下文提供的書面說明進行補充。然而，這些圖式並未按比例繪製且可能並不精確地反映任意給定實施例的精確結構或性能特性，且不應被解釋為界定或限制示例性實施例所涵蓋的值或特性的範圍。舉例來說，為清楚起見，可減小或誇大分子、層、區及/或結構性元件的相對厚度及定位。在各圖式中所使用的相似或相同的參考編號旨在表示存在相似或相同的元件或特徵。
在下文中，將闡述根據本發明概念實施例的基底、對所述基底進行分割或單一化(例如，鋸切)的方法以及半導體元件。
圖1A是示出根據本發明概念一些實施例的基底的平面圖。圖1B是圖1A所示區‘I’的放大圖。圖2A是沿圖1B所示線II-II'截取的剖視圖。圖2B是圖2A所示區‘III’的放大圖。
參照圖1A、圖1B、圖2A及圖2B，可提供基底1作為晶圓級基底。基底1可包括半導體層100、介電層200、保護層300及分隔結構500。半導體層100可包括元件區DR及切割道區SLR，如圖1A所示例性地示出。當在平面圖中觀察時，半導體層100的元件區DR中的每一者可被切割道區SLR環繞。因此，半導體層100的元件區DR可通過切割道區SLR彼此間隔開。半導體層100可具有第一表面100a及與第一表面100a相對的第二表 面100b。半導體層100可包括晶體半導體層。半導體層100可為晶體半導體基底。在一些實施例中，半導體層100可為單晶體半導體層(single-crystalline semiconductor layer)。如圖2B所示，積體電路400可設置在半導體層100的元件區DR上。積體電路400可包括邏輯電路、記憶體電路或其組合。
介電層200可設置在半導體層100的第一表面100a上。介電層200可包含絕緣材料。介電層200可包含低介電常數介電材料。介電層200可具有比氧化矽(SiO2)的介電常數低的介電常數。舉例來說，介電層200可具有低於3.9的介電常數。具體來說，介電層200可具有為1.0(或約1.0)到3.0(或約3.0)的介電常數。舉例來說，介電層200可包含以下中的至少一者：摻雜有雜質的氧化物基材料、多孔性氧化矽或有機聚合物。摻雜有雜質的氧化物基材料可例如包括摻雜有氟的氧化物(或氟矽酸鹽玻璃(fluorosilicate glass，FSG))、摻雜有碳的氧化物、氧化矽、氫倍半矽氧烷(SiO：H；HSQ)、甲基倍半矽氧烷(SiO：CH3；MSQ)或非晶碳氧化矽(SiOC：H；a-SiOC)。有機聚合物可包括聚烯丙基醚基樹脂(polyallylether-based resin)、環狀氟樹脂、矽氧烷共聚物、聚烯丙基醚氟化物基樹脂(polyallylether fluoride-based resin)、聚五氟苯乙烯基樹脂(polypentafluorostylene-based resin)、聚四氟苯乙烯基樹脂、聚醯亞胺氟化物樹脂、聚萘氟化物、多晶矽樹脂(polycide resin)、其類似物或其任意組合。
保護層300可設置在介電層200上。保護層300可包含 剪切強度與介電層200的剪切強度不同的材料。在一些實施例中，保護層300的強度及介電層200的強度可包括剪切強度(shear strength)。舉例來說，保護層300的剪切強度可大於介電層200的剪切強度。即使圖式中未示出，保護層300也可包括多個堆疊層。保護層300可包含絕緣材料。舉例來說，保護層300可包含正矽酸四乙酯(tetraethyl orthosilicate，TEOS)、氮化矽、高密度電漿體(high-density plasma，HDP)氧化物或其類似物中的至少一者。在某些實施例中，保護層300可包含聚合物或樹脂中的至少一者。
連接端子450可設置在保護層300上。連接端子450可設置在半導體層100的元件區DR上。連接端子450可包含導電材料。連接端子450可具有焊料球形狀、凸塊形狀、柱形狀、其類似形狀或其任意組合。如圖2B所示，連接端子450中的每一者可通過互連結構430電性連接到積體電路400中的至少一者。互連結構430可設置在介電層200及保護層300中。
分隔結構500可設置在介電層200中。分隔結構500可與半導體層100及保護層300實體接觸。即使圖式中未示出，然而分隔結構500的排列方式也可作出各種修改。舉例來說，在一些實施例中，分隔結構500可與半導體層100、保護層300或半導體層100及保護層300兩者間隔開。在某些實施例中，分隔結構500可進一步延伸到保護層300中、延伸到半導體層100中或者延伸到半導體層100及保護層300兩者中。分隔結構500的剪切強 度可不同於介電層200的剪切強度。在一些實施例中，分隔結構500的強度及介電層200的強度可包括剪切強度。舉例來說，分隔結構500的剪切強度可大於或小於介電層200的剪切強度。分隔結構500可包含與介電層200不同的材料。在一些實施例中，分隔結構500可包含金屬，例如銅、鋁、鎢、鈦、鉭、其類似物或其任意組合。在某些實施例中，分隔結構500可包含絕緣材料，例如正矽酸四乙酯(TEOS)、氮化矽、高密度電漿體(HDP)氧化物、聚合物、樹脂、其類似物或其任意組合。如圖1B所示，分隔結構500可設置在半導體層100的切割道區SLR上。分隔結構500可與半導體層100的元件區DR間隔開，且當在平面圖中觀察時，分隔結構500可環繞元件區DR中的每一者。當在平面圖中觀察時，至少兩個分隔結構500可設置在半導體層100的相鄰的兩個元件區DR之間。另外，設置在半導體層100的兩個相鄰的元件區DR之間的分隔結構500中相鄰的分隔結構500之間的距離可大體上彼此相等。當在平面圖中觀察時，分隔結構500可具有條形狀，但也可具有任意其他合適的或期望的形狀。
半導體層100的切割道區SLR可包括第一區R1及多個第二區R2。分隔結構500可設置在切割道區SLR的第一區R1上，但可不設置在切割道區SLR的第二區R2上。在切割道區SLR的第一區R1上可不設置有分離線(或鋸切線)SL(圖中未示出)。此處，分離線SL可為假想線(imaginary line)。舉例來說，分離線SL可設置在兩個相鄰的分隔結構500之間。分隔結構500可具 有在與相鄰於分隔結構500的分離線SL平行的方向上延伸的長軸。半導體層100的切割道區SLR可具有60μm(或約60μm)到80μm(或約80μm)的寬度W1。半導體層100的切割道區SLR的第一區R1可具有5μm(或約5μm)到20μm(或約20μm)的寬度W2。半導體層100的切割道區SLR的第二區R2可設置在切割道區SLR的第一區R1與半導體層100的相應元件區DR之間。
圖3A、圖4A及圖5A是沿圖1B所示線II-II'截取的剖視圖，以示出根據本發明概念一些實施例的對基底進行分割的方法。圖3B、圖4B及圖5B分別是圖3A、圖4A及圖5A所示區‘III’的放大圖。在下文中，出於解釋容易及方便的目的，將不再提及或將僅簡要提及與上述相同的技術特徵。
參照圖1A、圖1B、圖3A及圖3B，可製備出基底1。基底1可大體上相同於參照圖1A、圖1B、圖2A及圖2B所闡述的。基底1的半導體層100可包含晶體半導體材料。雷射裝置900可設置在半導體層100的第二表面100b上。可從雷射裝置900向半導體層100照射雷射以對半導體層100進行局部加熱。半導體層100的經加熱區的晶體結構可發生改變。因此，在半導體層100中可形成非晶區150。雷射可沿半導體層100的分離線SL(參見圖1B)照射，且當在平面圖中觀察時，非晶區150可因此與分離線SL交疊。非晶區150可形成在半導體層100的切割道區SLR的第一區R1中。當在平面圖中觀察時，非晶區150可設置在分隔結構500之間。或者，當在平面圖中觀察時，非晶區150可與分 隔結構500交疊。非晶區150可形成在半導體層100中在不同的深度處。舉例來說，非晶區150可設置在距半導體層100的第二表面100b不同的距離處。
參照圖1A、圖1B、圖4A及圖4B，可在半導體層100的第二表面100b上執行研磨製程以移除半導體層100的一部分，如圖4A中的虛線所示。換句話說，可通過研磨製程對基底1進行薄化。半導體層100的研磨製程可包括背面磨削製程(back-lap process)、化學機械拋光(chemical mechanical polishing，CMP)製程、其類似製程或其任意組合。半導體層100的非晶區150在半導體層100的研磨製程期間可用作裂紋晶種(crack seed)。舉例來說，可從半導體層100的非晶區150形成裂紋C，且裂紋C可從半導體層100的第二表面100b傳播到第一表面100a。裂紋C可沿半導體層100的晶面傳播。介電層200可具有與半導體層100不同的特性。舉例來說，介電層200可不具有晶體結構。分隔結構500可用作說明裂紋C傳播的媒介。舉例來說，裂紋C可因介電層200與分隔結構500之間的剪切強度差異而容易地傳播到介電層200中。介電層200可具有與保護層300不同的特性。舉例來說，保護層300的剪切強度可大於介電層200的剪切強度。分隔結構500可與保護層300實體接觸。在這種情形中，裂紋C可通過分隔結構500而容易地傳播到保護層300中。如圖4B所示，分隔結構500可防止裂紋C傳播到介電層200的當在平面圖中觀察時與半導體層100的元件區DR交疊的一些部分中。因此，可防 止元件區DR的積體電路400及互連結構430在研磨製程期間被損壞。裂紋C可從半導體層100傳播到介電層200及保護層300中以對基底1進行分割。根據本發明概念的一些實施例，對基底1進行分割的製程可包括形成非晶區150的製程以及對半導體層100進行研磨的製程。在對基底1進行分割的製程中可不使用例如刀片(blade)等機械裝置。根據一些實施例，基底1的切口寬度(kerf width)可減小。因此，半導體層100的切割道區SLR的第一區R1可具有5μm(或約5μm)到20μm(或約20μm)的寬度W2。因此，基底1的半導體層100中的元件區DR的數目可增大。
如果裂紋C沿介電層200與保護層300之間的介面傳播，可能難以對基底1進行分割。然而，根據一些實施例，分隔結構500可防止及/或阻止裂紋C傳播到與元件區DR交疊的介電層200中。因此，可容易地對基底1進行分割。
參照圖1A、圖1B、圖5A及圖5B，在對基底1進行分離時，可沿分離線SL使半導體層100的元件區DR彼此分離。結果，半導體元件1000可彼此分離。在使半導體元件1000彼此分離的製程中，還可向基底1施加張力。半導體元件1000中的每一者可包括半導體層100的元件區DR、介電層200的一部分及保護層300的一部分。此處，介電層200的所述一部分及保護層300的所述一部分可對應於相應的元件區DR。另外，半導體元件1000中的每一者還可包括切割道區SLR'以及設置在切割道區SLR'上的 介電層200及保護層300。此處，切割道區SLR'可包括半導體層100的切割道區SLR的第一區R1的一部分及切割道區SLR的第二區R2。半導體元件1000中的每一者可包括分隔結構500。分隔結構500可與半導體元件1000的側壁1000c相鄰。在一些實施例中，分隔結構500中的一些分隔結構500可在半導體元件1000的側壁1000c處暴露出。此處，半導體元件1000的側壁1000c可為切口表面(cut surface)。介電層200可暴露出半導體元件1000的分隔結構500中的一者的至少一部分。介電層200可覆蓋被暴露出的分隔結構500的第一側壁500d，但可暴露出被暴露出的分隔結構500的第二側壁500c。被暴露出的分隔結構500的第一側壁500d與第二側壁500c可彼此相對。當在平面圖中觀察時，分隔結構500可環繞半導體元件1000的介電層200。
非晶區150可餘留在半導體元件1000的半導體層100中。非晶區150可在半導體層100的側壁100c處暴露出。或者，非晶區150可在半導體層100的研磨製程期間被移除。由於基底1是通過裂紋C的傳播而被分割，因此半導體層100的側壁100c及保護層300的側壁可為平滑的。半導體元件1000可包括一個或多個記憶體元件，例如動態隨機存取記憶體(dynamic random access memory，DRAM)元件、反及閘快閃記憶體元件(NAND flash memory device)、或閘快閃記憶體元件(NOR flash memory device)、一-反及閘記憶體元件(one-NAND memory device)、相變隨機存取記憶體(phase change random access memory，PRAM) 元件、電阻隨機存取記憶體(resistance random access memory，ReRAM)元件、磁性隨機存取記憶體(magnetic random access memory，MRAM)元件、其類似物或其任意組合。在某些實施例中，半導體元件1000可包括例如數位訊號處理器或控制器等一個或多個邏輯元件。
在下文中，將闡述根據本發明概念一些實施例的分隔結構。出於解釋容易及方便的目的，將省略或僅簡要提及與以上實施例中的技術特徵相同的技術特徵的說明。在圖6、圖7A、圖7B、圖7C及圖8的實施例的說明中，出於解釋容易及方便的目的，將闡述單個分隔結構。
圖6是與圖2A所示區‘III’對應的放大圖，且示出根據本發明概念一些實施例的分隔結構。
參照圖6，介電層200可包括第一介電層210、第二介電層220及第三介電層230。然而，介電層200可包括比圖6所示更多或更少的介電層。分隔結構500可穿透介電層200且可與半導體層100及保護層300實體接觸。分隔結構500可包括多個分隔圖案510及多個分隔介層窗(partition vias)520。分隔圖案510可分別設置在第一介電層210、第二介電層220及第三介電層230內。分隔介層窗520可穿透第一介電層210、第二介電層220或第三介電層230中的至少一者。分隔介層窗520可與分隔圖案510中的相應的分隔圖案510實體接觸。
分隔結構500可具有比介電層200的剪切強度大的剪切 強度。分隔圖案510及分隔介層窗520可包含導電材料，例如金屬。分隔圖案510與分隔介層窗520可與積體電路400電性絕緣。互連結構430可包括多個導電圖案431及多個導電通孔432。導電圖案431可分別設置在第一介電層210、第二介電層220及第三介電層230內。導電通孔432可穿透第一介電層210、第二介電層220或第三介電層230中的至少一者。分隔介層窗520與導電通孔432可通過共同的製程形成。分隔介層窗520及導電通孔432的形成可包括在第三介電層230中形成溝槽以及在溝槽中填充導電材料。溝槽可分別暴露出分隔圖案510及導電圖案431。分隔圖案510與導電圖案431可通過共同的製程形成。舉例來說，可在第二介電層220上形成導電層，且可對所述導電層執行圖案化製程以形成分隔圖案510及導電圖案431。圖案化製程可包括蝕刻製程。然而，本發明概念的實施例並非僅限於此。舉例來說，分隔介層窗520可通過與形成導電通孔432的製程不同的製程形成。同樣地，在其他實施例中，分隔圖案510可通過與形成導電圖案431的製程不同的製程形成。
保護環600可設置在介電層200中。當在平面圖中觀察時，保護環600可環繞半導體層100的元件區DR中的每一者。保護環600可包含金屬、絕緣材料、經摻雜的半導體材料、其類似物或其任意組合。當如參照圖5A及圖5B所闡述使半導體元件1000彼此分離時，保護環600可保護半導體元件1000中的每一者不受外部污染。
不同於上述用於形成分隔圖案510及分隔介層窗520的製程，分隔圖案510及分隔介層窗520可通過鑲嵌製程(damascene process)形成。因此，根據分隔結構500的形成方式而定，圖6所示分隔結構500的形狀及排列方式可作出各種修改。在下文中將闡述分隔結構500的形狀及排列方式的各種經修改實例。
圖7A至圖7C是與圖6所示區‘IV’對應的放大圖，且示出根據本發明概念一些實施例的分隔結構。出於解釋容易及方便的目的，將省略或僅簡要提及與以上實施例中的技術特徵相同的技術特徵的說明。
如圖7A所示，分隔結構500可被設置為分隔結構501，且可穿透介電層200的一部分。舉例來說，分隔結構501可設置在第三介電層230中，但可不設置在第一介電層210或第二介電層220中。儘管分隔結構501被示出為不延伸到第二介電層220中，然而分隔結構501在另一個實施例中可局部地或完全地延伸到第二介電層220中、但不延伸到第一介電層210中。
如圖7B所示，分隔結構500可被設置為分隔結構502，且可延伸到保護層300中。舉例來說，分隔結構502可從介電層200突出到保護層300中。分隔結構502可與半導體層100接觸。儘管分隔結構502被示出為與半導體層100實體接觸，然而分隔結構502在另一個實施例中可與半導體層100間隔開。
如圖7C所示，分隔結構500可被設置為分隔結構503，且可僅設置在保護層300中。因此，分隔結構503可設置在第三 介電層230上，而不延伸到第三介電層230中。
圖8是與圖2A所示區‘III’對應的放大圖，且示出根據本發明概念一些實施例的分隔結構。在下文中，出於解釋容易及方便的目的，將闡述單個分隔結構。
參照圖8、圖9及圖10，在介電層200中可設置有溝槽250。溝槽250可從介電層200的頂表面朝介電層200的底表面延伸。分隔結構500可填充溝槽250。分隔結構500可包含與介電層200不同的材料。保護層300可包括依序堆疊的第一保護層310、第二保護層320及第三保護層330。然而，保護層300可包括比圖8、圖9及圖10所示更多或更少的保護層。如圖8所示，分隔結構500與第一保護層310可構成單一單元本體(single unit body)。換句話說，分隔結構500可連接到第一保護層310而在分隔結構500與第一保護層310之間不插置有介面，且可包含與第一保護層310相同的材料。舉例來說，分隔結構500可包含例如以下材料：正矽酸四乙酯(TEOS)、高密度電漿體(HDP)氧化物、其類似物或其任意組合。在一個實施例中，分隔結構500與第一保護層310可通過共同的製程形成。儘管圖8示出其中分隔結構500與第一保護層310構成單一單元本體的實施例，然而應理解，在其他實施例中，如圖9所示，分隔結構500與第二保護層320可構成單一單元本體，或者如圖10所示，分隔結構500與第三保護層330可構成單一單元本體。在某些實施例中，分隔結構500可包含與第一保護層310、第二保護層320及第三保護層330不同的材料。
分隔結構500可穿透介電層200且可與半導體層100接觸。在所示出的實施例中，分隔結構500可延伸到半導體層100中。在這種情形中，分隔結構500的底表面500b可設置在半導體層100中。然而，在另一個實施例中，分隔結構500的底表面500b可設置在介電層200中，且可與半導體層100間隔開。
根據本發明概念的一些實施例，分隔結構可設置在介電層中。由於存在分隔結構，因此可容易地對基底進行分割。在對基底進行分割的製程中，分隔結構可防止設置在半導體層的元件區上的積體電路及互連結構被損壞。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:半導體層
500:分隔結構
DR:元件區
I:區
II-II':線
R1:第一區
R2:第二區
SL:分離線/鋸切線
SLR:切割道區
W1、W2:寬度

Claims (19)

  1. 一種對基底進行分割的方法，所述方法包括：製備基底，所述基底包括晶體半導體層、介電層、分隔結構以及保護層，其中所述晶體半導體層具有切割道區及元件區，所述介電層在所述晶體半導體層上，所述分隔結構與所述介電層實體接觸，所述分隔結構設置在所述晶體半導體層的所述切割道區上，所述保護層在所述介電層上，其中所述保護層由與所述介電層不同的材料形成；在所述晶體半導體層中形成非晶區；以及在形成所述非晶區之後，在所述晶體半導體層上執行研磨製程，其中所述非晶區形成在所述晶體半導體層的所述切割道區中。
  2. 如申請專利範圍第1項所述對基底進行分割的方法，其中所述晶體半導體層的所述切割道區包括：第一區，當在平面圖中觀察時所述第一區與所述分隔結構交疊；以及第二區，當在所述平面圖中觀察時所述第二區與所述分隔結構間隔開，所述第二區設置在所述第一區與所述元件區中的一者之間，其中所述非晶區形成在所述切割道區的所述第一區中。
  3. 如申請專利範圍第2項所述對基底進行分割的方法，其中所述切割道區的所述第一區具有5μm到20μm的寬度。
  4. 如申請專利範圍第1項所述對基底進行分割的方法，其中所述方法還包括：在所述介電層中形成與所述保護層實體接觸的所述分隔結構。
  5. 如申請專利範圍第4項所述對基底進行分割的方法，其中所述保護層具有比所述介電層的剪切強度大的剪切強度。
  6. 如申請專利範圍第4項所述對基底進行分割的方法，其中所述分隔結構延伸到所述保護層中。
  7. 如申請專利範圍第1項所述對基底進行分割的方法，還包括在所述介電層中形成溝槽，以及使用所述分隔結構填充所述溝槽。
  8. 如申請專利範圍第7項所述對基底進行分割的方法，其中所述分隔結構連接到所述保護層且包含與所述保護層相同的材料。
  9. 如申請專利範圍第1項所述對基底進行分割的方法，其中所述分隔結構延伸到所述晶體半導體層中。
  10. 如申請專利範圍第1項所述對基底進行分割的方法，其中形成所述非晶區包括使用雷射來照射所述晶體半導體層。
  11. 如申請專利範圍第1項所述對基底進行分割的方法，其中所述介電層包含低介電常數介電材料。
  12. 一種半導體元件，包括：晶體半導體基底；介電層，位於所述晶體半導體基底上；分隔結構，設置在所述介電層中，所述分隔結構具有與所述介電層不同的剪切強度；以及 保護層，設置在所述介電層上且包含與所述介電層的材料不同的材料，其中所述介電層暴露出所述分隔結構的外側壁的至少一部分，其中所述分隔結構的所述外側壁與所述晶體半導體基底的外側壁未對準，且其中所述保護層與所述分隔結構實體接觸。
  13. 如申請專利範圍第12項所述的半導體元件，還包括非晶區，在所述晶體半導體基底的側壁處暴露出。
  14. 如申請專利範圍第12項所述的半導體元件，其中所述分隔結構設置在形成在所述介電層中的溝槽中。
  15. 如申請專利範圍第12項所述的半導體元件，其中所述保護層包括多個保護層，且其中所述分隔結構包含與所述多個保護層中的一個保護層相同的材料且連接到所述多個保護層中的所述一個保護層。
  16. 如申請專利範圍第12項所述的半導體元件，其中所述分隔結構包括分隔介層窗及分隔圖案，且其中所述分隔介層窗及所述分隔圖案包含金屬。
  17. 一種基底，包括：半導體層，包括元件區及切割道區；介電層，位於所述半導體層上；保護層，位於所述介電層上；以及分隔結構，設置在所述介電層中，所述分隔結構與所述保護層實體接觸，其中所述分隔結構具有與所述介電層不同的剪切強度， 其中所述半導體層的所述切割道區包括：第一區，當在平面圖中觀察時所述第一區與所述分隔結構交疊，且所述第一區具有5μm到20μm的寬度；以及第二區，當在所述平面圖中觀察時所述第二區與所述分隔結構間隔開，且所述第二區設置在所述第一區與所述元件區中的相應元件區之間，其中所述分隔結構包含與所述保護層相同的材料。
  18. 如申請專利範圍第17項所述的基底，其中在所述介電層中設置有溝槽，且其中所述分隔結構填充所述溝槽。
  19. 如申請專利範圍第17項所述的基底，還包括：積體電路，設置在所述半導體層的所述元件區中的至少一者上；連接端子，位於所述保護層上；以及互連結構，設置在所述保護層及所述介電層中以將所述連接端子電性連接到所述積體電路，其中所述分隔結構與所述積體電路電性絕緣。
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