TWI660392B - 掃描式電子顯微鏡，多像素電子偵測器及電子感測器像素 - Google Patents
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Abstract
本發明揭示一種掃描式電子顯微鏡，其併入一多像素固態電子偵測器。該多像素固態偵測器可偵測回散射及/或二次電子。該多像素固態偵測器可併入類比轉數位轉換器及其他電路。該多像素固態偵測器能夠大致判定入射電子之能量及/或可含有用於處理或分析電子信號之電路。該多像素固態偵測器適合於高速操作，諸如，依約100MHz或更高之一速率。該掃描式電子顯微鏡可用於審查、檢查或量測一樣本，諸如一未經圖案化半導體晶圓、一經圖案化半導體晶圓、一主光罩或一光罩。本發明亦描述一種審查或檢查一樣本之方法。
Description
本申請案主張2014年8月29日申請且以引用的方式併入本文中之名稱為「Scanning Electron Microscope And Methods Of Inspecting」之美國臨時專利申請案62/043,410之優先權。
本申請案係關於掃描式電子顯微鏡、適合用於掃描式電子顯微鏡中之電子及X射線偵測器、及用於審查及檢查樣本之系統及方法。該等電子顯微鏡、偵測器、系統及方法尤其適合用於審查及檢查系統中，該等審查及檢查系統包含用於審查及/或檢查光罩、主光罩及半導體晶圓之該等電子顯微鏡、偵測器、系統及方法。
積體電路工業需要具有越來越高敏感度之檢查工具來偵測不斷變小之缺陷及其大小可為數十奈米(nm)或更小之粒子。此等檢查工具必須高速操作以在用於生產期間之檢查的一短時段(例如1小時或更少)或用於R&D或故障追查之至多數小時內檢查光罩、主光罩或晶圓之區域之一大部分或甚至100%。為快速地檢查，檢查工具使用大於所關注之缺陷或粒子之尺寸的像素或光點大小，且甚至偵測由一缺陷或粒子引起之信號之一小變化。最常見地，在生產中使用檢查工具(其使用UV光來操作)來執行高速檢查。可使用UV光或使用電子來執
行R&D之檢查。
一旦已藉由高速檢查而發現一缺陷或粒子，則通常需要產生一較高解析度影像及/或執行材料分析以判定該粒子或缺陷之起源或類型。此程序通常被稱為審查。通常使用一掃描式電子顯微鏡(SEM)來執行審查。通常需要用於半導體製程中之審查SEM來每天審查成千上萬個潛在缺陷或粒子，因此，可使至多數秒用於每目標審查。用於半導體及相關工業之審查SEM由KLA-Tencor公司製造(例如eDR-7110)，由Applied Materials公司製造(例如SEMVision G6)，及由其他公司製造。
最常見地，一審查SEM偵測自樣本發射之二次電子以形成一影像。Masnaghetti等人之名稱為「Apparatus and method for e-beam dark-field imaging」之美國專利第7,141,791號中描述用於一審查SEM之一例示性二次電子偵測器。此例示性二次電子偵測器包含用於收集二次電子且將該等二次電子導引至一閃爍器之電子光學器件。使該等電子加速朝向該閃爍器，使得照射該閃爍器之各電子引起多個光子被發射。該等光子之部分由一光導管捕獲且被導引至一或多個光倍增管。此方法之一缺點係：該偵測器係相對較慢的。來自閃爍器之光發射具有數十奈秒之一衰減時間常數。此外，閃爍器具有多個時間常數。初始回應可具有數十奈秒之一時間常數，但光發射將依具有一更長很多之時間常數的一低位準繼續。光倍增管亦具有含多個時間常數之回應。發射光電子之光陰極具有一或多個時間常數。該等電子花費大量時間來自一倍增器電極行進至另一倍增器電極且最終行進至陽極，其產生一額外時間常數。可藉由減少倍增器電極之數目而減少該電子行進時間，但此減小光倍增管之增益且因此並非係一所要權衡，因為其減小SEM之敏感度來改良速率。
經設計用於審查之SEM可包含用於材料識別之電子微探(X射線)
分析。為使一SEM具有數奈米或更佳之影像解析度來提供奈米級缺陷及粒子之高品質影像，將被檢查之樣本放置成靠近最終物鏡，使得該樣本浸沒於該透鏡之磁場中，因此使成像像差最小化。將樣本放置成靠近物鏡防止將大型偵測器放置成靠近樣本。特定言之，用於微探或類似分析之X射線偵測器可僅收集一小立體角度中之X射線以使此等系統非常慢。每目標需要數十秒或數十分鐘之資料獲取時間來捕獲足夠X射線以判定目標之材料組成。
一審查SEM之最終物鏡亦限制可放置二次電子偵測器及回散射電子偵測器之位置及可施加至該等偵測器之收集電壓。一電子偵測器與樣本之間的一小電位差(諸如，小於約2kV)減小一電子偵測器自樣本收集及偵測低能量電子之效率及敏感度。
因此，需要克服上述缺點之部分或全部的一高速高解析度審查SEM。特定言之，需要具有快速識別至少一些常用材料之能力的一高速高解析度自動化SEM。可進一步期望快速識別材料及/或提供改良影像對比度之能力包含於一高速檢查SEM中。
本發明係針對一種SEM，其利用一或多個固態電子偵測器以藉由將入射電子轉換成完全位於一單一整合半導體結構內之可量測電荷而達成自一樣本發射之回散射或二次電子之高速偵測。明確言之，各固態電子偵測器包含一感測器，其利用一p型電子敏感層以回應於各入射(經偵測)電子而產生多個電子，利用一n型埋入式通道層以將該等產生電子之至少部分轉移至一n+浮動擴散區，且利用由該浮動擴散區上所收集之一電荷(電壓)控制之一放大器以產生一輸出信號，其中該p型電子敏感層、該n型埋入式通道層、該n+浮動擴散區及該放大器包括該單一整合半導體(例如磊晶矽)結構之各自摻雜區域。依此方式將入射電子轉換成完全位於一整合半導體結構內之可量測電荷實質上快
於基於光子之習知閃爍器方法，藉此本發明提供一SEM，其實現實質上比可使用基於閃爍器之習知SEM來實現之處理速率高之處理速率(例如100MHz或更高)。該等固態電子偵測器亦具有較小大小且產生較小偵測器與樣本之電位差，其促進產生包含一回散射電子偵測器之SEM，該回散射電子偵測器安置成靠近依相同於二次電子偵測器之高操作速率操作之電子源(例如，在最終(浸沒)物鏡與樣本之間，或在最終物鏡上方)，藉此二次電子信號及回散射電子信號兩者可經組合使用以提供比可自任一信號自身獲得之與樣本之表面構形有關之解析度資訊高之解析度資訊。再者，藉由使用已知半導體處理技術來在一單一半導體結構上製造各電子感測器，該等固態電子偵測器可具有比基於閃爍器之習知感測器低之總成本且需要比其低之操作電壓，藉此促進SEM之生產，相較於基於閃爍器之習知SEM系統，該等SEM具有更便宜之生產成本，且展現實質上更高效率且因此具有更便宜之操作成本。
本發明描述利用上文所提及類型之一或多個固態電子偵測器的例示性檢查及審查SEM。該SEM包含一電子源、一電子光學系統(電子光學器件)、至少一固態電子偵測器及一電腦。該電子源產生被導引朝向一樣本之一原電子束。該電子光學器件包含透鏡及偏轉器，其等經組態以縮小該原電子束，使該原電子束聚焦，且使該原電子束掃描待檢查之該樣本之整個區域。當該原電子束照射該樣本時，該樣本自該原電子束吸收諸多電子，但散射部分電子(回散射電子)。該吸收能量引起二次電子與一些X射線及歐傑(Auger)電子一起自該樣本發射。將一回散射電子(第一)電子偵測器定位成靠近該樣本，藉此將具有與所偵測之回散射電子之數目及能量成比例之電壓位準的類比輸出信號轉換成對應數位值且將該等類比輸出信號傳輸至該電腦作為對應(第一)影像資料信號。該等二次電子由一選用(第二)固態電子偵測器
偵測，該(第二)固態電子偵測器之感測器產生與所偵測之二次電子之數目及能量成比例之類比輸出信號，將該等類比輸出信號轉換成對應數位值且將該等類比輸出信號傳輸至該電腦作為對應(第二)影像資料信號。該電腦自該第一固態偵測器及該第二固態偵測器接收該第一影像資料信號及該第二影像資料信號，且接著處理該等所接收之影像資料信號以建構使該原電子束在其上掃描之該樣本之該區域之一影像。
在一較佳實施例中，該二次電子偵測器及該回散射電子偵測器兩者包括固態偵測器。在一較佳實施例中，該回散射電子偵測器在偵測電子之表面(即，面向該樣本或其他電子源之向前表面)上具有一純硼塗層。在另一實施例中，該回散射電子偵測器及該二次電子偵測器兩者包含純硼塗層。
本發明描述檢查或審查一樣本之一例示性方法。該方法包含：產生一主時脈信號；產生與該主時脈同步之一偏轉掃描，該偏轉掃描引起一原電子束掃描一樣本之一區域；及產生與該主時脈同步之一第一像素時脈以收集及數位化回散射電子信號。該方法進一步包含：自各像素中所產生之電荷大致判定各回散射電子之能量。所收集之回散射電子之數目及能量可用於判定是否存在一缺陷或缺陷類型，將一缺陷類型分類，或判定該樣本之該掃描區域中之一位置處之一材料類型或材料類別。
在該方法之較佳實施例中，與該主時脈同步之該第一像素時脈或一第二像素時脈用於收集及數位化二次電子。該等二次電子可用於形成該樣本之該掃描區域之一影像。該影像可由該組合之回散射電子信號及二次電子信號形成。該等二次電子信號可與該等回散射電子信號組合使用以判定是否存在一缺陷或缺陷類型，將一缺陷類型分類，或判定該樣本之該掃描區域中之一位置處之一材料類型或材料類別。該等組合信號亦可提供比可自任一信號自身獲得之與該樣本之表面構
形有關之資訊多之資訊。
根據本發明另一實施例，一種電子偵測器包括一陣列之像素及多個類比轉數位轉換器，其中各像素依上文所描述之方式運行以產生一類比輸出信號，且各類比轉數位轉換器經連接以轉換來自唯一相關聯像素之該類比輸出信號以促進高速及高解析度偵測/讀出操作。該像素陣列包含配置成列及行之多個像素(例如16×16、32×32、64×64或更多)，藉此促進一大區域上之入射電子之偵測。類似於上文所提及之通用電子感測器，各像素包含一p型電子敏感區域、一n型埋入式通道層、一浮動擴散區及一放大器電路，該放大器電路經組態以產生一類比輸出信號，該類比輸出信號之位準大致對應於一入射電子之能量或進入該像素之電子(即，一回散射或二次電子)之數目。藉由利用多個類比轉數位轉換器(其等各經組態以處理來自一像素之輸出信號)，本發明提供一多像素(即，4×4或更大)電子偵測器，其實現實質上比可使用習知偵測器配置來實現之操作速率高之操作速率(例如，各像素之100MHz或更高取樣速率)。再者，因為來自安置成一矩陣(陣列)之多個像素的輸出信號經同時轉換處理，所以本發明之該多像素電子偵測器促進量測一給定偵測/讀出操作期間所接收之一個以上入射電子之能量，且亦促進藉由該矩陣中之偵測像素之位置而判定入射電子之路徑。
在一實施例中，將該等像素製造於與該等類比轉數位轉換器分離之一半導體結構上，且藉由一對應焊料球而將輸出信號自各像素傳輸至其相關聯之類比轉數位轉換器。在一較佳實施例中，將該等像素製造於一層輕微p摻雜磊晶矽上作為一感測器電路之部分，且將該等類比轉數位轉換器與其他數位電路一起製造於一第二半導體(例如矽)基板上作為一信號處理電路之部分(例如，作為一ASIC(專用積體電路)之部分)。較佳地，用於形成該等像素之該磊晶矽之厚度係在約40
μm至約100μm之間以使電子自該電子敏感區域漂移至該n型埋入式通道層所花費之時間保持限於小於10ns，同時提供良好機械強度。根據由矽附接至其之基板提供之機械支撐，可接受薄於40μm(諸如，在約10μm至約40μm之間)之矽。在一實施例中，一純硼塗層安置於該磊晶矽之電子敏感表面上。在一實施例中，除該類比轉數位轉換器陣列之外，該信號處理電路亦包含處理電路，其經組態以(例如)基於自該感測器電路之一相關聯像素接收之數位化輸出信號(影像資料)而計算一入射電子之近似能量。在另一實施例中，該信號處理電路亦包含用於將一影像資料信號傳輸至一外部處理系統(例如一電腦)之高速資料傳輸電路。在製造該感測器電路及該信號處理電路之後，該感測器電路及該信號處理電路依一堆疊配置與連接於各像素與一相關聯類比轉數位轉換器之間的焊料球連接。明確言之，自各像素傳輸之輸出信號連接至安置於該感測器電路之一表面上之一第一墊，且自該第一墊藉由一相關聯焊料球/焊料凸塊而連接至安置於該信號處理電路上之一第二墊，將該輸出信號自該第二墊傳輸至一相關聯類比轉數位轉換器之輸入端子。此連接亦可對該感測器電路提供機械支撐。可藉由共用金屬互連件(信號線)而自一控制電路傳輸由該等像素利用之各種控制及電力信號，該控制電路繼而可藉由焊料凸塊或接線而連接至該信號處理電路或另一基板。
在一較佳實施例中，各該像素之該浮動擴散區位於該像素之中央區域中，且各像素之橫向尺寸經限制以促進在高速資料收集中有足夠時間來將電子自該埋入式通道層轉移至該浮動擴散區。藉由將該浮動擴散區定位於各像素之中央中，任何電子行進穿過該埋入式通道層而至該浮動擴散區所需之路徑等於一像素之最大橫向(例如，對角)尺寸之一半。將各像素之標稱橫向尺寸限制為約250μm或更小促成高達100MHz之操作速率。
在一實施例中，一單獨(第三)基板電及/或機械連接至該感測器電路及該信號處理電路之一或多者。該單獨基板可包括矽或一陶瓷材料，且可包含一積體電路，其包括用於處理來自各像素之類比或數位信號及用於提供影像資料至一外部電腦或其他系統之高速資料轉移的電路。由該積體電路執行之處理功能可包含定限、加總、方格化及/或計數來自個別像素之資料。該積體電路較佳地包含用於將數位化資料傳輸至一電腦之一高速(諸如，每秒約10十億位元)串列傳輸器。該積體電路可包含用於自該電腦接收命令之一串列接收器。該串列接收器可依低於該串列傳輸器之一速率操作。
本發明進一步係針對一種新穎電子感測器像素，其中一電阻閘極及一或多個選用額外閘極用於驅動電子朝向位於中央之浮動擴散區。該電阻閘極由安置於大部分像素表面上之一非晶矽或多晶矽結構實施。施加於該電阻閘極之一外周邊與一內周邊之間的一電位差產生驅動埋入式通道中之電子朝向一浮動擴散區(其較佳地位於該像素之中央附近以加速電荷轉移)之一電場。將各種額外閘極製造於該像素之前表面上之該電阻閘極與該浮動擴散區之間以指導及控制電荷自該埋入式通道轉移至該浮動擴散區且允許重設該浮動擴散區。將該像素之放大器製造於該像素之該前表面上之一p井區域中以緩衝該浮動擴散區中所收集之信號。
100‧‧‧掃描式電子顯微鏡(SEM)
101‧‧‧陰極
102‧‧‧引出及聚焦電極
105‧‧‧偏轉器
107‧‧‧聚光透鏡
109‧‧‧偏轉器
110‧‧‧最終(浸沒)透鏡
120‧‧‧電極
121‧‧‧二次電子偵測器
122a‧‧‧回散射電子偵測器
122b‧‧‧回散射電子偵測器
123‧‧‧固態感測器
124‧‧‧整合半導體結構
125‧‧‧n型埋入式通道層
126‧‧‧類比轉數位轉換器
127‧‧‧p型電子敏感層
127-B‧‧‧頂面
127-F‧‧‧前側表面/底面
128‧‧‧純硼層
129‧‧‧放大器
130‧‧‧平台
131‧‧‧樣本
140‧‧‧電子槍/電子源
141‧‧‧上行
142‧‧‧下行
150‧‧‧原電子束
160‧‧‧系統電腦
200‧‧‧方法
201‧‧‧步驟
202‧‧‧步驟
204‧‧‧步驟
206‧‧‧步驟
208‧‧‧步驟
210‧‧‧步驟
212‧‧‧步驟
214‧‧‧步驟
216‧‧‧步驟
300‧‧‧多像素電子偵測器
300A‧‧‧電子偵測器
301‧‧‧基板
306‧‧‧焊料球/焊料凸塊
306-11‧‧‧焊料球/焊料凸塊
307‧‧‧金屬墊
309‧‧‧第一墊
310‧‧‧感測器電路/感測器
310A‧‧‧電子感測器
311‧‧‧矽結構(晶片)/基板
312‧‧‧磊晶層
312A‧‧‧p型電子敏感區域
312-ES‧‧‧電子敏感(前側)表面
313‧‧‧硼層
315‧‧‧像素
315-11至315-14‧‧‧像素
315-21至315-24‧‧‧像素
315-31至315-34‧‧‧像素
315-41至315-44‧‧‧像素
316‧‧‧n型埋入式通道層
317‧‧‧放大器
318‧‧‧控制電路/控制電路區域
319‧‧‧金屬導體/信號線
320‧‧‧信號處理電路
320A‧‧‧專用積體電路(ASIC)/信號處理電路
321‧‧‧矽結構(晶片)/半導體基板
325‧‧‧類比轉數位轉換器
325-11至325-14‧‧‧類比轉數位轉換器
325-21至325-24‧‧‧類比轉數位轉換器
325-31至325-34‧‧‧類比轉數位轉換器
325-41至325-44‧‧‧類比轉數位轉換器
327‧‧‧金屬墊
328‧‧‧電路
328-1‧‧‧信號處理電路
328-2‧‧‧資料傳輸電路
329‧‧‧導體
339‧‧‧接線
400‧‧‧像素
400A‧‧‧像素
406‧‧‧焊料球/焊料凸塊
410‧‧‧放大器
410A‧‧‧放大器
412‧‧‧n型通道區域
412AM1‧‧‧N型通道區域
412AM2‧‧‧N型通道區域
412AM3‧‧‧N型通道區域
412ART‧‧‧N型通道區域
451‧‧‧電阻閘極
451-CO‧‧‧中央開口
451-IPE‧‧‧內周邊邊緣
451-OPE‧‧‧外周邊邊緣
453‧‧‧閘極結構/加總閘極
454‧‧‧介電層
455‧‧‧n型埋入式通道層
455-OPE‧‧‧外周邊邊緣
457‧‧‧磊晶矽層
457A‧‧‧p型電子敏感層
457-S1‧‧‧頂部(第一)表面/上表面
457-S2‧‧‧底部(電子敏感)表面
459‧‧‧p井區域/p井
459A‧‧‧p井區域
460‧‧‧純硼層
470‧‧‧閘極結構
471‧‧‧導體
472‧‧‧導體
700‧‧‧感測器
706-1‧‧‧焊料凸塊/焊料球
706-2‧‧‧焊料凸塊/焊料球
719-1‧‧‧金屬線束/信號線束
719-2‧‧‧金屬線束/信號線束
719-11‧‧‧信號線
719-21‧‧‧信號線
719-21A‧‧‧導體
740-1‧‧‧像素
740-2‧‧‧像素
759-0‧‧‧p井區域
759-1‧‧‧p井區域/p井
770-1‧‧‧電阻閘極結構
770-2‧‧‧電阻閘極結構
C‧‧‧中央區域
D‧‧‧缺陷
e125‧‧‧電子
e127‧‧‧電子
eFD‧‧‧電子
eINCIDENT‧‧‧入射電子
E451‧‧‧電子
E453‧‧‧電子
E460‧‧‧電子
FD‧‧‧浮動擴散區
ID1‧‧‧影像資料信號
ID2‧‧‧影像資料信號
IDx‧‧‧數位影像資料信號
M1‧‧‧電晶體
M2‧‧‧電晶體
M3‧‧‧電晶體
OS‧‧‧輸出信號
OS11至OS14‧‧‧輸出信號
OS21至OS24‧‧‧輸出信號
OS31至OS34‧‧‧輸出信號
OS41至OS44‧‧‧輸出信號
OS400‧‧‧輸出信號
OS400A‧‧‧輸出信號
RD‧‧‧信號/重設電壓/重設汲極
RG‧‧‧重設控制信號/重設閘極
RT‧‧‧重設電晶體
T‧‧‧厚度
VFD‧‧‧電荷/電壓
VRST‧‧‧重設電壓位準
VOD‧‧‧信號/電壓源/系統電壓
X1‧‧‧寬度尺寸
Y1‧‧‧尺寸
圖1繪示根據本發明之一實施例之併入一回散射電子偵測器及二次電子偵測器之一例示性SEM。
圖2繪示檢查或審查一樣本之一例示性方法。
圖3a、圖3b及圖3c繪示根據本發明之一實施例之一例示性固態電子偵測器(其包括具有每像素之一輸出的多個像素)之關鍵態樣。
圖4a及圖4b繪示根據本發明之一例示性特定實施例之一單一像素
電子感測器之分解及組合前透視圖/俯視透視圖。
圖5a及圖5b係展示操作期間之圖4b之像素的簡化橫截面圖。
圖6係展示根據本發明之一替代實施例之由一像素利用之一放大器之一例示性佈局的一簡化平面圖。
圖7係展示根據本發明之另一替代實施例之一像素佈局的一簡化平面圖。
本發明係關於用於半導體檢查及審查系統之感測器之一改良方案。下列描述經呈現以使一般技術者能夠製造及使用本發明，如一特定應用及其要求之內文中所提供。如本文中所使用，方向術語(諸如，「頂部」、「底部」、「在...上方」、「在...下方」、「上」、「向上」、「下」、「在...下面」及「向下」)意欲提供相對位置(為了描述)，且不意欲指定一絕對參考系。另外，片語「整合半導體結構」在本文中用於描述完全在一單一製程(例如丘克拉斯基(Czochralski)晶體生長、濺鍍沈積、電漿氣相沈積或化學氣相沈積)期間形成之一連續半導體材料(例如矽)基板，其區別於已藉由黏著劑、焊料或其他互連件而連接之兩個單獨半導體結構(例如來自相同矽晶圓之兩個「晶片」)。熟悉技術者將明白較佳實施例之各種修改方案，且可將本文中所界定之一般原理應用於其他實施例。因此，本發明不意欲受限於所展示及所描述之特定實施例，而是應被給予與本文中所揭示之原理及新穎特徵一致之最廣範疇。
圖1繪示一例示性掃描式電子顯微鏡(SEM)100，亦指稱一檢查或審查系統，其經組態以檢查或審查一樣本131，諸如一半導體晶圓、一主光罩或一光罩。SEM 100大體上包括：一電子槍(源)140；電子光學器件，其包含一上行141及一下行142；一平台130，其用於支撐及定位一樣本131；及一系統電腦160。
在一實施例中，電子槍140包括：一陰極101，諸如一熱場發射或肖特基(Schottky)陰極、一單晶鎢陰極或一LaB6陰極；及引出及聚焦電極102。電子槍140可進一步包括一磁性透鏡(圖中未展示)。電子槍140產生具有一所要電子束能量及電子束電流之一原電子束150。
電子光學器件之上行141包含一或多個聚光透鏡107，其等縮小原電子束以在樣本131上產生一小光點。一般而言，為產生用於樣本審查之高解析度影像，光點大小較佳為約1奈米或數奈米。一樣本之檢查可使用較大光點大小以更快地掃描樣本131。當光點大小係約100nm或更大時，一單一聚光透鏡107可足夠用，但數十奈米或更小之光點大小通常需要兩個或兩個以上聚光透鏡。聚光透鏡107可包括一磁性透鏡、一靜電透鏡或兩者。上行141亦可包含一或多個偏轉器105，其等使原電子束掃描樣本131之整個區域。可將偏轉器105放置於聚光透鏡107之兩側上(如圖中所展示)，或將偏轉器105放置於聚光透鏡107內(圖中未展示)，或將偏轉器105放置於聚光透鏡107之後。偏轉器105可包括靜電偏轉器或磁性偏轉器及靜電偏轉器之一組合。在一實施例中，上行141中可不存在偏轉器。所有偏轉器可代以包含於下行142中。
下行142包含用於將原電子束聚焦至樣本131上之一小光點的一最終(浸沒)透鏡110。最終透鏡110可包括一磁性透鏡(如圖中所展示)或一磁性透鏡及一靜電透鏡之一組合(圖中未展示)。為在樣本131處達成一小光點大小，將最終透鏡110放置成靠近樣本131，使得樣本浸沒於透鏡之磁場中。此可減小樣本131上之電子光點之像差。下行142亦包含偏轉器109，其與偏轉器105(若存在)一起工作以使原電子束掃描樣本131之整個區域。
將樣本131放置於一平台130上以促進在電子柱下方移動樣本131之不同區域。平台130可包括一X-Y平台或一R-θ平台，且在一實施例
中，經組態以支撐及定位通常由積體電路工業審查之諸多樣本類型(例如一未經圖案化半導體晶圓、一經圖案化半導體晶圓、一主光罩或一光罩)。在較佳實施例中，平台130可在檢查期間調整樣本131之高度以維持聚焦。在其他實施例中，最終透鏡110可經調整以維持聚焦。在一些實施例中，一焦點或高度感測器(圖中未展示)可安裝於最終透鏡110上或最終透鏡110接近處以提供一信號來調整樣本131之高度或調整最終透鏡110之焦點。在一實施例中，該焦點感測器或高度感測器可為一光學感測器。
當由電子光學器件使原電子束150掃描樣本131之整個區域時，自該區域發射二次電子及回散射電子。二次電子可由電極120收集及加速且被導引至二次電子偵測器121。Masnaghetti等人之名稱為「Apparatus and method for e-beam dark-field imaging」之美國專利第7,141,791號中描述用於收集、加速及/或聚焦二次電子之電子光學器件。此專利以引用的方式併入本文中。如'791專利中所描述，用於二次電子偵測器之電子光學器件可包含用於至少部分抵消偏轉器109對二次電子之軌跡之效應的解掃描光學器件。在本發明之一些實施例中，無需且可省略解掃描電子光學器件，因為可由包含於二次電子偵測器內之一ASIC(如本文中所描述)大致達成解掃描。二次電子偵測器121較佳地係一固態電子偵測器(諸如本文中所描述之固態電子偵測器之一者)，且經組態以根據所偵測之二次電子而產生一影像資料信號ID2，其中將影像資料信號ID2轉移至電腦160且利用影像資料信號ID2來產生相關聯掃描樣本區域之一影像，藉此促進一缺陷D之視覺檢查。Lent等人之名稱為「Apparatus and method for e-beam dark imaging with perspective control」之美國專利第7,838,833號及James等人之名稱為「Apparatus and method for obtaining topographical dark-field images in a scanning electron microscope」之美國專利第
7,714,287號中描述可與本文中所描述之系統及方法組合使用之用於偵測及分析二次電子之其他電子光學器件及偵測器組態及方法。此兩個專利以引用的方式併入本文中。
回散射電子可由一回散射電子偵測器(諸如122a及122b處所展示之回散射電子偵測器)偵測，該回散射電子偵測器由本文中所描述之固態電子偵測器之一者實施且經組態以根據所偵測之回散射電子而產生一影像資料信號ID1，其中將資料信號ID1轉移至電腦160且亦利用資料信號ID1來產生相關聯掃描樣本區域之影像。較佳地，將該回散射電子偵測器放置成儘可能靠近樣本131，諸如，放置於位置122a處(即，在最終透鏡110與樣本131之間)。然而，樣本131與最終透鏡110之間的間隙可較小(諸如約2mm或更小)，且(例如)一焦點或高度感測器需要空隙，因此，實際上無法將該回散射電子偵測器放置於位置122a處。替代地，可將該回散射電子偵測器放置於諸如122b之位置處，在相對於樣本131之最終透鏡110之磁極片之另一側上。應注意，該回散射電子偵測器絕不能阻斷原電子束150。該回散射電子偵測器可在中間具有一孔或可包括多個偵測器(諸如兩個、三個或四個單獨偵測器)，該等偵測器安置於原電子束150之路徑周圍以便不阻斷該路徑，同時有效率地捕獲回散射電子。
原電子束150在樣本131上之著陸能量取決於陰極101與樣本131之間的電位差。在一實施例中，可使平台130及樣本131保持接近接地電位，且藉由改變陰極101之電位而調整著陸能量。在另一實施例中，可藉由改變平台130及樣本131相對於接地之電位而調整樣本131上之著陸能量。在任一實施例中，最終透鏡110及回散射電子偵測器122a及/或122b必須全部具有彼此接近且接近樣本131及平台130之電位的電位(諸如，比樣本131及平台130小之約1000V)以避免對樣本131之電弧效應。由於此小電位差，來自樣本131之回散射電子將在自
樣本行進至回散射電子偵測器122a及/或122b時僅被小量加速或完全不被加速。由於對於一些半導體樣本而言，樣本131上之著陸能量可相當低(諸如，在約500eV至約2keV之間)以避免損壞該等樣本，所以當回散射電子著陸於回散射電子偵測器122a及/或122b上時，該等回散射電子之能量將相當低。因此，對於SEM之敏感度而言，重要的是：回散射電子偵測器122a及122b自一單一低能量回散射電子(諸如具有約2keV或更小之一能量的一電子)產生諸多電子-電洞對。習知矽偵測器不可避免地在矽之表面上具有一薄氧化物(諸如一原生氧化物)塗層(其阻止具有低於約2keV之能量的大多數電子達到矽)，或替代地，在表面上具有一薄金屬(諸如Al)塗層(其散射及吸收相當大部分之入射低能量電子)。在一較佳實施例中，本文中所描述之固態電子偵測器在其表面上具有一無針孔純硼塗層。一無針孔純硼塗層防止矽之氧化且允許低能量電子(其包含具有小於1keV之能量的電子)之有效率偵測。名稱為「Back-illuminated Sensor With Boron Layer」且由Chern等人於2013年3月10日申請之美國公開專利申請案2013/0264481中描述用於製造具有無針孔純硼塗層之矽偵測器的方法及此等偵測器之設計。此專利申請案以引用的方式併入本文中。
位於圖1之左下部分中之泡狀物繪示一簡化固態感測器123，其由電子偵測器121、122a及122b之一或多者用於將入射回散射或二次電子eINCIDENT轉換成完全位於一單一整合半導體(例如磊晶矽)結構124內之可量測電荷。感測器123包含：一p型電子敏感層127，其經組態以回應於透過一前側表面127-F進入之各入射電子eINCIDENT而產生多個電子e127；一n型埋入式通道層125，其經組態以將電子e125(其表示所產生電子e125之至少部分)轉移至一n+浮動擴散區FD；一放大器129，其根據浮動擴散區FD上所收集之一電荷(電壓)VFD而產生一輸出信號OS。埋入式通道層125安置於電子敏感層127之一頂面127-B上以促進
由電子敏感層127產生之電子e127之有效率收集，且浮動擴散區FD安置於埋入式通道層125中以促進接收電子e125，藉此使量測電荷(電壓)VFD與由浮動擴散區FD捕獲之電子eFD之數目成比例。根據本發明之一態樣，p型電子敏感層127、n型埋入式通道層125、n+浮動擴散區FD及放大器129藉由擴散摻雜劑而共同製造於整合半導體結構124上，藉此整個入射電子至讀出轉換完全發生於半導體結構124內。一選用純硼層128形成於電子敏感層127之底面127-F上，使得入射電子eINCIDENT在進入電子敏感層127之前穿過純硼層128。如下文所另外詳細討論，除感測器123之外，各固態電子偵測器亦包含至少一類比轉數位轉換器126，其將輸出信號OS轉換成作為數位影像資料信號IDx(即，回散射電子偵測器122a或122b之情況中之信號ID1、或二次電子偵測器121之情況中之信號ID2)傳輸至電腦160之一數位形式。
為簡潔起見，上文以一簡化形式描述SEM 100之各種電路及系統，且應瞭解，此等電路及系統包含額外特徵且執行額外功能。例如，雖然上文將SEM 100之回散射電子偵測器122a/122b及二次電子偵測器121簡潔地描述為包含簡化感測器123以引入本發明之某些關鍵特徵，但應瞭解，較佳地使用下文所描述之多像素電子偵測器來實施回散射電子偵測器122a/122b及二次電子偵測器121。再者，除產生掃描樣本區域之影像之外，電腦160可經組態以執行額外功能，諸如，使用下文所描述之方法基於由影像資料信號指示之入射電子能量值而判定存在一缺陷及/或該缺陷之類型。
圖2繪示檢查或審查一樣本(諸如一半導體晶圓、一主光罩或一光罩)之一例示性方法200。可對待檢查或審查之樣本上之各區域重複圖2中所繪示之方法。在一審查SEM中，待審查之區域已預先藉由一光學或SEM檢查而識別為可能含有一缺陷或粒子。
對於待檢查或審查之樣本上之各區域，例示性方法200開始於步
驟201。在步驟202中，產生用於控制原電子束之掃描及影像資料之獲取之時序的一主時脈信號。
在步驟204中，產生一電子束偏轉掃描圖案。此電子束偏轉掃描圖案產生轉至電子束偏轉器(諸如圖1中之105及109處所展示之偏轉器)之電壓及/或電流。該圖案可為覆蓋樣本之區域的一光柵掃描、一蛇形圖案、一方形螺旋或其他圖案。一掃描圖案亦可含有(例如)延遲及虛設掃描，其中未收集資料來控制樣本表面之充電。
在步驟206中，產生一第一像素時脈信號。該第一像素時脈信號與主時脈信號同步。該第一像素時脈信號可具有相同於主時脈信號之頻率、為主時脈信號之倍數的一頻率、為主時脈信號之分數的一頻率(即，主時脈信號頻率除以一整數)、或為主時脈信號頻率之有理倍數的一頻率。
在步驟208中，在第一像素時脈信號之各週期上，讀出及數位化回散射電子偵測器中所收集之信號。
在步驟210中，產生與主時脈信號同步之一第二像素時脈信號。該第二像素時脈信號可具有相同於主時脈信號之頻率、為主時脈信號之倍數的一頻率、為主時脈信號之分數的一頻率(即，主時脈信號頻率除以一整數)、或為主時脈信號頻率之有理倍數的一頻率。該第二像素時脈信號可具有相同於第一像素時脈信號之頻率。在一實施例中，第一像素時脈信號用於第一像素時脈信號及第二像素時脈信號兩者，且不產生單獨第二像素時脈信號。
在步驟212中，在第二像素時脈信號(或第一像素時脈信號(若未使用第二像素時脈信號))之各週期上，讀出及數位化二次電子偵測器中所收集之信號。
在步驟214中，使用數位化之回散射及二次電子信號來判定掃描區域中存在一或多個缺陷。一缺陷可包括存在不應在該處之材料(諸
如一粒子)、缺乏本應在該處之材料(諸如，可能發生一過蝕刻條件)、或一畸形圖案。
在一選用步驟216中，可根據步驟214中所發現之各缺陷而判定缺陷類型或缺陷之材料類型。例如，高原子序數元素一般散射比低原子序數元素大之入射電子之一分率。回散射電子信號可用於推斷是否存在一高原子序數元素(諸如一金屬)。在步驟216中，當審查預先已檢查之一區域時，先前檢查資料(光學及/或電子束)可與數位化之回散射及二次電子信號組合使用以更佳地判定缺陷或材料類型。在一實施例中，可將步驟214及216組合成同時判定一缺陷之存在及類型的一單一步驟。
可對待審查或檢查之樣本上之各區域自開頭重複方法200。
圖3a繪示用於一審查SEM或其他SEM系統(諸如圖1中所展示之SEM 100)中之一例示性簡化多像素電子偵測器300。電子偵測器300大體上包含一感測器電路310及一信號處理電路320。在圖3a所繪示之較佳實施例中，由於將在下文中明白之原因，將感測器電路310製造於一矽結構(晶片)311上，且將信號處理電路320製造於一單獨矽結構(晶片)321上。在一替代實施例(圖中未展示)中，將感測器電路及信號處理電路兩者製造於相同矽晶片上。
參考圖3a之下部分，感測器310包含安置成一四列×四行(4×4)陣列之16個像素315-11至315-44。為描述目的，在圖3a中使像素之「列」在任意指定之X軸方向上對準，藉此像素315-11至315-14形成一第一列，像素315-21至315-24形成一第二列，像素315-31至315-34形成一第三列，且像素315-41至315-44形成一第四列。類似地，使像素之「行」在圖3a中所展示之Y軸方向上對準，藉此像素315-11至315-41形成一第一行，像素315-12至315-42形成一第二行，像素315-13至315-43形成一第三行，且像素315-14至315-44形成一第四行。在
實際應用中，預期感測器電路包含16×16、32×32、64×64或更多像素之陣列，其中此等較大陣列之像素包含類似於下文所描述之簡化4×4陣列之特徵的特徵。再者，陣列之各列/行中之像素之數目無需為2之冪，各列中之像素之數目亦無需等於各行中之像素之數目。在一實施例中(例如，在圖1中所展示之回散射電子偵測器122a或122b之情況下)，感測器310在感測器之中間包含一孔(圖中未展示)以允許原電子束穿過感測器。雖然將像素315-11至315-44描繪為具有方形形狀，但像素亦可呈矩形或六邊形。
根據本發明之一態樣，感測器電路310之各像素包含類似於上文參考圖1所描述之電子敏感結構、埋入式通道結構、浮動擴散區結構及放大器電路結構的電子敏感結構、埋入式通道結構、浮動擴散區結構及放大器電路結構。例如，參考圖3a中之像素315-41，各像素大體上包含一p型電子敏感區域312A、一n型埋入式通道層316、一浮動擴散區FD及一放大器317。p型電子敏感區域312A由位於像素315-41下方之磊晶層312之部分形成，且依上文參考圖1所描述之方式運行以回應於入射電子而產生多個電子。埋入式通道層316由擴散至電子敏感區域312A上方之磊晶層312中之一n型摻雜劑形成，且用於將由電子敏感區域312A產生之電子傳輸至浮動擴散區FD。浮動擴散區FD(為描述目的，使用一示意性電容器信號來繪示浮動擴散區FD)由擴散至埋入式通道層316中之一n+摻雜劑形成，且用於收集由電子敏感區域312A產生之該多個電子之至少部分，藉此依上文參考圖1所描述之方式產生一對應電荷(電壓)。放大器317包含電晶體M1、M2及M3，且用於產生相關聯之輸出信號OS41，輸出信號OS41之電壓位準由在任何給定讀出操作中於浮動擴散區FD上所收集之電子之一數目判定。各像素亦包含一重設電晶體RT，其用於在各讀出操作之後重設像素浮動擴散區FD之電壓位準。
圖3a中依一剖視方式描繪感測器電路310以繪示一較佳實施例，其中將像素315-11至315-44製造於包含磊晶層312及硼層313之一薄膜結構上。在一實施例中，基板311係一p+(即，高度p摻雜)基板，且磊晶層312係一p-磊晶層(即，具有一低濃度之p摻雜劑的一層)。較佳地，磊晶層312之一厚度T係在約40μm至約100μm之間以使電子自電子敏感區域漂移至埋入式通道層所花費之時間保持受限於小於約10ns，同時提供良好機械強度。根據由基板311提供之機械支撐，可使磊晶層312薄於40μm，諸如，在約10μm至約40μm之間。在形成磊晶層312之後，使一或多個額外層(圖中未展示)形成於磊晶層312上(例如閘極氧化層、氮化矽閘極層及一或多個介電層)，且使一或多個摻雜區域形成於磊晶層312中(例如n型埋入式通道部分316、n+浮動擴散區FD、與一重設電晶體RT相關聯之通道區域、及一放大器317、以及與形成控制電路318(其安置於像素陣列之周邊區域中)之前側電路元件(圖中未展示)相關聯之摻雜區域)。形成各種像素電晶體及前側電路元件包含植入或摻雜磊晶層之前側之部分，且可涉及圖案化閘極層。接著，安置於像素315-11至315-44下方之基板311之部分經移除(經薄化)以暴露電子敏感(前側)表面312-ES，且接著使硼層313形成於電子敏感表面312-ES上。例如，名稱為「Back-illuminated Sensor With Boron Layer」且由Chern等人於2013年3月10日申請之共同擁有且共同待審之美國公開專利申請案2013-0264481中提供與圖3a中所描繪之薄膜結構之形成相關之額外細節，該案之全文以引用的方式併入本文中。
圖3b係展示圖3a之一例示性像素315-41之額外詳細的一簡圖。明確言之，放大器317包含一第一NMOS電晶體M1，其具有：一汲極端子，其連接至一電壓源VOD；一閘極端子，其連接至浮動擴散區FD且由儲存於浮動擴散區FD上之電荷控制；及一源極端子，其連接至
一第二NMOS電晶體M2之汲極端子及一第三NMOS電晶體M3之閘極端子。電晶體M2之閘極端子及源極端子連接至接地，且電晶體M3之汲極端子連接至電壓源VOD，藉此放大器317之輸出端子由電晶體M3之源極端子形成。像素315-41亦包含一NMOS重設電晶體RT，其具有：一源極端子，其連接至浮動擴散區FD；一閘極端子，其由一重設控制信號RG控制；及一汲極端子，其連接至一重設電壓RD。在像素315-41之操作期間，各偵測/讀出循環開始於藉由觸發重設電晶體RT而將浮動擴散區FD重設至電壓RD，接著等待一預定偵測週期，接著對輸出信號OS41進行取樣。若0個入射(即，回散射或二次)電子在偵測週期期間進入像素315-41之電子敏感區域，則浮動擴散區FD及輸出信號OS41上之電壓位準在讀出時與重設值無顯著變化。若一或多個入射(即，回散射或二次)電子在偵測週期期間進入像素315-41之電子敏感區域，則浮動擴散區FD上之電壓位準改變達(變得更負)與入射電子之數目及能量成比例之量(其由累積於浮動擴散區FD中之電子之數目指示)，藉此輸出信號OS41在讀出時之電壓位準提供該偵測/讀出循環期間所偵測之入射電子之近似能量位準(或能量之總和(若多個電子在該偵測/讀出循環期間入射))。當依一100MHz操作速率操作時，每秒對各像素執行100百萬次偵測/讀出循環。
根據圖3b中所描繪之本發明之一較佳實施例，各像素之浮動擴散區位於其像素之一中央區域中，且各像素之標稱橫向大小尺寸係約250μm或更小以促進在各偵測/讀出循環期間將電子轉移至浮動擴散區。暫時參考圖3a，在與矽結構311共面之X-Y平面中量測橫向大小尺寸，且橫向大小尺寸表示由各像素佔據之區域。參考圖3b，浮動擴散區FD位於由像素315-41佔據之區域之一中央區域C(圖4a)中，其中像素315-41之寬度由寬度尺寸X1指示，且像素315-41之長度由尺寸Y1指示。根據目前較佳實施例，尺寸X1及Y1兩者係約250μm或更小以
促進高速讀出操作。因為矽中之電子之漂移速度，所以當期望依約100MHz或更高之一資料速率讀出像素315-41時，各像素之橫向尺寸較佳地不超過約250μm，使得可在約10ns或更小內將電子驅動至位於中央之浮動擴散區FD。對於較低速率操作，可接受大於250μm之像素。對於依顯著高於100MHz之速率之操作，小於250μm之像素尺寸係較佳的。
參考圖3a之上部分，根據已知技術，將類比轉數位轉換器325-11至325-44與選用之信號處理電路328-1及選用之信號傳輸電路328-2一起製造於半導體基板321上。在一實施例中，為促進像素315-11至315-44與下文所討論之類比轉數位轉換器325-11至325-44之間的一對一信號連接，將類比轉數位轉換器325-11至325-44配置成大體上與由像素315-11至315-44形成之陣列圖案(矩陣)成鏡像之一圖案。由導體329將由類比轉數位轉換器325-11至325-44產生之數位值傳輸至處理電路328-1，處理電路328-1經組態以(例如)基於自感測器電路之一相關聯像素接收之數位化輸出信號(影像資料)而計算一入射電子之近似能量。例如，利用選用之高速資料傳輸電路328-2來將影像資料信號ID傳輸至一外部處理系統(例如一電腦)。
在一實施例中，除類比轉數位轉換器325-xx之陣列之外，信號處理電路320包含處理電路328-1，其經組態以(例如)基於自感測器電路之一相關聯像素接收之數位化輸出信號(影像資料)而計算一入射電子之近似能量。在另一實施例中，信號處理電路320亦包含高速資料傳輸電路328-2，其用於將一影像資料信號ID傳輸至一外部處理系統(例如一電腦)。
再次參考圖3a之下部分，由一相關聯傳導路徑(由虛線指示)將分別由像素315-11至315-44產生之各輸出信號OS11至OS44傳輸至安置於信號處理電路320上之一相關聯類比轉數位轉換器325-11至325-
44。例如，像素315-11藉由一專用傳導路徑而將輸出信號OS11傳輸至類比轉數位轉換器325-11，像素315-12將輸出信號OS12直接傳輸至類比轉數位轉換器325-12，等等。在下文參考圖3c所描述之較佳實施例中，輸出信號OS11至OS44可由金屬墊、焊料球/焊料凸塊或類似結構(其等提供各像素與其相關聯類比轉數位轉換器之間的個別信號路徑)傳輸。
如本文中所解釋，各像素具有多個信號或電連接，諸如閘極、控制信號、電力供應器及接地。對於實際且具成本效益之總成而言，互連密度過以致無法將此等信號之各者個別地連接至各像素。較佳地，此等信號之大多數或全部一起連接於鄰近像素之間且被帶至一方便位置，諸如其中可形成一外部電連接之感測器之邊緣附近。例如，如圖3a中所指示，由金屬導體(信號線)319將信號RD、RG及VOD自一控制電路區域318傳輸至各列中之像素。在一實際裝置中，可存在一起連接於像素之間的三個以上信號，但此處展示三個信號來繪示原理。可使用接線、焊料球或焊料凸塊(如下文參考圖3c所描述)或其他技術來形成至信號(諸如RD、RG及VOD)之外部連接。如圖3a中所展示，可在一方向(諸如所展示之水平方向)上主要地或排他地形成信號之間的連接以簡化互連且允許僅使用一單一金屬層。可使用(例如)感測器之作用區域外之一足夠大區域或使用兩個或兩個以上金屬層來在兩個維度上容易地形成互連(若可調整額外成本)。
與感測器電路310之共用信號線相比，如圖3a之上部分處所指示，信號處理電路320之各類比轉數位轉換器325-11至325-44藉由一個別導體(信號線)329而耦合至處理電路328-1以使資料轉移及處理最大化。
圖3c繪示包括電子感測器310A、一ASIC(信號處理電路)320A及一基板301之例示性電子偵測器300A。基板301對電子偵測器300A提
供機械支撐且允許至電子偵測器300A之外部電連接(圖中未展示)。基板301可包括矽或一陶瓷材料。將電子感測器310A及ASIC 320A製造於單獨矽基板(晶粒或晶片)上，接著，使該等單獨矽基板堆疊於彼此之頂部上，如圖中所展示。替代地，可將電子感測器310A及ASIC 320A放置於基板301之相對側上或並排放置於基板301上(圖中未展示)。電子感測器310A較佳地係類似於圖3a及圖3b中所繪示之多像素電子感測器的一多像素電子感測器，且甚至更佳地包含諸如下文(例如)參考圖4a及圖4b所描述之像素的像素。在操作期間，電子偵測器300A經定位使得電子敏感表面312-ES面向一樣本或其他電子源，藉此所偵測之電子入射於電子敏感表面312-ES上且如本文中所描述般被偵測。
電子感測器310A藉由焊料球或焊料凸塊306而電連接至ASIC 320A。在一較佳實施例中，由一相關聯焊料球/焊料凸塊306將由電子感測器310A之各像素315產生之輸出信號傳輸至ASIC 320A之一相關聯類比轉數位轉換器325。例如，由一相關聯導體將由像素315-11產生之輸出信號OS11傳輸至安置於感測器310A之下表面上之一第一墊309，且由相關聯焊料球/焊料凸塊306-11將輸出信號OS11自第一墊309傳輸至安置於ASIC 320A上之一第二墊，將輸出信號OS11自該第二墊傳輸至相關聯類比轉數位轉換器325-11之輸入端子。亦可使用一或多個焊料球/焊料凸塊306來將信號自ASIC 320A(例如，自電路328)傳輸至感測器310A之控制電路318。此等球或凸塊亦對電子感測器310A提供機械支撐且提供至電子感測器310A之熱傳導性。焊料球或焊料凸塊可代以用於將電子感測器310A直接安裝至基板301(圖中未展示)。亦可將金屬墊提供於電子感測器310A上以使接線能夠提供至電子感測器310A(例如，至電子感測器310A之表面312-ES)之電連接。
ASIC 320A可直接安裝至基板301(如圖中所展示)，或可藉由焊料球或焊料凸塊而安裝及電連接至基板301(圖中未展示)。若ASIC 320A包含矽通孔，則可將焊料球或焊料凸塊用於ASIC 320A之兩側上。金屬墊307及327及/或接線339可用於形成ASIC 320A與基板301之間的電連接。可在感測器310A與基板301之間形成類似接線連接，或可透過ASIC 320A而形成基板301與感測器310A之間的所有連接。ASIC 320A可包括一單一ASIC或兩個或兩個以上ASIC。例如，在一實施例中，ASIC 320A可包括兩個ASIC，一ASIC主要含有類比功能且另一ASIC主要含有數位功能。額外積體電路(諸如一光纖傳輸器或一光纖接收器(圖中未展示))亦可安裝於基板301上。
ASIC 320A較佳地包含類比轉數位轉換器325，其經組態以使來自電子感測器310A之像素315的輸出信號數位化。在一實施例中，ASIC 320A包含用於各像素315之一類比轉數位轉換器325，使得可使所有像素315高速地(諸如，依100MHz或更高之一速率)並行數位化。各像素315可使用一高數位化速率(諸如100MHz或更高)來每時脈週期至多偵測若干個電子，因此，各類比轉數位轉換器325可僅需要8個、6個或更少個位元。設計具有較小數目個位元之一轉換器來高速操作係較容易的。具有較小數目個位元之一類比轉數位轉換器可佔據矽之一小區域使一ASIC上實際上可擁有較大數目，諸如1024或更大。
ASIC 320A較佳地實施圖2中所展示之方法之部分。例如，當將電子偵測器320A用作為一回散射電子偵測器時，ASIC 320A可實施步驟208，或當將該電子偵測器用作為二次電子偵測器時，ASIC 320A可實施步驟212。ASIC 320A可進一步併入電路來產生圖2中所描述之第一像素時脈信號或第二像素時脈信號，或可自一外部電路接收一像素時脈信號。
當將電子偵測器300A用作為二次電子偵測器時，ASIC 320A可實
施結果類似於由上文所引用之'791專利中之電子光學器件實施之二次電子解掃描的二次電子解掃描。ASIC 320A可加總來自一群組之像素(其對應於自樣本發射至一角度範圍之二次電子)的信號且將該總和輸出為一信號。隨著電子束偏轉改變，ASIC 320A可在大致對應於相同角度範圍之改變偏轉下加總一不同群組之像素。由於使用相同主時脈來產生或同步化電子束偏轉且產生或同步化第一像素時脈及第二像素時脈，所以ASIC 320A具有調整將何種群組之像素加總在一起以與電子束偏轉掃描同步所需之時序資訊。
當電子電流較低且像素時脈速率足夠高使得每像素之平均電子數顯著小於1時，可使用在像素時脈週期之一單一週期中於一單一像素中所收集之電荷來判定是否在該時脈週期中於該像素中偵測到一電子，且若已偵測到，則判定該電子之一近似能量。電子感測器表面上之硼塗層需要實現此能力。若無硼塗層，則當入射電子能量小於約1keV時，每入射電子產生少量電子或不產生電子。若具有一約5nm厚硼塗層，則每入射1keV電子產生約100個電子。若浮動擴散區電容足夠小以每電子產生大於約10μV，則可偵測到此一信號高於雜訊位準。在一實施例中，浮動擴散區電容足夠小，使得浮動擴散區每電子產生大於約20μV。對於此等低位準信號而言，重要的是由儘可能短之一路徑將各像素耦合至對應類比轉數位轉換器以使雜訊位準保持較低且使雜散電容保持較低。將電子感測器直接附接至ASIC允許自各像素至對應類比轉數位轉換器之一非常短路徑。
當可偵測到個別電子時，ASIC 320A可使用信號位準來判定該電子之一近似能量。ASIC 320A可根據入射電子之能量而進一步定限、計數或方格化入射電子以偵測或分類樣本上之缺陷或材料之一或多個類型。
圖4a及圖4b分別係展示根據本發明之另一例示性特定實施例之一
電子感測器(例如上文參考圖3a所描述之感測器310)之一簡化像素400的分解透視圖及組合透視圖。類似於上文所描述之像素，像素400較佳地具有約200μm至約250μm之間的一大小(標稱橫向尺寸)。
參考圖4a，類似於上文所提及之該等像素特徵，像素400包含：一p型電子敏感層457A；一n型埋入式通道層455，其安置於p型電子敏感層457A上方；一n+浮動擴散區FD，其形成於n型埋入式通道層455中；一放大器410；及一選用純硼層460，其安置於p型電子敏感層457A下方。
埋入式通道層455及電子敏感層457A安置於一磊晶矽層457中，使得埋入式通道層455之一上層面與磊晶矽層457之一頂部(第一)表面457-S1重合(形成磊晶矽層457之頂部(第一)表面457-S1)，且電子敏感層457A包括安置於埋入式通道層455與磊晶矽層457之一底部(電子敏感)表面457-S2之間的磊晶矽層457之一部分。磊晶矽層457具有較佳地在約10μm至約100μm之間的一厚度，且輕微p摻雜使得在一實施例中，電阻率在約10Ω．cm至約2000Ω．cm之間。一較厚磊晶層提供更大機械強度，但可產生更大暗電流。厚於約20μm或約30μm之一層需要一較低摻雜位準(較高電阻率)來在矽之塊體中維持一全空乏狀態。過低之一摻雜位準並非較佳的，因為其將導致一較高暗電流。
藉由使用已知技術之n型摻雜擴散而在磊晶矽層457之頂面457-S1下方產生埋入式通道層455。埋入式通道層455之摻雜濃度必須為大於磊晶矽層457中之摻雜濃度的數量級，使得磊晶矽層457在操作期間係全空乏的。在一較佳實施例中，埋入式通道層455中之n型摻雜劑之濃度係在約1016cm-3至約5×1016cm-3之間。
浮動擴散區FD包括安置於埋入式通道層455中之一相對較小n+摻雜區域，其經組態以回應於入射回散射或二次電子而收集像素400中所產生之電子。在一較佳實施例中，浮動擴散區FD具有約1μm至約5
μm之間的一標稱橫向大小，且浮動擴散區FD中之n型摻雜劑之濃度係在約1019cm-3至約1021cm-3之間。使用已知技術來形成至浮動擴散區FD之一連接以將儲存電荷傳輸至放大器410。
純硼層460較佳地沈積於磊晶矽層457之背面或底面457-S2上。硼層460較佳地在約2nm至約10nm之間厚，諸如約5nm之一厚度。如美國專利申請案13/792,166(如上文所引用)中所解釋，在硼沈積程序期間，一些硼擴散數奈米至磊晶矽層457中以形成相鄰於純硼層460之一薄的非常高摻雜p+層。此p+層對感測器之最佳操作而言很重要。此p+層產生驅動電子朝向埋入式通道455之一電場，減小來自磊晶矽層457之背面的暗電流，且增加矽表面之傳導性以允許感測器依高入射電子電流以及低電流運行。在一實施例中，在純硼層460之沈積期間，允許額外硼擴散至矽中。此可藉由若干方法之一者而完成。在一例示性方法中，沈積比最終所要厚度厚之硼層(例如，當需要一5nm最終厚度時，可沈積一6nm至8nm層)，且接著藉由使感測器保持於沈積溫度或一更高溫度(諸如，在約800℃至約950℃之間)處達數分鐘而允許硼擴散至矽磊晶層457中。在另一例示性實施例中，可將數奈米厚之硼層沈積於矽上，接著，可在沈積溫度或一更高溫度處驅入硼，且接著可沈積硼之最終所要厚度(諸如5nm)。
根據本實施例之一態樣，放大器410形成於一長形p井區域459中及長形p井區域459上方，p井區域459自頂面457-S1垂直延伸至電子敏感層457A中，且自相鄰於像素之中央區域C之一點向外延伸(即，朝向n型埋入式通道層455之外周邊邊緣455-OPE)。應注意，為描述目的，圖4a中將p井區域459展示為與矽磊晶層457分離，但事實上，p井區域459包括矽磊晶層457之一p型摻雜區域。在替代實施例中，p井459完全含於像素400之方形周邊邊界內，或延伸越過周邊邊界(例如，至一相鄰像素中)。在一實施例中，藉由植入具有實質上高於矽
磊晶層457中之摻雜劑濃度之一濃度的硼而形成p井459，且接著使放大器410之各種電晶體之n型通道區域412形成於p井459中，藉此p井459用於防止電子自磊晶矽層直接遷移至通道區域412中。在一實施例中，p井在浮動擴散區及像素重設電晶體之通道區域下方延伸(如下文參考圖7所討論)以防止電子自磊晶矽層直接遷移至浮動擴散區中。
如圖4a中所指示，一或多個介電層454覆蓋於埋入式通道上。介電層454可包括一單個二氧化矽層、二氧化矽層之頂部上之氮化矽層、或二氧化矽層之頂部上之氮化矽層之頂部上之氧化矽層。個別層厚度可在約20nm至約50nm之間。
根據另一態樣，像素400進一步包含一電阻閘極451，其包括安置於(若干)介電層454上且經組態以覆蓋上表面457-S1之大部分的一或多個多晶矽或非晶矽閘極結構470。如圖4a中所指示，電阻閘極451包含一外周邊邊緣451-OPE，其實質上與像素400之周邊對準(即，大體上與埋入式通道層455之外周邊邊緣455-OPE對準)，且界定一中央開口451-CO，使得電阻閘極451之一內周邊邊緣451-IPE(即，閘極結構470之內邊緣)實質上包圍中央像素區域C且與中央像素區域C橫向間隔開(例如圖4b中所指示)。在一實施例中，閘極結構470包括多晶矽，其具有一相對較輕之摻雜位準(例如，具有高於約30Ω/cm之一電阻率)，使得當在內周邊邊緣451-IPE與外周邊邊緣451-OPE之間施加一減小電位差時，電阻閘極451產生一相關聯電場，該電場依下文參考圖5a及圖5b中所描述之方式使埋入式通道層455中之電子偏壓朝向像素之中央區域C。為促進操作電阻閘極451使得電子自像素400之所有周邊橫向區域偏壓朝向中央區域C以由浮動擴散區FD收集，電阻閘極451亦包含分別沿著且相鄰於外周邊邊緣451-OPE及內周邊邊緣451-IPE安置於閘極結構470上之長形導體(例如金屬導線)471及472。如下文所描述，將相對於長形導體472之一負電位施加至長形導體471，諸
如-5V之一電壓。導體471與472之間的所得電位差在閘極結構470中之一實質徑向方向上產生一減小電位(即，在內周邊邊緣451-IPE與外周邊邊緣451-OPE之間)，該減小電位驅動埋入式通道中之電子(參閱圖4b)朝向浮動擴散區FD。至閘極結構470之額外連接可提供於導體471與472之間且保持具有介於施加至導體471及472之電位中間之電位以便修改電阻閘極451中之電位梯度。可在名稱為「Inspection System Using BackSide Illuminated Linear Sensor」且由Armstrong等人於2007年5月25日申請之美國專利申請案11/805,907中找到關於電阻閘極451之組成的額外細節。此專利申請案之全文以引用的方式併入本文中。
根據另一態樣，像素400進一步包含一或多個選用之額外閘極結構，其等安置於電阻閘極451與浮動擴散區FD之間以將電子進一步驅動至浮動擴散區FD上或控制何時將該等電子收集/累積於浮動擴散區FD上。例如，像素400包含一C形高度摻雜多晶閘極結構453，其安置於介電層454上及電阻閘極451之內周邊邊緣451-IPE內。可將恆定或切換電壓施加至閘極結構453以控制及確保電荷自電阻閘極451下方之埋入式通道層455之部分有效率地轉移至浮動擴散區FD。在下文參考圖5a及圖5b所描述之一實施例中，利用閘極結構453作為一加總閘極，在重設期間將一低電壓(諸如0V(相對於底面457-S2或硼層460)施加至該加總閘極，且在讀出期間將一高電壓(諸如10V)施加至該加總閘極。除加總閘極453之外，一或多個額外閘極(諸如一緩衝閘極、一轉移閘極及一輸出閘極)亦可由放置於電阻閘極451與浮動擴散區FD之間的相關聯額外閘極結構形成。此等閘極在CCD技術中已為吾人所熟知且可在此電子感測器中依一類似方式操作。參閱(例如)J.R.Janesick之「Scientific Charge-Coupled Devices」，SPIE Press，2001年，第156頁至第165頁。
圖4b展示一部分組合狀態中之簡化像素400。如圖中所指示，像
素400之大部分(即，頂面457-S1之大部分)由形成電阻閘極451之非晶矽或多晶矽閘極結構470覆蓋。為繪示目的，將p井區域459上方之暴露區域(由虛線框指示)指示為空的，但事實上，該暴露區域包含與形成放大器410及一重設電晶體RT之電晶體相關聯之各種連接結構及閘極。下文參考圖7來提供此等結構及閘極之一例示性佈局。在一實施例(圖中未展示)中，加總閘極453與電阻閘極451之內周邊邊緣451-IPE重疊(即，在電阻閘極451之內周邊邊緣451-IPE上延伸且由一適合絕緣體分離以使加總閘極453及電阻閘極451之內周邊邊緣451-IPE保持電隔離)。此重疊配置防止兩個閘極結構之間的間隙下方之矽中之邊緣電場。此等邊緣場可使電子困於埋入式通道中或引起電子在非預期方向上移動。
圖5a及圖5b係展示一例示性偵測/讀出循環(操作)期間之像素400的簡化橫截面圖，其中圖5a描繪將浮動擴散區重設至一重設電壓(即，OS400等於一重設電壓位準VRST)期間之一時間T0處或將浮動擴散區重設至該重設電壓之後之一即時時間T0處之像素400，且圖5b描繪依上文所描述之方式讀出輸出信號OS400時(即，OS400等於由在時間T0與T1之間累積於浮動擴散區FD上之電子之數目判定之一電壓位準VFD時)之一隨後時間T1處之像素400。應注意，圖5a及圖5b中所展示之個別層未按比例繪製，而是經放大以更清楚地展示該等個別層。
參考圖5a，較佳地使由純硼層460塗覆之背面保持具有類似於電阻閘極之外邊緣的一電位(諸如，在該實例中為0V)。由於硼係導電的且由於直接位於純硼層460下方之矽高度摻雜有硼，所以背面可為充分導電的，使得連接至其之一或若干位置處提供一足夠低阻抗之路徑以依高入射電流(諸如，約10nA至約50nA之一電流)操作感測器。由此等電位差形成之電場驅動由透過純硼層460入射於感測器上之回散射或二次電子產生於磊晶矽(電子敏感)區域457A中之電子(諸如
E460)朝向埋入式通道455，如由電子上之箭頭所繪示。由導體471及472將一電位差施加至像素400之外邊緣與閘極結構470之內邊緣之間的電阻閘極451。在一實例中，由導體471將0V施加至外邊緣，且由導體472將5V施加至內邊緣，如圖中所展示。閘極結構470中之所得電位差產生一電場，該電場驅動安置於埋入式通道455中之電子(諸如E451)朝向像素400之中央(即，引起此等電子朝向浮動擴散區FD移動)。
在圖5a及圖5b所描繪之實例中，使用加總閘極453來控制電子且將該等電子驅動至浮動擴散區FD中。例如，如圖5a中所指示，當阻斷電子至浮動擴散區FD之轉移(例如，在重設期間)時，施加至加總閘極之電壓顯著低於施加至導體472之電壓，藉此電場防止電子容易地流動至浮動擴散區FD且引起該等電子累積於472下方之埋入式通道455中(如由電子E451所指示)。相反地，如圖5b中所指示，當將電子轉移至浮動擴散區FD(例如，正好在讀出之前)時，加總閘極453接收一相對較高之正電位(相對於施加至導體472之電壓，例如10V，其相對於施加至導體472之5V，如圖中所展示)以引起導體472下方之電子(諸如E453)朝向浮動擴散區FD移動。由於浮動擴散區FD充當一電容器，所以在讀出時浮動擴散區FD上之電壓VFD隨著更多電荷(電子)累積而變得更負。對於小信號，電壓VFD之變化與累積電荷成比例(即，浮動擴散區FD之電容實質上係恆定的)，但隨著電荷量增加，電容變化及電壓增大不再係線性的。雖然線性體系中之操作通常係較佳的，但在一實施例中，可使用一非線性體系中之操作來壓縮一高動態範圍信號。由於敏感度(電荷轉電壓轉換率)及速率取決於較小之浮動擴散區FD之電容，所以一般較佳地使浮動擴散區FD保持與實際一樣小且使連接至浮動擴散區FD之結構(其包含重設電晶體之通道及至電晶體M1之閘極的連接)之大小(及因此電容)最小化。
應注意，上文實例中所引用之電壓值僅為實例。可使用不同值，且最佳值取決於包含感測器之操作之所要速率、一或多個閘極之幾何形狀、摻雜分佈及(若干)介電層454之厚度的諸多因數。亦應注意，通常便於將一感測器之背側(即，電子敏感側)界定為0V(應注意，若使電子偵測器在除接地之外之某一電位處浮動，則此電壓可遠離接地電位)，且導體471將較佳地連接至一類似電位。
在一替代實施例中，不是切換重設電晶體及各像素之各種閘極上之電壓，而是使重設電晶體及各種閘極保持具有固定電位，使得磊晶矽(電子敏感)區域457A中所產生之電子可連續流動至浮動擴散區FD。在此模式中，必須使重設閘極RG(圖3b)上之電壓保持為引起重設電晶體RT處於一高電阻、部分導電狀態(諸如，約500kΩ至數個MΩ之間的一通道電阻)中而非「切斷」(其對應於數百個MΩ或更高之一通道電阻)或「接通」(其對應於數個kΩ或更低之一通道電阻)中之一電壓。
在此實施例中，必須使電阻閘極451之內周邊邊緣與浮動擴散區FD之間的一或若干閘極各保持具有依次變高電壓(全部高於導體472之電壓)，使得埋入式通道455中之電子將被驅動朝向浮動擴散區FD。例如，若導體472具有5V之一電位，則可使加總閘極453保持具有6V之一電壓。若電阻閘極451之內周邊邊緣與加總閘極453之間存在另一閘極(圖中未展示)，則可使該另一閘極(例如)保持具有6V且使加總閘極453保持具有7V。必須使重設汲極RD保持具有顯著大於最內閘極(諸如加總閘極453)之一正電壓以便使浮動擴散區FD保持具有相對於所有閘極之一顯著高電位以吸引埋入式通道中之電子。例如，可使重設汲極RD保持具有15V。
應易於瞭解，重設電晶體RT之通道及浮動擴散區FD之電容形成一RC時間常數，其判定在電子到達浮動擴散區FD之後浮動擴散區FD
上之一電壓如何快速地衰減回至重設汲極RD之電壓。例如，若類比轉數位轉換器依100MHz(即，每10ns一次)對各像素進行取樣，則約20ns或約30ns之一RC時間常數可為適當的。在此實例中，若浮動擴散區之電容係約10fF，則重設閘極RG之電壓應經設定使得重設電晶體RT之通道之電阻係約2.5MΩ以便給出約25ns之一時間常數。
可由本文中所揭示之感測器進行此實施例，因為各像素連接至其自身類比轉數位轉換器。在一習知二維CCD或CMOS影像感測器中，需要儲存電荷且在類比轉數位轉換器之數目小於像素之數目時連續讀出電荷。此外，習知CMOS影像感測器使電晶體及閘極與表面通道而非埋入式通道一起使用。與埋入式通道相比，表面通道產生雜訊且無法無損失地轉移小電荷。
圖6係展示一部分像素400A的一簡化平面圖，且特定言之，展示根據本發明之一例示性特定實施例之包含由像素400A利用之一浮動擴散區FD、一放大器410A及一重設電晶體RT之一例示性佈局。在一實施例中，像素400A實質上相同於上文所描述之像素400(即，其中浮動擴散區FD位於像素400A之一中央區域中)，因此，為簡潔起見，省略像素400A之未繪示部分。在圖6中，摻雜區域(例如浮動擴散區FD)由點型陰影區域指示，導電結構(例如多晶矽或金屬)由斜線區域指示，且垂直金屬通孔由包含「X」符號之方框指示。應注意，各種放大器多晶矽或金屬結構係分離的(即，不鄰接)，且使用標準技術來圖案化及互連各種放大器多晶矽或金屬結構。在此實例中，重設電晶體RT直接安置於浮動擴散區FD下方，且放大器410A包含經連接且依類似於上文參考圖3b所描述之方式的一方式運行之電晶體M1、M2及M3。為清楚起見，省略與圖6中所展示之結構相關聯之額外連接及通孔。
參考圖6之上部分，將浮動擴散區FD安置成相鄰於p井區域
459A，p井區域459A依上文所描述之方式形成且包含與重設電晶體RT及放大器410A之電晶體M1至M3相關聯之各種n型通道區域。例如，重設電晶體RT包含一N型通道區域412ART，其安置於直接位於浮動擴散區FD下方且連接至浮動擴散區FD之p井區域459A中且接收重設電壓RD，且包含由重設閘極信號RG控制之一閘極結構。電晶體M1包含安置於p井區域459A中之重設電晶體RT下方緊接處之一N型通道區域412AM1，且包含：一閘極結構，其連接至浮動擴散區FD；一汲極結構，其連接至系統電壓VOD；及一源極結構，其連接至電晶體M2之一汲極結構及電晶體M3之一閘極結構。電晶體M2包含安置於p井區域459A中之電晶體M1下方緊接處之一N型通道區域412AM2，且包含連接至接地之閘極結構及源極結構。電晶體M3包含安置於p井區域459A中之電晶體M2下方緊接處之一N型通道區域412AM3，且包含：一汲極結構，其連接至系統電壓VOD；及一源極結構，其用於在類似於參考圖3c所展示及所描述之配置的一配置中藉由一金屬墊或焊料球/焊料凸塊406而將像素400A之一輸出信號OS400A傳輸至一相關聯類比轉數位轉換器。應注意，用於OS之金屬墊可位於遠離像素400A之中央的一位置處，且在一實施例中，可覆蓋於一或多個相鄰像素之部分上。
在一實施例中，重設電晶體RT經控制以使用具有足夠大之正值的一重設閘極電壓RG來使浮動擴散區FD放電至重設電壓RD以接通重設電晶體RT。RD應具有比施加至各種像素閘極(例如上文參考圖4a及圖4b所描述之電阻閘極451及加總閘極453)之電壓大之正值。例如，參考圖5b中所展示之實例(其中使用10V來控制加總閘極453)，重設汲極電壓RD可具有約15V至約20V之間的一電壓值。需要週期性地接通重設電晶體RT以使已累積於浮動擴散區FD中之電子放電。當撞擊像素之入射電子電流較小時，可無需在每次讀出像素時使浮動擴散
區放電(重設浮動擴散區)。當入射電流較高時，需要在每一像素時脈週期重設浮動擴散區FD。
圖7展示根據本發明之另一實施例而配置之一部分簡化例示性感測器700，且繪示一替代佈局圖案，其中像素740-1之p井區域759-1延伸至否則由一相鄰像素740-2佔據之空間中，且由像素740-1利用之至少一控制信號連接至越過相鄰像素740-2之一信號線719-21。此實例中所討論之p井區域及信號線依類似於上文分別參考圖4a及圖3a所額外詳細討論之p井區域459及信號線319之一方式形成及運行。應注意，金屬線束719-1及719-2在所有其他結構上延伸，藉由硼磷矽酸鹽玻璃層或其他介電材料而與下伏多晶矽結構(例如電阻閘極770-1)分離，且藉由金屬通孔(圖中未展示)而連接至下伏結構。亦應注意，為清楚及簡潔起見，圖7中省略上文所描述之像素740-1及740-2之若干結構。
如上文所提及，除中央區域(即，用於允許存取浮動擴散區)及其中形成一p井之區域之外，用於在各像素中產生電阻閘極(及上文所討論之任何額外閘極，諸如加總閘極453)之非晶或多晶閘極結構基本上完全覆蓋像素區域。在上文參考圖4a及圖4b所描述之實例中，p井區域459完全安置於各像素之方形邊界內，因此，電阻閘極及加總閘極完全圍繞像素400之剩餘周邊延伸。然而，在一些情況中，M3放大器電晶體需要引起其延伸超過下像素邊界之一寬度。
為容納延伸之M3電晶體形狀，感測器700之像素經組態以與一相鄰像素共用其空間之一部分。明確言之，為提供空間用於其自身長形p井區域759-1及自上方像素(圖中未展示)向下延伸之p井區域759-0之部分兩者，像素740-1之電阻閘極結構770-1形成為一大體上呈「H」形之圖案。類似地，像素740-2之電阻閘極結構770-2形成為相同「H」形圖案以容納p井759-1之下部分及p井區域759-1之上部分。
亦如上文所討論，感測器700之各列中之像素共用沿整列延伸至一周邊定位控制電路(圖中未展示)之共同信號線。在圖7所展示之情況中，信號線束719-1在包含像素740-1之列上延伸，且信號線束719-2在包含像素740-2之列上延伸。歸因於p井區域延伸至相鄰像素中，在一些情況中，有效率地提供來自在一相鄰像素上延伸之信號線束的信號連接。例如，信號線719-21藉由導體719-21A而連接至安置於p井區域759-1中之一電晶體結構(圖中未展示)，藉此將一信號(例如0V/接地)自越過相鄰像素740-2之信號線束719-2提供至像素740-1。類似地，信號線束719-1之信號線719-11將一信號提供至安置於p井區域759-0中之一電晶體結構(圖中未展示)。
圖7亦描繪像素740-1及740-2中之焊料凸塊/焊料球706-1及706-2之一較佳位置(即，位於各像素區域之左下四分之一中)。應注意，像素740-1及740-2中之焊料凸塊/焊料球706-1及706-2之所描繪大小大體上準確用於一250μm標稱橫向(例如對角)像素大小及一標準焊料凸塊/焊料球。在具有不同大小像素或不同大小焊料球或焊料凸塊之替代實施例中，墊及像素之相對大小可顯著不同於圖7中所繪示之相對大小。
在一實施例中，本文中所描述之電子偵測器亦可偵測X射線。若由樣本發射之一X射線具有足夠能量(諸如約1keV或更高之一能量)，則其可在被吸收於待偵測之電子感測器中時產生足夠電子。
本文中所描述之系統及方法可與下列各者中所描述之系統及方法之任何者一起使用：名稱為「Tilt-Imaging Scanning Electron Microscope」且由Jiang等人於2013年3月18日申請之美國公開專利申請案2014/0151552；名稱為「Auger Elemental Identification Algorithm」且由Neill等人於2013年6月7日申請之美國公開專利申請案2013/0341504；名稱為「Charged-particle energy analyzer」且由
Shadman等人於2011年3月17日申請之美國公開專利申請案2011/0168886；及名稱為「Use of design information and defect image information in defect classification」且由Abbott等人於2009年2月16日申請之美國公開專利申請案2010/0208979。所有此等申請案以引用的方式併入本文中。
上文所描述之本發明之結構及方法之各種實施例僅繪示本發明之原理且不意欲將本發明之範疇限制於所描述之特定實施例。例如，一像素內之結構之大小、形狀及佈局可顯著不同於本文中所展示之大小、形狀及佈局。例如，一單一像素中之放大器可包括一個、兩個或三個級。可使用更多或更少閘極來控制電荷至浮動擴散區之轉移。電子偵測器內之ASIC可進一步包括一FPGA或一數位信號處理器以實施用於處理或分析來自偵測器之信號的演算法。ASIC亦可包含串列傳輸器電路及/或串列接收器電路以將資料發送至一影像處理電腦及/或接收命令。
因此，本文中所描述之掃描式電子顯微鏡、感測器及方法不意欲受限於所展示及所描述之特定實施例，而是應被給予與本文中所揭示之原理及新穎特徵一致之最廣範疇。
Claims (21)
- 一種掃描式電子顯微鏡(SEM)，其包括：一電子源，其經組態以產生一原電子束；一電子光學系統，其經組態以聚焦該原電子束，且使該原電子束掃描一樣本之一區域；一第一固態偵測器，其經組態以回應於該原電子束而偵測自該樣本發射或散射之入射電子，且根據該等偵測入射電子而產生一第一影像資料信號；一電腦，其經組態以根據自該第一固態偵測器接收之該第一影像資料信號而產生該樣本之該區域之一影像，其中該第一固態偵測器包含一電子感測器，該電子感測器包括：一p型電子敏感層，其經組態以回應於透過該電子敏感層之一第一表面進入該電子敏感層之各該入射電子而產生多個電子；一n型埋入式通道層，其安置於該電子敏感層之一第二表面上且經組態以收集由該電子敏感層產生之該多個電子之至少部分；一n+浮動擴散區，其安置於該埋入式通道層中且經組態以累積由該埋入式通道層收集之該等電子之至少部分，使得該浮動擴散區之一電壓與累積於該浮動擴散區上之該等電子之一數目成比例變化；及一放大器，其經組態以根據該浮動擴散區之該電壓而產生一輸出信號，其中該電子敏感層、該埋入式通道層、該浮動擴散區及該放大器安置於一單一整合半導體結構上。
- 如請求項1之SEM，其中該電子感測器進一步包括一純硼層，該純硼層安置於該電子敏感層之該第一表面上，使得該入射電子在進入該電子敏感層之前穿過該純硼層。
- 如請求項1之SEM，其中該第一固態偵測器經定位使得該入射電子包括一回散射電子，且該第一固態偵測器包含用於數位化該輸出信號以產生該第一影像資料信號之一第一類比轉數位轉換器，其中該SEM進一步包括一第二固態偵測器，該第二固態偵測器包含：一第二電子感測器，其經組態以回應於該原電子束而偵測自該樣本發射之二次電子；及一第二類比轉數位轉換器，其產生一第二影像資料信號，其中該電腦進一步經組態以自該第二固態偵測器接收該第二影像資料信號，且自該第一影像資料信號及該第二影像資料信號產生該樣本之該區域之該影像。
- 如請求項3之SEM，其中該第一固態偵測器進一步包括一信號處理電路，該信號處理電路經組態以產生具有一數位資料值之該第一影像資料信號，該數位資料值對應於回應於該入射電子而產生之該輸出信號之一電壓位準，藉此該第一影像資料信號指示該入射電子之一近似能量。
- 如請求項4之SEM，其中該電腦進一步經組態以基於由該第一固態偵測器偵測之該等入射電子之能量及由該第二固態偵測器產生之該第二影像資料信號而判定位於該樣本之該區域中之一缺陷之存在及該缺陷之一類型之至少一者。
- 如請求項4之SEM，其中該第一固態偵測器及該第二固態偵測器之至少一者包括在該單一整合半導體結構上安置成一陣列之多個像素，其中該多個像素之各像素包含一相關聯之該p型電子敏感層、一相關聯之該n型埋入式通道層、一相關聯之該n+浮動擴散區及一相關聯之該放大器，且其中該各像素具有約250μm或更小之一標稱橫向大小尺寸。
- 如請求項5之SEM，其進一步包括一平台，該平台經組態以支撐具有一樣本類型之該樣本，該樣本類型包含一未經圖案化半導體晶圓、一經圖案化半導體晶圓、一主光罩及一光罩之一者，其中該平台進一步經組態以在檢查期間定位該樣本。
- 一種多像素電子偵測器，其包括：一陣列之電子敏感像素，其製造於至少一矽結構上，其中各電子敏感像素包括：一p型電子敏感區域，其經組態以回應於透過一電子敏感表面進入該電子敏感區域之入射電子而產生多個電子，一浮動擴散區，其經組態以收集由該電子敏感區域產生之該多個電子之至少部分，一n型埋入式通道層，其安置於該電子敏感區域上且經組態以將由該電子敏感區域產生之該多個電子之至少部分傳輸至該浮動擴散區，及一放大器，其安置於該至少一矽結構上且經組態以產生具有一位準之一輸出信號，該位準由該浮動擴散區上所收集之該多個電子之一數目判定；及多個類比轉數位轉換器，其等製造於該至少一矽結構上，其中該多個類比轉數位轉換器之各者經可操作地耦合以接收由該陣列之像素之一相關聯像素產生之一相關聯輸出信號。
- 如請求項8之多像素電子偵測器，其進一步包括安置於該至少一矽結構之一電子敏感表面上之一純硼塗層。
- 如請求項8之多像素電子偵測器，其中各該像素之該浮動擴散區位於該各像素之一中央區域中，及其中各該像素具有約250μm或更小之一標稱橫向大小尺寸。
- 如請求項8之多像素電子偵測器，其中將該陣列之電子敏感像素製造於一第一矽結構上，且將該多個類比轉數位轉換器製造於一第二矽結構上，其中各該像素藉由一相關聯焊料球而電及機械連接至一相關聯之該類比轉數位轉換器。
- 如請求項11之多像素電子偵測器，其進一步包括電及機械連接至該第一矽結構及該第二矽結構之至少一者的一基板。
- 如請求項8之多像素電子偵測器，其中該多像素電子偵測器進一步包括下列之一者：一處理器，其經組態以基於自該電子敏感像素傳輸之影像資料而判定一入射電子之一近似能量；一光纖傳輸器；及一串列傳輸器。
- 如請求項9之多像素電子偵測器，其中各該像素之該浮動擴散區位於該各像素之一中央區域中，及其中各該像素進一步包括一電阻閘極，該電阻閘極包含至少一多晶矽結構，該至少一多晶矽結構安置於該n型埋入式通道層之一上表面上且經組態使得該多晶矽結構之一外周邊邊緣實質上與該n型埋入式通道層之一外周邊邊緣對準，該多晶矽結構界定一中央開口，使得該多晶矽結構之一內周邊邊緣實質上包圍該中央區域C且與該中央區域C間隔開；及其中該多像素電子偵測器進一步包括一控制電路，該控制電路經組態以產生該多晶矽結構之該內周邊邊緣與該外周邊邊緣之間的一電位差，使得該電阻閘極在該n型埋入式通道層中產生一第一電場，該第一電場引起該n型埋入式通道層中之電子朝向該浮動擴散區移動。
- 如請求項14之多像素電子偵測器，其中各該像素進一步包括：一長形p井區域，其自該n型埋入式通道層之該上表面延伸至該p型電子敏感層中，且自該中央區域之一周邊延伸朝向該n型埋入式通道層之該外周邊邊緣，其中該放大器包含安置於該長形p井區域中之複數個通道區域。
- 如請求項15之多像素電子偵測器，其中各該像素進一步包括至少部分安置於該電阻閘極之該內周邊邊緣內之一第二多晶矽閘極結構，該至少一第二多晶矽閘極結構具有與該中央像素區域間隔開之一內周邊邊緣，及其中該控制電路進一步經組態以將一控制信號施加至該第二多晶矽閘極結構，使得該第二多晶矽閘極結構產生一第二電場，該第二電場將該n型埋入式通道層中及該第二多晶矽閘極結構下方之電子驅動至該浮動擴散區中。
- 如請求項14之多像素電子偵測器，其中該控制電路進一步經組態以將一固定電位施加至該純硼塗層，使得該純硼塗層產生一第三電場，該第三電場驅動安置於該p型電子敏感層中之電子朝向該埋入式通道。
- 一種電子感測器像素，其包括：一磊晶矽層，其包含：一n型埋入式通道層，其形成該磊晶矽層之一第一表面；一p型電子敏感層，其安置於該磊晶矽層之該埋入式通道層與一相對第二表面之間；及一浮動擴散區，其安置於該埋入式通道層中之該像素之一中央區域相鄰處；及一電阻閘極，其包含至少一閘極結構，該至少一閘極結構安置於該第一表面上且經組態使得該閘極結構之一外周邊邊緣實質上與該埋入式通道層之一外周邊邊緣對準，該閘極結構界定一中央開口，使得該閘極結構之一內周邊邊緣實質上包圍該中央區域且與該中央區域間隔開，其中該埋入式通道層及該p型電子敏感層經組態使得該p型電子敏感層回應於各入射電子而產生多個電子，且使得該產生之多個電子被驅動至該埋入式通道層中，及其中該電阻閘極經組態使得當在該閘極結構之該內周邊邊緣與該外周邊邊緣之間施加一減小電位差時，該電阻閘極產生一第一電場，該第一電場引起該n型埋入式通道層中之電子朝向該浮動擴散區移動。
- 如請求項18之電子感測器像素，其進一步包括安置於該磊晶矽層之該第二表面上之一硼層。
- 如請求項18之電子感測器像素，其進一步包括：一長形p井區域，其自該n型埋入式通道層之該上表面延伸至該p型電子敏感層中，且自該中央區域之一周邊延伸朝向該n型埋入式通道層之該外周邊邊緣；及一放大器，其包含安置於該長形p井區域中之複數個n型通道區域，該放大器可操作地連接至該浮動擴散區且經組態以根據轉移至該浮動擴散區之該所產生多個電子之一數目而產生一輸出信號。
- 如請求項18之電子感測器像素，其進一步包括：一或多個介電層，其等安置於該第一表面與該電阻閘極之間；及至少一第二閘極結構，其安置於該一或多個介電層上且至少部分安置於該電阻閘極之該內周邊邊緣內，其中該電阻閘極、該第二閘極結構及該浮動擴散區經組態使得當將該減小電位差施加至該浮動閘極且將一控制信號施加至該第二多晶矽結構時，該第二多晶矽結構產生一第二電場，使得由藉該電阻閘極而偏壓朝向該中央像素區域之該所產生多個電子被驅動至該浮動擴散區中。
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