本発明は、半導体の検査およびレビューのシステム用のセンサを改良したものに関する。以下の説明は、特定の用途およびその要求事項との関連で提示した本発明を、当業者が実施できるようにするために示してある。本明細書では、「top」、「bottom」、「over」、「under」、「upper」、「upward」、「lower」、「down」、「downward」などの方向を示す用語は、説明する目的で相対位置を示すものであり、絶対的な座標系を指定するものではない。さらには、接着剤、ハンダ、または他の相互接続によって接続されていた2つの別々の半導体構造体(たとえば、同じシリコンウェーハからの2つの「チップ」)と区別して、単一製造プロセス(たとえば、チョクラルスキー結晶成長、スパッタ堆積、プラズマ蒸着、または化学蒸着)において全体として形成される連続半導体材料(たとえばシリコン)基板を説明するために、「一体型半導体構造体」という語句が、本明細書において使用される。好ましい実施形態に対する様々な修正形態が当業者には明白になるはずであり、本明細書において定義される一般的原理を他の実施形態に適用してもよい。したがって、本発明は、図示して説明する特定の実施形態に限定されるものではなく、本明細書において開示される原理および新規な特徴と一致する最も広い範囲と調和するものである。
図1には、例示的な走査型電子顕微鏡(SEM)100が示してあり、これは、半導体ウェーハ、レチクル、またはフォトマスクなどの試料131を検査またはレビューするように構成された、検査システムまたはレビューシステムと呼ばれている。SEM100は一般に、電子銃(源)140、上段部141および下段部142を含む電子光学系142、試料131を支持し、これを位置決めするステージ130、およびシステムコンピュータ160を備える。
一実施形態では、電子銃140は、熱電界放出カソードもしくはショットキーカソード、単結晶タングステンカソード、またはLaB6カソードなどのカソード101、ならびに引出し電極および集束電極102を備える。電子銃140はさらに、磁気レンズ(図示せず)を備えてもよい。電子銃140は、所望のビームエネルギーおよびビーム電流を用いて1次電子ビーム150を生成する。
電子光学系の上段部141は、1つ以上の集光レンズ107を備え、これが1次ビームを縮小して、試料131上に小さいスポットを生成する。一般に、試料をレビューするために高解像度の画像を生成するには、約1nmまたは数nmのスポットサイズが好ましい。試料の検査には、これより大きいスポットサイズを使用して、さらに迅速に試料131をスキャンしてもよい。スポットサイズが100nm程度以上のときは、単一の集光レンズ107で事足りる場合があるが、スポットサイズが数十nm以下の場合は2つ以上の集光レンズが通常は必要になる。集光レンズ107は、磁気レンズ、静電レンズ、またはその両方を含んでもよい。上段部141はまた、1つ以上のデフレクタ105を備えてもよく、これが試料131の領域全体にわたって1次電子ビームをスキャンする。デフレクタ105は、図に示すように集光レンズ107の両側に配置してもよく、または集光レンズ107の内部(図示せず)もしくは集光レンズ107の後に配置してもよい。デフレクタ105は、静電デフレクタ、または磁気デフレクタと静電デフレクタの組合せを備えてもよい。一実施形態では、上段部141にデフレクタがなくてもよい。その代わりに、全てのデフレクタを下段部142に収容してもよい。
下段部142は、試料131上の小さいスポットに1次電子ビームを集束するための最終(液浸)レンズ110を備える。最終レンズ110は、(図に示すような)磁気レンズ、または磁気レンズと静電レンズ(図示せず)の組合せを含んでもよい。試料131に小さいスポットサイズを実現するために、最終レンズ110は、試料131に近接して配置され、その結果、試料はレンズの磁界内に完全に入り込む。これにより、試料131上の電子スポットの収差を低減することができる。下段部142はまた、デフレクタ109を備え、これが、(存在する場合には)デフレクタ105とともに動作して、試料131の領域全体にわたって1次電子ビームをスキャンする。
試料131は、ステージ130上に配置されて、電子カラムの真下の試料131の様々な領域の動きを容易にする。ステージ130は、X−YステージまたはR−θステージを備えてもよく、一実施形態では、集積回路業界によって通常レビューされる数多くの試料タイプ(たとえば、パターン付けされていない半導体ウェーハ、パターン付けされた半導体ウェーハ、レチクル、またはフォトマスク)を支持し、これを位置決めするように構成される。好ましい実施形態では、ステージ130は、検査中に試料131の高さを調整して焦点を維持することができる。他の実施形態では、最終レンズ110を調整して焦点を維持することができる。実施形態によっては、焦点または高さのセンサ(図示せず)は、最終レンズ110上、またはそれに近接して取り付けて、試料131の高さを調整し、もしくは最終レンズ110の焦点を調整するための信号を供給してもよい。一実施形態では、焦点センサまたは高さセンサは光センサでもよい。
試料131の領域全体にわたって1次電子ビーム150が電子光学系によりスキャンされると、2次電子および後方散乱電子がその領域から放出される。2次電子は、電極120によって収集して加速し、2次電子検出器121に送ってもよい。「Apparatus and method for e−beam dark−field imaging」と題する、マスナゲッティ(Masnaghetti)らの米国特許第7,141,791号に、2次電子を収集し、加速し、かつ/または集束するための電子光学系が記載されている。この特許を、本願に引用して援用する。’791の特許に記述されているように、2次電子検出器用の電子光学系は、2次電子の軌跡に対するデフレクタ109の効果を少なくとも部分的に相殺するための、非スキャニング光学系を備えてもよい。本発明の実施形態によっては、非スキャニング光学系は必要でなく、これを省略してもよいが、それというのも、この非スキャニングは本明細書に記載の2次電子検出器内に含まれるASICによってほぼ実現できるからである。2次電子検出器121は、本明細書に記載の固体電子検出器のうちの1つなど、固体電子検出器であることが好ましく、検出された2次電子によって画像データ信号ID2を生成するように構成され、ここで、画像データ信号ID2は、コンピュータ160に転送され、これを利用して関連するスキャン済み試料領域の画像を生成し、それによって欠陥Dの外観検査が容易になる。本明細書に記載のシステムおよび方法とともに使用してもよい、2次電子を検出して分析するための他の電子光学系および検出器の構成ならびに方法が、「Apparatus and method for e−beam dark imaging with perspective control」と題する、レント(Lent)らの米国特許第7,838,833号、および「Apparatus and method for obtaining topographical dark−field images in a scanning electron microscope」と題する、ジェームズ(James)らの米国特許第7,714,287号に記載されている。これら特許の両方とも、本願に引用して援用する。
後方散乱電子は、122aおよび122bで示す検出器など、後方散乱電子検出器によって検出してもよく、この検出器は、本明細書に記載の固体電子検出器のうちの1つによって実施され、検出された後方散乱電子によって画像データ信号ID1を生成するように構成され、ここで、データ信号ID1は、コンピュータ160に転送され、またこれを利用して関連するスキャン済み試料領域の画像を生成する。後方散乱電子検出器は、位置122a(すなわち、最終レンズ110と試料131の間)など、試料131に可能な限り近接して配置されることが好ましい。しかし、試料131と最終レンズ110の間のギャップは、たとえば約2mm以下と狭くてもよく、また、たとえば焦点または高さのセンサでは隙間が必要となることがあり、したがって、後方散乱電子検出器を位置122aに配置するのは実用的ではないこともある。あるいは、後方散乱電子検出器は、試料131から最終レンズ110の極片のもう一方の側にある、122bなどの位置に配置してもよい。後方散乱電子検出器は、1次電子ビーム150を遮断してはならないことに留意されたい。後方散乱電子検出器は、中間に孔を有していてもよく、または、1次電子ビーム150の経路の周りに配置されて、後方散乱電子を効率的に取り込みながらその経路を遮断しないようになっている、複数の検出器(2つ、3つ、もしくは4つの別々の検出器)を備えてもよい。
試料131への1次電子ビーム150の入射エネルギーは、カソード101と試料131の間の電位差に依存する。一実施形態では、ステージ130および試料131をアース電位に近い状態に保持してもよく、カソード101の電位を変化させることによって入射エネルギーを調整してもよい。別の実施形態では、アースに対するステージ130および試料131の電位を変化させることによって、試料131への入射エネルギーを調整してもよい。いずれの実施形態においても、試料131へのアーク放電を回避するため、最終レンズ110ならびに後方散乱電子検出器122aおよび/または122bは全て、互いに近接した電位でなければならず、試料131およびステージ130の電位に近接した電位(たとえば、試料131およびステージ130に対して約1000V未満)でなければならない。このように電位差が小さいので、試料131からの後方散乱電子は、この試料から後方散乱電子検出器122aおよび/または122bまで、ほんのわずかの量しか加速されないか、または全く加速されないことになる。半導体試料によっては、その試料への損傷を回避するため、試料131への入射エネルギーが(たとえば約500eV〜2keVの間など)極めて低くてもよいので、後方散乱電子検出器122aおよび/または122bに入射するときの後方散乱電子のエネルギーは極めて低くなる。したがって、後方散乱電子検出器122aおよび122bが、単一の低エネルギー後方散乱電子(たとえば、約2keV以下のエネルギーを有する電子)から数多くの電子正孔対を生成することが、SEMの感度にとって重要である。従来のシリコン検出器では、シリコンの表面上に自然酸化物などの薄い酸化物のコーティングを有することが避けられず、これによって、約2keVを下回るエネルギーを有するほとんどの電子がシリコンに到達するのを阻止されるか、または代替的に(Alなどの)薄い金属コーティングを表面上に有し、これによって、入射する低エネルギー電子のかなりの割合が散乱および吸収される。好ましい一実施形態では、本明細書に記載の固体電子検出器は、ピンホールのない純粋なホウ素コーティングをその表面上に有する。ピンホールのない純粋なホウ素コーティングによって、シリコンの酸化が防止され、(エネルギーが1keV未満の電子を含む)低エネルギー電子の効率的な検出が可能になる。ピンホールのない純粋なホウ素コーティングでシリコン検出器を作製するための方法、およびそうした検出器の設計が、2013年3月10日にチャーン(Chern)らによって出願された「Back−illuminated Sensor With Boron Layer」と題する、米国公開特許出願第2013/0264481号に記載されている。この特許出願を、本願に引用して援用する。
図1の左下部分にある吹出しには、電子検出器121、122aおよび122bのうちの1つ以上が利用して、単一の一体型半導体(たとえばエピタキシャルシリコン)構造体124内でそっくりそのまま、入射する後方散乱電子または2次電子eINCIDENTを測定可能な電荷に変換するための簡略化された固体センサ123が示してある。センサ123は、正面127−Fを通って入力される各入射電子eINCIDENTに応答して、複数の電子e127を生成するように構成されたpタイプの電子感知層127と、生成された電子e125の少なくともいくらかを表す電子e125を、n+フローティングディフュージョンFDまで移動させるように構成されたnタイプの埋込みチャネル層125と、フローティングディフュージョンFD上に収集された電荷(電圧)VFDによって出力信号OSを生成する増幅器129とを備える。埋込みチャネル層125が電子感知層127の上面127−Bに配置されて、電子感知層127によって生成される電子e127の効率的な収集を容易にし、フローティングディフュージョンFDが埋込みチャネル層125に配置されて、電子e125を受けるのを容易にし、これにより、測定された電荷(電圧)VFDが、フローティングディフュージョンFDによって取り込まれる電子eFDの数に比例するようになる。本発明の一態様によれば、pタイプ電子感知層127、nタイプ埋込みチャネル層125、n+フローティングディフュージョンFD、および増幅器129は、拡散したドーパントによって一体型半導体構造体124上にまとめて作製され、これにより、入射電子から読出し変換までの全体が、半導体構造体124内でそっくりそのまま実行される。任意選択の純粋なホウ素層128が電子感知層127の下端面127−F上に形成され、その結果、入射電子eINCIDENTが、純粋なホウ素層128を通過し、その後に電子感知層127に入る。以下でさらに詳細に述べるように、センサ123とともに、各固体電子検出器は、デジタル画像データ信号IDx(すなわち、後方散乱電子検出器122aもしくは122bの場合は信号ID1、または2次電子検出器121の場合は信号ID2)としてコンピュータ160に伝送するためのデジタル形式に出力信号OSを変換する、少なくとも1つのアナログデジタル変換器126を備える。
SEM100の様々な回路およびシステムが、簡略化された形式で先に説明してあり、これらの回路およびシステムはさらなる特徴を有し、さらなる機能を実行することが理解される。たとえば、SEM100の後方散乱電子検出器122a/122bおよび2次電子検出器121は、本発明のある種の重要な特徴を簡潔に取り入れるための簡略化されたセンサ123として先に述べてあるが、後方散乱電子検出器122a/122bおよび2次電子検出器121は、好ましくは以下に述べる複数画素の電子検出器を使用して実施されることが理解される。さらに、スキャン済み試料領域の画像を生成することに加えて、コンピュータ160は、以下に述べる方法を使用して画像データ信号によって示される入射電子のエネルギー値に基づいて、欠陥の存在および/または欠陥のタイプを判定することなど、追加機能を実行するように構成してもよい。
図2には、半導体ウェーハ、レチクル、またはフォトマスクなどの試料を、検査またはレビューする例示的な方法200が示してある。図2に示す方法は、検査またはレビューされる試料の各領域について繰り返してもよい。レビューSEMでは、レビューされる領域は、欠陥または粒子を潜在的に含んでいるものとして、光学検査またはSEM検査によって前もって識別されていてもよい。
検査またはレビューされる試料の各領域について、例示的な方法200がステップ201から始まる。マスタクロック信号がステップ202で生成され、この信号を使用して、1次電子ビームのスキャニングおよび画像データの獲得のタイミングを制御する。
ビーム偏向スキャニングパターンがステップ204で生成される。このビーム偏向スキャニングパターンは、図1に105および109で示すデフレクタなど、ビームデフレクタに供給される電圧および/または電流を生成する。このパターンは、試料の領域をカバーする、ラスタスキャン、蛇行パターン、角形らせんまたは他のパターンでもよい。スキャニングパターンはまた、たとえば遅延およびダミースキャンを含んでもよく、ここで試料表面の充電を制御するためのデータは収集されない。
第1の画素クロック信号がステップ206で生成される。この第1の画素クロック信号は、マスタクロック信号と同期している。第1の画素クロック信号は、周波数がマスタクロック信号と同じでもよく、マスタクロック信号の倍数の周波数でもよく、マスタクロック信号の約数(すなわち、マスタクロック信号の周波数を整数で割ったもの)の周波数でもよく、またはマスタクロック信号の周波数の有理倍数の周波数でもよい。
ステップ208では、第1の画素クロック信号のそれぞれの期間において、後方散乱電子検出器で収集された信号が読み出され、デジタル化される。
ステップ210では、マスタクロック信号に同期している第2の画素クロック信号が生成される。第2の画素クロック信号は、周波数がマスタクロック信号と同じでもよく、マスタクロック信号の倍数の周波数でもよく、マスタクロック信号の約数(すなわち、マスタクロック信号の周波数を整数で割ったもの)の周波数でもよく、またはマスタクロック信号の周波数の有理倍数の周波数でもよい。第2の画素クロック信号は、周波数が第1の画素クロック信号と同じでもよい。一実施形態では、第1の画素クロック信号が、第1の画素クロック信号と第2の画素クロック信号の両方向けに使用され、単独の第2の画素クロック信号は生成されない。
ステップ212では、第2の画素クロック信号(または、第2の画素クロック信号が使用されない場合は第1の画素クロック信号)のそれぞれの期間において、2次電子検出器で収集された信号が読み出され、デジタル化される。
ステップ214では、デジタル化された後方散乱信号および2次電子信号を使用して、スキャン領域内の1つ以上の欠陥の存在を判定する。欠陥は、存在しないものと考えられる(粒子などの)材料の存在、存在するものと考えられる材料の欠如(オーバエッチングされた状態などで生じることがある)または奇形パターンを含んでもよい。
任意選択のステップ216では、ステップ214で見つかったそれぞれの欠陥について、欠陥の欠陥タイプまたは材料タイプを決定してもよい。たとえば、原子番号の大きい元素は一般に、原子番号の小さい元素よりも高い割合の入射電子を散乱させる。後方散乱電子信号を使用して、(金属など)原子番号の大きい元素の有無を推定してもよい。ステップ216では、前もって検査された領域がレビューされているとき、前の(光学的および/またはeビームの)検査データを、デジタル化された後方散乱電子および2次電子の信号と組み合わせて使用して、欠陥または材料のタイプをより良好に決定してもよい。一実施形態では、ステップ214および216を組み合わせて、欠陥の存在およびタイプを同時に決定する単一のステップにしてもよい。
方法200は、レビューまたは検査される試料の各領域において、最初から繰り返してもよい。
図3aには、レビューSEM、または図1に示したSEM100など他のSEMシステムで使用するための、例示的な簡略化された複数画素の電子検出器300が示してある。電子検出器300は一般に、センサ回路310および信号処理回路320を備える。図3aに示す好ましい実施形態では、以下で明らかになる理由により、センサ回路310はシリコン構造体(チップ)311上に作製され、信号処理回路320は別のシリコン構造体(チップ)321上に作製される。一代替実施形態(図示せず)では、センサと信号処理回路の両方が、同じシリコンチップ上に作製される。
図3aの下部を参照すると、センサ310は、4行/4列(4×4)の配列で配置された、16個の画素315−11〜315−44を備える。説明するために、画素の「行」は、図3aの任意に割り当てられたX軸方向に配列され、それにより、画素315−11〜315−14が第1の行を形成し、画素315−21〜315−24が第2の行を形成し、画素315−31〜315−34が第3の行を形成し、画素315−41〜315−44が第4の行を形成する。同様に、画素の「列」は、図3aに示すY軸方向に配列され、それにより、画素315−11〜315−41が第1の列を形成し、画素315−12〜315−42が第2の列を形成し、画素315−13〜315−43が第3の列を形成し、画素315−14〜315−44が第4の列を形成する。実際の用途では、センサ回路は、16×16、32×32、64×64以上の画素のアレイを備えるものと予想され、ここで、これら相対的に大きいアレイの画素は、以下に述べる簡略化された4×4のアレイの画素と同様の特徴を有する。さらに、アレイの各行/列での画素の数は、2の累乗である必要はなく、各行での画素の数は、各列での画素の数に等しい必要もない。一実施形態では(たとえば、図1に示す後方散乱電子検出器122aまたは122bの場合には)、センサ310は、このセンサの中央に孔(図示せず)を有しており、1次電子ビームがセンサを通過できるようにする。画素315−11〜315−44は、正方形状を有するものとして示してあるが、各画素は長方形または六角形でもよい。
本発明の一態様によれば、センサ回路310の各画素は、図1を参照して先に述べたものと同様の、電子感知領域、埋込みチャネル、フローティングディフュージョン、および増幅器回路構造体を備える。一例として、図3aでの画素315−41を参照すると、各画素は一般に、pタイプの電子感知領域312A、nタイプ埋込みチャネル層316、フローティングディフュージョンFD、および増幅器317を備える。pタイプの電子感知領域312Aは、画素315−41の下方に配置されたエピ層312の一部分によって形成され、図1を参照して先に述べたように、入射電子に応答して複数の電子を生成するように機能する。埋込みチャネル層316は、電子感知領域312Aの全体にわたってエピ層312に拡散したnタイプのドーパントによって形成され、電子感知領域312Aによって生成された電子を、フローティングディフュージョンFDまで移動させるように機能する。説明するために概略のキャパシタ信号を使用して示してあるフローティングディフュージョンFDは、埋込みチャネル層316中に拡散されたn+ドーパントによって形成され、電子感知領域312Aによって生成される複数の電子のうち少なくともいくらかを収集し、それにより、図1を参照して先に述べたようにして、対応する電荷(電圧)を生成するように機能する。増幅器317は、トランジスタM1、M2、およびM3を備え、関連する出力信号OS41を生成するように機能し、この信号の電圧レベルは、所与の任意の読出し動作においてフローティングディフュージョンFD上で収集される多数の電子によって決定される。各画素はまた、各読出し動作の後に画素フローティングディフュージョンFDの電圧レベルをリセットするように機能するリセットトランジスタRTを備える。
センサ回路310は、断面図のように図3aに示してあり、画素315−11〜315−44が、エピタキシャル(エピ)層312およびホウ素層313を含む膜構造体上に作製される好ましい一実施形態を示す。一実施形態では、基板311はp+(すなわち高濃度pドープ)基板であり、エピ層312はp−エピ層(すなわち、低濃度pドーパントを有する層)である。良好な機械強度を実現しながら、電子感知領域から埋込みチャネル層まで電子がドリフトするのに要する時間を、約10ns未満に制限するように維持するため、エピ層312の厚さTは約40μmから100μmまでの間にあることが好ましい。基板311によって実現する機械的支持に応じて、エピ層312は、約10μmから40μmまでの間など、40μmよりも薄くしてもよい。エピ層312が形成された後、1つ以上の追加層(図示せず)が、エピ層312の全体にわたって形成され(たとえば、ゲート酸化膜層、窒化ケイ素ゲート層、および1つ以上の誘電体層)、1つ以上のドープ領域がエピ層312内に形成される(たとえば、画素アレイの周辺領域に配置される、制御回路318を形成する表側の回路素子(図示せず)と関連するドープ領域とともに、nタイプ埋込みチャネル部分316、n+フローティングディフュージョンFD、リセットトランジスタRTに関連するチャネル領域、および増幅器317)。様々な画素トランジスタおよび正面側の回路素子を形成するステップは、エピ層の表側の各部分を注入またはドーピングするステップを含み、ゲート層にパターン形成するステップを含んでもよい。次いで、画素315−11〜315−41の下方に配置される基板311の一部分が取り除かれて(薄くされて)、電子感知面(表側)312−ESを露出させ、次いで、ホウ素層313が電子感知面312−ES上に形成される。図3aに示す膜構造の形成に関連するさらなる詳細が、たとえば、2013年3月10日にチャーン(Chern)らによって出願された「Back−illuminated Sensor With Boron Layer」と題する、共有かつ同時係属の米国公開特許出願第2013−0264481号に提示されており、これをそのまま本願に引用して援用する。
図3bは、図3aの例示的な画素315−41をさらに詳細に示す略図である。具体的には、増幅器317は、電圧源VODに接続されたドレイン端子と、フローティングディフュージョンFD上に蓄積された電荷に接続され、それによって制御されるゲート端子と、第2のNMOSトランジスタM2のドレイン端子および第3のNMOSトランジスタM3のゲート端子に接続されたソース端子とを有する第1のNMOSトランジスタM1を備える。トランジスタM2のゲート端子およびソース端子はアースに接続されており、トランジスタM3のドレイン端子は電圧源VODに接続されており、それにより、増幅器317の出力端子はトランジスタM3のソース端末によって形成される。画素315−41はまた、フローティングディフュージョンFDに接続されたソース端子と、リセット制御信号RGによって制御されるゲート端子と、リセット電圧RDに接続されたドレイン端子とを有するNMOSリセットトランジスタRTを備える。画素315−41の動作中、リセットトランジスタRTを切り替えることで、フローティングディフュージョンFDを電圧RDにリセットし、次いで所定の検出期間だけ待ち、次いで出力信号OS41をサンプリングすることによって、それぞれの検出/読出しサイクルが始まる。入射(すなわち、後方散乱または2次)電子が、検出期間中に画素315−41の電子感知領域に入力されない場合、フローティングディフュージョンFD上の電圧レベルおよび出力信号OS41は、読出し時のリセット電圧から著しく変化することはない。1つ以上の入射(すなわち、後方散乱または2次)電子が、検出期間中に画素315−41の電子感知領域に入力される場合、フローティングディフュージョン上の電圧レベルは、入射電子の数およびエネルギー(これは、フローティングディフュージョンFD内に蓄積された電子の数によって示される)に比例する量だけ変化し(さらに負になり)、それにより、読出し時の出力信号OS41の電圧レベルが、検出/読出しサイクル中に検出された入射電子のおおよそのエネルギーレベル(または、検出/読出しサイクル中に複数の電子が入射する場合にはエネルギーの合計)を示す。100MHzの動作速度で動作するとき、各画素において毎秒1億回の検出/読出しサイクルが実行される。
図3bに示す本発明の好ましい一実施形態によれば、各画素のフローティングディフュージョンが、その画素の中央領域に配置され、各画素の横方向の公称サイズディメンションが、ほぼ250μm以下であって、それぞれの検出/読出しサイクル中のフローティングディフュージョンへの電子の移動を容易にする。簡潔に図3aを参照すると、横方向のサイズディメンションは、シリコン構造体311に水平なX−Y平面において測定され、各画素によって占有された領域を表す。図3bを参照すると、フローティングディフュージョンFDは、画素315−41によって占有される区域の中央領域C(図4a)内に配置され、ここで、画素315−41の幅が幅寸法X1によって示され、画素315−41の長さが寸法Y1によって示される。この好ましい実施形態によれば、寸法X1とY1の両方はほぼ250μm以下であって、高速な読出し動作を容易にする。シリコン中での電子のドリフト速度が原因で、データ転送速度が約100MHz以上での画素315−41の読出しが必要になるとき、約10ns以下で中央に配置されたフローティングディフュージョンFDまで電子を駆動できるよう、各画素の横寸法は約250μmを超えないことが好ましい。これよりも低い速度の動作では、250μmよりも大きい画素を許容することができる。100MHzよりもはるかに高い速度での動作では、250μmよりも小さい画素寸法が好ましい。
図3aの上部を参照すると、既知の技法による任意選択の信号処理回路328−1および任意選択の信号伝送回路328−2とともに、アナログデジタル変換器325−11〜325−44が半導体基板321上に作製される。一実施形態では、以下に説明する画素315−11〜315−44とアナログデジタル変換器325−11〜325−44との間での1対1の信号接続を容易にするため、アナログデジタル変換器325−11〜325−44は、画素315−11〜315−44によって形成されるアレイパターン(行列)にほぼ似せたパターンで配置される。アナログデジタル変換器325−11〜325−44によって生成されるデジタル値は、たとえば、センサ回路の関連する画素から受信されるデジタル化された出力信号(画像データ)に基づいて、入射電子のおおよそのエネルギーを計算するように構成された処理回路328−1まで、導体329によって伝送される。たとえば、任意選択の高速データ伝送回路328−2を利用して、画像データ信号IDを外部処理システム(たとえばコンピュータ)に伝送する。
一実施形態では、アナログデジタル変換器325−××のアレイに加えて、信号処理回路320は、たとえば、センサ回路の関連する画素から受信されるデジタル化された出力信号(画像データ)に基づいて、入射電子のおおよそのエネルギーを計算するように構成された処理回路328−1を備える。別の実施形態では、信号処理回路320はまた、外部の処理システム(たとえばコンピュータ)に画像データ信号IDを伝送するための、高速データ伝送回路328−2を備える。
再び図3aの下部を参照すると、画素315−11〜315−44によってそれぞれ生成される各出力信号OS11〜OS44が、関連する導電性経路(点線で示す)を介して、信号処理回路320に配置された関連するアナログデジタル変換器325−11〜325−44まで伝送される。たとえば、画素315−11が、専用の導電性経路を介して、出力信号OS11をアナログデジタル変換器325−11まで伝送し、画素315−12が、出力信号OS12をアナログデジタル変換器325−12まで直接伝送する。図3cを参照しながら以下に述べる好ましい実施形態では、出力信号OS11〜OS44は、各画素とその関連するアナログデジタル変換器との間で個々の信号経路を実現する、金属パッド、ハンダボール/バンプ、または同様に構造体によって伝送してもよい。
本明細書で説明するように、各画素は、ゲート、制御信号、電源、アースなど、複数の信号または電気接続部を有する。相互接続の密度が高すぎて、実用的で費用対効果の大きい組立体では、これらの信号のそれぞれを各画素に個別に接続できなくなるはずである。これらの信号のほとんど、またはその全てが、隣接する画素間で互いに接続され、外部電気接続が可能になるセンサの縁部近くなど、好都合な位置に移動されることが好ましい。たとえば、図3aに示すように、信号RD、RG、およびVODは、金属導体(信号線)319を介して、制御回路区域318から、それぞれの行の各画素まで伝送される。実際の装置では、各画素間で互いに接続された4つ以上の信号が存在してもよいが、その原理を説明するために3つの信号がここに示してある。RD、RG、およびVODなど各信号への外部接続は、ボンドワイヤ、ハンダボールもしくはハンダバンプ(図3cを参照して以下に述べる)、または他の技法を用いておこなってもよい。図3aに示すように、図示した水平方向など主にまたはもっぱら1方向で各信号間の接続をおこなって、相互接続を簡略化し、金属の単一層のみを使用できるようにしてもよい。たとえば、センサのアクティブ区域の外側の十分大きい区域を使用する場合、または金属の2つ以上の層を使用する場合、追加コストを正当化できるなら、2つの寸法で相互接続部を容易に作製してもよい。
センサ回路310の共有信号線とは対照的に、図3aの上部に示すように、信号処理回路320の各アナログデジタル変換器325−11〜325−44が、個々の導体(信号線)329を介して処理回路328−1に結合されて、データの転送および処理を最大化する。
図3cには、電子センサ310A、ASIC(信号処理回路)320A、および基板301を備える、例示的な電子検出器300Aが示してある。基板301は、電子検出器300A用の機械的支持体となり、電子検出器300Aへの外部電気接続(図示せず)を可能にする。基板301は、シリコンまたはセラミックの材料を含んでいてもよい。電子センサ310AおよびASIC320Aは、別々のシリコン基板(ダイまたはチップ)上に作製され、この場合、これらの基板は図に示すように互いに積み重ねられている。あるいは、電子センサ310AおよびASIC320Aは、基板301の両側に配置してもよく、または基板301上に並べて配置してもよい(図示せず)。電子センサ310Aは、図3aおよび3bに示す電子センサと同様の複数画素の電子センサであることが好ましく、たとえば、図4aおよび4bを参照して以下に述べる画素などの画素を含むことがさらに一層好ましい。動作中、電子検出器300Aは、電子感知面312−ESが試料または他の電子源に面するように位置決めされ、それにより本明細書に記載の通り、検出された電子が電子感知面312−ESに入射し、検出される。
電子センサ310Aは、ハンダボールまたはハンダバンプ306によってASIC320Aに電気的に接続される。好ましい一実施形態では、電子センサ310Aの各画素315によって生成される出力信号は、関連するハンダボール/バンプ306を介して、ASIC320Aの関連するアナログデジタル変換器325まで伝送される。たとえば、画素315−11によって生成される出力信号OS11は、関連する導体を介して、センサ310Aの下面に配置された第1のパッド309に伝送され、この第1のパッド309から、関連するハンダボール/バンプ306−11を介して、ASIC320A上に配置された第2のパッドに伝送され、そこから、出力信号OS11は、関連するアナログデジタル変換器325−11の入力端子に伝送される。1つ以上のハンダボール/バンプ306を使用して、ASIC320Aから(たとえば、回路328から)センサ310Aの制御回路318まで、信号を伝送してもよい。これらのボールまたはバンプはまた、電子センサ310A用の機械的支持体となり、電子センサ310Aに熱伝導性をもたらす。その代わりに、ハンダボールまたはハンダバンプを使用して、電子センサ310Aを基板301に直接取り付けてもよい(図示せず)。金属パッドを電子センサ310A上に設けて、ワイヤボンドが、電子センサ310A、たとえば電子センサ310Aの表面312−ESへの電気接続を確立できるようにしてもよい。
ASIC320Aは、図に示すように基板301に直接取り付けてもよく、ハンダボールまたはハンダバンプによって基板301に電気的に接続してもよい(図示せず)。ASIC320Aがシリコン貫通バイアを含む場合、ASIC320Aの両側にハンダボールまたはハンダバンプを使用してもよい。金属パッド307および327、ならびに/またはワイヤボンド339を使用して、ASIC320Aと基板301の間の電気接続をおこなってもよい。センサ310Aと基板301の間で同様のワイヤボンド接続をおこなってもよく、または基板301とセンサ310Aの間の全ての接続を、ASIC320Aを介しておこなってもよい。ASIC320Aは、単一のASIC、または2つ以上のASICを含んでもよい。たとえば、一実施形態では、ASIC320Aは、2つのASIC、すなわち1つは主にアナログ機能を含むASICと、もう1つは主にデジタル機能を含むASICとを含んでもよい。光ファイバ送信機または光ファイバ受信機など(図示せず)追加の集積回路を基板301に取り付けてもよい。
ASIC320Aは、電子センサ310Aの各画素315からの出力信号をデジタル化するように構成された、アナログデジタル変換器325を備えることが好ましい。一実施形態では、ASIC320Aは、それぞれの画素315に対して1つのアナログデジタル変換器325備えており、したがって、たとえば100MHz以上の速度など、高速で並列に全ての画素315をデジタル化することができる。100MHz以上などとデジタル化速度が高い場合、各画素315は、クロック期間毎にせいぜい数個の電子しか検出することができず、したがって、それぞれのアナログデジタル変換器325は、8ビット、6ビット、またはそれよりも少ないビットしか必要としなくてよい。高速で動作するビット数の比較的少ない変換器を設計することは、比較的容易である。ビットの数が少ないアナログデジタル変換器は、シリコンの狭い区域を占有して、たとえば1つのASIC上で1024以上もの大きい数になることを実用的にすることができる。
ASIC320Aは、図2に示す方法の一部分を実施することが好ましい。たとえば、電子検出器300Aが後方散乱電子検出器として使用されるとき、ASIC320Aはステップ208を実施してもよく、この電子検出器が2次電子検出器として使用されるとき、ASIC320Aはステップ212を実施してもよい。ASIC320Aはさらに、図2に示す第1の画素クロック信号または第2の画素クロック信号を生成するための回路を組み込んでもよく、または外部回路から画素クロック信号を受信してもよい。
2次電子検出器として電子検出器300Aを使用するとき、ASIC320Aは、先に述べた’791の特許での電子光学系によって実施される結果と同様の2次電子の非スキャニングを実施してもよい。ASIC320Aは、試料から放出される2次電子に対応する一群の画素からの信号を、ある角度範囲に合計し、その合計を1つの信号として出力してもよい。ビーム偏向が変化すると、ASIC320Aは、ほぼ同じ範囲の画素に対応する変化した偏向の下で、別の一群の画素を合計してもよい。同じマスタクロックを使用して、ビーム偏向を生成または同期し、また第1および第2の画素クロックを生成または同期するので、ASIC320Aは、ビーム偏向スキャンに同期していずれのグループの画素が一緒に合計されるのか調整するための必要なタイミング情報を有する。
電子電流が低くて画素のクロック速度が十分に高く、その結果、画素当たりの電子の平均数が1よりもはるかに小さいとき、画素クロック期間の単一期間において単一画素で収集される電荷を使用して、そのクロック信号においてその画素で電子が検出されたかどうか判定し、検出された場合には、その電子のおおよそのエネルギーを求めることができる。この機能を可能にするには、電子センサ表面上のホウ素コーティングが必要である。ホウ素コーティングがない場合、入射電子エネルギーが約1keV未満であると、この入射電子毎に生成される電子の数は少ないか、または全くなくなる。ホウ素コーティングの厚さがほぼ5nmの場合、1keVの入射電子当たり約100個の電子が生成される。フローティングディフュージョンキャパシタンスが、1電子当たり約10μVを超える電圧を生成するのに十分なだけ小さい場合、雑音レベルを超えるこうした信号を検出することができる。一実施形態では、フローティングディフュージョンキャパシタンスは、1電子当たり約20μVを超える電圧を生成するのに十分なだけ小さい。このような低レベルの信号では、雑音レベルを低く保ち、また浮遊容量を低く保つため、可能な限り短い経路によって、対応するアナログ/デジタル変換器に各画素を結合することが重要である。電子センサをASICに直接取り付けることによって、各画素から対応するアナログデジタル変換器までの経路を非常に短くすることができる。
個々の電子を検出することができると、ASIC320Aは、信号レベルを使用して、その電子のおおよそのエネルギーを求めることができる。ASIC320Aはさらに、入射電子のエネルギーに従って、その入射電子を閾値処理し、計数処理し、または破棄して、試料での欠陥または材料の1つ以上のタイプを検出または分類してもよい。
図4aおよび4bは、分解した斜視図、および組み立てた斜視図であり、それぞれ、本発明の別の例示的な特定の実施形態による電子センサ(たとえば、図3aを参照して先に述べたセンサ310)の簡略化された画素400を示す。先に述べた画素と同様に、画素400のサイズ(公称横寸法)は、ほぼ200μm〜250μmの間であることが好ましい。
図4aを参照すると、先に述べた画素の特徴と同様に、画素400は、pタイプ電子感知層457A、pタイプ電子感知層457A上に配置されたnタイプ埋込みチャネル層455、nタイプ埋込みチャネル層455内に形成されたn+フローティングディフュージョンFD、増幅器410、およびpタイプ電子感知層457Aの下方に配置された任意選択の純粋なホウ素層460を備える。
埋込みチャネル層455および電子感知層457Aは、エピタキシャルシリコン層457に配置され、その結果、埋込みチャネル層455の上部の範囲がエピタキシャルシリコン層457の上端の(第1の)表面457−S1と一致し(それを形成し)、電子感知層457Aは、埋込みチャネル層455とエピタキシャルシリコン層457の下端の(電子感知)表面457−S2との間に配置されたエピタキシャルシリコン層457の一部分を含む。エピタキシャルシリコン層457は、約10μm〜100μmの間の厚さを有することが好ましく、一実施形態では、抵抗率が約10〜2000Ωcmの間になるように低濃度pドープされる。それよりも厚いエピ層によって機械的強度が増すが、生成される暗電流が多くなる場合がある。シリコンのバルク中で完全欠乏状態を維持するよう、層を約20μmまたは30μmよりも厚くするために、ドーピングレベルを低くする(抵抗率を高くする)ことが必要になる場合がある。ドーピングレベルが低すぎることは好ましくないが、なぜならば、それによって暗電流が多くなるからである。
埋込みチャネル層455は、既知の技法を使用して拡散されるnタイプドーピングによって、エピタキシャルシリコン層457の上面457−S1の下方に作製される。埋込みチャネル層455のドーピング濃度は、エピタキシャルシリコン層457でのドーピング濃度よりも桁違いに大きくなければならず、その結果、エピタキシャルシリコン層457は、動作中には完全に欠乏状態となる。好ましい一実施形態では、埋込みチャネル層455でのnタイプドーパントの濃度は、約1016〜5×1016cm−3の間である。
フローティングディフュージョンFDは、埋込みチャネル層455に配置された相対的に小さいn+ドープ領域を含み、この領域は、入射する後方散乱電子または2次電子に応答して、画素400において生成される電子を収集するように構成されている。好ましい一実施形態では、フローティングディフュージョンFDの公称横方向サイズは、約1〜5μmの間であり、フローティングディフュージョンFD内のnタイプドーパントの濃度は、1019〜1021cm−3の間である。蓄積された電荷を増幅器410まで伝送するための接続は、既知の技法を使用してフローティングディフュージョンFDにおこなわれる。
純粋なホウ素層460は、エピタキシャルシリコン層457の背面または下端面457−S2に付着されることが好ましい。ホウ素層460は、厚さが2nm〜10nmの間、たとえば厚さ約5nmであることが好ましい。米国特許出願第13/792,166号(前述)で説明したように、ホウ素付着プロセス中に、いくらかのホウ素が、エピタキシャルシリコン層457中に数nm拡散して、純粋なホウ素層460に隣接して、薄くて非常に高濃度のドープのp+層を形成する。センサの最適な動作には、このp+層が重要である。このp+層は、埋込みチャネル455に向けて電子を駆動する電界を生成し、エピタキシャルシリコン層457の背面からの暗電流を低減させ、シリコン表面の導電率を増大させて、高い入射電子電流ならびに低電流でセンサが機能できるようにする。一実施形態では、純粋なホウ素層460を付着させている間、ホウ素をさらにシリコンに拡散させてもよい。これは、いくつかの方法のうちの1つによって実行することができる。例示的な一方法では、所望の最終厚さ(たとえば、必要とされる最終厚さが5nmのとき、6nm〜8nmの層を付着させてもよい)よりも厚いホウ素の層を付着させ、次いで、付着温度またはそれよりも高い温度(たとえば、約800℃〜950℃の間)に数分間センサを維持することによって、このホウ素はエピタキシャルシリコン層457中に拡散してもよい。別の例示的な実施形態では、厚さが数nmのホウ素の層をシリコン上に付着させてもよく、次いで、このホウ素を付着温度またはそれよりも高い温度で駆動してもよく、次いで、所望の最終厚さ(たとえば5nm)のホウ素を付着させてもよい。
この実施形態の一態様によれば、増幅器410は、細長いp型凹部領域459内およびその全体にわたって形成され、この領域は、上面457−S1から電子感知層457A内まで垂直に延在し、画素の中央領域Cに隣接するポイントから外方に(すなわち、nタイプ埋込みチャネル層455の周辺外縁部455−OPEに向けて)延在する。p型凹部領域459は、説明するために図4aではエピタキシャルシリコン層457から分離された状態で示してあるが、実際には、エピタキシャルシリコン層457のpタイプドープ領域を含むことに留意されたい。代替実施形態では、p型凹部459は、画素400の正方形形状の周辺境界内にそっくりそのまま含まれるか、または周辺境界を越えて(すなわち、隣接画素中に)延在する。一実施形態では、p型凹部459は、ドーパント濃度よりもかなり高い濃度でホウ素をエピタキシャルシリコン層457に注入することによって形成され、次いで、増幅器410の様々なトランジスタのnタイプチャネル領域412がp型凹部459内に形成され、それにより、p型凹部459は、エピタキシャルシリコン層からチャネル領域412まで電子が直接移動しないように働く。一実施形態では、p型凹部は、フローティングディフュージョンおよび画素のリセットトランジスタ(図7を参照して以下に説明する)の下に延在して、エピタキシャルシリコン層からフローティングディフュージョンまで電子が直接移動しないようにする。
図4aに示すように、1つ以上の誘電体層454が埋込みチャネルを覆う。誘電体層454は、単一の二酸化ケイ素層、または二酸化ケイ素層の上の窒化ケイ素層、または二酸化ケイ素層の上の窒化ケイ素層の上の二酸化ケイ素層を含んでもよい。個々の層の厚さは、約20nm〜50nmの間でもよい。
別の態様によれば、画素400はさらに、(1つ以上の)誘電体層454上に配置され、上面457−S1のほとんどをカバーするように構成された1つ以上の多結晶質またはアモルファスシリコンのゲート構造体470を含む抵抗性ゲート451を備える。図4aに示すように、抵抗性ゲート451は外部の周辺縁部451−OPEを備え、この周辺縁部は、画素400の周辺部とほぼ位置合せされており(すなわち、埋込みチャネル層455の外部の周辺縁部455−OPEとほぼ位置合せされており)、中央開口451−COを画定し、その結果、抵抗性ゲート451の内部の周辺縁部451−IPE(すなわち、ゲート構造体470の内縁部)が、(たとえば図4bに示すように)中央画素領域Cを囲繞し、そこから横方向に間隔が空いている。一実施形態では、ゲート構造体470は、ドーピングレベルが相対的に低い(たとえば、抵抗率がcm当たり約30Ωよりも大きい)多結晶シリコンを含み、その結果、内部の周辺縁部451−IPEと外部の周辺縁部451−OPEの間に印加される電位差が低下するとき、それに関連する電界を抵抗性ゲート451が生成し、図5aおよび5bを参照して以下に述べるように、この電界が、埋込みチャネル層455内の電子を画素の中央領域Cに向けて偏らせる。フローティングディフュージョンFDによって収集するため、画素400の全ての周辺の横方向区域からの電子が中央領域Cに向けて偏るように抵抗性ゲート451の動作を容易にするために、抵抗性ゲート451はまた、外部の周辺縁部451−OPEおよび内部の周辺縁部451−IPEに沿って、またそれに隣接して、ゲート構造体470上に配置された細長い導体(たとえば、金属ワイヤ)471および472を備える。以下に述べるように、細長い導体472に対する負電位、たとえば−5Vの電圧が、細長い導体471に印加される。その結果得られる導体471と472の間の電位差によって、ゲート構造体470内でのほぼ半径方向で(すなわち、内部の周辺縁部451−IPEと外部の周辺縁部455−OPEの間で)電位が減少し、これにより、埋込みチャネル(図4b参照)内でフローティングディフュージョンFDに向けて電子が駆動される。ゲート構造体470への追加接続を、導体471と472の間でさらに実施し、導体471と472に印加される電位の中間の電位に保持して、抵抗性ゲート451での電位こう配を修正してもよい。抵抗性ゲート451の組成についてのさらなる詳細は、2007年5月25日にアームストロング(Armstrong)らによって出願された「Inspection System Using BackSide Illuminated Linear Sensor」と題する、米国特許出願第11/805,907号に見いだすことができる。この特許出願を、そっくりそのまま本願に引用して援用する。
別の態様によれば、画素400はさらに、抵抗性ゲート451とフローティングディフュージョンFDの間に1つ以上の任意選択の追加ゲート構造体を備えて、フローティングディフュージョンFD上に向けて電子をさらに駆動し、またはフローティングディフュージョンFDで電子がいつ収集/蓄積されるのかを制御する。たとえば、画素400は、誘電体層454上、および抵抗性ゲート451の内部の周辺縁部451−IPEの内側に配置された、C形状の高濃度ドープの多結晶質ゲート構造体453を備える。一定電圧または切替え電圧をゲート構造体453に印加して、抵抗性ゲート451の下の埋込みチャネル層455の各部分からフローティングディフュージョンFDへの効率的な電荷移動を制御および確立してもよい。図5aおよび5bを参照して以下に述べる一実施形態では、ゲート構造体453は、リセット中に(下端面457−S2またはホウ素層460に対して)0Vなどの低電圧が印加され、読出し中には10Vなどの高電圧が印加される先の加算ゲートとして利用される。加算ゲート453に加えて、バッファゲート、伝達ゲート、出力ゲートなど、1つ以上の追加ゲートを、抵抗性ゲート451とフローティングディフュージョンFDの間に配置された関連する追加のゲート構造体によって形成してもよい。このようなゲートは、CCD技術では周知であり、この電子センサにおいて同様に動作してもよい。たとえば、J.R.Janesickの「Scientific Charge−Coupled Devices」、SPIE Press、2001年、156〜165頁を参照されたい。
図4bには、部分的に組み立てられた状態での簡略化された画素400が示してある。先に指摘したように、画素400のほとんど(すなわち、上面457−S1のほとんど)が、アモルファスシリコンまたは多結晶シリコンのゲート構造体470で覆われており、これが抵抗性ゲート451を形成する。説明するために、p型凹部領域459の上部の(破線ボックスで示した)露出領域は空の状態として示してあるが、実際には、増幅器410およびリセットトランジスタRTを形成するトランジスタに関連する様々な接続構造体およびゲートを含む。これらの構造体の例示的なレイアウトは、図7を参照して以下に示す。一実施形態(図示せず)では、加算ゲート453は、抵抗性ゲート451の内部の周辺縁部451−IPEと部分的に重なり合う(すなわち、これら加算ゲートを電気的に絶縁された状態に保つのに適した絶縁体の上部に延在し、またそれから分離される)。この部分的に重なり合った構成によって、2つのゲート構造体の間のギャップの下部のシリコン内で、フリンジ電界が防止される。これらのフリンジ電界は、埋込みチャネル内で電子を捕捉し、またはこの電子を予期しない方向に移動させることがある。
図5aおよび5bは、例示的な検出/読出しサイクル(動作)中での画素400を示す簡略化された横断面図であり、ここで図5aは、フローティングディフュージョンがリセット電圧にリセットされる(すなわち、OS400がリセット電圧レベルVRSTに等しい)間、またはその直後の時点T0での画素400を示し、図5bは、出力信号OS400が先に述べたように読み出されるときの(すなわち、時点T0〜T1の間にフローティングディフュージョンFD上に蓄積された電子の数によって決定される電圧レベルVFDにOS400が等しいときの)後続の時点T1での画素400を示す。図5aおよび5bに示した個々の層は、原寸に比例して描かれてはいないが、より明確に示すために誇張されていることに留意されたい。
図5aを参照すると、純粋なホウ素層460によって被覆された背面は、抵抗性ゲートの外縁部と同様の電位(たとえばこの例では0V)に保持されることが好ましい。ホウ素は導電性であり、また純粋なホウ素層460の直下のシリコンはホウ素で高濃度ドープされているので、背面は十分に導電性を有し、これを1箇所または数箇所で接続することによって、約10〜50nAの電流など高い入射電流でセンサを動作させるための、インピーダンスが十分に低い経路が実現する。これらの電位差によって形成される電界が、純粋なホウ素層460を介してセンサに入射する後方散乱電子または2次電子によって、エピタキシャルシリコンの(電子感知)領域457A内で生成される(E460などの)電子を、この電子に付いた矢印で示すように埋込みチャネル455に向けて駆動する。導体471および472によって、画素400の外縁部とゲート構造体470の内縁部との間の抵抗性ゲート451に電位差が印加される。一例では、図に示すように、導体471によって外縁部に0Vが印加され、導体472によって内縁部に5Vが印加される。その結果得られるゲート構造体470内の電位差によって、埋込みチャネル455内に存在する(E451などの)電子を、画素400の中央に向けて駆動する(すなわち、これらの電子をフローティングディフュージョンFDに向けて移動させる)電界が生じる。
図5aおよび5bに示す例では、加算ゲート453を使用して電子を制御し、これをフローティングディフュージョンFDまで駆動する。たとえば、図5aに示すように、(たとえばリセット中に)フローティングディフュージョンFDへの電子の移動が遮断されるとき、加算ゲートに印加される電圧は、導体472に印加される電圧よりも著しく低く、それにより、電界によって電子がフローティングディフュージョンFDには容易に流れなくなり、472の下の埋込みチャネル455に電子が蓄積する(電子E451で示す)。逆に言えば、図5bに示すように、電子がフローティングディフュージョンFDに移動するとき(たとえば読出しの直前)、加算ゲート453は、(たとえば、図に示すように、導体472に印加される5Vに対する10Vなど、導体472に印加される電圧に対して)相対的に高い正電位を受け、導体472の下のE453などの電子が、フローティングディフュージョンFDに向かって移動するようになる。フローティングディフュージョンFDはキャパシタの役割を果たすので、読出し時のフローティングディフュージョンFD上の電圧VFDは、電荷(電子)が蓄積するにつれてさらに負になる。信号が小さい場合、電圧VFDの変化は、蓄積された電荷に比例する(すなわち、フローティングディフュージョンFDのキャパシタンスはほぼ一定である)が、電荷の量が増大するにつれてキャパシタンスが変化し、電圧上昇がもはや線形ではなくなる。通常は線形状態での動作が好ましいが、一実施形態では、非線形状態での動作を使用して、高ダイナミックレンジの信号を圧縮してもよい。感度(電荷/電圧の変換率)および速度は、フローティングディフュージョンFDのキャパシタンスが小さいことに依存するので、フローティングディフュージョンFDを可能な限り小さく保ち、リセットトランジスタのチャネル、およびトランジスタM1のゲートへの接続を含め、フローティングディフュージョンFDに接続された構造体のサイズ(したがってキャパシタンス)を最小限に抑えることが一般に好ましい。
上記の例で言及した電圧値は、単なる例に過ぎないことに留意されたい。様々な値を使用してもよく、最適値は、センサ動作の所望の速度、1つ以上のゲートの幾何形状、ドーピングプロファイル、および(1つ以上の)誘電体層454の厚さを含め、数多くの要因に依存する。センサの裏側(すなわち電子感知側)を0Vに定める(電子検出器がアース以外の何らかの電位で浮動している場合、この電圧は大地電位からかけ離れていてもよいことに留意されたい)ことが通常は好都合であり、導体471が同様の電位に接続されることになるのが好ましいことにも留意されたい。
一代替実施形態では、リセットトランジスタ、および各画素の様々なゲートの電圧を切り替える代わりに、リセットトランジスタおよび様々なゲートは固定電位に保持され、その結果、エピタキシャルシリコン(電子感知)領域457A内で生成される電子が、フローティングディフュージョンFDまで絶えず流れることができる。このモードでは、リセットゲートRG(図3b)上の電圧は、リセットトランジスタRTが高抵抗値になり、(数百MΩ以上チャネル抵抗値に対応する)「オフ」、または(数kΩ以下のチャネル抵抗値に対応する)「オン」ではなく、部分的に導電状態(たとえば、チャネル抵抗値が約500kΩ〜数MΩの間)になるようにする電圧に保持しなければならない。
この実施形態では、抵抗性ゲート451内部の周辺縁部とフローティングディフュージョンFDとの間の1つ以上のゲートは、引き続きそれぞれ比較的高い電圧で、その全てが導体472の電圧よりも高い電圧に保持しなければならず、その結果、埋込みチャネル455内の電子は、フローティングディフュージョンFDに向けて駆動されることになる。たとえば、導体472が5Vの電位にある場合、加算ゲート453は6Vの電圧に保持することもできる。抵抗性ゲート451の内部の周辺縁部と加算ゲート453の間に別のゲート(図示せず)が存在する場合、その別のゲートを、たとえば6Vに保持することができ、加算ゲート453を7Vに保持することができる。リセットドレインRDを(加算ゲート453など)最も内側のゲートよりも著しく正の電圧に保持して、全てのゲートに対してフローティングディフュージョンFDを十分に高い電位に保ち、埋込みチャネル内の電子を引き寄せなければならない。たとえば、リセットドレインRDは、15Vに保持してもよい。
容易に理解されるように、リセットトランジスタRTのチャネル、およびフローティングディフュージョンFDのキャパシタンスはRC時定数を形成し、この時定数は、フローティングディフュージョンFDに電子が到達した後に、フローティングディフュージョンFD上の電圧がどの程度急速に減衰してリセットドレインRD電圧まで戻るのかを決定する。たとえば、アナログデジタル変換器が各画素を100MHzで(すなわち、10nsに1回)サンプリングしている場合、ほぼ20nsまたは30nsのRC時定数が適切になる場合もある。この例では、フローティングディフュージョンのキャパシタンスが約10fFである場合、リセットトランジスタRTのチャネルの抵抗値が約2.5MΩになって、時定数が約25nsになるように、リセットゲートRGの電圧を設定しなければならない。
この実施形態は、本明細書に開示されたセンサによって実現可能となるが、それというのも、各画素がそれ自体のアナログ/デジタル変換器に接続されているからである。従来の2次元のCCDまたはCMOSイメージセンサでは、アナログ/デジタル変換器の数が画素の数よりも少ないので、電荷を蓄積して、それを連続的に読み出す必要がある。さらに、従来のCMOSイメージセンサは、トランジスタ、および埋込みチャネルではなく表面チャンネルを有するゲートを使用する。表面チャンネルは、埋込みチャネルとは対照的に、雑音を生成し、わずかな電荷を損失なく移動させることができない。
図6は、部分的な画素400Aを示す簡略化された平面図であり、具体的には、本発明の例示的な特定の実施形態による画素400Aが利用する、フローティングディフュージョンFD、増幅器410A、およびリセットトランジスタRTを含む例示的なレイアウトを示す。一実施形態では、画素400Aは、先に述べた画素400と実質的には同一であり(すなわち、フローティングディフュージョンFDが画素400Aの中央領域に配置されている)、したがって、簡潔に説明するため、画素400Aの図示されていない部分を割愛してある。図6では、ドープ領域(たとえばフローティングディフュージョンFD)はドットタイプの網掛け領域で示してあり、導電性構造体(たとえば多結晶シリコンまたは金属)は斜線領域で示してあり、垂直の金属バイアは「X」記号を含むボックスで示してある。増幅器の様々な多結晶シリコンまたは金属の構造体が分離されており(すなわち隣接していない)、標準的な技法を使用してパターン化および相互接続されていることに留意されたい。この例では、リセットトランジスタRTが、フローティングディフュージョンFDの直下に配置されており、増幅器410AがトランジスタM1、M2、およびM3を含み、これらが接続され、図3bを参照して先に述べたようにして機能する。明確にするために、図6に示す構造体に関連するさらなる接続部およびバイアは割愛してある。
図6の上部を参照すると、フローティングディフュージョンFDがp型凹部領域459Aに隣接して配置され、これは先に述べたようにして形成され、増幅器410AのリセットトランジスタRTおよびトランジスタM1〜M3に関連する様々なnタイプチャネル領域を含む。たとえば、リセットトランジスタRTは、フローティングディフュージョンFDの直下にあって、これに接続されたp型凹部領域459A内に配置され、リセット電圧RDを受け、リセットゲート信号RGによって制御されるゲート構造体を備える、nタイプチャネル領域412ARTを含む。トランジスタM1は、リセットトランジスタRT直下のp型凹部領域459A内に配置され、フローティングディフュージョンFDに接続されたゲート構造体、システム電圧VODに接続されたドレイン構造体、およびトランジスタM2のドレイン構造体に接続されたソース構造体、ならびにトランジスタM3のゲート構造体を備える、nタイプチャネル領域412AM1を含む。トランジスタM2は、トランジスタM1直下のp型凹部領域459A内に配置され、アースに接続されたゲート構造体およびソース構造体を備える、nタイプチャネル領域412AM2を含む。トランジスタM3は、トランジスタM2直下のp型凹部領域459Aに配置され、システム電圧VODに接続されたドレイン構造体と、図3cを参照して図示し説明したのと同様の構成で、金属パッドまたはハンダボール/バンプ406を介して、画素400Aの出力信号OS400Aを、関連するアナログデジタル変換器に伝送する働きをするソース構造体とを備える、nタイプチャネル領域412AM3を含む。OS用の金属パッドは、画素400Aの中央から離れた位置にあってもよく、一実施形態では、1つ以上の隣接する画素の一部分を覆ってもよいことに留意されたい。
一実施形態では、リセットトランジスタRTをオンにするのに十分な正のリセットゲート電圧RGを使用して、リセットトランジスタRTを制御し、フローティングディフュージョンFDを放電させて、電圧RDをリセットする。RDは、様々な画素のゲート(たとえば、図4aおよび4bを参照して先に述べた抵抗性ゲート451および加算ゲート453)に印加される電圧よりも正でなければならない。たとえば、10Vを使用して加算ゲート453が制御される、図5bに示す例を参照すると、リセットドレイン電圧RDは、約15V〜20Vの間の電圧値を有する場合がある。リセットトランジスタRTを周期的にオンにして、フローティングディフュージョンFDに蓄積されていた電子を放電させることが必要である。画素に衝突する入射電子電流が小さいとき、画素が読み出される度にフローティングディフュージョンを放電させる(リセットする)ことが必要でない場合もある。入射電流が高いとき、フローティングディフュージョンFDは、画素クロック期間毎にリセットすることが必要となる場合がある。
図7には、本発明の別の実施形態に従って構成された、部分的に簡略化された例示的なセンサ700が示してあり、画素740−1のp型凹部領域759−1が、普通なら隣接する画素740−2によって占有される空間にまで延在し、画素740−1によって利用される少なくとも1つの制御信号が、隣接する画素740−2を通過する信号線719−21に接続される、代替のレイアウトパターンが示してある。この例で論じるp型凹部領域および信号線は、それぞれ図4aおよび3aを参照して、さらに詳しく先に述べたp型凹部領域459および信号線319と同様に形成され、また機能する。金属線の束719−1および719−2は、他の全ての構造体上に延在し、ボロフォスフォシリケートガラス層または他の誘電体材料によって、下に存在する多結晶シリコン構造体(たとえば、抵抗性ゲート770−1)から分離され、金属バイア(図示せず)によって、下に存在する構造体に接続されることに留意されたい。明確かつ簡潔にするため、先に述べた画素740−1および740−2のいくつかの構造体が、図7では割愛してあることにも留意されたい。
前述の通り、抵抗性ゲート(および、先に述べた加算ゲート453などの任意の追加ゲート)を各画素内に生成するのに利用されるアモルファスまたは多結晶質のゲート構造体は、中央領域(すなわち、フローティングディフュージョンへのアクセスを可能にするため)、およびp型凹部が形成される区域を除いて、画素区域を実質的にそっくりそのままカバーする。図4aおよび4bを参照して先に述べた例では、p型凹部領域459が、各画素の正方形形状の境界内にそっくりそのまま配置され、したがって抵抗性の加算ゲートが、画素400の残りの周辺部の周り全体に延在する。しかし、場合によっては、M3増幅器トランジスタは、下方の画素境界を越えて延在できるようにする幅を必要とする。
拡張されたM3トランジスタの形状に対応するため、センサ700の各画素は、その空間の一部分を隣接する画素と共有するように構成される。具体的には、それ自体の細長いp型凹部領域759−1と、上部画素(図示せず)から下方に延在するp型凹部領域759−0の部分の両方に空間をもたらすために、画素740−1の抵抗性ゲート構造体770−1が、概ね「H」形パターンで形成される。同様に、画素740−2の抵抗性ゲート構造体770−2が、同じ「H」形パターンで形成されて、p型凹部759−1の下部、およびp型凹部領域759−1の上部に対応する。
やはり先に述べたように、センサ700の各行での画素は、行全体に沿って、周辺に配置された制御回路(図示せず)まで延在する共通信号線を共有する。図7に示す場合では、信号線の束719−1が、画素740−1を含む行の上部に延在し、信号線の束719−2が、画素740−2を含む行の上部に延在する。p型凹部領域が隣接する画素中に延在するので、場合によっては、隣接する画素の上部に延在する信号線の束から信号接続部を設けることが効率的になる。たとえば、信号線719−21が、導体719−21Aを介して、p型凹部領域759−1内に配置されたトランジスタ構造体(図示せず)に接続され、それにより、隣接する画素740−2上を通過する信号線の束719−2から、信号(たとえば、0V/アース)を画素740−1に供給する。同様に、信号線の束719−1の信号線719−11が、p型凹部領域759−0内に配置されたトランジスタ構造体(図示せず)に信号を供給する。
図7にはまた、画素740−1および740−2(すなわち、各画素区域の左下方の4分の1)での、ハンダバンプ/ボール706−1および706−2の好ましい位置が示してある。画素740−1および740−2での、ハンダバンプ/ボール706−1および706−2の図示したサイズは、250μmの横方向(たとえば対角)の公称画素サイズにおいて概ね正確であり、標準のハンダバンプ/ボールであることに留意されたい。様々なサイズの画素、または様々なサイズのハンダボールもしくはハンダバンプを用いる代替実施形態では、パッドと画素の相対的なサイズが、図7に示すものと著しく異なる場合もある。
一実施形態では、本明細書に記載の電子検出器は、X線を検出することもできる。試料から放出されるX線は、約1keV以上のエネルギーなど十分なエネルギーを有する場合、電子センサで吸収されるときにも検出するのに十分な電子を生成することができる。
2013年3月18日にチャン(Jiang)らによって出願された「Tilt−Imaging Scanning Electron Microscope」と題する、米国特許出願公開第2014/0151552号、2013年6月7日にニール(Neill)らによって出願された「Auger Elemental Identification Algorithm」と題する、米国特許出願公開第2013/0341504号、2011年3月17日にShadmanらによって出願された「Charged−particle energy analyzer」と題する、米国特許出願公開第2011/0168886号、および2009年2月16日にアボット(Abbott)らによって出願された「Use of design information and defect image information in defect classification」と題する、米国特許出願公開第2010/0208979号に記載のシステムおよび方法のうち任意のものを用いて、本明細書に記載のシステムおよび方法を使用してもよい。これら出願の全てを、本願に引用して援用する。
先に述べた本発明の構造および方法の様々な実施形態は、本発明の原理のもっぱら例示的なものであり、説明した特定の実施形態に本発明の範囲を限定するものではない。たとえば、画素内の構造体のサイズ、形状、およびレイアウトは、本明細書において示したものと著しく異なることもある。単一の画素内の増幅器は、たとえば1つ、2つ、または3つの段を備えてもよい。それよりも多いまたは少ないゲートを使用して、フローティングディフュージョンへの電荷の移動を制御してもよい。電子検出器内のASICはさらに、検出器からの信号を処理または分析するためのアルゴリズムを実施する、FPGAまたはデジタル信号プロセッサを備えてもよい。ASICはまた、画像処理コンピュータにデータを送信し、かつ/またはコマンドを受信するための、シリアル送信機回路および/またはシリアル受信機回路を備えてもよい。
したがって、本明細書に記載の走査型電子顕微鏡、センサ、および方法は、図示して説明する特定の実施形態に限定されるものではなく、本明細書において開示される原理および新規な特徴と一致する最も広い範囲と調和するものである。