JP6763065B2 - 試料を検査する方法 - Google Patents

Description

本出願は、走査型電子顕微鏡、走査型電子顕微鏡で使用するのに適した電子およびＸ線の検出器、ならびに試料をレビューおよび検査するためのシステムおよび方法に関する。電子顕微鏡、検出器、システムおよび方法は、フォトマスク、レチクル、および半導体ウェーハをレビューおよび／または検査するのに使用されるシステムを含め、レビューおよび検査のシステムで使用するのに特に適している。

本出願は、２０１４年８月２９日出願の「Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ Ａｎｄ Ｍｅｔｈｏｄｓ Ｏｆ Ｉｎｓｐｅｃｔｉｎｇ」と題する米国特許仮出願第６２／０４３，４１０号の優先権を主張し、これを本願に引用して援用する。

集積回路産業では、サイズが数十ナノメートル（ｎｍ）以下の一段と小さい欠陥および粒子を検出するために、感度がさらに高い検査ツールが必要とされる。これらの検査ツールは、高速に動作して、フォトマスク、レチクル、またはウェーハの領域の大部分またはさらに１００％を、短時間のうちに、たとえば製造中の検査では１時間以下、またはＲ＆Ｄもしくはトラブルシューティングでもせいぜい数時間で検査しなければならない。それほど迅速に検査するためには、検査ツールは、対象となる欠陥または粒子の寸法よりも大きい画素サイズまたはスポットサイズを使用し、欠陥または粒子に起因する信号のほんのわずかな変化を検出する。ＵＶ光で動作する検査ツールを使用する高速検査が、生産時に最も一般的に実行される。Ｒ＆Ｄでの検査は、ＵＶ光または電子を用いて実行されることがある。

高速検査によって欠陥または粒子が見つかると、さらに解像度の高い画像を生成し、かつ／または材料分析を実行して、粒子または欠陥の原因またはタイプを決定することが必要となる場合が多い。このプロセスを、一般にレビューと呼ぶ。レビューは通常、走査型電子顕微鏡（ＳＥＭ）を用いて実行される。半導体製造プロセスで使用されるレビューＳＥＭは通常、１日に何千もの潜在的な欠陥または粒子をレビューすることが必要となり、したがって、レビュー用のターゲット１つにつきせいぜい数秒しかかからないことがある。半導体産業および関連産業向けのレビューＳＥＭは、ＫＬＡ−Ｔｅｎｃｏｒ Ｃｏｒｐｏｒａｔｉｏｎ（たとえば、ｅＤＲ−７１１０）、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃ．（たとえば、ＳＥＭＶｉｓｉｏｎ Ｇ６）、および他の企業によって製造される。

最も一般的には、レビューＳＥＭは、試料から放出される２次電子を検出して画像を形成する。「Ａｐｐａｒａｔｕｓ ａｎｄ ｍｅｔｈｏｄ ｆｏｒ ｅ−ｂｅａｍ ｄａｒｋ−ｆｉｅｌｄ ｉｍａｇｉｎｇ」と題する、マスナゲッティ（Ｍａｓｎａｇｈｅｔｔｉ）らの米国特許第７，１４１，７９１号に、レビューＳＥＭ用の例示的な２次電子検出器が記載されている。この例示的な２次電子検出器は、２次電子を収集し、それをシンチレータに送る電子光学装置を備える。電子は、シンチレータに向けて加速され、その結果、それぞれの電子がシンチレータに衝突することで、複数の光子が放出されることになる。これら光子の中には、ライトパイプに取り込まれ、１つ以上の光電子増倍管に送られるものもある。この手法の欠点は、検出器が相対的に低速になることである。シンチレータからの光放出では、時定数が数十ｎｓまたは何十ｎｓにもなる。さらに、シンチレータは複数の時定数を有する。初期応答は数十ｎｓの時定数を有することがあるが、はるかに長い時定数の低レベルで光放出が続くことになる。光電子増倍管はまた、複数の時定数での応答を有する。光電子を放出する光電陰極は、１つ以上の時定数を有する。電子が、あるダイノードから別のダイノードに移動し、最後にはアノードに至るまでにかなりの時間を要し、これによってさらに時定数が増える。ダイノードの数を減らすことによって電子の移動時間を減らすことができるが、これによって光電子増倍管の利得が減少し、したがって、速度を上げるためにＳＥＭの感度を下げることになるので望ましいトレードオフではない。

レビュー用に設計されたＳＥＭは、材料識別のための電子マイクロプローブ（Ｘ線）分析を含んでもよい。ＳＥＭの画像解像度が数ｎｍまたはそれよりも良好であって、ｎｍサイズの欠陥および粒子の高品質な画像を提供できるように、検査される試料は最終対物レンズに近接して配置され、その結果、そのレンズの磁界内に完全に入り込み、したがってイメージング収差を最小限に抑えることになる。試料を対物レンズに近接して配置することで、大きい検出器を試料に近接して配置できなくなる。具体的には、マイクロプローブまたは同様の分析用に使用されるＸ線検出器は、わずかな立体角でのＸ線しか収集することができず、このようなシステムを低速にする。十分なＸ線を取り込んでターゲットの材料組成を決定するには、ターゲット当たり何十秒または何十分ものデータ取得時間が必要になることがある。

レビューＳＥＭの最終対物レンズはまた、２次電子および後方散乱電子の検出器を配置してもよい場所、ならびにこれらの検出器に印加できる収集電圧を制限する。電子検出器と試料の間のわずかな電位差（たとえば約２ｋＶ未満）が、試料からの低エネルギー電子を収集および検出するための、電子検出器の効率および感度を低下させる。

米国特許出願公開第２０１３／０３２０２１１号

したがって、上記欠点の一部または全てを克服する、高速で高解像度のレビューＳＥＭの必要性が生じる。具体的には、少なくともいくつかの一般的に使用される材料を迅速に識別することのできる、高速で高解像度の自動ＳＥＭの必要性が生じる。材料を迅速に識別でき、かつ／または高速検査ＳＥＭに含まれる画像コントラストを改善できることがさらに望ましい。

本発明は、１つ以上の固体電子検出器を利用して、単一の一体型半導体構造体内でそっくりそのまま、入射電子を測定可能な電荷に変換することによって、試料から放出される後方散乱電子または２次電子の高速な検出を実現するＳＥＭを対象とする。具体的には、それぞれの固体電子検出器は、ｐタイプの電子感知層を利用して、それぞれの入射（検出された）電子に応答して複数の電子を生成し、ｎタイプの埋込みチャネル層を利用して、生成された電子の少なくともいくらかをｎ＋フローティングディフュージョンに移し、フローティングディフュージョン上に収集された電荷（電圧）によって制御される増幅器を利用して、出力信号を生成するセンサを備え、このｐタイプの電子感知層、ｎタイプの埋込みチャネル層、ｎ＋フローティングディフュージョン、および増幅器は、単一の一体型半導体（たとえばエピタキシャルシリコン）構造体のそれぞれのドープ領域を含む。このようにして、一体型半導体構造体内で入射電子を測定可能な電荷に変換することは、従来の光子ベースのシンチレータ手法よりもかなり速く、これにより本発明は、従来のシンチレータベースのＳＥＭを使用して実現可能な場合よりもかなり高速な処理速度（たとえば１００ＭＨｚ以上）を実現できるＳＥＭを提供する。固体電子検出器はまた、サイズが比較的小さく、検出器と試料の間に生成される電位差が比較的小さく、これにより、電子源に近接して（たとえば、最終（液浸）対物レンズと試料の間、または最終対物レンズの上方に）配置され、２次電子検出器と同じほど高い動作速度で動作する後方散乱電子検出器を備えるＳＥＭを製造することが容易になり、それにより、２次電子信号と後方散乱電子信号の両方を組み合わせて使用して、試料表面のトポグラフィについて、いずれか単独の信号から得ることのできる情報よりも解像度の高い情報を提供することができる。さらに、既知の半導体処理技法を使用して、それぞれの電子センサを単一の半導体構造体上に製造することによって、固体電子検出器は、その総合コストを低くすることができ、従来のシンチレータベースのセンサよりも必要とされる動作電圧を低くすることができ、それにより、従来のシンチレータベースのＳＥＭシステムと比較して、製造するのが低コストであり、効率がかなり高く、したがって運用するのが低コストであるＳＥＭの製造が容易になる。

前述のタイプの１つ以上の固体電子検出器を利用する、例示的な検査およびレビューのＳＥＭを説明する。このＳＥＭは、電子源、電子光学システム（電子光学装置）、少なくとも１つの固体電子検出器、およびコンピュータを備える。電子源は、試料に向けて送出される１次電子ビームを生成する。電子光学装置は、検査される試料の領域にわたって１次電子ビームを縮小し、集束し、スキャンするように構成されたレンズおよびデフレクタを備える。１次電子ビームが試料に衝突すると、試料は、１次電子ビームからの電子の多くを吸収するが、この電子のいくらかを散乱させる（後方散乱電子）。吸収されたエネルギーによって、いくらかのＸ線およびオージェ電子とともに、２次電子が試料から放出される。後方散乱電子の（第１の）電子検出器は試料に近接して配置され、それによって、検出された後方散乱電子の数とエネルギーに比例する電圧レベルを有するアナログ出力信号が、対応するデジタル値に変換され、また対応する（第１の）画像データ信号としてコンピュータに伝送される。２次電子は、任意選択の（第２の）固体電子検出器によって検出され、この検出器のセンサが、検出された２次電子の数とエネルギーに比例するアナログ出力信号を生成し、この出力信号が、対応するデジタル値に変換され、また対応する（第２の）画像データ信号としてコンピュータに伝送される。コンピュータは、第１および第２の固体検出器から第１および第２の画像データ信号を受信し、次いで、受信した画像データ信号を処理して、１次電子ビームがスキャンされた試料の領域の画像を構成する。

好ましい一実施形態では、２次電子検出器と後方散乱電子検出器の両方とも固体検出器を備える。好ましい一実施形態では、後方散乱電子検出器は、電子を検出する表面（すなわち試料または他の電子源に面する前向きの表面）に純粋なホウ素コーティングを有する。別の実施形態では、後方散乱電子検出器と２次電子検出器の両方とも、純粋なホウ素コーティングを含む。

試料を検査またはレビューする例示的な方法を説明する。この方法は、マスタクロック信号を生成するステップと、このマスタクロックと同期している偏向スキャンを生成するステップであって、この偏向スキャンによって１次電子ビームが試料の領域をスキャンするステップと、マスタクロックに同期して、後方散乱電子信号を収集およびデジタル化する第１の画素クロックを生成するステップとを含む。この方法はさらに、各画素で生成された電荷から、それぞれの後方散乱電子のエネルギーを近似的に求めるステップを含む。収集された後方散乱電子の数とエネルギーを使用して、欠陥の有無もしくは欠陥のタイプを決定し、欠陥のタイプを分類し、または試料のスキャン領域内のある位置で材料のタイプもしくは材料区分を決定してもよい。

この方法の好ましい実施形態では、マスタクロックに同期している第１の画素クロックまたは第２の画素クロックを使用して、２次電子を収集およびデジタル化する。２次電子を使用して、試料のスキャン領域の画像を形成してもよい。この画像は、後方散乱電子と２次電子信号を組み合わせたものから形成してもよい。後方散乱電子信号と組み合わせて２次電子信号を使用して、欠陥の有無もしくは欠陥のタイプを決定し、欠陥のタイプを分類し、または試料のスキャン領域内のある位置で材料のタイプもしくは材料区分を決定してもよい。組み合わされた信号はまた、試料の表面トポグラフィについて、いずれか単独の信号から得ることのできる情報よりも多くの情報を提供することができる。

本発明の別の実施形態によれば、電子検出器は、一連の画素および複数のアナログデジタル変換器を備え、各画素は、前述のように機能して、アナログ出力信号を生成し、各アナログデジタル変換器は接続され、関連する１つの画素だけからのアナログ出力信号を変換して、高速かつ高解像度の検出／読出し動作を容易にする。画素配列は、行と列（たとえば、１６×１６、３２×３２、６４×６４以上）で配置された複数の画素を含み、それにより、広い領域にわたって入射電子の検出が容易になる。前述の汎用型の電子センサと同様に、各画素は、ｐタイプの電子感知領域と、ｎタイプの埋込みチャネル層と、フローティングディフュージョンと、入射電子のエネルギーまたはその画素に入る電子の数（すなわち、後方散乱電子または２次電子）にそのレベルがほぼ対応するアナログ出力信号を生成するように構成された増幅回路とを備える。それぞれが１つの画素からの出力信号を処理するように構成された、複数のアナログデジタル変換器を利用することにより、本発明は、従来の検出器構成を使用して実現可能なものよりもかなり高い動作速度（たとえば、それぞれの画素について１００ＭＨｚ以上のサンプリングレート）を可能にする複数画素（すなわち４×４以上）の電子検出器を実現する。さらに、行列（アレイ）状に配置された複数の画素からの出力信号は、処理するために同時に変換されるので、本発明の複数画素の電子検出器によって、所与の検出／読出し動作中に受ける２つ以上の入射電子のエネルギーを測定することが容易になり、行列内の検出画素の位置によって入射電子の経路を決定することも容易になる。

一実施形態では、各画素はアナログデジタル変換器から別々の半導体構造上に製造され、出力信号が、それぞれの画素から、その関連するアナログデジタル変換器まで、対応するハンダボールを介して伝送される。好ましい一実施形態では、各画素がセンサ回路の一部として低濃度ｐドープのエピタキシャル（エピ）シリコンの層上に製造され、信号処理回路の一部として（たとえば、ＡＳＩＣ（特定用途向け集積回路）の一部として）他のデジタル回路とともに、アナログデジタル変換器が第２の半導体（たとえばシリコン）基板上に製造される。良好な機械強度を実現しながら、電子感知領域からｎタイプ埋込みチャネル層まで電子がドリフトするのに要する時間を、約１０ｎｓ未満に制限するように維持するため、画素を形成するのに使用されるエピシリコンの厚さは約４０μｍから１００μｍまでの間にあることが好ましい。シリコンが付着する基板によって実現する機械的支持に応じて、約１０μｍから４０μｍまでの間など、４０μｍよりも薄いシリコンを許容することができる。一実施形態では、エピシリコンの電子感知面上に、純粋なホウ素コーティングが配置される。一実施形態では、アナログデジタル変換器のアレイに加えて、信号処理回路は、たとえば、センサ回路の関連する画素から受信されるデジタル化された出力信号（画像データ）に基づいて、入射電子のおおよそのエネルギーを計算するように構成された処理回路を備える。別の実施形態では、信号処理回路はまた、外部の処理システム（たとえばコンピュータ）に画像データ信号を伝送するための、高速データ伝送回路を備える。センサ回路および信号処理回路は、作製された後に積み重ねた構成で接続され、各画素と関連するアナログデジタル変換器との間にハンダボールが接続される。具体的には、各画素から伝送される出力信号は、センサ回路の表面上に配置された第１のパッドに接続され、この第１のパッドから、関連するハンダボール／バンプを介して、信号処理回路上に配置された第２のパッドに接続され、そこから、関連するアナログデジタル変換器の入力端子に出力信号が伝送される。この接続によって、センサ回路用の機械的支持体を実現することもできる。各画素によって利用される様々な制御信号および電力信号は、制御回路からの共有金属相互接続（信号線）によって伝送してもよく、この信号線は、ハンダバンプまたはワイヤボンドによって、信号処理回路または別の基板に接続してもよい。

好ましい一実施形態では、前記各画素のフローティングディフュージョンが画素の中央領域に配置され、高速データ収集において、埋込みチャネル層からフローティングディフュージョンまで電子が移動するのに十分な時間を容易に確保するように各画素の横寸法が制限される。各画素の中心にフローティングディフュージョンを配置することによって、埋込みチャネル層を通ってフローティングディフュージョンまで電子が移動しなければならない経路は、画素の横寸法（たとえば対角寸法）の半分に等しい。各画素の公称横寸法を約２５０μｍ以下に制限することで、１００ＭＨｚまでに動作速度が容易に実現する。

一実施形態では、別個の（第３の）基板が、センサ回路および／または信号処理回路のうち１つ以上に、電気的および／または機械的に接続される。この別個の基板は、シリコンまたはセラミック材料を含んでもよく、各画素からのアナログ信号またはデジタル信号を処理し、また外部コンピュータまたは他のシステムに、画像データを高速にデータ転送するための回路を含む集積回路を備えてもよい。集積回路によって実行される処理機能には、閾値処理、加算、ビニング、および／または個々の画素からのデータを数えることが含まれ得る。集積回路は、デジタル化データをコンピュータに伝送するための高速（毎秒約１０ギガビットなどの）シリアル送信機を備えることが好ましい。集積回路は、コンピュータからのコマンドを受信するためのシリアル受信機を備えてもよい。シリアル受信機は、シリアル送信機よりも低い速度で動作してもよい。

本発明はさらに、抵抗性ゲート、および１つ以上の追加の光学ゲートを利用して、中央に配置されたフローティングディフュージョンに向けて電子を駆動する、新規の電子センサ画素を対象とする。抵抗性ゲートは、画素表面のほとんどにわたって配置されるアモルファスシリコンまたは多結晶シリコンの構造体によって実装される。抵抗性ゲートの外周部と内周部の間に印加される電位差によって電界が生成され、この電界によって、画素の中央近くに配置されることが好ましいフローティングディフュージョンに向けて埋込みチャネル内の電子が駆動されて、電荷移動が加速される。抵抗性ゲートとフローティングディフュージョンの間の画素の前面に追加の様々なゲートを作製して、埋込みチャネルからフローティングディフュージョンへの電荷の移動を指示および制御し、フローティングディフュージョンのリセットを可能にする。画素の前面上のｐ型凹部領域内に画素の増幅器が作製されて、フローティングディフュージョン内に収集された信号をバッファリングする。

本発明の一実施形態による、後方散乱電子検出器および２次電子検出器を組み込む例示的なＳＥＭを示す図である。 試料を検査またはレビューする例示的な方法を示す図である。 本発明の一実施形態による、画素当たり１つの出力を有する複数の画素を備える例示的な固体電子検出器の重要な態様を示す図である。 本発明の一実施形態による、画素当たり１つの出力を有する複数の画素を備える例示的な固体電子検出器の重要な態様を示す図である。 本発明の一実施形態による、画素当たり１つの出力を有する複数の画素を備える例示的な固体電子検出器の重要な態様を示す図である。 本発明の例示的な特定の実施形態による単一画素電子センサを分解した正面／上面斜視図である。 本発明の例示的な特定の実施形態による単一画素電子センサを組み立てた正面／上面斜視図で示す図である。 動作中の図４ｂの画素を示す、簡略化された横断面図である。 動作中の図４ｂの画素を示す、簡略化された横断面図である。 本発明の一代替実施形態による、画素が利用する増幅器の例示的なレイアウトを示す、簡略化された平面図である。 本発明の別の代替実施形態による、画素のレイアウトを示す、簡略化された平面図である。

本発明は、半導体の検査およびレビューのシステム用のセンサを改良したものに関する。以下の説明は、特定の用途およびその要求事項との関連で提示した本発明を、当業者が実施できるようにするために示してある。本明細書では、「ｔｏｐ」、「ｂｏｔｔｏｍ」、「ｏｖｅｒ」、「ｕｎｄｅｒ」、「ｕｐｐｅｒ」、「ｕｐｗａｒｄ」、「ｌｏｗｅｒ」、「ｄｏｗｎ」、「ｄｏｗｎｗａｒｄ」などの方向を示す用語は、説明する目的で相対位置を示すものであり、絶対的な座標系を指定するものではない。さらには、接着剤、ハンダ、または他の相互接続によって接続されていた２つの別々の半導体構造体（たとえば、同じシリコンウェーハからの２つの「チップ」）と区別して、単一製造プロセス（たとえば、チョクラルスキー結晶成長、スパッタ堆積、プラズマ蒸着、または化学蒸着）において全体として形成される連続半導体材料（たとえばシリコン）基板を説明するために、「一体型半導体構造体」という語句が、本明細書において使用される。好ましい実施形態に対する様々な修正形態が当業者には明白になるはずであり、本明細書において定義される一般的原理を他の実施形態に適用してもよい。したがって、本発明は、図示して説明する特定の実施形態に限定されるものではなく、本明細書において開示される原理および新規な特徴と一致する最も広い範囲と調和するものである。

図１には、例示的な走査型電子顕微鏡（ＳＥＭ）１００が示してあり、これは、半導体ウェーハ、レチクル、またはフォトマスクなどの試料１３１を検査またはレビューするように構成された、検査システムまたはレビューシステムと呼ばれている。ＳＥＭ１００は一般に、電子銃（源）１４０、上段部１４１および下段部１４２を含む電子光学系１４２、試料１３１を支持し、これを位置決めするステージ１３０、およびシステムコンピュータ１６０を備える。

一実施形態では、電子銃１４０は、熱電界放出カソードもしくはショットキーカソード、単結晶タングステンカソード、またはＬａＢ_６カソードなどのカソード１０１、ならびに引出し電極および集束電極１０２を備える。電子銃１４０はさらに、磁気レンズ（図示せず）を備えてもよい。電子銃１４０は、所望のビームエネルギーおよびビーム電流を用いて１次電子ビーム１５０を生成する。

電子光学系の上段部１４１は、１つ以上の集光レンズ１０７を備え、これが１次ビームを縮小して、試料１３１上に小さいスポットを生成する。一般に、試料をレビューするために高解像度の画像を生成するには、約１ｎｍまたは数ｎｍのスポットサイズが好ましい。試料の検査には、これより大きいスポットサイズを使用して、さらに迅速に試料１３１をスキャンしてもよい。スポットサイズが１００ｎｍ程度以上のときは、単一の集光レンズ１０７で事足りる場合があるが、スポットサイズが数十ｎｍ以下の場合は２つ以上の集光レンズが通常は必要になる。集光レンズ１０７は、磁気レンズ、静電レンズ、またはその両方を含んでもよい。上段部１４１はまた、１つ以上のデフレクタ１０５を備えてもよく、これが試料１３１の領域全体にわたって１次電子ビームをスキャンする。デフレクタ１０５は、図に示すように集光レンズ１０７の両側に配置してもよく、または集光レンズ１０７の内部（図示せず）もしくは集光レンズ１０７の後に配置してもよい。デフレクタ１０５は、静電デフレクタ、または磁気デフレクタと静電デフレクタの組合せを備えてもよい。一実施形態では、上段部１４１にデフレクタがなくてもよい。その代わりに、全てのデフレクタを下段部１４２に収容してもよい。

下段部１４２は、試料１３１上の小さいスポットに１次電子ビームを集束するための最終（液浸）レンズ１１０を備える。最終レンズ１１０は、（図に示すような）磁気レンズ、または磁気レンズと静電レンズ（図示せず）の組合せを含んでもよい。試料１３１に小さいスポットサイズを実現するために、最終レンズ１１０は、試料１３１に近接して配置され、その結果、試料はレンズの磁界内に完全に入り込む。これにより、試料１３１上の電子スポットの収差を低減することができる。下段部１４２はまた、デフレクタ１０９を備え、これが、（存在する場合には）デフレクタ１０５とともに動作して、試料１３１の領域全体にわたって１次電子ビームをスキャンする。

試料１３１は、ステージ１３０上に配置されて、電子カラムの真下の試料１３１の様々な領域の動きを容易にする。ステージ１３０は、Ｘ−ＹステージまたはＲ−θステージを備えてもよく、一実施形態では、集積回路業界によって通常レビューされる数多くの試料タイプ（たとえば、パターン付けされていない半導体ウェーハ、パターン付けされた半導体ウェーハ、レチクル、またはフォトマスク）を支持し、これを位置決めするように構成される。好ましい実施形態では、ステージ１３０は、検査中に試料１３１の高さを調整して焦点を維持することができる。他の実施形態では、最終レンズ１１０を調整して焦点を維持することができる。実施形態によっては、焦点または高さのセンサ（図示せず）は、最終レンズ１１０上、またはそれに近接して取り付けて、試料１３１の高さを調整し、もしくは最終レンズ１１０の焦点を調整するための信号を供給してもよい。一実施形態では、焦点センサまたは高さセンサは光センサでもよい。

試料１３１の領域全体にわたって１次電子ビーム１５０が電子光学系によりスキャンされると、２次電子および後方散乱電子がその領域から放出される。２次電子は、電極１２０によって収集して加速し、２次電子検出器１２１に送ってもよい。「Ａｐｐａｒａｔｕｓ ａｎｄ ｍｅｔｈｏｄ ｆｏｒ ｅ−ｂｅａｍ ｄａｒｋ−ｆｉｅｌｄ ｉｍａｇｉｎｇ」と題する、マスナゲッティ（Ｍａｓｎａｇｈｅｔｔｉ）らの米国特許第７，１４１，７９１号に、２次電子を収集し、加速し、かつ／または集束するための電子光学系が記載されている。この特許を、本願に引用して援用する。’７９１の特許に記述されているように、２次電子検出器用の電子光学系は、２次電子の軌跡に対するデフレクタ１０９の効果を少なくとも部分的に相殺するための、非スキャニング光学系を備えてもよい。本発明の実施形態によっては、非スキャニング光学系は必要でなく、これを省略してもよいが、それというのも、この非スキャニングは本明細書に記載の２次電子検出器内に含まれるＡＳＩＣによってほぼ実現できるからである。２次電子検出器１２１は、本明細書に記載の固体電子検出器のうちの１つなど、固体電子検出器であることが好ましく、検出された２次電子によって画像データ信号ＩＤ２を生成するように構成され、ここで、画像データ信号ＩＤ２は、コンピュータ１６０に転送され、これを利用して関連するスキャン済み試料領域の画像を生成し、それによって欠陥Ｄの外観検査が容易になる。本明細書に記載のシステムおよび方法とともに使用してもよい、２次電子を検出して分析するための他の電子光学系および検出器の構成ならびに方法が、「Ａｐｐａｒａｔｕｓ ａｎｄ ｍｅｔｈｏｄ ｆｏｒ ｅ−ｂｅａｍ ｄａｒｋ ｉｍａｇｉｎｇ ｗｉｔｈ ｐｅｒｓｐｅｃｔｉｖｅ ｃｏｎｔｒｏｌ」と題する、レント（Ｌｅｎｔ）らの米国特許第７，８３８，８３３号、および「Ａｐｐａｒａｔｕｓ ａｎｄ ｍｅｔｈｏｄ ｆｏｒ ｏｂｔａｉｎｉｎｇ ｔｏｐｏｇｒａｐｈｉｃａｌ ｄａｒｋ−ｆｉｅｌｄ ｉｍａｇｅｓ ｉｎ ａ ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｓｃｏｐｅ」と題する、ジェームズ（Ｊａｍｅｓ）らの米国特許第７，７１４，２８７号に記載されている。これら特許の両方とも、本願に引用して援用する。

後方散乱電子は、１２２ａおよび１２２ｂで示す検出器など、後方散乱電子検出器によって検出してもよく、この検出器は、本明細書に記載の固体電子検出器のうちの１つによって実施され、検出された後方散乱電子によって画像データ信号ＩＤ１を生成するように構成され、ここで、データ信号ＩＤ１は、コンピュータ１６０に転送され、またこれを利用して関連するスキャン済み試料領域の画像を生成する。後方散乱電子検出器は、位置１２２ａ（すなわち、最終レンズ１１０と試料１３１の間）など、試料１３１に可能な限り近接して配置されることが好ましい。しかし、試料１３１と最終レンズ１１０の間のギャップは、たとえば約２ｍｍ以下と狭くてもよく、また、たとえば焦点または高さのセンサでは隙間が必要となることがあり、したがって、後方散乱電子検出器を位置１２２ａに配置するのは実用的ではないこともある。あるいは、後方散乱電子検出器は、試料１３１から最終レンズ１１０の極片のもう一方の側にある、１２２ｂなどの位置に配置してもよい。後方散乱電子検出器は、１次電子ビーム１５０を遮断してはならないことに留意されたい。後方散乱電子検出器は、中間に孔を有していてもよく、または、１次電子ビーム１５０の経路の周りに配置されて、後方散乱電子を効率的に取り込みながらその経路を遮断しないようになっている、複数の検出器（２つ、３つ、もしくは４つの別々の検出器）を備えてもよい。

試料１３１への１次電子ビーム１５０の入射エネルギーは、カソード１０１と試料１３１の間の電位差に依存する。一実施形態では、ステージ１３０および試料１３１をアース電位に近い状態に保持してもよく、カソード１０１の電位を変化させることによって入射エネルギーを調整してもよい。別の実施形態では、アースに対するステージ１３０および試料１３１の電位を変化させることによって、試料１３１への入射エネルギーを調整してもよい。いずれの実施形態においても、試料１３１へのアーク放電を回避するため、最終レンズ１１０ならびに後方散乱電子検出器１２２ａおよび／または１２２ｂは全て、互いに近接した電位でなければならず、試料１３１およびステージ１３０の電位に近接した電位（たとえば、試料１３１およびステージ１３０に対して約１０００Ｖ未満）でなければならない。このように電位差が小さいので、試料１３１からの後方散乱電子は、この試料から後方散乱電子検出器１２２ａおよび／または１２２ｂまで、ほんのわずかの量しか加速されないか、または全く加速されないことになる。半導体試料によっては、その試料への損傷を回避するため、試料１３１への入射エネルギーが（たとえば約５００ｅＶ〜２ｋｅＶの間など）極めて低くてもよいので、後方散乱電子検出器１２２ａおよび／または１２２ｂに入射するときの後方散乱電子のエネルギーは極めて低くなる。したがって、後方散乱電子検出器１２２ａおよび１２２ｂが、単一の低エネルギー後方散乱電子（たとえば、約２ｋｅＶ以下のエネルギーを有する電子）から数多くの電子正孔対を生成することが、ＳＥＭの感度にとって重要である。従来のシリコン検出器では、シリコンの表面上に自然酸化物などの薄い酸化物のコーティングを有することが避けられず、これによって、約２ｋｅＶを下回るエネルギーを有するほとんどの電子がシリコンに到達するのを阻止されるか、または代替的に（Ａｌなどの）薄い金属コーティングを表面上に有し、これによって、入射する低エネルギー電子のかなりの割合が散乱および吸収される。好ましい一実施形態では、本明細書に記載の固体電子検出器は、ピンホールのない純粋なホウ素コーティングをその表面上に有する。ピンホールのない純粋なホウ素コーティングによって、シリコンの酸化が防止され、（エネルギーが１ｋｅＶ未満の電子を含む）低エネルギー電子の効率的な検出が可能になる。ピンホールのない純粋なホウ素コーティングでシリコン検出器を作製するための方法、およびそうした検出器の設計が、２０１３年３月１０日にチャーン（Ｃｈｅｒｎ）らによって出願された「Ｂａｃｋ−ｉｌｌｕｍｉｎａｔｅｄ Ｓｅｎｓｏｒ Ｗｉｔｈ Ｂｏｒｏｎ Ｌａｙｅｒ」と題する、米国公開特許出願第２０１３／０２６４４８１号に記載されている。この特許出願を、本願に引用して援用する。

図１の左下部分にある吹出しには、電子検出器１２１、１２２ａおよび１２２ｂのうちの１つ以上が利用して、単一の一体型半導体（たとえばエピタキシャルシリコン）構造体１２４内でそっくりそのまま、入射する後方散乱電子または２次電子ｅ_{ＩＮＣＩＤＥＮＴ}を測定可能な電荷に変換するための簡略化された固体センサ１２３が示してある。センサ１２３は、正面１２７−Ｆを通って入力される各入射電子ｅ_{ＩＮＣＩＤＥＮＴ}に応答して、複数の電子ｅ_１２７を生成するように構成されたｐタイプの電子感知層１２７と、生成された電子ｅ_１２５の少なくともいくらかを表す電子ｅ_１２５を、ｎ＋フローティングディフュージョンＦＤまで移動させるように構成されたｎタイプの埋込みチャネル層１２５と、フローティングディフュージョンＦＤ上に収集された電荷（電圧）Ｖ_ＦＤによって出力信号ＯＳを生成する増幅器１２９とを備える。埋込みチャネル層１２５が電子感知層１２７の上面１２７−Ｂに配置されて、電子感知層１２７によって生成される電子ｅ_１２７の効率的な収集を容易にし、フローティングディフュージョンＦＤが埋込みチャネル層１２５に配置されて、電子ｅ_１２５を受けるのを容易にし、これにより、測定された電荷（電圧）Ｖ_ＦＤが、フローティングディフュージョンＦＤによって取り込まれる電子ｅ_ＦＤの数に比例するようになる。本発明の一態様によれば、ｐタイプ電子感知層１２７、ｎタイプ埋込みチャネル層１２５、ｎ＋フローティングディフュージョンＦＤ、および増幅器１２９は、拡散したドーパントによって一体型半導体構造体１２４上にまとめて作製され、これにより、入射電子から読出し変換までの全体が、半導体構造体１２４内でそっくりそのまま実行される。任意選択の純粋なホウ素層１２８が電子感知層１２７の下端面１２７−Ｆ上に形成され、その結果、入射電子ｅ_{ＩＮＣＩＤＥＮＴ}が、純粋なホウ素層１２８を通過し、その後に電子感知層１２７に入る。以下でさらに詳細に述べるように、センサ１２３とともに、各固体電子検出器は、デジタル画像データ信号ＩＤｘ（すなわち、後方散乱電子検出器１２２ａもしくは１２２ｂの場合は信号ＩＤ１、または２次電子検出器１２１の場合は信号ＩＤ２）としてコンピュータ１６０に伝送するためのデジタル形式に出力信号ＯＳを変換する、少なくとも１つのアナログデジタル変換器１２６を備える。

ＳＥＭ１００の様々な回路およびシステムが、簡略化された形式で先に説明してあり、これらの回路およびシステムはさらなる特徴を有し、さらなる機能を実行することが理解される。たとえば、ＳＥＭ１００の後方散乱電子検出器１２２ａ／１２２ｂおよび２次電子検出器１２１は、本発明のある種の重要な特徴を簡潔に取り入れるための簡略化されたセンサ１２３として先に述べてあるが、後方散乱電子検出器１２２ａ／１２２ｂおよび２次電子検出器１２１は、好ましくは以下に述べる複数画素の電子検出器を使用して実施されることが理解される。さらに、スキャン済み試料領域の画像を生成することに加えて、コンピュータ１６０は、以下に述べる方法を使用して画像データ信号によって示される入射電子のエネルギー値に基づいて、欠陥の存在および／または欠陥のタイプを判定することなど、追加機能を実行するように構成してもよい。

図２には、半導体ウェーハ、レチクル、またはフォトマスクなどの試料を、検査またはレビューする例示的な方法２００が示してある。図２に示す方法は、検査またはレビューされる試料の各領域について繰り返してもよい。レビューＳＥＭでは、レビューされる領域は、欠陥または粒子を潜在的に含んでいるものとして、光学検査またはＳＥＭ検査によって前もって識別されていてもよい。

検査またはレビューされる試料の各領域について、例示的な方法２００がステップ２０１から始まる。マスタクロック信号がステップ２０２で生成され、この信号を使用して、１次電子ビームのスキャニングおよび画像データの獲得のタイミングを制御する。

ビーム偏向スキャニングパターンがステップ２０４で生成される。このビーム偏向スキャニングパターンは、図１に１０５および１０９で示すデフレクタなど、ビームデフレクタに供給される電圧および／または電流を生成する。このパターンは、試料の領域をカバーする、ラスタスキャン、蛇行パターン、角形らせんまたは他のパターンでもよい。スキャニングパターンはまた、たとえば遅延およびダミースキャンを含んでもよく、ここで試料表面の充電を制御するためのデータは収集されない。

第１の画素クロック信号がステップ２０６で生成される。この第１の画素クロック信号は、マスタクロック信号と同期している。第１の画素クロック信号は、周波数がマスタクロック信号と同じでもよく、マスタクロック信号の倍数の周波数でもよく、マスタクロック信号の約数（すなわち、マスタクロック信号の周波数を整数で割ったもの）の周波数でもよく、またはマスタクロック信号の周波数の有理倍数の周波数でもよい。

ステップ２０８では、第１の画素クロック信号のそれぞれの期間において、後方散乱電子検出器で収集された信号が読み出され、デジタル化される。

ステップ２１０では、マスタクロック信号に同期している第２の画素クロック信号が生成される。第２の画素クロック信号は、周波数がマスタクロック信号と同じでもよく、マスタクロック信号の倍数の周波数でもよく、マスタクロック信号の約数（すなわち、マスタクロック信号の周波数を整数で割ったもの）の周波数でもよく、またはマスタクロック信号の周波数の有理倍数の周波数でもよい。第２の画素クロック信号は、周波数が第１の画素クロック信号と同じでもよい。一実施形態では、第１の画素クロック信号が、第１の画素クロック信号と第２の画素クロック信号の両方向けに使用され、単独の第２の画素クロック信号は生成されない。

ステップ２１２では、第２の画素クロック信号（または、第２の画素クロック信号が使用されない場合は第１の画素クロック信号）のそれぞれの期間において、２次電子検出器で収集された信号が読み出され、デジタル化される。

ステップ２１４では、デジタル化された後方散乱信号および２次電子信号を使用して、スキャン領域内の１つ以上の欠陥の存在を判定する。欠陥は、存在しないものと考えられる（粒子などの）材料の存在、存在するものと考えられる材料の欠如（オーバエッチングされた状態などで生じることがある）または奇形パターンを含んでもよい。

任意選択のステップ２１６では、ステップ２１４で見つかったそれぞれの欠陥について、欠陥の欠陥タイプまたは材料タイプを決定してもよい。たとえば、原子番号の大きい元素は一般に、原子番号の小さい元素よりも高い割合の入射電子を散乱させる。後方散乱電子信号を使用して、（金属など）原子番号の大きい元素の有無を推定してもよい。ステップ２１６では、前もって検査された領域がレビューされているとき、前の（光学的および／またはｅビームの）検査データを、デジタル化された後方散乱電子および２次電子の信号と組み合わせて使用して、欠陥または材料のタイプをより良好に決定してもよい。一実施形態では、ステップ２１４および２１６を組み合わせて、欠陥の存在およびタイプを同時に決定する単一のステップにしてもよい。

方法２００は、レビューまたは検査される試料の各領域において、最初から繰り返してもよい。

図３ａには、レビューＳＥＭ、または図１に示したＳＥＭ１００など他のＳＥＭシステムで使用するための、例示的な簡略化された複数画素の電子検出器３００が示してある。電子検出器３００は一般に、センサ回路３１０および信号処理回路３２０を備える。図３ａに示す好ましい実施形態では、以下で明らかになる理由により、センサ回路３１０はシリコン構造体（チップ）３１１上に作製され、信号処理回路３２０は別のシリコン構造体（チップ）３２１上に作製される。一代替実施形態（図示せず）では、センサと信号処理回路の両方が、同じシリコンチップ上に作製される。

図３ａの下部を参照すると、センサ３１０は、４行／４列（４×４）の配列で配置された、１６個の画素３１５−１１〜３１５−４４を備える。説明するために、画素の「行」は、図３ａの任意に割り当てられたＸ軸方向に配列され、それにより、画素３１５−１１〜３１５−１４が第１の行を形成し、画素３１５−２１〜３１５−２４が第２の行を形成し、画素３１５−３１〜３１５−３４が第３の行を形成し、画素３１５−４１〜３１５−４４が第４の行を形成する。同様に、画素の「列」は、図３ａに示すＹ軸方向に配列され、それにより、画素３１５−１１〜３１５−４１が第１の列を形成し、画素３１５−１２〜３１５−４２が第２の列を形成し、画素３１５−１３〜３１５−４３が第３の列を形成し、画素３１５−１４〜３１５−４４が第４の列を形成する。実際の用途では、センサ回路は、１６×１６、３２×３２、６４×６４以上の画素のアレイを備えるものと予想され、ここで、これら相対的に大きいアレイの画素は、以下に述べる簡略化された４×４のアレイの画素と同様の特徴を有する。さらに、アレイの各行／列での画素の数は、２の累乗である必要はなく、各行での画素の数は、各列での画素の数に等しい必要もない。一実施形態では（たとえば、図１に示す後方散乱電子検出器１２２ａまたは１２２ｂの場合には）、センサ３１０は、このセンサの中央に孔（図示せず）を有しており、１次電子ビームがセンサを通過できるようにする。画素３１５−１１〜３１５−４４は、正方形状を有するものとして示してあるが、各画素は長方形または六角形でもよい。

本発明の一態様によれば、センサ回路３１０の各画素は、図１を参照して先に述べたものと同様の、電子感知領域、埋込みチャネル、フローティングディフュージョン、および増幅器回路構造体を備える。一例として、図３ａでの画素３１５−４１を参照すると、各画素は一般に、ｐタイプの電子感知領域３１２Ａ、ｎタイプ埋込みチャネル層３１６、フローティングディフュージョンＦＤ、および増幅器３１７を備える。ｐタイプの電子感知領域３１２Ａは、画素３１５−４１の下方に配置されたエピ層３１２の一部分によって形成され、図１を参照して先に述べたように、入射電子に応答して複数の電子を生成するように機能する。埋込みチャネル層３１６は、電子感知領域３１２Ａの全体にわたってエピ層３１２に拡散したｎタイプのドーパントによって形成され、電子感知領域３１２Ａによって生成された電子を、フローティングディフュージョンＦＤまで移動させるように機能する。説明するために概略のキャパシタ信号を使用して示してあるフローティングディフュージョンＦＤは、埋込みチャネル層３１６中に拡散されたｎ＋ドーパントによって形成され、電子感知領域３１２Ａによって生成される複数の電子のうち少なくともいくらかを収集し、それにより、図１を参照して先に述べたようにして、対応する電荷（電圧）を生成するように機能する。増幅器３１７は、トランジスタＭ１、Ｍ２、およびＭ３を備え、関連する出力信号ＯＳ４１を生成するように機能し、この信号の電圧レベルは、所与の任意の読出し動作においてフローティングディフュージョンＦＤ上で収集される多数の電子によって決定される。各画素はまた、各読出し動作の後に画素フローティングディフュージョンＦＤの電圧レベルをリセットするように機能するリセットトランジスタＲＴを備える。

センサ回路３１０は、断面図のように図３ａに示してあり、画素３１５−１１〜３１５−４４が、エピタキシャル（エピ）層３１２およびホウ素層３１３を含む膜構造体上に作製される好ましい一実施形態を示す。一実施形態では、基板３１１はｐ＋（すなわち高濃度ｐドープ）基板であり、エピ層３１２はｐ−エピ層（すなわち、低濃度ｐドーパントを有する層）である。良好な機械強度を実現しながら、電子感知領域から埋込みチャネル層まで電子がドリフトするのに要する時間を、約１０ｎｓ未満に制限するように維持するため、エピ層３１２の厚さＴは約４０μｍから１００μｍまでの間にあることが好ましい。基板３１１によって実現する機械的支持に応じて、エピ層３１２は、約１０μｍから４０μｍまでの間など、４０μｍよりも薄くしてもよい。エピ層３１２が形成された後、１つ以上の追加層（図示せず）が、エピ層３１２の全体にわたって形成され（たとえば、ゲート酸化膜層、窒化ケイ素ゲート層、および１つ以上の誘電体層）、１つ以上のドープ領域がエピ層３１２内に形成される（たとえば、画素アレイの周辺領域に配置される、制御回路３１８を形成する表側の回路素子（図示せず）と関連するドープ領域とともに、ｎタイプ埋込みチャネル部分３１６、ｎ＋フローティングディフュージョンＦＤ、リセットトランジスタＲＴに関連するチャネル領域、および増幅器３１７）。様々な画素トランジスタおよび正面側の回路素子を形成するステップは、エピ層の表側の各部分を注入またはドーピングするステップを含み、ゲート層にパターン形成するステップを含んでもよい。次いで、画素３１５−１１〜３１５−４１の下方に配置される基板３１１の一部分が取り除かれて（薄くされて）、電子感知面（表側）３１２−ＥＳを露出させ、次いで、ホウ素層３１３が電子感知面３１２−ＥＳ上に形成される。図３ａに示す膜構造の形成に関連するさらなる詳細が、たとえば、２０１３年３月１０日にチャーン（Ｃｈｅｒｎ）らによって出願された「Ｂａｃｋ−ｉｌｌｕｍｉｎａｔｅｄ Ｓｅｎｓｏｒ Ｗｉｔｈ Ｂｏｒｏｎ Ｌａｙｅｒ」と題する、共有かつ同時係属の米国公開特許出願第２０１３−０２６４４８１号に提示されており、これをそのまま本願に引用して援用する。

図３ｂは、図３ａの例示的な画素３１５−４１をさらに詳細に示す略図である。具体的には、増幅器３１７は、電圧源ＶＯＤに接続されたドレイン端子と、フローティングディフュージョンＦＤ上に蓄積された電荷に接続され、それによって制御されるゲート端子と、第２のＮＭＯＳトランジスタＭ２のドレイン端子および第３のＮＭＯＳトランジスタＭ３のゲート端子に接続されたソース端子とを有する第１のＮＭＯＳトランジスタＭ１を備える。トランジスタＭ２のゲート端子およびソース端子はアースに接続されており、トランジスタＭ３のドレイン端子は電圧源ＶＯＤに接続されており、それにより、増幅器３１７の出力端子はトランジスタＭ３のソース端末によって形成される。画素３１５−４１はまた、フローティングディフュージョンＦＤに接続されたソース端子と、リセット制御信号ＲＧによって制御されるゲート端子と、リセット電圧ＲＤに接続されたドレイン端子とを有するＮＭＯＳリセットトランジスタＲＴを備える。画素３１５−４１の動作中、リセットトランジスタＲＴを切り替えることで、フローティングディフュージョンＦＤを電圧ＲＤにリセットし、次いで所定の検出期間だけ待ち、次いで出力信号ＯＳ４１をサンプリングすることによって、それぞれの検出／読出しサイクルが始まる。入射（すなわち、後方散乱または２次）電子が、検出期間中に画素３１５−４１の電子感知領域に入力されない場合、フローティングディフュージョンＦＤ上の電圧レベルおよび出力信号ＯＳ４１は、読出し時のリセット電圧から著しく変化することはない。１つ以上の入射（すなわち、後方散乱または２次）電子が、検出期間中に画素３１５−４１の電子感知領域に入力される場合、フローティングディフュージョン上の電圧レベルは、入射電子の数およびエネルギー（これは、フローティングディフュージョンＦＤ内に蓄積された電子の数によって示される）に比例する量だけ変化し（さらに負になり）、それにより、読出し時の出力信号ＯＳ４１の電圧レベルが、検出／読出しサイクル中に検出された入射電子のおおよそのエネルギーレベル（または、検出／読出しサイクル中に複数の電子が入射する場合にはエネルギーの合計）を示す。１００ＭＨｚの動作速度で動作するとき、各画素において毎秒１億回の検出／読出しサイクルが実行される。

図３ｂに示す本発明の好ましい一実施形態によれば、各画素のフローティングディフュージョンが、その画素の中央領域に配置され、各画素の横方向の公称サイズディメンションが、ほぼ２５０μｍ以下であって、それぞれの検出／読出しサイクル中のフローティングディフュージョンへの電子の移動を容易にする。簡潔に図３ａを参照すると、横方向のサイズディメンションは、シリコン構造体３１１に水平なＸ−Ｙ平面において測定され、各画素によって占有された領域を表す。図３ｂを参照すると、フローティングディフュージョンＦＤは、画素３１５−４１によって占有される区域の中央領域Ｃ（図４ａ）内に配置され、ここで、画素３１５−４１の幅が幅寸法Ｘ１によって示され、画素３１５−４１の長さが寸法Ｙ１によって示される。この好ましい実施形態によれば、寸法Ｘ１とＹ１の両方はほぼ２５０μｍ以下であって、高速な読出し動作を容易にする。シリコン中での電子のドリフト速度が原因で、データ転送速度が約１００ＭＨｚ以上での画素３１５−４１の読出しが必要になるとき、約１０ｎｓ以下で中央に配置されたフローティングディフュージョンＦＤまで電子を駆動できるよう、各画素の横寸法は約２５０μｍを超えないことが好ましい。これよりも低い速度の動作では、２５０μｍよりも大きい画素を許容することができる。１００ＭＨｚよりもはるかに高い速度での動作では、２５０μｍよりも小さい画素寸法が好ましい。

図３ａの上部を参照すると、既知の技法による任意選択の信号処理回路３２８−１および任意選択の信号伝送回路３２８−２とともに、アナログデジタル変換器３２５−１１〜３２５−４４が半導体基板３２１上に作製される。一実施形態では、以下に説明する画素３１５−１１〜３１５−４４とアナログデジタル変換器３２５−１１〜３２５−４４との間での１対１の信号接続を容易にするため、アナログデジタル変換器３２５−１１〜３２５−４４は、画素３１５−１１〜３１５−４４によって形成されるアレイパターン（行列）にほぼ似せたパターンで配置される。アナログデジタル変換器３２５−１１〜３２５−４４によって生成されるデジタル値は、たとえば、センサ回路の関連する画素から受信されるデジタル化された出力信号（画像データ）に基づいて、入射電子のおおよそのエネルギーを計算するように構成された処理回路３２８−１まで、導体３２９によって伝送される。たとえば、任意選択の高速データ伝送回路３２８−２を利用して、画像データ信号ＩＤを外部処理システム（たとえばコンピュータ）に伝送する。

一実施形態では、アナログデジタル変換器３２５−××のアレイに加えて、信号処理回路３２０は、たとえば、センサ回路の関連する画素から受信されるデジタル化された出力信号（画像データ）に基づいて、入射電子のおおよそのエネルギーを計算するように構成された処理回路３２８−１を備える。別の実施形態では、信号処理回路３２０はまた、外部の処理システム（たとえばコンピュータ）に画像データ信号ＩＤを伝送するための、高速データ伝送回路３２８−２を備える。

再び図３ａの下部を参照すると、画素３１５−１１〜３１５−４４によってそれぞれ生成される各出力信号ＯＳ１１〜ＯＳ４４が、関連する導電性経路（点線で示す）を介して、信号処理回路３２０に配置された関連するアナログデジタル変換器３２５−１１〜３２５−４４まで伝送される。たとえば、画素３１５−１１が、専用の導電性経路を介して、出力信号ＯＳ１１をアナログデジタル変換器３２５−１１まで伝送し、画素３１５−１２が、出力信号ＯＳ１２をアナログデジタル変換器３２５−１２まで直接伝送する。図３ｃを参照しながら以下に述べる好ましい実施形態では、出力信号ＯＳ１１〜ＯＳ４４は、各画素とその関連するアナログデジタル変換器との間で個々の信号経路を実現する、金属パッド、ハンダボール／バンプ、または同様に構造体によって伝送してもよい。

本明細書で説明するように、各画素は、ゲート、制御信号、電源、アースなど、複数の信号または電気接続部を有する。相互接続の密度が高すぎて、実用的で費用対効果の大きい組立体では、これらの信号のそれぞれを各画素に個別に接続できなくなるはずである。これらの信号のほとんど、またはその全てが、隣接する画素間で互いに接続され、外部電気接続が可能になるセンサの縁部近くなど、好都合な位置に移動されることが好ましい。たとえば、図３ａに示すように、信号ＲＤ、ＲＧ、およびＶＯＤは、金属導体（信号線）３１９を介して、制御回路区域３１８から、それぞれの行の各画素まで伝送される。実際の装置では、各画素間で互いに接続された４つ以上の信号が存在してもよいが、その原理を説明するために３つの信号がここに示してある。ＲＤ、ＲＧ、およびＶＯＤなど各信号への外部接続は、ボンドワイヤ、ハンダボールもしくはハンダバンプ（図３ｃを参照して以下に述べる）、または他の技法を用いておこなってもよい。図３ａに示すように、図示した水平方向など主にまたはもっぱら１方向で各信号間の接続をおこなって、相互接続を簡略化し、金属の単一層のみを使用できるようにしてもよい。たとえば、センサのアクティブ区域の外側の十分大きい区域を使用する場合、または金属の２つ以上の層を使用する場合、追加コストを正当化できるなら、２つの寸法で相互接続部を容易に作製してもよい。

センサ回路３１０の共有信号線とは対照的に、図３ａの上部に示すように、信号処理回路３２０の各アナログデジタル変換器３２５−１１〜３２５−４４が、個々の導体（信号線）３２９を介して処理回路３２８−１に結合されて、データの転送および処理を最大化する。

図３ｃには、電子センサ３１０Ａ、ＡＳＩＣ（信号処理回路）３２０Ａ、および基板３０１を備える、例示的な電子検出器３００Ａが示してある。基板３０１は、電子検出器３００Ａ用の機械的支持体となり、電子検出器３００Ａへの外部電気接続（図示せず）を可能にする。基板３０１は、シリコンまたはセラミックの材料を含んでいてもよい。電子センサ３１０ＡおよびＡＳＩＣ３２０Ａは、別々のシリコン基板（ダイまたはチップ）上に作製され、この場合、これらの基板は図に示すように互いに積み重ねられている。あるいは、電子センサ３１０ＡおよびＡＳＩＣ３２０Ａは、基板３０１の両側に配置してもよく、または基板３０１上に並べて配置してもよい（図示せず）。電子センサ３１０Ａは、図３ａおよび３ｂに示す電子センサと同様の複数画素の電子センサであることが好ましく、たとえば、図４ａおよび４ｂを参照して以下に述べる画素などの画素を含むことがさらに一層好ましい。動作中、電子検出器３００Ａは、電子感知面３１２−ＥＳが試料または他の電子源に面するように位置決めされ、それにより本明細書に記載の通り、検出された電子が電子感知面３１２−ＥＳに入射し、検出される。

電子センサ３１０Ａは、ハンダボールまたはハンダバンプ３０６によってＡＳＩＣ３２０Ａに電気的に接続される。好ましい一実施形態では、電子センサ３１０Ａの各画素３１５によって生成される出力信号は、関連するハンダボール／バンプ３０６を介して、ＡＳＩＣ３２０Ａの関連するアナログデジタル変換器３２５まで伝送される。たとえば、画素３１５−１１によって生成される出力信号ＯＳ１１は、関連する導体を介して、センサ３１０Ａの下面に配置された第１のパッド３０９に伝送され、この第１のパッド３０９から、関連するハンダボール／バンプ３０６−１１を介して、ＡＳＩＣ３２０Ａ上に配置された第２のパッドに伝送され、そこから、出力信号ＯＳ１１は、関連するアナログデジタル変換器３２５−１１の入力端子に伝送される。１つ以上のハンダボール／バンプ３０６を使用して、ＡＳＩＣ３２０Ａから（たとえば、回路３２８から）センサ３１０Ａの制御回路３１８まで、信号を伝送してもよい。これらのボールまたはバンプはまた、電子センサ３１０Ａ用の機械的支持体となり、電子センサ３１０Ａに熱伝導性をもたらす。その代わりに、ハンダボールまたはハンダバンプを使用して、電子センサ３１０Ａを基板３０１に直接取り付けてもよい（図示せず）。金属パッドを電子センサ３１０Ａ上に設けて、ワイヤボンドが、電子センサ３１０Ａ、たとえば電子センサ３１０Ａの表面３１２−ＥＳへの電気接続を確立できるようにしてもよい。

ＡＳＩＣ３２０Ａは、図に示すように基板３０１に直接取り付けてもよく、ハンダボールまたはハンダバンプによって基板３０１に電気的に接続してもよい（図示せず）。ＡＳＩＣ３２０Ａがシリコン貫通バイアを含む場合、ＡＳＩＣ３２０Ａの両側にハンダボールまたはハンダバンプを使用してもよい。金属パッド３０７および３２７、ならびに／またはワイヤボンド３３９を使用して、ＡＳＩＣ３２０Ａと基板３０１の間の電気接続をおこなってもよい。センサ３１０Ａと基板３０１の間で同様のワイヤボンド接続をおこなってもよく、または基板３０１とセンサ３１０Ａの間の全ての接続を、ＡＳＩＣ３２０Ａを介しておこなってもよい。ＡＳＩＣ３２０Ａは、単一のＡＳＩＣ、または２つ以上のＡＳＩＣを含んでもよい。たとえば、一実施形態では、ＡＳＩＣ３２０Ａは、２つのＡＳＩＣ、すなわち１つは主にアナログ機能を含むＡＳＩＣと、もう１つは主にデジタル機能を含むＡＳＩＣとを含んでもよい。光ファイバ送信機または光ファイバ受信機など（図示せず）追加の集積回路を基板３０１に取り付けてもよい。

ＡＳＩＣ３２０Ａは、電子センサ３１０Ａの各画素３１５からの出力信号をデジタル化するように構成された、アナログデジタル変換器３２５を備えることが好ましい。一実施形態では、ＡＳＩＣ３２０Ａは、それぞれの画素３１５に対して１つのアナログデジタル変換器３２５備えており、したがって、たとえば１００ＭＨｚ以上の速度など、高速で並列に全ての画素３１５をデジタル化することができる。１００ＭＨｚ以上などとデジタル化速度が高い場合、各画素３１５は、クロック期間毎にせいぜい数個の電子しか検出することができず、したがって、それぞれのアナログデジタル変換器３２５は、８ビット、６ビット、またはそれよりも少ないビットしか必要としなくてよい。高速で動作するビット数の比較的少ない変換器を設計することは、比較的容易である。ビットの数が少ないアナログデジタル変換器は、シリコンの狭い区域を占有して、たとえば１つのＡＳＩＣ上で１０２４以上もの大きい数になることを実用的にすることができる。

ＡＳＩＣ３２０Ａは、図２に示す方法の一部分を実施することが好ましい。たとえば、電子検出器３００Ａが後方散乱電子検出器として使用されるとき、ＡＳＩＣ３２０Ａはステップ２０８を実施してもよく、この電子検出器が２次電子検出器として使用されるとき、ＡＳＩＣ３２０Ａはステップ２１２を実施してもよい。ＡＳＩＣ３２０Ａはさらに、図２に示す第１の画素クロック信号または第２の画素クロック信号を生成するための回路を組み込んでもよく、または外部回路から画素クロック信号を受信してもよい。

２次電子検出器として電子検出器３００Ａを使用するとき、ＡＳＩＣ３２０Ａは、先に述べた’７９１の特許での電子光学系によって実施される結果と同様の２次電子の非スキャニングを実施してもよい。ＡＳＩＣ３２０Ａは、試料から放出される２次電子に対応する一群の画素からの信号を、ある角度範囲に合計し、その合計を１つの信号として出力してもよい。ビーム偏向が変化すると、ＡＳＩＣ３２０Ａは、ほぼ同じ範囲の画素に対応する変化した偏向の下で、別の一群の画素を合計してもよい。同じマスタクロックを使用して、ビーム偏向を生成または同期し、また第１および第２の画素クロックを生成または同期するので、ＡＳＩＣ３２０Ａは、ビーム偏向スキャンに同期していずれのグループの画素が一緒に合計されるのか調整するための必要なタイミング情報を有する。

電子電流が低くて画素のクロック速度が十分に高く、その結果、画素当たりの電子の平均数が１よりもはるかに小さいとき、画素クロック期間の単一期間において単一画素で収集される電荷を使用して、そのクロック信号においてその画素で電子が検出されたかどうか判定し、検出された場合には、その電子のおおよそのエネルギーを求めることができる。この機能を可能にするには、電子センサ表面上のホウ素コーティングが必要である。ホウ素コーティングがない場合、入射電子エネルギーが約１ｋｅＶ未満であると、この入射電子毎に生成される電子の数は少ないか、または全くなくなる。ホウ素コーティングの厚さがほぼ５ｎｍの場合、１ｋｅＶの入射電子当たり約１００個の電子が生成される。フローティングディフュージョンキャパシタンスが、１電子当たり約１０μＶを超える電圧を生成するのに十分なだけ小さい場合、雑音レベルを超えるこうした信号を検出することができる。一実施形態では、フローティングディフュージョンキャパシタンスは、１電子当たり約２０μＶを超える電圧を生成するのに十分なだけ小さい。このような低レベルの信号では、雑音レベルを低く保ち、また浮遊容量を低く保つため、可能な限り短い経路によって、対応するアナログ／デジタル変換器に各画素を結合することが重要である。電子センサをＡＳＩＣに直接取り付けることによって、各画素から対応するアナログデジタル変換器までの経路を非常に短くすることができる。

個々の電子を検出することができると、ＡＳＩＣ３２０Ａは、信号レベルを使用して、その電子のおおよそのエネルギーを求めることができる。ＡＳＩＣ３２０Ａはさらに、入射電子のエネルギーに従って、その入射電子を閾値処理し、計数処理し、または破棄して、試料での欠陥または材料の１つ以上のタイプを検出または分類してもよい。

図４ａおよび４ｂは、分解した斜視図、および組み立てた斜視図であり、それぞれ、本発明の別の例示的な特定の実施形態による電子センサ（たとえば、図３ａを参照して先に述べたセンサ３１０）の簡略化された画素４００を示す。先に述べた画素と同様に、画素４００のサイズ（公称横寸法）は、ほぼ２００μｍ〜２５０μｍの間であることが好ましい。

図４ａを参照すると、先に述べた画素の特徴と同様に、画素４００は、ｐタイプ電子感知層４５７Ａ、ｐタイプ電子感知層４５７Ａ上に配置されたｎタイプ埋込みチャネル層４５５、ｎタイプ埋込みチャネル層４５５内に形成されたｎ＋フローティングディフュージョンＦＤ、増幅器４１０、およびｐタイプ電子感知層４５７Ａの下方に配置された任意選択の純粋なホウ素層４６０を備える。

埋込みチャネル層４５５および電子感知層４５７Ａは、エピタキシャルシリコン層４５７に配置され、その結果、埋込みチャネル層４５５の上部の範囲がエピタキシャルシリコン層４５７の上端の（第１の）表面４５７−Ｓ１と一致し（それを形成し）、電子感知層４５７Ａは、埋込みチャネル層４５５とエピタキシャルシリコン層４５７の下端の（電子感知）表面４５７−Ｓ２との間に配置されたエピタキシャルシリコン層４５７の一部分を含む。エピタキシャルシリコン層４５７は、約１０μｍ〜１００μｍの間の厚さを有することが好ましく、一実施形態では、抵抗率が約１０〜２０００Ωｃｍの間になるように低濃度ｐドープされる。それよりも厚いエピ層によって機械的強度が増すが、生成される暗電流が多くなる場合がある。シリコンのバルク中で完全欠乏状態を維持するよう、層を約２０μｍまたは３０μｍよりも厚くするために、ドーピングレベルを低くする（抵抗率を高くする）ことが必要になる場合がある。ドーピングレベルが低すぎることは好ましくないが、なぜならば、それによって暗電流が多くなるからである。

埋込みチャネル層４５５は、既知の技法を使用して拡散されるｎタイプドーピングによって、エピタキシャルシリコン層４５７の上面４５７−Ｓ１の下方に作製される。埋込みチャネル層４５５のドーピング濃度は、エピタキシャルシリコン層４５７でのドーピング濃度よりも桁違いに大きくなければならず、その結果、エピタキシャルシリコン層４５７は、動作中には完全に欠乏状態となる。好ましい一実施形態では、埋込みチャネル層４５５でのｎタイプドーパントの濃度は、約１０^１６〜５×１０^１６ｃｍ^−３の間である。

フローティングディフュージョンＦＤは、埋込みチャネル層４５５に配置された相対的に小さいｎ＋ドープ領域を含み、この領域は、入射する後方散乱電子または２次電子に応答して、画素４００において生成される電子を収集するように構成されている。好ましい一実施形態では、フローティングディフュージョンＦＤの公称横方向サイズは、約１〜５μｍの間であり、フローティングディフュージョンＦＤ内のｎタイプドーパントの濃度は、１０^１９〜１０^２１ｃｍ^−３の間である。蓄積された電荷を増幅器４１０まで伝送するための接続は、既知の技法を使用してフローティングディフュージョンＦＤにおこなわれる。

純粋なホウ素層４６０は、エピタキシャルシリコン層４５７の背面または下端面４５７−Ｓ２に付着されることが好ましい。ホウ素層４６０は、厚さが２ｎｍ〜１０ｎｍの間、たとえば厚さ約５ｎｍであることが好ましい。米国特許出願第１３／７９２，１６６号（前述）で説明したように、ホウ素付着プロセス中に、いくらかのホウ素が、エピタキシャルシリコン層４５７中に数ｎｍ拡散して、純粋なホウ素層４６０に隣接して、薄くて非常に高濃度のドープのｐ＋層を形成する。センサの最適な動作には、このｐ＋層が重要である。このｐ＋層は、埋込みチャネル４５５に向けて電子を駆動する電界を生成し、エピタキシャルシリコン層４５７の背面からの暗電流を低減させ、シリコン表面の導電率を増大させて、高い入射電子電流ならびに低電流でセンサが機能できるようにする。一実施形態では、純粋なホウ素層４６０を付着させている間、ホウ素をさらにシリコンに拡散させてもよい。これは、いくつかの方法のうちの１つによって実行することができる。例示的な一方法では、所望の最終厚さ（たとえば、必要とされる最終厚さが５ｎｍのとき、６ｎｍ〜８ｎｍの層を付着させてもよい）よりも厚いホウ素の層を付着させ、次いで、付着温度またはそれよりも高い温度（たとえば、約８００℃〜９５０℃の間）に数分間センサを維持することによって、このホウ素はエピタキシャルシリコン層４５７中に拡散してもよい。別の例示的な実施形態では、厚さが数ｎｍのホウ素の層をシリコン上に付着させてもよく、次いで、このホウ素を付着温度またはそれよりも高い温度で駆動してもよく、次いで、所望の最終厚さ（たとえば５ｎｍ）のホウ素を付着させてもよい。

この実施形態の一態様によれば、増幅器４１０は、細長いｐ型凹部領域４５９内およびその全体にわたって形成され、この領域は、上面４５７−Ｓ１から電子感知層４５７Ａ内まで垂直に延在し、画素の中央領域Ｃに隣接するポイントから外方に（すなわち、ｎタイプ埋込みチャネル層４５５の周辺外縁部４５５−ＯＰＥに向けて）延在する。ｐ型凹部領域４５９は、説明するために図４ａではエピタキシャルシリコン層４５７から分離された状態で示してあるが、実際には、エピタキシャルシリコン層４５７のｐタイプドープ領域を含むことに留意されたい。代替実施形態では、ｐ型凹部４５９は、画素４００の正方形形状の周辺境界内にそっくりそのまま含まれるか、または周辺境界を越えて（すなわち、隣接画素中に）延在する。一実施形態では、ｐ型凹部４５９は、ドーパント濃度よりもかなり高い濃度でホウ素をエピタキシャルシリコン層４５７に注入することによって形成され、次いで、増幅器４１０の様々なトランジスタのｎタイプチャネル領域４１２がｐ型凹部４５９内に形成され、それにより、ｐ型凹部４５９は、エピタキシャルシリコン層からチャネル領域４１２まで電子が直接移動しないように働く。一実施形態では、ｐ型凹部は、フローティングディフュージョンおよび画素のリセットトランジスタ（図７を参照して以下に説明する）の下に延在して、エピタキシャルシリコン層からフローティングディフュージョンまで電子が直接移動しないようにする。

図４ａに示すように、１つ以上の誘電体層４５４が埋込みチャネルを覆う。誘電体層４５４は、単一の二酸化ケイ素層、または二酸化ケイ素層の上の窒化ケイ素層、または二酸化ケイ素層の上の窒化ケイ素層の上の二酸化ケイ素層を含んでもよい。個々の層の厚さは、約２０ｎｍ〜５０ｎｍの間でもよい。

別の態様によれば、画素４００はさらに、（１つ以上の）誘電体層４５４上に配置され、上面４５７−Ｓ１のほとんどをカバーするように構成された１つ以上の多結晶質またはアモルファスシリコンのゲート構造体４７０を含む抵抗性ゲート４５１を備える。図４ａに示すように、抵抗性ゲート４５１は外部の周辺縁部４５１−ＯＰＥを備え、この周辺縁部は、画素４００の周辺部とほぼ位置合せされており（すなわち、埋込みチャネル層４５５の外部の周辺縁部４５５−ＯＰＥとほぼ位置合せされており）、中央開口４５１−ＣＯを画定し、その結果、抵抗性ゲート４５１の内部の周辺縁部４５１−ＩＰＥ（すなわち、ゲート構造体４７０の内縁部）が、（たとえば図４ｂに示すように）中央画素領域Ｃを囲繞し、そこから横方向に間隔が空いている。一実施形態では、ゲート構造体４７０は、ドーピングレベルが相対的に低い（たとえば、抵抗率がｃｍ当たり約３０Ωよりも大きい）多結晶シリコンを含み、その結果、内部の周辺縁部４５１−ＩＰＥと外部の周辺縁部４５１−ＯＰＥの間に印加される電位差が低下するとき、それに関連する電界を抵抗性ゲート４５１が生成し、図５ａおよび５ｂを参照して以下に述べるように、この電界が、埋込みチャネル層４５５内の電子を画素の中央領域Ｃに向けて偏らせる。フローティングディフュージョンＦＤによって収集するため、画素４００の全ての周辺の横方向区域からの電子が中央領域Ｃに向けて偏るように抵抗性ゲート４５１の動作を容易にするために、抵抗性ゲート４５１はまた、外部の周辺縁部４５１−ＯＰＥおよび内部の周辺縁部４５１−ＩＰＥに沿って、またそれに隣接して、ゲート構造体４７０上に配置された細長い導体（たとえば、金属ワイヤ）４７１および４７２を備える。以下に述べるように、細長い導体４７２に対する負電位、たとえば−５Ｖの電圧が、細長い導体４７１に印加される。その結果得られる導体４７１と４７２の間の電位差によって、ゲート構造体４７０内でのほぼ半径方向で（すなわち、内部の周辺縁部４５１−ＩＰＥと外部の周辺縁部４５５−ＯＰＥの間で）電位が減少し、これにより、埋込みチャネル（図４ｂ参照）内でフローティングディフュージョンＦＤに向けて電子が駆動される。ゲート構造体４７０への追加接続を、導体４７１と４７２の間でさらに実施し、導体４７１と４７２に印加される電位の中間の電位に保持して、抵抗性ゲート４５１での電位こう配を修正してもよい。抵抗性ゲート４５１の組成についてのさらなる詳細は、２００７年５月２５日にアームストロング（Ａｒｍｓｔｒｏｎｇ）らによって出願された「Ｉｎｓｐｅｃｔｉｏｎ Ｓｙｓｔｅｍ Ｕｓｉｎｇ ＢａｃｋＳｉｄｅ Ｉｌｌｕｍｉｎａｔｅｄ Ｌｉｎｅａｒ Ｓｅｎｓｏｒ」と題する、米国特許出願第１１／８０５，９０７号に見いだすことができる。この特許出願を、そっくりそのまま本願に引用して援用する。

別の態様によれば、画素４００はさらに、抵抗性ゲート４５１とフローティングディフュージョンＦＤの間に１つ以上の任意選択の追加ゲート構造体を備えて、フローティングディフュージョンＦＤ上に向けて電子をさらに駆動し、またはフローティングディフュージョンＦＤで電子がいつ収集／蓄積されるのかを制御する。たとえば、画素４００は、誘電体層４５４上、および抵抗性ゲート４５１の内部の周辺縁部４５１−ＩＰＥの内側に配置された、Ｃ形状の高濃度ドープの多結晶質ゲート構造体４５３を備える。一定電圧または切替え電圧をゲート構造体４５３に印加して、抵抗性ゲート４５１の下の埋込みチャネル層４５５の各部分からフローティングディフュージョンＦＤへの効率的な電荷移動を制御および確立してもよい。図５ａおよび５ｂを参照して以下に述べる一実施形態では、ゲート構造体４５３は、リセット中に（下端面４５７−Ｓ２またはホウ素層４６０に対して）０Ｖなどの低電圧が印加され、読出し中には１０Ｖなどの高電圧が印加される先の加算ゲートとして利用される。加算ゲート４５３に加えて、バッファゲート、伝達ゲート、出力ゲートなど、１つ以上の追加ゲートを、抵抗性ゲート４５１とフローティングディフュージョンＦＤの間に配置された関連する追加のゲート構造体によって形成してもよい。このようなゲートは、ＣＣＤ技術では周知であり、この電子センサにおいて同様に動作してもよい。たとえば、Ｊ．Ｒ．Ｊａｎｅｓｉｃｋの「Ｓｃｉｅｎｔｉｆｉｃ Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ」、ＳＰＩＥ Ｐｒｅｓｓ、２００１年、１５６〜１６５頁を参照されたい。

図４ｂには、部分的に組み立てられた状態での簡略化された画素４００が示してある。先に指摘したように、画素４００のほとんど（すなわち、上面４５７−Ｓ１のほとんど）が、アモルファスシリコンまたは多結晶シリコンのゲート構造体４７０で覆われており、これが抵抗性ゲート４５１を形成する。説明するために、ｐ型凹部領域４５９の上部の（破線ボックスで示した）露出領域は空の状態として示してあるが、実際には、増幅器４１０およびリセットトランジスタＲＴを形成するトランジスタに関連する様々な接続構造体およびゲートを含む。これらの構造体の例示的なレイアウトは、図７を参照して以下に示す。一実施形態（図示せず）では、加算ゲート４５３は、抵抗性ゲート４５１の内部の周辺縁部４５１−ＩＰＥと部分的に重なり合う（すなわち、これら加算ゲートを電気的に絶縁された状態に保つのに適した絶縁体の上部に延在し、またそれから分離される）。この部分的に重なり合った構成によって、２つのゲート構造体の間のギャップの下部のシリコン内で、フリンジ電界が防止される。これらのフリンジ電界は、埋込みチャネル内で電子を捕捉し、またはこの電子を予期しない方向に移動させることがある。

図５ａおよび５ｂは、例示的な検出／読出しサイクル（動作）中での画素４００を示す簡略化された横断面図であり、ここで図５ａは、フローティングディフュージョンがリセット電圧にリセットされる（すなわち、ＯＳ_４００がリセット電圧レベルＶ_ＲＳＴに等しい）間、またはその直後の時点Ｔ０での画素４００を示し、図５ｂは、出力信号ＯＳ_４００が先に述べたように読み出されるときの（すなわち、時点Ｔ０〜Ｔ１の間にフローティングディフュージョンＦＤ上に蓄積された電子の数によって決定される電圧レベルＶ_ＦＤにＯＳ_４００が等しいときの）後続の時点Ｔ１での画素４００を示す。図５ａおよび５ｂに示した個々の層は、原寸に比例して描かれてはいないが、より明確に示すために誇張されていることに留意されたい。

図５ａを参照すると、純粋なホウ素層４６０によって被覆された背面は、抵抗性ゲートの外縁部と同様の電位（たとえばこの例では０Ｖ）に保持されることが好ましい。ホウ素は導電性であり、また純粋なホウ素層４６０の直下のシリコンはホウ素で高濃度ドープされているので、背面は十分に導電性を有し、これを１箇所または数箇所で接続することによって、約１０〜５０ｎＡの電流など高い入射電流でセンサを動作させるための、インピーダンスが十分に低い経路が実現する。これらの電位差によって形成される電界が、純粋なホウ素層４６０を介してセンサに入射する後方散乱電子または２次電子によって、エピタキシャルシリコンの（電子感知）領域４５７Ａ内で生成される（Ｅ４６０などの）電子を、この電子に付いた矢印で示すように埋込みチャネル４５５に向けて駆動する。導体４７１および４７２によって、画素４００の外縁部とゲート構造体４７０の内縁部との間の抵抗性ゲート４５１に電位差が印加される。一例では、図に示すように、導体４７１によって外縁部に０Ｖが印加され、導体４７２によって内縁部に５Ｖが印加される。その結果得られるゲート構造体４７０内の電位差によって、埋込みチャネル４５５内に存在する（Ｅ４５１などの）電子を、画素４００の中央に向けて駆動する（すなわち、これらの電子をフローティングディフュージョンＦＤに向けて移動させる）電界が生じる。

図５ａおよび５ｂに示す例では、加算ゲート４５３を使用して電子を制御し、これをフローティングディフュージョンＦＤまで駆動する。たとえば、図５ａに示すように、（たとえばリセット中に）フローティングディフュージョンＦＤへの電子の移動が遮断されるとき、加算ゲートに印加される電圧は、導体４７２に印加される電圧よりも著しく低く、それにより、電界によって電子がフローティングディフュージョンＦＤには容易に流れなくなり、４７２の下の埋込みチャネル４５５に電子が蓄積する（電子Ｅ４５１で示す）。逆に言えば、図５ｂに示すように、電子がフローティングディフュージョンＦＤに移動するとき（たとえば読出しの直前）、加算ゲート４５３は、（たとえば、図に示すように、導体４７２に印加される５Ｖに対する１０Ｖなど、導体４７２に印加される電圧に対して）相対的に高い正電位を受け、導体４７２の下のＥ４５３などの電子が、フローティングディフュージョンＦＤに向かって移動するようになる。フローティングディフュージョンＦＤはキャパシタの役割を果たすので、読出し時のフローティングディフュージョンＦＤ上の電圧Ｖ_ＦＤは、電荷（電子）が蓄積するにつれてさらに負になる。信号が小さい場合、電圧Ｖ_ＦＤの変化は、蓄積された電荷に比例する（すなわち、フローティングディフュージョンＦＤのキャパシタンスはほぼ一定である）が、電荷の量が増大するにつれてキャパシタンスが変化し、電圧上昇がもはや線形ではなくなる。通常は線形状態での動作が好ましいが、一実施形態では、非線形状態での動作を使用して、高ダイナミックレンジの信号を圧縮してもよい。感度（電荷／電圧の変換率）および速度は、フローティングディフュージョンＦＤのキャパシタンスが小さいことに依存するので、フローティングディフュージョンＦＤを可能な限り小さく保ち、リセットトランジスタのチャネル、およびトランジスタＭ１のゲートへの接続を含め、フローティングディフュージョンＦＤに接続された構造体のサイズ（したがってキャパシタンス）を最小限に抑えることが一般に好ましい。

上記の例で言及した電圧値は、単なる例に過ぎないことに留意されたい。様々な値を使用してもよく、最適値は、センサ動作の所望の速度、１つ以上のゲートの幾何形状、ドーピングプロファイル、および（１つ以上の）誘電体層４５４の厚さを含め、数多くの要因に依存する。センサの裏側（すなわち電子感知側）を０Ｖに定める（電子検出器がアース以外の何らかの電位で浮動している場合、この電圧は大地電位からかけ離れていてもよいことに留意されたい）ことが通常は好都合であり、導体４７１が同様の電位に接続されることになるのが好ましいことにも留意されたい。

一代替実施形態では、リセットトランジスタ、および各画素の様々なゲートの電圧を切り替える代わりに、リセットトランジスタおよび様々なゲートは固定電位に保持され、その結果、エピタキシャルシリコン（電子感知）領域４５７Ａ内で生成される電子が、フローティングディフュージョンＦＤまで絶えず流れることができる。このモードでは、リセットゲートＲＧ（図３ｂ）上の電圧は、リセットトランジスタＲＴが高抵抗値になり、（数百ＭΩ以上チャネル抵抗値に対応する）「オフ」、または（数ｋΩ以下のチャネル抵抗値に対応する）「オン」ではなく、部分的に導電状態（たとえば、チャネル抵抗値が約５００ｋΩ〜数ＭΩの間）になるようにする電圧に保持しなければならない。

この実施形態では、抵抗性ゲート４５１内部の周辺縁部とフローティングディフュージョンＦＤとの間の１つ以上のゲートは、引き続きそれぞれ比較的高い電圧で、その全てが導体４７２の電圧よりも高い電圧に保持しなければならず、その結果、埋込みチャネル４５５内の電子は、フローティングディフュージョンＦＤに向けて駆動されることになる。たとえば、導体４７２が５Ｖの電位にある場合、加算ゲート４５３は６Ｖの電圧に保持することもできる。抵抗性ゲート４５１の内部の周辺縁部と加算ゲート４５３の間に別のゲート（図示せず）が存在する場合、その別のゲートを、たとえば６Ｖに保持することができ、加算ゲート４５３を７Ｖに保持することができる。リセットドレインＲＤを（加算ゲート４５３など）最も内側のゲートよりも著しく正の電圧に保持して、全てのゲートに対してフローティングディフュージョンＦＤを十分に高い電位に保ち、埋込みチャネル内の電子を引き寄せなければならない。たとえば、リセットドレインＲＤは、１５Ｖに保持してもよい。

容易に理解されるように、リセットトランジスタＲＴのチャネル、およびフローティングディフュージョンＦＤのキャパシタンスはＲＣ時定数を形成し、この時定数は、フローティングディフュージョンＦＤに電子が到達した後に、フローティングディフュージョンＦＤ上の電圧がどの程度急速に減衰してリセットドレインＲＤ電圧まで戻るのかを決定する。たとえば、アナログデジタル変換器が各画素を１００ＭＨｚで（すなわち、１０ｎｓに１回）サンプリングしている場合、ほぼ２０ｎｓまたは３０ｎｓのＲＣ時定数が適切になる場合もある。この例では、フローティングディフュージョンのキャパシタンスが約１０ｆＦである場合、リセットトランジスタＲＴのチャネルの抵抗値が約２．５ＭΩになって、時定数が約２５ｎｓになるように、リセットゲートＲＧの電圧を設定しなければならない。

この実施形態は、本明細書に開示されたセンサによって実現可能となるが、それというのも、各画素がそれ自体のアナログ／デジタル変換器に接続されているからである。従来の２次元のＣＣＤまたはＣＭＯＳイメージセンサでは、アナログ／デジタル変換器の数が画素の数よりも少ないので、電荷を蓄積して、それを連続的に読み出す必要がある。さらに、従来のＣＭＯＳイメージセンサは、トランジスタ、および埋込みチャネルではなく表面チャンネルを有するゲートを使用する。表面チャンネルは、埋込みチャネルとは対照的に、雑音を生成し、わずかな電荷を損失なく移動させることができない。

図６は、部分的な画素４００Ａを示す簡略化された平面図であり、具体的には、本発明の例示的な特定の実施形態による画素４００Ａが利用する、フローティングディフュージョンＦＤ、増幅器４１０Ａ、およびリセットトランジスタＲＴを含む例示的なレイアウトを示す。一実施形態では、画素４００Ａは、先に述べた画素４００と実質的には同一であり（すなわち、フローティングディフュージョンＦＤが画素４００Ａの中央領域に配置されている）、したがって、簡潔に説明するため、画素４００Ａの図示されていない部分を割愛してある。図６では、ドープ領域（たとえばフローティングディフュージョンＦＤ）はドットタイプの網掛け領域で示してあり、導電性構造体（たとえば多結晶シリコンまたは金属）は斜線領域で示してあり、垂直の金属バイアは「Ｘ」記号を含むボックスで示してある。増幅器の様々な多結晶シリコンまたは金属の構造体が分離されており（すなわち隣接していない）、標準的な技法を使用してパターン化および相互接続されていることに留意されたい。この例では、リセットトランジスタＲＴが、フローティングディフュージョンＦＤの直下に配置されており、増幅器４１０ＡがトランジスタＭ１、Ｍ２、およびＭ３を含み、これらが接続され、図３ｂを参照して先に述べたようにして機能する。明確にするために、図６に示す構造体に関連するさらなる接続部およびバイアは割愛してある。

図６の上部を参照すると、フローティングディフュージョンＦＤがｐ型凹部領域４５９Ａに隣接して配置され、これは先に述べたようにして形成され、増幅器４１０ＡのリセットトランジスタＲＴおよびトランジスタＭ１〜Ｍ３に関連する様々なｎタイプチャネル領域を含む。たとえば、リセットトランジスタＲＴは、フローティングディフュージョンＦＤの直下にあって、これに接続されたｐ型凹部領域４５９Ａ内に配置され、リセット電圧ＲＤを受け、リセットゲート信号ＲＧによって制御されるゲート構造体を備える、ｎタイプチャネル領域４１２Ａ_ＲＴを含む。トランジスタＭ１は、リセットトランジスタＲＴ直下のｐ型凹部領域４５９Ａ内に配置され、フローティングディフュージョンＦＤに接続されたゲート構造体、システム電圧ＶＯＤに接続されたドレイン構造体、およびトランジスタＭ２のドレイン構造体に接続されたソース構造体、ならびにトランジスタＭ３のゲート構造体を備える、ｎタイプチャネル領域４１２Ａ_Ｍ１を含む。トランジスタＭ２は、トランジスタＭ１直下のｐ型凹部領域４５９Ａ内に配置され、アースに接続されたゲート構造体およびソース構造体を備える、ｎタイプチャネル領域４１２Ａ_Ｍ２を含む。トランジスタＭ３は、トランジスタＭ２直下のｐ型凹部領域４５９Ａに配置され、システム電圧ＶＯＤに接続されたドレイン構造体と、図３ｃを参照して図示し説明したのと同様の構成で、金属パッドまたはハンダボール／バンプ４０６を介して、画素４００Ａの出力信号ＯＳ_４００Ａを、関連するアナログデジタル変換器に伝送する働きをするソース構造体とを備える、ｎタイプチャネル領域４１２Ａ_Ｍ３を含む。ＯＳ用の金属パッドは、画素４００Ａの中央から離れた位置にあってもよく、一実施形態では、１つ以上の隣接する画素の一部分を覆ってもよいことに留意されたい。

一実施形態では、リセットトランジスタＲＴをオンにするのに十分な正のリセットゲート電圧ＲＧを使用して、リセットトランジスタＲＴを制御し、フローティングディフュージョンＦＤを放電させて、電圧ＲＤをリセットする。ＲＤは、様々な画素のゲート（たとえば、図４ａおよび４ｂを参照して先に述べた抵抗性ゲート４５１および加算ゲート４５３）に印加される電圧よりも正でなければならない。たとえば、１０Ｖを使用して加算ゲート４５３が制御される、図５ｂに示す例を参照すると、リセットドレイン電圧ＲＤは、約１５Ｖ〜２０Ｖの間の電圧値を有する場合がある。リセットトランジスタＲＴを周期的にオンにして、フローティングディフュージョンＦＤに蓄積されていた電子を放電させることが必要である。画素に衝突する入射電子電流が小さいとき、画素が読み出される度にフローティングディフュージョンを放電させる（リセットする）ことが必要でない場合もある。入射電流が高いとき、フローティングディフュージョンＦＤは、画素クロック期間毎にリセットすることが必要となる場合がある。

図７には、本発明の別の実施形態に従って構成された、部分的に簡略化された例示的なセンサ７００が示してあり、画素７４０−１のｐ型凹部領域７５９−１が、普通なら隣接する画素７４０−２によって占有される空間にまで延在し、画素７４０−１によって利用される少なくとも１つの制御信号が、隣接する画素７４０−２を通過する信号線７１９−２１に接続される、代替のレイアウトパターンが示してある。この例で論じるｐ型凹部領域および信号線は、それぞれ図４ａおよび３ａを参照して、さらに詳しく先に述べたｐ型凹部領域４５９および信号線３１９と同様に形成され、また機能する。金属線の束７１９−１および７１９−２は、他の全ての構造体上に延在し、ボロフォスフォシリケートガラス層または他の誘電体材料によって、下に存在する多結晶シリコン構造体（たとえば、抵抗性ゲート７７０−１）から分離され、金属バイア（図示せず）によって、下に存在する構造体に接続されることに留意されたい。明確かつ簡潔にするため、先に述べた画素７４０−１および７４０−２のいくつかの構造体が、図７では割愛してあることにも留意されたい。

前述の通り、抵抗性ゲート（および、先に述べた加算ゲート４５３などの任意の追加ゲート）を各画素内に生成するのに利用されるアモルファスまたは多結晶質のゲート構造体は、中央領域（すなわち、フローティングディフュージョンへのアクセスを可能にするため）、およびｐ型凹部が形成される区域を除いて、画素区域を実質的にそっくりそのままカバーする。図４ａおよび４ｂを参照して先に述べた例では、ｐ型凹部領域４５９が、各画素の正方形形状の境界内にそっくりそのまま配置され、したがって抵抗性の加算ゲートが、画素４００の残りの周辺部の周り全体に延在する。しかし、場合によっては、Ｍ３増幅器トランジスタは、下方の画素境界を越えて延在できるようにする幅を必要とする。

拡張されたＭ３トランジスタの形状に対応するため、センサ７００の各画素は、その空間の一部分を隣接する画素と共有するように構成される。具体的には、それ自体の細長いｐ型凹部領域７５９−１と、上部画素（図示せず）から下方に延在するｐ型凹部領域７５９−０の部分の両方に空間をもたらすために、画素７４０−１の抵抗性ゲート構造体７７０−１が、概ね「Ｈ」形パターンで形成される。同様に、画素７４０−２の抵抗性ゲート構造体７７０−２が、同じ「Ｈ」形パターンで形成されて、ｐ型凹部７５９−１の下部、およびｐ型凹部領域７５９−１の上部に対応する。

やはり先に述べたように、センサ７００の各行での画素は、行全体に沿って、周辺に配置された制御回路（図示せず）まで延在する共通信号線を共有する。図７に示す場合では、信号線の束７１９−１が、画素７４０−１を含む行の上部に延在し、信号線の束７１９−２が、画素７４０−２を含む行の上部に延在する。ｐ型凹部領域が隣接する画素中に延在するので、場合によっては、隣接する画素の上部に延在する信号線の束から信号接続部を設けることが効率的になる。たとえば、信号線７１９−２１が、導体７１９−２１Ａを介して、ｐ型凹部領域７５９−１内に配置されたトランジスタ構造体（図示せず）に接続され、それにより、隣接する画素７４０−２上を通過する信号線の束７１９−２から、信号（たとえば、０Ｖ／アース）を画素７４０−１に供給する。同様に、信号線の束７１９−１の信号線７１９−１１が、ｐ型凹部領域７５９−０内に配置されたトランジスタ構造体（図示せず）に信号を供給する。

図７にはまた、画素７４０−１および７４０−２（すなわち、各画素区域の左下方の４分の１）での、ハンダバンプ／ボール７０６−１および７０６−２の好ましい位置が示してある。画素７４０−１および７４０−２での、ハンダバンプ／ボール７０６−１および７０６−２の図示したサイズは、２５０μｍの横方向（たとえば対角）の公称画素サイズにおいて概ね正確であり、標準のハンダバンプ／ボールであることに留意されたい。様々なサイズの画素、または様々なサイズのハンダボールもしくはハンダバンプを用いる代替実施形態では、パッドと画素の相対的なサイズが、図７に示すものと著しく異なる場合もある。

一実施形態では、本明細書に記載の電子検出器は、Ｘ線を検出することもできる。試料から放出されるＸ線は、約１ｋｅＶ以上のエネルギーなど十分なエネルギーを有する場合、電子センサで吸収されるときにも検出するのに十分な電子を生成することができる。

２０１３年３月１８日にチャン（Ｊｉａｎｇ）らによって出願された「Ｔｉｌｔ−Ｉｍａｇｉｎｇ Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ」と題する、米国特許出願公開第２０１４／０１５１５５２号、２０１３年６月７日にニール（Ｎｅｉｌｌ）らによって出願された「Ａｕｇｅｒ Ｅｌｅｍｅｎｔａｌ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ Ａｌｇｏｒｉｔｈｍ」と題する、米国特許出願公開第２０１３／０３４１５０４号、２０１１年３月１７日にＳｈａｄｍａｎらによって出願された「Ｃｈａｒｇｅｄ−ｐａｒｔｉｃｌｅ ｅｎｅｒｇｙ ａｎａｌｙｚｅｒ」と題する、米国特許出願公開第２０１１／０１６８８８６号、および２００９年２月１６日にアボット（Ａｂｂｏｔｔ）らによって出願された「Ｕｓｅ ｏｆ ｄｅｓｉｇｎ ｉｎｆｏｒｍａｔｉｏｎ ａｎｄ ｄｅｆｅｃｔ ｉｍａｇｅ ｉｎｆｏｒｍａｔｉｏｎ ｉｎ ｄｅｆｅｃｔ ｃｌａｓｓｉｆｉｃａｔｉｏｎ」と題する、米国特許出願公開第２０１０／０２０８９７９号に記載のシステムおよび方法のうち任意のものを用いて、本明細書に記載のシステムおよび方法を使用してもよい。これら出願の全てを、本願に引用して援用する。

先に述べた本発明の構造および方法の様々な実施形態は、本発明の原理のもっぱら例示的なものであり、説明した特定の実施形態に本発明の範囲を限定するものではない。たとえば、画素内の構造体のサイズ、形状、およびレイアウトは、本明細書において示したものと著しく異なることもある。単一の画素内の増幅器は、たとえば１つ、２つ、または３つの段を備えてもよい。それよりも多いまたは少ないゲートを使用して、フローティングディフュージョンへの電荷の移動を制御してもよい。電子検出器内のＡＳＩＣはさらに、検出器からの信号を処理または分析するためのアルゴリズムを実施する、ＦＰＧＡまたはデジタル信号プロセッサを備えてもよい。ＡＳＩＣはまた、画像処理コンピュータにデータを送信し、かつ／またはコマンドを受信するための、シリアル送信機回路および／またはシリアル受信機回路を備えてもよい。

したがって、本明細書に記載の走査型電子顕微鏡、センサ、および方法は、図示して説明する特定の実施形態に限定されるものではなく、本明細書において開示される原理および新規な特徴と一致する最も広い範囲と調和するものである。

Claims (14)

1. 試料を検査する方法であって、
   マスタクロック信号を生成するステップと、
   前記マスタクロック信号と同期しているビーム偏向スキャンを生成するステップと、
   前記マスタクロックと同期している第１の画素クロック信号を生成するステップと、
   １次電子ビームを生成し、前記１次電子ビームを試料上に集束させるステップと、
   前記ビーム偏向スキャンを使用して、前記試料の区域にわたって前記１次電子ビームをスキャンするステップと、
   第１の複数画素固体検出器において、前記試料から後方散乱電子を収集するステップと、
   前記第１の画素クロック信号のそれぞれの期間において、前記第１の複数画素固体検出器のそれぞれの画素での前記信号をデジタル化することによって、第１のデジタル化された信号を生成するステップと、
   前記第１のデジタル化された信号を使用して、前記試料の前記区域での欠陥の有無を判定するステップと
   を含み、
   後方散乱電子を収集するステップが、前記後方散乱電子が前記第１の複数画素固体検出器の電子感知層上の純粋なホウ素層を通過するステップを含み、
   前記第１の複数画素固体検出器の各画素は、ｐタイプの電子感知層と、前記電子感知層の上に配置されたｎタイプの埋込みチャネル層と、前記ｎタイプの埋込みチャネル層内に配置されたｎ＋フローティングディフュージョンと、前記ｎ＋フローティングディフュージョンに接続された増幅器と、を含むことを特徴とする方法。
2. 請求項１に記載の方法であって、
   前記マスタクロックと同期している第２の画素クロック信号を生成するステップと、
   第２の複数画素固体検出器において、前記試料から２次電子を収集するステップと、
   前記第２の画素クロック信号のそれぞれの期間において、前記第２の複数画素固体検出器のそれぞれの画素での前記信号をデジタル化することによって、第２のデジタル化された信号を生成するステップと、
   前記第１のデジタル化された信号および前記第２のデジタル化された信号を使用して、前記試料の前記区域での欠陥の有無を判定するステップと
   をさらに含むことを特徴とする方法。
3. 請求項２に記載の方法であって、
   前記２次電子を収集するステップが、前記２次電子が前記第２の複数画素固体検出器の電子感知層上の第２の純粋なホウ素層を通過するステップを含むことを特徴とする方法。
4. 請求項３に記載の方法であって、
   前記第１の画素クロック信号および前記第２の画素クロック信号の周波数が同じであることを特徴とする方法。
5. 請求項１に記載の方法であって、
   前記第１のデジタル化された信号から、後方散乱電子のエネルギーをほぼ決定するステップをさらに含むことを特徴とする方法。
6. 請求項５に記載の方法であって、
   前記試料の前記区域での前記欠陥のタイプまたは材料を決定するステップをさらに含むことを特徴とする方法。
7. 請求項１に記載の方法であって、
   前記１次電子ビームを生成し、前記１次電子ビームを試料上に集束させるステップが、前記１次電子ビームを、パターン付けされていない半導体ウェーハ、パターン付けされた半導体ウェーハ、レチクル、およびフォトマスクのうちの１つに向けるステップを含むことを特徴とする方法。
8. １次電子ビームを生成し、前記１次電子ビームを試料上に集束させるステップと、
   第１の複数画素固体検出器において、前記試料から後方散乱電子を収集するステップと、
   第１の画素クロック信号のそれぞれの期間において、前記第１の複数画素固体検出器のそれぞれの画素での前記信号をデジタル化することによって、第１のデジタル化された信号を生成するステップと、
   前記第１のデジタル化された信号を使用して、前記試料の区域での欠陥の有無を判定するステップと
   を含み、
   前記第１の複数画素固体検出器の各画素は、
   ｐタイプの電子感知層であって、前記電子感知層の第１の表面を介して前記電子感知層に入るそれぞれの入射電子に応答して、複数の電子を生成するように構成されたｐタイプの電子感知層と、
   前記電子感知層の第２の表面上に配置され、前記電子感知層によって生成される前記複数の電子の少なくともいくらかを収集するように構成されたｎタイプの埋込みチャネル層、
   ｎ＋フローティングディフュージョンであって、前記埋込みチャネル層に配置され、前記埋込みチャネル層によって収集される前記電子の少なくともいくらかを蓄積するように構成され、その結果、前記フローティングディフュージョンの電圧が、前記フローティングディフュージョン上に蓄積された前記電子の数に比例して変化するｎ＋フローティングディフュージョンと、
   前記フローティングディフュージョンの前記電圧によって出力信号を生成するように構成された増幅器と、
   を備えることを特徴とする方法。
9. 請求項８に記載の方法であって、
   前記後方散乱電子を収集するステップが、前記後方散乱電子が前記第１の複数画素固体検出器の電子感知層上の純粋なホウ素層を通過するステップを含むことを特徴とする方法。
10. 請求項８に記載の方法であって、
    第２の複数画素固体検出器において、前記試料から２次電子を収集するステップと、
    第２の画素クロック信号のそれぞれの期間において、前記第２の複数画素固体検出器のそれぞれの画素での前記信号をデジタル化することによって、第２のデジタル化された信号を生成するステップと、
    前記第１のデジタル化された信号および前記第２のデジタル化された信号を使用して、前記試料の前記区域での欠陥の有無を判定するステップと
    をさらに含むことを特徴とする方法。
11. 請求項１０に記載の方法であって、
    前記２次電子を収集するステップが、前記２次電子が前記第２の複数画素固体検出器の電子感知層上の第２の純粋なホウ素層を通過するステップを含むことを特徴とする方法。
12. 請求項８に記載の方法であって、
    前記第１のデジタル化された信号から、後方散乱電子のエネルギーをほぼ決定するステップをさらに含むことを特徴とする方法。
13. 請求項１２に記載の方法であって、
    前記試料の前記区域での前記欠陥のタイプまたは材料を決定するステップをさらに含むことを特徴とする方法。
14. 請求項８に記載の方法であって、
    前記第１のデジタル化された信号を生成するステップは、複数のアナログデジタル変換器を使用することを含み、前記複数のアナログデジタル変換器のそれぞれが動作可能に結合されて、前記画素のアレイの関連する画素によって生成される関連する出力信号を受信することを特徴とする方法。