KR20100103238A - 에피 웨이퍼 제조 방법 및 그에 의해 제조된 에피 웨이퍼, 및 상기 에피 웨이퍼로 제조한 이미지 센서 - Google Patents

에피 웨이퍼 제조 방법 및 그에 의해 제조된 에피 웨이퍼, 및 상기 에피 웨이퍼로 제조한 이미지 센서 Download PDF

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KR20100103238A
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epitaxial layer
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박영수
김기정
박원제
배제식
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삼성전자주식회사
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Abstract

에피 웨이퍼 제조 방법이 제공된다. 에피 웨이퍼 제조 방법은 단결정 실리콘 잉곳을 절단하여 보론이 포함된 웨이퍼를 제공하고, 상기 웨이퍼의 일면에 절연막을 성장시키고, 상기 웨이퍼의 일면에 형성된 절연막을 제거하고, 상기 웨이퍼의 일면을 경면 연마하고, 상기 웨이퍼의 일면 상에 에피택셜층을 성장시켜는 것을 포함하여, 상기 웨이퍼와 상기 에피택셜층의 계면에 해당하는 상기 웨이퍼 내에 고농도 보론층을 형성한다.
웨이퍼, 이미지 센서

Description

에피 웨이퍼 제조 방법 및 그에 의해 제조된 에피 웨이퍼, 및 상기 에피 웨이퍼로 제조한 이미지 센서{Fabricating method of epi-wafer and wafer fabricated by the same, and image sensor fabricated by using the same}
본 발명은 에피 웨이퍼 제조 방법 및 그에 의해 제조된 에피 웨이퍼, 및 상기 에피 웨이퍼로 제조한 이미지 센서에 관한 것으로, 보다 상세하게는 신뢰성을 향상시킬 수 있는 웨이퍼 제조 방법 및 그에 의해 제조된 에피 웨이퍼, 및 상기 에피 웨이퍼로 제조한 이미지 센서에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
한편, 이미지 센서의 제조에는 에피 웨이퍼(epi wafer)가 많이 사용된다. 에피 웨이퍼를 사용한 이미지 센서에서는, 서브 기판에서 발생되는 전자들 중 일부가 에피층으로 이동하여 암전류 또는 백점 불량을 유발한다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 에피 웨이퍼 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 에피 웨이퍼를 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 신뢰성이 향상된 이미지 센서를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 에피 웨이퍼 제조 방법의 일 태양은 단결정 실리콘 잉곳을 절단하여 보론이 포함된 웨이퍼를 제공하고, 상기 웨이퍼의 일면에 절연막을 성장시키고, 상기 웨이퍼의 일면에 형성된 절연막을 제거하고, 상기 웨이퍼의 일면을 경면 연마하고, 상기 웨이퍼의 일면 상에 에피택셜층을 성장시켜는 것을 포함하여, 상기 웨이퍼와 상기 에피택셜층의 계면에 해당하는 상기 웨이퍼 내에 고농도 보론층을 형성한다.
상기 과제를 달성하기 위한 본 발명의 에피 웨이퍼 제조 방법의 다른 태양은 단결정 실리콘 잉곳을 절단하여 보론이 고농도로 포함된 웨이퍼를 제공하고, 상기 웨이퍼의 일면에 저온 산화막 공정으로 산화막을 성장시키고, 상기 웨이퍼의 타면에 중온 산화막 공정으로 산화막을 성장시켜 상기 웨이퍼 타면의 보론을 상기 웨이퍼 내부로 확산시키고, 상기 웨이퍼의 타면에 형성된 산화막을 제거하고, 상기 웨이퍼의 타면을 경면 연마하고, 상기 웨이퍼의 타면 상에 에피택셜층을 성장시켜는 것을 포함하여, 상기 웨이퍼와 상기 에피택셜층의 계면에 해당하는 상기 웨이퍼 내에 고농도 보론층을 형성한다.
상기 다른 과제를 달성하기 위한 본 발명의 에피 웨이퍼의 일 태양은 보론이 포함된 웨이퍼, 상기 웨이퍼 내에 형성되며, 보론 농도가 다른 영역보다 높은 보론 고농도층 및 상기 웨이퍼 상에 형성된 에피택셜층을 포함한다.
상기 또 다른 과제를 달성하기 위한 본 발명의 이미지 센서의 일 태양은 상기 에피 웨이퍼를 사용하여 제조한 이미지 센서이다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 이미지 센서를 상세히 설명한다.
본 발명의 실시예들에 따른 이미지 센서는 CCD(Charge Coupled Device)와 CMOS 이미지 센서를 포함한다. 여기서, CCD는 CMOS 이미지 센서에 비해 잡음(noise)이 적고 화질이 우수하지만, 고전압을 요구하며 공정 단가가 비싸다. CMOS 이미지 센서는 구동 방식이 간편하고 다양한 스캐닝(scanning) 방식으로 구현 가능하다. 또한, 신호 처리 회로를 단일칩에 집적할 수 있어 제품의 소형화가 가능하며, CMOS 공정 기술을 호환하여 사용할 수 있어 제조 단가를 낮출 수 있다. 전력 소모 또한 매우 낮아 배터리 용량이 제한적인 제품에 적용이 용이하다. 따라서, 이하에서는 본 발명의 이미지 센서로 CMOS 이미지 센서를 예시하여 설명한다. 그러나, 본 발명의 기술적 사상은 그대로 CCD에도 적용될 수 있음은 물론이다.
한편, 이하에서 설명하는, 본 발명의 실시예들에 따른 웨이퍼 제조 방법 및 그에 의해 제조된 웨이퍼에서는 보론이 고농도로 포함된 웨이퍼를 제조 및 제공하나, 이에 제한되지 않음은 물론이다. 즉, 보론의 농도가 저농도로 포함될 수도 있으며, 다른 도펀트들이 추가적으로 첨가될 수 있음은 자명하다. 또한, 보론 이외의 다른 도펀트들만이 첨가되어 있을 수도 있다. 이러한 경우, 본 명세서에서 보론의 농도에 대하여 기술한 것은, 도펀트 중의 하나에 대한 예시적인 설명으로 이해될 수 있으며, 본 명세서의 보론에 대한 기술은 다른 토펀트에 확장되어 적용될 수 있다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 웨이퍼 제조 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 웨이퍼 제조 방법을 도시한 순서도이다. 도 2 내지 도 6은 본 발명의 일 실시예에 따른 웨이퍼 제조 방법을 도시한 단면도들이다.
우선, 도 1 및 도 2를 참조하면, 단결정 실리콘 잉곳을 절단하여 다수개의 웨이퍼를 제공한다(S110).
구체적으로, 폴리 실리콘을 용융시킨 후, 초크랄스키(Czochralski) 방법, 부유 대역(floating zone) 방법 등으로 동일한 결정 방향성을 가지는 단결정 실리콘 잉곳(ingot)을 형성한다. 이 때, 원하는 전기적 특성을 제공하기 위하여, 도펀트를 첨가할 수 있는데, 예를 들어, 보론, 인, 비소, 안티몬 등의 도펀트를 첨가할 수 있다. 본 발명의 일 실시예에 따른 웨이퍼 제조 방법에서는 보론이 고농도로 첨가된다. 이 때, 다른 원소들도 추가될 수 있음은 물론이다. 여기서, 보론의 농도가 고농도라는 것은 다음과 같다. 즉, 웨이퍼를 구성하는 실리콘 입자의 개수가 단위 면적당 약 5×1021atom/cm3일 때, 보론 입자의 개수는 단위 면적당 약 1×1016 atom/cm3 이상으로, 예를 들어, 1×1018-1×1019atom/cm3인 것을 의미한다. 이러한, 고농도 보론 웨이퍼는 예를 들어, 이미지 센서에서 사용될 수 있다.
이어서, 단결정 실리콘 잉곳을 절단하여 다수개의 웨이퍼(100)를 제공한다. 이 때, 단결정 실리콘 잉곳을 절단하는 것은 다이아몬드 또는 와이어(wire)로 진행할 수 있다.
이어서, 절단된 웨이퍼(100)를 다듬기 위한 다단계의 공정을 진행한다. 구체적으로, 테두리를 둥글게 연마하는 에지 그라인딩(edge grinding) 공정, 웨이퍼(100) 앞뒤 표면의 톱니 자국 및 결점을 제거하고 절단 공정에서 발생한 응력을 제거하는 래핑(lapping) 공정 등을 진행한다.
이어서, 도 1 및 도 3을 참조하면, 웨이퍼(100) 앞면 및 뒷면에 산화막(110, 120)을 성장시킨다(S120).
이 때, 앞면 산화막(120) 및 뒷면 산화막(110)은 MTO(Middle Temperature Oxide)막으로 형성할 수 있는데, 예를 들어, 약 800-1000℃의 온도에서 약 10-2000A의 두께로 형성할 수 있다. 또는, 앞면 산화막(120) 및 뒷면 산화막(110)은 LTO(Low Temperature Oxide)막으로 형성할 수 있다. 이 때, 앞면 산화막(120) 및 뒷면 산화막(110)의 두께는 예를 들어, 3000-10000A일 수 있다.
웨이퍼(100)의 앞면에 산화막(120)을 성장시킬 때에는 산소가 제공된 분위기에서 산화(oxidation) 공정을 진행한다. 이 때, 웨이퍼(100) 표면의 Si이 제공된 산소와 결합하여 SiO2가 생성된다. 이 때, 웨이퍼(100) 내에 존재하는 보론은 내부로 확산되게 된다. 즉, 웨이퍼(100) 상부의 Si이 산소와 결합하면, 그 주변에 존재하던 보론은 하부로 이동하게 된다. 따라서, 웨이퍼(100)의 앞면에 산화막(120)을 형성하면, 산화막(120) 하부의 영역, 즉 웨이퍼(100)의 상부 영역에는 보론의 농도가 다른 영역보다 현저히 높은 보론 고농도층(105)이 형성된다.
웨이퍼(100)의 뒷면에 형성되는 뒷면 산화막(110)은 웨이퍼(100) 내에 포함된 보론이 외부로 휘발되는 것을 방지한다.
이어서, 도 1 및 도 4를 참조하면, 웨이퍼(100)를 열처리한다(S130).
예를 들어, 열처리는 500-1000℃에서, 10초-720분의 시간 동안 진행할 수 있다. 열처리를 진행하면, 웨이퍼(100) 전면의 보론 고농도층(105)의 농도가 균일해질 수 있다. 열처리를 통해, 보론 고농도층(105)의 농도가 보다 균일해 질 수 있다. 또한, 열처리를 통해 웨이퍼(100) 내의 불순물이 제거되어 보론 고농층(105)의 농도가 보다 높아질 수 있다.
이어서, 도 1 및 도 5를 참조하면, 웨이퍼(100) 앞면의 산화막(120)을 제거한다(S140).
앞면 산화막(120)을 제거하는 것은 식각(etching) 공정을 진행하여 수행할 수 있는데, 예를 들어 HF을 포함하는 식각액을 사용하거나, 및/또는 SC1 공정에 의해 진행할 수 있다. 또는, 일반적인 웨이퍼 제조 공정의 하나인 표면 결함 및 모서리 부분의 거칠기를 낮추기 위한 표면 식각 공정에서 같이 제거할 수도 있다. 표면 식각 공정은 염산, 질산, 아세트산 등이 혼합된 혼산(mixed etchant)을 이용하여 수행할 수 있다. 앞면 산화막(120)을 제거하면, 웨이퍼(100) 표면에는 웨이퍼(100) 내부의 다른 영역보다 보론 농도가 높은 보론 고농도층(105)이 노출된다.
이어서, 도 1을 참조하면, 웨이퍼(100) 앞면을 경면 연마한다(S150).
지금까지 가공된 웨이퍼(100)의 평탄도와 면 정밀도를 증가시키고, 경면(mirror surface)를 만들기 위한 공정이다. 일반적으로, 화학적 기계적 연마 공정(Chemical Mechanical Polishing)에 의해 진행할 수 있으며, 슬러리를 주입한 연마 패드 상에, 웨이퍼를 위치시키고 일정한 하중을 가하면서 정밀 표면 연마를 수행한다. 연마 공정은 2회 이상 반복할 수 있다.
이어서, 도 1 및 도 6을 참조하면, 웨이퍼(100) 앞면에 에피택셜층(130)을 형성한다(S160).
에피택셜층(130)은 선택적 에피택셜 성장(selective epitaxial growth; SEG) 공정을 진행하여 형성할 수 있다.
선택적 에피택셜 성장은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 감압 화학 기상 증착(Reduced Pressure Chemical Vapor Deposition; RPCVD) 공정, 고진공 화학 기상 증착(Ultra High Vacuum Chemical Vapor Deposition; UHVCVD) 공정 등에 의해 진행할 수 있으나, 이에 한정되는 것은 아니다. 선택적 에피택셜 성장은 소스 가스를 공급하여 진행하는데 소스 가스로는 예를 들어, SiH4, 디클로로실란(SiH2Cl2; DCS), 트리클로로실란(SiHCl3; TCS) 등이 사용될 수 있다. 또한, 선택적 에피택셜 성장 시에는 인시츄(in-situ)로 불순물을 같이 도핑할 수도 있고, 선택적 에피택셜 성장 후에 불순물을 따로 도핑할 수도 있다.
한편, 선택적 에피택셜 성장 공정은 약 1000-1200℃에서 진행할 수 있다. 또는, 약 800-980℃의 저온 공정으로 진행할 수도 있다. 저온에서 진행하는 저온 선택적 에피택셜 성장 공정의 경우, 선택적 에피택셜 성장 공정에 의해 보론 고농도층(105)을 구성하는 보론의 농도가 변경되는 것을 최소화 할 수 있다.
도 6은 본 발명의 일 실시예에 따른 웨이퍼를 도시한 단면도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 웨이퍼(100)는 웨이퍼(100)의 표면에 보론 농도가 높은 보론 고농도층(105)이 형성되어, 웨이퍼(100) 내부의 전자가 에피택셜층(130)으로 이동하지 못하게 하는 배리어층으로 기능할 수 있다. 또한, 이러한 보론 고농도층(105)은 이온 주입 등의 공정에 의해 형성된 것이 아니라, 웨이퍼(100) 제조 공정에서 형성된다. 즉, 별도의 이온 주입 등의 공정을 진행하지 않아도 되기 때문에, 비용이 감소될 수 있으며, 이온 주입 공정을 추가적으로 진행함에 따른, 웨이퍼의 손상(damage) 등을 방지할 수 있다. 또한, 본 발명의 일 실시예에 따른 웨이퍼(100)의 보론 고농도층(105)은 웨이퍼(100) 제조 공정에서 형성되기 때문에, 보다 안정적인 보론 고농도층(105)이 제공될 수 있다.
도 7은 도 6의 A-A'을 따라 도시한 포텐셜도이다. 도 7을 참조하면, 에피택셜층(130)과 웨이퍼(100)와의 경계인 웨이퍼(100) 상부 영역의 포텐셜이 높아진다. 즉, 보론 고농도층(105)은 포텐셜 베리어(potential barrier)를 형성하여, 웨이퍼(100) 내부의 전자가 에피택셜층(130)으로 유입되지 못한다.
이하, 도 8 내지 도 15를 참조하여, 본 발명의 다른 실시예에 따른 웨이퍼 제조 방법에 대하여 설명한다. 도 8은 본 발명의 다른 실시예에 따른 웨이퍼 제조 방법을 설명하기 위한 순서도이다. 도 9 내지 도 15는 본 발명의 다른 실시예에 따른 웨이퍼 제조 방법을 설명하기 위한 단면도이다.
본 발명의 일 실시예에 따른 웨이퍼 제조 방법과 동일한 내용 및 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 내용은 그 설명을 생략한다.
우선, 도 8 및 도 9를 참조하면, 단결정 실리콘 잉곳을 절단하여 웨이퍼(100)를 제공한다(S210).
구체적으로, 보론을 고농도로 첨가하여 단결정 실리콘 잉곳을 성장시킨 후, 단결정 실리콘 잉곳을 절단하여 다수개의 웨이퍼(100)를 제공한다. 이 때, 잉곳은 다이아몬드 또는 와이어(wire)로 절단할 수 있다.
이어서, 절단된 웨이퍼(100)를 다듬기 위한 다단계의 공정을 진행한다. 구체 적으로, 테두리를 둥글게 연마하는 에지 그라인딩(edge grinding) 공정, 웨이퍼(100) 앞뒤 표면의 톤니 자국 및 결점을 제거하고 절단 공정에서 발생한 응력을 제거하는 래핑(lapping) 공정 등을 진행한다.
이어서, 도 8 및 도 10를 참조하면, 웨이퍼(100) 뒷면에 산화막(110)을 성장시킨다(S220). 뒷면 산화막(110)은 LTO(Low Temperature Oxide)막으로 형성할 수 있는데, 예를 들어, 약 3000-10000A의 두께로 형성할 수 있다.
이어서, 도 8 및 도 11을 참조하면, 웨이퍼(100) 앞면에 산화막(120)을 성장시킨다(S230).
이 때, 앞면 산화막(120)은 예를 들어, MTO(Middle Temperature Oxide)막으로 형성할 수 있다. 앞면 산화막(120)의 두께는 예를 들어, 10-1000A일 수 있다. 웨이퍼(100)의 앞면에 산화막(120)을 성장시킬 때에는 산소가 제공된 분위기에서 산화(oxidation) 공정을 진행한다. 이 때, 웨이퍼(100) 표면의 Si이 제공된 산소와 결합하여 SiO2가 생성된다. 이 때, 웨이퍼(100) 내에 존재하는 보론은 내부로 확산되게 된다. 따라서, 웨이퍼(100)의 앞면에 산화막(120)을 형성하면, 앞면 산화막(120) 하부의 영역, 즉 웨이퍼(100)의 상부 영역에는 보론의 농도가 다른 영역보다 현저히 높은 보론 고농도층(105)이 형성된다. 이어서, 도 8 및 도 12를 참조하면, 웨이퍼(100)를 열처리한다(S240).
예를 들어, 열처리는 500-1000℃에서, 10초-720분의 시간 동안 진행할 수 있다.
이어서, 도 8 및 도 13을 참조하면, 웨이퍼(100) 앞면의 산화막(120)을 제거 한다(S250).
앞면 산화막(120)을 제거하는 것은 식각(etching) 공정을 진행하여 수행할 수 있다. 또는, 일반적인 웨이퍼 제조 공정의 하나인 표면 결함 및 모서리 부분의 거칠기를 낮추기 위한 표면 식각 공정에서 같이 제거할 수도 있다. 표면 식각 공정은 염산, 질산, 아세트산 등이 혼합된 혼산(mixed etchant)을 이용하여 수행할 수 있다. 앞면 산화막(120)을 제거하면, 웨이퍼(100) 표면에는 웨이퍼(100) 내부의 다른 영역보다 보론 농도가 높은 보론 고농도층(105)이 노출된다.
이어서, 도 8을 참조하면, 웨이퍼(100) 앞면을 경면 연마한다(S260).
지금까지 가공된 웨이퍼(100)의 평탄도와 면 정밀도를 증가시키고, 경면(mirror surface)를 만들기 위한 공정이다. 일반적으로, 화학적 기계적 연마 공정(Chemical Mechanical Polishing)에 의해 진행할 수 있으며, 슬러리를 주입한 연마 패드 상에, 웨이퍼를 위치시키고 일정한 하중을 가하면서 정밀 표면 연마를 수행한다. 연마 공정은 2회 이상 반복할 수 있다.
이어서, 도 8 및 도 14를 참조하면, 웨이퍼(100) 앞면에 에피택셜층(130)을 형성한다(S270).
에피택셜층(130)은 선택적 에피택셜 성장 공정을 진행하여 형성할 수 있으며, 선택적 에피택셜 공정은 예를 들어, 저온 선택적 에피택셜 공정으로 진행할 수도 있다.
한편, 본 발명의 다른 실시예에 따른 웨이퍼 제조 방법에서, 뒷면 산화막(110)을 먼저 형성한 후, 앞면 산화막(120)을 형성하였으나, 앞면 산화막(120)을 먼저 형성할 수도 있음은 당연하다.
본 발명의 다른 실시예에 따른 웨이퍼 제조 방법에 의해 제공되는 웨이퍼는 본 발명의 일 실시예에 따른 웨이퍼 제조 방법에 의해 제공되는 웨이퍼와 그 특징이 크게 다르지 않으므로, 그 설명을 생략한다.
이하, 도 15 내지 도 20을 참조하여, 본 발명의 또 다른 실시예에 따른 웨이퍼 제조 방법에 대하여 설명한다. 도 15는 본 발명의 또 다른 실시예에 따른 웨이퍼 제조 방법을 설명하기 위한 순서도이다. 도 16 내지 도 20은 본 발명의 또 다른 실시예에 따른 웨이퍼 제조 방법을 설명하기 위한 단면도이다.
본 발명의 일 실시예에 따른 웨이퍼 제조 방법과 동일한 내용 및 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 내용은 그 설명을 생략한다.
도 15 및 도 16을 참조하면, 단결정 실리콘 잉곳을 절단하여 다수개의 웨이퍼를 제공하고(S310), 절단된 웨이퍼(100)를 다듬기 위한 다단계의 공정을 진행한다. 이어서, 도 15 및 도 17을 참조하면, 웨이퍼(100) 앞면에 산화막(120)을 성장시켜(S320), 웨이퍼(100)의 상부 영역에는 보론의 농도가 다른 영역보다 현저히 높은 보론 고농도층(105)을 형성한다. 이어서, 도 15 및 도 18을 참조하면, 웨이퍼(100)를 열처리하고(S330), 이어서, 도 15 및 도 19를 참조하면, 웨이퍼(100) 앞면의 산화막(120)을 제거한다(S340). 이어서, 도 15를 참조하면, 웨이퍼(100) 앞면을 경면 연마하고(S350), 이어서, 도 15 및 도 20을 참조하면, 웨이퍼(100) 앞면에 에피택셜층(130)을 형성한다(S360).
본 발명의 또 다른 실시예에 따른 웨이퍼 제조 방법에 따르면, 웨이퍼(100) 뒷면에 산화막을 형성하지 않는다. 즉, 최종적으로 형성되는 에피 웨이퍼에는 앞면에 에피택셜층(130)이 형성되어 있을 뿐이다.
웨이퍼(100) 뒷면에 산화막을 형성하는지 여부는, 웨이퍼 종류 및 형성하려는 소자의 종류에 따라 달라질 수 있으며, 웨이퍼 형성 공정에 따라서 달라질 수도 있다.
한편, 본 발명의 실시예들에서는, 웨이퍼(100)의 앞면에 산화막(120)을 형성하는 것으로 기술하였으나, 이에 제한되지 않는다. 즉, 웨이퍼(100)의 앞면에 형성되는 막질은 질화막 또는 산질화막 등의 절연막일 수 있다.
또한, 본 발명의 실시예들에서 앞면 산화막(120)을 형성하기 전에, SiGeC를 형성한 후에, 산화 공정을 진행할 수도 있다.
도 21은 본 발명의 일 실시예에 따른 이미지 센서의 단위 화소의 단면도이다.
도 21을 참조하면, 본 발명의 일 실시예에 따른 이미지 센서(200)는 에피택셜층(130)이 형성된 웨이퍼로 구성된 서브 기판(100), 상기 에피택셜층(130) 내에 형성된 분리웰(isolation well; 208), 소자 분리 영역(209), 광전 변환부(210), 전하 검출부(220), 전하 전송부(230)을 포함한다. 본 발명의 일 실시예에서는 광전 변환부(210)로 핀드 포토다이오드(Pinned Photo Diode; PPD)를 사용하여 설명한다.
서브 기판(100)은 표면에 보론 고농도층(105)을 구비한다. 보론 고농도층(105)은 서브 기판(100) 내부의 평균 보론 농도보다 큰 보론 농도를 갖는 영역이 다. 보론 고농도층(105)은 웨이퍼(100)의 깊은 곳에서 생성된 전하들이 광전 변환부(210)로 흘러 들어오지 않도록 포텐셜 베리어(potential barrier)를 형성하고, 전하와 홀의 재결합(recombination) 현상을 증가시키는 역할을 한다. 따라서, 전하들의 랜덤 드리프트(random drift)에 의한 화소간 크로스토크를 줄일 수 있다.
보론 고농도층(105) 상에는 에피택셜층(130)이 형성되며, 에피택셜층(130) 상에 이미지 센서를 구성하는 다수의 구성요소들이 형성된다.
깊은 웰(deep well; 107)은 에피택셜층(130)의 하부 영역에 형성되는데, 예를 들어, P형의 이온 주입 영역일 수 있다. 깊은 웰(107)은 그 하부 영역의 전하들이 광전 변환부(210)로 유입되지 않도록 포텐셜 베리어(potential barrier)를 형성한다.
소자 분리 영역(209)은 에피택셜층(130) 내에 형성되어 활성 영역을 정의한다. 소자 분리 영역(209)은 일반적으로 LOCOS(LOCal Oxidation of Silicon)방법을 이용한 FOX(Field OXide) 또는 STI(Shallow Trench Isolation)가 될 수 있다.
또한, 소자 분리 영역(209)의 하부에는 제2 도전형(예를 들어, P형)의 분리웰(208)이 형성될 수 있다. 분리웰(208)은 다수의 포토 다이오드(112)를 서로 분리하는 역할을 한다. 포토 다이오드(212)간 수평 방향의 크로스토크를 줄이기 위해, 분리웰(208)은 포토 다이오드(212)의 형성 깊이보다 더 깊게 형성될 수 있다.
광전 변환부(210)는 에피택셜층(130) 내에 형성되어 N형의 포토 다이오드(212), P+형의 피닝층(pinning layer; 214), 포토 다이오드(212) 하부의 상부 기 판 영역(201b)을 포함한다.
포토 다이오드(212)는 입사광에 대응하여 생성된 전하가 축적되고, 피닝층(214)은 에피택셜층(130)에서 열적으로 생성된 EHP(Electron-Hole Pair)를 줄임으로써 암전류를 줄이는 역할을 한다.
또한, 포토 다이오드(212)는 웨이퍼(100)로부터 소정 거리 이격되어 형성되므로, 포토 다이오드(212) 하부의 에피택셜층(130)을 광전 변환하는 영역으로 사용할 수 있다. 따라서, 실리콘에서의 침투 깊이(penetration depth)가 큰 장파장(예를 들어, 레드 파장)에 대한 색감도가 향상될 수 있다.
또한, 포토 다이오드(212)의 최대 불순물 농도는 1×1015 내지 1×1018 원자/cm3일 수 있고, 피닝층(214)의 불순물 농도는 1×1017 내지 1×1020 원자/cm3 일 수 있다. 다만, 도핑되는 농도 및 위치는 제조 공정 및 설계에 따라서 달라질 수 있으므로 이에 제한되지 않는다.
전하 검출부(220)는 광전 변환부(210)에서 축적된 전하를 전하 전송부(230)를 통해서 전송받는다. 전하 전송부(230)는 불순물 영역(232), 게이트 절연막(234), 게이트 전극(236), 스페이서(238)를 포함한다.
불순물 영역(232)은 전하 전송부(230)가 턴오프 상태에서 센싱되는 이미지와 무관하게 발생되는 암전류를 방지하는 역할을 한다. 불순물 영역(232)은 에피택셜층(130)의 표면에 가깝게 형성하여 암전류를 방지하며, 예를 들어 2000Å 이내의 깊이에서 형성할 수 있다.
게이트 절연막(234)은 SiO2, SiON, SiN, Al2O3, Si3N4, GexOyNz, GexSiyOz 또는 고유전율 물질 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 원자층 증착법으로 형성할 수 있다. 또한, 게이트 절연막(234)은 예시된 막질들 중에서 2종 이상의 선택된 물질을 복수 층으로 적층하여 구성될 수도 있다. 게이트 절연막(234)은 두께는 5 내지 100Å으로 형성할 수 있다.
게이트 전극(236)은 도전성 폴리실리콘막, W, Pt, 또는 Al과 같은 금속막, TiN과 같은 금속 질화물막, 또는 Co, Ni, Ti, Hf, Pt와 같은 내화성 금속(refractory metal)으로부터 얻어지는 금속 실리사이드막, 또는 이들의 조합막으로 이루어질 수 있다. 또는, 게이트 전극(236)은 도전성 폴리실리콘막과 금속 실리사이드막을 차례대로 적층하여 형성하거나, 도전성 폴리실리콘막과 금속막을 차례대로 적층하여 형성할 수도 있으나, 이에 제한되지 않는다.
스페이서(238)는 게이트 전극(136) 양 측벽에 형성되며, 질화막(SiN)으로 형성될 수 있다.
도 22는 도 21의 B-B'을 절단한 포텐셜도이다. 도 21 및 도 22를 참조하면, 깊은 웰(107) 및 보론 고농도층(105)의 포텐셜이 기타 영역에 비하여 확연히 높다. 즉, 에피택셜층(130)에서는 깊은 웰(107)이 포텐셜 배리어를 형성하고, 웨이퍼(100) 내부에서는 보론 고농도층(105)이 포텐셜 배리어를 형성한다. 따라서, 광전 변환부(210)보다 하부에서 형성된 전하들은 광전 변환부(210)로 유이되지 못하 여, 암전류를 감소시킬 수 있다.
이하에서는, 도 23 내지 도 26를 이용하여 본 발명의 실시예들에 따른 이미지 센서를 이용한 장치를 설명한다. 도 23은 본 발명의 실시예들에 따른 이미지 센서를 구현한 칩을 설명하기 위한 도면이고, 도 24 내지 도 26은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 프로세서 기반 장치를 설명하기 위한 도면들이다. 도 23은 컴퓨터 장치를 나타내고, 도 24a, 도 24b는 카메라 장치를 나타내고, 도 25는 휴대폰 장치를 나타낸 것이다. 본 발명의 실시예들에 따른 이미지 센서는 전술한 장치 이외에 다른 장치(예를 들어, 스캐너, 기계화된 시계 장치, 네비게이션 장치, 비디오폰, 감독 장치, 자동 포커스 장치, 추적 장치, 동작 감시 장치, 이미지 안정화 장치 등)에도 사용될 수 있음은 자명하다.
도 23을 참조하면, 본 발명의 실시예들에 따른 이미지 센서를 구현한 칩은 광센싱 소자를 포함하는 픽셀들이 이차원적으로 배열되어 이루어진 센서 어레이(10), 타이밍 제너레이터(timing generator)(20), 로우 디코더(row decoder)(30), 로우 드라이버(row driver)(40), 상관 이중 샘플러(Correlated Double Sampler, CDS)(50), 아날로그 디지털 컨버터(Analog to Digital Converter, ADC)(60), 래치부(latch)(70), 컬럼 디코더(column decoder)(80) 등을 포함한다.
센서 어레이(10)는 2차원적으로 배열된 다수의 단위 픽셀들을 포함한다. 다수의 단위 픽셀들은 광학 영상을 전기적인 출력 신호로 변환하는 역할을 한다. 센서 어레이(10)는 로우 드라이버(40)로부터 행 선택 신호, 리셋 신호, 전하 전송 신호 등 다수의 구동 신호를 수신하여 구동된다. 또한, 변환된 전기적인 출력 신호는 수직 신호 라인을 통해서 상관 이중 샘플러(50)에 제공된다.
타이밍 발생기(20)는 로우 디코더(30) 및 컬럼 디코더(80)에 타이밍(timing) 신호 및 제어 신호를 제공한다.
로우 드라이버(40)는 로우 디코더(30)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호를 액티브 픽셀 센서 어레이(10)에 제공한다. 일반적으로 행렬 형태로 단위 픽셀이 배열된 경우에는 각 행별로 구동 신호를 제공한다.
상관 이중 샘플러(50)는 액티브 픽셀 센서 어레이(10)에 형성된 출력 신호를 수직 신호 라인을 통해 수신하여 유지(hold) 및 샘플링한다. 즉, 특정한 잡음 레벨(noise level)과, 상기 출력 신호에 의한 신호 레벨을 이중으로 샘플링하여, 잡음 레벨과 신호 레벨의 차이에 해당하는 차이 레벨을 출력한다.
아날로그 디지털 컨버터(60)는 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
래치부(70)는 디지털 신호를 래치(latch)하고, 래치된 신호는 컬럼 디코더(80)에서 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도면 미도시)로 출력된다.
도 24에 도시된 모든 기능 블록들은 원칩(one chip)으로 구성되어 있을 수도 있고, 여러 개의 칩으로 구성되어 있을 수도 있다. 예를 들어, 타이밍 발생기(220)는 별도의 하나의 칩으로 구성되고, 나머지 칩은 하나의 칩으로 구성될 수 있다. 예를 들어, 설명된 칩들은 패키지 형태로 구현될 수 있다.
도 24을 참조하면, 컴퓨터 장치(300)은 버스(305)를 통해 입출력(I/O) 소자(330)와 커뮤니케이션할 수 있는 마이크로프로세서 등과 같은 중앙 정보 처리 장치(CPU)(320)를 포함한다. 이미지 센서(310)는 버스(305) 또는 다른 통신 링크를 통해서 장치와 커뮤니케이션할 수 있다. 또, 프로세서 기반 장치(300)은 버스(305)를 통해 CPU(320)와 커뮤니케이션할 수 있는 RAM(340) 및/또는 포트(360)을 더 포함할 수 있다. 포트(360)는 비디오 카드, 사운드 카드, 메모리 카드, USB 소자 등을 커플링하거나, 또 다른 장치와 데이터를 통신할 수 있는 포트일 수 있다. 이미지 센서(310)는 CPU, 디지털 신호 처리 장치(DSP) 또는 마이크로프로세서 등과 함께 집적될 수 있다. 또, 메모리가 함께 집적될 수도 있다. 물론 경우에 따라서는 프로세서와 별개의 칩에 집적될 수도 있다.
도 25a를 참조하면, 카메라 장치(400)은 이미지 센서(413)가 회로 기판(411) 상에 본딩 와이어를 통하여 실장되어 있는 이미지 센서 패키지(410)을 포함한다. 또한, 회로 기판(411) 상에는 하우징(420)이 부착되고, 하우징(420)은 회로 기판(411) 및 이미지 센서(413)를 외부 환경으로부터 보호한다.
하우징(420)에는 촬영하고자 하는 영상이 통과하는 경통부(421)가 형성되고, 경통부(421)의 외부를 향하는 외측 단부에는 보호 커버(422)가 설치되고, 경통부(421)의 내측 단부에는 적외선 차단 및 반사 방지 필터(423)가 장착될 수 있다. 또한, 경통부(421)의 내부에는 렌즈(424)가 장착되고, 경통부(421)의 나사산을 따라서 렌즈(424)가 이동될 수 있다.
도 25b를 참조하면, 카메라 장치(500)는 관통 비아(through via)(572)를 이 용한 이미지 센서 패키지(501)를 사용한다. 관통 비아(572)를 이용하면, 와이어 본딩을 이용하지 않고도 이미지 센서(570)와 회로 기판(560)이 전기적으로 접속할 수 있다. 여기서 설명되지 않은 부호인 520은 제1 렌즈이고, 540은 제2 렌즈이고, 526, 527은 렌즈 컴포넌트(lens component)이다. 또한, 505는 지지부(support member), 545는 어퍼쳐(aperture), 510, 530은 투명 기판, 550은 유리이다.
도 26를 참조하면, 핸드폰 시스템(450)의 소정 위치에 이미지 센서(452)가 부착되어 있다. 도 26에 도시된 위치와 다른 부분에 이미지 센서(452)가 부착될 수도 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼 제조 방법을 도시한 순서도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 웨이퍼 제조 방법을 도시한 단면도들이다.
도 7은 본 발명의 다른 실시예에 따른 웨이퍼 제조 방법을 설명하기 위한 순서도이다.
도 8 내지 도 14는 본 발명의 다른 실시예에 따른 웨이퍼 제조 방법을 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 웨이퍼 제조 방법을 설명하기 위한 순서도이다.
도 16 내지 도 20은 본 발명의 또 다른 실시예에 따른 웨이퍼 제조 방법을 설명하기 위한 단면도이다.
도 21는 본 발명의 일 실시예에 따른 이미지 센서의 단위 화소의 단면도이다.
도 22은 본 발명의 실시예들에 따른 이미지 센서를 구현한 칩을 설명하기 위한 도면이다.
도 23 내지 도 25는 본 발명의 실시예들에 따른 이미지 센서를 포함하는 프로세서 기반 장치를 설명하기 위한 도면들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 웨이퍼 105: 보론 고농도층
110: 뒷면 산화막 120: 앞면 산화막
130: 에피택셜층

Claims (10)

  1. 단결정 실리콘 잉곳을 절단하여 보론이 포함된 웨이퍼를 제공하고,
    상기 웨이퍼의 일면에 절연막을 성장시키고,
    상기 웨이퍼를 열처리하고,
    상기 웨이퍼의 일면에 형성된 절연막을 제거하고,
    상기 웨이퍼의 일면을 경면 연마하고,
    상기 웨이퍼의 일면 상에 에피택셜층을 성장시켜는 것을 포함하여, 상기 웨이퍼와 상기 에피택셜층의 계면에 해당하는 상기 웨이퍼 내에 고농도 보론층을 형성하는 에피 웨이퍼 제조 방법.
  2. 제 1항에 있어서,
    상기 웨이퍼의 일면에 절연막을 형성시킬 때에는, 상기 웨이퍼 일면의 보론이 상기 웨이퍼 내부로 확산되어 상기 웨이퍼 내에 고농도 보론층을 구성하는 에피 웨이퍼 제조 방법.
  3. 제 1항에 있어서,
    상기 웨이퍼의 일면에 절연막을 성장시키는 것은, 상기 웨이퍼의 타면에 절연막을 형성하는 것과 동시에 진행하는 에피 웨이퍼 제조 방법.
  4. 제 1항에 있어서,
    상기 웨이퍼의 타면에 절연막을 형성하는 것을 더 포함하는 에피 웨이퍼 제조 방법.
  5. 제1항에 있어서,
    상기 절연막은 산화막, 산질화막 또는 질화막인 에피 웨이퍼 제조 방법.
  6. 단결정 실리콘 잉곳을 절단하여 보론이 고농도로 포함된 웨이퍼를 제공하고,
    상기 웨이퍼의 일면에 저온 산화막 공정으로 산화막을 성장시키고,
    상기 웨이퍼의 타면에 중온 산화막 공정으로 산화막을 성장시켜 상기 웨이퍼 타면의 보론을 상기 웨이퍼 내부로 확산시키고,
    상기 웨이퍼의 타면에 형성된 산화막을 제거하고,
    상기 웨이퍼의 타면을 경면 연마하고,
    상기 웨이퍼의 타면 상에 에피택셜층을 성장시켜는 것을 포함하여, 상기 웨이퍼와 상기 에피택셜층의 계면에 해당하는 상기 웨이퍼 내에 고농도 보론층을 형성하는 에피 웨이퍼 제조 방법.
  7. 제 6항에 있어서,
    상기 웨이퍼의 타면에 산화막을 형성한 후에, 상기 웨이퍼를 열처리하는 것을 더 포함하는 에피 웨이퍼 제조 방법.
  8. 단결정 실리콘 잉곳을 절단하여 보론이 포함된 웨이퍼를 제공하고,
    상기 웨이퍼의 일면에 산화막을 성장시키고,
    상기 웨이퍼의 일면에 형성된 산화막을 제거하고,
    상기 웨이퍼의 일면을 경면 연마하고,
    상기 웨이퍼의 일면 상에 에피택셜층을 성장시켜는 것을 포함하여, 상기 웨이퍼와 상기 에피택셜층의 계면에 해당하는 상기 웨이퍼 내에 고농도 보론층을 형성하는 에피 웨이퍼 제조 방법.
  9. 보론이 포함된 웨이퍼;
    상기 웨이퍼 내에 형성되며, 보론 농도가 다른 영역보다 높은 보론 고농도층; 및
    상기 웨이퍼 상에 형성된 에피택셜층을 포함하며, 상기 보론 고농도층은 상기 에피택셜층과 상기 웨이퍼의 계면에 해당하는 상기 웨이퍼 내에 형성된 에피 웨이퍼.
  10. 제1항 내지 제7항 중의 어느 한 항의 방법으로 제조한 에피 웨이퍼.
KR1020090021760A 2009-03-13 2009-03-13 에피 웨이퍼 제조 방법 및 그에 의해 제조된 에피 웨이퍼, 및 상기 에피 웨이퍼로 제조한 이미지 센서 KR20100103238A (ko)

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