KR101693921B1 - 소자분리 영역을 갖는 컨택트 에치 저지층을 통해 금속 컨택트가 결합된 이미지 센서 - Google Patents
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Abstract
이미지 센서 픽셀은 반도체 층에 배치된 하나 이상의 포토다이오드를 포함한다. 반도체 층에는 하나 이상의 포토다이오드에 결합된 픽셀 회로가 배치된다. 픽셀 회로 및 하나 이상의 포토다이오드 위에는 반도체 층에 인접하게 패시베이션 층이 배치된다. 패시베이션 층 위에는 컨택트 에치 저지층이 배치된다. 컨택트 에치 저지층을 통하여 하나 이상의 금속 컨택트가 픽셀 회로에 결합된다. 컨택트 에치 저지층에는 하나 이상의 금속 컨택트가 픽셀 회로에 결합되는 컨택트 에치 저지층 물질을 하나 이상의 포토다이오드로부터 분리시키는 하나 이상의 소자분리 층이 정의된다.
Description
본 발명은 일반적으로 이미징에 관한 것이다. 특히, 본 발명의 예는 상보형 금속 산화물 반도체에 기반한 이미지 센서에 관한 것이다.
상보형 금속 산화물 반도체(complementary metal oxide semiconductor(CMOS)) 이미지 센서에 드리운 밝기 레벨이 높은 이미지의 전기적인 특성은 후속하여 획득된 이미지에 대해 후속하여 판독된 전기적 특성에 묻혀버리는 수가 있다. 이미지 센서에 잔존하는 이전에 감지된 이미지의 전기적인 특성은 "고스트 아티팩트(ghost artifact)" 또는 "메모리 효과(memory effect)"라고 불리운다. 이렇게 원하지 않는 효과는 정적 이미지, 특히 높은 휘도 또는 밝기 이미지의 이미지 센서에의 반복적인 노출로 인해 악화될 수 있다. 고스트 이미지가 잔류하면 후속하여 획득되는 이미지를 보기 어렵게 하고 신호 대 잡음 비를 낮추는 잡음으로 표출되며 만일 움직임이 결상되는 경우 블러(blur)를 유발할 수 있다.
메모리 효과의 문제는 최신 제조 기술, 특히 금속 인터커넥트 밀도를 극대화하는 방식을 채용하는 방식을 이용하여 제조된 CMOS 이미지 센서에서 특히 나타나는 것으로 알려져 있다. 예를 들면, 소위 "무경계 컨택트(borderless contacts)"를 이용하는 제조 기술이 이러한 문제의 근본 원인과 연관되는 것으로 알려져 있다.
본 발명의 제한적이지 않고 배타적이지 않은 실시예가 다음의 도면을 참조하여 기술되며, 도면에서 동일한 참조 부호는 달리 명시하지 않는 한 여러 도면에서 동일한 부품을 지칭한다.
도 1은 본 발명의 교시에 따라서 소자분리 영역을 갖는 컨택트 에치 저지층을 통하여 금속 컨택트가 픽셀 회로에 결합된 이미지 센서 픽셀을 구비한 예시적인 픽셀 어레이를 포함하는 이미징 시스템의 일 예를 도시하는 다이어그램이다.
도 2a는 컨택트 에치 저지층을 통해 금속 컨택트가 픽셀 회로에 결합된 이미지 센서 픽셀을 구비하는 픽셀 어레이의 일예의 톱 다운 뷰(top down view)를 도시한다.
도 2b는 본 발명의 교시에 따라서 소자분리 영역을 갖는 컨택트 에치 저지층을 통해 금속 컨택트가 픽셀 회로에 결합된 이미지 센서 픽셀을 구비한 픽셀 어레이의 일예의 톱 다운 뷰를 도시한다.
도 3a는 컨택트 에치 저지층을 통해 금속 컨택트가 픽셀 회로에 결합된 이미지 센서 픽셀을 구비하는 예시적인 픽셀 어레이에 포함된 반도체 기판 층의 일예의 횡단면도이다.
도 3b는 본 발명의 교시에 따라서 소자분리 영역을 가진 컨택트 에치 저지층을 통해 금속 컨택트가 픽셀 회로에 결합된 이미지 센서 픽셀을 구비하는 예시적인 픽셀 어레이에 포함된 반도체 기판 층의 일예의 횡단면도이다.
도 1은 본 발명의 교시에 따라서 소자분리 영역을 갖는 컨택트 에치 저지층을 통하여 금속 컨택트가 픽셀 회로에 결합된 이미지 센서 픽셀을 구비한 예시적인 픽셀 어레이를 포함하는 이미징 시스템의 일 예를 도시하는 다이어그램이다.
도 2a는 컨택트 에치 저지층을 통해 금속 컨택트가 픽셀 회로에 결합된 이미지 센서 픽셀을 구비하는 픽셀 어레이의 일예의 톱 다운 뷰(top down view)를 도시한다.
도 2b는 본 발명의 교시에 따라서 소자분리 영역을 갖는 컨택트 에치 저지층을 통해 금속 컨택트가 픽셀 회로에 결합된 이미지 센서 픽셀을 구비한 픽셀 어레이의 일예의 톱 다운 뷰를 도시한다.
도 3a는 컨택트 에치 저지층을 통해 금속 컨택트가 픽셀 회로에 결합된 이미지 센서 픽셀을 구비하는 예시적인 픽셀 어레이에 포함된 반도체 기판 층의 일예의 횡단면도이다.
도 3b는 본 발명의 교시에 따라서 소자분리 영역을 가진 컨택트 에치 저지층을 통해 금속 컨택트가 픽셀 회로에 결합된 이미지 센서 픽셀을 구비하는 예시적인 픽셀 어레이에 포함된 반도체 기판 층의 일예의 횡단면도이다.
대응하는 참조 문자는 도면의 여러 도면 전체에서 대응하는 컴포넌트를 나타낸다. 본 기술에서 통상의 지식을 가진 자들이라면 도면 내의 구성요소가 간단하고 명료하게 예시되며 반드시 축척대로 그려지지 않았다는 것을 인식할 것이다. 예를 들면, 도면 내 구성요소들 중 일부의 치수는 본 발명의 여러 실시예의 이해 증진을 위하여 다른 구성요소에 비해 강조될 수 있다. 또한, 상업적으로 실행가능한 실시예에서 유용하거나 필요한 평범하되 잘 알려진 구성요소는 본 발명의 이러한 여러 실시예가 방해되지 않도록 하기 위해 도시되지 않기도 한다.
하기 설명에서, 본 발명의 전반적인 이해를 제공하기 위하여 많은 특정한 세부사항이 설명된다. 그러나, 본 기술에서 통상의 지식을 가진 자들이라면 그러한 특정 세부사항이 본 발명을 실시하는데 이용될 필요가 없다는 것을 인식할 것이다. 다른 예를 들면, 널리 공지된 재료나 방법은 본 발명을 방해하지 않도록 하기 위해 상세히 기술되지 않는다.
본 명세서 전체에서 "실시예", "일 실시예", "일 예", "예"라고 언급하는 것은 실시예 또는 예와 관련하여 기술된 특정한 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 그래서, 본 명세서 전체의 여러 곳에서 "일 실시예에서", "실시예에서", "일 예", 또는 "예"라는 구문이 등장한다고 모두가 반드시 동일한 실시예 또는 예를 언급하는 것은 아니다. 더욱이, 특정한 특징, 구조 또는 특성은 하나 이상의 실시예 또는 예에서 어느 적절한 조합 및/또는 부분조합으로 조합될 수 있다. 특정한 특징, 구조 또는 특성은 집적 회로, 전자 회로, 조합 논리 회로, 또는 기술된 기능을 제공하는 다른 적절한 컴포넌트에 포함될 수 있다. 그 밖에, 여기에서 제공된 도면은 본 기술에서 통상의 지식을 가진자들에게 설명하는 목적이고 반드시 축척대로 그려지지 않는 것으로 인식된다.
본 발명의 교시에 따른 예는 상보형 금속 산화물 반도체(CMOS) 이미지 센서에서 메모리 효과의 근본 원인들 중에서 기여 요인(contributing factor)을 해결하고 해결책을 제공하여 에치 저지층을 포함하는 CMOS 이미지 센서에서 메모리 효과를 줄이거나 제거한다. 본 발명의 교시에 따른 예시적인 CMOS 이미지 센서는 CMOS 이미지 센서 내 무경계 컨택트 요소로부터 메모리 효과를 줄이거나 없애줄 수 있는 예시적인 컨택트 에치 저지층을 포함한다. 특히, 금속 컨택트가 컨택트 에치 저지층을 통하여 픽셀 회로에 결합되어 있는 곳을 제외하고, 연속하는 컨택트 에치 저지층을 이미지 센서의 표면 위에 제공하는 대신, 본 발명의 교시에 따른 예시적인 이미지 센서는 소자분리 층을 가진 컨택트 에치 저지층을 포함하는 이미지 센서 픽셀을 포함한다. 예를 들면, 일 예에서, 이미지 센서 픽셀은 반도체 층에 배치된 하나 이상의 포토다이오드를 포함한다. 픽셀 회로는 하나 이상의 포토다이오드에 결합된 반도체 층내에 배치된다. 패시베이션 층(passivation layer)은 반도체 층에 가까이에서 픽셀 회로 및 하나 이상의 포토다이오드 위에 배치된다. 컨택트 에치 저지층은 패시베이션 층 위에 배치된다. 하나 이상의 금속 컨택트가 컨택트 에치 저지층을 통하여 픽셀 회로에 결합된다. 컨택트 에치 저지층 내에는 금속 컨택트와 하나 이상의 금속 컨택트가 픽셀 회로에 결합된 컨택트 에치 저지층 물질을 하나 이상의 포토다이오드로부터 분리시키는 하나 이상의 소자분리 층이 정의된다. 금속 컨택트 뿐만 아니라 금속 컨택트가 픽셀 회로에 결합되는 컨택트 에치 저지층을 분리시킴으로써, 포토다이오드 영역과 금속 컨택트 사이의 컨택트 에치 저지층 내 응력 경로가 상당히 제거되고, 이로써 본 발명의 교시에 따른 이미지 센서에서의 메모리 효과가 줄어든다.
예를 들자면, 도 1은 본 발명의 교시에 따라서 소자분리 층을 가진 컨택트 에치 저지층을 갖는 예시적인 픽셀 어레이(102)를 포함하는 이미징 시스템(100)의 일 예를 도시하는 다이어그램이다. 도시된 예에 도시된 바와 같이, 이미징 시스템(100)은 제어 회로(108)에 결합된 픽셀 어레이(102)와 기능 로직(106)에 결합된 판독 회로(104)를 포함한다.
일 예에서, 픽셀 어레이(102)는 이미징 센서들 또는 픽셀들(예를 들면, 픽셀들 Pl, P2 ..., Pn)의 이차원(2D) 어레이이다. 일 예에서, 각각의 픽셀은 CMOS 이미징 픽셀이다. 예시된 바와 같이, 각 픽셀은 사람, 장소, 물체의 이미지 데이터를 획득하기 위해 로우(예를 들면, 로우 R1 내지 Ry) 및 컬럼(예를 들면, 컬럼 C1 내지 Cx)으로 배열되며, 그러므로써 사람, 장소, 물체 등의 2D 이미지를 렌더링하는데 사용될 수 있다.
일 예에서, 각 픽셀이 그의 이미지 데이터 또는 이미지 전하를 획득한 이후, 그 이미지 데이터는 판독 회로(104)에 의해 판독되고 기능 로직(106)으로 전달된다. 여러 예에서, 판독 회로(104)는 증폭 회로, 아날로그-디지털(ADC) 변환 회로나 다른 것을 포함할 수 있다. 기능 로직(106)은 단순히 이미지 데이터를 저장하거나 심지어는 포스트 이미지 효과(post image effects)(예를 들면, 자르기, 회전, 적목 현상 제거, 밝기 조절, 대비 조정이나 다른 것)를 적용함으로써 이미지 데이터를 조작할 수 있다. 일 예에서, 판독 회로(104)는 (예시된) 판독 컬럼 라인을 따라서 한번에 이미지 데이터의 로우를 판독할 수 있거나 또는 직렬 판독 또는 동시에 모든 픽셀의 전체 병렬 판독과 같은 각종의 다른 기술(도시되지 않음)을 이용하여 이미지 데이터를 판독할 수 있다.
일 예에서, 제어 회로(108)는 픽셀 어레이(102)에 결합되어 픽셀 어레이(102)의 동작 특성을 제어한다. 예를 들면, 제어 회로(108)는 이미지 획득을 조절하기 위한 셔터 신호를 발생할 수 있다. 일 예에서, 셔터 신호는 픽셀 어레이(102) 내 모든 픽셀들을 동시에 인에이블하여 신호 획득 윈도우 동안 이들 각각의 이미지 데이터를 동시에 캡쳐하기 위한 글로벌 셔터 신호이다. 다른 예에서, 셔터 신호는 연이는 획득 윈도우 동안 픽셀들의 각 로우, 컬럼 또는 그룹이 순차적으로 인에이블되도록 하는 롤링 셔터 신호이다.
도 2a는 이미지 센서 픽셀의 예시적인 픽셀 어레이(202)의 반도체 기판(210)의 일 예의 톱 다운 뷰를 도시한다. 일 예에서, 픽셀 어레이(202)는 도 1의 픽셀 어레이(102)의 일 예를 더 상세히 제공하는 도면이라는 것을 알 수 있다. 도 2a에 도시된 예에 도시된 바와 같이, 픽셀 어레이(202)는 이미지 센서 픽셀들의 어레이를 포함하고, 이미지 센서 픽셀들은 컨택트 에치 저지층을 통하여 반도체 기판(210)에 배열된 포토다이오드와 연관된 픽셀 회로에 결합되는, 다수의 포토다이오드(PD) 및 금속 컨택트(214)를 포함한다. 여러 예에서, 각각의 픽셀은 하나 이상의 포토다이오드(예를 들면, 212A 및/또는 212B) 및 하나 이상의 금속 컨택트(214)를 포함한다. 도 2a에 도시된 예에서, 각각의 이미지 센서 픽셀은 반도체 기판(210)에서 연관된 픽셀 회로에 결합된 포토다이오드(212A) 및 포토다이오드(212B), 그리고 하나 이상의 금속 컨택트(214)를 포함한다. 다른 예에서, 이미지 센서 픽셀은 단지 하나의 포토다이오드만을 포함할 수 있다는 것이 인식된다. 일 예에서, 금속 컨택트(214)는 예를 들면 이것으로 제한되지 않지만, 전달 트랜지스터, 플로팅 확산 또는 기타 등등과 같은 픽셀 회로 소자를 포함할 수 있는 픽셀 회로에 결합된다. 일 예에서, 하나 이상의 이미지 센서 픽셀들은 또한 전압 변환 플로팅 다이오드 및 증폭기 트랜지스터의 전하를 포함하거나 또는 공유할 수 있다.
아래에서 더 상세히 설명되는 바와 같이, 일 예에서, 컨택트 에치 저지층은 픽셀 어레이(202) 위에 증착된 패시베이션 층 위에 증착된다. 컨택트 에치 저지층을 적층하는 것은 무경계 컨택트를 제공할 때 활용될 수 있는, 픽셀 어레이(202)에서 금속 인터커넥트 밀도를 증가시키는데 사용될 수 있는 제조 기술이다. 일 예에서, 소자분리 영역은 컨택트 에치 저지층에서 정의되며, 포토다이오드 영역과 금속 컨택트 사이의 컨택트 에치 저지층에서 응력 경로뿐만 아니라, 아울러 본 발명의 교시에 따라서 금속 컨택트가 결합되는 컨택트 에치 저지층에 이르는 응력 경로를 상당히 제거해준다.
예를 들자면, 도 2b는 본 발명의 교시에 따라서 소자분리 영역(216)을 갖는 컨택트 에치 저지층을 통해 금속 컨택트(214)가 결합된 이미지 센서 픽셀을 구비하는 픽셀 어레이(202)의 일예의 톱 다운 뷰를 도시한다. 도 2b의 픽셀 어레이(202)는 도 2a의 픽셀 어레이(202)와 서로 유사하다는 것과 아래에서 참조되는 유사한 명칭과 번호를 가진 소자들이 결합되고 전술한 바와 같은 기능을 수행한다는 것을 알 수 있다. 예에서 도시되어 있고 아래에서 더욱 상세히 설명되는 바와 같이, 도 2b에서 예시적으로 도시된 바와 같은 소자분리 영역(216)은 본 발명의 교시에 따라서 픽셀 어레이(202)의 이미지 센서 픽셀의 컨택트 에치 저지층에서 정의되며, 본 발명의 교시에 따라서 금속 컨택트(214) 뿐만 아니라 금속 컨택트(214)가 연관된 픽셀 회로에 결합되는 컨택트 에치 저지층 물질을 포토다이오드(212A) 및 포토다이오드(212B)를 포함하는 포토다이오드로부터 격리시킨다. 특히, 포토다이오드(212A 및 212B)와 금속 컨택트(214) 사이의 컨택트 에치 저지층에서의 응력 경로는 본 발명의 교시에 따라서 소자분리 영역(216)과 함께 상당히 제거된다. 도시된 바와 같이, 본 발명의 교시에 따라서, 소자분리 영역(216)을 컨택트 에치 저지층 내에 정의하여 픽셀 어레이(202)의 구조를 변경시킴으로써, 픽셀들에서 부가적인 전기적 및/또는 기계적 효과가 실현되고, 이로 인해 픽셀 어레이(202)에서 고스트 아티팩트 또는 메모리 효과를 줄일 수 있다는 것이 인식된다.
예를 들자면, 도 3a는 본 발명의 교시에 따라서 CMOS 이미지 센서의 예시적인 픽셀 어레이(302)에 포함된 반도체 기판 층(310)의 일예의 횡단면도를 도시한다. 도 3a의 픽셀 어레이(302)는 도 2a의 픽셀 어레이(202)의 라인(A-A')을 따라 절취한 횡단면도라는 것을 주목하라. 도시된 예에 도시된 바와 같이, 픽셀 어레이(302)는 포토다이오드(312) 영역이 배치되어 있는, 예를 들어, 실리콘을 포함하는 반도체 기판 층(310)을 포함한다. 이 예에서, 포토다이오드(312) 영역은 픽셀 어레이(302)의 이미지 센서 픽셀에 포함된 반도체 기판(310)에 배치되어 있는 다수의 포토다이오드 영역들 중 단 하나일 수 있다. 도시된 예에 도시된 바와 같이, 셀로우 트렌치 소자분리(shallow trench isolation(STI))(318) 영역은 반도체 기판 층(310)에 배치되어, 포토다이오드(312) 영역을 반도체 기판 층(310) 내 이웃 픽셀 회로로부터 분리시켜준다.
도시된 예에 도시된 바와 같이, 패시베이션 층(320)은 반도체 기판 층(310)에 가까이에서 패시베이션 층(320)의 픽셀 회로 및 포토다이오드(312) 위에 증착된다. 일 예에서, 패시베이션 층(320)은, 예를 들면, 산화 실리콘 기반 유전체 층 등과 같은 절연 물질을 포함할 수 있다. 예시된 예에서, 픽셀 회로는 일 예에서 폴리실리콘 게이트 구조 등을 나타내는 폴리실리콘 영역(326)을 포함하는 것으로 도시된다. 픽셀 회로는 예를 들면, 이것으로 제한되지 않지만, 트랜스퍼 트랜지스터, 플로팅 확산, 또는 증폭기 트랜지스터 등과 같은 다른 회로 구조를 포함할 수 있다는 것이 인식된다. 도시된 예에서, 폴리실리콘 영역(326)은 패시베이션 층(320)의 산화물 물질로 둘러싸여 있는 것으로 도시된다.
도 3a는 또한 컨택트 에치 저지층(322)이 패시베이션 층(320) 위에 증착되어 있고, 패시베이션 층이 반도체 기판 층(310) 내 픽셀 회로 및 패시베이션 층(320)의 포토다이오드(312) 위에 증착되어 있는 것을 도시한다. 일 예에서, 컨택트 에치 저지층(322)은 픽셀 어레이(302)에서 무경계 컨택트를 제조할 때 활용된다. 이와 같이, 컨택트 에치 저지층(322)은 컨택트 개구를 형성하기 위하여 사용된 건식 에칭 프로세스 동안 하부 구조체가 손상되는 것을 방직하기 위해 활용된다. 따라서, 컨택트 에치 저지층(322)은 예를 들면 실리콘 산화물 기반 유전체 층보다 느린 에칭 속도를 갖는다.
도 3a는 또한 도시된 바와 같이, 유전체 층(324)이 컨택트 에치 저지층(322) 위에 증착되고, 컨택트 에치 저지층이 패시베이션 층(320) 위에 증착되고, 패시베이션 층이 반도체 기판 층(310) 위에 증착되어 있는 것을 도시한다. 일 예에서, 유전체 층(324)은 예를 들면 보로포스포실리케이트 글라스(borophosphosilicate glass) 등과 같은 절연 물질을 포함할 수 있는 금속 인터커넥트 층(324)이다.
도 3a는 또한 금속 컨택트(314)가 컨택트 에치 저지층(322)을 통하여 픽셀 회로에 결합되어 있는 것을 도시한다. 일 예에서, 금속 컨택트(314)는 컨택트 에치 저지층(322)을 통하여 그리고 유전체 층(324)을 통하여 픽셀 회로의 폴리실리콘 영역(326)에 결합되어 있다. 일 예에서, 금속 컨택트(314)가 픽셀 회로(302)의 예시적인 이미지 센서 픽셀에 포함된 다수의 금속 컨택트(314) 중 하나이다.
도 3a에 도시된 예에서, 컨택트 에치 저지층(322)은 포토다이오드(312) 영역 내지 금속 컨택트(314) 사이에서 연속하고 있다. 그 결과로서, 도 3a는 포토다이오드(312) 영역과 금속 컨택트(314)와의 사이뿐만 아니라, 포토다이오드(312) 영역과 금속 컨택트(314)가 픽셀 회로의 폴리실리콘 영역(326)에 결합되는 컨택트 에치 저지층(322)과의 사이의 컨택트 에치 저지층(322) 내 응력 경로(328)가 존재함을 도시한다.
컨택트 에치 저지층(322)은 예를 들면, 실리콘 산화질화물(silicon oxynitride) 또는 실리콘 탄화물(silicon carbide) 등을 포함하는 질화 실리콘 기반 유전체를 포함한다. 일 예에서, 컨택트 에치 저지층(322)은 전기적으로 구동된 플라즈마를 이용하여 실란(Silane(SiH4)), 암모니아(NH4) 및 산소(02)와 같은 소스 가스를 분쇄하여 실리콘 질화물 및/또는 실리콘 산화질화물의 형성에 필요한 실리콘, 질소 및 산소를 공급하는 플라즈마 강화 화학증기증착(plasma enhanced chemical vapor deposition(PECVD))을 이용하여 증착될 수 있다.
일 예에서, 그러므로 결과적인 컨택트 에치 저지층(322)은 잔류 수소 또는 예를 들면 Si-Si 결합 또는 Si-H 결합과 같은 원자들 사이에 약하게 형성된 결정학적 결합으로 인한 상당량의 이동 전하를 포함시키는 것을 특징으로 할 수 있다. 일 예에서, 결과적인 컨택트 에치 저지층(322)은 또한 선택된 증착 공정 파라미터 또는 반응 가스의 선택된 상대량과 연관된 잔류 기계적 응력을 갖는 것을 특징으로 할 수 있다.
컨택트 에치 저지층(322)의 PECVD 실리콘 질화물 및/또는 실리콘 산화질화물 내 이동 전하는 컨택트 에치 저지층(322) 전반에 생긴 전계와 같은 전기력에 의해 이동될 수 있고, 이로 인해 패시베이션 층(320)의 픽셀들에 포함된 포토다이오드(312) 및/또는 픽셀 회로와 같이 인근 반도체 영역에서 원하지 않는 효과를 유발시킬 수 있다. 예를 들면, 패시베이션 층(320)의 픽셀 들 내에 포함된 픽셀 회로에 포함된 트랜지스터의 소스-드레인 저항(resistance)는 하부의 저농도 도핑된 소스 또는 드레인 영역의 공핍 특성을 바꾸어줌으로써 컨택트 에치 저지층(322) 하부의 PECVD 실리콘 질화물 내 이동 전하에 의해 영향받을 수 있다. 게다가, PECVD 실리콘 질화물 및/또는 컨택트 에치 저지층(322)의 실리콘 산화질화물과 실리콘 이산화물 필름과 같은 다른 필름과의 경계에서는 일반적으로 그 경계에서 여러 원자들 간의 끊어진 결합에 전하가 유지될 수 있다는 것을 알아야 한다.
더욱이, 픽셀 어레이(302)의 포토다이오드(312) 영역이 제거될 때 발생할 수 있는 가시 광에의 노출로 인하여, PECVD 실리콘 질화물 및/또는 컨택트 에치 저지층(322)의 실리콘 산화질화물에서도 순수 정극성 전하의 축척이 유도될 수도 있다는 것을 알아야 한다. 특히, Si-Si 및 Si-H 결정 구조의 포논 모드(phonon modes)와 연관된 에너지가 전기 캐리어들의 광학적 여기에 간여할 수 있다. 광양자는 결정 구조체와 연관된 속성이며 그래서 컨택트 에치 저지층(322)의 PECVD 실리콘 질화물 및/또는 컨택트 에치 저지층(322)의 실리콘 산화질화물의 응력 속성에 결합되는 가능성이 있다.
에층(322)의 PECVD 실리콘 질화물 및/또는 컨택트 에치 저지층(322)의 실리콘 산화질화물의 전술한 바와 같이 개요된 전하와 관련한 특성은 모두 반도체 영역 근방에서 원하지 않는 효과를 유발할 수 있고, 그래서 패시베이션 층(320)에서 원하지 않는 고스트 아티팩트 또는 메모리 효과의 원인이 된다.
컨택트 에치 저지층(322)에 의해 유발될 수 있는 패시베이션 층(320)에서 원하지 않는 고스트 아티팩트 또는 메모리 효과를 해결하기 위하여, 본 발명의 교시에 따라서 컨택트 에치 저지층(322)에서 하나 이상의 소자분리 영역이 정의되어포토다이오드(312) 영역 내지 금속 컨택트(314) 사이의 컨택트 에치 저지층(322) 내 응력 경로(328)를 상당히 제거해줌으로써 응력을 일부 완화시킬 수 있다.
예를 들자면, 도 3b는 본 발명의 교시에 따라서 소자 분리 영역(316)을 가진 컨택트 에치 저지층(322)을 통하여 금속 컨택트(314)가 결합된 이미지 센서 픽셀들을 구비하는 예시적인 픽셀 어레이(302)에 포함된 반도체 기판 층(310)이 일 예의 횡단면도를 도시한다. 일 예에서, 도 3b의 픽셀 어레이(302)는 도 2b의 픽셀 어레이(202)의 라인(B-B')을 따라서 절취한 횡단면도라는 것을 주목하라. 도 3b의 픽셀 어레이(302)는 도 3a의 픽셀 어레이(202)와 서로 유사하다는 것과 아래에서 참조되는 유사한 명칭과 번호를 가진 번호요소들은 전술한 바와 같이 결합되고 기능한다는 것을 알 수 있다.
도 3b에 도시된 예에서 도시된 바와 같이, 하나 이상의 소자분리 영역(316)은 컨택트 에치 저지층(322)에서 정의된다. 이와 같이, 금속 컨택트(314) 뿐만 아니라 그 금속 컨택트(314)가 픽셀 회로에 결합되는 주위의 컨택트 에치 저지층(322)의 물질은 이웃하는 포토다이오드(312) 영역과 분리되어 있다. 특히, 컨택트 에치 저지층(322)에서 정의된 하나 이상의 소자분리 영역(316)은 본 발명의 교시에 따라서 픽셀 어레이(302)의 이미지 센서 픽셀의 하나 이상의 이웃하는 포토다이오드(312) 영역으로부터 하나 이상의 금속 컨택트(314) 사이의 컨택트 에치 저지층(322) 내 응력 경로를 상당히 제거해준다. 일 예에서, 소자분리 영역(316)은 앞에서 설명한 바와 같이 응력 경로(328)를 상당히 제거하는 것으로 도시된 바와 같이 금속 컨택트(314)와 포토다이오드(312) 사이에 도시된 바와 같은 컨택트 에치 저지층(322) 물질을 제거 또는 에칭시킴으로써 컨택트 에치 저지층에서 정의된다. 일 예에서, 컨택트 에치 저지층(322) 물질의 제거 또는 에칭으로 인하여 본 발명의 교시에 따라서 컨택트 에치 저지층(322)내에서 응력의 적어도 일부가 경감된다. 도시된 바와 같이 컨택트 에치 저지층(322) 물질을 제거하고 그 컨택트 에치 저지층(322) 내에 소자분리 영역(316)을 정의함으로써, 본 발명의 교시에 따라서 픽셀 어레이(302)에서 메모리 효과가 줄어들거나 또는 제거된다. 특히, 도시된 바와 같이, 컨택트 에치 저지층(322)에 정의된 소자분리 영역(316)은 픽셀 어레이(302)에서 메모리 효과를 줄여줄 수 있는데, 그 이유는 그렇지 않았더라면 에치 저지층(322)에 존재하는 응력이 부분(316)의 제거를 통해 없어졌고, 그래서 에치 저지층(322) 내에 갇힌 또는 예를 들면 패시베이션 층(320)을 포함하는 인접 필름들과 에치 저지층(322)과의 계면에서 갇힌 전하를 통해 광학적으로 여기되고 고스트 아티팩트 이미지를 보유하게 되는 에치 저지층(322)의 성향을 줄여주기 때문이다. 게다가, 픽셀 어레이(302)에서 메모리 효과가 또한 줄어들 수 있는데, 이것은 본 발명의 교시에 따라서 에치 저지층(322)으로부터 부분(316)을 제거할 때 수행되는 트렌칭으로 인해, 에치 저지층(322) 내에서 이동 전하의 전부를 감소시키는 결과를 가져오고, 이 또한 픽셀 어레이(302) 내 메모리 효과를 줄여주기 때문이라는 것을 알아야 한다.
요약서에 기술된 본 발명의 예시된 예들의 전술한 설명은 빠짐없이 또는 개시된 형태 그대로 제한하려는 것은 아니다. 본 발명의 특정 실시예 및 예는 본원에서 예시적인 목적으로 기술되었지만, 본 발명의 더 넓은 사상과 범주를 일탈함이 없이도 다양한 등가적인 변경이 가능하다. 사실 상, 특정한 예의 전압, 전류, 주파수, 전력 범위 값, 시간 등은 설명 목적을 위해 제공되는 것이고 다른 값들 역시 본 발명의 교시에 따라서 다른 실시예 및 예에서 이용될 수 있다는 것을 알 수 있다.
Claims (21)
- 이미지 센서 픽셀로서,
반도체 층에 배치된 하나 이상의 포토다이오드와,
상기 반도체 층에 배치되고 상기 하나 이상의 포토다이오드와 결합된 픽셀 회로와,
상기 픽셀 회로 및 상기 하나 이상의 포토다이오드 위에서 상기 반도체 층에 인접하게 배치된 패시베이션 층과,
상기 패시베이션 층 위에 배치된 단일의 컨택트 에치 저지층 - 상기 단일의 컨택트 에치 저지층은 하나 이상의 소자분리 영역을 정의하며, 상기 단일의 컨택트 에치 저지층 내에 정의된 상기 하나 이상의 소자분리 영역 내에 상기 단일의 컨택트 에치 저지층의 물질의 누락(absence)이 있음 - 과,
상기 단일의 컨택트 에치 저지층의 제 1 부분을 통하여 상기 픽셀 회로에 결합된 하나 이상의 금속 컨택트 - 상기 단일의 컨택트 에치 저지층의 제 2 부분은 상기 하나 이상의 포토다이오드의 포토다이오드 영역 내에 배치됨 - 을 포함하며,
상기 단일의 컨택트 에치 저지층 내에 정의되는 상기 하나 이상의 소자분리 영역은 상기 단일의 컨택트 에치 저지층의 상기 제 1 부분을 상기 단일의 컨택트 에치 저지층의 상기 제 2 부분으로부터 분리시키고,
상기 하나 이상의 소자분리 영역은 상기 포토다이오드 영역의 주변부 전체의 둘레에서 상기 컨택트 에치 저지층의 상기 제 2 부분을 분리시키는
이미지 센서 픽셀.
- 제1항에 있어서,
상기 단일의 컨택트 에치 저지층에 정의된 상기 하나 이상의 소자분리 영역은 상기 단일의 컨택트 에치 저지층의 상기 제 1 부분과 상기 단일의 컨택트 에치 저지층의 상기 제 2 부분 사이의 상기 단일의 컨택트 에치 저지층에서의 응력 경로를 제거하는
이미지 센서 픽셀.
- 제1항에 있어서,
상기 하나 이상의 소자분리 영역은 상기 단일의 컨택트 에치 저지층의 물질이 상기 단일의 컨택트 에치 저지층의 상기 제 1 부분과 상기 단일의 컨택트 에치 저지층의 상기 제 2 부분 사이에서 제거되는 곳의 상기 단일의 컨택트 에치 저지층에서 정의되는
이미지 센서 픽셀.
- 제1항에 있어서,
상기 하나 이상의 금속 컨택트는 무경계 컨택트(borderless contacts)를 포함하는
이미지 센서 픽셀.
- 제1항에 있어서,
상기 단일의 컨택트 에치 저지층은 질화물을 포함하는
이미지 센서 픽셀.
- 제1항에 있어서,
상기 단일의 컨택트 에치 저지층은 실리콘 산화질화물을 포함하는
이미지 센서 픽셀.
- 제1항에 있어서,
상기 패시베이션 층은 산화물을 포함하는
이미지 센서 픽셀.
- 제1항에 있어서,
상기 단일의 컨택트 에치 저지층 위에 배치된 유전체 층을 더 포함하는
이미지 센서 픽셀.
- 제8항에 있어서,
상기 유전체 층은 보로포스포실리케이트 글라스(borophosphosilicate glass)를 포함하는
이미지 센서 픽셀.
- 제1항에 있어서,
상기 이미지 센서 픽셀은 상보형 금속 산화물 반도체(CMOS) 이미지 센서에 포함된
이미지 센서 픽셀.
- 이미징 시스템으로서,
이미지 센서 픽셀의 픽셀 어레이와,
상기 픽셀 어레이에 결합되어 상기 픽셀 어레이의 동작을 제어하는 제어 회로와,
상기 픽셀 어레이에 결합되어 다수의 픽셀로부터 이미지 데이터를 판독하는 판독 회로를 포함하며,
상기 이미지 센서 픽셀의 각각은,
반도체 층에 배치된 하나 이상의 포토다이오드와,
상기 반도체 층 내에 배치되고 상기 하나 이상의 포토다이오드와 결합된 픽셀 회로와,
상기 픽셀 회로 및 상기 하나 이상의 포토다이오드 위에서 상기 반도체 층에 인접하게 배치된 패시베이션 층과,
상기 패시베이션 층 위에 배치된 단일의 컨택트 에치 저지층 - 상기 단일의 컨택트 에치 저지층은 하나 이상의 소자분리 영역을 정의하며, 상기 단일의 컨택트 에치 저지층 내에 정의된 상기 하나 이상의 소자분리 영역 내에 상기 단일의 컨택트 에치 저지층의 물질의 누락(absence)이 있음 - 과,
상기 단일의 컨택트 에치 저지층의 제 1 부분을 통하여 상기 픽셀 회로에 결합된 하나 이상의 금속 컨택트 - 상기 단일의 컨택트 에치 저지층의 제 2 부분은 상기 하나 이상의 포토다이오드의 포토다이오드 영역 내에 배치됨 - 을 포함하고,
상기 단일의 컨택트 에치 저지층 내에 정의되는 상기 하나 이상의 소자분리 영역은 상기 단일의 컨택트 에치 저지층의 상기 제 1 부분을 상기 단일의 컨택트 에치 저지층의 상기 제 2 부분으로부터 분리시키고,
상기 하나 이상의 소자분리 영역은 상기 포토다이오드 영역의 주변부 전체의 둘레에서 상기 컨택트 에치 저지층의 상기 제 2 부분을 분리시키는
이미징 시스템.
- 제11항에 있어서,
상기 판독 회로에 결합되어 상기 이미지 센서 픽셀로부터 판독된 상기 이미지 데이터를 저장하는 기능 로직을 더 포함하는
이미징 시스템.
- 제11항에 있어서,
상기 단일의 컨택트 에치 저지층에서 정의된 상기 하나 이상의 소자분리 영역은 상기 단일의 컨택트 에치 저지층의 상기 제 1 부분과 상기 단일의 컨택트 에치 저지층의 상기 제 2 부분 사이의 상기 단일의 컨택트 에치 저지층에서의 응력 경로를 제거하는
이미징 시스템.
- 제11항에 있어서,
상기 하나 이상의 소자분리 영역은 상기 단일의 컨택트 에치 저지층의 물질이 상기 단일의 컨택트 에치 저지층의 상기 제 1 부분과 상기 단일의 컨택트 에치 저지층의 상기 제 2 부분 사이에서 제거되는 곳의 상기 단일의 컨택트 에치 저지층에서 정의되는
이미징 시스템.
- 제11항에 있어서,
상기 하나 이상의 금속 컨택트는 무경계 컨택트(borderless contacts)를 포함하는
이미징 시스템.
- 제11항에 있어서,
상기 단일의 컨택트 에치 저지층은 질화물을 포함하는
이미징 시스템.
- 제11항에 있어서,
상기 단일의 컨택트 에치 저지층은 실리콘 산화질화물을 포함하는
이미징 시스템.
- 제11항에 있어서,
상기 패시베이션 층은 산화물을 포함하는
이미징 시스템.
- 제11항에 있어서,
상기 단일의 컨택트 에치 저지층 위에 배치된 유전체 층을 더 포함하는
이미징 시스템.
- 제19항에 있어서,
상기 유전체 층은 보로포스포실리케이트 글라스(borophosphosilicate glass)를 포함하는
이미징 시스템.
- 제11항에 있어서,
상기 이미지 센서 픽셀은 상보형 금속 산화물 반도체(CMOS) 이미지 센서에 포함된
이미징 시스템.
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