KR102302636B1 - 주사 전자 현미경과 샘플 검사 및 리뷰 방법 - Google Patents

주사 전자 현미경과 샘플 검사 및 리뷰 방법 Download PDF

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Abstract

주사 전자 현미경은 다중 픽셀 고상 전자 검출기를 통합한다. 다중 픽셀 고상 검출기는 후방 산란된 및/또는 이차 전자를 검출할 수도 있다. 다중 픽셀 고상 검출기는 아날로그 디지털 변환기 및 다른 회로를 통합할 수도 있다. 다중 픽셀 고상 검출기는 입사 전자의 에너지를 대략적으로 결정할 수도 있고 및/또는 전자 신호를 프로세싱하거나 또는 분석하기 위한 회로를 포함할 수도 있다. 다중 픽셀 고상 검출기는, 약 100 MHz 또는 그 이상의 속도와 같은 고속 동작에 적합하다. 주사 전자 현미경은, 패턴화되지 않은 반도체 웨이퍼, 패턴화된 반도체 웨이퍼, 레티클 또는 포토마스크와 같은 샘플을 리뷰, 검사 또는 측정하기 위해 사용될 수도 있다. 샘플을 리뷰 또는 검사하는 방법이 또한 설명된다.

Description

주사 전자 현미경과 샘플 검사 및 리뷰 방법{SCANNING ELECTRON MICROSCOPE AND METHODS OF INSPECTING AND REVIEWING SAMPLES}
본 출원은, 2014년 8월 29일자로 출원된 발명의 명칭이 "Scanning Electron Microscope And Methods Of Inspecting"인 미국 가특허출원 제62/043,410호에 대한 우선권을 주장하며, 상기 가특허출원은 참조에 의해 본원에 통합된다.
본 출원은 주사 전자 현미경, 주사 전자 현미경에서의 사용에 적합한 전자 및 X 선 검출기, 및 샘플을 리뷰하고(review) 검사하기 위한 시스템 및 방법에 관한 것이다. 전자 현미경, 검출기, 시스템 및 방법은, 포토마스크, 레티클, 및 반도체 웨이퍼를 리뷰하고 및/또는 검사하기 위해 사용되는 것들을 비롯한 리뷰 및 검사 시스템에서 사용하기에 특히 적합하다.
집적 회로 산업은, 그 사이즈가 수십 나노미터(nm) 이하일 수도 있는 점점 더 작아지는 결함 및 파티클을 검출하기 위해 점점 더 높은 감도를 갖는 검사 툴을 필요로 한다. 이들 검사 툴은, 짧은 시간의 기간에, 예를 들면, 제조 동안의 검사의 경우 한 시간 내에, 또는, 기껏해야, R&D 또는 문제 해결의 경우 수 시간 내에, 포토마스크, 레티클 또는 웨이퍼의 영역의 대부분, 또는 심지어 100%를 검사하기 위해 고속으로 동작해야만 한다. 이렇게 재빨리 검사하기 위해서는, 검사 툴은 주목하는 결함 또는 파티클의 치수보다 더 큰 픽셀 또는 스팟 사이즈를 사용하고, 결함 또는 파티클에 의해 야기되는 신호에서의 작은 변화만을 검출한다. 고속 검사는, UV 광으로 동작하는 검사 툴을 사용한 제조에서 가장 일반적으로 수행된다. R&D에서의 검사는 UV 광을 이용하여 또는 전자를 이용하여 수행될 수도 있다.
결함 또는 파티클이 고속 검사에 의해 발견되면, 종종, 파티클 또는 결함의 원천 또는 타입을 결정하기 위해, 더 높은 해상도의 이미지를 만드는 것 및/또는 재료 분석을 행하는 것이 필요하다. 이 프로세스는 보통 리뷰로 칭해진다. 리뷰는 보통은 주사 전자 현미경(scanning electron microscope; SEM)을 이용하여 수행된다. 반도체 제조 프로세스에서 사용되는 리뷰 SEM은, 통상적으로, 하루에 수천 개의 잠재적인 결함 또는 파티클을 리뷰하는데 필요하며, 따라서 리뷰를 위해 타겟당 기껏해야 수 초를 가질 수도 있다. 반도체 및 관련 산업용의 리뷰 SEM은, KLA-Tencor Corporation(예를 들면, eDR-7110), Applied Materials, Inc.(예를 들면, SEMVision G6) 및 다른 회사에 의해 제조된다.
리뷰 SEM은, 이미지를 형성하기 위해, 샘플로부터 방출되는 이차 전자를 가장 일반적으로 검출한다. 리뷰 SEM을 위한 예시적인 이차 전자 검출기는, 발명의 명칭이 "Apparatus and method for e-beam dark-field imaging"인 Masnaghetti 등등에게 부여된 미국 특허 제7,141,791호에서 설명된다. 이 예시적인 이차 전자 검출기는, 이차 전자를 수집하고 이차 전자를 신틸레이터(scintillator)로 지향시키기 위한 전자 광학장치(optics)를 포함한다. 전자는 신틸레이터를 향하여 가속되고, 신틸레이터와 충돌하는 각각의 전자는 복수의 광자가 방출되게 한다. 이들 광자 중 몇몇은 광 파이프에 의해 캡쳐되고 하나 이상의 광전증배관(photomultiplier tube)으로 지향된다. 이 접근방식(approach)의 단점은, 검출기가 상대적으로 느리다는 것이다. 신틸레이터로부터의 광 방출은 수 ns 또는 수십 ns의 소멸 시상수(time constant)를 갖는다. 또한, 신틸레이터는 다수 개의 시상수를 갖는다. 초기 응답은 수십 ns의 시상수를 가질 수도 있지만, 광 방출은 훨씬 더 긴 시상수를 갖는 낮은 레벨에서 지속될 것이다. 광전증배관은 또한 다수 개의 시상수를 갖는 응답을 갖는다. 광전자를 방출하는 광전 음극(photocathode)은 하나, 또는 다수 개의 시상수를 갖는다. 전자는 하나의 다이노드(dynode)로부터 다른 것으로 그리고 최종적으로 애노드로 이동하는데 상당한 시간이 걸리는데, 이것은 추가적인 시상수를 생성한다. 전자 이동 시간은 다이노드의 수를 감소시키는 것에 의해 감소될 수 있지만, 다이노드의 수를 감소시키는 것은 광전증배관의 이득을 감소시키며 따라서, 다이노드의 수를 감소시키는 것은 속도를 향상시키기 위해 SEM의 감도를 감소시키기 때문에, 바람직한 절충안이 아니다.
리뷰를 위해 설계된 SEM은 재료 식별을 위한 전자 마이크로프로브(X 선) 분석을 포함할 수 있다. SEM이 nm 사이즈의 결함 및 파티클의 고품질 이미지를 제공하는 수 nm의 또는 더 나은 이미지 해상도를 가지기 위해, 검사되는 샘플은, 샘플이 최종 대물 렌즈의 자기장에 잠기도록 최종 대물 렌즈에 가까이 배치되어 검사되고, 그 결과 결상 수차(imaging aberration)를 최소화한다. 샘플을 오브젝트 렌즈 가까이 배치하는 것은, 큰 검출기가 샘플 근처에 배치되는 것을 방지한다. 특히, 마이크로프로브 또는 유사한 분석을 위해 사용되는 X 선 검출기는 작은 입체각에서만 X 선을 수집할 수 있는데, 이러한 시스템을 아주 느리게 만든다. 타겟의 재료 조성을 결정하기 위한 충분한 X 선을 캡쳐하기 위해서는, 타겟마다 수십 초 또는 수십 분의 데이터 획득 시간이 필요로 될 수도 있다.
리뷰 SEM의 최종 대물 렌즈는 또한, 이차 및 후방 산란된 전자 검출기가 배치될 수도 있는 곳 및 이들 검출기에 적용될 수 있는 수집 전압(collection voltage)을 제한한다. 전자 검출기와 샘플 사이의 작은 전위차(예컨대 약 2 kV 미만)는, 샘플로부터 저에너지 전자를 수집하고 검출하는 전자 검출기의 효율성 및 감도를 감소시킨다.
따라서, 상기 단점 중 일부, 또는 전체를 극복하는 고속 고해상도 리뷰 SEM에 대한 필요성이 대두된다. 특히, 적어도 몇몇 공통적으로 사용되는 재료를 재빨리 식별하는 성능을 갖는 고속 고해상도의 자동화된 SEM에 대한 필요성이 대두된다. 재료를 재빨리 식별하는 및/또는 향상된 이미지 콘트라스트를 제공하는 성능이 고속 검사 SEM에 포함되어야 하는 것이 더 바람직하다.
본 발명은, 전적으로 단일의 일체형 반도체 구조물 내에서, 입사 전자를 측정가능한 전하로 변환하는 것을 통해 샘플로부터 방출되는 후방 산란된 또는 이차 전자 중 어느 하나의 고속 검출을 달성하기 위해 하나 이상의 고상(solid-state) 전자 검출기를 활용하는 SEM을 대상으로 한다. 구체적으로는, 각각의 고상 전자 검출기는, 각각의 입사(검출된) 전자에 응답하여 복수의 전자를 생성하기 위해 p 타입 전자 감응 층을 활용하는, 생성된 전자 중 적어도 일부를 n+ 부유 확산부(n+ floating diffusion)로 전송하기 위해 n 타입 매립 채널 층을 활용하는, 그리고 출력 신호를 생성하기 위해 부유 확산부 상에 수집되는 전하(전압)에 의해 제어되는 증폭기를 활용하는 센서를 포함하는데, 여기서 p 타입 전자 감응 층, n 타입 매립 채널 층, n+ 부유 확산부 및 증폭기는, 단일의 일체형 반도체(예를 들면, 에피택셜 실리콘) 구조물의 각각의 도핑된 영역을 포함한다. 이 방식에서, 전적으로 일체형 반도체 구조물 내에서 입사 전자를 측정가능한 전하로 변환하는 것은 종래의 광자 기반의 신틸레이터 접근 방식(approach)보다 실질적으로 더 빠르고, 이에 의해, 본 발명은, 종래의 신틸레이터 기반의 SEM을 사용하여 가능한 것보다 실질적으로 더 높은 프로세싱 속도(예를 들면, 100MHz 또는 그 이상)에 대응할 수 있는 SEM을 제공한다. 고상 전자 검출기는 또한, 사이즈가 더 작고 더 작은 검출기 대 샘플 전위차를 생성하는데, 이것은, 이차 전자 검출기와 동일한 높은 동작 속도에서 동작하는 전자 소스에 가까이 배치되는 후방 산란 전자 검출기를 (예를 들면, 최종(침지) 대물 렌즈와 샘플 사이에, 또는 최종 대물 렌즈 위에) 포함하는 SEM을 생성하는 것을 용이하게 하고, 이에 의해, 이차 전자 신호 및 후방 산란된 전자 신호 중 어느 하나의 신호 자체에서부터 획득될 수 있는 것보다 샘플의 표면 지형(topography)에 대한 더 높은 해상도 정보를 제공하기 위해, 이차 전자 신호 및 후방 산란된 전자 신호 둘 다가 결합하여 사용될 수도 있다. 또한, 공지의 반도체 프로세싱 기술을 사용하여 단일의 반도체 구조물 상에 각각의 전자 센서를 제조하는 것에 의해, 고상 전자 검출기는, 종래의 신틸레이터 기반의 센서보다, 전체적인 비용이 낮아질 수 있고 더 낮은 동작 전압을 필요로 하며, 이에 의해, 종래의 신틸레이터 기반의 SEM 시스템과 비교하여, 제조 비용이 더 저렴하며, 실질적으로 더 높은 효율성을 나타내는 따라서 동작 비용이 더 저렴한 SEM의 제조를 용이하게 할 수 있다.
상기에서 언급된 타입의 하나 이상의 고상 전자 검출기를 활용하는 예시적인 검사 및 리뷰 SEM이 설명된다. SEM은, 전자 소스, 전자 광학 시스템(전자 광학장치), 적어도 하나의 고상 전자 검출기, 및 컴퓨터를 포함한다. 전자 소스는, 샘플을 향해 지향되는 일차(primary) 전자 빔을 생성한다. 전자 광학장치는, 검사될 샘플의 영역에 걸쳐 일차 전자 빔을 축소(de-magnify), 집속 및 주사하도록 구성되는 렌즈 및 편향기를 포함한다. 일차 전자 빔이 샘플과 충돌하는 경우, 샘플은 일차 전자 빔으로부터의 전자 중 많은 것을 흡수하지만, 전자 중 일부를 산란시킨다(후방 산란된 전자). 흡수된 에너지는, 약간의 X 선 및 오제(Auger) 전자와 함께, 이차 전자가 샘플로부터 방출되게 한다. 후방 산란된 전자(제1) 전자 검출기가 샘플 가까이 배치되고, 이에 의해, 검출된 후방 산란된 전자의 수 및 에너지에 비례하는 전압 레벨을 갖는 아날로그 출력 신호가 대응하는 디지털 값으로 변환되고 대응하는(제1) 이미지 데이터 신호로서 컴퓨터로 송신된다. 이차 전자는, 자신의 센서가 검출된 이차 전자의 수 및 에너지에 비례하는 아날로그 출력 신호를 생성하는 옵션적인(optional)(제2) 고상 전자 검출기에 의해 검출되는데, 아날로그 출력 신호는 대응하는 디지털 값으로 변환되고 대응하는(제2) 이미지 데이터 신호로서 컴퓨터로 송신된다. 컴퓨터는 제1 및 제2 고상 검출기로부터 제1 및 제2 이미지 데이터 신호를 수신하고, 그 다음, 수신된 이미지 데이터 신호를 프로세싱하여, 일차 전자 빔이 주사된 샘플의 영역의 이미지를 구성한다.
바람직한 실시형태에서, 이차 전자 검출기 및 후방 산란 전자 검출기 둘 다가 고상 검출기를 포함한다. 바람직한 실시형태에서, 후방 산란 전자 검출기는, 전자를 검출하는 표면(즉, 샘플 또는 다른 전자 소스와 대면하는 전방 대향 표면) 상에 순수한 붕소 코팅(pure boron coating)을 갖는다. 다른 실시형태에서, 후방 산란 전자 검출기 및 이차 전자 검출기 둘 다는 순수한 붕소 코팅을 포함한다.
샘플을 검사하거나 리뷰하는 예시적인 방법이 설명된다. 방법은 마스터 클록 신호를 생성하는 것, 마스터 클록과 동기화되는 편향 주사 - 편향 주사는 일차 전자 빔이 샘플의 한 영역을 주사하게 함 - 를 생성하는 것, 후방 산란된 전자 신호를 수집하고 디지털화하기 위해 마스터 클록에 동기화되는 제1 픽셀 클록을 생성하는 것을 포함한다. 방법은, 각각의 픽셀에서 생성되는 전하로부터 각각의 후방 산란된 전자의 에너지를 대략적으로 결정하는 것을 더 포함한다. 수집된 후방 산란된 전자의 수 및 에너지는, 결함의 존재 또는 부재 또는 결함 타입을 결정하기 위해, 결함 타입을 분류하기 위해, 또는 샘플의 주사된 영역의 위치에서 재료 타입 또는 재료 클래스를 결정하기 위해 사용될 수도 있다.
방법의 바람직한 실시형태에서, 마스터 클록에 동기화되는 제1 픽셀 클록, 또는 제2 픽셀 클록은 이차 전자를 수집하고 디지털화하기 위해 사용된다. 이차 전자는 샘플의 주사된 영역의 이미지를 형성하기 위해 사용될 수도 있다. 이미지는 결합된 후방 산란된 전자 및 이차 전자 신호로부터 형성될 수도 있다. 이차 전자 신호는, 결함의 존재 또는 부재 또는 결함 타입을 결정하기 위해, 결함 타입을 분류하기 위해, 또는 샘플의 주사된 영역의 위치에서 재료 타입 또는 재료 클래스를 결정하기 위해 후방 산란된 전자 신호와 결합하여 사용될 수도 있다. 결합된 신호는 또한, 어느 하나의 신호 자체에서부터 획득될 수 있는 것보다, 샘플의 표면 지형에 대해 더 많은 정보를 제공할 수도 있다.
본 발명의 다른 실시형태에 따르면, 전자 검출기는 픽셀의 어레이 및 복수의 아날로그 디지털 변환기를 포함하는데, 여기서, 각각의 픽셀은 아날로그 출력 신호를 생성하기 위해 상기에서 설명되는 방식으로 기능하며, 각각의 아날로그 디지털 변환기는, 고속 및 고해상도 검출/판독 동작 둘 다를 용이하게 하기 위해, 단지 하나의 관련 픽셀로부터의 아날로그 출력 신호를 변환하도록 연결된다. 픽셀 어레이는 행과 열(예를 들면, 16×16, 32×32, 64×64 또는 그 이상)로 배열되는 복수의 픽셀을 포함하고, 그에 의해 큰 영역에 걸친 전자 빔의 검출을 용이하게 한다. 상기에서 언급되는 일반화된 센서와 유사하게, 각각의 픽셀은 p 타입 전자 감응 영역, n 타입 매립 채널 층, 부유 확산부 및 자신의 레벨이 입사 전자의 에너지 또는 그 픽셀에 들어오는 전자(즉, 후방 산란된 또는 이차 전자)의 수에 대략 대응하는 아날로그 출력 신호를 생성하도록 구성되는 증폭기 회로를 포함한다. 하나의 픽셀로부터의 출력 신호를 프로세싱하도록 각각 구성되는 복수의 아날로그 디지털 변환기를 활용하는 것에 의해, 본 발명은, 종래의 검출기 배열을 사용하여 가능한 것보다 실질적으로 더 높은 동작 속도(예를 들면, 각각의 픽셀에 대해 100 MHz 또는 그 이상의 샘플링 레이트)에 대응할 수 있는 다중 픽셀(즉, 4×4 또는 그 이상의) 전자 검출기를 제공한다. 또한, 매트릭스(어레이)로 배치되는 복수의 픽셀로부터의 출력 신호가 프로세싱을 위해 동시에 변환되기 때문에, 본 발명의 다중 픽셀 전자 검출기는, 주어진 검출/판독 동작 동안 수신되는 하나보다 많은 입사 전자의 에너지 둘 다를 측정하는 것을 용이하게 하고, 또한 매트릭스의 검출 픽셀의 위치를 통해 입사 전자의 경로를 결정하는 것을 용이하게 한다.
일 실시형태에서, 픽셀은 아날로그 디지털 변환기와는 별개의 반도체 구조물 상에 제조되고, 출력 신호는 대응하는 솔더 볼을 통해 각각의 픽셀로부터 자신의 관련 아날로그 디지털 변환기로 송신된다. 바람직한 실시형태에서, 픽셀은, 센서 회로의 일부로서, 약하게 p 도핑된 에피택셜(epitaxial)(에피(epi)) 실리콘의 층 상에 제조되고, 아날로그 디지털 변환기는, 신호 프로세싱 회로의 일부로서(예를 들면, ASIC(application-specific integrated circuit; 주문형 반도체)의 일부로서) 다른 디지털 회로부와 함께 제2 반도체(예를 들면, 실리콘) 기판 상에 제조된다. 바람직하게는, 양호한 기계적 강도를 유지하면서, 전자가 전자 감응 영역으로부터 n 타입 매립 채널 층으로 드리프트하는데 걸리는 시간을 약 10ns 미만으로 제한되게 하기 위해, 픽셀을 형성하기 위해 사용되는 에피 실리콘의 두께는 약 40 ㎛와 약 100 ㎛ 사이에 있다. 실리콘이 부착되는 기판에 의해 제공되는 기계적 지지에 따라, 40 ㎛보다 더 얇은 실리콘, 예컨대 약 10㎛와 40㎛ 사이에 있는 실리콘이 허용될 수도 있다. 하나의 실시형태에서, 순수한 붕소 코팅이 에피 실리콘의 전자 감응 표면 상에 배치된다. 하나의 실시형태에서, 아날로그 디지털 변환기의 어레이 외에, 신호 프로세싱 회로는, 예를 들면, 센서 회로의 관련 픽셀로부터 수신되는 디지털화된 출력 신호(이미지 데이터)에 기초하여 입사 전자의 대략적인 에너지를 계산하도록 구성되는 프로세싱 회로부를 포함한다. 다른 실시형태에서, 신호 프로세싱 회로는 또한, 이미지 데이터 신호를 외부 프로세싱 시스템(예를 들면, 컴퓨터)으로 송신하기 위한 고속 데이터 송신 회로부를 포함한다. 센서 회로 및 신호 프로세싱 회로가 제조된 이후, 이들은, 각각의 픽셀과 관련된 아날로그 디지털 변환기 사이에 연결되는 솔더 볼과의 적층식 배열체에서 연결된다. 구체적으로는, 각각의 픽셀로부터 송신되는 출력 신호는 센서 회로의 표면 상에 배치되는 제1 패드에, 그리고 제1 패드로부터 관련된 솔더 볼/범퍼를 통해 신호 프로세싱 회로 상에 배치되는 제2 패드에 연결되는데, 출력 신호는 제2 패드로부터 관련된 아날로그 디지털 변환기의 입력 단자로 송신된다. 이 연결은 센서 회로에 대한 기계적 지지를 또한 제공한다. 픽셀에 의해 활용되는 다양한 제어 및 전력 신호는 공유된 금속 배선(interconnect)(신호 라인)에 의해 제어 회로로부터 송신될 수도 있는데, 제어 회로는 결국에는 솔더 범퍼 또는 와이어 본드에 의해 신호 프로세싱 회로 또는 다른 기판에 연결될 수도 있다.
바람직한 실시형태에서, 각각의 상기 픽셀의 부유 확산부는 픽셀의 중심 영역에 위치되고, 고속 데이터 수집에서 전자가 매립 채널 층으로부터 부유 확산부로 이동하기 위한 충분한 시간을 용이하게 하기 위해, 각각의 픽셀의 측면 치수(lateral dimension)는 제한된다. 부유 확산부를 각각의 픽셀의 중심에 위치시키는 것에 의해, 임의의 전자가 매립 채널 층을 통해 부유 확산부로 이동하도록 규정되는 경로는 픽셀의 최대 측면(예를 들면, 대각선) 치수의 절반과 동일하다. 각각의 픽셀의 공칭 측면 치수를 약 250 ㎛ 이하로 제한하는 것은 100 MHz까지의 동작 속도를 용이하게 한다.
하나의 실시형태에서, 별개의(제3) 기판이 센서 회로 및 신호 프로세싱 회로 중 하나 이상에 전기적으로 및/또는 기계적으로 연결된다. 별개의 기판은 실리콘 또는 세라믹 재료를 포함할 수도 있고, 각각의 픽셀로부터의 아날로그 또는 디지털 신호를 프로세싱하기 위한, 그리고 이미지 데이터의 고속 데이터 전송을 외부 컴퓨터 또는 다른 시스템으로 제공하기 위한 회로를 포함하는 집적 회로를 포함할 수도 있다. 집적 회로에 의해 수행되는 프로세싱 기능은, 개개의 픽셀로부터의 데이터를 임계치화하는(thresholding) 것, 합산하는 것, 빈화하는(binning) 것 및/또는 계수하는 것을 포함할 수도 있다. 집적 회로는, 바람직하게는, 디지털화된 데이터를 컴퓨터로 송신하기 위한 고속(예컨대 초당 약 10 기가 비트) 직렬 송신기를 포함한다. 집적 회로는, 컴퓨터로부터 커맨드를 수신하기 위한 직렬 수신기를 포함할 수도 있다. 직렬 수신기는 직렬 송신기보다 더 낮은 속도에서 동작할 수도 있다.
본 발명은 또한, 저항성 게이트(resistive gate) 및 하나 이상의 옵션적인 추가적 게이트가 전자를 중앙에 위치된 부유 확산부를 향해 구동하도록 활용되는 신규의 전자 센서 픽셀을 대상으로 한다. 저항성 게이트는, 대부분의 픽셀 표면 위에 배치되는 비정질 또는 다결정 실리콘 구조물에 의해 구현된다. 저항성 게이트의 외주부(outer periphery)와 내주부(inner periphery) 사이에 인가되는 전위차는, 매립 채널의 전자를, 바람직하게는, 전하 전송을 가속시키기 위해 픽셀의 중심 근처에 위치되는 부유 확산부를 향해 구동하는 전기장을 생성한다. 매립 채널로부터 부유 확산부로의 전하의 전송을 지시하고 제어하기 위해 그리고 부유 확산부의 리셋을 허용하기 위해, 다양한 추가적인 게이트가 저항성 게이트와 부유 확산부 사이의 픽셀의 전면(front surface) 상에 제조된다. 부유 확산부에 수집되는 신호를 버퍼링하기 위해, 픽셀의 증폭기가 픽셀의 전면 상의 p 웰 영역에 제조된다.
도 1은, 본 발명의 실시형태에 따른, 후방 산란 전자 검출기 및 이차 전자 검출기를 통합하는 예시적인 SEM을 예시한다.
도 2는, 샘플을 검사하거나 리뷰하는 예시적인 방법을 예시한다.
도 3a, 3b 및 3c는, 본 발명의 실시형태에 따른, 픽셀당 하나의 출력을 갖는 복수의 픽셀을 포함하는 예시적인 고상 전자 검출기의 주요 양태를 예시한다.
도 4a 및 도 4b는, 본 발명의 예시적인 특정 실시형태에 따른 단일의 픽셀 전자 센서를, 분해된 및 조립된 전면/상부 투시도에서 예시한다.
도 5a 및 도 5b는, 동작 동안 도 4b의 픽셀을 도시하는 단순화된 단면도이다.
도 6은, 본 발명의 대안적인 실시형태에 따른, 픽셀에 의해 활용되는 증폭기에 대한 예시적인 레이아웃을 도시하는 단순화된 평면도이다.
도 7은, 본 발명의 다른 대안적인 실시형태에 따른 픽셀 레이아웃을 도시하는 단순화된 평면도이다.
본 발명은 반도체 검사 및 리뷰 시스템용 센서에서의 향상에 관한 것이다. 다음의 설명은, 기술 분야에서 숙련된 자가, 특정한 애플리케이션 및 그 요건의 맥락에서 제공되는 대로 본 발명을 행하고 사용하는 것을 가능하게 하기 위해 제시된다. 본원에서 사용되는 바와 같이, 방향성 용어 예컨대 "상부(top)", "하부(bottom)", "위(over)", "아래(under)", "상부(upper)", "상방(upward)", "하부(lower)", "아래쪽(down)" 및 "하방(downward)"은, 설명의 목적을 위한 상대적 위치를 제공하도록 의도된 것이며, 참조의 절대적인 프레임을 지정하도록 의도되지는 않는다. 또한, 어구 "일체형 반도체 구조물"는, 본원에서, 접착제, 솔더, 또는 다른 배선을 통해 연결된 두 개의 별개의 반도체 구조물(예를 들면, 동일한 실리콘 웨이퍼로부터의 두 개의 "칩")와 구별되는, 단일의 제조 프로세스(예를 들면, 초크랄스키 성장, 스퍼터 퇴적(sputter deposition), 플라즈마 기상 퇴적, 또는 화학적 기상 퇴적) 동안 완전히 형성되는 연속적인 반도체 재료(예를 들면, 실리콘) 기판을 설명하기 위해 사용된다. 바람직한 실시형태에 대한 다양한 수정예가 기술 분야의 숙련된 자에게 명백할 것이며, 본원에서 정의되는 일반적인 원칙은 다른 실시형태에 적용될 수도 있다. 따라서, 본 발명은 도시되고 설명되는 특정한 실시형태로 제한되도록 의도되는 것이 아니라, 본원에서 개시되는 신규의 피쳐 및 원리에 부합하는 최광의의 범위를 부여받아야 한다.
도 1은, 반도체 웨이퍼, 레티클 또는 포토마스크와 같은 샘플(131)을 검사 또는 리뷰하도록 구성되는 검사 또는 리뷰 시스템으로 또한 칭해지는, 예시적인 주사 전자 현미경(SEM)(100)을 예시한다. SEM(100)은, 일반적으로, 전자총(소스)(140), 상부 칼럼(141) 및 하부 칼럼(142)을 포함하는 전자 광학장치, 샘플(131)을 지지하고 배치하기 위한 스테이지(130), 및 시스템 컴퓨터(160)를 포함한다.
하나의 실시형태에서, 전자총(140)은 캐소드(101) 예컨대 열 전계 방출 또는 쇼트키 캐소드, 단일 결정 텅스텐 캐소드 또는 LaB6 캐소드, 및 추출 및 집속 전극(102)을 포함한다. 전자총(140)은 자기 렌즈(도시되지 않음)를 더 포함할 수도 있다. 전자총(140)은 소망의 빔 에너지 및 빔 전류를 갖는 일차 전자 빔(150)을 생성한다.
전자 광학장치의 상부 칼럼(141)은, 샘플(131) 상에 작은 스팟을 생성하기 위해 일차 빔을 축소하는 하나 이상의 집광 렌즈(condenser lens; 107)를 포함한다. 일반적으로, 샘플의 리뷰를 위한 고해상도 이미지를 생성하기 위해서는 약 1 또는 수 nm의 스팟 사이즈가 선호된다. 샘플(131)을 더 빨리 주사하기 위해, 샘플의 검사는 더 큰 스팟 사이즈를 사용할 수도 있다. 스팟 사이즈가 100 nm 또는 그 이상의 정도를 갖는 경우 단일의 집광 렌즈(107)가 충분할 수도 있지만, 수십 nm 이하의 스팟 사이즈에 대해서는 통상적으로 두 개 이상의 집광 렌즈가 필요로 된다. 집광 렌즈(107)는 자기 렌즈, 정전식 렌즈(electrostatic lens) 또는 둘 다를 포함할 수도 있다. 상부 칼럼(141)은 또한, 샘플(131)의 한 영역에 걸쳐 일차 전자 빔을 주사하는 하나 이상의 편향기(105)를 포함할 수도 있다. 편향기(105)는 도시되는 바와 같이 집광 렌즈(107)의 양측에, 또는 집광 렌즈(107) 내에(도시되지 않음), 또는 집광 렌즈(107) 뒤에 배치될 수도 있다. 편향기(105)는, 정전식 편향기 또는 자기 편향기와 정전식 편향기의 조합을 포함할 수도 있다. 하나의 실시형태에서는, 상부 칼럼(141)에 편향기가 존재하지 않을 수도 있다. 대신 모든 편향기가 하부 칼럼(142)에 포함될 수도 있다.
하부 칼럼(142)은, 일차 전자 빔을 샘플(131) 상의 작은 스팟으로 집속하기 위한 최종(침지) 렌즈(110)를 포함한다. 최종 렌즈(110)는, 자기 렌즈(도시되는 바와 같음) 또는 자기 렌즈와 정전식 렌즈의 조합(도시되지 않음)을 포함할 수도 있다. 샘플(131)에서 작은 스팟 사이즈를 달성하기 위해, 최종 렌즈(110)는 샘플(131) 가까이 배치되고, 그 결과 샘플은 렌즈의 자기장에 침지된다. 이것은 샘플(131) 상의 전자 스팟에서 수차를 감소시킬 수 있다. 하부 칼럼(142)은 또한, 샘플(131) 상의 한 영역에 걸쳐 일차 전자 빔을 주사하기 위해 편향기(105)(존재하는 경우)와 결합하여 작동하는 편향기(109)를 포함한다.
샘플(131)은, 전자 칼럼 아래의 샘플(131)의 상이한 영역의 움직임을 용이하게 하기 위해, 스테이지(130) 상에 배치된다. 스테이지(130)는, X-Y 스테이지 또는 R-θ스테이지를 포함할 수도 있고, 하나의 실시형태에서, 집적 회로 산업계에 의해 통상적으로 리뷰되는 다양한 샘플 타입(예를 들면, 패턴화되지 않은 반도체 웨이퍼, 패턴화된 반도체 웨이퍼, 레티클, 또는 포토마스크)을 지지하고 배치하도록 구성된다. 바람직한 실시형태에서, 스테이지(130)는 초점을 유지하기 위해 검사 동안 샘플(131)의 높이를 조정할 수 있다. 다른 실시형태에서, 최종 렌즈(110)는 초점을 유지하도록 조정될 수 있다. 몇몇 실시형태에서, 샘플(131)의 높이를 조정하기 위한 또는 최종 렌즈(110)의 초점을 조정하기 위한 신호를 제공하기 위해, 초점 또는 높이 센서(도시되지 않음)가 최종 렌즈(110) 상에 또는 근접하게 장착될 수도 있다. 하나의 실시형태에서, 초점 센서 또는 높이 센서는 광학 센서일 수도 있다.
일차 전자 빔(150)이 전자 광학장치에 의해 샘플(131)의 한 영역에 걸쳐 주사될 때, 이차 전자 및 후방 산란된 전자가 그 영역으로부터 방출될 수도 있다. 이차 전자는 전극(120)에 의해 수집 및 가속될 수도 있고 이차 전자 검출기(121)로 지향될 수도 있다. 이차 전자를 수집, 가속 및/또는 집속시키기 위한 전자 광학장치는, 발명의 명칭이 "Apparatus and method for e-beam dark-field imaging"인 Masnaghetti 등에게 부여된 미국 특허 제7,141,791호에서 설명된다. 이 특허는 참조에 의해 본원에 통합된다. 7,141,791 특허에서 설명되는 바와 같이, 이차 전자 검출기용의 전자 광학장치는, 이차 전자의 궤도 상의 편향기(109)의 효과를 적어도 부분적으로 상쇄하기 위한 디스캐닝 광학장치(de-scanning optics)를 포함할 수도 있다. 본 발명의 몇몇 실시형태에서는, 디스캐닝이 본원에서 설명되는 바와 같이 이차 전자 검출기 내에 포함되는 ASIC에 의해 대략 달성될 수도 있기 때문에, 디스캐닝 전자 광학장치는 필요로 되지 않으며 생략될 수도 있다. 이차 전자 검출기(121)는 바람직하게는 고상 전자 검출기, 예컨대 본원에서 설명되는 고상 전자 검출기 중 하나이고, 검출된 이차 전자에 따라 이미지 데이터 신호(ID2)를 생성하도록 구성되는데, 여기서 이미지 데이터 신호(ID2)는 컴퓨터(160)로 전송되고 관련되는 주사된 샘플 영역의 이미지를 생성하도록 활용되고, 이에 의해 결함(D)의 시각적 검사가 용이하게 된다. 본원에서 설명되는 시스템 및 방법과 결합하여 사용될 수도 있는, 이차 전자를 검출하고 분석하기 위한 다른 전자 광학장치와 검출기 구성 및 방법은, 발명의 명칭이 "Apparatus and method for e-beam dark imaging with perspective control"인 Lent 등에게 부여된 미국 특허 제7,838,833호, 및 발명의 명칭이 "Apparatus and method for obtaining topographical dark-field images in a scanning electron microscope"인 James 등에게 부여된 7,714,287호에서 설명된다. 이들 특허 둘 다는 참조에 의해 본원에 통합된다.
후방 산란된 전자는 후방 산란 전자 검출기, 예컨대 122a 및 122b에서 도시되는 것들에 의해 검출될 수도 있는데, 후방 산란 전자 검출기는 본원에서 설명되는 고상 전자 검출기 중 하나에 의해 구현될 수 있고, 검출된 후방 산란된 전자에 따라 이미지 데이터 신호(ID1)를 생성하도록 구성되는데, 여기서 데이터 신호(ID1)는 컴퓨터(160)로 전송되고 관련되는 주사된 샘플 영역의 이미지를 생성하기 위해 또한 활용된다. 바람직하게는, 후방 산란 전자 검출기는 샘플(131)에 가능한 한 가깝게, 예컨대 위치(122a)에(즉, 최종 렌즈(110)와 샘플(131) 사이에) 배치된다. 그러나, 샘플(131)과 최종 렌즈(110) 사이의 갭은 2 mm 이하와 같이 작을 수도 있고, 예를 들면, 초점 또는 높이 센서를 위해 클리어런스가 필요로 될 수도 있고, 따라서 후방 산란 전자 검출기를 위치(122a)에 배치하는 것은 실용적이지 않을 수도 있다. 대안적으로, 후방 산란 전자 검출기는, 최종 렌즈(110) 자극 부분의 샘플 (131)과는 반대 측 상의 122b와 같은 위치에 배치될 수도 있다. 후방 산란 전자 검출기는 일차 전자 빔(150)을 차단하지 않아야 한다는 것을 유의한다. 후방 산란 전자 검출기는 중간에 홀(hole)을 구비할 수도 있거나 또는 일차 전자 빔(150)의 경로 주위에, 후방 산란된 전자를 캡쳐하는데 효율적이면서 그 경로를 차단하지 않도록 배치되는 복수의 검출기(예컨대 두 개, 세 개 또는 네 개의 별개의 검출기)를 포함할 수도 있다.
샘플(131) 상의 일차 전자 빔(150)의 도달 에너지는 캐소드(101)와 샘플(131) 사이의 전위차에 의존한다. 하나의 실시형태에서, 스테이지(130) 및 샘플(131)은 그라운드 전위에 가깝게 유지될 수도 있고, 도달 에너지는 캐소드(101)의 전위를 변경하는 것에 의해 조정될 수도 있다. 다른 실시형태에서, 샘플(131) 상에 도달하는 에너지는, 그라운드에 대한 샘플(131) 및 스테이지(130)의 전위를 변경하는 것에 의해 조정될 수도 있다. 어느 하나의 실시형태에서, 최종 렌즈(110) 및 후방 산란 전자 검출기(122a 및/또는 122b)는, 샘플(131)로의 아크 방전을 방지하기 위해, 모두 서로 유사한 그리고 샘플(131) 및 스테이지(130)의 것과 비슷한(예컨대 샘플(131) 및 스테이지(130)에 대해 약 1000V 미만인) 전위에 있어야만 한다. 이 작은 전위차 때문에, 샘플(131)로부터의 후방 산란된 전자는 샘플로부터 후방 산란 전자 검출기(122a 및/또는 122b)로 작은 양만큼만 가속될 것이거나, 또는 전혀 가속되지 않을 것이다. 몇몇 반도체 샘플의 경우, 이들 샘플에 대한 손상을 방지하기 위해, 샘플(131) 상에 도달하는 에너지가 꽤 낮을 수도 있기 때문에(예컨대 약 500 eV와 2 keV 사이), 후방 산란되는 전자가 후방 산란 전자 검출기(122a 및/또는 122b) 상에 도달할 때 이들의 에너지는 꽤 낮을 것이다. 따라서, SEM의 감도에 대해서는, 후방 산란 전자 검출기(122a 및 122b)가 단일의 저에너지 후방 산란 전자(예컨대 약 2 keV 이하의 에너지를 갖는 전자)로부터 많은 전자-홀 쌍을 생성하는 것이 중요하다. 종래의 실리콘 검출기는, 불가피하게도, 실리콘의 표면 상에, 약 2 keV 이하의 에너지를 갖는 대부분의 전자가 실리콘에 도달하는 것을 방지하는 얇은 산화물, 예컨대 자연 산화물(native oxide) 코팅을 가지거나, 또는 대안적으로, 입사하는 저에너지 전자의 상당한 부분을 산란시키거나 흡수하는 얇은 금속(예컨대 Al) 코팅을 갖는다. 바람직한 실시형태에서, 본원에서 설명되는 고상 전자 검출기는 자신의 표면 상에 핀 홀(pin-hole)이 없는 순수한 붕소 코팅을 갖는다. 핀 홀이 없는 순수한 붕소 코팅은 실리콘의 산화를 방지하고, (1 keV 미만의 에너지를 갖는 전자를 비롯한) 저에너지 전자의 효율적인 검출을 허용한다. 핀 홀이 없는 순수한 붕소 코팅을 갖는 실리콘 검출기를 제조하기 위한 방법 및 이러한 검출기의 설계는, 2013년 3월 10일자로 Chern 등등에 의해 출원된 발명의 명칭이 "Back-illuminated Sensor With Boron Layer"인 미국 공개 특허 출원 제2013/0264481호에서 설명된다. 이 특허 출원은 참조에 의해 본원에 통합된다.
도 1의 좌하 부분에 위치되는 버블은, 전적으로 단일의 일체형 반도체(예를 들면, 에피택셜 실리콘) 구조물(124) 내에서, 입사하는 후방 산란된 또는 이차 전자(eINCIDENT)를 측정가능한 전하로 변환하기 위해 전자 검출기(121, 122a 및 122b) 중 하나 이상에 의해 활용되는 단순화된 고상 센서(123)을 예시한다. 센서(123)는, 전방측 표면(127-F)을 통해 들어가는 각각의 입사 전자(eINCIDENT)에 응답하여 복수의 전자(e127)를 생성하도록 구성되는 p 타입 전자 감응 층(127)을 포함하고, 생성된 전자(e125) 중 적어도 일부를 나타내는 전자(e125)를 n+ 부유 확산부(floating diffusion; FD)로 전송하도록 구성되는 n 타입 매립 채널 층(125), 부유 확산부(FD) 상에서 수집되는 전하(전압)(VFD)에 따라 출력 신호(output signal; OS)를 생성하는 증폭기(129)를 포함한다. 매립 채널 층(125)은, 전자 감응 층(127)에 의해 생성되는 전자(e127)의 효율적인 수집을 용이하게 하기 위해 전자 감응 층(127)의 상면(127-B) 상에 배치되고, 부유 확산부(FD)는 전자(e125)를 수신하는 것을 용이하게 하기 위해 매립 채널 층(125)에 배치되며, 이에 의해, 측정된 전하(전압)(VFD)는 부유 확산부(FD)에 의해 캡쳐되는 전자(eFD)의 수에 비례하게 만들어진다. 본 발명의 양태에 따르면, p 타입 전자 감응 층(127), n 타입 매립 채널 층(125), n+ 부유 확산부(FD) 및 증폭기(129)는, 일체형 반도체 구조물(124) 상의 확산된 도펀트에 의해 일괄적으로 제조되고, 이에 의해 입사 전자 대 판독 변환 전체가 전적으로 반도체 구조물(124) 내에서 발생한다. 입사 전자(eINCIDENT)가 전자 감응 층(127)에 앞서 순수한 붕소 층(128)을 통과하도록, 옵션적인 순수한 붕소 층(128)이 전자 감응 층(127)의 하부 표면(127-F) 상에 형성된다. 하기의 추가적인 상세에서 논의되는 바와 같이, 센서(123) 외에, 각각의 고상 전자 검출기는, 출력 신호(OS)를, 디지털 이미지 데이터 신호(IDx)(즉, 후방 산란 전자 검출기(122a 또는 122b)의 경우 신호(ID1), 또는 이차 전자 검출기(121)의 경우 신호(ID2))로서 컴퓨터(160)로 송신하기 위한 디지털 형태로 변환하는 적어도 하나의 아날로그 디지털 변환기(126)를 포함한다.
SEM(100)의 다양한 회로 및 시스템은 간략화를 위해 상기에서 단순화된 형태로 설명되었으며, 이들 회로 및 시스템은 추가적인 피쳐를 포함한다는 것 및 추가적인 기능을 수행한다는 것이 이해된다. 예를 들면, SEM(100)의 후방 산란 전자 검출기(122a/122b) 및 이차 전자 검출기(121)는 본 발명의 소정의 주요 피쳐를 간략히 소개하기 위해, 상기에서 단순화된 센서(123)를 포함하는 것으로 설명되었으며, 후방 산란 전자 검출기(122a/122b) 및 이차 전자 검출기(121)는 하기에서 설명되는 다중 픽셀 전자 검출기를 사용하여 구현되는 것이 바람직하다는 것이 이해된다. 또한, 주사된 샘플 구역의 이미지를 생성하는 것 외에, 컴퓨터(160)는, 하기에서 설명되는 방법을 사용하여 이미지 데이터 신호에 의해 나타내어지는 입사 전자 에너지 값에 기초하여 결함의 존재 및/또는 결함의 타입을 결정하는 것과 같은 추가적인 기능을 수행하도록 구성될 수도 있다.
도 2는, 반도체 웨이퍼, 레티클 또는 포토마스크와 같은 샘플을 검사하거나 또는 리뷰하는 예시적인 방법(200)을 예시한다. 도 2에서 예시되는 방법은, 검사될 또는 리뷰될 샘플 상의 각각의 영역에 대해 반복될 수도 있다. 리뷰 SEM에서, 리뷰될 영역은 광학적 또는 SEM 검사에 의해 결함 또는 파티클을 잠재적으로 포함하는 것으로 미리 식별될 수도 있다.
검사될 또는 리뷰될 샘플 상의 각각의 영역에 대해, 예시적인 방법(200)은 단계 201에서 시작한다. 일차 전자 빔의 주사 타이밍 및 이미지 데이터의 획득을 제어하기 위해 사용되는 마스터 클록 신호가 단계 202에서 생성된다.
빔 편향 주사 패턴이 단계 204에서 생성된다. 이 빔 편향 주사 패턴은, 도 1의 105 및 109에서 도시되는 것과 같은 빔 편향기로 진행하는 전압 및/또는 전류를 생성한다. 패턴은 래스터 스캔, 사행 패턴(serpentine pattern), 정사각 나선형 또는 샘플의 영역을 커버하는 다른 패턴일 수도 있다. 주사 패턴은 또한, 예를 들면, 샘플 표면의 충전(charge-up)을 제어하기 위해 어떠한 데이터도 수집되지 않는 더미 주사 및 지연을 포함할 수도 있다.
제1 픽셀 클록 신호가 단계 206에서 생성된다. 제1 픽셀 클록 신호는 마스터 클록 신호와 동기화된다. 제1 픽셀 클록 신호는, 마스터 클록 신호와 동일한 주파수, 마스터 클록 신호의 배수의 주파수, 마스터 클록 신호의 약수(sub-multiple)의 주파수(즉, 정수로 나누어진 마스터 클록 신호 주파수), 또는 마스터 클록 신호 주파수의 유리수배(rational multiple)의 주파수에 있을 수도 있다.
단계 208에서, 제1 픽셀 클록 신호의 각각의 기간에서, 후방 산란 전자 검출기에서 수집되는 신호는 판독되고 디지털화된다.
단계 210에서, 마스터 클록 신호에 동기화되는 제2 픽셀 클록 신호가 생성된다. 제2 픽셀 클록 신호는, 마스터 클록 신호와 동일한 주파수, 마스터 클록 신호의 배수의 주파수, 마스터 클록 신호의 약수의 주파수(즉, 정수로 나누어진 마스터 클록 신호 주파수), 또는 마스터 클록 신호 주파수의 유리수배의 주파수에 있을 수도 있다. 제2 픽셀 클록 신호는 제1 픽셀 클록 신호와 동일한 주파수에 있을 수도 있다. 하나의 실시형태에서, 제1 픽셀 클록 신호는 제1 및 제2 픽셀 클록 신호 둘 다에 대해 사용되고 개별적인 제2 픽셀 클록 신호는 생성되지 않는다.
단계 212에서, 제2 픽셀 클록 신호(또는 어떠한 제2 픽셀 클록 신호도 사용되지 않으면 제1 픽셀 클록 신호)의 각각의 기간에서, 이차 전자 검출기에서 수집되는 신호가 판독되고 디지털화된다.
단계 214에서, 디지털화된 후방 산란된 및 이차 전자 신호는, 주사된 영역에서의 하나 이상의 결함의 존재를 결정하기 위해 사용된다. 결함은, 그곳에 있을 것으로 예상되지 않는 재료(예컨대 파티클)의 존재, 그곳에 있을 것으로 예상되는 재료의 부재(이러한 것은 과에칭된 상태에서 발생할 수도 있음), 잘못 형성된 패턴을 포함할 수도 있다.
옵션적인 단계 216에서, 단계 214에서 발견되는 각각의 결함에 대해, 결함 타입 또는 결함의 재료 타입이 결정될 수도 있다. 예를 들면, 높은 원자 번호 원소는, 일반적으로, 낮은 원자 번호 원소보다 더 큰 분량의 입사 전자를 산란시킨다. 후방 산란된 전자 신호는, 높은 원자 번호 원소(예컨대 금속)의 존재 또는 부재를 추론하기 위해 사용될 수도 있다. 단계 216에서, 미리 검사된 영역이 리뷰되고 있는 경우, 결함 또는 재료 타입을 더 잘 결정하기 위해, 이전의 검사 데이터(광학 및/또는 전자 빔)는 디지털화된 후방 산란된 및 이차 전자 신호와 결합하여 사용될 수도 있다. 하나의 실시형태에서, 단계 214 및 216은, 결함의 존재 및 타입을 동시에 결정하는 단일의 단계로 결합될 수도 있다.
방법(200)은 리뷰될 또는 검사될 샘플 상의 각각의 영역에 대해 시작부터 반복될 수도 있다.
도 3a는, 리뷰 SEM 또는 다른 SEM 시스템, 예컨대 도 1에서 도시되는 SEM(100)에서 사용하기 위한 예시적인 단순화된 다중 픽셀 전자 검출기(300)를 예시한다. 전자 검출기(300)는 센서 회로(310) 및 신호 프로세싱 회로(320)를 일반적으로 포함한다. 도 3a에서 예시되는 바람직한 실시형태에서, 센서 회로(310)는 실리콘 구조물(칩)(311) 상에 제조되고, 신호 프로세싱 회로(320)는 하기에서 명백하게 될 이유 때문에 별개의 실리콘 구조물(칩)(321) 상에 제조된다. 대안적인 실시형태(도시되지 않음)에서, 센서 및 신호 프로세싱 회로 둘 다는 동일한 실리콘 칩 상에 제조된다.
도 3a의 하부 부분을 참조하면, 센서(310)는 네 개의 행, 네 개의 열(4×4) 어레이로 배치되는 열여섯 개의 픽셀(315-11 내지 315-44)을 포함한다. 설명적 목적을 위해, 픽셀의 "행"은 도 3a에서 임의적으로 할당된 X축 방향에서 정렬되는데, 이에 의해 픽셀(315-11 내지 315-14)은 제1 행을 형성하고 픽셀(315-21 내지 315-24)은 제2 행을 형성하고, 픽셀(315-31 내지 315-34)은 제3 행을 형성하고, 픽셀(315-41 내지 315-44)은 제4 행을 형성한다. 마찬가지로, 픽셀의 "칼럼"은 도 3a에서 도시되는 Y축 방향에서 정렬되는데, 이에 의해, 픽셀(315-11 내지 315-41)은 제1 열을 형성하고, 픽셀(315-12 내지 315-42)는 제2 열을 형성하고, 픽셀(315-13 내지 315-43)은 제3 열을 형성하고, 픽셀(315-14 내지 315-44)은 제4 열을 형성한다. 실제 애플리케이션에서, 센서 회로는 16×16, 32×32, 64×64 또는 그 이상의 픽셀의 어레이를 포함할 것으로 예상되는데, 이 경우 이들 더 큰 어레이의 픽셀은 하기에서 설명되는 단순화된 4×4 어레이와 유사한 피쳐를 포함한다. 또한, 어레이의 각각의 행/열에서의 픽셀의 수는, 2의 멱승일 필요도 없고, 각각의 행의 픽셀의 수는 각각의 열의 픽셀의 수와 동일할 필요도 없다. 하나의 실시형태에서(예를 들면, 도 1에서 도시되는 후방 산란 전자 검출기(122a 또는 122b)의 경우), 센서(310)는, 센서의 중간에, 일차 전자 빔이 센서를 통과하는 것을 허용하는 홀(도시되지 않음)을 포함한다. 픽셀(315-11 내지 315-44)이 정사각형 형상을 갖는 것으로 묘사되지만, 픽셀은 직사각형 또는 육각형일 수도 있다.
본 발명의 양태에 따르면, 센서 회로(310)의 각각의 픽셀은, 도 1을 참조로 상기에서 설명되는 것과 유사한 전자 감응, 매립 채널, 부유 확산부 및 증폭기 회로 구조물을 포함한다. 예로서, 도 3a의 픽셀(315-41)을 참조하면, 각각의 픽셀은, 일반적으로, p 타입 전자 감응 영역(312A), n 타입 매립 채널 층(316), 부유 확산부(FD), 및 증폭기(317)를 포함한다. p 타입 전자 감응 영역(312A)은 픽셀(315-41) 아래에 위치되는 에피 층(312)의 일부에 의해 형성되고, 입사 전자에 응답하여 복수의 전자를 생성하기 위해, 도 1을 참조로 상기에서 설명되는 방식으로 기능한다. 매립 채널 층(316)은 전자 감응 영역(312A) 위의 에피 층(312) 안으로 확산되는 n형 도펀트에 의해 형성되고, 전자 감응 영역(312A)에 의해 생성되는 전자를 부유 확산부(FD)로 송신하도록 기능한다. 설명적 목적을 위해 개략적인 커패시터 신호를 사용하여 예시되는 부유 확산부(FD)는, 매립 채널 층(316) 안으로 확산되는 n+ 도펀트에 의해 형성되고, 전자 감응 영역(312A)에 의해 생성되는 복수의 전자의 적어도 일부를 수집하도록 기능하고, 이에 의해 도 1을 참조로 위에서 설명되는 방식으로 대응하는 전하(전압)을 생성한다. 증폭기(317)는 트랜지스터(M1, M2 및 M3)를 포함하고, 임의의 주어진 판독 동작에서 부유 확산부(FD) 상에 수집되는 전자의 수에 의해 자신의 전압 레벨이 결정되는 관련된 출력 신호(OS41)를 생성하도록 기능한다. 각각의 픽셀은 또한, 각각의 판독 동작 이후에, 픽셀 부유 확산부(FD)의 전압 레벨을 리셋하도록 기능하는 리셋 트랜지스터(reset transistor; RT)를 포함한다.
센서 회로(310)는, 픽셀(315-11 내지 315-44)이 에피택셜(에피) 층(312) 및 붕소 층(313)을 포함하는 멤브레인 구조물 상에 제조되는 바람직한 실시형태를 예시하기 위해, 도 3a에서 컷어웨이 방식으로 묘사된다. 하나의 실시형태에서, 기판(311)은 p+(즉, 강하게 p 도핑된) 기판이고, 에피 층(312)은 p- 에피 층(즉, 낮은 농도의 p 도펀트를 갖는 층)이다. 바람직하게는, 양호한 기계적 강도를 유지하면서, 전자가 전자 감응 영역으로부터 매립 채널 층으로 드리프트하는데 걸리는 시간을 약 10ns 미만으로 제한되게 하기 위해, 에피 층(312)의 두께(T)는 약 40 ㎛와 약 100 ㎛ 사이에 있다. 기판(311)에 의해 제공되는 기계적 지지에 따라, 에피 층(312)은 40 ㎛보다 더 얇게, 예컨대 약 10 ㎛와 약 40 ㎛ 사이로 만들어질 수도 있다. 에피 층(312)이 형성된 이후, 하나 이상의 추가적인 층(도시되지 않음)(예를 들면, 게이트 산화물 층, 실리콘 질화물 게이트 층, 및 하나 이상의 유전체 층)이 에피 층(312) 위에 형성되고, 하나 이상의 도핑된 영역(예를 들면, 픽셀 어레이의 주변 영역에 배치되는 제어 회로(318)를 형성하는 전면측 회로 엘리먼트(도시되지 않음)와 관련되는 도핑 영역과 함께, n 타입의 매립 채널 부분(316), n+ 부유 확산부(FD), 리셋 트랜지스터(RT)와 관련되는 채널 영역 및 증폭기(317))이 에피 층(312) 안에 형성된다. 다양한 픽셀 트랜지스터 및 전면측 회로 엘리먼트를 형성하는 것은, 에피 층의 전면측의 일부를 주입하거나 또는 도핑하는 것을 포함하고, 게이트 층을 패턴화하는 것을 수반할 수도 있다. 그 다음, 픽셀(315-11 내지 315-44) 아래에 배치되는 기판(311)의 일부는, 전자 감응 (전면측) 표면(312-ES)을 노출시키기 위해 제거되고(박형화되고), 그 다음 붕소 층(313)이 전자 감응 표면(312-ES) 상에 형성된다. 도 3a에서 묘사되는 멤브레인 구조물의 형성에 관련되는 추가 상세는, 예를 들면, 2013년 3월 10일자로 Chern 등에 의해 출원된 발명의 명칭이 "Back-illuminated Sensor With Boron Layer"인 공동 소유의 그리고 공동 계류 중인 미국 공개 특허 출원 제2013-0264481에서 제공되는데, 이 공개 특허 출원은 참조에 의해 그 전체가 본원에 통합된다.
도 3b는 도 3a의 예시적인 픽셀(315-41)을 추가로 상세히 도시하는 단순화된 도면이다. 구체적으로는, 증폭기(317)는, 드레인 단자가 전압 소스(VOD)에 연결되고, 게이트 단자가 부유 확산부(FD)에 연결되고 부유 확산부(FD) 상에 저장된 전하에 의해 제어되며, 소스 단자가 제2 NMOS 트랜지스터(M2)의 드레인 단자 및 제3 NMOS 트랜지스터(M3)의 게이트 단자에 연결되는 제1 NMOS 트랜지스터(M1)를 포함한다. 트랜지스터(M2)의 게이트 및 소스 단자는 그라운드에 연결되고, 트랜지스터(M3)의 드레인 단자는 전압 소스(VOD)에 연결되고, 이에 의해, 증폭기(317)의 출력 단자는 트랜지스터(M3)의 소스 단자에 의해 형성된다. 픽셀(315-41)은 또한, 소스 단자가 부유 확산부(FD)에 연결되고, 게이트 단자가 리셋 제어 신호(RG)에 의해 제어되며, 드레인 단자가 리셋 전압(RD)에 연결되는 NMOS 리셋 트랜지스터(RT)를 포함한다. 픽셀(315-41)의 동작 동안, 각각의 검출/판독 싸이클은, 리셋 트랜지스터(RT)의 토글링을 통해 부유 확산부(FD)를 전압(RD)으로 리셋하고, 그 다음, 미리 결정된 검출 기간을 대기하고, 그 다음 출력 신호(OS41)를 샘플링하는 것에 의해, 시작한다. 검출 기간 동안 제로의 입사(즉, 후방 산란된 또는 이차) 전자가 픽셀(315-41)의 전자 감응 영역으로 들어가면, 부유 확산부(FD) 상의 전압 레벨 및 출력 신호(OS41)는 판독에서 리셋 값으로부터 크게 변하지 않는다. 검출 기간 동안 하나 이상의 입사(즉, 후방 산란된 또는 이차) 전자가 픽셀(315-41)의 전자 감응 영역으로 들어가면, 부유 확산부(FD) 상의 전압 레벨은 입사 전자의 수(이것은 부유 확산부(FD)에 축적되는 전자의 수에 의해 나타내어진다) 및 에너지에 비례하는 양만큼 변하고(더욱 음으로 되고), 이에 의해 판독에서의 출력 신호(OS41)의 전압 레벨은 그 검출/판독 싸이클 동안 검출되는 입사 전자의 대략적인 에너지 레벨(또는 그 검출/판독 싸이클 동안 복수의 전자가 입사하는 경우 에너지의 합)을 제공한다. 100 MHz 동작 속도에서 동작되는 경우, 매 초 각각의 픽셀에 대해 1억 개의 검출/판독 싸이클이 수행된다.
도 3b에서 묘사되는 본 발명의 바람직한 실시형태에 따르면, 각각의 픽셀의 부유 확산부는 픽셀의 중앙 영역에 위치되고, 각각의 픽셀의 공칭 측면 사이즈 치수는, 각각의 검출/판독 싸이클 동안 부유 확산부로의 전자의 전송을 용이하게 하기 위해, 대략 250 ㎛ 이하이다. 도 3a를 간략히 참조하면, 측면 사이즈 치수는 실리콘 구조물(311)에 수평인 X-Y 평면에서 측정되고, 각각의 픽셀에 의해 점유되는 면적을 나타낸다. 도 3b를 참조하면, 부유 확산부(FD)는 픽셀(315-41)에 의해 점유되는 영역의 중앙 영역(C)(도 4a)에 위치되는데, 여기서 픽셀(315-41)의 폭은 폭 치수(X1)에 의해 나타내어지고, 픽셀(315-41)의 길이는 치수(Y1)에 의해 나타내어진다. 현 시점에서 바람직한 실시형태에 따르면, 양 치수(X1 및 Y1)는, 고속 판독 동작을 용이하게 하기 위해, 대략 250 ㎛ 이하이다. 실리콘에서의 드리프트 속도 때문에, 약 100 MHz 또는 그 이상의 데이터 레이트에서의 픽셀(315-41)의 판독이 소망되는 경우, 약 10 ns 미만에서 중앙에 위치된 부유 확산부(FD)로 전자를 구동할 수 있도록, 각각의 픽셀의 측면 치수는 약 250 ㎛를 초과하지 않는 것이 바람직하다. 낮은 속도 동작에서, 250 ㎛보다 더 큰 픽셀이 허용될 수도 있다. 100 MHz보다 훨씬 더 높은 속도에서의 동작을 위해, 250 ㎛보다 더 작은 픽셀 치수가 바람직하다.
도 3a의 상부 부분을 참조하면, 아날로그 디지털 변환기(325-11 내지 325-44)는, 공지의 기술에 따라 옵션적인 신호 프로세싱 회로부(328-1) 및 옵션적인 신호 송신 회로부(328-2)와 함께 반도체 기판(321) 상에 제조된다. 하나의 실시형태에서, 하기에서 논의되는 픽셀(315-11 내지 315-44)과 아날로그 디지털 변환기(325-11 내지 325-44) 사이의 일 대 일 신호 연결을 용이하게 하기 위해, 아날로그 디지털 변환기(325-11 내지 325-44)는, 픽셀(315-11 내지 315-44)에 의해 형성되는 어레이 패턴(매트릭스)를 일반적으로 미러링하는 패턴으로 배열된다. 아날로그 디지털 변환기(325-11 내지 325-44)에 의해 생성되는 디지털 값은, 컨덕터(329)에 의해, 예를 들면, 센서 회로의 관련 픽셀로부터 수신되는 디지털화된 출력 신호(이미지 데이터)에 기초하여 입사 전자의 대략적인 에너지를 계산하도록 구성되는 프로세싱 회로부(328-1)로 송신된다. 옵션적인 고속 데이터 송신 회로부(328-2)는, 예를 들면, 이미지 데이터 신호(ID)를 외부 프로세싱 시스템(예를 들면, 컴퓨터)으로 송신하기 위해 활용된다.
하나의 실시형태에서, 아날로그 디지털 변환기(325-xx)의 어레이 외에, 신호 프로세싱 회로(320)는, 예를 들면, 센서 회로의 관련 픽셀로부터 수신되는 디지털화된 출력 신호(이미지 데이터)에 기초하여 입사 전자의 대략적인 에너지를 계산하도록 구성되는 프로세싱 회로부(328-1)를 포함한다. 다른 실시형태에서, 신호 프로세싱 회로(320)는 또한, 이미지 데이터 신호(ID)를 외부 프로세싱 시스템(예를 들면, 컴퓨터)으로 송신하기 위한 고속 데이터 송신 회로부(328-2)를 포함한다.
도 3a의 하부 부분을 다시 참조하면, 픽셀(315-11 내지 315-44)에 의해 각각 생성되는 각각의 출력 신호(OS11 내지 OS44)는, 관련된 도전성 경로(점선에 의해 나타내어짐)를 통해, 신호 프로세싱 회로(320) 상에 배치되는 관련된 아날로그 디지털 변환기(325-11 내지 325-44)로 송신된다. 예를 들면, 픽셀(315-11)은 출력 신호(OS11)를, 전용 도전성 경로를 통해, 아날로그 디지털 변환기(325-11)로 송신하고, 픽셀(315-12)은 출력 신호(OS12)를 아날로그 디지털 변환기(325-12)로 바로 송신하고, 등등이다. 도 3c를 참조로 하기에서 설명되는 양호한 실시형태에서, 출력 신호(OS11 내지 OS44)는, 금속 패드, 솔더 볼/범퍼, 또는 각각의 픽셀과 각각의 픽셀의 관련된 아날로그 디지털 변환기 사이에 개개의 신호 경로를 제공하는 유사한 구조물을 통해 송신될 수도 있다.
본원에서 설명되는 바와 같이, 각각의 픽셀은 복수의 신호 또는 전기적 연결, 예컨대 게이트, 제어 신호, 전원 및 그라운드를 구비한다. 배선 밀도는, 실용적이고 비용 효율적인 어셈블리가 이들 신호의 각각을 각각의 픽셀에 개별적으로 연결하기에는 너무 높을 것이다. 바람직하게는, 이들 신호의 대부분, 또는 전체는 이웃 픽셀 사이에서 함께 연결되고 편리한 위치, 예컨대 외부 전기 연결이 이루어질 수 있는 센서의 에지 근처로 이동된다. 예를 들면, 도 3a에서 묘사되는 바와 같이, 신호(RD, RG, 및 VOD)는 금속 컨덕터(신호 라인)(319)를 통해 제어 회로 영역(318)으로부터 각 행의 픽셀로 송신된다. 실용적인 디바이스에서, 픽셀 사이에서 함께 연결되는 세 개보다 많은 신호가 존재할 수도 있지만, 세 개의 신호는 여기서 원리를 예시하기 위해 도시된다. RD, RG 및 VOD와 같은 신호에 대한 외부 연결은, (도 3c를 참조로 하기에서 설명되는 바와 같이) 본드 와이어, 솔더 볼 또는 범프를 이용하여 또는 다른 기술을 이용하여 이루어질 수도 있다. 도 3a에서 도시되는 바와 같이, 신호 사이의 연결은, 상호 접속(interconnection)을 단순화하고 금속의 단일의 층만의 사용을 허용하기 위해, 한 방향, 예컨대 도시되는 수평 방향에서 지배적으로, 또는 배타적으로 이루어질 수도 있다. 예를 들면, 센서의 활성 영역 밖에 충분히 큰 영역이 존재하거나, 또는 두 개 이상의 금속의 층이 존재하는 경우, 여분의 비용이 정당화될 수 있으면, 상호 접속은 이차원적으로 쉽게 만들어질 수 있다.
센서 회로(310)의 공유된 신호 라인과는 대조적으로, 도 3a의 상부 부분에서 나타내어지는 바와 같이, 신호 프로세싱 회로(320)의 각각의 아날로그 디지털 변환기(325-11 내지 325-44)는, 데이터 전송 및 프로세싱을 최대화하기 위해, 개개의 컨덕터(신호 라인)(329)를 통해 프로세싱 회로(328-1)에 커플링된다.
도 3c는, 전자 센서(310A), ASIC(신호 프로세싱 회로)(320A) 및 기판(301)을 포함하는 예시적인 전자 검출기(300A)를 예시한다. 기판(301)은 전자 검출기(300A)에 대한 기계적 지지를 제공하고 전자 검출기(300A)로의 외부 전기 연결(도시되지 않음)을 허용한다. 기판(301)은 실리콘 또는 세라믹 재료를 포함할 수도 있다. 전자 센서(310A) 및 ASIC(320A)은 별개의 실리콘 기판(다이 또는 칩) 상에 제조되고, 그 다음, 도시되는 바와 같이 별개의 실리콘 기판은 서로의 상부에 적층된다. 대안적으로, 전자 센서(310A) 및 ASIC(320A)은 기판(301)의 양측 상에, 또는 기판(301) 상에서 나란히(도시되지 않음) 배치될 수도 있다. 전자 센서(310A)는, 바람직하게는, 도 3a 및 도 3b에서 예시되는 것과 유사한 다중 픽셀 전자 센서이고, 더욱 바람직하게는, 예를 들면, 도 4a 및 도 4b를 참조로 하기에서 설명되는 것과 같은 픽셀을 포함한다. 동작 동안, 전자 검출기(300A)는, 전자 감응 표면(312-ES)가 샘플 또는 다른 전자 소스와 마주보도록 배치되고, 이에 의해, 검출된 전자가 전자 감응 표면(312-ES)에 입사되고 본원에서 설명되는 바와 같이 검출된다.
전자 센서(310A)는 솔더 볼 또는 범프(306)에 의해 ASIC(320A)에 전기적으로 연결된다. 바람직한 실시형태에서, 전자 센서(310A)의 각각의 픽셀(315)에 의해 생성되는 출력 신호는, 관련된 솔더 볼/범퍼(306)를 통해, ASIC(320A)의 관련된 아날로그 디지털 변환기(325)로 송신된다. 예를 들면, 픽셀(315-11)에 의해 생성되는 출력 신호(OS11)는, 관련된 컨덕터를 통해, 센서(310A)의 하부 표면 상에 배치되는 제1 패드(309)로, 그리고 제1 패드(309)로부터, 관련된 솔더 볼/범프(306-11)를 통해, ASIC(320A) 상에 배치되는 제2 패드로 송신되는데, 출력 신호(OS11)는 ASIC(320A)으로부터 관련된 아날로그 디지털 변환기(325-11)의 입력 단자로 송신된다. 하나 이상의 솔더 볼/범프(306)는 신호를 ASIC(320A)으로부터(예를 들면, 회로(328)로부터) 센서(310A)의 제어 회로(318)로 송신하기 위해 또한 사용될 수도 있다. 이들 볼 또는 범프는 또한, 전자 센서(310A)에 대한 기계적 지지를 제공하고 열 전도성을 전자 센서(310A)로 제공한다. 솔더 볼 또는 범프는, 대신, 전자 센서(310A)를 기판(301)(도시되지 않음)에 직접적으로 마운팅하기 위해 사용될 수도 있다. 와이어 본드가 전자 센서(310A)에, 예를 들면, 전자 센서(310A)의 표면(312-ES)에 전기적 연결을 제공하는 것을 가능하게 하기 위해, 전자 센서(310A) 상에 금속 패드가 또한 제공될 수도 있다.
ASIC(320A)은 도시되는 바와 같이 기판(301)에 바로 마운팅될 수도 있거나, 또는 솔더 볼 또는 범프(도시되지 않음)에 의해 기판(301)에 마운팅될 수도 있고 전기적으로 연결될 수도 있다. ASIC(320A)이 실리콘 관통 비아(through-silicon via)를 포함하면, 솔더 볼 또는 범프는 ASIC(320A)의 양측 상에서 사용될 수도 있다. 금속 패드(307 및 327) 및/또는 와이어 본드(339)는 ASIC(320A)과 기판(301) 사이에 전기적 연결을 행하기 위해 사용될 수도 있다. 센서(310A)와 기판(301) 사이에 유사한 와이어 본드 연결이 만들어질 수도 있거나, 또는 기판(301)과 센서(310A) 사이의 모든 연결이 ASIC(320A)을 통해 만들어질 수도 있다. ASIC(320A)은 단일의 ASIC 또는 두 개 이상의 ASIC을 포함할 수도 있다. 예를 들면, 하나의 실시형태에서, ASIC(320A)은, 하나의 ASIC은 주로 아날로그 기능을 포함하고 다른 ASIC은 주로 디지털 기능을 포함하는 두 개의 ASIC을 포함할 수도 있다. 추가적인 집적 회로, 예컨대 광 섬유 송신기 또는 광 섬유 수신기(도시되지 않음)가 기판(301) 상에 마운팅될 수도 있다.
ASIC(320A)은, 바람직하게는, 전자 센서(310A)의 픽셀(315)로부터의 출력 신호를 디지털화하도록 구성되는 아날로그 디지털 변환기(325)를 포함한다. 하나의 실시형태에서, ASIC(320A)은, 모든 픽셀(315)이 높은 속도에서, 예컨대 100 MHz 또는 그 이상의 속도에서 병렬로 디지털화될 수 있도록, 각각의 픽셀(315)에 대해 하나의 아날로그 디지털 변환기(325)를 포함한다. 높은 디지털화 레이트, 예컨대 100 MHz 또는 그 이상에서, 각각의 픽셀(315)은, 기껏해야, 클록 기간 당 수 개의 전자를 검출할 수도 있고, 따라서 각각의 아날로그 디지털 변환기(325)는 8, 6 또는 더 적은 비트만을 필요로 할 수도 있다. 더 적은 수의 비트를 갖는 변환기를 고속에서 동작하도록 설계하는 것이 더 쉽다. 적은 수의 비트를 갖는 아날로그 디지털 변환기는 실리콘의 더 작은 면적을 점유할 수도 있고, 하나의 ASIC 상에 큰 수, 예컨대 1024 또는 그 이상을 갖는 것을 실용적이게 만들 수도 있다.
ASIC(320A)은 바람직하게는 도 2에서 도시되는 방법의 일부를 구현한다. 예를 들면, 전자 검출기(320A)가 후방 산란 전자 검출기로서 사용되는 경우, ASIC(320A)은 단계 208을 구현할 수도 있거나, 또는 전자 검출기가 이차 전자 검출기로서 사용되는 경우, ASIC(320A)은 단계 212를 구현할 수도 있다. ASIC(320A)은 또한, 도 2에서 설명되는 제1 픽셀 클록 신호 또는 제2 픽셀 클록 신호를 생성하기 위해 회로를 통합할 수도 있거나, 또는 외부 회로로부터 픽셀 클록 신호를 수신할 수도 있다.
전자 검출기(300A)가 이차 전자 검출기로서 사용되는 경우, ASIC(320A)은, 상기에서 인용된 제7,141,791호 특허에서 전자 광학장치에 의해 구현된 것과 결과에서 유사한 이차 전자의 디스캐닝을 구현할 수도 있다. ASIC(320A)은 샘플로부터 하나의 범위의 각도 안으로 방출되는 이차 전자에 대응하는 픽셀의 그룹으로부터의 신호를 합할 수도 있고 그 합을 하나의 신호로서 출력할 수도 있다. 빔 편향이 변함에 따라, ASIC(320A)은, 각도의 대략 동일한 범위에 대응하는 변경된 편향 하에서 다른 그룹의 픽셀을 합할 수도 있다. 빔 편향을 생성하거나 동기시키기 위해 그리고 제1 및 제2 픽셀 클록을 생성하거나 동기시키기 위해 동일한 마스터 클록이 사용되기 때문에, ASIC(320A)은, 빔 편향 주사와 동기하여 픽셀 중 어떤 그룹이 함께 합산되어야 하는지를 조정하기 위해 필요한 타이밍 정보를 갖는다.
픽셀 당 전자의 평균 수가 1보다 훨씬 작도록 픽셀 클록 레이트가 충분히 높고 전자 전류가 낮으면, 픽셀 클록 기간의 단일의 기간에 단일의 픽셀에서 수집되는 전하는, 그 클록 기간에 그 픽셀에서 전자가 검출되었는지의 여부를 결정하기 위해, 그리고, 만약 검출되었다면, 그 전자의 대략적인 에너지를 결정하기 위해 사용될 수 있다. 전자 센서 표면 상의 붕소 코팅은 이 성능을 가능하게 하는데 필요하다. 붕소 코팅이 없으면, 입사 전자 에너지가 약 1 keV 미만인 경우 입사 전자당 소수의 전자가 생성되거나, 또는 전자가 생성되지 않는다. 대략적으로 5 nm 두께의 붕소 코팅을 가지면, 입사하는 1 keV 전자당 약 100 개의 전자가 생성된다. 이러한 신호는, 부유 확산부 커패시턴스가 전자당 약 10 uV 이상을 생성할만큼 충분히 작으면, 노이즈 레벨 위에서 검출될 수 있다. 하나의 실시형태에서, 부유 확산부 커패시턴스는, 부유 확산부가 전자당 약 20 uV 이상을 생성할만큼 충분히 작다. 이러한 저레벨 신호의 경우, 가능한 한 짧은 경로에 의해 각각의 픽셀을 대응하는 아날로그 디지털 변환기로 커플링하는 것은, 노이즈 레벨을 낮게 그리고 부유 커패시턴스를 낮게 유지하는데 중요하다. 전자 센서를 ASIC에 바로 부착하는 것은, 각각의 픽셀로부터 대응하는 아날로그 디지털 변환기까지의 아주 짧은 경로를 허용한다.
개개의 전자가 검출될 수 있는 경우, ASIC(320A)은 그 전자의 대략적인 에너지를 결정하기 위해 신호 레벨을 사용할 수도 있다. ASIC(320A)은 또한, 샘플 상의 하나 이상의 타입의 결함 또는 재료를 검출하거나 분류하기 위해, 입사 전자를 그들 에너지에 따라 임계치화할 수도 있거나, 계수할 수도 있거나 또는 빈화할 수도 있다.
도 4a 및 도 4b는, 각각, 본 발명의 다른 예시적인 특정 실시형태에 따른, 전자 센서(예를 들면, 도 3a를 참조로 상기에서 설명된 센서(310))의 단순화된 픽셀(400)을 도시하는 분해 투시도 및 조립 투시도이다. 상기에서 설명되는 바와 마찬가지로, 픽셀(400)은 대략 200 ㎛와 250 ㎛ 사이의 사이즈(공칭 측면 치수)를 갖는 것이 바람직하다.
도 4a를 참조하면, 상기에서 언급되는 픽셀 피쳐와 마찬가지로, 픽셀(400)은 p 타입 전자 감응 층(457A), p 타입 전자 감응 층(457A) 위에 배치되는 n 타입 매립 채널 층(455), n 타입 매립 채널 층(455)에 형성되는 n+ 부유 확산부(FD), 증폭기(410), p 타입 전자 감응 층(457A) 아래에 배치되는 옵션적인 순수한 붕소 층(460)을 포함한다.
매립 채널 층(455) 및 전자 감응 층(457A)은, 매립 채널 층(455)의 상부 크기가 에피택셜 실리콘 층(457)의 상부(제1) 표면(457-S1)과 일치하도록(상부(제1) 표면(457-S1)을 형성하도록), 그리고 전자 감응 층(457A)이 매립 채널 층(455)과 에피택셜 실리콘 층(457)의 하부(전자 감응) 표면(457-S2) 사이에 배치되는 에피택셜 실리콘 층(457)의 일부를 포함하도록, 에피택셜 실리콘 층(457)에 배치된다. 에피택셜 실리콘 층(457)은 약 10 ㎛와 100 ㎛ 사이의 두께를 갖는 것이 바람직하고, 저항도가, 하나의 실시형태에서, 약 10 과 2000 Ω cm 사이에 있도록 약하게 p 도핑된다. 더 두꺼운 에피 층은 더 강한 기계적 강도를 제공하지만, 더 많은 암전류를 생성할 수도 있다. 실리콘의 벌크에서 완전히 공핍된 상태를 유지하기 위해, 20 ㎛ 또는 30 ㎛보다 더 두꺼운 층에 대해 더 낮은 도핑 레벨(더 높은 저항도)이 필요로 될 수도 있다. 너무 낮은 도핑 레벨은, 그것이 더 높은 암전류로 이어질 것이기 때문에 바람직하지 않다.
매립 채널 층(455)은, 공지의 기술을 사용하여 확산되는 n 타입 도핑에 의해 에피택셜 실리콘 층(457)의 상부면(457-S1) 아래에 생성된다. 매립 채널 층(455)의 도핑 농도는, 에피택셜 실리콘 층(457)의 도핑 농도보다 10의 몇 승 배 더 큰 크기의 정도여야 하며, 따라서 에피택셜 실리콘 층(457)은 동작 동안 완전히 공핍된다. 하나의 바람직한 실시형태에서, 매립 채널 층(455)에서의 n 타입 도펀트의 농도는 약 1016과 5×1016 cm-3 사이에 있다.
부유 확산부(FD)는, 입사하는 후방 산란된 또는 이차 전자에 응답하여 픽셀(400)에서 생성되는 전자를 수집하도록 구성되는 매립 채널 층(455)에 배치되는 상대적으로 작은 n+ 도핑 영역을 포함한다. 하나의 바람직한 실시형태에서, 부유 확산부(FD)는 약 1 ㎛와 5 ㎛ 사이의 공칭 측면 사이즈를 가지며, 부유 확산부(FD)에서의 n 타입 도펀트의 농도는 약 1019와 1021 cm-3 사이에 있다. 공지의 기술을 사용하여 부유 확산부(FD)에 대해, 저장된 전하를 증폭기(410)로 송신하기 위한 연결이 만들어진다.
순수한 붕소 층(460)은, 에피택셜 실리콘 층(457)의 이면 또는 하부 표면(457-S2) 상에 배치되는 것이 바람직하다. 붕소 층(460)은 약 2 nm와 10 nm 사이의 두께, 예컨대 약 5 nm의 두께인 것이 바람직하다. 미국 특허 출원 제13/792,166(상기에서 인용됨)에서 설명되는 바와 같이, 붕소 퇴적 프로세스 동안, 약간의 붕소는 수 nm 에피택셜 실리콘 층(457) 안으로 확산하여, 순수한 붕소 층(460)에 인접한 얇고 아주 강하게 도핑된 p+ 층을 형성한다. 이 p+ 층은 센서의 최적의 동작을 위해 중요하다. 이 p+ 층은, 전자를 매립 채널(455)을 향해 구동하는, 에피택셜 실리콘 층(457)의 이면으로부터의 암전류를 감소시키는, 그리고 실리콘 표면의 도전성을 증가시켜, 높은 입사 전자 전류뿐만 아니라 낮은 전류에서도 센서가 기능하는 것을 허용하는 전기장을 생성한다. 하나의 실시형태에서, 순수한 붕소 층(460)의 퇴적 동안, 추가적인 붕소가 실리콘 안으로 확산하도록 허용된다. 이것은 여러 방법 중 하나에 의해 행해질 수 있다. 하나의 예시적인 방법에서, 최종 소망하는 두께보다 더 두꺼운 붕소의 층이 퇴적되고(예를 들면, 5 nm의 최종 두께가 필요로 되는 경우 6 nm 내지 8 nm의 층이 퇴적될 수도 있다), 그 다음, 센서를 퇴적 온도 또는 (예컨대 약 800℃와 950℃ 사이의) 더 높은 온도에서 수 분 동안 유지하는 것에 의해 붕소가 실리콘 에피택셜 층(457) 안으로 확산하도록 허용된다. 다른 예시적인 실시형태에서, 수 nm 두께의 층의 붕소가 실리콘 상에 퇴적될 수도 있고, 그 다음, 붕소는 퇴적 온도 또는 더 높은 온도에서 구동될 수도 있고, 그 다음 최종 소망하는 두께의(예컨대 5 nm) 붕소가 퇴적될 수도 있다.
본 실시형태의 양태에 따르면, 증폭기(410)는, 상부면(457-S1)으로부터 전자 감응 층(457A) 안으로 수직으로 연장하는, 그리고 픽셀의 중앙 영역(C)에 인접한 지점으로부터 바깥 쪽을 향해(즉, n 타입 매립 채널 층(455)의 주변 외부 에지(455-OPE)를 향해) 연장하는 길이가 긴 p 웰 영역(459)에 형성되거나 또는 p 웰 영역(459) 위에 형성된다. p 웰 영역(459)은 설명의 목적을 위해 도 4a에서 실리콘 에피택셜 층(457)과 분리되어 도시되지만, 실제로는, 실리콘 에피택셜 층(457)의 p 타입 도핑 영역을 포함한다는 것을 유의한다. 대안적인 실시형태에서, p 웰(459)은, 픽셀(400)의 정사각형 형상의 주변 경계 내에 완전히 포함되거나, 또는 주변 경계를 지나 (예를 들면, 인접 픽셀 안으로) 연장한다. 하나의 실시형태에서, p 웰(459)은, 실리콘 에피택셜 층(457)의 도펀트 농도보다 실질적으로 더 높은 농도로 붕소를 주입하는 것에 의해 형성되고, 그 다음 증폭기(410)의 다양한 트랜지스터의 n 타입의 채널 영역(412)이 p 웰(459) 안에 형성되고, 이에 의해, p 웰(459)은 전자가 에피택셜 실리콘 층으로부터 채널 영역(412) 안으로 바로 이주하는 것을 방지하도록 기능한다. 하나의 실시형태에서, p 웰은, 전자가 에피택셜 실리콘 층으로부터 부유 확산부로 바로 이주하는 것을 방지하기 위해 (도 7을 참조로 하기에서 논의되는) 픽셀의 리셋 트랜지스터의 채널 영역 및 부유 확산부 아래에서 연장한다.
도 4a에서 나타내어지는 바와 같이, 하나 이상의 유전체 층(454)은 매립 채널 위에 놓인다. 유전체 층(454)은 단일의 실리콘 이산화물 층 또는 실리콘 이산화물 층의 상부 상의 실리콘 질화물 층 또는 실리콘 이산화물 층의 상부 상의 실리콘 질화물 층의 상부 상의 실리콘 산화물 층을 포함할 수도 있다. 개개의 층의 두께는 약 20 nm와 50 nm 사이에 있을 수도 있다.
다른 양태에 따르면, 픽셀(400)은, 유전체 층(들)(454) 상에 배치되며 상부면(457-S1)의 대부분을 커버하도록 구성되는 하나 이상의 다결정 또는 비정질 실리콘 게이트 구조물(470)를 포함하는 저항성 게이트(451)를 더 포함한다. 도 4a에서 나타내어지는 바와 같이, 저항성 게이트(451)는, 픽셀(400)의 주변과 실질적으로 정렬되는(즉, 매립 채널 층(455)의 주변 에지(455-OPE)와 일반적으로 정렬되는) 외주 에지(외주 에지)(451-OPE)를 포함하고, 저항성 게이트(451)의 내주 에지(inner peripheral edge)(451-IPE)(즉, 게이트 구조물(470)의 내부 에지)가 (예를 들면, 도 4b에서 나타내어지는 바와 같은) 중앙 픽셀 영역(C)을 실질적으로 둘러싸도록 그리고 그 중앙 픽셀 영역(C)으로부터 횡방향으로 이격되도록, 중앙 개구(451-CO)를 정의한다. 하나의 실시형태에서, 게이트 구조물(470)은, 내주 에지(451-IPE)와 외주 에지(451-OPE) 사이에 감소하는 전위차가 인가될 때, 매립 채널 층(455)의 전자를, 도 5a 및 도 5b를 참조로 하기에서 설명되는 방식으로, 픽셀의 중앙 영역(C)을 향해 편향시키는(bias) 관련된 전기장을 저항성 게이트(451)가 생성하도록, 상대적으로 약한 도핑 레벨을 갖는(예를 들면, cm 당 약 30Ω보다 상대적으로 더 큰 저항도를 갖는) 다결정 실리콘을 포함한다. 픽셀(400)의 모든 주변 측면 영역으로부터의 전자가 부유 확산부(FD)에 의한 수집을 위해 중앙 영역(C)을 향해 편향되도록 저항성 게이트(451)를 동작시키는 것을 용이하게 하기 위해, 저항성 게이트(451)는 또한, 외주 에지(451-OPE) 및 내주 에지(451-IPE)를 따라 이들에 인접하게 구조물(470) 상에 각각 배치되는 길이가 긴 컨덕터(예를 들면, 금속 와이어)(471 및 472)를 포함한다. 하기에서 설명되는 바와 같이, 길이가 긴 컨덕터(472)에 대한 음의 전위, 예컨대 -5V의 전압이 길이가 긴 컨덕터(471)에 인가된다. 컨덕터(471과 472) 사이의 결과적으로 나타나는 전위차는, 매립 채널(도 4b 참조)의 전자를 부유 확산부(FD)를 향해 구동하는 게이트 구조물(470)에서(즉, 내주 에지(451-IPE)와 외주 에지(451-OPE) 사이에서) 실질적으로 방사 방향의 감소하는 전위를 생성한다. 게이트 구조물(470)에 대한 추가적인 연결은, 컨덕터(471과 472) 사이에서 제공될 수도 있고 저항성 게이트(451)에서의 전위 그래디언트를 수정하기 위해 컨덕터(471 및 472)에 인가되는 전위에 중간인 전위에서 유지된다. 저항성 게이트(451)의 조성에 관한 추가적인 상세는, 2007년 5월 25일자로 Armstrong 등에 의해 출원된 발명의 명칭이 "Inspection System Using Backside Illuminated Linear Sensor"인 미국 특허 출원 제11/805,907호에서 발견될 수 있다. 이 특허 출원은 참조에 의해 그 전체가 본원에 통합된다.
다른 양태에 따르면, 픽셀(400)은, 전자를 부유 확산부(FD) 상으로 더 구동하기 위해, 또는 전자가 부유 확산부(FD) 상에 수집/축적될 때를 제어하기 위해, 저항성 게이트(451)와 부유 확산부(FD) 사이에 배치되는 하나 이상의 옵션적인 추가적 게이트 구조물을 더 포함한다. 예를 들면, 픽셀(400)은, 유전체 층(454) 상에 그리고 저항성 게이트(451)의 내주 에지(451-IPE) 안쪽에 배치되는 C자 형상의 강하게 도핑된 다결정 게이트 구조물(453)를 포함한다. 저항성 게이트(451) 아래의 매립 채널 층(455)의 일부로부터 부유 확산부(FD)로의 효율적인 전하 전송을 제어하고 보장하기 위해, 일정한 또는 전환된 전압이 게이트 구조물(453)에 인가될 수도 있다. 도 5a 및 도 5b를 참조로 하기에서 설명되는 하나의 실시형태에서, 게이트 구조물(453)는, 리셋 동안 (하부 표면(457-S2) 또는 붕소 층(460)에 비해) 저전압, 예컨대 0V가 인가되고, 판독 동안 고전압, 예컨대 10V가 인가되는 합산 게이트(summing gate)로서 활용된다. 합산 게이트(453) 외에, 하나 이상의 추가 게이트, 예컨대 버퍼 게이트, 전송 게이트, 및 출력 게이트가, 저항성 게이트(451)와 부유 확산부(FD) 사이에 배치되는 관련된 추가적인 구조물에 의해 형성될 수도 있다. 이러한 게이트는 CCD 기술에서 널리 공지되어 있으며 이 전자 센서에서와 유사한 방식으로 동작될 수도 있다. 예를 들면, 『J.R. Janesick, "Scientific Charge-Coupled Devices", SPIE Press, 2001, pp 156-165』를 참조하라.
도 4b는 부분적으로 조립된 상태의 단순화된 픽셀(400)을 도시한다. 나타내어진 바와 같이, 픽셀(400)의 대부분(즉, 상부면(457-S1)의 대부분)은, 저항성 게이트(451)를 형성하는 비정질 실리콘 또는 폴리실리콘 게이트 구조물(470)에 의해 피복된다. p 웰 영역(459) 위의 노출된 영역(점선 박스에 의해 나타내어짐)은 예시적 목적을 위해 비어 있는 것으로 나타내어지지만, 실제로는, 리셋 트랜지스터(R) 및 증폭기(410)를 형성하는 트랜지스터와 관련되는 다양한 연결 구조물 및 게이트를 포함한다. 이들 구조물 및 게이트의 예시적인 레이아웃은, 도 7을 참조로 하기에서 제공된다. 하나의 실시형태(도시되지 않음)에서, 합산 게이트(453)는 저항성 게이트(451)의 내주 에지(451-IPE)와 중첩한다(즉, 저항성 게이트(451)의 내주 에지(451-IPE) 위로 연장하고 이들을 전기적으로 절연하기 위한 적절한 절연체에 의해 분리된다). 이 중첩된 배치는 두 개의 게이트 구조물 사이의 갭 아래의 실리콘에서 프린지 전기장(fringe electric field)을 방지한다. 이들 프린지 전기장은 전자를 매립 채널 안에 포획할 수 있거나 또는 전자가 예상치 않은 방향으로 이동하게 할 수 있다.
도 5a 및 도 5b는 예시적인 검출/판독 싸이클(동작) 동안의 픽셀(400)을 도시하는 단순화된 단면도인데, 여기서 도 5a는, 부유 확산부가 리셋 전압으로 리셋되는 동안의 또는 리셋 전압으로 리셋된 직후의(즉, OS400이 리셋 전압 레벨(VRST)와 동일하게 되는 동안의 또는 리셋 전압 레벨(VRST)와 동일하게 된 직후의) 시간 T0에서의 픽셀(400)을 묘사하고, 도 5b는, 출력 신호(OS400)이 상기에서 설명되는 방식으로 판독되는 때인(즉, OS400이 시간 T0와 T1 사이에 부유 확산부(FD) 상에 축적되는 전자의 수에 의해 결정되는 전압 레벨(VFD)과 동일하게 되는 때인) 후속하는 시간 T1에서의 픽셀(400)을 묘사한다. 도 5a 및 도 5b에서 도시되는 개개의 층은 일정 축척이 아니며, 그들을 더 명확하게 도시하기 위해 과장되어 있다는 것을 유의한다.
도 5a를 참조하면, 순수한 붕소 층(460)으로 코팅되는 이면은, 저항성 게이트의 외부 에지와 유사한 전위(예컨대 예에서 0V)에서 유지되는 것이 바람직하다. 붕소가 도전성이기 때문에 그리고 붕소 층(460) 바로 아래의 실리콘이 붕소로 강하게 도핑되기 때문에, 이면은, 하나, 또는 수 개의 위치에서 이면에 연결하는 것이 높은 입사 전류, 예컨대 약 10 내지 50 nA의 전류에서 센서의 동작을 위한 충분히 낮은 임피던스 경로를 제공하도록 충분히 전도성일 수도 있다. 이들 전위차에 의해 형성되는 전기장은, 순수 붕소 층(460)을 통해 센서 상에 입사하는 후방 산란된 또는 이차 전자에 의해 에피택셜 실리콘(전자 감응) 영역(457A)에서 생성되는 전자(예컨대 E460)를, 전자 상의 화살표에 의해 예시되는 바와 같이 매립 채널(455)을 향해 구동한다. 컨덕터(471 및 472)를 통해 픽셀(400)의 외부 에지와 게이트 구조물(470)의 내부 에지 사이의 저항성 게이트(451)에 전위차가 인가된다. 하나의 예에서, 도시되는 바와 같이, 컨덕터(471)를 통해 외부 에지에 0V가 인가되고, 컨덕터(472)를 통해 내부 에지에 5V가 인가된다. 게이트 구조물(470)에서의 결과적으로 나타나는 전위차는, 매립 채널(455)에 배치되는 전자(예컨대 E451)를 픽셀(400)의 중앙을 향해 구동하는(즉, 이들 전자가 부유 확산부(FD)를 향해 이동하게 하는) 전기장을 생성한다.
도 5a 및 도 5b에서 묘사되는 예에서, 합산 게이트(453)는 전자를 제어하여 부유 확산부(FD) 안으로 구동하도록 사용된다. 예를 들면, 도 5a에서 묘사되는 바와 같이, 부유 확산부(FD)로의 전자의 전송이 차단되게 되는 경우(예를 들면, 리셋 동안), 합산 게이트에 인가되는 전압은, 컨덕터(472)에 인가되는 것보다 상당히 더 낮고, 이에 의해, 전기장은 전자가 부유 확산부(FD)로 쉽사리 흐르는 것을 방지하고 (전자(E451)에 의해 나타내어지는 바와 같이) 전자가 472 아래의 매립 채널(455)에 축적되게 한다. 역으로, 도 5b에서 나타내어지는 바와 같이, (예를 들면, 판독 직전에) 전자가 부유 확산부(FD)로 전송되게 되는 경우, 합산 게이트(453)는 상대적으로 높은 양의 전위(컨덕터(472)에 인가되는 전압에 비해 상대적으로 높은 양의 전위, 예를 들면, 도시되는 바와 같이, 컨덕터(472)에 인가되는 5V에 비해 10V)를 수신하고, 컨덕터(472) 아래의 전자, 예컨대 E453이 부유 확산부(FD)를 향해 이동하게 한다. 부유 확산부(FD)가 커패시터로서 작용하기 때문에, 판독에서의 부유 확산부(FD) 상의 전압(VFD)은, 더 많은 전하(전자)가 축적되기 때문에, 더 음으로 된다. 작은 신호의 경우, 전압(VFD)에서의 변화는 축적된 전하에 비례하지만(즉, 부유 확산부(FD)의 커패시턴스는 실질적으로 일정하지만), 전하의 양이 증가함에 따라, 커패시턴스가 변하고 전압 증가는 더 이상 선형적이지 않다. 선형 체제(regime)에서의 동작이 일반적으로 선호되지만, 하나의 실시형태에서, 비선형 체제에서의 동작은 고 다이나믹 레인지 신호를 압축하기 위해 사용될 수도 있다. 부유 확산부(FD)의 커패시턴스가 작은 것에 감도(전하 대 전압 변환 비율) 및 속도가 의존하기 때문에, 부유 확산부(FD)를 실용적인 한 작게 유지하는 것 및 트랜지스터(M1)의 게이트에 대한 연결 및 리셋 트랜지스터의 채널을 비롯한 부유 확산부(FD)에 연결되는 구조물의 사이즈(그리고 따라서 커패시턴스)를 최소화하는 것이 일반적으로 바람직하다.
상기 예에서 인용되는 전압 값은 단지 예에 불과하다는 것을 유의한다. 상이한 값이 사용될 수도 있고, 최적은 값은, 센서의 소망하는 동작 속도, 하나 이상의 게이트의 지오메트리, 도핑 프로파일, 및 유전체 층(들)(454)의 두께를 포함하는 많은 요인에 의존할 수도 있다. 센서의 이면측(즉, 전자 감응 측)을 0V(전자 검출기가 그라운드 이외의 어떤 전위에서 부유하면 이 전압은 그라운드 전위와는 멀리 떨어져 있을 수도 있다는 것을 유의한다)로 정의하는 것이 통상적으로 편리하고, 컨덕터(471)는 바람직하게는 유사한 전위에 연결될 것이다는 것을 유의한다.
대안적인 실시형태에서, 각각의 픽셀의 다양한 게이트 상의 전압 및 리셋 트랜지스터를 전환하는 대신, 리셋 트랜지스터 및 다양한 게이트는, 에피택셜 실리콘(전자 감응) 영역(457A)에서 생성되는 전자가 부유 확산부(FD)로 연속적으로 흐를 수 있도록, 고정된 전위에 유지된다. 이 모드에서, 리셋 게이트(reset gate; RG)(도 3b) 상의 전압은, 리셋 트랜지스터(RT)가, "오프"(이것은 수백 ㏁ 또는 그 이상의 채널 저항에 대응한다) 또는 "온"(이것은 수 ㏀ 또는 그 이하의 채널 저항에 대응한다) 대신, 높은 저항의, 부분적으로는 도전성인 상태(예컨대 약 500 ㏀과 수 ㏁ 사이의 채널 저항)에 있게 하는 전압으로 유지되어야 한다.
이 실시형태에서, 저항성 게이트(451)의 내주 에지와 부유 확산부(FD) 사이의 게이트 또는 게이트들 각각은, 매립 채널(455)의 전자가 부유 확산부(FD)를 향해 구동되도록, 컨덕터(472)의 전압보다 모두 더 높은, 연속적으로 더 높은 전압으로 유지되어야 한다. 예를 들면, 컨덕터(472)가 5V의 전위에 있으면, 합산 게이트(453)는 6V의 전위에서 유지될 수 있을 것이다. 저항성 게이트(451)의 내주 에지와 합산 게이트(453) 사이에 다른 게이트(도시되지 않음)가 존재하면, 그 다른 게이트는, 예를 들면, 6V에서 유지될 수 있을 것이고 합산 게이트(453)는 7V에서 유지될 수 있을 것이다. 리셋 드레인(reset drain; RD)은, 부유 확산부(FD)를 모든 게이트에 비해 충분히 더 높은 전위에서 유지하여 매립 채널의 전자를 끌어 당기기 위해, 가장 안쪽의 게이트(예컨대 합산 게이트(453))보다 충분히 더 양의 전압으로 유지되어야 한다. 예를 들면, 리셋 드레인(RD)은 15V에서 유지될 수도 있을 것이다.
쉽게 이해되는 바와 같이, 리셋 트랜지스터(RT)의 채널 및 부유 확산부(FD)의 커패시턴스는, 전자가 부유 확산부(FD)에 도달한 이후, 부유 확산부(FD) 상의 전압이 리셋 드레인(RD) 전압으로 얼마나 빨리 다시 소멸하는지를 결정하는 RC 시상수를 형성한다. 예를 들면, 아날로그 디지털 변환기가 100 MHz에서(즉, 10 ns 마다 한 번) 각각의 픽셀을 샘플링하면, 대략 20 ns 또는 30 ns의 RC 시상수가 적절할 수도 있을 것이다. 이 예에서, 부유 확산부의 커패시턴스가 10 fF이면, 리셋 게이트(RG) 전압은, 약 25 ns의 시상수를 제공하기 위해 리셋 트랜지스터(RT)의 채널의 저항이 약 2.5㏁이도록, 설정되어야 한다.
이 실시형태는 본원에서 개시되는 센서에 의해 가능하게 되는데, 그 이유는 각각의 픽셀이 자기 자신의 아날로그 디지털 변환기로 연결되기 때문이다. 종래의 이차원 CCD 또는 CMOS 이미지 센서에서, 아날로그 디지털 변환기의 수가 픽셀의 수보다 더 적기 때문에, 전하는 저장된 다음 순차적으로 판독될 필요가 있다. 또한, 종래의 CMOS 이미지 센서는, 매립 채널 대신 표면 채널을 갖는 게이트 및 트랜지스터를 사용한다. 표면 채널은, 매립 채널과는 대조적으로, 노이즈를 생성하고 적은 전하를 손실 없이 전송할 수 없다.
도 6은, 부분 픽셀(400A)을 도시하는 단순화된 평면도이며, 특히, 본 발명의 예시적인 특정 실시형태에 따른, 부유 확산부(FD), 증폭기(410A) 및 픽셀(400A)에 의해 활용되는 리셋 트랜지스터(RT)를 포함하는 예시적인 레이아웃을 도시한다. 하나의 실시형태에서, 픽셀(400A)은 상기에서 설명되는 픽셀(400)과 실질적으로 동일하고(즉, 이 경우, 부유 확산부(FD)는 픽셀(400A)의 중앙 영역에 위치된다), 따라서 픽셀(400A)의 예시되지 않은 부분은 간략화를 위해 생략된다. 도 6에서, 도핑된 영역(예를 들면, 부유 확산부(FD))은 도트 타입의 음영 영역에 의해 나타내어지며, 도전성 구조물(예를 들면, 폴리실리콘 또는 금속)는 경사진 라인의 영역에 의해 나타내어지며, 수직 금속 비아는 "X" 심볼을 포함하는 박스에 의해 나타내어진다. 다양한 증폭기 폴리실리콘 또는 금속 구조물은 분리되며(즉, 연속적이지 않으며), 표준 기술을 사용하여 패턴화되고 상호 접속된다는 것을 유의한다. 이 예에서, 리셋 트랜지스터(RT)는 부유 확산부(FD) 바로 아래에 배치되고, 증폭기(410A)는, 도 3b를 참조로 상기에서 설명된 것과 유사한 방식으로 연결되고 기능하는 트랜지스터(M1, M2 및 M3)를 포함한다. 도 6에서 도시되는 구조물와 관련되는 추가적인 연결 및 비아는 명확화를 위해 생략된다.
도 6의 상부 부분을 참조하면, 부유 확산부(FD)는 p 웰 영역(459A)에 인접하게 배치되는데, p 웰 영역(459A)은 상기에서 설명된 방식으로 형성되고 증폭기(410A)의 트랜지스터(M1 내지 M3) 및 리셋 트랜지스터(RT)와 관련되는 다양한 n 타입 채널 영역을 포함한다. 예를 들면, 리셋 트랜지스터(RT)는, 부유 확산부(FD) 바로 아래에서 부유 확산부(FD)에 연결되는 p 웰 영역(459A)에 배치되고 리셋 전압(RD)을 수신하며, 리셋 게이트 신호(RG)에 의해 제어되는 게이트 구조물을 포함하는 n 타입 채널 영역(412ART)을 포함한다. 트랜지스터(M1)는, 리셋 트랜지스터(RT) 바로 아래의 p 웰 영역(459A)에 배치되며 부유 확산부(FD)에 연결되는 게이트 구조물, 시스템 전압(VOD)에 연결되는 드레인 구조물, 및 트랜지스터(M2)의 드레인 구조물 및 트랜지스터(M3)의 게이트 구조물에 연결되는 소스 구조물을 포함하는 N 타입 채널 영역(412AM1)을 포함한다. 트랜지스터(M2)는, 트랜지스터(M1) 바로 아래의 p 웰 영역(459A)에 배치되는 n 타입 채널 영역(412AM2)을 포함하고 그라운드에 연결되는 소스 구조물 및 게이트 구조물을 포함한다. 트랜지스터(M3)는, 트랜지스터(M2) 바로 아래의 p 웰 영역(459A)에 배치되며 시스템 전압(VOD)에 연결되는 드레인 구조물, 및 픽셀(400A)의 출력 신호(OS400A)를, 도 3c를 참조로 도시되고 설명되는 것과 유사한 배열의 금속 패드 또는 솔더 볼/범프(406)을 통해, 관련된 아날로그 디지털 변환기로 송신하도록 기능하는 소스 구조물을 포함하는 N 타입 채널 영역(412AM3)을 포함한다. OS에 대한 금속 패드는 픽셀(400A)의 중앙에서 멀리 떨어진 위치에 놓일 수도 있고, 하나의 실시형태에서, 하나, 또는 더 많은 인접 픽셀의 일부와 중첩할 수도 있다는 것을 유의한다.
하나의 실시형태에서, 리셋 트랜지스터(RT)는, 리셋 트랜지스터(RT)를 턴온하기에 충분히 양인 리셋 게이트 전압(RG)을 사용하여, 부유 확산부(FD)를 리셋 전압(RD)으로 방전하도록 제어된다. RD는, 다양한 픽셀 게이트(예를 들면, 도 4a 및 도 4b를 참조로 상기에서 설명된 저항성 게이트(451) 및 합산 게이트(453))에 인가되는 전압보다 더욱 양이어야 한다. 예를 들면, 합산 게이트(453)가 10V를 사용하여 제어되는 도 5b에서 도시되는 예를 참조하면, 리셋 드레인 전압(RD)은 약 15V와 20V 사이의 전압 값을 가질 수도 있을 것이다. 부유 확산부(FD)에 축적된 전자를 방전시키기 위해서는, 리셋 트랜지스터(RT)를 주기적으로 턴온시키는 것이 필요하다. 픽셀에 입사하는 입사 전자 전류가 작으면, 픽셀이 판독될 때마다 부유 확산부를 방전시킬(리셋할) 필요는 없을 수도 있다. 입사 전류가 높은 경우, 부유 확산부(FD)는 매 픽셀 클록 기간마다 리셋되는 것을 필요로 할 수도 있다.
도 7은, 본 발명의 다른 실시형태에 따라 정렬되는 부분적으로 단순화된 예시적인 센서(700)를 도시하며, 픽셀(740-1)의 p 웰 영역(759-1)이, 그렇지 않으면 인접 픽셀(740-2)에 의해 점유되는 공간 안으로 연장하고, 픽셀(740-1)에 의해 활용되는 적어도 하나의 제어 신호가 인접 픽셀(740-2) 위를 지나가는 신호 라인(719-21)에 연결되는 대안적인 레이아웃 패턴을 예시한다. 이 예에서 논의되는 p 웰 영역 및 신호 라인은, 각각, 도 4a 및 도 3a를 참조로 상기의 추가적인 상세에서 논의되는 p 웰 영역(459) 및 신호 라인(319)과 유사한 방식으로 형성되고 기능한다. 금속 라인 번들(719-1 및 719-2)은 모든 다른 구조물 위로 연장하고, 보로포스포실리케이트 글래스 층 또는 다른 절연성 재료에 의해 기저의 폴리실리콘 구조물(예를 들면, 저항성 게이트(770-1))로부터 분리되고, 금속 비아(도시되지 않음)를 통해 기저의 구조물에 연결된다는 것을 유의한다. 상기에서 논의되는 픽셀(740-1 및 740-2)의 여러 구조물은, 명확화 및 간략화를 위해, 도 7에서 생략되어 있다는 것을 또한 유의한다.
상기에서 언급되는 바와 같이, 각각의 픽셀에 저항성 게이트(및 상기에서 논의된, 합산 게이트(453)와 같은 임의의 추가적인 게이트)를 생성하기 위해 사용되는 게이트 비정질의 또는 다결정 게이트 구조물은, 중앙 영역(즉, 부유 확산부에 대한 액세스를 허용하는 중앙 영역) 및 p 웰이 형성되는 영역을 제외한 픽셀 영역을 본질적으로 완전히 피복한다. 도 4a 및 도 4b를 참조로 상기에서 설명되는 예에서, p 웰 영역(459)은 각각의 픽셀의 정사각형 형상의 경계 내에 완전히 배치되고, 따라서 저항성 및 합산 게이트는 픽셀(400)의 나머지 둘레 주위에서 완전히 연장한다. 그러나, 몇몇 경우에서, M3 증폭기 트랜지스터는, M3 증폭기 트랜지스터가 하부 픽셀 경계를 넘어 연장하게 하는 폭을 필요로 한다.
연장된 M3 트랜지스터 형상을 수용하기 위해, 센서(700)의 픽셀은 그들의 공간의 일부를 인접 픽셀과 공유하도록 구성된다. 구체적으로는, 자기 자신의 길이가 긴 p 웰 영역(759-1)과 픽셀 위(도시되지 않음)에서부터 아래쪽으로 연장하는 p 웰 영역(759-0)의 일부 둘 다에 대해 공간을 제공하기 위해, 픽셀(740-1)의 저항성 게이트 구조물(770-1)는 일반적으로 "H" 형상의 패턴으로 형성된다. 마찬가지로, 픽셀(740-2)의 저항성 게이트 구조물(770-2)는, p 웰(759-1)의 하부 부분 및 p 웰 영역(759-1)의 상부 부분을 수용하기 위해 동일한 "H" 형상의 패턴으로 형성된다.
상기에서 또한 논의되는 바와 같이, 센서(700)의 각각의 행은, 전체 행(row)을 따라 주변에 배치되는 제어 회로(도시되지 않음)로 연장하는 공통 신호 라인을 공유한다. 도 7에서 도시되는 경우에, 신호 라인 번들(719-1)은 픽셀(740-1)을 포함하는 행 위로 연장하고, 신호 라인 번들(719-2)은 픽셀(740-2)을 포함하는 행 위로 연장한다. 인접 픽셀로의 p 웰 영역의 연장으로 인해, 몇몇 경우에서, 인접 픽셀 위로 연장하는 신호 라인 번들로부터 신호 연결부를 제공하는 것이 효율적이게 된다. 예를 들면, 신호 라인(719-21)은 컨덕터(719-21A)를 통해, p 웰 영역(759-1)에 배치되는 트랜지스터 구조물(도시되지 않음)에 연결되고, 이에 의해 신호(예를 들면, 0V/그라운드)는 인접 픽셀(740-2) 위를 통과하는 신호 라인 번들(719-2)로부터 픽셀(740-1)로 제공된다. 마찬가지로, 신호 라인 번들(719-1)의 신호 라인(719-11)은, p 웰 영역(759-0)에 배치되는 트랜지스터 구조물(도시되지 않음)로 신호를 제공한다.
도 7은, 픽셀(740-1 및 740-2)에서의(즉, 각각의 픽셀 영역의 좌하쪽 1/4에서) 솔더 범프/볼(706-1 및 706-2)의 선호되는 배치를 또한 묘사한다. 픽셀(740-1 및 740-2)에서의 솔더 범프/볼(706-1 및 706-2)의 묘사된 사이즈는, 250 ㎛ 공칭 측면(예를 들면, 대각선) 픽셀 사이즈 및 표준 솔더 범프/볼에 대해 일반적으로 정확하다는 것을 유의한다. 상이한 사이즈의 픽셀 또는 상이한 사이즈의 솔더 볼 또는 범퍼를 갖는 대안적인 실시형태에서, 패드 및 픽셀의 상대적인 사이즈는 도 7에서 도시되는 것들과는 상당히 상이할 수 있다.
한 실시형태에서, 본원에서 설명되는 전자 검출기는 X 선을 또한 검출할 수도 있다. 샘플에 의해 방출되는 X 선이 충분한 에너지, 약 1 keV 또는 그 이상의 에너지를 가지면, X 선은, 전자 센서에 흡수되어 검출될 때 충분한 전자를 생성할 수도 있다.
본원에서 설명되는 시스템 및 방법은, 2013년 3월 18일자로 Jiang 등에 의해 출원된 발명의 명칭이 "Tilt-Imaging Scanning Electron Microscope"인 미국 공개 특허 출원 제2014/0151552호, 2013년 6월 7일자로 Neill 등에 의해 출원된 발명의 명칭이 "Auger Elemental Identification Algorithm"인 미국 공개 특허 출원 제2013/0341504호, 2011년 3월 17일자로 Shadman 등에 의해 출원된 발명이 명칭이 "Charged-particle energy analyzer"인 미국 공개 특허 출원 제2011/0168886호, 및 2009년 2월 16일자로 Abbott 등에 의해 출원된 발명의 명칭이 "Use of design information and defect image information in defect classification"인 미국 공개 특허 출원 제2010/0208979에서 설명되는 시스템 및 방법 중 임의의 것과 함께 사용될 수도 있다. 모든 이들 출원은 참조에 의해 본원에 통합된다.
상기에서 설명되는 본 발명의 구조물 및 방법의 다양한 실시형태는 본 발명의 원리만을 예시하는 것이며 설명되는 특정한 실시형태로 본 발명의 범위를 제한하도록 의도되지는 않는다. 예를 들면, 픽셀 내의 구조물의 사이즈, 형상 및 레이아웃은 본원에서 도시되는 것들과는 상당히 상이할 수도 있다. 단일 픽셀의 증폭기는, 예를 들면, 하나, 둘 또는 세 개의 스테이지를 포함할 수도 있다. 부유 확산부로의 전하의 전송을 제어하기 위해, 더 많은, 또는 더 적은 게이트가 사용될 수도 있다. 전자 검출기 내의 ASIC은, 검출기로부터의 신호를 프로세싱하기 위한 또는 분석하기 위한 알고리즘을 구현하기 위해 FPGA 또는 디지털 신호 프로세서를 더 포함할 수도 있다. ASIC은 또한, 데이터를 이미지 프로세싱 컴퓨터로 전송하기 위한 및/또는 커맨드를 수신하기 위한, 직렬 송신기 회로 및/또는 직렬 수신기 회로를 포함할 수도 있다.
따라서, 본원에서 설명되는 주사 전자 현미경, 센서 및 방법은, 도시되고 설명되는 특정한 실시형태로 제한되도록 의도되는 것이 아니라, 본원에서 개시되는 원리 및 신규의 피쳐와 부합하는 최광의의 범위를 부여받도록 의도된다.

Claims (35)

  1. 주사 전자 현미경(scanning electron microscope; SEM)에 있어서,
    일차 전자 빔을 생성하도록 구성되는 전자 소스;
    상기 일차 전자 빔을 집속(focus)하도록, 그리고 상기 일차 전자 빔을 샘플의 영역 위로 주사하도록 구성되는 전자 광학 시스템;
    상기 일차 전자 빔에 응답하여 상기 샘플로부터 방출되는 또는 산란되는 입사 전자를 검출하도록, 그리고 상기 검출된 입사 전자에 따라 제1 이미지 데이터 신호를 생성하도록 구성되는 제1 고상(solid state) 검출기;
    상기 제1 고상 검출기로부터 수신되는 상기 제1 이미지 데이터 신호에 따라 상기 샘플의 영역의 이미지를 생성하도록 구성되는 컴퓨터
    를 포함하고,
    상기 제1 고상 검출기는 전자 센서를 포함하고, 상기 전자 센서는:
    p 타입 전자 감응 층의 제1 표면을 통해 상기 p 타입 전자 감응 층에 진입하는 각각의 상기 입사 전자에 응답하여 복수의 전자를 생성하도록 구성되는 상기 p 타입 전자 감응 층;
    상기 p 타입 전자 감응 층의 제2 표면 상에 배치되며, 상기 p 타입 전자 감응 층에 의해 생성된 상기 복수의 전자의 적어도 일부를 수집하도록 구성되는 n 타입 매립 채널 층;
    상기 n 타입 매립 채널 층에 배치되며, n+ 부유 확산부(floating diffusion)의 전압이 상기 n+ 부유 확산부 상에 축적된 상기 전자의 수에 비례하여 변하도록 상기 n 타입 매립 채널 층에 의해 수집된 상기 전자의 적어도 일부를 축적하도록 구성되는 상기 n+ 부유 확산부; 및
    상기 n+ 부유 확산부의 전압에 따라 출력 신호를 생성하도록 구성되는 증폭기
    를 포함하며,
    상기 p 타입 전자 감응 층, 상기 n 타입 매립 채널 층, 상기 n+ 부유 확산부 및 상기 증폭기는 단일의 일체형 반도체 구조물 상에 배치되는 것인, 주사 전자 현미경.
  2. 제1항에 있어서,
    상기 전자 센서는, 상기 입사 전자가 상기 p 타입 전자 감응 층에 진입하기 이전에 순수한 붕소 층을 통과하도록, 상기 p 타입 전자 감응 층의 상기 제1 표면 상에 배치되는 상기 순수한 붕소 층을 더 포함하는 것인, 주사 전자 현미경.
  3. 제1항에 있어서,
    상기 제1 고상 검출기는, 상기 입사 전자가 후방 산란된 전자를 포함하도록 위치설정되고(positioned), 상기 제1 고상 검출기는 상기 제1 이미지 데이터 신호를 생성하기 위해 상기 출력 신호를 디지털화하기 위한 제1 아날로그 디지털 변환기를 포함하고,
    상기 SEM은, 상기 일차 전자 빔에 응답하여 상기 샘플로부터 방출되는 이차 전자를 검출하도록 구성된 제2 전자 센서를 포함하는 제2 고상 검출기, 및 제2 이미지 데이터 신호를 생성하는 제2 아날로그 디지털 변환기를 더 포함하고,
    상기 컴퓨터는 또한, 상기 제2 고상 검출기로부터 상기 제2 이미지 데이터 신호를 수신하도록, 그리고 상기 제1 이미지 데이터 신호 및 상기 제2 이미지 데이터 신호로부터 상기 샘플의 영역의 이미지를 생성하도록 구성되는 것인, 주사 전자 현미경.
  4. 제3항에 있어서,
    상기 제1 고상 검출기는, 상기 입사 전자에 응답하여 생성된 상기 출력 신호의 전압 레벨에 대응하는 디지털 데이터 값을 가진 상기 제1 이미지 데이터 신호를 생성하도록 구성되는 신호 프로세싱 회로를 더 포함하고, 상기 제1 이미지 데이터 신호는 상기 입사 전자의 에너지를 나타내는 것인, 주사 전자 현미경.
  5. 제4항에 있어서,
    상기 컴퓨터는 또한, 상기 제2 고상 검출기에 의해 생성되는 상기 제2 이미지 데이터 신호 및 상기 제1 고상 검출기에 의해 검출되는 상기 입사 전자의 에너지에 기초하여 상기 샘플의 영역에 위치되는 결함의 존재 및 결함의 타입 중 적어도 하나를 결정하도록 구성되는 것인, 주사 전자 현미경.
  6. 제4항에 있어서,
    상기 제1 고상 검출기 및 상기 제2 고상 검출기 중 적어도 하나는, 상기 단일의 일체형 반도체 구조물 상의 어레이에 배치되는 복수의 픽셀을 포함하고, 상기 복수의 픽셀의 각각의 픽셀은, 연관된 상기 p 타입 전자 감응 층, 연관된 상기 n 타입 매립 채널 층, 연관된 상기 n+ 부유 확산부 및 연관된 상기 증폭기를 포함하고, 각각의 상기 픽셀은 250 ㎛ 이하의 공칭 측면 사이즈 치수를 갖는 것인, 주사 전자 현미경.
  7. 제5항에 있어서,
    패턴화되지 않은 반도체 웨이퍼, 패턴화된 반도체 웨이퍼, 레티클 및 포토마스크 중 하나를 포함하는 샘플 타입을 가진 상기 샘플을 지지하도록 구성되는 스테이지를 더 포함하고, 상기 스테이지는 또한 검사 동안 상기 샘플을 위치설정하도록 구성되는 것인, 주사 전자 현미경.
  8. 다중 픽셀 전자 검출기에 있어서,
    적어도 하나의 실리콘 구조물 상에 제조되는 전자 감응 픽셀의 어레이 ― 각각의 전자 감응 픽셀은:
    전자 감응 표면을 통해 p 타입 전자 감응 영역에 진입하는 입사 전자에 응답하여 복수의 전자를 생성하도록 구성되는 상기 p 타입 전자 감응 영역,
    상기 p 타입 전자 감응 영역에 의해 생성되는 복수의 전자의 적어도 일부를 수집하도록 구성되는 부유 확산부,
    상기 p 타입 전자 감응 영역 상에 배치되며 상기 p 타입 전자 감응 영역에 의해 생성되는 상기 복수의 전자의 적어도 일부를 상기 부유 확산부로 전송하도록 구성되는 n 타입 매립 채널 층, 및
    상기 적어도 하나의 실리콘 구조물 상에 배치되며 상기 부유 확산부 상에 수집된 상기 복수의 전자의 수에 의해 결정되는 레벨을 갖는 출력 신호를 생성하도록 구성되는 증폭기
    를 포함함 ― ; 및
    상기 적어도 하나의 실리콘 구조물 상에 제조되는 복수의 아날로그 디지털 변환기 ― 상기 복수의 아날로그 디지털 변환기의 각각은 상기 전자 감응 픽셀의 어레이의 연관된 전자 감응 픽셀에 의해 생성되는 연관된 출력 신호를 수신하도록 동작 가능하게 커플링됨 ―
    를 포함하는, 다중 픽셀 전자 검출기.
  9. 제8항에 있어서,
    상기 적어도 하나의 실리콘 구조물의 전자 감응 표면 상에 배치되는 순수한 붕소 코팅을 더 포함하는, 다중 픽셀 전자 검출기.
  10. 제8항에 있어서,
    각각의 상기 전자 감응 픽셀의 상기 부유 확산부는 각각의 상기 전자 감응 픽셀의 중앙 영역에 위치되고,
    각각의 상기 전자 감응 픽셀은 250 ㎛ 이하의 공칭 측면 사이즈 치수를 갖는 것인, 다중 픽셀 전자 검출기.
  11. 제8항에 있어서,
    상기 전자 감응 픽셀의 어레이는 제1 실리콘 구조물 상에 제조되고, 상기 복수의 아날로그 디지털 변환기는 제2 실리콘 구조물 상에 제조되고,
    각각의 상기 전자 감응 픽셀은 연관된 솔더 볼을 통해 연관된 상기 아날로그 디지털 변환기에 전기적으로 그리고 기계적으로 연결되는 것인, 다중 픽셀 전자 검출기.
  12. 제11항에 있어서,
    상기 제1 실리콘 구조물 및 상기 제2 실리콘 구조물 중 적어도 하나에 전기적으로 그리고 기계적으로 연결된 기판을 더 포함하는, 다중 픽셀 전자 검출기.
  13. 제8항에 있어서,
    상기 다중 픽셀 전자 검출기는, 센서 회로, 광섬유 송신기 및 직렬 송신기로부터 송신되는 이미지 데이터에 기초하여 입사 전자의 에너지를 결정하도록 구성되는 하나의 프로세서를 더 포함하는, 다중 픽셀 전자 검출기.
  14. 제8항에 있어서,
    각각의 상기 전자 감응 픽셀의 상기 부유 확산부는 각각의 상기 전자 감응 픽셀의 중앙 영역에 위치되고,
    각각의 상기 전자 감응 픽셀은 적어도 하나의 다결정 실리콘 구조물을 포함하는 저항성 게이트를 더 포함하고, 상기 다결정 실리콘 구조물은 상기 n 타입 매립 채널 층의 상부면 위에 배치되고, 상기 다결정 실리콘 구조물의 외주(outer peripheral) 에지가 상기 n 타입 매립 채널 층의 외주 에지와 실질적으로 정렬되도록 구성되며, 상기 다결정 실리콘 구조물은 상기 다결정 실리콘 구조물의 내주(inner peripheral) 에지가 중앙 영역(C)을 실질적으로 둘러싸고 상기 중앙 영역(C)으로부터 이격되도록 중앙 개구를 정의하고,
    상기 다중 픽셀 전자 검출기는, 상기 n 타입 매립 채널 층에서, 상기 부유 확산부를 향한 상기 n 타입 매립 채널 층 내의 전자의 움직임을 야기하는 제1 전기장을 상기 저항성 게이트가 생성하도록, 상기 다결정 실리콘 구조물의 상기 내주 에지와 상기 외주 에지 사이에 전위차를 생성하도록 구성되는 제어 회로를 더 포함하는, 다중 픽셀 전자 검출기.
  15. 제14항에 있어서,
    각각의 상기 전자 감응 픽셀은, 상기 n 타입 매립 채널 층의 상기 상부면으로부터 상기 p 타입 전자 감응 영역 안으로 연장하고, 상기 중앙 영역의 주변으로부터 상기 n 타입 매립 채널 층의 외주 에지를 향해 연장하는 세장형(elongated) p 웰 영역을 더 포함하고,
    상기 증폭기는 상기 세장형 p 웰 영역에 배치되는 복수의 채널 영역을 포함하는 것인, 다중 픽셀 전자 검출기.
  16. 제15항에 있어서,
    각각의 상기 전자 감응 픽셀은, 상기 저항성 게이트의 상기 내주 에지 내부에 적어도 부분적으로 배치되는 제2 폴리실리콘 게이트 구조물을 더 포함하고, 적어도 하나의 상기 제2 폴리실리콘 게이트 구조물은 중앙 픽셀 영역으로부터 이격되는 내주 에지를 갖고,
    상기 제어 회로는 또한, 상기 제2 폴리실리콘 게이트 구조물이 상기 n 타입 매립 채널 층 내의 그리고 상기 제2 폴리실리콘 게이트 구조물 아래의 전자를 상기 부유 확산부 안으로 구동시키는 제2 전기장을 생성하게끔, 상기 제2 폴리실리콘 게이트 구조물에 제어 신호를 인가하도록 구성되는 것인, 다중 픽셀 전자 검출기.
  17. 제14항에 있어서,
    상기 제어 회로는 또한, 붕소 층이 상기 p 타입 전자 감응 영역에 배치되는 전자를 상기 매립 채널을 향해 구동시키는 제3 전기장을 생성하게끔, 상기 붕소 층에 고정 전위를 인가하도록 구성되는 것인, 다중 픽셀 전자 검출기.
  18. 전자 센서 픽셀에 있어서,
    에피택셜 실리콘 층 ― 상기 에피택셜 실리콘 층은:
    상기 에피택셜 실리콘 층의 제1 표면을 형성하는 n 타입 매립 채널 층;
    상기 에피택셜 실리콘 층의 반대편 제2 표면과 상기 n 타입 매립 채널 층 사이에 배치되는 p 타입 전자 감응 층; 및
    상기 전자 센서 픽셀의 중앙 영역에 인접하게 상기 n 타입 매립 채널 층에 배치되는 부유 확산부
    를 포함함 ― ; 및
    상기 제1 표면 위에 배치된 적어도 하나의 게이트 구조물을 포함하는 저항성 게이트 ― 상기 게이트 구조물은 상기 게이트 구조물의 외주 에지가 상기 n 타입 매립 채널 층의 외주 에지와 실질적으로 정렬되도록 구성되고, 상기 게이트 구조물은 상기 게이트 구조물의 내주 에지가 상기 중앙 영역을 실질적으로 둘러싸고 상기 중앙 영역으로부터 이격되도록 중앙 개구를 정의함 ―
    를 포함하고,
    상기 n 타입 매립 채널 층 및 상기 p 타입 전자 감응 층은 상기 p 타입 전자 감응 층이 각각의 입사 전자에 응답하여 복수의 전자를 생성하도록, 그리고 상기 생성된 복수의 전자가 상기 n 타입 매립 채널 층 안으로 구동되도록 구성되고,
    상기 저항성 게이트는, 감소하는 전위차가 상기 게이트 구조물의 상기 외주 에지와 상기 내주 에지 사이에 인가될 때, 상기 저항성 게이트가 상기 부유 확산부를 향한 상기 n 타입 매립 채널 층 내의 전자의 움직임을 야기하는 제1 전기장을 생성하도록 구성되는 것인, 전자 센서 픽셀.
  19. 제18항에 있어서,
    상기 에피택셜 실리콘 층의 상기 제2 표면 상에 배치되는 붕소 층을 더 포함하는, 전자 센서 픽셀.
  20. 제18항에 있어서,
    상기 n 타입 매립 채널 층의 상부면으로부터 상기 p 타입 전자 감응 층 안으로 연장하는, 그리고 상기 중앙 영역의 주변으로부터 상기 n 타입 매립 채널 층의 주변 외부 에지를 향해 연장하는 세장형 p 웰 영역; 및
    상기 세장형 p 웰 영역에 배치되는 복수의 n 타입 채널 영역을 포함하는 증폭기 ― 상기 증폭기는 상기 부유 확산부에 동작 가능하게 연결되고 상기 부유 확산부로 전송되는 상기 생성된 복수의 전자의 수에 따라 출력 신호를 생성하도록 구성됨 ―
    를 더 포함하는, 전자 센서 픽셀.
  21. 제18항에 있어서,
    상기 제1 표면과 상기 저항성 게이트 사이에 배치되는 하나 이상의 유전체 층; 및
    상기 하나 이상의 유전체 층 상에 배치되며 상기 저항성 게이트의 상기 내주 에지 내부에 적어도 부분적으로 배치되는 적어도 하나의 제2 게이트 구조물
    을 더 포함하고,
    상기 저항성 게이트, 상기 제2 게이트 구조물 및 상기 부유 확산부는, 상기 감소하는 전위차가 상기 저항성 게이트에 인가되고 제어 신호가 상기 제2 게이트 구조물에 인가될 때, 상기 저항성 게이트에 의해 중앙 픽셀 영역을 향해 편향되는 상기 생성된 복수의 전자가 상기 부유 확산부 내로 구동되게끔, 상기 제2 게이트 구조물이 제2 전기장을 생성하도록 구성되는 것인, 전자 센서 픽셀.
  22. 샘플을 검사하는 방법에 있어서,
    마스터 클록 신호를 생성하는 단계;
    상기 마스터 클록 신호와 동기화된 빔 편향 주사를 생성하는 단계;
    상기 마스터 클록 신호와 동기화된 제1 픽셀 클록 신호를 생성하는 단계;
    일차 전자 빔을 생성하고, 상기 일차 전자 빔을 샘플 상에 집속시키는 단계;
    상기 일차 전자 빔을 상기 샘플의 영역 위로 주사하기 위해 상기 빔 편향 주사를 사용하는 단계;
    제1 다중 픽셀 고상 검출기에서 상기 샘플로부터 후방 산란된 전자를 수집하는 단계;
    상기 제1 픽셀 클록 신호의 각각의 기간에 상기 제1 다중 픽셀 고상 검출기의 각각의 픽셀에 의해 생성된 제1 출력 신호를 디지털화하는 것에 의해, 제1 디지털화된 신호를 생성하는 단계; 및
    상기 샘플의 영역에서 결함의 존재 또는 부재를 결정하기 위해 상기 제1 디지털화된 신호를 사용하는 단계
    를 포함하며,
    후방 산란된 전자를 수집하는 단계는, 상기 후방 산란된 전자로 하여금 상기 제1 다중 픽셀 고상 검출기의 전자 감응 표면 상의 순수한 붕소 층을 통과하게 하는 단계를 포함하고,
    상기 제1 다중 픽셀 고상 검출기의 각각의 상기 픽셀은 p 타입 전자 감응 층, 상기 p 타입 전자 감응 층 상에 배치된 n 타입 매립 채널 층, 상기 n 타입 매립 채널 층에 배치된 n+ 부유 확산부 및 상기 n+ 부유 확산부에 커플링된 증폭기를 포함하는 것인, 샘플을 검사하는 방법.
  23. 제22항에 있어서,
    상기 마스터 클록 신호와 동기화된 제2 픽셀 클록 신호를 생성하는 단계;
    제2 다중 픽셀 고상 검출기에서 상기 샘플로부터 이차 전자를 수집하는 단계;
    상기 제2 픽셀 클록 신호의 각각의 기간에 상기 제2 다중 픽셀 고상 검출기의 각각의 픽셀에 의해 생성된 제2 출력 신호를 디지털화하는 것에 의해, 제2 디지털화된 신호를 생성하는 단계; 및
    상기 샘플의 영역에서 결함의 존재 또는 부재를 결정하기 위하여 상기 제1 디지털화된 신호 및 상기 제2 디지털화된 신호를 사용하는 단계
    를 더 포함하는, 샘플을 검사하는 방법.
  24. 제23항에 있어서,
    상기 이차 전자를 수집하는 단계는, 상기 이차 전자로 하여금 상기 제2 다중 픽셀 고상 검출기의 전자 감응 표면 상에 형성된 제2 순수한 붕소 층을 통과하게 하는 단계를 포함하는 것인, 샘플을 검사하는 방법.
  25. 제24항에 있어서,
    상기 제1 픽셀 클록 신호 및 상기 제2 픽셀 클록 신호는 동일한 주파수로 생성되는 것인, 샘플을 검사하는 방법.
  26. 제22항에 있어서,
    상기 제1 디지털화된 신호로부터의 후방 산란된 전자의 에너지를 결정하는 단계를 더 포함하는, 샘플을 검사하는 방법.
  27. 제26항에 있어서,
    상기 샘플의 영역에서의 상기 결함의 타입 또는 재료를 결정하는 단계를 더 포함하는, 샘플을 검사하는 방법.
  28. 제22항에 있어서,
    상기 일차 전자 빔을 생성하고 집속시키는 단계는, 상기 일차 전자 빔을 패턴화되지 않은 반도체 웨이퍼, 패턴화된 반도체 웨이퍼, 레티클 및 포토마스크 중 하나로 지향시키는 단계를 포함하는 것인, 샘플을 검사하는 방법.
  29. 샘플을 검사하는 방법에 있어서,
    일차 전자 빔을 생성하고, 상기 일차 전자 빔을 샘플 상에 집속시키는 단계;
    제1 다중 픽셀 고상 검출기에서 상기 샘플로부터 후방 산란된 전자를 수집하는 단계;
    상기 제1 다중 픽셀 고상 검출기의 각각의 픽셀에 의해 생성된 출력 신호를 디지털화하는 것에 의해, 제1 디지털화된 신호를 생성하는 단계; 및
    상기 샘플의 영역에서 결함의 존재 또는 부재를 결정하기 위해 상기 제1 디지털화된 신호를 사용하는 단계
    를 포함하며,
    상기 제1 다중 픽셀 고상 검출기의 각각의 상기 픽셀은:
    p 타입 전자 감응 층의 제1 표면을 통해 상기 p 타입 전자 감응 층에 진입하는 각각의 입사 전자에 응답하여 복수의 전자를 생성하도록 구성되는 상기 p 타입 전자 감응 층;
    상기 p 타입 전자 감응 층의 제2 표면 상에 배치되며, 상기 p 타입 전자 감응 층에 의해 생성된 상기 복수의 전자의 적어도 일부를 수집하도록 구성되는 n 타입 매립 채널 층;
    상기 n 타입 매립 채널 층에 배치되며, n+ 부유 확산부의 전압이 상기 n+ 부유 확산부 상에 축적된 상기 전자의 수에 비례하여 변하도록 상기 n 타입 매립 채널 층에 의해 수집된 상기 전자의 적어도 일부를 축적하도록 구성되는 상기 n+ 부유 확산부; 및
    상기 n+ 부유 확산부의 전압에 따라 상기 출력 신호를 생성하도록 구성되는 증폭기
    를 포함하는 것인, 샘플을 검사하는 방법.
  30. 제29항에 있어서,
    상기 후방 산란된 전자를 수집하는 단계는, 상기 후방 산란된 전자로 하여금 상기 제1 다중 픽셀 고상 검출기의 전자 감응 표면 상의 순수한 붕소 층을 통과하게 하는 단계를 포함하는 것인, 샘플을 검사하는 방법.
  31. 제29항에 있어서,
    제2 다중 픽셀 고상 검출기를 사용하여 상기 샘플로부터 이차 전자를 수집하는 단계;
    상기 제2 다중 픽셀 고상 검출기의 각각의 픽셀에 의해 생성된 제2 출력 신호를 디지털화하는 것에 의해, 제2 디지털화된 신호를 생성하는 단계; 및
    상기 샘플에서 결함의 존재 또는 부재를 결정하기 위하여 상기 제1 디지털화된 신호 및 상기 제2 디지털화된 신호를 사용하는 단계
    를 더 포함하는, 샘플을 검사하는 방법.
  32. 제31항에 있어서,
    상기 이차 전자를 수집하는 단계는, 상기 이차 전자로 하여금 상기 제2 다중 픽셀 고상 검출기의 전자 감응 표면 상에 형성된 제2 순수한 붕소 층을 통과하게 하는 단계를 포함하는 것인, 샘플을 검사하는 방법.
  33. 제29항에 있어서,
    상기 제1 디지털화된 신호로부터의 후방 산란된 전자의 에너지를 결정하는 단계를 더 포함하는, 샘플을 검사하는 방법.
  34. 제33항에 있어서,
    상기 샘플에서의 상기 결함의 타입 또는 재료를 결정하는 단계를 더 포함하는, 샘플을 검사하는 방법.
  35. 제29항에 있어서,
    상기 제1 디지털화된 신호를 생성하는 단계는 복수의 아날로그 디지털 변환기를 이용하는 단계를 포함하고, 상기 복수의 아날로그 디지털 변환기 각각은 상기 제1 다중 픽셀 고상 검출기의 연관된 픽셀에 의해 생성된 연관된 상기 출력 신호를 수신하도록 동작 가능하게 커플링되는 것인, 샘플을 검사하는 방법.
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