TWI623039B - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明的一個實施例是一種半導體裝置，包括：氧化物半導體膜，該氧化物半導體膜包括第一區域和隔著第一區域對置的一對第二區域；設置在氧化物半導體膜上的閘極絕緣膜；以及設置在閘極絕緣膜上且重疊於第一區域的第一電極，其中，第一區域為具有c軸配向的結晶部的非單晶的氧化物半導體區，並且，一對第二區域為包含摻雜物且具有多個結晶部的氧化物半導體區。

Description

半導體裝置及其製造方法
所公開的本發明係關於一種使用氧化物半導體的半導體裝置。
注意，在本說明書中，半導體裝置是指能夠利用半導體特性而發揮作用的所有裝置。本說明書中的電晶體是半導體裝置，包括該電晶體的電光裝置、半導體電路以及電子裝置都包括在半導體裝置中。
用於以液晶顯示裝置或發光顯示裝置為代表的大部分的平板顯示器的電晶體由形成在玻璃基板上的非晶矽、單晶矽或多晶矽等矽半導體構成。此外，使用該矽半導體的電晶體還被用於積體電路(IC)等。
將呈現半導體特性的金屬氧化物用於電晶體代替上述矽半導體的技術受到矚目。注意，在本說明書中，將呈現半導體特性的金屬氧化物稱為“氧化物半導體”。
例如，已經公開了一種作為氧化物半導體使用Zn-O類的金屬氧化物、In-Ga-Zn-O類的金屬氧化物製造電晶 體，將該電晶體用於顯示裝置的像素的切換元件等的技術(參照專利文獻1及專利文獻2)。
另外，已經公開了在使用氧化物半導體的電晶體中，藉由在源極區及汲極區與源極電極及汲極電極之間作為緩衝層設置含氮的導電性高的氧化物半導體，來降低氧化物半導體與源極電極及汲極電極之間的接觸電阻的技術(參照專利文獻3)。
此外，已經公開了在包括氧化物半導體的頂閘極結構的電晶體中，自對準地形成通道形成區、源極區以及汲極區的技術(參照非專利文獻1)。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
[專利文獻3]日本專利申請公開第2010-135774號公報
[非專利文獻1]Jae Chul Park et al.,“High performance amorphous oxide thin film transistors with self-aligned top-gate structure”(具有自對準頂閘極結構的高性能的非晶氧化物薄膜電晶體)IEDM2009,pp191-194
為了提高使用電晶體的積體電路的整合度，需要進行電晶體的微型化。
一般而言，在使用矽半導體的電晶體的微型化中，通道長度過短的電晶體發生臨界電壓向負方向變動等電特性變動。抑制該現象是使用矽半導體的電晶體的微型化上的課題之一。
另外，已知使用氧化物半導體的電晶體與使用矽的電 晶體相比，室溫下的截止電流小，這可認為是因為因熱激發而產生的載子少，即載子密度小。另外，即使是使用載子密度小的材料的電晶體，當縮短其通道長度時，也會發生臨界電壓的變動等。
鑒於上述問題，本發明的一個實施例的目的是提供一種不容易發生由微型化引起的電特性變動的半導體裝置。
在使用氧化物半導體的電晶體中，為了抑制因該電晶體的微型化引起的電特性變動，在包括通道形成區的氧化物半導體膜中設置包含摻雜物的區域。詳細而言，在氧化物半導體膜中設置包含摻雜物的一對區域及通道形成區。由此緩和在該汲極區中產生而施加到該通道形成區的電場，所以可以減少臨界電壓的變動等通道長度的縮短所造成的影響。此外，在本說明書中，摻雜物是指添加到包括通道形成區的氧化物半導體膜中的元素及雜質的總稱。
此外，上述氧化物半導體膜為非單晶，詳細而言，其包含結晶部，其中在從垂直於該非單晶的ab面的方向看時具有三角形、六角形、正三角形或正六角形的原子排列，並且從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。此外，在本說明書中，將具有該結晶部的氧化物半導體稱為CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：c軸配向結晶氧化物半導體)。另外，藉由使該通道形成區包含CAAC- OS，可以抑制因可見光或紫外光的照射及熱或偏壓的施加引起的電晶體的電特性變動，從而可以提高半導體裝置的可靠性。
此外，上述包含摻雜物的區域由具有以多晶為主要成分的多個結晶部的氧化物半導體區構成。如此，藉由使上述包含摻雜物的區域包括具有多個結晶部的氧化物半導體區，可以抑制電晶體的電特性變動。
即，本發明的一個實施例是一種半導體裝置，該半導體裝置包括：氧化物半導體膜，該氧化物半導體膜包括第一區域和隔著第一區域對置的一對第二區域；設置在氧化物半導體膜上的閘極絕緣膜；以及設置在閘極絕緣膜上且重疊於第一區域的第一電極，其中，第一區域為具有c軸配向的結晶部的非單晶的氧化物半導體區，並且，一對第二區域為包含摻雜物且具有多個結晶部的氧化物半導體區。
另外，上述包含摻雜物的區域可以在具有多個結晶部的氧化物半導體區上設置有具有c軸配向的結晶部的非單晶的氧化物半導體區。
較佳的是，上述氧化物半導體膜含有選自In、Ga、Sn和Zn中的兩種以上的元素。
再者，上述半導體裝置具有電連接於一對第二區域的第二電極及第三電極。
藉由以第一電極為掩模穿過閘極絕緣膜添加摻雜物可以自對準地形成一對第二區域。一對第二區域至少用作源 極區及汲極區。藉由在通道形成區即第一區域的兩端設置包含摻雜物的一對第二區域，可以緩和施加到第一區域的電場，從而可以減少電晶體的臨界電壓的變動等通道長度的縮短所造成的影響。
此外，藉由在第一電極的側面設置側壁絕緣膜，以該第一電極為掩模穿過該側壁絕緣膜添加摻雜物，可以自對準地形成其摻雜物濃度低於一對第二區域的一對第三區域。
換言之，一對第三區域設置在用作通道形成區的第一區域與一對第二區域之間。其摻雜物濃度高於一對第三區域的一對第二區域用作源極區及汲極區。其摻雜物濃度低於一對第二區域的一對第三區域用作緩和施加到通道形成區的電場的區域，即電場緩和區。如此，藉由設置電場緩和區，可以減少電晶體的臨界電壓的變動等通道長度的縮短所造成的影響。另外，一對第二區域及一對第三區域都由具有多個結晶部的氧化物半導體區構成。
本發明的另一個實施例是一種半導體裝置，該半導體裝置包括：氧化物半導體膜，該氧化物半導體膜包括第一區域、隔著第一區域對置的一對第二區域以及設置在第一區域與一對第二區域之間的一對第三區域；設置在氧化物半導體膜上的閘極絕緣膜；以及設置在閘極絕緣膜上且重疊於第一區域的第一電極，其中，第一區域為具有c軸配向的結晶部的非單晶的氧化物半導體區，一對第二區域及一對第三區域為包含摻雜物且具有多個結晶部的氧化物半 導體區，並且，一對第二區域的摻雜物濃度比一對第三區域的摻雜物濃度高。
另外，一對第二區域及一對第三區域還可以在具有多個結晶部的氧化物半導體區上設置有具有c軸配向的結晶部的非單晶的氧化物半導體區。
例如，添加到一對第二區域及一對第三區域的摻雜物為第15族元素或者硼。例如，該摻雜物較佳為選自磷、砷、銻和硼中的一種以上的元素，並且，一對第二區域以及一對第三區域所包含的摻雜物的濃度較佳為5×1018cm-3以上且1×1022cm-3以下。更佳的是，一對第二區域的摻雜物濃度為5×1020cm-3以上且1×1022cm-3以下，且一對第三區域的摻雜物濃度為5×1018cm-3以上且低於5×1021cm-3。
此外，本發明的一個實施例的電晶體是頂閘極結構的電晶體。另外，該電晶體可以是第二電極及第三電極接觸於一對第二區域的頂面的頂部接觸結構的電晶體或者第二電極及第三電極接觸於一對第二區域的底面的底接觸結構的電晶體。
在上述結構中，當對包括通道形成區的氧化物半導體膜添加摻雜物時，也可以以第一電極為掩模不穿過閘極絕緣膜地添加摻雜物。例如，也可以只在第一區域上形成閘極絕緣膜。
另外，當由氧化物絕緣體膜形成閘極絕緣膜，並由氮化物絕緣膜形成側壁絕緣膜時，由於該氮化物絕緣膜和該氧化物絕緣膜的蝕刻速率不同，所以該閘極絕緣膜(該氧 化物絕緣膜)用作形成該側壁絕緣膜(該氮化物絕緣膜)時的蝕刻停止膜，從而可以抑制對與該閘極絕緣膜的底面接觸的氧化物半導體膜的過蝕刻。結果該閘極絕緣膜殘留在第一區域、一對第二區域以及一對第三區域上。
另外，當側壁絕緣膜及閘極絕緣膜都是氧化物絕緣膜時，藉由利用該氧化物絕緣膜與第一電極的蝕刻速率的差異，可以對設置在一對第二區域及一對第三區域上的該閘極絕緣膜進行蝕刻。結果該閘極絕緣膜殘留在第一區域上。
本發明的一個實施例能夠提供一種不容易發生由微型化引起的電特性變動的半導體裝置。
100‧‧‧電晶體
101‧‧‧基板
102‧‧‧基底絕緣膜
103‧‧‧氧化物半導體膜
105‧‧‧第一區域
107a‧‧‧氧化物半導體區
107b‧‧‧氧化物半導體區
109a‧‧‧氧化物半導體區
109b‧‧‧氧化物半導體區
111‧‧‧閘極絕緣膜
112‧‧‧導電膜
113‧‧‧第一電極
116a‧‧‧開口部
116b‧‧‧開口部
117‧‧‧層間絕緣膜
119a‧‧‧第二電極
119b‧‧‧第三電極
121‧‧‧閘極絕緣膜
123a‧‧‧第二區域
123b‧‧‧第二區域
130‧‧‧氧化物半導體膜
131‧‧‧氧化物半導體膜
132‧‧‧氧化物半導體膜
140‧‧‧氧化物半導體膜
150‧‧‧摻雜物
160‧‧‧電晶體
170‧‧‧電晶體
200‧‧‧電晶體
207a‧‧‧氧化物半導體區
207b‧‧‧氧化物半導體區
209a‧‧‧氧化物半導體區
209b‧‧‧氧化物半導體區
214a‧‧‧氧化物半導體區
214b‧‧‧氧化物半導體區
215‧‧‧側壁絕緣膜
223a‧‧‧第三區域
223b‧‧‧第三區域
260‧‧‧電晶體
270‧‧‧電晶體
1100‧‧‧記憶體單元
1110‧‧‧記憶體單元陣列
1111‧‧‧佈線驅動電路
1112‧‧‧讀出電路
1113‧‧‧佈線驅動電路
1120‧‧‧記憶體單元陣列
1130‧‧‧記憶體單元
1131‧‧‧電晶體
1132‧‧‧電容元件
1140‧‧‧記憶體單元陣列
1141‧‧‧切換元件
1142‧‧‧記憶元件
1143‧‧‧記憶元件群
1150‧‧‧記憶體單元
1151‧‧‧電晶體
1152‧‧‧電晶體
1153‧‧‧電晶體
1154‧‧‧電晶體
1155‧‧‧電晶體
1156‧‧‧電晶體
1160‧‧‧電晶體
1161‧‧‧電晶體
1162‧‧‧電晶體
1163‧‧‧電晶體
1164‧‧‧電晶體
1170‧‧‧記憶體單元
1171‧‧‧電晶體
1172‧‧‧電晶體
1173‧‧‧電容元件
1180‧‧‧記憶體單元
1181‧‧‧電晶體
1182‧‧‧電晶體
1183‧‧‧電容元件
1189‧‧‧ROM介面
1190‧‧‧基板
1191‧‧‧ALU
1192‧‧‧ALU控制器
1193‧‧‧指令解碼器
1194‧‧‧中斷控制器
1195‧‧‧定時控制器
1196‧‧‧暫存器
1197‧‧‧暫存器控制器
1198‧‧‧匯流排界面
1199‧‧‧ROM
在圖式中：圖1A和1B是示出本發明的一個實施例的半導體裝置的一個例子的俯視圖及剖面圖；圖2A至2D是示出本發明的一個實施例的半導體裝置的製造方法的圖；圖3A至3D是示出本發明的一個實施例的半導體裝置的製造方法的圖；圖4A和4B是示出本發明的一個實施例的半導體裝置的製造方法的圖；圖5A和5B是示出本發明的一個實施例的半導體裝置的一個例子的俯視圖及剖面圖； 圖6A和6B是示出本發明的一個實施例的半導體裝置的一個例子的俯視圖及剖面圖；圖7A和7B是示出本發明的一個實施例的半導體裝置的製造方法的圖；圖8是示出本發明的一個實施例的半導體裝置的一個例子的剖面圖；圖9A和9B是示出本發明的一個實施例的半導體裝置的一個例子的俯視圖及剖面圖；圖10A至10E是示出本發明的一個實施例的半導體裝置的製造方法的圖；圖11A和11B是示出本發明的一個實施例的半導體裝置的一個例子的俯視圖及剖面圖；圖12A和12B是示出本發明的一個實施例的半導體裝置的一個例子的俯視圖及剖面圖；圖13A至13D是示出本發明的一個實施例的半導體裝置的製造方法的圖；圖14是示出本發明的一個實施例的半導體裝置的一個例子的剖面圖；圖15A至15C是示出本發明的一個實施例的半導體裝置的一個例子的剖面圖；圖16A至16C是示出本發明的一個實施例的半導體裝置的一個例子的剖面圖；圖17A和17B是示出添加摻雜物之後的氧化物半導體的結構的圖； 圖18A和18B是示出添加摻雜物的前後的氧化物半導體的電子狀態的圖；圖19A至19C是示出添加摻雜物之後的氧化物半導體的剖面TEM像的圖；圖20A和20B是示出本發明的一個實施例的半導體裝置的電路圖的一個例子的圖；圖21是示出本發明的一個實施例的半導體裝置的電路圖的一個例子的圖；圖22A和22B是示出本發明的一個實施例的半導體裝置的電路圖的一個例子的圖；圖23A和23B是示出本發明的一個實施例的半導體裝置的電路圖的一個例子的圖；以及圖24A至圖24C是示出CPU的具體例子的方塊圖及其一部分的電路圖的圖。
參照圖式詳細說明本發明的實施例。但是，所屬技術領域的普通技術人員可以很容易地理解一個事實就是，本發明不侷限於以下的說明，其方式及詳細內容可以被變換為各種各樣的形式而不脫離本發明的宗旨及其範圍。因此，本發明不應該被解釋為僅侷限在以下所示的實施例所記載的內容中。另外，在以下說明的本發明的結構中，在不同的圖式之間共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。
另外，在本說明書所說明的每個圖式中，有時為了明確起見，誇大表示各結構的大小、膜的厚度或區域。因此，不一定侷限於其尺度。
另外，在本說明書中使用的“第一”、“第二”、“第三”等序數詞是為了避免構成要素的混淆而附加的，並不意味著對個數的限定。因此，也可以將“第一”適當地調換為“第二”或“第三”等來進行說明。
在本說明書中，“膜”是指藉由CVD法(包括電漿CVD法等)或濺射法等形成在被形成面的整個表面上的形成物，或者是指對形成在被形成面的整個表面上的形成物進行與半導體裝置的製造製程有關的處理之後的形成物。
另外，“源極”和“汲極”的功能在使用極性不同的電晶體的情況下或在電路工作中電流方向變化等時，有時互相調換。因此，在本說明書中，“源極”和“汲極”可以互相調換。
實施例1
在本實施例中，參照圖1A至圖8說明本發明的一個實施例的電晶體的結構及製造方法。
〈電晶體100的結構及特徵〉
圖1A是電晶體100的俯視圖。注意，為了方便起見，在圖1A中不圖示基底絕緣膜102、閘極絕緣膜111 及層間絕緣膜117。
在圖1A中，第一電極113設置在包括第一區域105(未圖示)和一對第二區域123a、123b的氧化物半導體膜103上。另外，第二電極119a以藉由開口部116a接觸於一對第二區域123a、123b中的123a的方式設置，而第三電極119b以藉由開口部116b接觸於123b的方式設置。此外，由於第二電極119a及第三電極119b分別與一對第二區域123a、123b的頂面接觸，所以電晶體100是具有頂閘極結構和頂部接觸結構的電晶體。
圖1B是沿著電晶體100中的線A-B的剖面圖。在圖1B中，在基板101上設置有基底絕緣膜102，在基底絕緣膜102上設置有包括第一區域105及一對第二區域123a、123b的氧化物半導體膜103。一對第二區域123a、123b隔著第一區域105對置。
在氧化物半導體膜103上設置有閘極絕緣膜111。在閘極絕緣膜111上設置有重疊於第一區域105的第一電極113。
在閘極絕緣膜111及第一電極113上設置有層間絕緣膜117。
如圖1B所示，第二電極119a及第三電極119b以藉由設置在閘極絕緣膜111及層間絕緣膜117中的開口部116a、116b接觸於一對第二區域123a、123b的方式設置。另外，閘極絕緣膜111以接觸於第一區域105及一對第二區域123a、123b的方式設置。
包括第一區域105及一對第二區域123a、123b的氧化物半導體膜103為含有選自In、Ga、Sn和Zn中的兩種以上的元素的金屬氧化物。此外，該金屬氧化物的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。如此，藉由使用能隙寬的金屬氧化物，可以降低電晶體100的截止電流。
另外，在電晶體100中，第一區域105用作通道形成區。
第一區域105是上述CAAC-OS。如上所述，CAAC-OS是指一種氧化物半導體，該氧化物半導體為非單晶，並且包含結晶部，其中在從垂直於該非單晶的ab面的方向看時具有三角形、六角形、正三角形或正六角形的原子排列，並且從垂直於c軸的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
另外，雖然CAAC-OS不是單晶，但也不是只由非晶形成。另外，雖然CAAC-OS包括結晶部，但是有時不能明確辨別一個結晶部與其他結晶部的邊界。
也可以用氮取代構成CAAC-OS的氧的一部分。另外，構成CAAC-OS的各個結晶部的c軸也可以朝向固定的方向(例如，垂直於形成CAAC-OS的基板表面或CAAC-OS的表面、膜面或介面等的方向)。或者，構成CAAC-OS的各個結晶部的ab面的法線也可以朝向固定的方向(例如，垂直於形成CAAC-OS的基板表面、CAAC-OS的表面、膜面或介面等的方向)。
CAAC-OS根據其組成等而成為導體、半導體或絕緣體。另外，CAAC-OS根據其組成等而呈現對可見光的透明性或不透明性。
此外，第一區域105的氫濃度低於5×1018cm-3，較佳為1×1018cm-3以下，更佳為5×1017cm-3以下，進一步較佳為1(1016cm-3以下。通道形成區即第一區域105包含CAAC-OS，且氫濃度被降低的電晶體100由於在光照射前後及BT(閘極偏壓溫度)應力測試前後臨界電壓的變動小，因此可以說是具有穩定的電特性和高可靠性的電晶體。
一對第二區域123a、123b是包含摻雜物且具有多個結晶部的氧化物半導體區。一對第二區域123a、123b作為摻雜物添加有選自磷、砷、銻和硼中的一種以上的元素。
因為一對第二區域123a、123b是包含摻雜物且具有多個結晶部的氧化物半導體區，所以與一對第二區域123a、123b是像第一區域105一樣不包含摻雜物的CAAC-OS的情況(氧化物半導體膜103的整個區域都是不包含摻雜物的CAAC-OS的情況)相比，導電率高。換言之，可以降低氧化物半導體膜103的通道方向上的電阻成分，從而可以增加電晶體100的導通電流。
因此，將一對第二區域123a、123b的導電率設定為0.1S/cm以上且1000S/cm以下，較佳的為10S/cm以上且1000S/cm以下。注意，當導電率太低時，電晶體100的 導通電流會下降。另外，當為了增加一對第二區域123a、123b的導電率而增加摻雜物濃度時，可以提高載子密度。但是當摻雜物濃度過高時，摻雜物會阻擋載子的移動，從而有時導致一對第二區域123a、123b的導通率的下降。
因此，一對第二區域123a、123b的摻雜物濃度較佳為5×1018cm-3以上且1×1022cm-3以下。另外，在電晶體100的製造製程中的添加摻雜物的製程中，以第一電極113為掩模自對準地形成第一區域105及一對第二區域123a、123b。
一對第二區域123a、123b至少用作電晶體100的源極區及汲極區。藉由將一對第二區域123a、123b設置在通道形成區即第一區域105的兩端，可以緩和施加到通道形成區即第一區域105的電場。
詳細而言，藉由將一對第二區域123a、123b設置在通道形成區即第一區域105的兩端，可以獲得使形成在第一區域105中的通道中的帶端的彎曲變小的效果。從而，電晶體100能夠減少臨界電壓向負方向變動等通道長度的縮短所造成的影響。
此外，由於一對第二區域123a、123b與第二電極119a及第三電極119b的接觸電阻小，所以可以增加電晶體100的導通電流。
〈電晶體100的製造方法〉
接著，參照圖2A至4B說明電晶體100的製造方法。
對基板101的材料等沒有太大的限制，但是該基板至少需要具有能夠承受之後的加熱處理程度的耐熱性。例如，可以將玻璃基板、陶瓷基板、石英基板、藍寶石基板等用於基板101。另外，也可以使用由矽或碳化矽等而成的單晶半導體基板、多晶半導體基板、矽鍺等化合物半導體基板、SOI基板等，並且也可以將在這些基板上設置有半導體元件的基板用作基板101。
此外，作為基板101，也可以使用撓性基板。當在撓性基板上設置電晶體時，可以直接在撓性基板上製造電晶體，也可以在其他基板上製造電晶體之後，將其剝離並轉置到撓性基板上。注意，較佳的是，為了將電晶體剝離並轉置到撓性基板上，在上述其他基板與電晶體之間形成容易進行剝離的區域。
首先，在基板101上形成基底絕緣膜102。基底絕緣膜102使用如下材料採用單層結構或疊層結構形成。
此外，作為基底絕緣膜102的材料，可以使用選自氧化矽、氧化鎵、氧化鋁等氧化物絕緣膜或者氮化矽、氮化鋁等氮化物絕緣膜或者氧氮化矽、氧氮化鋁、氮氧化矽中的絕緣膜。此外，較佳的是，基底絕緣膜102的與後面形成的氧化物半導體膜103接觸的部分含有氧。注意，“氮氧化矽”是指在其組成中氮的含量多於氧的含量的物質，而“氧氮化矽”是指在其組成中氧的含量多於氮的含量的 物質。
氮化鋁膜、氮氧化鋁膜以及氮化矽膜具有高導熱率，所以藉由將上述膜用於基底絕緣膜102，可以提高電晶體100的放熱性。
再者，在電晶體100的製造中，由於Li或Na等鹼金屬為雜質，所以減少其含量較佳。當作為基板101使用含有鹼金屬等雜質的玻璃基板時，較佳的是，為了防止鹼金屬的進入，作為基底絕緣膜102形成上述氮化物絕緣膜。
基底絕緣膜102可以藉由濺射法、CVD法、塗布法等形成。對基底絕緣膜102的厚度沒有特別的限制，但是基底絕緣膜102的厚度較佳為50nm以上。這是因為基底絕緣膜102不但用來防止來自基板101的雜質(例如Li或Na等鹼金屬等)擴散還用來防止因電晶體100的製造製程中的蝕刻製程而基板101被蝕刻的緣故。
此外，較佳的是，基底絕緣膜102的與後面形成的氧化物半導體膜103接觸的部分含有氧，所以作為基底絕緣膜102可以使用藉由加熱釋放氧的膜。注意，“藉由加熱釋放氧”是指當利用TDS(Thermal Desorption Spectroscopy：熱脫附譜)分析時，換算為氧原子的氧的釋放量為1.0×1018cm-3以上，較佳為3.0×1020cm-3以上。
以下，說明藉由TDS分析將氧的釋放量換算為氧原子而定量的方法。
進行TDS分析時的氣體的釋放量與光譜的積分值成正比。因此，藉由使用絕緣膜的光譜的積分值與標準樣品 的基準值，能夠計算出氣體的釋放量。標準樣品的基準值是指含有既定的原子的樣品的在光譜的積分值中原子密度所占的比例。
例如，根據作為標準樣品的含有既定密度的氫的矽晶片的TDS分析結果以及絕緣膜的TDS分析結果，可以藉由算式1求出絕緣膜中的氧分子的釋放量(NO2)。在此，假設藉由TDS分析而獲得的被檢出為質量數32的所有光譜均來自氧分子。作為質量數32的氣體有CH3OH，但由於存在的可能性低，所以在此不加考慮。此外，含有氧原子的同位素的質量數17的氧原子及質量數18的氧原子的氧分子由於在自然界中的存在比率極低，所以不加考慮。
NH2是將從標準樣品脫離的氫分子換算成密度的值。SH2是藉由TDS分析標準樣品時的光譜的積分值。在此，標準樣品的基準值是NH2/SH2。SO2是藉由TDS分析絕緣膜時的光譜的積分值。α是影響到TDS分析中的光譜強度的係數。至於算式1的詳細說明，可以參照日本專利申請公開平6-275697公報。注意，上述氧的釋放量的數值是使用由電子科學株式會社製造的熱脫附譜裝置EMD- WA1000S/W，並以含有1×1016cm-3的氫原子的矽晶片為標準樣品而測定的值。
此外，在TDS分析中，氧的一部分作為氧原子而被檢出。氧分子和氧原子的比率可以根據氧分子的電離率算出。此外，由於上述α含有氧分子的電離率，所以藉由評估氧分子的釋放量，可以估算出氧原子的釋放量。
此外，NO2為氧分子的釋放量。在絕緣膜中，換算為氧原子時的氧的釋放量是氧分子的釋放量的2倍。
作為藉由加熱釋放氧的膜的一個例子，有氧過剩的氧化矽(SiOX(x>2))。在氧過剩的氧化矽(SiOX(x>2))中，每單位體積中含有的氧原子多於矽原子數的2倍。每單位體積的矽原子數及氧原子數為藉由盧瑟福背散射光譜法而測定的值。
藉由將藉由加熱釋放氧的膜用於基底絕緣膜102，來對後面形成的氧化物半導體膜103供應氧，可以降低基底絕緣膜102與氧化物半導體膜103之間的介面態。因此，可以抑制起因於電晶體100的工作而產生的電荷等在基底絕緣膜102與氧化物半導體膜103之間的介面被俘獲，從而可以使電晶體100成為電特性劣化少的電晶體。
接著，在基底絕緣膜102上形成整個區域都是CAAC-OS的氧化物半導體膜130。
作為形成整個區域都是CAAC-OS的氧化物半導體膜130的方法例如有如下兩種方法：(1)一個方法是在加熱基板的同時進行一次形成氧化物半導體膜的製程的方 法；(2)另一個方法是分兩次進行形成氧化物半導體膜的製程的方法，其中在形成各個氧化物半導體膜之後分別進行加熱處理。
首先，說明使用(1)的方法形成氧化物半導體膜130的情況。
在基底絕緣膜102上在加熱基板101的同時形成氧化物半導體膜130(參照圖2A)。另外，氧化物半導體膜130可以藉由濺射法、分子束外延法、原子層沉積法或者脈衝雷射沉積法形成。氧化物半導體膜130的厚度為10nm以上且100nm以下，較佳為10nm以上且30nm以下。
氧化物半導體膜130可以使用含有選自In、Ga、Zn和Sn中的兩種以上的元素的金屬氧化物材料。例如可以使用四元金屬氧化物的In-Sn-Ga-Zn-O類材料；三元金屬氧化物的In-Ga-Zn-O類材料、In-Sn-Zn-O類材料、In-Al-Zn-O類材料、Sn-Ga-Zn-O類材料、Al-Ga-Zn-O類材料、Sn-Al-Zn-O類材料；二元金屬氧化物的In-Zn-O類材料、Sn-Zn-O類材料、Al-Zn-O類材料、Zn-Mg-O類材料、Sn-Mg-O類材料、In-Mg-O類材料、In-Ga-O類材料；氧化銦、氧化錫、氧化鋅等。例如，在此In-Ga-Zn-O類材料是指具有銦(In)、鎵(Ga)以及鋅(Zn)的氧化物，對其組成比沒有特別的限制。此外，也可以含有In、Ga、Zn以外的元素。這時，較佳的是，與氧化物半導體膜的化學計量比相比使氧化物半導體含有過剩的O。藉由使氧 化物半導體含有過剩的O，可以抑制氧化物半導體膜的氧缺陷所引起的載子的生成。
當作為氧化物半導體膜130使用In-Ga-Zn-O類材料時，作為含有In、Ga以及Zn的金屬氧化物靶材的一個例子可以舉出具有In2O3：Ga2O3：ZnO=1：1：1[莫耳數比]的組成比的靶材。此外，也可以使用具有如下組成比的靶材：In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的靶材；In2O3：Ga2O3：ZnO=1：1：4[莫耳數比]的靶材；或者In2O3：Ga2O3：ZnO=2：1：8[莫耳數比]的靶材。
另外，作為一個例子，當作氧化物半導體膜130使用In-Zn-O類材料時，將原子數比設定為In/Zn=0.5以上且50以下，較佳為In/Zn=1以上且20以下，更佳為In/Zn=1.5以上且15以下。藉由將In和Zn的原子數比設定為上述範圍內，可以提高電晶體100的場效應遷移率。在此，當化合物的原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5X+Y的關係較佳。
作為氧化物半導體膜，可以使用由化學式InMO3(ZnO)m(m>0)表示的材料。在此，M表示選自Ga、Al、Mn和Co中的一種或多種金屬元素。例如，作為M，也可以使用：Ga；Ga和Al；Ga和Mn；Ga和Co；等。
另外，將基板101的加熱溫度設定為150℃以上且450℃以下即可，基板溫度較佳為200℃以上且350℃以下。另外，當形成氧化物半導體膜130時，藉由將基板 101的加熱溫度設定為高，可以形成結晶部對非晶部的比例高的CAAC-OS。
接著，說明使用(2)的方法形成氧化物半導體膜130的情況。
在將基板101的基板溫度保持為200℃以上且400℃以下的情況下，在基底絕緣膜102上形成第一層的氧化物半導體膜，並且在氮、氧、稀有氣體或者乾燥空氣的氛圍下進行550℃以上且低於基板的應變點的加熱處理。藉由該加熱處理，第一層的氧化物半導體膜的包括表面的區域中形成C軸配向的結晶部(包括板狀結晶)。接著，形成比第一層的氧化物半導體膜厚的第二層的氧化物半導體膜。然後，藉由再次進行550℃以上且低於基板的應變點的加熱處理，來在包括表面的區域中以該形成有C軸配向的結晶部(包括板狀結晶)的第一層的氧化物半導體膜為晶體生長的晶種使第二層的氧化物半導體膜向上進行晶體生長。另外，第一層的氧化物半導體膜及第二層的氧化物半導體膜可以使用上述可用於氧化物半導體膜130的金屬氧化物材料。另外，較佳的是，將第一層的氧化物半導體膜形成為1nm以上且10nm以下。
當藉由濺射法並使用方法(1)或方法(2)的任一種形成氧化物半導體膜130時，較佳的是，儘量降低氧化物半導體膜130所含有的氫的濃度。為了降低氫濃度，作為供應到濺射裝置的處理室內的氛圍氣體適當地使用：如氫、水、羥基或者氫化物等雜質被去除的高純度的稀有氣 體(典型的為氬)；氧；稀有氣體和氧的混合氣體。再者，作為該處理室的排氣，可以組合使用對水的排氣能力高的低溫泵和對氫的排氣能力高的濺射離子泵。
藉由上述步驟，可以形成氫的混入被降低的氧化物半導體膜130。另外，即使使用上述濺射裝置，氧化物半導體膜130也含有不少的氮。例如，使用二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)測量的氧化物半導體膜130的氮濃度低於5×1018cm-3。
此外，也可以在真空下連續形成基底絕緣膜102及氧化物半導體膜130。例如，也可以在藉由加熱處理或電漿處理去除附著在基板101表面上的包括氫的雜質之後，不暴露於大氣地形成基底絕緣膜102，接著不暴露於大氣地連續形成氧化物半導體膜130。藉由上述步驟，可以減少附著在基板101表面的包括氫的雜質，此外，可以抑制大氣成分附著於基板101與基底絕緣膜102之間的介面以及基底絕緣膜102與氧化物半導體膜130之間的介面上。由此，可以製造電特性良好且可靠性高的電晶體100。
在形成氧化物半導體膜130時或者在形成氧化物半導體膜130之後，有時因氧化物半導體膜130的氧缺陷而產生電荷。一般來說，在氧化物半導體中的氧缺陷中，該氧缺陷的一部分成為施體而產生為載子的電子。換言之，在電晶體100中，氧化物半導體膜130的氧缺陷的一部分也成為施體而產生為載子的電子，因此電晶體100的臨界電壓向負方向變動。另外，在氧化物半導體膜130中，在氧 化物半導體膜130與基底絕緣膜102之間的介面附近產生的氧缺陷中容易產生該電子。
因此，在形成氧化物半導體膜130之後進行第一加熱處理來形成氧化物半導體膜131(參照圖2B)。
藉由進行第一加熱處理，在使氧化物半導體膜130釋放氫(包括水、羥基和氫化物)的同時釋放基底絕緣膜102所含有的氧的一部分，並且使氧擴散到氧化物半導體膜130中以及基底絕緣膜102與氧化物半導體膜130之間的介面附近。換言之，第一加熱處理能夠降低基底絕緣膜102與氧化物半導體膜130之間的介面態以及氧化物半導體膜130的氧缺陷，從而能夠減少已完成的電晶體100的氧化物半導體膜103與基底絕緣膜102之間的介面中的載子俘獲的影響。因此，第一加熱處理可以抑制電晶體100的臨界電壓向負方向變動。
另外，不僅是氧化物半導體膜130中的氧缺陷的一部分，氧化物半導體膜130中的氫也會成為施體而產生為載子的電子。藉由進行第一加熱處理，可以降低氧化物半導體膜130中的氫濃度，從而該氧化物半導體膜130成為被高純度化的氧化物半導體膜131。氧化物半導體膜131的氫濃度低於5×1018cm-3，較佳為1×1018cm-3以下，更佳為5×1017cm-3以下，進一步較佳為1×1016cm-3以下。另外，氧化物半導體膜131中的氫濃度是藉由使用二次離子質譜測定技術(SIMS：Secondary Ion Mass Spectrometry)而測量的。
藉由使用氧化物半導體膜131，可以降低電晶體100的截止電流。該氧化物半導體膜131藉由第一加熱處理實現了氫濃度的降低而高純度化，並且藉由充分的氧供應降低了氧缺陷所引起的缺陷能階。明確而言，室溫(25℃)下的截止電流(在此為單位通道寬度(1μm)的值)為100zA(1zA(仄普托安培)為1×10-21A)以下，較佳為10zA以下。另外，由於Li或Na等鹼金屬為雜質，所以減少其含量較佳，將氧化物半導體膜131中的鹼金屬的濃度設定為2×1016cm-3以下，較佳為1×1015cm-3以下。再者，鹼土金屬也是雜質，所以減少其含量較佳。
將第一加熱處理的溫度設定為150℃以上且低於基板的應變點，較佳為250℃以上且450℃以下，更佳為300℃以上且450℃以下，並且在氧化氛圍或惰性氛圍下進行第一加熱處理。在此，氧化氛圍是指含有10ppm以上的氧、臭氧、氧化氮等氧化氣體的氛圍。此外，惰性氛圍是指上述氧化氣體小於10ppm，還填充有氮或稀有氣體的氛圍。將處理時間設定為3分鐘至24小時。由於超過24小時的加熱處理導致產率的降低，所以不是較佳的。
對用於第一加熱處理的加熱裝置沒有特別的限制，也可以具備利用來自電阻發熱體等發熱體的熱傳導或熱輻射來加熱被處理物的裝置。例如，可以使用電爐或如GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝 置。LRTA裝置是利用鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉燈或高壓汞燈等的燈發出的光(電磁波)的輻射來加熱被處理物的裝置。GRTA裝置是使用高溫的氣體進行加熱處理的裝置。
接著，藉由光微影製程在氧化物半導體膜131上形成抗蝕劑掩模，並且使用該抗蝕劑掩模將氧化物半導體膜131蝕刻成所希望的形狀，而形成島狀的氧化物半導體膜132(參照圖2C)。此外，該抗蝕劑掩模除了光微影製程之外還可以適當地使用噴墨法、印刷法等形成。在該蝕刻中，較佳的是，以使島狀的氧化物半導體膜132的端部成為錐形形狀的方式進行蝕刻。藉由將島狀的氧化物半導體膜132的端部形成為錐形形狀，在本製程之後的電晶體100的製造中，可以提高所形成的膜的覆蓋性，從而能夠防止該膜的斷開。藉由邊使抗蝕劑掩模縮退邊蝕刻可以形成錐形形狀。
在本製程中的蝕刻處理既可以使用乾蝕刻或濕蝕刻，又可以組合兩者來進行。濕蝕刻的蝕刻液可以使用混合有磷酸、醋酸和硝酸的溶液、過氧化氫氨水(31重量%過氧化氫水：28重量%氨水：水=5：2：2(體積比))等。此外，也可以使用ITO07N(由日本關東化學株式會社製造)。
作為用於乾蝕刻的蝕刻氣體，較佳的是，使用含有氯的氣體(氯類氣體，例如，氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等)。
另外，還可以使用含有氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)、或對上述氣體添加有氦(He)或氬(Ar)等稀有氣體的氣體等。
作為乾蝕刻，可以使用平行平板RIE(Reactive Ion Etching：反應離子蝕刻)法或ICP(Inductively Coupled Plasma：感應耦合電漿體)蝕刻法。適當地調節蝕刻條件(施加到線圈形電極的電力量、施加到基板側的電極的電力量、基板側的電極溫度等)，以便加工為所希望的形狀。
接著，在氧化物半導體膜132上形成閘極絕緣膜111。閘極絕緣膜111可以使用可用於基底絕緣膜102的材料的單層結構或疊層結構形成。另外，較佳的是，將閘極絕緣膜111的厚度設定為1nm以上且300nm以下，更佳為5nm以上且50nm以下。
此外，可以使用氧化铪、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸铪(HfSixOyNz(x>0、y>0)、z>0)、鋁酸鉿(HfAlxOy(x>0、y>0))等的high-k材料。high-k材料由於介電常數高，所以例如可以在具有與將氧化矽膜用作閘極絕緣膜時相同的閘極絕緣膜電容的情況下，增加閘極絕緣膜的物理厚度。因此，可以減少閘極洩漏電流。此外，閘極絕緣膜111，既可以採用該high-k材料的單層結構，又可以採用該high-k材料和 可用於基底絕緣膜102的材料的疊層結構。
此外，較佳的是，閘極絕緣膜111與氧化物半導體膜132接觸的部分含有氧，所以閘極絕緣膜111使用氧化物絕緣膜或者藉由加熱釋放氧的膜較佳。
在形成閘極絕緣膜111之後，藉由進行第二加熱處理來形成島狀的氧化物半導體膜140(參照圖2D)。藉由第二加熱處理，在使氧化物半導體膜132釋放氫(包括水、羥基和氫化物)的同時釋放基底絕緣膜102以及閘極絕緣膜111所含有的氧的一部分，並且可以將氧擴散到氧化物半導體膜132中、基底絕緣膜102與氧化物半導體膜132之間的介面附近以及氧化物半導體膜132與閘極絕緣膜111之間的介面附近。換言之，第二加熱處理能夠降低氧化物半導體膜132的氧缺陷、基底絕緣膜102與氧化物半導體膜132之間的介面態以及氧化物半導體膜132與閘極絕緣膜111之間的介面態。
作為第二加熱處理的條件及裝置，適當地使用可用於第一加熱處理的條件及裝置，即可。
另外，也可以將第二加熱處理兼用作第一加熱處理，但是藉由進行第一加熱處理及第二加熱處理的兩者，可以有效地降低上述介面態及上述氧缺陷。
接著，在閘極絕緣膜111上使用可用於第一電極113的導電材料形成導電膜112(參照圖3A)。導電膜112的厚度可以根據如下導電材料的電阻或其製造製程所需要的時間來適當地決定。例如，可以形成10nm以上且500nm 以下的導電膜112。
作為可用於第一電極113的導電材料使用由鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢構成的單體金屬或以這些金屬為主要成分的合金。此外，導電膜112使用上述導電材料採用單層結構或者疊層結構形成。例如，有如下結構：含有矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；在鎢膜上層疊鈦膜的兩層結構；在銅-鎂-鋁合金膜上層疊銅膜的兩層結構；鈦膜、在該鈦膜上重疊鋁膜、在其上形成鈦膜的三層結構等。此外，也可以使用含有氧化銦、氧化錫或氧化鋅的透明導電材料。
接著，藉由光微影製程在導電膜112上形成抗蝕劑掩模，並且使用該抗蝕劑掩模對導電膜112進行蝕刻，以導電膜112使其具有所希望的形狀，而形成第一電極113(參照圖3B)。第一電極113至少用作閘極電極，還可以用作閘極佈線。此外，該抗蝕劑掩模除了光微影製程之外還可以適當地使用噴墨法、印刷法等形成。作為該蝕刻可以適當地使用與加工氧化物半導體膜130時一樣的乾蝕刻或濕蝕刻。
另外，閘極絕緣膜111以及成為第一電極113的導電膜以不暴露於大氣的方式連續形成較佳。
此外，較佳的是，在第一電極113與閘極絕緣膜111之間設置含氮的In-Ga-Zn-O膜、含氮的In-Sn-O膜、含氮的In-Ga-O膜、含氮的In-Zn-O膜、含氮的Sn-O膜、含氮的In-O膜、金屬氮化膜(InN、ZnN等)。這些膜具有 5eV以上的功函數，具有5.5eV以上的功函數較佳，在電晶體100的電特性中，可以將臨界電壓設定為正值，可以使電晶體100成為所謂的常關閉電晶體。例如，在使用含氮的In-Ga-Zn-O膜時，使用至少比氧化物半導體膜140的氮濃度高的氮濃度的In-Ga-Zn-O膜，明確而言，使用7原子%以上的In-Ga-Zn-O膜。
接著，對氧化物半導體膜140進行添加摻雜物150的處理(參照圖3C)。
所添加的摻雜物150為第15族元素或者硼，明確而言為選自磷、砷、銻和硼中的一種以上的元素。此外，作為對氧化物半導體膜140添加摻雜物150的方法，可以使用離子摻雜法或離子植入法。
藉由使用離子摻雜法或離子植入法，容易控制摻雜物150的添加深度(添加區域)，可以高精度地將摻雜物150添加到氧化物半導體膜140中。此外，在藉由離子摻雜法或離子植入法添加摻雜物150時，也可以邊加熱基板101邊進行。
此外，也可以對氧化物半導體膜140多次進行添加摻雜物150的處理。當對氧化物半導體膜140多次進行添加摻雜物150的處理時，作為摻雜物150既可以在多次中都使用相同的元素，又可以在每次處理時改變元素。
當對氧化物半導體膜140添加摻雜物150時，第一電極113用作掩模而摻雜物150沒有添加到氧化物半導體膜140的重疊於第一電極113的區域，而形成成為通道形成 區的第一區域105。
再者，添加有摻雜物150的區域因添加摻雜物150時的損傷使結晶性降低而成非晶區域。藉由調節摻雜物150的添加量等，可以減輕損傷而不使該區域成為完全的非晶區域。換言之，添加有摻雜物150的區域中的非晶區域的比例至少高於第一區域105。較佳的是，該區域不是完全的非晶區域，這是由於由此可以易於進行接下來進行的利用第三加熱處理的晶化的緣故。
接著，在添加摻雜物150之後，進行第三加熱處理。藉由進行第三加熱處理，可以使添加有摻雜物150的區域成為包含摻雜物且具有多個結晶部的氧化物半導體區的一對第二區域123a、123b(參照圖3D)。
一對第二區域123a、123b用作源極區及汲極區。此外，一對第二區域123a、123b的具有多個結晶部的氧化物半導體區與第一區域105的CAAC-OS不同。另外，藉由進行第三加熱處理，有時第一區域105的CAAC-OS的結晶性得到提高。
將第三加熱處理的溫度設定為450℃以上且低於基板的應變點，較佳為650℃以上且低於基板的應變點，並且在減壓氛圍、氧化氛圍或惰性氛圍下進行第三加熱處理。在此，氧化氛圍是指含有10ppm以上的氧、臭氧、氧化氮等氧化氣體的氛圍。此外，惰性氛圍是指上述氧化氣體小於10ppm，還填充有氮或稀有氣體的氛圍。將處理時間設定為1小時至24小時。由於超過24小時的加熱處理導 致產率的降低，所以不是較佳的。
作為用於第三加熱處理的加熱裝置，可以使用可用於第一加熱處理及第二加熱處理的裝置。
如上所述，藉由以第一電極113為掩模將摻雜物150添加到氧化物半導體膜140中，然後進行第三加熱處理，可以自對準地形成成為通道形成區的第一區域105、成為源極區及汲極區的一對第二區域123a、123b。
接著，在閘極絕緣膜111及第一電極113上形成成為層間絕緣膜117的絕緣膜，藉由光微影製程在成為層間絕緣膜117的絕緣膜上形成抗蝕劑掩模，並且使用該抗蝕劑掩模進行蝕刻來形成開口部116a、116b(參照圖4A)。此外，該抗蝕劑掩模除了光微影製程之外還可以適當地使用噴墨法、印刷法等形成。該蝕刻可以適當地使用與加工氧化物半導體膜130時一樣的乾蝕刻或濕蝕刻。
層間絕緣膜117可以藉由濺射法、CVD法等使用氧化矽膜、氧氮化矽膜、氮氧化矽膜或氮化矽膜形成。此時，層間絕緣膜117使用不容易因加熱而釋放氧的膜較佳。這是為了不降低一對第二區域123a、123b的導電率。明確而言，可以利用CVD法使用以矽烷氣體為主要材料的混合了選自氧氮化氣體(nitrogen oxide gas)、氮氣體、氫氣體和稀有氣體中的適當的原料氣體的氣體形成層間絕緣膜117。此外，可以將基板溫度設定為300℃以上且550℃以下。藉由使用CVD法，可以形成不容易加熱而釋放氧的膜。
接著，以藉由開口部116a、116b接觸於一對第二區域123a、123b的方式形成導電膜，並且藉由光微影製程在該導電膜上形成抗蝕劑掩模，使用該抗蝕劑掩模對該導電膜進行蝕刻，來形成第二電極119a及第三電極119b(參照圖4B)。另外，第二電極119a及第三電極119b可以與第一電極113同樣形成。
第二電極119a及第三電極119b分別至少用作源極電極及汲極電極，還用作源極佈線及汲極佈線。
藉由如上步驟，可以製造電晶體100。
〈電晶體100的變形例子1〉
另外，藉由以550℃以上且低於基板的應變點的溫度在氧化氛圍下進行第三加熱處理，可以在一對第二區域123a、123b中的包含摻雜物150且具有多個結晶部的氧化物半導體區109a、109b上形成包含摻雜物150且具有c軸配向的結晶部的非單晶的氧化物半導體區107a、107b。
圖5A示出在該情況下完成的電晶體160的俯視圖。另外，圖5B示出沿著圖5A中的線A-B的剖面圖。
電晶體160的一對第二區域123a、123b由包含摻雜物150且具有c軸配向的結晶部的非單晶的氧化物半導體區107a、107b以及包含摻雜物150且具有多個結晶部的氧化物半導體區109a、109b構成(參照圖5B)。另外，氧化物半導體區107a、107b和氧化物半導體區109a、 109b的摻雜物濃度相同。
另外，第二電極119a及第三電極119b藉由開口部116a、116b與氧化物半導體區107a、107b接觸。電晶體160的其他結構與電晶體100相同。
另外，在以上述條件進行一小時的第三加熱處理的情況下，從一對第二區域123a、123b的頂面向一對第二區域123a、123b的底面方向上至少形成2nm左右的上述氧化物半導體區107a、107b。另外，藉由延長以上述條件進行的第三加熱處理的時間，可以形成更厚的氧化物半導體區107a、107b。
另外，電晶體100和電晶體160的不同之處僅在於一對第二區域123a、123b的結構，因此電晶體100的說明也適用於電晶體160。
電晶體160也呈現使形成在第一區域105中的通道中的帶端的彎曲變小的效果，所以電晶體160能夠減少臨界電壓向負方向變動等通道長度的縮短所造成的影響。再者，由於一對第二區域123a、123b與第二電極119a、第三電極119b的接觸電阻以及一對第二區域123a、123b的通道方向上的電阻成分被降低，所以能夠增加電晶體160的導通電流。
此外，由於電晶體160的一對第二區域123a、123b由氧化物半導體區107a、107b及氧化物半導體區109a、109b構成，所以可以認為與一對第二區域123a、123b由非晶區域構成的情況相比，光照射前後及BT(閘極偏壓 溫度)應力測試前後臨界電壓的變動小，所以電晶體160是可靠性高的電晶體。
〈電晶體100的變形例子2〉
當在電晶體100的製造製程方法中形成第一電極113時，藉由同時對閘極絕緣膜111進行蝕刻，可以只在氧化物半導體膜103的第一區域105上形成閘極絕緣膜121。
圖6A示出在該情況下完成的電晶體170的俯視圖。另外，圖6B示出沿著圖6A中的線A-B的剖面圖。電晶體170的頂面結構與電晶體100相同，該電晶體170是具有閘極結構和頂部接觸結構的電晶體。
另外，電晶體100和電晶體170的不同之處僅在於閘極絕緣膜111的形狀，因此電晶體100的說明還適用於電晶體170。
電晶體170也呈現使形成在第一區域105中的通道中的帶端的彎曲變小的效果，所以電晶體170能夠減少臨界電壓向負方向變動等通道長度的縮短所造成的影響。再者，由於一對第二區域123a、123b與第二電極119a、第三電極119b的接觸電阻以及一對第二區域123a、123b的通道方向上的電阻成分被降低，所以能夠增加電晶體170的導通電流。
此外，由於電晶體170的一對第二區域123a、123b包含具有多個結晶部的氧化物半導體區，所以可以認為與一對第二區域123a、123b包含非晶區域的情況相比，光 照射前後及BT(閘極偏壓溫度)應力測試前後臨界電壓的變動小，所以電晶體170是可靠性高的電晶體。
參照圖3A至3D、圖7A和7B以及圖8對電晶體170的製造方法進行說明。到形成導電膜112的製程(參照圖3A)為止電晶體170的製程與電晶體100相同。
在形成導電膜112之後，藉由對導電膜112及閘極絕緣膜111進行蝕刻處理，可以形成只重疊於第一電極113及後面形成的氧化物半導體膜103的第一區域105上的閘極絕緣膜121(參照圖7A)。
此外，由於閘極絕緣膜121只接觸於第一區域105，所以閘極絕緣膜121不以沿著氧化物半導體膜140的形狀(臺階)的方式設置。換言之，閘極絕緣膜121沒有越過氧化物半導體膜140的臺階的部分。由於在完成的電晶體170中，閘極絕緣膜121沒有越過氧化物半導體膜103的臺階的部分，所以可以降低起因於閘極絕緣膜121的斷開等的洩漏電流，而且可以提高閘極絕緣膜121的耐壓性。由此，即使使閘極絕緣膜121減薄到將近5nm而使用也可以使電晶體170工作。此外，藉由使閘極絕緣膜121薄膜化，可以減少通道長度的縮短所造成的影響，並提高電晶體的工作速度。
再者，在電晶體170中由於閘極絕緣膜121沒有越過臺階的部分，所以在第一電極113與一對第二區域123a、123b之間幾乎不產生寄生電容。由此，即使縮短電晶體170的通道長度，也可以降低臨界電壓的變動。
此後藉由進行與電晶體100同樣的製程，可以形成電晶體170。注意，在電晶體170中，添加摻雜物150的處理與電晶體100不同，其中在以第一電極113為掩模且使氧化物半導體膜140的一部分露出的狀態下添加摻雜物150(參照圖7B)。
當如電晶體170那樣在使氧化物半導體膜140的一部分露出的狀態下添加摻雜物150時，作為摻雜物150的添加方法也可以使用離子摻雜法或離子植入法之外的方法。例如，可以使用在含有所添加的元素的氣體氛圍中產生電漿並對被添加物(在此，氧化物半導體膜140)照射該電漿的電漿處理。作為產生該電漿的裝置，可以使用乾蝕刻裝置、電漿CVD設備、高密度電漿CVD設備等。此外，該電漿處理也可以邊加熱基板101邊進行。
另外，在電晶體170中，藉由在添加摻雜物150之後，以550℃以上且低於基板的應變點的溫度在氧化氛圍下進行第三加熱處理，可以形成一對第二區域123a、123b，該一對第二區域123a、123b在包含摻雜物150且具有多個結晶部的氧化物半導體區109a、109b上設置有包含摻雜物150且具有c軸配向的結晶部的非單晶的氧化物半導體區107a、107b(參照圖8)。注意，圖8中的各符號對應於電晶體100(參照圖1A和1B)、電晶體160(參照圖5A和5B)以及電晶體170(參照圖6A和6B)的各符號。
如此，由於所公開的發明的一個實施例可以解決微型 化所導致的問題，由此可以充分地縮小電晶體的尺寸。藉由使電晶體的尺寸充分地縮小，半導體裝置所占的面積縮小，由此能夠從一個基板獲得的半導體裝置的個數增加。由此，可以降低半導體裝置的製造成本。另外，由於能夠在保持同樣功能的情況下實現半導體裝置的小型化，所以當採用相同的尺寸時，可以實現功能進一步得到提高的半導體裝置。另外，藉由通道長度的縮小還可以獲得工作高速化、低耗電量化等效果。換言之，藉由根據所公開的發明的一個實施例實現使用氧化物半導體的電晶體的微型化，可以得到微型化帶來的各種各樣的效果。注意，本實施例可以與其他實施例及實施例適當地組合。
實施例2
在本實施例中，參照圖9A至圖14說明本發明的其他實施例的電晶體200的結構及製造方法。電晶體200與實施例1所說明的電晶體100的不同點在於：在第一電極113的端面設置有側壁絕緣膜215；在氧化物半導體膜103的第一區域105與一對第二區域123a、123b之間設置有一對第三區域223a、223b。
另外，由於電晶體200是本發明的其他的實施例之一，所以實施例1所說明的內容也適用於本實施例。
〈電晶體200的結構及特徵〉
圖9A是電晶體200的俯視圖。注意，為了方便起 見，在圖9A中不對基底絕緣膜102、閘極絕緣膜111以及層間絕緣膜117進行圖示。
在圖9A中，第一電極113設置在包括第一區域105(未圖示)、一對第二區域123a、123b以及一對第三區域223a、223b(未圖示)的氧化物半導體膜103上。在第一電極113的側面上設置有側壁絕緣膜215。另外，第二電極119a及第三電極119b藉由開口部116a、116b設置在一對第二區域123a、123b上。此外，第二電極119a及第三電極119b與一對第二區域123a、123b的頂面接觸。電晶體200是具有頂閘極結構和頂部接觸結構的電晶體。
圖9B是沿著電晶體200中的線A-B的剖面圖。在圖9B中，在基板101上設置有基底絕緣膜102，在基底絕緣膜102上設置有包括第一區域105、一對第二區域123a、123b以及一對第三區域223a、223b的氧化物半導體膜103。一對第二區域123a、123b隔著第一區域105對置。一對第三區域223a、223b設置在第一區域105與一對第二區域123a、123b之間。
在氧化物半導體膜103上設置有閘極絕緣膜111。在閘極絕緣膜111上設置有重疊於第一區域105的第一電極113。側壁絕緣膜215以接觸於第一電極113的兩側面的方式設置。
在閘極絕緣膜111、第一電極113以及側壁絕緣膜215上設置有層間絕緣膜117。
第二電極119a及第三電極119b藉由設置在層間絕緣膜117中的開口部116a、116b以接觸於一對第二區域123a、123b的方式設置。另外，閘極絕緣膜111以接觸於第一區域105、一對第二區域123a、123b以及一對第三區域223a、223b的方式設置。
第二電極119a及第三電極119b的端部的形狀可以為錐形形狀，但是第一電極113的端部的形狀較佳為垂直的形狀。藉由將第一電極113的端部的形狀形成為垂直的形狀，在該第一電極113上形成成為側壁絕緣膜215的絕緣膜，並對其進行各向異性高的蝕刻，可以形成側壁絕緣膜215。
此外，之後詳細說明，在圖9A和9B中一對第三區域223a、223b相當於氧化物半導體膜103與側壁絕緣膜215重疊的區域。側壁絕緣膜215在與第一電極113的側面及閘極絕緣膜111接觸的區域以外的至少一部分具有彎曲形狀。
與實施例1相同，氧化物半導體膜103是包括選自In、Ga、Sn和Zn中的兩種以上的元素的金屬氧化物。藉由使用能隙寬的金屬氧化物，可以降低電晶體200的截止電流。
另外，在電晶體200中，第一區域105用作通道形成區，並且該第一區域105是CAAC-OS，並且第一區域105的氫濃度被降低。因此，由於電晶體200在光照射前後及BT(閘極偏壓溫度)應力測試前後臨界電壓的變動小， 因此可以說是具有穩定的電特性和高可靠性的電晶體。
一對第二區域123a、123b與實施例1所示的一對第二區域相同，與一對第二區域123a、123b是像第一區域105一樣不包含摻雜物的CAAC-OS的情況(氧化物半導體膜103的整個區域都是不包含摻雜物的CAAC-OS的情況)相比，導電率高。另外，一對第三區域223a、223b也與一對第二區域123a、123b同樣包含摻雜物，所以導電率高。換言之，氧化物半導體膜103的通道方向上的電阻成分被降低，從而可以增加電晶體200的導通電流。
另外，在電晶體200中，一對第二區域123a、123b以及一對第三區域223a、223b的導電率和摻雜物濃度在與實施例1相同的範圍內，當摻雜物濃度過高時導電性下降，而電晶體200的導通電流下降。
因此，一對第二區域123a、123b以及一對第三區域223a、223b的摻雜物濃度較佳為5×1018cm-3以上且1×1022cm-3以下。再者，一對第二區域123a、123b的摻雜物濃度比一對第三區域223a、223b的摻雜物濃度高。明確而言，一對第二區域123a、123b的摻雜物濃度較佳為5×1020cm-3以上且1×1022cm-3以下，一對第三區域223a、223b的摻雜物濃度較佳為5×1018cm-3以上且低於5×1021cm-3。此外，由於在電晶體200中設置有側壁絕緣膜215，所以在添加摻雜物的製程中自對準地形成這些摻雜物濃度的差異。
另外，在電晶體200中，藉由在一對第二區域 123a、123b中的第二區域123a與第一區域105之間設置一對第三區域223a、223b中的第三區域223a，並藉由在第二區域123b與第一區域105之間設置第三區域223b，可以緩和施加到第一區域105的電場。一對第二區域123a、123b用作源極區及汲極區。另外，一對第三區域223a、223b用作電場緩和區域。
詳細而言，藉由在一對第二區域123a、123b中的第二區域123a與第一區域105之間設置一對第三區域223a、223b中的第三區域223a，並藉由在第二區域123b與第一區域105之間設置第三區域223b，可以使形成在第一區域105中的通道中的帶端幾乎不發生彎曲。從而，電晶體200能夠減少臨界電壓向負方向變動等通道長度的縮短所造成的影響。
此外，由於一對第二區域123a、123b與第二電極119a及第三電極119b的接觸電阻降低，所以可以增加電晶體200的導通電流。
〈電晶體200的製造方法〉
接著，參照圖2A至2D、圖3A至3D以及圖10A至10E說明電晶體200的製造方法。
在電晶體200的製造方法中，形成擴散氧且充分地降低氫濃度的氧化物半導體膜140以及閘極絕緣膜111的製程(相當於圖2D的製程)以及在氧化物半導體膜140上形成使用可用於第一電極113的導電材料形成導電膜112 的製程(相當於圖3A的製程)與電晶體100同樣，所以可以參照實施例1。
接著，藉由進行光微影製程來在導電膜112上形成抗蝕劑掩模，並且使用該抗蝕劑掩模進行蝕刻來形成第一電極113(參照圖10A)。如上所述，較佳的是，作為該蝕刻進行各向異性高的蝕刻，以將第一電極113的端部形成為垂直狀。作為各向異性高的蝕刻條件，較佳的是，導電膜112對該抗蝕劑掩模的選擇比極高。
接著，對氧化物半導體膜140進行添加摻雜物150的處理(第一摻雜物添加處理(參照圖10B)。另外，在第一摻雜物添加處理中，摻雜物150的種類(所添加的元素)以及添加摻雜物150的方法與實施例1相同。
在第一摻雜物添加處理中，第一電極113用作掩模，並且摻雜物150穿過閘極絕緣膜111地添加到氧化物半導體膜140。藉由上述步驟形成添加有摻雜物150的氧化物半導體區214a、214b。另外，摻雜物150沒有添加到氧化物半導體膜140的重疊於第一電極113的區域中而形成第一區域105。
接著，形成側壁絕緣膜215。側壁絕緣膜215使用在形成基底絕緣膜102及閘極絕緣膜111時說明的絕緣膜的任一種形成。
在電晶體200中，第一區域105、一對第二區域123a、123b以及一對第三區域223a、223b都以與閘極絕緣膜111接觸的方式設置。為了實現這種結構，使閘極絕 緣膜111及側壁絕緣膜215為蝕刻速率不同的絕緣膜即可。藉由採用這種結構，在形成側壁絕緣膜215時，可以將閘極絕緣膜111用作蝕刻停止膜。藉由將閘極絕緣膜111用作蝕刻停止膜，可以抑制對氧化物半導體膜140的過蝕刻。再者，還可以容易地檢測出形成側壁絕緣膜215時的蝕刻終點(end point)。此外，藉由將閘極絕緣膜111用作蝕刻停止膜，可以容易控制側壁絕緣膜215的寬度(圖9B中的側壁絕緣膜215與閘極絕緣膜111接觸的部分的寬度)。一對第三區域223a、223b的範圍對應於側壁絕緣膜215的寬度而決定。藉由擴大一對第三區域223a、223b的範圍，可以相應地緩和施加到通道形成區即第一區域105的電場。
首先，在閘極絕緣膜111及第一電極113上形成成為側壁絕緣膜215的絕緣膜114(參照圖10C)。絕緣膜114可以與基底絕緣膜102或閘極絕緣膜111同樣地形成，並使用實施例1說明的氮化物絕緣膜的任一種較佳。另外，對絕緣膜114的厚度沒有特別的限制，可以考慮對第一電極113的形狀的覆蓋性而適當地選擇。
藉由對絕緣膜114進行蝕刻來形成側壁絕緣膜215。該蝕刻為各向異性高的蝕刻，藉由對絕緣膜114進行各向異性高的蝕刻，可以自對準地形成側壁絕緣膜215。在此，作為各向異性高的蝕刻，使用乾蝕刻較佳，例如，作為蝕刻氣體，可以使用三氟甲烷(CHF3)、八氟環丁烷(C4F8)、四氟化碳(CF4)等含氟的氣體，也可以添加 氦(He)或氬(Ar)等稀有氣體或氫(H2)。再者，作為乾蝕刻，使用對基板施加高頻電壓的反應離子蝕刻法(RIE法)較佳。
此外，由於後面形成的一對第三區域223a、223b的摻雜物濃度對應於側壁絕緣膜215的厚度，因此以使一對第三區域223a、223b的摻雜物濃度成為上述值的方式決定側壁絕緣膜215的厚度和第一電極113的厚度，即可。此外，在此側壁絕緣膜215的厚度是指側壁絕緣膜215的從與閘極絕緣膜111接觸的面到與第一電極113接觸的面的最頂部。
另外，由於一對第三區域223a、223b的範圍對應於側壁絕緣膜215的寬度，並且側壁絕緣膜215的寬度還對應於第一電極113的厚度，所以以一對第三區域223a、223b的範圍成為所希望的範圍的方式決定第一電極113的厚度即可。
接著，對氧化物半導體區214a、214b進行添加摻雜物150的處理(第二摻雜物添加處理(參照圖10D)。另外，摻雜物150的種類(所添加的元素)以及添加摻雜物150的方法與實施例1相同。
在第二摻雜物添加處理中，第一電極113用作掩模，並且摻雜物150穿過閘極絕緣膜111及側壁絕緣膜215地添加到氧化物半導體區214a、214b。在此，穿過閘極絕緣膜111及側壁絕緣膜215地添加有摻雜物150的區域中的摻雜物150比只穿過閘極絕緣膜111地添加有摻雜物 150的區域中的摻雜物150少。從而，可以自對準地形成氧化物半導體區214a、214b中的摻雜物濃度差。
在本實施例中，添加有摻雜物150的區域也因添加摻雜物150時的損傷使結晶性降低而成非晶區域。藉由調節摻雜物150的添加量等，可以減輕損傷而不使該區域成為完全的非晶區域。換言之，添加有摻雜物150的區域中的非晶區域的比例至少高於第一區域105。較佳的是，該區域不是完全的非晶區域，這是由於由此可以易於進行接下來進行的利用第三加熱處理的晶化的緣故。
接著，藉由與電晶體100的製造製程同樣地進行第三加熱處理，可以使添加有摻雜物150的區域成為包含摻雜物且具有多個結晶部的氧化物半導體區的一對第二區域123a、123b以及一對第三區域223a、223b(參照圖10E)。另外，第三加熱處理的加熱條件及加熱裝置與實施例1相同。
如上所述，藉由以第一電極113為掩模將摻雜物150添加到氧化物半導體膜140中，然後進行第三加熱處理，可以自對準地形成成為通道形成區的第一區域105、成為源極區及汲極區的一對第二區域123a、123b以及成為電場緩和區的一對第三區域223a、223b。
此後，與電晶體100的製造製程同樣地形成層間絕緣膜117，在閘極絕緣膜111及層間絕緣膜117中形成開口部116a、116b，並且在隔著開口部116a、116b形成接觸於一對第二區域123a、123b的第二電極119a、第三電極 119b。另外，形成層間絕緣膜117、開口部116a、116b、第二電極119a以及第三電極119b的製程與實施例1相同。
藉由如上步驟，可以製造電晶體200(參照圖9A和9B)。
另外，在上述步驟中，進行兩次摻雜物添加處理，即第一摻雜物添加處理和第二摻雜物添加處理。但是，也可以在進行第一摻雜物添加處理之前形成側壁絕緣膜215，然後以成為所希望的摻雜物濃度的方式進行摻雜物添加處理，來形成電晶體200。注意，該所希望的摻雜物濃度為電晶體200的一對第二區域123a、123b以及一對第三區域223a、223b的摻雜物濃度。
〈電晶體200的變形例子1〉
另外，藉由以550℃以上且低於基板的應變點的溫度在氧化氛圍下進行第三加熱處理，可以在一對第二區域123a、123b中的包含摻雜物150且具有多個結晶部的氧化物半導體區109a、109b上形成包含摻雜物150且具有c軸配向的結晶部的非單晶的氧化物半導體區107a、107b。並且，也可以在一對第三區域223a、223b中的包含摻雜物150且具有多個結晶部的氧化物半導體區209a、209b上形成包含摻雜物150且具有c軸配向的結晶部的非單晶的氧化物半導體區207a、207b。
圖11A示出在該情況下完成的電晶體260的俯視圖。 另外，圖11B示出沿著圖11A中的線A-B的剖面圖。
電晶體260的一對第二區域123a、123b由包含摻雜物150且具有c軸配向的結晶部的非單晶的氧化物半導體區107a、107b以及包含摻雜物150且具有多個結晶部的氧化物半導體區109a、109b構成(參照圖11B)。另外，氧化物半導體區107a、107b和氧化物半導體區109a、109b的摻雜物濃度相同。
另外，電晶體260的一對第三區域223a、223b由包含摻雜物150且具有c軸配向的結晶部的非單晶的氧化物半導體區207a、207b以及包含摻雜物150且具有多個結晶部的氧化物半導體區209a、209b構成(參照圖11B)。
如上所述，一對第三區域223a、223b的摻雜物濃度比一對第二區域123a、123b的摻雜物濃度低，因此，氧化物半導體區207a、207b以及氧化物半導體區209a、209b的摻雜物濃度比氧化物半導體區107a、107b以及氧化物半導體區109a、109b的摻雜物濃度低。另外，氧化物半導體區207a、207b和氧化物半導體區209a、209b的摻雜物濃度相同。
另外，第二電極119a及第三電極119b藉由開口部116a、116b與氧化物半導體區107a、107b接觸。電晶體260的其他結構與電晶體160相同。
另外，在以上述條件進行一小時的第三加熱處理的情況下，從一對第二區域123a、123b的頂面向一對第二區 域123a、123b的底面方向上至少形成2nm左右的上述氧化物半導體區107a、107b。另外，藉由延長以上述條件進行的第三加熱處理的時間，可以形成更厚的氧化物半導體區107a、107b。
另外，電晶體200和電晶體260的不同之處僅在於一對第二區域123a、123b以及一對第三區域223a、223b的結構，因此電晶體200的說明還適用於電晶體260。
電晶體260也呈現使形成在第一區域105的通道中的帶端的彎曲變小的效果，所以電晶體260能夠減少臨界電壓向負方向變動等因通道長度的縮短所造成的影響。再者，可以降低第二電極119a及第三電極119b與一對第二區域123a、123b之間的接觸電阻，所以能夠增加電晶體260的導通電流。
此外，由於電晶體260的一對第二區域123a、123b由氧化物半導體區107a、107b及氧化物半導體區109a、109b構成，所以可以認為與一對第二區域123a、123b由非晶區域構成的情況相比，光照射前後及BT(閘極偏壓溫度)應力測試前後臨界電壓的變動小，所以電晶體260是可靠性高的電晶體。
〈電晶體200的變形例子2〉
當在電晶體200的製造製程中形成第一電極113時，藉由同時對閘極絕緣膜111進行蝕刻，可以只在氧化物半導體膜103的第一區域105上形成閘極絕緣膜121。
圖12A示出在該情況下完成的電晶體270的俯視圖。另外，圖12B示出沿著圖12A中的線A-B的剖面圖。電晶體270的頂面結構與電晶體200相同，該電晶體270是具有閘極結構和頂部接觸結構的電晶體。
另外，電晶體200和電晶體270的不同之處僅在於閘極絕緣膜的形狀，因此電晶體200的說明還適用於電晶體270。
因此，電晶體270也呈現使在第一區域105形成的通道中的帶端的彎曲變小的效果，所以電晶體270能夠減少臨界電壓向負方向變動等因通道長度的縮短所造成的影響。再者，由於可以降低第二電極119a、第三電極119b與一對第二區域123a、123b之間的接觸電阻，所以能夠增加電晶體270的導通電流。
此外，由於電晶體270的一對第二區域123a、123b包含具有多個結晶部的氧化物半導體區，所以可以認為與一對第二區域123a、123b包含非晶區域的情況相比，光照射前後及BT(閘極偏壓溫度)應力測試前後臨界電壓的變動小，所以電晶體270是可靠性高的電晶體。
參照圖3A至3D、圖13A和13B以及圖14對電晶體270的製造方法進行說明。到形成導電膜112的製程(參照圖3A)為止，電晶體270的製程與電晶體100的相同。
在形成導電膜112之後，藉由對導電膜112及閘極絕緣膜111進行蝕刻，可以形成只重疊於第一電極113及後 面形成的氧化物半導體膜103的第一區域105上的閘極絕緣膜121(參照圖13A)。
此外，由於閘極絕緣膜121只接觸於第一區域105，所以閘極絕緣膜121不以沿著氧化物半導體膜140的形狀(臺階)的方式設置。換言之，閘極絕緣膜121沒有越過氧化物半導體膜140的臺階的部分。由於在完成的電晶體270中，閘極絕緣膜121沒有越過氧化物半導體膜103的臺階的部分，所以可以降低起因於閘極絕緣膜121的斷開等的洩漏電流，而且可以提高閘極絕緣膜121的耐壓性。由此，即使使閘極絕緣膜121減薄到將近5nm而使用也能夠使電晶體270工作。此外，藉由使閘極絕緣膜121薄膜化，可以減少通道長度的縮短所造成的影響，並提高電晶體的工作速度。
再者，由於在電晶體270中沒有閘極絕緣膜121越過臺階的部分，所以在第一電極113與一對第二區域123a、123b之間以及在第一電極113與一對第三區域223a、223b之間幾乎不產生寄生電容。由此，即使縮短電晶體270的通道長度，也可以降低臨界電壓的變動。
接著，進行第一摻雜物添加處理(參照圖13B)。該第一摻雜物添加處理可以與電晶體200同樣地進行。藉由進行該第一摻雜物添加處理來形成添加有摻雜物150的氧化物半導體區214a、214b。
接著，形成成為側壁絕緣膜215的絕緣膜114(參照圖13C)。絕緣膜114可以與基底絕緣膜102或閘極絕緣 膜111同樣地形成，並使用實施例1所說明的氧化物絕緣膜或氮化物絕緣膜中的任一種。另外，對絕緣膜114的厚度沒有特別的限制，可以考慮對第一電極113的形狀的覆蓋性而適當地選擇。
與電晶體200同樣，藉由對絕緣膜114進行蝕刻來形成側壁絕緣膜215。關於該蝕刻的詳細內容可以參照上述記載。
此外，側壁絕緣膜215的厚度是指側壁絕緣膜215的從與成為氧化物半導體膜103的氧化物半導體膜140接觸的面到與第一電極113接觸的面的最頂部。另外，由於後面形成的一對第三區域223a、223b的摻雜物濃度對應於側壁絕緣膜215的厚度，因此以使一對第二區域123a、123b的摻雜物濃度成為電晶體200的記載中所說明的值的方式決定側壁絕緣膜215的厚度和第一電極113的厚度，即可。
另外，一對第二區域123a、123b的範圍取決於側壁絕緣膜215的寬度(例如圖12B中的側壁絕緣膜215與氧化物半導體膜103接觸的部分的寬度)。藉由擴大一對第二區域123a、123b的範圍，可以相應地緩和施加到第一區域105的電場。
側壁絕緣膜215的寬度還對應於第一電極113的厚度，所以以一對第二區域123a、123b的範圍成為所希望的範圍的方式決定第一電極113的厚度即可。
接著，進行第二摻雜物添加處理。另外，在電晶體 270中，添加摻雜物150的處理與電晶體200不同，並且有以第一電極113為掩模穿過側壁絕緣膜215進行添加的區域以及在氧化物半導體膜140的一部分露出的狀態下進行添加的區域(參照圖13D)。
當如電晶體270那樣在使氧化物半導體膜140的一部分露出的狀態下添加摻雜物150時，作為摻雜物150的添加方法可以使用離子摻雜法或離子植入法之外的方法。例如，可以使用在含有所添加的元素的氣體氛圍中產生電漿並對被添加物(在此，氧化物半導體膜140)照射該電漿的電漿處理。作為產生該電漿的裝置，可以使用乾蝕刻裝置、電漿CVD設備、高密度電漿CVD設備等。此外，該電漿處理也可以邊加熱基板101邊進行。
此後，藉由進行與電晶體200同樣的製程，可以製造電晶體270(圖12A和12B)。
另外，與電晶體200同樣，也可以在進行第一摻雜物添加處理之前，形成側壁絕緣膜215，然後以成為所希望的摻雜物濃度的方式進行摻雜物添加處理，來形成電晶體270。
另外，在電晶體270中，藉由在添加摻雜物150之後，以550℃以上且低於基板的應變點的溫度在氧化氛圍下進行第三加熱處理，可以形成一對第二區域123a、123b，該一對第二區域123a、123b在包含摻雜物150且具有多個結晶部的氧化物半導體區109a、109b上設置有包含摻雜物150且具有c軸配向的結晶部的非單晶的氧化 物半導體區107a、107b(參照圖14)。注意，圖14中的各符號對應於電晶體200、電晶體260以及電晶體270的各符號。
如此，由於所公開的發明的一個實施例可以解決微型化所導致的問題，由此可以充分地縮小電晶體的尺寸。藉由使電晶體的尺寸充分地縮小，半導體裝置所占的面積縮小，由此能夠從一個基板獲得的半導體裝置的個數增加。由此，可以降低半導體裝置的製造成本。另外，由於能夠在保持同樣功能的情況下實現半導體裝置的小型化，所以當採用相同的尺寸時，可以實現功能進一步得到提高的半導體裝置。另外，藉由通道長度的縮小還可以獲得工作高速化、低耗電量化等效果。換言之，藉由根據所公開的發明的一個實施例實現使用氧化物半導體的電晶體的微型化，可以得到微型化帶來的各種各樣的效果。注意，本實施例可以與其他實施例及實施例適當地組合。
實施例3
在本實施例中，參照圖15A至16C說明本發明的其他實施例的電晶體的結構及製造方法。
本實施例所說明的電晶體與實施例1所說明的電晶體100的不同點在於第二電極119a及第三電極119b與氧化物半導體膜的一對第二區域123a、123b的底面接觸。換言之，本實施例所示的電晶體是具有頂閘極結構和底部接觸結構的電晶體。另外，圖15A示出該具有頂閘極結構和 底部接觸結構的電晶體的剖面圖。
另外，實施例1及實施例2所說明的所有的電晶體也都可以應用於具有頂閘極結構和底部接觸結構的電晶體。例如，電晶體160及電晶體170也可以採用頂閘極結構和底部接觸結構。圖15B示出使電晶體160具有頂閘極結構和底部接觸結構時的電晶體的剖面圖，圖15C示出使電晶體170具有頂閘極結構和底部接觸結構時的電晶體的剖面圖。
另外，圖16A示出使電晶體200具有頂閘極結構和底部接觸結構時的電晶體的剖面圖，圖16B示出使電晶體260具有頂閘極結構和底部接觸結構時的電晶體的剖面圖，並且圖16C示出使電晶體270具有頂閘極結構和底部接觸結構時的電晶體的剖面圖。
在圖15A至15C以及圖16A至16C中，各符號對應於電晶體100、電晶體160和電晶體170以及電晶體200、電晶體260和電晶體270的各符號，所以關於各個符號的說明可以適當地參照實施例1以及實施例2的說明。此外，不僅是各符號的說明，實施例1及實施例2的說明也適用於本實施例。
另外，作為圖15A至15C以及圖16A至16C所示的電晶體的製造方法，可以調換對應的電晶體的製造製程，即可。例如，在進行形成基底絕緣膜102的製程的之後，進行形成第二電極119a及第三電極119b的製程。然後可以依次進行除了形成第二電極119a及第三電極119b的製 程以外的電晶體100、電晶體160和電晶體170以及電晶體200、電晶體260和電晶體270的製造製程。
另外，在圖15C和16C所示的電晶體中，作為氧化物半導體膜103可以採用與圖15B和16B同樣的如下結構：作為一對第二區域123a、123b採用在包含摻雜物150且具有多個結晶部的氧化物半導體區109a、109b上設置包含摻雜物150且具有c軸配向的結晶部的非單晶氧化物半導體區107a、107b的結構；作為一對第三區域223a、223b採用在包含摻雜物150且具有多個結晶部的氧化物半導體區209a、209b上設置包含摻雜物150且具有c軸配向的結晶部的非單晶氧化物半導體區207a、207b的結構。在圖式中這種結構的電晶體的剖面圖未圖示。
如此，由於所公開的發明的一個實施例可以解決微型化所導致的問題，由此可以充分地縮小電晶體的尺寸。藉由使電晶體的尺寸充分地縮小，半導體裝置所占的面積縮小，由此能夠從一個基板獲得的半導體裝置的個數增加。由此，可以降低半導體裝置的製造成本。另外，由於能夠在保持同樣功能的情況下實現半導體裝置的小型化，所以當採用相同的尺寸時，可以實現功能進一步得到提高的半導體裝置。另外，藉由通道長度的縮小還可以獲得工作高速化、低耗電量化等效果。換言之，藉由根據所公開的發明的一個實施例實現使用氧化物半導體的電晶體的微型化，可以得到微型化帶來的各種各樣的效果。注意，本實施例可以與其他實施例適當地組合。
實施例4
在本實施例中，參照圖17A至18B說明添加有摻雜物的區域中的該摻雜物的接合狀態以及構成添加有摻雜物的區域的氧化物半導體的電子狀態，該添加有摻雜物的區域用作實施例1至實施例3所示的電晶體的源極區、汲極區以及電場緩和區。
例如，在電晶體100中，包含摻雜物的區域的一對第二區域123a、123b的導電率比不包含摻雜物的第一區域105的導電率高。
可以預想該導電率的增大是因為構成一對第二區域123a、123b的氧化物半導體被添加摻雜物而在該氧化物半導體中產生載子的緣故。
因此，在本實施例中，關於添加有摻雜物的結構的氧化物半導體，說明使用第一原理分子動力學法(First Principles Molecular Dynamics：FPMD)計算以及結構最適化計算算出的該氧化物半導體的接合狀態以及電子狀態。另外，該氧化物半導體為In-Ga-Zn-O類金屬氧化物，為了簡化上述計算而將該In-Ga-Zn-O類金屬氧化物假設為非晶體(以下表示為a-IGZO)。此外，摻雜物為磷(P)原子。
對配置有(添加有)一個原子的磷的a-IGZO進行上述計算。明確而言，假設a-IGZO在單位晶格中有84原子，組成比為In：Ga：Zn：O=1：1：1：4(原子數比)，密 度為5.9gcm-3，晶格常數為a=b=c=1.02nm且α=β=γ=90°。
另外，當進行上述計算時，計算程式使用Accelrys公司製造的第一原理量子力學程式CASTEP。作為泛函使用GGA-PBE，作為虛擬電位使用Ultrasoft。截止能量為260eV(使用DOS計算時為380eV)，k點的個數為1×1×1。FPMD計算藉由NVT整體進行，並且將溫度設定為1500K。總計算時間為0.3ps，時間間隔為1.0fs。
圖17A和17B示出上述計算的初期結構以及進行上述計算之後的最終結構。圖17A是示出初期結構的圖，圖17B是示出最終結構的圖。該初期結構相當於在a-IGZO的任意位置只配置磷原子的結構。該最終結構相當於進行上述計算之後的結構，即結構最適化之後的結構。此外，結構最適化之後的最終結構相當於實施例1至實施例3所說明的電晶體中的包含摻雜物的氧化物半導體區的結構。
如圖17A所示，初期結構的磷原子設置在(添加到)構成a-IGZO的元素之間。注意，在圖17A和17B中，黑色圓點表示氧原子，白色圓點表示金屬原子(In原子、Zn原子或者Ga原子)，並且灰色原子表示磷原子。
在進行上述計算之後，最終結構中的磷原子形成：“與一個Zn原子結合”；“與兩個氧原子形成單鍵”；以及“與一個氧原子形成雙鍵”。換言之，磷原子在與氧原子接合的狀態下配位在Zn原子(參照圖17B)。
另外，從鍵能的角度可以說明磷原子所結合的金屬原子為Zn原子的原因。
由於Zn原子與氧原子的鍵能比其他金屬原子(In原子及Ga原子)與氧原子的鍵能低，所以可以說Zn原子與氧原子的結合與其他結合相比容易被切斷。從而，可以認為結構最適化之後磷原子與周圍的氧原子配位在Zn原子。注意，在此只是表示磷原子與Zn原子結合的可能性最高而已，磷原子所結合的金屬原子不侷限於Zn原子，所以磷原子有時與構成a-IGZO的其他金屬原子結合。
另外，圖18A和18B示出結構最適化之後的結構的態密度圖。圖18A示出沒有配置(添加)磷原子的a-IGZO的態密度圖。另外，圖18B示出配置(添加)磷原子且結構最適化之後的a-IGZO(相當於圖17B)的態密度圖。圖18B的實線表示配置(添加)磷原子且結構最適化之後的a-IGZO的總態密度，圖18B的虛線表示結構最適化之後a-IGZO的磷原子的部分態密度。在圖18A和18B中，橫軸表示能量[eV]，縱軸表示結構最適化之後的結構的態密度[states/eV]。注意，圖18A和18B所示的態密度圖的能量的原點都是費米能階。
由圖18A可知，在總態密度中沒有配置磷原子的a-IGZO的費米能階與價帶的上端一致，並且在能隙上形成有傳導帶。
由圖18B可知，在總態密度中配置磷原子且結構最適化之後的a-IGZO的費米能階位於傳導帶的範圍內，所以可以認為該a-IGZO中產生載子。再者，在該a-IGZO的能隙中還形成有磷原子的能階。
由此可知，由於氧化物半導體被添加摻雜物而在該氧化物半導體中產生載子。
本實施例所示的結構、方法等可以與其他的實施例及實施例所示的結構、方法等適當地組合而實施。
實施例5
在本實施例中，說明使用實施例1至實施例3的任一項所示的電晶體的半導體裝置的例子。
圖20A示出構成半導體裝置的記憶元件(以下也稱為記憶體單元)的電路圖的一個例子。記憶體單元由將氧化物半導體以外的材料用於通道形成區的電晶體1160及將氧化物半導體用於通道形成區的電晶體1162構成。
將氧化物半導體用於通道形成區的電晶體1162可以根據上述實施例製造。
如圖20A所示，電晶體1160的閘極電極與電晶體1162的源極電極或汲極電極中的一個電連接。另外，第一佈線(1st Line：也稱為源極線)與電晶體1160的源極電極電連接，第二佈線(2nd Line：也稱為位元線)與電晶體1160的汲極電極電連接。另外，第三佈線(3rd Line：也稱為第一信號線)與電晶體1162的源極電極或汲極電極中的另一個電連接，第四佈線(4th Line：也稱為第二信號線)與電晶體1162的閘極電極電連接。
由於將氧化物半導體以外的材料例如單晶矽用於通道形成區的電晶體1160可以進行充分的高速工作，所以藉 由使用電晶體1160可以進行高速的儲存內容的讀出等。此外，將氧化物半導體用於通道形成區的電晶體1162具有其截止電流比電晶體1160小的特徵。因此，藉由使電晶體1162成為截止狀態，可以在極長時間保持電晶體1160的閘極電極的電位。
藉由有效地利用能夠保持電晶體1160的閘極電極的電位的特徵，可以如下所述那樣進行資訊的寫入、保持以及讀出。
首先，對資訊的寫入及保持進行說明。首先，藉由將第四佈線的電位設定為使電晶體1162成為導通狀態的電位，使電晶體1162成為導通狀態。由此，將第三佈線的電位施加到電晶體1160的閘極電極(寫入)。然後，藉由將第四佈線的電位設定為使電晶體1162成為截止狀態的電位，使電晶體1162成為截止狀態，而保持電晶體1160的閘極電極的電位(保持)。
因為電晶體1162的截止電流比電晶體1160小，所以能夠在長時間保持電晶體1160的閘極電極的電位。例如，在電晶體1160的閘極電極的電位為使電晶體1160成為導通狀態的電位的情況下，能夠在長時間保持電晶體1160的導通狀態。另外，在電晶體1160的閘極電極的電位為使電晶體1160成為截止狀態的電位的情況下，能夠在長時間保持電晶體1160的截止狀態。
接著，對資訊的讀出進行說明。如上所述，當在保持電晶體1160的導通狀態或截止狀態的狀態下將既定的電 位(低電位)施加到第一佈線時，第二佈線的電位根據電晶體1160的導通狀態或截止狀態而取不同的值。例如，在電晶體1160處於導通狀態的情況下，第二佈線的電位相對於第一佈線的電位降低。另外，在電晶體1160處於截止狀態的情況下，第二佈線的電位不變化。
如上所述，藉由在保持資訊的狀態下對第二佈線的電位和既定的電位進行比較，可以讀出資訊。
接著，對資訊的改寫進行說明。資訊的改寫與上述資訊的寫入和保持同樣地進行。換言之，藉由將第四佈線的電位設定為使電晶體1162成為導通狀態的電位，使電晶體1162成為導通狀態。由此，對電晶體1160的閘極電極施加第三佈線的電位(有關新的資訊的電位)。然後，藉由將第四佈線的電位設定為使電晶體1162成為截止狀態的電位，使電晶體1162成為截止狀態，而處於保持新的資訊的狀態。
如上所述，根據所公開的發明的記憶體單元可以藉由再次進行資訊的寫入而直接改寫資訊。由此，不需要閃速記憶體等所需要的擦除工作，並且，可以抑制起因於擦除工作的工作速度的降低。就是說，可以實現具有記憶體單元的半導體裝置的高速工作。
此外，圖20B示出應用圖20A的記憶體單元的電路圖的一個例子。
圖20B所示的記憶體單元1100包括第一佈線SL(源極線)、第二佈線BL(位元線)、第三佈線S1(第一信 號線)、第四佈線S2(第二信號線)、第五佈線WL(字線)、電晶體1164(第一電晶體)、電晶體1161(第二電晶體)以及電晶體1163(第三電晶體)。在電晶體1164及電晶體1163中，將氧化物半導體以外的材料用於通道形成區，在電晶體1161中，將氧化物半導體用於通道形成區。
在此，電晶體1164的閘極電極與電晶體1161的源極電極或汲極電極中的一個電連接。另外，第一佈線SL與電晶體1164的源極電極電連接，並且電晶體1164的汲極電極與電晶體1163的源極電極電連接。另外，第二佈線BL與電晶體1163的汲極電極電連接，第三佈線S1與電晶體1161的源極電極或汲極電極中的另一個電連接，第四佈線S2與電晶體1161的閘極電極電連接，並且第五佈線WL與電晶體1163的閘極電極電連接。
以下，具體說明電路的工作。
在將資料寫入到記憶體單元1100時，將第一佈線SL設定為0V，將第五佈線WL設定為0V，將第二佈線BL設定為0V，並且將第四佈線S2設定為2V。在寫入資料“1”時，將第三佈線S1設定為2V，而在寫入資料“0”時，將第三佈線S1設定為0V。此時，電晶體1163處於截止狀態，電晶體1161處於導通狀態。另外，在資料寫入結束時，在第三佈線S1的電位變化之前，將第四佈線S2設定為0V，而使電晶體1161處於截止狀態。
其結果是，在寫入資料“1”之後，連接到電晶體 1164的閘極電極的節點(以下，稱為節點A)的電位成為2V左右，而在寫入資料“0”之後，節點A的電位成為0V左右。在節點A中儲存根據第三佈線S1的電位的電荷，但是電晶體1161的截止電流比將單晶矽用於通道形成區的電晶體小，從而能夠在長時間保持電晶體1164的閘極電極的電位。
接著，在從記憶體單元讀出資料時，將第一佈線SL設定為0V，將第五佈線WL設定為2V，將第四佈線S2設定為0V，並且將第三佈線S1設定為0V，使連接於第二佈線BL的讀出電路處於工作狀態。此時，電晶體1163處於導通狀態，電晶體1161處於截止狀態。
在資料為“0”，即節點A處於0V左右的狀態下，電晶體1164處於截止狀態，因此第二佈線BL與第一佈線SL之間的電阻處於高電阻狀態。另一方面，在資料為“1”，即節點A處於2V左右的狀態下，電晶體1164處於導通狀態，因此第二佈線BL與第一佈線SL之間的電阻處於低電阻狀態。在讀出電路中可以根據記憶體單元的電阻狀態的不同而讀出資料“0”或“1”。另外，雖然在寫入時將第二佈線BL設定為0V，但是也可以使第二佈線處於浮動狀態或充電到0V以上的電位。雖然在讀出時將第三佈線S1設定為0V，但是也可以使第三佈線S1處於浮動狀態或充電到0V以上的電位。
注意，資料“1”和資料“0”是為了方便起見而定義的，也可以反過來。另外，上述工作電壓只是一個例子。 只要以在資料為“0”時使電晶體1164處於截止狀態且在資料為“1”時使電晶體1164處於導通狀態的方式、在寫入時使電晶體1161處於導通狀態且在寫入時以外使電晶體1161處於截止狀態的方式以及在讀出時電晶體1163處於導通狀態的方式選擇工作電壓，即可。尤其是，也可以使用週邊邏輯電路的電源電位VDD代替2V。
在本實施例中，為了清楚地理解而說明了最小儲存單位(1位元)的記憶體單元，但是記憶體單元的結構不侷限於此。也可以藉由適當地連接多個記憶體單元而構成更高度的半導體裝置。例如，可以使用多個上述記憶體單元而構成NAND型或NOR型的半導體裝置。佈線的結構也不侷限於圖20A和20B，而可以適當地改變。
圖21示出具有m×n位元的儲存容量的本發明的一個實施例的半導體裝置的電路方塊圖。
圖21所示的半導體裝置包括：m個第五佈線WL(1)至WL(m)及m個第四佈線S2(1)至S2(m)；n個第二佈線BL(1)至BL(n)及n個第三佈線S1(1)至S1(n)；將多個記憶體單元1100(1、1)至1100(m、n)配置為縱m個(列)×橫n個(行)(m、n為自然數)的矩陣狀的記憶體單元陣列1110。此外，還具有週邊電路諸如連接於第二佈線BL及第三佈線S1的驅動電路1111、連接於第四佈線S2及第五佈線WL的驅動電路1113以及讀出電路1112等。作為其他週邊電路，也可以設置有刷新電路等。
作為記憶體單元的代表，考慮記憶體單元1100(i、j)。在此，記憶體單元1100(i、j)(i為1以上且m以下的整數，j為1以上且n以下的整數)分別連接於第二佈線BL(j)、第三佈線S1(j)、第五佈線WL(i)、第四佈線S2(i)以及第一佈線。將第一佈線電位Vs施加到第一佈線。另外，第二佈線BL(1)至BL(n)及第三佈線S1(1)至S1(n)連接於第二佈線及第三佈線的驅動電路1111及讀出電路1112。此外，第五佈線WL(1)至WL(m)及第四佈線S2(1)至S2(m)連接於第四佈線及第五佈線的驅動電路1113。
以下，說明圖21所示的半導體裝置的工作。在本結構中，按每個行進行寫入及讀出。
在對第i列的記憶體單元1100(i、l)至1100(i、n)進行寫入時，將第一佈線電位Vs設定為0V，將第五佈線WL(i)設定為0V，將第二佈線BL(1)至BL(n)設定為0V，並且將第四佈線S2(i)設定為2V。此時，電晶體1161成為導通狀態。在寫入資料“1”的行中將第三佈線S1(1)至S1(n)設定為2V，而在寫入資料“0”的行中將第三佈線S1(1)至S1(n)設定為0V。另外，在資料寫入結束時，在第三佈線S1(1)至S1(n)的電位變化之前將第四佈線S2(i)設定為0V，而使電晶體1161處於截止狀態。另外，將未選擇的第五佈線WL設定為0V，並且將未選擇的第四佈線S2設定為0V。
其結果是，在寫入有資料“1”的記憶體單元中，與電 晶體1164的閘極電極連接的節點(以下稱為節點A)的電位成為2V左右，而在寫入有資料“0”的記憶體單元中，節點A的電位成為0V左右(參照圖20B及圖21)。另外，未選擇的記憶體單元的節點A的電位不變。
在進行第i列的記憶體單元1100(i、l)至1100(i、n)的讀出時，將第一佈線電位Vs設定為0V，將第五佈線WL(i)設定為2V，將第四佈線S2(i)設定為0V，將第三佈線S1(1)至S1(n)設定為0V，並使連接於第二佈線BL(1)至BL(n)的讀出電路處於工作狀態。在讀出電路中例如可以根據記憶體單元的電阻狀態的不同而讀出資料“0”或“1”。另外，將未選擇的第五佈線WL設定為0V，並且將未選擇的第四佈線S2設定為0V。另外，雖然在寫入時將第二佈線BL設定為0V，但是也可以使第二佈線BL處於浮動狀態或充電到0V以上的電位。雖然在讀出時將第三佈線S1設定為0V，但是也可以使第三佈線S1處於浮動狀態或充電到0V以上的電位。
注意，資料“1”和資料“0”是為了方便起見被定義的，也可以反過來。另外，上述工作電壓只是一個例子。只要以在資料為“0”時使電晶體1164處於截止狀態且在資料為“1”時使電晶體1164處於導通狀態的方式、在寫入時使電晶體1161處於導通狀態且在寫入時以外使電晶體1161處於截止狀態的方式以及在讀出時電晶體1163處於導通狀態的方式選擇工作電壓，即可。尤其是，也可以使用週邊邏輯電路的電源電位VDD代替2V。
本實施例所示的結構、方法等可以與其他的實施例及實施例所示的結構、方法等適當地組合而實施。
實施例6
在本實施例中示出具有電容元件的記憶體單元的電路圖的一個例子。圖22A所示的記憶體單元1170包括第一佈線SL、第二佈線BL、第三佈線S1、第四佈線S2、第五佈線WL、電晶體1171(第一電晶體)、電晶體1172(第二電晶體)以及電容元件1173。在電晶體1171中將氧化物半導體以外的材料用於通道形成區，而在電晶體1172中，將氧化物半導體用於通道形成區。
在此，電晶體1171的閘極電極、電晶體1172的源極電極或汲極電極中的一個以及電容元件1173的一個的電極電連接。另外，第一佈線SL與電晶體1171的源極電極電連接，第二佈線BL與電晶體1171的汲極電極電連接，第三佈線S1與電晶體1172的源極電極或汲極電極中的另一個電連接，第四佈線S2與電晶體1172的閘極電極電連接，並且第五佈線WL與電容元件1173的另一個的電極電連接。
以下，具體說明電路的工作。
在將資料寫入到記憶體單元1170時，將第一佈線SL設定為0V，將第五佈線WL設定為0V，將第二佈線BL設定為0V，並且將第四佈線S2設定為2V。在寫入資料“1”時，將第三佈線S1設定為2V，在寫入資料“0”時， 將第三佈線S1設定為0V。此時，電晶體1172成為導通狀態。另外，在資料寫入結束時，在第三佈線S1的電位變化之前，將第四佈線S2設定為0V，而使電晶體1172處於截止狀態。
其結果是，在寫入資料“1”之後，連接到電晶體1171的閘極電極的節點(以下，稱為節點A)的電位成為2V左右，而在寫入資料“0”之後，節點A的電位成為0V左右。
在從記憶體單元1170讀出資料時，將第一佈線SL設定為0V，將第五佈線WL設定為2V，將第四佈線S2設定為0V，並且將第三佈線S1設定為0V，使連接於第二佈線BL的讀出電路處於工作狀態。此時，電晶體1172處於截止狀態。
說明將第五佈線WL設定為2V時的電晶體1171的狀態。用來決定電晶體1171的狀態的節點A的電位取決於第五佈線WL與節點A之間的電容C1和電晶體1171的閘極與源極及汲極之間的電容C2。
另外，雖然在讀出時將第三佈線S1設定為0V，但是也可以使第三佈線S1處於浮動狀態或充電到0V以上的電位。資料“1”和資料“0”是為了方便起見被定義的，也可以反過來。
關於寫入時的第三佈線S1的電位，在寫入後電晶體1172處於截止狀態另外在第五佈線WL的電位為0V時電晶體1171處於截止狀態的範圍，分別選擇資料“1”或資 料“0”的電位即可。關於讀出時的第五佈線WL的電位，以在資料“0”時電晶體1171處於截止狀態而在資料“1”時電晶體1171處於導通狀態的方式選擇電位，即可。另外，電晶體1171的臨界電壓也只是一個例子。只要在不改變上述電晶體1171的狀態的範圍，就可以採用任何臨界值。
此外，使用圖22B說明使用記憶體單元的NOR型半導體儲存裝置的例子，該記憶體單元包括具有第一閘極電極及第二閘極電極的選擇電晶體以及電容元件。
圖22B所示的本發明的一個實施例關於的半導體裝置具備記憶體單元陣列，該記憶體單元陣列具有排列為I列(I為2以上的自然數)和J行(J為自然數)的矩陣狀的多個記憶體單元陣列。
圖22B所示的記憶體單元陣列具有：排列為i列(i為3以上的自然數)和j行(j為3以上的自然數)的矩陣狀的多個記憶體單元1180；i個字線WL(字線WL_1至字線WL_i)；i個電容線CL(電容線CL_1至電容線CL_i)；i個閘極線BGL(閘極線BGL_1至閘極線BGL_i)；j個位元線BL(位元線BL_1至位元線BL_j)；以及源極線SL。
再者，多個記憶體單元1180的每一個(也稱為記憶體單元1180(M，N)(但是，N為1以上且j以下的自然數，M為1以上且i以下的自然數))具備電晶體1181(M，N)、電容元件1183(M，N)以及電晶體1182 (M，N)。
此外，在半導體儲存裝置中，電容元件由第一電容電極、第二電容電極以及重疊於第一電容電極及第二電容電極的介電層構成。在電容元件中根據施加到第一電容電極與第二電容電極之間的電壓積累電荷。
電晶體1181(M，N)為n通道型電晶體，並具有源極電極、汲極電極、第一閘極電極以及第二閘極電極。此外，在本實施例的半導體裝置中，電晶體1181不一定需要為n通道型電晶體。
電晶體1181(M，N)的源極電極和汲極電極中的一個與位元線BL_N連接，電晶體1181(M，N)的第一閘極電極與字線WL_M連接，電晶體1181(M，N)的第二閘極電極與閘極線BGL_M連接。藉由採用電晶體1181(M，N)的源極電極和汲極電極中的一個與位元線BL_N連接的結構，可以在每個記憶體單元選擇性地讀出資料。
電晶體1181(M，N)在記憶體單元1180(M，N)中具有選擇電晶體的功能。
作為電晶體1181(M，N)，可以使用將氧化物半導體用於通道形成區的電晶體。
電晶體1182(M，N)為P通道型電晶體。此外，在本實施例的半導體儲存裝置中，電晶體1182不一定需要為P通道型電晶體。
電晶體1182(M，N)的源極電極和汲極電極中的一個與源極線SL連接，電晶體1182(M，N)的源極電極 和汲極電極中的另一個與位元線BL_N連接，電晶體1182(M，N)的閘極電極與電晶體1181(M，N)的源極電極和汲極電極中的另一個連接。
電晶體1182(M，N)在記憶體單元1180(M，N)中具有輸出電晶體的功能。作為電晶體1182(M，N)，例如可以使用將單晶矽用於通道形成區的電晶體。
電容元件1183(M，N)的第一電容電極與電容線CL_M連接，電容元件1183(M，N)的第二電容電極與電晶體1181(M，N)的源極電極和汲極電極中的另一個連接。另外，電容元件1183(M，N)具有儲存電容器的功能。
字線WL_1至字線WL_i的每個電壓例如由使用解碼器的驅動電路控制。
位元線BL_1至位元線BL_j的每個電壓例如由使用解碼器的驅動電路控制。
電容線CL_1至電容線CL_i的每個電壓例如由使用解碼器的驅動電路控制。
閘極線BGL_1至閘極線BGL_i的每個電壓例如使用閘極線驅動電路控制。
閘極線驅動電路例如由包括二極體及第一電容電極與二極體的陽極及閘極線BGL電連接的電容元件的電路而構成。
藉由調節電晶體1181的第二閘極電極的電壓，可以調節電晶體1181的臨界電壓。從而，可以調節用作選擇 電晶體的電晶體1181的臨界電壓，而可以使流動在截止狀態下的電晶體1181的源極電極與汲極電極之間的電流極小。因此，可以延長儲存裝置中的資料保持期間。此外，由於可以使寫入及讀出資料時需要的電壓比習知的半導體裝置低，所以可以降低耗電量。
由於根據本實施例可以極長的時間地保持與將氧化物半導體用於通道形成區的電晶體連接的節點的電位，因此可以製造能夠以低耗電量進行資訊的寫入、保持及讀出的記憶體單元。另外，在圖22B所示的記憶體單元陣列中，可以用圖22A所示的記憶體單元1170代替記憶體單元1180。注意，這時根據記憶體單元1170適當地設置佈線。
本實施例所示的結構、方法等可以與其他的實施例及實施例所示的結構、方法等適當地組合而實施。
實施例7
在本實施例中，參照圖23A和23B說明使用上述實施例所示的電晶體的半導體裝置的例子。
圖23A示出具有相當所謂DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)的結構的半導體裝置的一個例子。圖23A所示的記憶體單元陣列1120具有將多個記憶體單元1130排列為矩陣狀的結構。另外，記憶體單元陣列1120具有m個第一佈線以及n個第二佈線。注意，在本實施例中將第一佈線稱為位元線BL，將 第二佈線稱為字線WL。
記憶體單元1130具有電晶體1131和電容元件1132。電晶體1131的閘極電極與第一佈線(字線WL)連接。另外，電晶體1131的源極電極或汲極電極中的一個與第二佈線(位元線BL)連接，電晶體1131的源極電極或汲極電極中的另一個與電容元件的一個的電極連接。另外，電容元件的另一個的電極與電容線CL連接，並被施加有一定的電壓。作為電晶體1131使用上述實施例所示的電晶體。
與將單晶矽用於通道形成區的電晶體相比，將上述實施例所示的氧化物半導體用於通道形成區的電晶體的截止電流低。因此，如果將該電晶體用於作為所謂DRAM而被認識的圖23A所示的半導體裝置，則可以得到實質上的不揮發性儲存裝置。
圖23B示出具有相當於所謂SRAM(Static Random Access Memory：靜態隨機存取記憶體)的結構的半導體裝置的一個例子。圖23B所示的記憶體單元陣列1140可以採用將多個記憶體單元1150排列為矩陣狀的結構。此外，記憶體單元陣列1140具有多個第一佈線BL、多個第二佈線BLB(反相(inverted)位元線)以及第三佈線WL、電源線Vdd以及接地電位線Vss。
記憶體單元1150具有第一電晶體1151、第二電晶體1152、第三電晶體1153、第四電晶體1154、第五電晶體1155以及第六電晶體1156。第一電晶體1151和第二電晶 體1152用作選擇電晶體。另外，第三電晶體1153和第四電晶體1154中，一個為n通道型電晶體(在此為第四電晶體1154)，另一個為p通道型電晶體(在此為第三電晶體1153)。換言之，由第三電晶體1153和第四電晶體1154構成CMOS電路。同樣地，由第五電晶體1155和第六電晶體1156構成CMOS電路。
第一電晶體1151、第二電晶體1152、第四電晶體1154、第六電晶體1156為n通道型電晶體，可以使用上述實施例所示的電晶體。第三電晶體1153和第五電晶體1155為p通道型電晶體，將氧化物半導體以外的材料(例如，單晶矽等)用於這些電晶體的通道形成區。
本實施例所示的結構、方法等可以與其他實施例及實施例所示的結構、方法等適當地組合而使用。
實施方式8
至少其一部分可以使用將氧化物半導體用於通道形成區的電晶體來構成CPU(Central Processing Unit：中央處理單元)。
圖24A是示出CPU的具體結構的塊圖。圖24A所示的CPU在其基板1190上具有：運算邏輯單元(ALU：Arithmetic logic unit)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、定時控制器1195、暫存器1196、暫存器控制器1197、匯流排界面(Bus I/F)1198、能夠重寫的ROM 1199以及ROM介面(ROM I/F) 1189。基板1190使用半導體基板、SOI基板、玻璃基板等。ROM 1199及ROM I/F 1189也可以設置在不同的晶片上。當然，圖24A所示的CPU只不過是簡化其結構而示出的一個例子，所以實際的CPU根據其用途具有各種各樣的結構。
藉由Bus I/F 1198輸入到CPU的指令在輸入到指令解碼器1193並被解碼之後，輸入到ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195根據被解碼的指令而進行各種控制。明確而言，ALU控制器1192生成用來控制ALU 1191的工作的信號。另外，中斷控制器1194在進行CPU的程式時，根據其優先度或遮罩狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而進行處理。暫存器控制器1197生成暫存器1196的位址，並根據CPU的狀態來進行暫存器1196的讀出或寫入。
另外，定時控制器1195生成用來控制ALU 1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作定時的信號。例如，定時控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈發生器，並將該時脈信號CLK2供應到上述各種電路。
在圖24A所示的CPU中，在暫存器1196中設置有記憶元件(記憶體單元)。作為暫存器1196的記憶元件 (記憶體單元)可以使用實施例5至實施例7所示的記憶元件(記憶體單元)。
在圖24A所示的CPU中，暫存器控制器1197根據ALU 1191的指令來選擇暫存器1196中的保持工作。換言之，暫存器控制器1197選擇在暫存器1196所具有的記憶元件中由倒相元件(phase-inversion element)保持資料或由電容元件保持資料。在選擇由倒相元件保持資料的情況下，對暫存器1196中的記憶元件供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的記憶元件供應電源電壓。
如圖24B或24C所示，關於電源的停止可以藉由在記憶元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來進行。以下對圖24B及24C的電路進行說明。
圖24B及24C示出儲存電路的結構的一個例子，其中作為用來控制對記憶元件供應電源電位的切換元件使用將氧化物半導體用於通道形成區的電晶體。
圖24B所示的儲存裝置包括切換元件1141以及具有多個記憶元件1142的記憶元件群1143。明確而言，作為各記憶元件1142可以使用上述實施例所示的記憶元件。記憶元件群1143所具有的各記憶元件1142藉由切換元件1141施加有高位準的電源電位VDD。並且，記憶元件群1143所具有的各記憶元件1142施加有信號IN的電位和 低位準的電源電位VSS。
在圖24B中，作為切換元件1141使用將氧化物半導體用於通道形成區的電晶體，並且該電晶體由施加到其閘極電極的信號SigA來控制其開關。
另外，雖然圖24B中示出切換元件1141只具有一個電晶體的結構，但是不限於此，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時，既可以將上述多個電晶體並聯，又可以將上述多個電晶體串聯，還可以組合並聯和串聯來連接。
另外，在圖24B中，雖然由切換元件1141控制對記憶元件群1143所具有的各記憶元件1142供應高位準的電源電位VDD，但是也可以由切換元件1141控制供應低位準的電源電位VSS。
另外，圖24C示出儲存裝置的一個例子，其中藉由切換元件1141對記憶元件群1143所具有的各記憶元件1142供應低位準的電源電位VSS。可以由切換元件1141控制對記憶元件群1143所具有的各記憶元件1142供應低位準的電源電位VSS。
即使在記憶元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件，暫時停止CPU的動作而停止供應電源電壓，也能夠保持資料，從而可以降低耗電量。明確而言，例如個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊的期間，也可以停止CPU的工作，因此可以降低耗電量。
在此，雖然以CPU為例子來說明，但是也可以應用於DSP(Digital Signal Processor：數位信號處理器)、客製LSI、FPGA(Field Programmable Gate Array：現場可編程閘陣列)等的LSI。
實施例1
在本實施例中，對添加有摻雜物的氧化物半導體膜的剖面結構進行說明。
對添加有摻雜物的氧化物半導體膜的製造方法進行說明。首先，在玻璃基板上藉由濺射法形成300nm的氧化矽膜。
接著，在該氧化矽膜上藉由濺射法形成In-Ga-Zn-O類材料的氧化物半導體膜(以下稱為IGZO膜)。注意，在本實施例中，以以下條件形成厚度為30nm的IGZO膜：使用其組成比為In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的靶材；氬流量為30sccm；氧流量為15sccm；基板溫度為400℃。此外，以該條件形成的IGZO膜是實施例1至實施例3所說明的CAAC-OS。
接著，為了釋放形成了的IGZO膜中的氫，將加熱溫度設定為450℃在氮氛圍下進行一小時的加熱處理。
接著，對被加熱的IGZO膜藉由離子植入法添加摻雜物。在本實施例中，以如下條件對該IGZO膜添加摻雜物：摻雜物為磷離子(31P+)；加速電壓為20kV；添加量為1×1016cm-2。
接著，對添加有摻雜物(磷離子)的IGZO膜，以650℃的加熱溫度進行一小時的加熱處理。另外，在本實施例中，當進行添加摻雜物之後的加熱處理時，將在氮氛圍下進行加熱處理的IGZO膜稱為樣品1，而將在氧氛圍下進行加熱處理的IGZO膜稱為樣品2。
使用透射電子顯微鏡(Transmission Electron Microscope：TEM)觀察了樣品1及樣品2的剖面。此外，作為比較例使用TEM觀察了添加摻雜物之後沒有進行加熱處理的IGZO膜的剖面。圖19A示出比較例的剖面TEM像，圖19B示出樣品1的剖面TEM像，並且圖19C示出樣品2的剖面TEM像。注意，圖19A至19C以800萬倍的倍率觀察到的剖面TEM像。
在圖19A中觀察不到晶格像，此外比較例的電子繞射圖(未圖示)為暈樣式。由此可以確認比較例為非晶體。
由於在圖19B中確認到晶格像，所以可以確認樣品1具有結晶部。此外，樣品1的電子繞射圖(未圖示)按照電子線的照射位置具有不同的繞射圖樣。尤其是，在圖19B中，IGZO膜的對比度不同的部分具有不同的結晶定向。由此，確認到樣品1具有多個結晶部。
由於在圖19C中確認到晶格像，所以可以確認樣品2具有結晶部。此外，由圖19C及樣品2的電子繞射圖(未圖示)確認到包含IGZO膜的表面的區域為具有c軸配向的結晶部。再者，因為該具有c軸配向的結晶部為非單晶，所以IGZO膜的包括表面的區域為CAAC-OS，並且 該CAAC-OS至少形成到離IGZO膜的表面2nm左右的區域。另外，IGZO膜的包括表面的區域以外的區域與樣品1同樣具有多個結晶部。
由此，可以確認藉由在對氧化物半導體膜添加摻雜物之後進行加熱處理，可以形成具有多個結晶部的氧化物半導體膜。此外，還確認到藉由該加熱處理的氛圍，可以在所形成的氧化物半導體膜的包括表面的區域中形成為非單晶且包括具有c軸配向的結晶部的氧化物半導體(CAAC-OS)。

Claims (8)

  1. 一種半導體裝置，包含：絕緣表面上的氧化物半導體膜，該氧化物半導體膜包括第一區域、第二區域以及第三區域；該氧化物半導體膜上的閘極絕緣膜；該閘極絕緣膜上的閘極電極，該閘極電極與該第一區域重疊；其中，該第一區域夾在該第二區域與該第三區域之間，其中，該第一區域包含第一c軸配向的結晶部，其中，該第二區域及該第三區域各包含與該絕緣表面接觸的第一部分及該第一部分上的第二部分，其中，該第二部分具有多晶氧化物半導體，以及其中，在該第二部分中，結晶的c軸以大致垂直於該絕緣表面的方式配向。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第二區域及該第三區域的摻雜物濃度為大於或等於5×1018cm-3且小於或等於1×1022cm-3。
  3. 根據申請專利範圍第1項之半導體裝置，還包含與該閘極電極的側面及該閘極絕緣膜的側面接觸的側壁。
  4. 一種半導體裝置，包含：絕緣表面上的氧化物半導體膜，該氧化物半導體膜包括第一區域、第二區域以及第三區域；該氧化物半導體膜上的閘極絕緣膜； 該閘極絕緣膜上的閘極電極，該閘極電極與該第一區域重疊；與該第二區域電連接的第一電極；以及與該第三區域電連接的第二電極，其中，該第一區域夾在該第二區域與該第三區域之間，其中，在該第一區域中，在該氧化物半導體膜的整個厚度上，結晶的c軸以大致垂直於該絕緣表面的方式配向，其中，該第二區域及該第三區域各添加有雜質元素且包含與該絕緣表面接觸的第一部分及該第一部分上的第二部分，其中，該第二部分具有多晶氧化物半導體，以及其中，在該第二部分中，結晶的c軸以大致垂直於該絕緣表面的方式配向。
  5. 根據申請專利範圍第4項之半導體裝置，其中該閘極電極用作用來防止該雜質元素包含在該第一區域中的掩模。
  6. 根據申請專利範圍第4項之半導體裝置，其中該雜質元素選自由磷、砷、銻、和硼所組成之群組。
  7. 根據申請專利範圍第4項之半導體裝置，其中該第二區域及該第三區域的雜質元素的濃度為大於或等於5×1018cm-3且小於或等於1×1022cm-3。
  8. 根據申請專利範圍第4項之半導體裝置，還包含與該閘極電極的側面及該閘極絕緣膜的側面接觸的側壁。
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