JP2017126800A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2017126800A
JP2017126800A JP2017084230A JP2017084230A JP2017126800A JP 2017126800 A JP2017126800 A JP 2017126800A JP 2017084230 A JP2017084230 A JP 2017084230A JP 2017084230 A JP2017084230 A JP 2017084230A JP 2017126800 A JP2017126800 A JP 2017126800A
Authority
JP
Japan
Prior art keywords
transistor
oxide semiconductor
region
insulating film
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017084230A
Other languages
English (en)
Other versions
JP6548688B2 (ja
Inventor
純一 肥塚
Junichi Hizuka
純一 肥塚
普司 大野
Hiroshi Ono
普司 大野
優一 佐藤
Yuichi Sato
優一 佐藤
高橋　正弘
Masahiro Takahashi
正弘 高橋
英幸 岸田
Hideyuki Kishida
英幸 岸田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017126800A publication Critical patent/JP2017126800A/ja
Application granted granted Critical
Publication of JP6548688B2 publication Critical patent/JP6548688B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】微細化による電気特性の変動が生じにくい半導体装置を提供する。
【解決手段】第１の領域と、第１の領域を介して対向する一対の第２の領域と、を含む酸
化物半導体膜と、酸化物半導体膜上に設けられるゲート絶縁膜と、ゲート絶縁膜上に設け
られて、かつ第１の領域に重畳する第１の電極と、を有し、第１の領域は、ｃ軸配向した
結晶部を有する非単結晶の酸化物半導体領域であり、一対の第２の領域は、ドーパントを
含んで、かつ複数の結晶部を有する酸化物半導体領域であることを特徴とする半導体装置
である。
【選択図】図１

Description

開示する本発明は、酸化物半導体を用いた半導体装置に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指す。本明細書中のトランジスタは半導体装置であり、該トランジスタを含む電気
光学装置、半導体回路および電子機器は全て半導体装置に含まれる。
液晶表示装置や発光表示装置に代表されるフラットパネルディスプレイの多くに用いられ
ているトランジスタは、ガラス基板上に形成されたアモルファスシリコン、単結晶シリコ
ンまたは多結晶シリコンなどのシリコン半導体によって構成されている。また、該シリコ
ン半導体を用いたトランジスタは、集積回路（ＩＣ）などにも利用されている。
上記シリコン半導体に代わって、半導体特性を示す金属酸化物をトランジスタに用いる技
術が注目されている。なお、本明細書中では、半導体特性を示す金属酸化物を「酸化物半
導体」とよぶことにする。
例えば、酸化物半導体として、Ｚｎ−Ｏ系の金属酸化物、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属
酸化物を用いてトランジスタを作製し、該トランジスタを表示装置の画素のスイッチング
素子などに用いる技術が開示されている（特許文献１および特許文献２参照）。
また、酸化物半導体を用いたトランジスタにおいて、ソース領域およびドレイン領域と、
ソース電極およびドレイン電極との間に、緩衝層として窒素を含む導電性の高い酸化物半
導体を設けることで、酸化物半導体と、ソース電極およびドレイン電極とのコンタクト抵
抗を低減する技術が開示されている（特許文献３参照）。
また、酸化物半導体を含むトップゲート構造のトランジスタにおいて、チャネル形成領域
、ソース領域およびドレイン領域をセルフアラインに形成する技術が開示されている（非
特許文献１参照）。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報 特開２０１０−１３５７７４号公報
トランジスタを用いた集積回路の集積度を高くするためには、トランジスタの微細化が必
要である。
一般に、シリコン半導体を用いたトランジスタの微細化において、極端にチャネル長が短
縮されたトランジスタは、しきい値電圧がマイナス方向に変動するなど電気特性に変動が
生じる。この現象を抑制することは、シリコン半導体を用いたトランジスタの微細化にお
ける課題の１つである。
また、酸化物半導体を用いたトランジスタは、シリコンを用いたトランジスタと比較して
、室温においてオフ電流が小さいことが知られており、これは熱励起により生じるキャリ
アが少ない、つまりキャリア密度が小さいためと考えられる。そして、キャリア密度が小
さい材料を用いたトランジスタにおいても、チャネル長を短くすることでしきい値電圧の
変動などが現れる。
そこで、本発明の一態様は、微細化による電気特性の変動が生じにくい半導体装置を提供
することを課題とする。
酸化物半導体を用いたトランジスタにおいて、該トランジスタの微細化による電気特性の
変動を抑制するためには、チャネル形成領域を含む酸化物半導体膜にドーパントを含む領
域を設けることである。詳細には、酸化物半導体膜にドーパントを含む一対の領域及びチ
ャネル形成領域を設けることである。このようにすることで、該ドレイン領域で発生し、
かつ該チャネル形成領域に加わる電界を緩和するため、しきい値電圧の変動など、チャネ
ル長を短くすることで生じる影響を低減できる。なお、本明細書において、ドーパントと
は、チャネル形成領域を含む酸化物半導体膜に添加される元素、不純物の総称である。
また、上記酸化物半導体膜は非単結晶であり、詳細には、該非単結晶のａｂ面に垂直な方
向から見て、三角形、もしくは、六角形、または正三角形、もしくは正六角形の原子配列
を有し、かつｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子が層状
に配列した結晶部を含む。なお、本明細書では、該結晶部を有する酸化物半導体をＣＡＡ
Ｃ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）とよぶことにする。また、該チャネル形成領域をＣＡＡＣ−Ｏ
Ｓとすることで、可視光または紫外光の照射、および熱やバイアスなどが加わることによ
るトランジスタの電気特性の変動を抑制し、半導体装置の信頼性を向上させることができ
る。
また、上記ドーパントを含む領域は、多結晶を主とした複数の結晶部を有する酸化物半導
体領域で構成されている。このように、上記ドーパントを含む領域においても、複数の結
晶部を有する酸化物半導体領域とすることで、トランジスタの電気特性の変動を抑制する
ことができる。
つまり、本発明の一態様は、第１の領域と、第１の領域を介して対向する一対の第２の領
域と、を含む酸化物半導体膜と、酸化物半導体膜上に設けられるゲート絶縁膜と、ゲート
絶縁膜上に設けられて、かつ第１の領域に重畳する第１の電極と、を有し、第１の領域は
、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域であり、一対の第２の領域は
、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域である半導体装置で
ある。
また、上記ドーパントを含む領域は、複数の結晶部を有する酸化物半導体領域上に、ｃ軸
配向した結晶部を有する非単結晶の酸化物半導体領域が設けられていてもよい。
上記酸化物半導体膜は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含む酸
化物半導体膜とすることが好ましい。
さらに、上記半導体装置は、一対の第２の領域に電気的に接続された第２の電極および第
３の電極を有する。
一対の第２の領域は、第１の電極をマスクとし、ゲート絶縁膜を通過させてドーパントを
添加することにより、セルフアラインに形成することができる。一対の第２の領域は少な
くともソース領域およびドレイン領域として機能し、チャネル形成領域である第１の領域
の両端にドーパントを含む一対の第２の領域を設けることで、第１の領域に加わる電界を
緩和することができ、トランジスタのしきい値電圧の変動など、チャネル長を短くするこ
とで生じる影響を低減することができる。
また、第１の電極の側面にサイドウォール絶縁膜を設けて、該第１の電極をマスクとし、
該サイドウォール絶縁膜を通過させてドーパントを添加することにより、一対の第２の領
域よりドーパント濃度が低い一対の第３の領域をセルフアラインに形成することができる
。
つまり、一対の第３の領域は、チャネル形成領域として機能する第１の領域と、一対の第
２の領域との間に形成される。一対の第３の領域よりドーパント濃度が高い一対の第２の
領域は、ソース領域およびドレイン領域として機能する。一対の第２の領域よりドーパン
ト濃度が低い一対の第３の領域は、チャネル形成領域に加わる電界を緩和する領域、すな
わち電界緩和領域として機能する。このように電界緩和領域を設けることにより、トラン
ジスタのしきい値電圧の変動など、チャネル長を短くすることで生じる影響を低減するこ
とができる。また、一対の第２の領域および一対の第３の領域ともに、複数の結晶部を有
する酸化物半導体領域で構成されている。
そこで、本発明の他の一態様は、第１の領域と、第１の領域を介して対向した一対の第２
の領域と、第１の領域および一対の第２の領域の間に設けられた一対の第３の領域と、を
含む酸化物半導体膜と、酸化物半導体膜上に設けられたゲート絶縁膜と、ゲート絶縁膜上
に設けられて、かつ第１の領域に重畳する第１の電極と、を有し、第１の領域は、ｃ軸配
向した結晶部を有する非単結晶の酸化物半導体領域であり、一対の第２の領域および一対
の第３の領域は、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領域であ
り、一対の第２の領域のドーパント濃度は、一対の第３の領域のドーパント濃度より高い
半導体装置である。
また、一対の第２の領域および一対の第３の領域ともに、複数の結晶部を有する酸化物半
導体領域上に、ｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域が設けられてい
てもよい。
例えば、一対の第２の領域および一対の第３の領域に添加されるドーパントは１５族元素
またはホウ素とする。例えば、該ドーパントは、リン、砒素、およびアンチモンならびに
ホウ素から選ばれた一以上の元素とし、一対の第２の領域および一対の第３の領域に含ま
れるドーパント濃度は、５×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下が好ましい
。さらに、一対の第２の領域のドーパント濃度は、５×１０２０ｃｍ−３以上１×１０２
２ｃｍ−３以下とし、一対の第３の領域のドーパント濃度は５×１０１８ｃｍ−３以上５
×１０２１ｃｍ−３未満とすることがさらに好ましい。
また、本発明の一態様のトランジスタはトップゲート構造のトランジスタであり、第２の
電極および第３の電極が一対の第２の領域の上面に接するトップコンタクト構造であって
もよく、一対の第２の領域の下面に接するボトムコンタクト構造であってもよい。
上記において、チャネル形成領域を含む酸化物半導体膜にドーパントを添加する際、第１
の電極をマスクとして、ゲート絶縁膜を通過させずにドーパントを添加してもよい。例え
ば、ゲート絶縁膜の形成される範囲を第１の領域上のみとしてもよい。
また、ゲート絶縁膜を酸化物絶縁膜で形成し、サイドウォール絶縁膜を窒化物絶縁膜から
形成する場合、該窒化物絶縁膜および該酸化物絶縁膜のエッチングレートの違いにより、
該ゲート絶縁膜（該酸化物絶縁膜）は、該サイドウォール絶縁膜（該窒化物絶縁膜）を形
成する際のエッチングストッパーとして機能し、該ゲート絶縁膜の下面と接する酸化物半
導体膜への過剰なエッチングを抑制することができる。結果として、該ゲート絶縁膜は第
１の領域、一対の第２の領域および一対の第３の領域上に残存した構造となる。
また、サイドウォール絶縁膜およびゲート絶縁膜を共に酸化物絶縁膜とする際は、該酸化
物絶縁膜および第１の電極のエッチングレートの違いを利用して、一対の第２の領域およ
び一対の第３の領域上に設けられている該ゲート絶縁膜をエッチングすることができる。
結果として、該ゲート絶縁膜は第１の領域上に残存した構造となる。
本発明の一態様によって、微細化による電気特性の変動が生じにくい半導体装置を提供す
ることができる。
本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法を示す図。 本発明の一態様である半導体装置の作製方法を示す図。 本発明の一態様である半導体装置の作製方法を示す図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法を示す図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法を示す図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の一例を示す上面図および断面図。 本発明の一態様である半導体装置の作製方法を示す図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 本発明の一態様である半導体装置の一例を示す断面図。 ドーパントを添加した後の酸化物半導体の構造を示す図。 ドーパントを添加した前後での酸化物半導体の電子状態を示す図。 ドーパントを添加した後の酸化物半導体の断面ＴＥＭ像を示す図。 本発明の一態様である半導体装置の回路図の一例を示す図。 本発明の一態様である半導体装置の回路図の一例を示す図。 本発明の一態様である半導体装置の回路図の一例を示す図。 本発明の一態様である半導体装置の回路図の一例を示す図。 ＣＰＵの具体例を示すブロック図およびその一部の回路図を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説
明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細
を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示
す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発
明の構成において、同一部分または同様な機能を有する部分には、同一の符号を異なる図
面間で共通して用い、その繰り返しの説明は省略する。
なお、本明細書で説明する各図において、各構成の大きさ、膜の厚さ、または領域は、明
瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない
。
また、本明細書にて用いる第１、第２、第３などの用語は、構成要素の混同を避けるため
に付したものであり、数的に限定するものではない。そのため、例えば、「第１の」を「
第２の」または「第３の」などと適宜置き換えて説明することができる。
本明細書において、「膜」という用語は、ＣＶＤ法（プラズマＣＶＤ法などを含む。）ま
たはスパッタリング法などにより、被形成面の全面に形成されたものと、該被形成面の全
面に形成されたものに対して半導体装置の作製工程に係る処理を行った後のものと、に用
いる。
「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路
動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明
細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるも
のとする。
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの構造および作製方法について、
図１乃至図８を用いて説明する。
〈トランジスタ１００の構造および特徴〉
図１（Ａ）は、トランジスタ１００の上面図である。なお、図１（Ａ）において、下地絶
縁膜１０２、ゲート絶縁膜１１１および層間絶縁膜１１７は、便宜上、図示していない。
図１（Ａ）より、第１の電極１１３は、第１の領域１０５（図示せず）と一対の第２の領
域１２３ａ、１２３ｂとを含む酸化物半導体膜１０３上に設けられている。そして、第２
の電極１１９ａは、開口部１１６ａを介して一対の第２の領域１２３ａ、１２３ｂのうち
の１２３ａに、第３の電極１１９ｂは開口部１１６ｂを介して１２３ｂにそれぞれ接して
設けられている。また、第２の電極１１９ａおよび第３の電極１１９ｂは、一対の第２の
領域１２３ａ、１２３ｂの上面とそれぞれ接していることから、トランジスタ１００はト
ップゲート構造かつトップコンタクト構造のトランジスタである。
図１（Ｂ）は、トランジスタ１００におけるＡ−Ｂ間の断面図である。図１（Ｂ）より、
基板１０１上に下地絶縁膜１０２が設けられており、下地絶縁膜１０２上には、第１の領
域１０５、および一対の第２の領域１２３ａ、１２３ｂを含む酸化物半導体膜１０３が設
けられている。一対の第２の領域１２３ａ、１２３ｂは第１の領域１０５を介して対向し
て設けられている。
酸化物半導体膜１０３上にゲート絶縁膜１１１が設けられている。ゲート絶縁膜１１１上
には、第１の領域１０５と重畳した第１の電極１１３が設けられている。
ゲート絶縁膜１１１、および第１の電極１１３上には、層間絶縁膜１１７が設けられてい
る。
第２の電極１１９ａおよび第３の電極１１９ｂは、図１（Ｂ）に示すように、ゲート絶縁
膜１１１および層間絶縁膜１１７に設けられた開口部１１６ａ、１１６ｂを介して一対の
第２の領域１２３ａ、１２３ｂと接して設けられている。なお、ゲート絶縁膜１１１は、
第１の領域１０５、および一対の第２の領域１２３ａ、１２３ｂに接して設けられている
。
第１の領域１０５、および一対の第２の領域１２３ａ、１２３ｂを含む酸化物半導体膜１
０３は、Ｉｎ、Ｇａ、ＳｎおよびＺｎから選ばれた二以上の元素を含む金属酸化物である
。なお、該金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上、よ
り好ましくは３ｅＶ以上のものである。このように、バンドギャップの広い金属酸化物を
用いることで、トランジスタ１００のオフ電流を低減することができる。
また、トランジスタ１００において、第１の領域１０５はチャネル形成領域として機能す
る。
第１の領域１０５は、先に記述したＣＡＡＣ−ＯＳである。上記したように、ＣＡＡＣ−
ＯＳとは、非単結晶であり、該非単結晶のａｂ面に垂直な方向から見て、三角形もしくは
六角形、または正三角形もしくは正六角形の原子配列を有し、かつｃ軸に垂直な方向から
見て金属原子が層状または金属原子と酸素原子が層状に配列した結晶部を含む酸化物半導
体をいう。
また、ＣＡＡＣ−ＯＳは単結晶ではないが、非晶質のみから形成されているものでもない
。また、ＣＡＡＣ−ＯＳは結晶部を含むが、１つの結晶部と他の結晶部の境界を明確に判
別できないこともある。
ＣＡＡＣ−ＯＳを構成する酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣ−ＯＳ
を構成する個々の結晶部のｃ軸は一定の方向（例えば、ＣＡＡＣ−ＯＳが形成される基板
面やＣＡＡＣ−ＯＳの表面や膜面、界面等に垂直な方向）に揃っていてもよい。あるいは
、ＣＡＡＣ−ＯＳを構成する個々の結晶部のａｂ面の法線は一定の方向（例えば、ＣＡＡ
Ｃ−ＯＳが形成される基板面、ＣＡＡＣ−ＯＳの表面や膜面、界面等に垂直な方向）を向
いていてもよい。
ＣＡＡＣ−ＯＳは、その組成等に応じて、導体であったり、半導体であったり、絶縁体で
あったりする。また、その組成等に応じて、可視光に対して透明であったり不透明であっ
たりする。
また、第１の領域１０５の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０
１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１
０１６ｃｍ−３以下である。チャネル形成領域である第１の領域１０５がＣＡＡＣ−ＯＳ
であり、且つ水素濃度が低減されているトランジスタ１００は、光照射の前後およびＢＴ
（ゲート・熱バイアス）ストレス試験前後において、しきい値電圧の変動が小さいことか
ら安定した電気特性を有し、信頼性の高いトランジスタといえる。
一対の第２の領域１２３ａ、１２３ｂはドーパントを含んで、かつ複数の結晶部を有する
酸化物半導体領域である。一対の第２の領域１２３ａ、１２３ｂはドーパントとして、リ
ン、砒素、およびアンチモン、ならびにホウ素から選ばれた一以上の元素が添加されてい
る。
一対の第２の領域１２３ａ、１２３ｂは、ドーパントを含んで、かつ複数の結晶部を有す
る酸化物半導体領域であることにより、仮に一対の第２の領域１２３ａ、１２３ｂが、第
１の領域１０５と同様にドーパントを含んでいないＣＡＡＣ−ＯＳである場合（酸化物半
導体膜１０３すべてがドーパントを含んでいないＣＡＡＣ−ＯＳである場合）に比べて、
導電率が高い。つまり、酸化物半導体膜１０３のチャネル方向における抵抗成分は低減す
ることができ、トランジスタ１００のオン電流を増加させることができる。
そこで、一対の第２の領域１２３ａ、１２３ｂは、導電率が０．１Ｓ／ｃｍ以上１０００
Ｓ／ｃｍ以下、好ましくは１０Ｓ／ｃｍ以上１０００Ｓ／ｃｍ以下とする。ただし、導電
率が低すぎると、トランジスタ１００のオン電流が低下してしまう。また、一対の第２の
領域１２３ａ、１２３ｂの導電率を増大させるために、ドーパント濃度を増加させると、
キャリア密度を増加させることができるが、ドーパント濃度を増加させすぎると、一対の
第２の領域１２３ａ、１２３ｂの導電性を低下させる場合がある。
従って、一対の第２の領域１２３ａ、１２３ｂのドーパント濃度は、５×１０１８ｃｍ−
３以上１×１０２２ｃｍ−３以下であることが好ましい。また、トランジスタ１００の作
製工程におけるドーパントを添加する工程で、第１の電極１１３はマスクとして機能し、
第１の領域１０５と一対の第２の領域１２３ａ、１２３ｂはセルフアラインに形成される
。
一対の第２の領域１２３ａ、１２３ｂは、トランジスタ１００において、少なくともソー
ス領域およびドレイン領域として機能する。一対の第２の領域１２３ａ、１２３ｂをチャ
ネル形成領域の第１の領域１０５の両端に設けることで、チャネル形成領域である第１の
領域１０５に加わる電界を緩和させることができる。
詳細には、一対の第２の領域１２３ａ、１２３ｂをチャネル形成領域の第１の領域１０５
の両端に設けることで、第１の領域１０５に形成されるチャネルにおけるバンド端の曲が
りを小さくする効果を示す。したがって、トランジスタ１００はしきい値電圧がマイナス
方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。
そして、一対の第２の領域１２３ａ、１２３ｂは、第２の電極１１９ａおよび第３の電極
１１９ｂとの接触抵抗が低減しているため、トランジスタ１００のオン電流を増加させる
ことができる。
〈トランジスタ１００の作製方法〉
次に、トランジスタ１００の作製方法について、図２乃至図４を用いて説明する。
基板１０１は、材質などに大きな制限はないが、少なくとも、後の加熱処理に耐えうる程
度の耐熱性を有している必要がある。例えば、ガラス基板、セラミック基板、石英基板、
サファイア基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコン
などの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体
基板、ＳＯＩ基板などを適用することも可能であり、これらの基板上に半導体素子が設け
られたものを、基板１０１として用いてもよい。
また、基板１０１として、可撓性基板を用いてもよい。可撓性基板上にトランジスタを設
ける場合、可撓性基板上に直接的にトランジスタを作製してもよいし、他の基板にトラン
ジスタを作製した後、これを剥離し、可撓性基板に転置してもよい。なお、トランジスタ
を剥離し、可撓性基板に転置するためには、上記他の基板とトランジスタとの間に、剥離
が容易な領域を設けるとよい。
まず、基板１０１上に下地絶縁膜１０２を形成する。下地絶縁膜１０２は、下記の材料を
用いて単層構造、または積層構造として形成する。
また、下地絶縁膜１０２の材料としては、酸化シリコン、酸化ガリウム、もしくは酸化ア
ルミニウムなどの酸化物絶縁膜、または窒化シリコン、もしくは窒化アルミニウムなどの
窒化物絶縁膜、または酸化窒化シリコン、酸化窒化アルミニウム、もしくは窒化酸化シリ
コンから選ばれる絶縁膜を用いることができる。なお、下地絶縁膜１０２は、後に形成す
る酸化物半導体膜１０３と接する部分において酸素を含むことが好ましい。なお、「窒化
酸化シリコン」とは、その組成として、酸素よりも窒素の含有量が多いものをいい、「酸
化窒化シリコン」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
窒化アルミニウム膜、窒化酸化アルミニウム膜および窒化シリコン膜は、熱伝導率が高い
ため、下地絶縁膜１０２に用いることで、トランジスタ１００の放熱性を良好にすること
ができる。
さらに、トランジスタ１００の作製にあたり、ＬｉやＮａなどのアルカリ金属は、不純物
であるため含有量を少なくすることが好ましい。基板１０１にアルカリ金属などの不純物
を含むガラス基板を用いる場合、アルカリ金属の侵入防止のため、下地絶縁膜１０２とし
て、上記窒化物絶縁膜を形成することが好ましい。
下地絶縁膜１０２は、スパッタリング法、ＣＶＤ法、塗布法などで形成することができる
。下地絶縁膜１０２の厚さに限定はないが、下地絶縁膜１０２の厚さは５０ｎｍ以上とす
ることが好ましい。これは、下地絶縁膜１０２は、基板１０１からの不純物（例えば、Ｌ
ｉやＮａなどのアルカリ金属など）の拡散を防止する他に、トランジスタ１００の作製工
程におけるエッチング工程によって、基板１０１がエッチングされることを防ぐために用
いるからである。
また、下地絶縁膜１０２は、後に形成する酸化物半導体膜１０３と接する部分において酸
素を含むことが好ましいことから、下地絶縁膜１０２として、加熱により酸素放出される
膜を用いてもよい。なお、「加熱により酸素放出される」とは、ＴＤＳ（Ｔｈｅｒｍａｌ
Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、
酸素原子に換算した酸素の放出量が１．０×１０１８ｃｍ−３以上、好ましくは３．０×
１０２０ｃｍ−３以上であることをいう。
以下、酸素の放出量をＴＤＳ分析で酸素原子に換算して定量する方法について説明する。
ＴＤＳ分析したときの気体の放出量は、スペクトルの積分値に比例する。このため、絶縁
膜のスペクトルの積分値と、標準試料の基準値とを用いることにより、気体の放出量を計
算することができる。標準試料の基準値とは、所定の原子を含む試料の、スペクトルの積
分値に対する原子の密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、およ
び絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、数式１で求め
ることができる。ここで、ＴＤＳ分析で得られる質量数３２で検出されるスペクトルの全
てが酸素分子由来と仮定する。質量数３２のものとしてＣＨ３ＯＨがあるが、存在する可
能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の
酸素原子及び質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率
が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試
料をＴＤＳ分析したときのスペクトルの積分値である。ここで、標準試料の基準値を、Ｎ
Ｈ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析したときのスペクトルの積分値であ
る。αは、ＴＤＳ分析におけるスペクトル強度に影響する係数である。数式１の詳細に関
しては、特開平６−２７５６９７公報を参照できる。なお、上記した酸素の放出量の数値
は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試
料として１×１０１６ｃｍ−３の水素原子を含むシリコンウェハを用いて測定した数値で
ある。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原
子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分
子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量につ
いても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。絶縁膜においては、酸素原子に換算したときの
酸素の放出量は、酸素分子の放出量の２倍となる。
加熱により酸素放出される膜の一例として、酸素が過剰な酸化シリコン（ＳｉＯＸ（ｘ＞
２））がある。酸素が過剰な酸化シリコン（ＳｉＯＸ（ｘ＞２））とは、シリコン原子数
の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン
原子数および酸素原子数は、ラザフォード後方散乱法により測定した値である。
下地絶縁膜１０２に加熱により酸素放出される膜を用いることで、後に形成する酸化物半
導体膜１０３に酸素が供給され、下地絶縁膜１０２および酸化物半導体膜１０３の界面準
位を低減できる。従って、トランジスタ１００の動作に起因して生じうる電荷などが、下
地絶縁膜１０２および酸化物半導体膜１０３の界面に捕獲されることを抑制でき、トラン
ジスタ１００を電気特性の劣化の少ないトランジスタとすることができる。
次に、下地絶縁膜１０２上に、すべての領域においてＣＡＡＣ−ＯＳである酸化物半導体
膜１３０を形成する。
すべての領域においてＣＡＡＣ−ＯＳである酸化物半導体膜１３０を形成する方法として
は例えば以下の２種類の方法がある。（１）１つの方法は、酸化物半導体膜を形成する工
程を、基板を加熱しながら１度行う方法であり、（２）もう１つの方法は、酸化物半導体
膜を形成する工程を２度に分けて、それぞれ酸化物半導体膜を形成した後に加熱処理を行
う方法である。
はじめに、（１）の方法で酸化物半導体膜１３０を形成する場合について説明する。
下地絶縁膜１０２上に、基板１０１を加熱しながら酸化物半導体膜１３０を形成する（図
２（Ａ）参照）。なお、酸化物半導体膜１３０は、スパッタリング法、分子線エピタキシ
ー法、原子層堆積法またはパルスレーザー蒸着法により形成すればよい。酸化物半導体膜
１３０の厚さとしては１０ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上３０ｎｍ以
下とすればよい。
酸化物半導体膜１３０は、Ｉｎ、Ｇａ、ＺｎおよびＳｎから選ばれた２種以上を含む金属
酸化物材料を用いればよい。例えば、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−
Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚ
ｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ
−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物である
Ｉｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍ
ｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系
の材料や、酸化インジウム、酸化スズ、酸化亜鉛などを用いればよい。ここで、例えば、
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚ
ｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａ
とＺｎ以外の元素を含んでいてもよい。このとき、酸化物半導体膜の化学量論比に対し、
Ｏを過剰にすると好ましい。Ｏを過剰にすることで酸化物半導体膜の酸素欠損に起因する
キャリアの生成を抑制することができる。
酸化物半導体膜１３０として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料を用いる場合、Ｉｎ、Ｇａ
、及びＺｎを含む金属酸化物ターゲットの一例として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ
＝１：１：１［ｍｏｌ数比］の組成比を有するものがある。さらに、Ｉｎ２Ｏ３：Ｇａ２
Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比を有するターゲット、Ｉｎ２Ｏ３：Ｇ
ａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲット、またはＩｎ
２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝２：１：８［ｍｏｌ数比］の組成比を有するターゲットを
用いることもできる。
なお、一例として、酸化物半導体膜１３０としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、
原子数比で、Ｉｎ／Ｚｎ＝０．５以上５０以下、好ましくはＩｎ／Ｚｎ＝１以上２０以下
、さらに好ましくはＩｎ／Ｚｎ＝１．５以上１５以下とする。ＩｎとＺｎの原子数比を前
述の範囲とすることで、トランジスタ１００の電界効果移動度を向上させることができる
。ここで、化合物の原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙと
すると好ましい。
酸化物半導体膜として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用
いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金
属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎまたはＧａお
よびＣｏなどを用いてもよい。
また、基板１０１を加熱する温度としては、１５０℃以上４５０℃以下とすればよく、好
ましくは基板温度が２００℃以上３５０℃以下とする。なお、酸化物半導体膜１３０の形
成時に、基板１０１を加熱する温度を高くすることで、非晶質部に対して結晶部の占める
割合の多いＣＡＡＣ−ＯＳとすることができる。
次に、（２）の方法で酸化物半導体膜１３０を形成する場合について説明する。
基板１０１を基板温度は２００℃以上４００℃以下に保ちながら、下地絶縁膜１０２の上
に１層目の酸化物半導体膜を形成し、窒素、酸素、希ガス、または乾燥空気の雰囲気下で
、５５０℃以上基板歪み点未満の加熱処理を行う。該加熱処理によって、１層目の酸化物
半導体膜の表面を含む領域にｃ軸配向した結晶（板状結晶を含む）が形成される。そして
、２層目の酸化物半導体膜を１層目の酸化物半導体膜よりも厚く形成する。その後、再び
５５０℃以上基板歪み点以下の加熱処理を行い、表面を含む領域に、当該ｃ軸配向した結
晶（板状結晶を含む）が形成された１層目の酸化物半導体膜を結晶成長の種として、２層
目の酸化物半導体膜を上方に結晶成長させる。なお、１層目の酸化物半導体膜および２層
目の酸化物半導体膜は、上記した酸化物半導体膜１３０に適用できる金属酸化物材料を用
いればよい。なお、１層目の酸化物半導体膜は１ｎｍ以上１０ｎｍ以下で形成するのが好
ましい。
スパッタリング法を用いて、方法（１）、方法（２）のいずれかで酸化物半導体膜１３０
を形成する際、できる限り酸化物半導体膜１３０に含まれる水素濃度を低減させることが
好ましい。水素濃度を低減させるには、スパッタリング装置の処理室内に供給する雰囲気
ガスとして、水素、水、水酸基または水素化物などの不純物が除去された高純度の希ガス
（代表的にはアルゴン）、酸素、および希ガスと酸素との混合ガスを適宜用いる。さらに
は、該処理室の排気は、水の排気能力の高いクライオポンプおよび水素の排気能力の高い
スパッタイオンポンプを組み合わせて用いればよい。
上記のようにすることで、水素の混入が低減された酸化物半導体膜１３０を形成すること
ができる。なお、上記スパッタリング装置を用いても、酸化物半導体膜１３０は少なから
ず窒素を含んで形成される。例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａ
ｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される酸化物半導体膜１３
０の窒素濃度は、５×１０１８ｃｍ−３未満となる。
また、下地絶縁膜１０２および酸化物半導体膜１３０は、真空下で連続して形成してもよ
い。例えば、基板１０１の表面に付着した水素を含む不純物を、加熱処理またはプラズマ
処理で除去した後、大気に暴露することなく下地絶縁膜１０２を形成し、続けて大気に暴
露することなく酸化物半導体膜１３０を形成してもよい。このようにすることで、基板１
０１の表面に付着した水素を含む不純物を低減し、また、基板１０１と下地絶縁膜１０２
、下地絶縁膜１０２と酸化物半導体膜１３０との界面に、大気成分が付着することを抑制
できる。その結果、電気特性が良好で、信頼性の高いトランジスタ１００を作製すること
ができる。
酸化物半導体膜１３０を形成する際または形成後において、酸化物半導体膜１３０の酸素
欠損に起因して電荷が生じる場合がある。一般に酸化物半導体における酸素欠損は、その
酸素欠損の一部がドナーとなり、キャリアである電子を生じる。つまりトランジスタ１０
０においても、酸化物半導体膜１３０の酸素欠損の一部はドナーとなり、キャリアである
電子が生じることで、トランジスタ１００のしきい値電圧がマイナス方向に変動する。そ
して、酸化物半導体膜１３０において、該電子の生成は、酸化物半導体膜１３０と下地絶
縁膜１０２との界面近傍で生じる酸素欠損おいて顕著である。
そこで、酸化物半導体膜１３０を形成後に、第１の加熱処理を行い、酸化物半導体膜１３
１を形成する（図２（Ｂ）参照）。
第１の加熱処理は、酸化物半導体膜１３０から水素（水、水酸基または水素化物を含む）
を放出させると共に、下地絶縁膜１０２に含まれる酸素の一部を放出させ、酸化物半導体
膜１３０中、および下地絶縁膜１０２と酸化物半導体膜１３０との界面近傍に酸素を拡散
させる。つまり、第１の加熱処理は、下地絶縁膜１０２と酸化物半導体膜１３０との界面
準位、および酸化物半導体膜１３０の酸素欠損を低減させ、完成したトランジスタ１００
の酸化物半導体膜１０３と下地絶縁膜１０２との界面におけるキャリア捕獲の影響を小さ
くすることができる。従って、第１の加熱処理は、トランジスタ１００のしきい値電圧が
マイナス方向へ変動することを抑制することができる。
また、酸化物半導体膜１３０中の酸素欠損の一部だけではなく、酸化物半導体膜１３０中
の水素もドナーとなりキャリアである電子を生じる。第１の加熱処理によって、酸化物半
導体膜１３０は膜中の水素濃度が低減され、高純度化された酸化物半導体膜１３１となる
。酸化物半導体膜１３１の水素濃度は、５×１０１８ｃｍ−３未満、好ましくは１×１０
１８ｃｍ−３以下、より好ましくは５×１０１７ｃｍ−３以下、さらに好ましくは１×１
０１６ｃｍ−３以下である。なお、酸化物半導体膜１３１中の水素濃度は、二次イオン質
量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒ
ｙ）で測定されるものである。
第１の加熱処理によって、水素濃度が十分に低減されて高純度化され、且つ十分な酸素を
供給されて酸素欠損に起因する欠陥準位が低減された酸化物半導体膜１３１を用いること
で、トランジスタ１００のオフ電流を低減させることができる。具体的には、室温（２５
℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１
ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。な
お、ＬｉやＮａなどのアルカリ金属は、不純物であるため含有量を少なくすることが好ま
しく、酸化物半導体膜１３１中に２×１０１６ｃｍ−３以下、好ましくは、１×１０１５
ｃｍ−３以下の濃度とすることが好ましい。さらに、アルカリ土類金属も不純物であるた
め含有量を少なくすることが好ましい。
第１の加熱処理の温度は、１５０℃以上基板歪み点温度未満、好ましくは２５０℃以上４
５０℃以下、さらに好ましくは３００℃以上４５０℃以下とし、酸化性雰囲気または不活
性雰囲気で行う。ここで、酸化性雰囲気は、酸素、オゾンまたは窒化酸素などの酸化性ガ
スを１０ｐｐｍ以上含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが
１０ｐｐｍ未満であり、その他、窒素または希ガスで充填された雰囲気をいう。処理時間
は３分〜２４時間とする。２４時間を超える加熱処理は生産性の低下を招くため好ましく
ない。
第１の加熱処理に用いる加熱装置に特別な限定はなく、抵抗発熱体などの発熱体からの熱
伝導または熱輻射によって、被処理物を加熱する装置を備えていてもよい。例えば、電気
炉や、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ
（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲ
ンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧
ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、
被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装
置である。
次に、フォトリソグラフィ工程によりレジストマスクを酸化物半導体膜１３１上に形成し
、該レジストマスクを用いて、酸化物半導体膜１３１を所望の形状にエッチングし、島状
の酸化物半導体膜１３２を形成する（図２（Ｃ）参照）。なお、該レジストマスクは、フ
ォトリソグラフィ工程の他にインクジェット法、印刷法等を適宜用いることができる。該
エッチングは、島状の酸化物半導体膜１３２の端部がテーパ形状となるようにエッチング
することが好ましい。島状の酸化物半導体膜１３２の端部をテーパ形状とすることで、本
工程以降のトランジスタ１００の作製において、形成される膜の被覆性を向上させること
ができ、該膜の断切れを防止することができる。テーパ形状は、該レジストマスクを後退
させつつエッチングすることで形成することができる。
本工程におけるエッチング処理は、ドライエッチングまたはウェットエッチングで行うこ
とができ、これらを組み合わせて行ってもよい。ウェットエッチングするエッチング液と
しては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２
８重量％アンモニア水：水＝５：２：２（体積比））などを用いることができる。また、
ＩＴＯ０７Ｎ（関東化学社製）を用いてもよい。
ドライエッチングに用いるエッチングガスとしては、塩素を含むガス（塩素系ガス、例え
ば塩素（Ｃｌ２）、三塩化硼素（ＢＣｌ３）、四塩化珪素（ＳｉＣｌ４）、四塩化炭素（
ＣＣｌ４）など）が好ましい。
また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（Ｓ
Ｆ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（Ｈ
Ｂｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガ
スを添加したガス、などを用いることができる。
ドライエッチングとしては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉ
ｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結
合型プラズマ）エッチング法を用いることができる。所望の形状に加工できるように、エ
ッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、
基板側の電極温度など）を適宜調節する。
次に、酸化物半導体膜１３２上に、ゲート絶縁膜１１１を形成する。ゲート絶縁膜１１１
は、下地絶縁膜１０２に適用できる材料を用いて、単層構造または積層構造として形成す
る。また、ゲート絶縁膜１１１の厚さは、１ｎｍ以上３００ｎｍ以下、より好ましくは５
ｎｍ以上５０ｎｍ以下とするとよい。
また、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ
＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ（ｘ＞
０、ｙ＞０、ｚ＞０））、ハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０）
）、などのｈｉｇｈ−ｋ材料を用いることができる。ｈｉｇｈ−ｋ材料は、誘電率が高い
ため、例えば、酸化シリコン膜をゲート絶縁膜に用いた場合と同じゲート絶縁膜容量を有
したまま、物理的なゲート絶縁膜の厚さを厚くすることができる。それゆえ、ゲートリー
ク電流を低減できる。なお、ゲート絶縁膜１１１として、該ｈｉｇｈ−ｋ材料を単層構造
として用いてもよいし、下地絶縁膜１０２に適用できる材料との積層構造としてもよい。
なお、酸化物半導体膜１３２と接する部分においては、酸素を含むことが好ましいことか
ら、ゲート絶縁膜１１１は、酸化物絶縁膜または加熱により酸素放出する膜を用いること
が好ましい。
ゲート絶縁膜１１１を形成した後、第２の加熱処理を行い、島状の酸化物半導体膜１４０
を形成する（図２（Ｄ）参照。）。第２の加熱処理は、酸化物半導体膜１３２から水素（
水、水酸基または水素化物を含む）を放出させると共に、下地絶縁膜１０２およびゲート
絶縁膜１１１に含まれる酸素の一部を放出し、酸化物半導体膜１３２中、下地絶縁膜１０
２と酸化物半導体膜１３２との界面近傍、および酸化物半導体膜１３２とゲート絶縁膜１
１１との界面近傍に酸素を拡散させることができる。つまり、第２の加熱処理は、酸化物
半導体膜１３２の酸素欠損、下地絶縁膜１０２と酸化物半導体膜１３２との界面準位、お
よび酸化物半導体膜１３２とゲート絶縁膜１１１との界面準位を低減させることができる
。
第２の加熱処理の条件および装置は、第１の加熱処理に適用できる条件および装置を適宜
用いればよい。
なお、第１の加熱処理を兼ねて第２の加熱処理を行ってもよいが、第１の加熱処理および
第２の加熱処理の両方行うことで、効率よく上記界面準位、および上記酸素欠損を低減す
ることができる。
次に、ゲート絶縁膜１１１上に、第１の電極１１３に適用できる導電材料を用いて導電膜
１１２を形成する（図３（Ａ）参照）。導電膜１１２の厚さとしては、下記導電材料の電
気抵抗や、作製工程にかかる時間を考慮し、適宜決めることができる。例えば、１０ｎｍ
以上５００ｎｍ以下で形成すればよい。
第１の電極１１３に適用できる導電材料は、アルミニウム、チタン、クロム、ニッケル、
銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンから
なる単体金属、またはこれを主成分とする合金とする。また、導電膜１１２は、該導電材
料を用いて、単層構造または積層構造として形成する。例えば、シリコンを含むアルミニ
ウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上
にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層
する二層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、さらにそ
の上にチタン膜を形成する三層構造などがある。なお、酸化インジウム、酸化錫または酸
化亜鉛を含む透明導電材料を用いてもよい。
次に、フォトリソグラフィ工程によりレジストマスクを導電膜１１２上に形成し、該レジ
ストマスクを用いて、導電膜１１２を所望の形状にエッチングし、第１の電極１１３を形
成する（図３（Ｂ）参照）。第１の電極１１３は、少なくともゲート電極として機能し、
ゲート配線としても機能する構成としてもよい。なお、該レジストマスクは、フォトリソ
グラフィ工程の他にインクジェット法、印刷法等を適宜用いることができ、該エッチング
は酸化物半導体膜１３０を加工する際と同様のドライエッチングまたはウェットエッチン
グを適宜用いることができる。
また、ゲート絶縁膜１１１および第１の電極１１３となる導電膜は、大気に暴露すること
なく、連続で形成することが好ましい。
また、第１の電極１１３とゲート絶縁膜１１１との間に、窒素を含むＩｎ−Ｇａ−Ｚｎ−
Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩ
ｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（Ｉ
ｎＮ、ＺｎＮなど）を設けることが好ましい。これらの膜は５ｅＶ以上、好ましくは５．
５ｅＶ以上の仕事関数を有し、トランジスタ１００の電気特性において、しきい値電圧を
プラスにすることができ、トランジスタ１００を所謂ノーマリーオフのトランジスタとす
ることができる。例えば、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜を用いる場合、少なくとも
酸化物半導体膜１４０より高い窒素濃度、具体的には７原子％以上のＩｎ−Ｇａ−Ｚｎ−
Ｏ膜を用いる。
次に、酸化物半導体膜１４０にドーパント１５０を添加する処理を行う（図３（Ｃ）参照
）。
添加するドーパント１５０は、１５族元素またはホウ素とし、具体的にはリン、砒素、お
よびアンチモンならびにホウ素のいずれかから選択される一以上とする。また、酸化物半
導体膜１４０にドーパント１５０を添加する方法として、イオンドーピング法またはイオ
ンインプランテーション法を用いることができる。
イオンドーピング法またはイオンインプランテーション法を用いることで、ドーパント１
５０の添加深さ（添加領域）が制御し易くなり、酸化物半導体膜１４０にドーパント１５
０を精度良く添加することができる。また、イオンドーピング法またはイオンインプラン
テーション法によりドーパント１５０を添加する際に、基板１０１を加熱しながら行って
もよい。
なお、酸化物半導体膜１４０にドーパント１５０を添加する処理は、複数回行っても良い
。酸化物半導体膜１４０にドーパント１５０を添加する処理を複数回行う場合、ドーパン
ト１５０は複数回すべてにおいて同じ元素であってもよいし、１回の処理毎に変えてもよ
い。
酸化物半導体膜１４０にドーパント１５０を添加する際、第１の電極１１３はマスクとし
て機能し、ドーパント１５０は第１の電極１１３と重なる領域の酸化物半導体膜１４０に
は添加されず、チャネル形成領域となる第１の領域１０５が形成される。
さらに、ドーパント１５０が添加された領域は、ドーパント１５０の添加のダメージによ
り結晶性が低減し、非晶質領域となる。ドーパント１５０を添加する量などを調節するこ
とによって、ダメージ量を低減させ、完全な非晶質領域とならないように形成することも
できる。つまり、ドーパント１５０が添加された領域は、少なくとも第１の領域１０５よ
りも非晶質領域の割合が大きい領域となる。完全な非晶質領域とさせないほうが、次に行
う第３の加熱処理による結晶化が容易に行われるため、好ましい。
次に、ドーパント１５０を添加した後に、第３の加熱処理を行う。第３の加熱処理を行う
ことで、ドーパント１５０が添加された領域を、ドーパントを含んで、かつ複数の結晶部
を有する酸化物半導体領域である一対の第２の領域１２３ａ、１２３ｂにすることができ
る（図３（Ｄ）参照）。
一対の第２の領域１２３ａ、１２３ｂは、ソース領域およびドレイン領域として機能する
。また、一対の第２の領域１２３ａ、１２３ｂである複数の結晶部を有する酸化物半導体
領域は、第１の領域１０５であるＣＡＡＣ−ＯＳとは異なる。なお、第３の加熱処理によ
って、第１の領域１０５であるＣＡＡＣ−ＯＳの結晶性が向上することもある。
第３の加熱処理の温度は、４５０℃以上基板歪み点温度未満、好ましくは６５０℃以上基
板歪み点温度未満とし、減圧雰囲気下、酸化性雰囲気下または不活性雰囲気下で行う。こ
こで、酸化性雰囲気は、酸素、オゾンまたは窒化酸素などの酸化性ガスを１０ｐｐｍ以上
含有する雰囲気をいう。また、不活性雰囲気は、前述の酸化性ガスが１０ｐｐｍ未満であ
り、その他、窒素または希ガスで充填された雰囲気をいう。処理時間は１時間〜２４時間
とする。２４時間を超える加熱処理は生産性の低下を招くため好ましくない。
第３の加熱処理に用いる加熱装置は、第１の加熱処理および第２の加熱処理に適用できる
装置を用いることができる。
このように、第１の電極１１３をマスクとして、ドーパント１５０を酸化物半導体膜１４
０に添加し、その後、第３の加熱処理を行うことで、チャネル形成領域となる第１の領域
１０５と、ソース領域およびドレイン領域となる一対の第２の領域１２３ａ、１２３ｂと
を、セルフアラインに形成することできる。
次に、ゲート絶縁膜１１１、および第１の電極１１３上に層間絶縁膜１１７となる絶縁膜
を形成し、フォトリソグラフィ工程によって、層間絶縁膜１１７となる絶縁膜上にレジス
トマスクを形成し、該レジストマスクを用いてエッチングし、開口部１１６ａ、１１６ｂ
を形成する（図４（Ａ）参照）。なお、該レジストマスクは、フォトリソグラフィ工程の
他にインクジェット法、印刷法等を適宜用いることができ、該エッチングは酸化物半導体
膜１３０を加工する際と同様のドライエッチングまたはウェットエッチングを適宜用いる
ことができる。
層間絶縁膜１１７には、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜また
は窒化シリコン膜を用い、スパッタリング法、ＣＶＤ法などで形成すればよい。このとき
、層間絶縁膜１１７には、加熱により酸素を放出しにくい膜を用いることが好ましい。こ
れは、一対の第２の領域１２３ａ、１２３ｂの導電率を低下させないためである。具体的
には、ＣＶＤ法により、シランガスを主材料とし、酸化窒素ガス、窒素ガス、水素ガスお
よび希ガスから適切な原料ガスを混合して成膜すればよい。また、基板温度を３００℃以
上５５０℃以下とすればよい。ＣＶＤ法を用いることで、加熱により酸素を放出しにくい
膜とすることができる。
次に、開口部１１６ａ、１１６ｂを介して、一対の第２の領域１２３ａ、１２３ｂと接す
るように導電膜を形成し、フォトリソグラフィ工程によって該導電膜上にレジストマスク
を形成し、該レジストマスクを用いて該導電膜をエッチングし、第２の電極１１９ａおよ
び第３の電極１１９ｂを形成する（図４（Ｂ）参照）。なお、第２の電極１１９ａおよび
第３の電極１１９ｂは、第１の電極１１３と同様にして形成することができる。
第２の電極１１９ａおよび第３の電極１１９ｂは、それぞれ、少なくともソース電極およ
びドレイン電極として機能し、さらにはソース配線およびドレイン配線としても機能する
。
以上より、トランジスタ１００を作製することができる。
〈トランジスタ１００の変形例１〉
また、第３の加熱処理を、５５０℃以上基板歪み点温度未満、かつ酸化性雰囲気で行うこ
とで、一対の第２の領域１２３ａ、１２３ｂ内に、ドーパント１５０を含んで、かつ複数
の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上に、ドーパント１５０を含んで
、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂを形
成することができる。
この場合において完成したトランジスタ１６０の上面図を図５（Ａ）に示す。さらに、図
５（Ａ）のＡ−Ｂ間における断面図を図５（Ｂ）に示す。
トランジスタ１６０の一対の第２の領域１２３ａ、１２３ｂは、ドーパント１５０を含ん
で、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂ、
およびドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ
、１０９ｂによって構成される（図５（Ｂ）参照）。なお、酸化物半導体領域１０７ａ、
１０７ｂと酸化物半導体領域１０９ａ、１０９ｂとのドーパント濃度は同じである。
また、第２の電極１１９ａおよび第３の電極１１９ｂは、開口部１１６ａ、１１６ｂを介
して酸化物半導体領域１０７ａ、１０７ｂと接している。トランジスタ１６０のその他の
構成は、トランジスタ１００と同様である。
また、上記した条件で第３の加熱処理を１時間行うと、上記酸化物半導体領域１０７ａ、
１０７ｂは、一対の第２の領域１２３ａ、１２３ｂの上面から一対の第２の領域１２３ａ
、１２３ｂの下面方向に、少なくとも２ｎｍ形成される。また、上記条件で行う第３の加
熱処理の時間を長くすることによって、上記酸化物半導体領域１０７ａ、１０７ｂを厚く
形成することができる。
そして、トランジスタ１００とトランジスタ１６０とでは、一対の第２の領域１２３ａ、
１２３ｂの構成が異なるだけであり、トランジスタ１００に係る説明はトランジスタ１６
０においても適用される。
トランジスタ１６０においても、第１の領域１０５に形成されるチャネルにおけるバンド
端の曲がりを小さくする効果を示し、トランジスタ１６０はしきい値電圧がマイナス方向
に変動するなど、チャネル長を短くすることで生じる影響を低減できる。さらに、一対の
第２の領域１２３ａ、１２３ｂは、第２の電極１１９ａおよび第３の電極１１９ｂとの接
触抵抗、および一対の第２の領域１２３ａ、１２３ｂのチャネル方向における抵抗成分が
低減しているため、トランジスタ１６０のオン電流を増加させることができる。
また、トランジスタ１６０は、一対の第２の領域１２３ａ、１２３ｂが酸化物半導体領域
１０７ａ、１０７ｂおよび酸化物半導体領域１０９ａ、１０９ｂであることから、仮に一
対の第２の領域１２３ａ、１２３ｂが非晶質な領域である場合に比べ、光照射の前後およ
びＢＴ（ゲート・熱バイアス）ストレス試験前後におけるしきい値電圧の変動が小さいと
考えられ、信頼性の高いトランジスタである。
〈トランジスタ１００の変形例２〉
トランジスタ１００の作製方法の第１の電極１１３を形成する際に、ゲート絶縁膜１１１
も同時にエッチングすることで、酸化物半導体膜１０３の第１の領域１０５上のみにゲー
ト絶縁膜１２１を設けることができる。
この場合において完成したトランジスタ１７０の上面図を図６（Ａ）に示す。さらに、図
６（Ａ）のＡ−Ｂ間における断面図を図６（Ｂ）に示す。トランジスタ１７０の上面構造
はトランジスタ１００と同様であり、トップゲート構造かつトップコンタクト構造のトラ
ンジスタである。
そして、トランジスタ１００とトランジスタ１７０とでは、ゲート絶縁膜１１１の形状が
異なるだけであり、トランジスタ１００に係る説明はトランジスタ１７０においても適用
される。
トランジスタ１７０においても、第１の領域１０５に形成されるチャネルにおけるバンド
端の曲がりを小さくする効果を示し、トランジスタ１７０はしきい値電圧がマイナス方向
に変動するなど、チャネル長を短くすることで生じる影響を低減できる。さらに、一対の
第２の領域１２３ａ、１２３ｂは、第２の電極１１９ａおよび第３の電極１１９ｂとの接
触抵抗、および一対の第２の領域１２３ａ、１２３ｂのチャネル方向における抵抗成分が
低減しているため、トランジスタ１７０のオン電流を増加させることができる。
また、トランジスタ１７０は、一対の第２の領域１２３ａ、１２３ｂが複数の結晶部を有
する酸化物半導体領域であることから、仮に一対の第２の領域１２３ａ、１２３ｂが非晶
質な領域である場合に比べ、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試
験前後におけるしきい値電圧の変動が小さいと考えられ、信頼性の高いトランジスタであ
る。
トランジスタ１７０の作製方法について、図３、図７および図８を用いて説明する。トラ
ンジスタ１７０は、導電膜１１２を形成する工程（図３（Ａ）参照）までは、トランジス
タ１００と同様である。
導電膜１１２を形成したあと、導電膜１１２およびゲート絶縁膜１１１にエッチング処理
を行うことで、第１の電極１１３および後に形成される酸化物半導体膜１０３の第１の領
域１０５上のみに重畳するゲート絶縁膜１２１を形成することができる（図７（Ａ）参照
）。
また、ゲート絶縁膜１２１は第１の領域１０５のみに接しているため、酸化物半導体膜１
４０の形状（段差）に沿って設けられていない。言い換えると、ゲート絶縁膜１２１には
酸化物半導体膜１４０の段差を乗り越えている部分がない。したがって、完成したトラン
ジスタ１７０においても、ゲート絶縁膜１２１は酸化物半導体膜１０３の段差を乗り越え
ている部分がないため、ゲート絶縁膜１２１の断切れなどを起因とするリーク電流を低減
し、かつゲート絶縁膜１２１の耐圧を高めることができる。よって、ゲート絶縁膜１２１
を５ｎｍ近くまで薄膜化して用いてもトランジスタ１７０を動作させることができる。な
お、ゲート絶縁膜１２１を薄膜化することで、チャネル長を短くすることで生じる影響を
低減でき、かつトランジスタの動作速度を高めることができる。
さらに、トランジスタ１７０はゲート絶縁膜１２１が段差を乗り越えている部分がないた
め、第１の電極１１３と一対の第２の領域１２３ａ、１２３ｂとの間に生じる寄生容量が
ほとんどない。それゆえ、トランジスタ１７０はチャネル長を縮小した場合においても、
しきい値電圧の変動を低減することができる。
以降は、トランジスタ１００と同様の工程を行うことで、トランジスタ１７０を形成する
ことができる。なお、トランジスタ１７０において、ドーパント１５０を添加する処理は
、トランジスタ１００とは異なり、第１の電極１１３をマスクとし、酸化物半導体膜１４
０の一部が露出した状態で添加されることになる（図７（Ｂ）参照）。
トランジスタ１７０のように、酸化物半導体膜１４０の一部が露出した状態でドーパント
１５０を添加する場合は、ドーパント１５０の添加方法として、イオンドーピング法また
はイオンインプランテーション法以外の方法を用いることもできる。例えば、添加する元
素を含むガス雰囲気にてプラズマを発生させて、被添加物（ここでは、酸化物半導体膜１
４０）に対して該プラズマを照射させるプラズマ処理である。該プラズマを発生させる装
置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置な
どを用いることができる。また、該プラズマ処理は、基板１０１を加熱しながら行っても
よい。
また、トランジスタ１７０においても、ドーパント１５０を添加したあとに行う第３の加
熱処理を、５５０℃以上基板歪み点温度未満、かつ酸化性雰囲気で行うことで、ドーパン
ト１５０含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上にド
ーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域
１０７ａ、１０７ｂが設けられた一対の第２の領域１２３ａ、１２３ｂを形成することが
できる（図８参照）。なお、図８における各符号は、トランジスタ１００（図１参照）、
トランジスタ１６０（図５参照）およびトランジスタ１７０（図６参照）の各符号に対応
する。
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるた
め、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジス
タサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体
装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。ま
た、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合
には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の
縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示
する発明の一態様により、酸化物半導体を用いたトランジスタの微細化が達成されること
で、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実
施の形態および実施例と適宜組み合わせることができる。
（実施の形態２）
本実施の形態では、本発明の他の一態様であるトランジスタ２００の構造および作製方法
について、図９乃至図１４を用いて説明する。トランジスタ２００は、実施の形態１で説
明したトランジスタ１００と比較して、第１の電極１１３の端面にサイドウォール絶縁膜
２１５が設けられており、酸化物半導体膜１０３の第１の領域１０５および一対の第２の
領域１２３ａ、１２３ｂの間に、一対の第３の領域２２３ａ、２２３ｂが設けられている
ことが異なる。
また、トランジスタ２００は、本発明の他の一態様であることから、実施の形態１で説明
した内容は、本実施の形態においても適用される。
〈トランジスタ２００の構造および特徴〉
図９（Ａ）は、トランジスタ２００の上面図である。なお、図９（Ａ）において、下地絶
縁膜１０２、ゲート絶縁膜１１１および層間絶縁膜１１７は、便宜上、図示していない。
図９（Ａ）より、第１の電極１１３は、第１の領域１０５（図示せず）、一対の第２の領
域１２３ａ、１２３ｂ、及び一対の第３の領域２２３ａ、２２３ｂ（図示せず）とを含む
酸化物半導体膜１０３上に設けられている。第１の電極１１３の側面にサイドウォール絶
縁膜２１５が設けられている。そして、第２の電極１１９ａおよび第３の電極１１９ｂは
、開口部１１６ａ、１１６ｂを介して一対の第２の領域１２３ａ、１２３ｂ上に設けられ
ている。また、第２の電極１１９ａおよび第３の電極１１９ｂは、一対の第２の領域１２
３ａ、１２３ｂの上面と接している。トランジスタ２００はトップゲート構造かつトップ
コンタクト構造のトランジスタである。
図９（Ｂ）は、トランジスタ２００におけるＡ−Ｂ間の断面図である。図９（Ｂ）より、
基板１０１上に下地絶縁膜１０２が設けられており、下地絶縁膜１０２上には、第１の領
域１０５、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２
３ｂを含む酸化物半導体膜１０３が設けられている。一対の第２の領域１２３ａ、１２３
ｂは第１の領域１０５を介して対向して設けられている。一対の第３の領域２２３ａ、２
２３ｂは、第１の領域１０５および一対の第２の領域１２３ａ、１２３ｂの間に設けられ
ている。
酸化物半導体膜１０３上にゲート絶縁膜１１１が設けられている。ゲート絶縁膜１１１上
には、第１の領域１０５と重畳した第１の電極１１３が設けられている。第１の電極１１
３の両側面には、サイドウォール絶縁膜２１５が接して設けられている。
ゲート絶縁膜１１１、第１の電極１１３およびサイドウォール絶縁膜２１５上には、層間
絶縁膜１１７が設けられている。
第２の電極１１９ａおよび第３の電極１１９ｂは、層間絶縁膜１１７に設けられた開口部
１１６ａ、１１６ｂを介して一対の第２の領域１２３ａ、１２３ｂと接して設けられてい
る。なお、ゲート絶縁膜１１１は、第１の領域１０５、一対の第２の領域１２３ａ、１２
３ｂおよび一対の第３の領域２２３ａ、２２３ｂに接している。
第２の電極１１９ａおよび第３の電極１１９ｂの端部は、テーパ形状であってもよいが、
第１の電極１１３の端部は垂直な形状であることが好ましい。第１の電極１１３の端部を
垂直な形状とし、第１の電極１１３上にサイドウォール絶縁膜２１５となる絶縁膜を形成
し、異方性の高いエッチングを行うことで、サイドウォール絶縁膜２１５を形成すること
ができるからである。
また、詳細は後述するが、図９（Ａ）および図９（Ｂ）より、一対の第３の領域２２３ａ
、２２３ｂは、酸化物半導体膜１０３がサイドウォール絶縁膜２１５と重畳する領域に相
当する。そして、サイドウォール絶縁膜２１５は、第１の電極１１３の側面およびゲート
絶縁膜１１１と接する領域以外の少なくとも一部は湾曲形状を有している。
酸化物半導体膜１０３は、実施の形態１と同様にＩｎ、Ｇａ、ＳｎおよびＺｎから選ばれ
た二以上の元素を含む金属酸化物であり、バンドギャップの広い金属酸化物を用いること
で、トランジスタ２００のオフ電流を低減することができる。
また、トランジスタ２００において、第１の領域１０５はチャネル形成領域として機能し
、さらにＣＡＡＣ−ＯＳであり、且つ水素濃度が低減されている。それゆえ、トランジス
タ２００は、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試験前後において
、しきい値電圧の変動が小さいことから安定した電気特性を有し、信頼性の高いトランジ
スタといえる。
一対の第２の領域１２３ａ、１２３ｂは実施の形態１と同様であり、仮に一対の第２の領
域１２３ａ、１２３ｂが、第１の領域１０５と同様にドーパントを含んでいないＣＡＡＣ
−ＯＳである場合（酸化物半導体膜１０３すべてがドーパントを含んでいないＣＡＡＣ−
ＯＳである場合）に比べて、導電率が高い。また、一対の第３の領域２２３ａ、２２３ｂ
においても、一対の第２の領域１２３ａ、１２３ｂと同様にドーパントを含んでおり、導
電率が高い。つまり、酸化物半導体膜１０３のチャネル方向における抵抗成分は低減され
ており、トランジスタ２００のオン電流を増加させることができる。
また、トランジスタ２００において、一対の第２の領域１２３ａ、１２３ｂおよび一対の
第３の領域２２３ａ、２２３ｂの導電率ならびにドーパント濃度は、実施の形態１と同様
の範囲であり、ドーパント濃度を増加させすぎると導電性を低下させることになり、トラ
ンジスタ２００のオン電流が低下する。
従って、一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３
ｂのドーパント濃度は、５×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下であること
が好ましい。さらに、一対の第２の領域１２３ａ、１２３ｂのドーパント濃度は、一対の
第３の領域２２３ａ、２２３ｂのドーパント濃度より高い。具体的には、一対の第２の領
域１２３ａ、１２３ｂのドーパント濃度は、５×１０２０ｃｍ−３以上１×１０２２ｃｍ
−３以下とし、一対の第３の領域２２３ａ、２２３ｂのドーパント濃度は、５×１０１８
ｃｍ−３以上５×１０２１ｃｍ−３未満とするのが好ましい。また、これらドーパント濃
度の差は、トランジスタ２００にはサイドウォール絶縁膜２１５が設けられているため、
ドーパントを添加する工程においてセルフアラインに形成される。
トランジスタ２００は、一対の第２の領域１２３ａ、１２３ｂのうち、第２の領域１２３
ａと第１の領域１０５の間に一対の第３の領域２２３ａ、２２３ｂのうち第３の領域２２
３ａを、第２の領域１２３ｂと第１の領域１０５の間に第３の領域２２３ｂをそれぞれ設
けることで、第１の領域１０５に加わる電界を緩和させることができる。一対の第２の領
域１２３ａ、１２３ｂは、ソース領域およびドレイン領域として機能する。また、一対の
第３の領域２２３ａ、２２３ｂは、電界緩和領域として機能する。
詳細には、一対の第２の領域１２３ａ、１２３ｂのうち、第２の領域１２３ａと第１の領
域１０５の間に一対の第３の領域２２３ａ、２２３ｂのうち第３の領域２２３ａを、第２
の領域１２３ｂと第１の領域１０５の間に第３の領域２２３ｂをそれぞれ設けることで、
第１の領域１０５に形成されるチャネルにおけるバンド端の曲がりがほとんど生じない。
したがって、トランジスタ２００は、しきい値電圧がマイナス方向に変動するなど、チャ
ネル長を短くすることで生じる影響を低減できる。
そして、一対の第２の領域１２３ａ、１２３ｂは、第２の電極１１９ａおよび第３の電極
１１９ｂとの接触抵抗が低減しているため、トランジスタ２００のオン電流を増加させる
ことができる。
〈トランジスタ２００の作製方法〉
次に、トランジスタ２００の作製方法について、図２、図３および図１０を用いて説明す
る。
トランジスタ２００の作製方法について、酸素が拡散されて、かつ水素濃度が十分に低減
された酸化物半導体膜１４０、およびゲート絶縁膜１１１を形成する工程（図２（Ｄ）に
相当する工程）、ならびに酸化物半導体膜１４０上に第１の電極１１３に適用できる導電
材料を用いて導電膜１１２を形成する工程（図３（Ａ）に相当する工程）までは、トラン
ジスタ１００と同じであるため、実施の形態１を参照できる。
次に、フォトリソグラフィ工程を行って、導電膜１１２上にレジストマスクを形成し、該
レジストマスクを用いてエッチングして、第１の電極１１３を形成する（図１０（Ａ）参
照）。該エッチングは、上記したように第１の電極１１３の端部が垂直な形状となるよう
に、異方性の高いエッチングを行うことが好ましい。異方性の高いエッチング条件として
は、該レジストマスクに対して導電膜１１２の選択比が極端に高いことが好ましい。
次に、酸化物半導体膜１４０にドーパント１５０を添加する処理（第１のドーパント添加
処理）を行う（図１０（Ｂ）参照。）。なお、第１のドーパント添加処理において、ドー
パント１５０の種類（添加する元素）、およびドーパント１５０を添加する方法は、実施
の形態１と同様である。
第１のドーパント添加処理において、第１の電極１１３はマスクとして機能し、ドーパン
ト１５０はゲート絶縁膜１１１を通過して酸化物半導体膜１４０に添加される。これによ
り、ドーパント１５０が添加された酸化物半導体領域２１４ａ、２１４ｂが形成される。
また、酸化物半導体膜１４０の第１の電極１１３と重なる領域には添加されないため、第
１の領域１０５が形成される。
次に、サイドウォール絶縁膜２１５を形成する。サイドウォール絶縁膜２１５は、下地絶
縁膜１０２およびゲート絶縁膜１１１で説明した絶縁膜のいずれかで形成される。
トランジスタ２００は、第１の領域１０５、一対の第２の領域１２３ａ、１２３ｂおよび
一対の第３の領域２２３ａ、２２３ｂのいずれの領域においても、ゲート絶縁膜１１１が
接して設けられている。このような構造とするには、ゲート絶縁膜１１１とサイドウォー
ル絶縁膜２１５をエッチングレートの異なる絶縁膜とすればよい。このようにすることで
、サイドウォール絶縁膜２１５を形成する際に、ゲート絶縁膜１１１をエッチングストッ
パーとして機能させることができる。ゲート絶縁膜１１１をエッチングストッパーとして
用いることにより、酸化物半導体膜１４０への過剰なエッチングを抑制することができる
。さらに、サイドウォール絶縁膜２１５を形成する際のエッチングの終点（エンドポイン
ト）も容易に検出できる。また、ゲート絶縁膜１１１をエッチングストッパーとして機能
させることで、サイドウォール絶縁膜２１５の幅（図９（Ｂ）のサイドウォール絶縁膜２
１５がゲート絶縁膜１１１と接している箇所の幅）の制御が容易になる。一対の第３の領
域２２３ａ、２２３ｂの範囲は、サイドウォール絶縁膜２１５の幅に対応して決まる。一
対の第３の領域２２３ａ、２２３ｂの範囲を大きくすると、それだけチャネル形成領域で
ある第１の領域１０５に加わる電界を緩和することができる。
まず、ゲート絶縁膜１１１および第１の電極１１３上に、サイドウォール絶縁膜２１５と
なる絶縁膜１１４を形成する（図１０（Ｃ）参照）。絶縁膜１１４は、下地絶縁膜１０２
またはゲート絶縁膜１１１と同様にして形成することができ、実施の形態１で説明した窒
化物絶縁膜のいずれかとすることが好ましい。また、絶縁膜１１４の厚さは特に限定はな
いが、第１の電極１１３の形状に対する被覆性を考慮して、適宜選択すればよい。
絶縁膜１１４をエッチングすることによりサイドウォール絶縁膜２１５を形成する。該エ
ッチングは、異方性の高いエッチングであり、サイドウォール絶縁膜２１５は、絶縁膜１
１４に異方性の高いエッチング工程を行うことでセルフアラインに形成することができる
。ここで、異方性の高いエッチングとしては、ドライエッチングが好ましく、例えば、エ
ッチングガスとして、トリフルオロメタン（ＣＨＦ３）、オクタフルオロシクロブタン（
Ｃ４Ｆ８）、テトラフルオロメタン（ＣＦ４）などのフッ素を含むガスを用いることがで
き、ヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスまたは水素（Ｈ２）を添加しても
良い。さらに、ドライエッチングとして、基板に高周波電圧を印加する、反応性イオンエ
ッチング法（ＲＩＥ法）を用いるのが好ましい。
また、後に形成される一対の第３の領域２２３ａ、２２３ｂのドーパント濃度は、サイド
ウォール絶縁膜２１５の厚さに対応することから、一対の第３の領域２２３ａ、２２３ｂ
のドーパント濃度が上記した値となるように、サイドウォール絶縁膜２１５の厚さ、さら
には第１の電極１１３の厚さを決めればよい。なお、ここでのサイドウォール絶縁膜２１
５の厚さとは、サイドウォール絶縁膜２１５において、ゲート絶縁膜１１１と接している
面から、第１の電極１１３と接している面の最頂部までをいう。
また、一対の第３の領域２２３ａ、２２３ｂの範囲は、サイドウォール絶縁膜２１５の幅
に対応して決まり、サイドウォール絶縁膜２１５の幅は、第１の電極１１３の厚さにも対
応することから、一対の第３の領域２２３ａ、２２３ｂの範囲が、所望の範囲となるよう
に、第１の電極１１３の厚さを決めればよい。
次に、酸化物半導体領域２１４ａ、２１４ｂにドーパント１５０を添加する処理（第２の
ドーパント添加処理）を行う（図１０（Ｄ）参照）。なお、ドーパント１５０の種類（添
加する元素）、およびドーパント１５０を添加する方法は実施の形態１と同様である。
第２のドーパント添加処理においても、第１の電極１１３はマスクとして機能し、ドーパ
ント１５０はゲート絶縁膜１１１およびサイドウォール絶縁膜２１５を通過して、酸化物
半導体領域２１４ａ、２１４ｂに添加される。そして、添加されるドーパント１５０は、
ゲート絶縁膜１１１だけを通過して添加される領域より、ゲート絶縁膜１１１およびサイ
ドウォール絶縁膜２１５を通過して添加される領域のほうが少ない。従って、酸化物半導
体領域２１４ａ、２１４ｂにドーパント濃度差をセルフアラインに設けることができる。
本実施の形態においても、ドーパント１５０が添加された領域は、ドーパント１５０の添
加のダメージにより結晶性が低減し、非晶質領域となる。ドーパント１５０を添加する量
などを調節することによって、ダメージ量を低減させ、完全な非晶質領域とならないよう
に形成することもできる。つまり、ドーパント１５０が添加された領域は、少なくとも第
１の領域１０５よりも非晶質領域の割合が大きい領域となるということである。完全な非
晶質領域とさせないほうが、次に行う第３の加熱処理による結晶化が容易に行われるため
、好ましい。
次に、トランジスタ１００の作製工程と同様に、第３の加熱処理を行い、ドーパント１５
０が添加された領域を、ドーパントを含んで、かつ複数の結晶部を有する酸化物半導体領
域である一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２２３ａ、２２３
ｂとすることができる（図１０（Ｅ）参照）。なお、第３の加熱処理の加熱条件および加
熱装置は、実施の形態１での説明と同様である。
このように、第１の電極１１３をマスクとして、ドーパント１５０を酸化物半導体膜１４
０に添加し、その後、第３の加熱処理を行うことで、チャネル形成領域となる第１の領域
１０５と、ソース領域およびドレイン領域となる一対の第２の領域１２３ａ、１２３ｂと
、電界緩和領域となる一対の第３の領域２２３ａ、２２３ｂとをセルフアラインに形成す
ることできる。
以降は、トランジスタ１００の作製工程と同様に、層間絶縁膜１１７を形成し、ゲート絶
縁膜１１１および層間絶縁膜１１７に開口部１１６ａ、１１６ｂを形成し、開口部１１６
ａ、１１６ｂを介して一対の第２の領域１２３ａ、１２３ｂと接する第２の電極１１９ａ
および第３の電極１１９ｂを形成する。なお、層間絶縁膜１１７、開口部１１６ａ、１１
６ｂ、第２の電極１１９ａおよび第３の電極１１９ｂを形成する工程は、実施の形態１で
の説明と同様である。
以上により、トランジスタ２００を作製することができる（図９参照）。
また、上記は第１のドーパント添加処理および第２のドーパント添加処理というように、
２回のドーパント添加処理を行っている。しかし、第１のドーパント添加処理を行う前に
、サイドウォール絶縁膜２１５を形成し、そのあと、所望のドーパント濃度となるように
ドーパント添加処理を行い、トランジスタ２００を形成してもよい。なお、該所望のドー
パント濃度とは、トランジスタ２００の一対の第２の領域１２３ａ、１２３ｂおよび一対
の第３の領域２２３ａ、２２３ｂにおけるドーパント濃度である。
〈トランジスタ２００の変形例１〉
また、第３の加熱処理を、５５０℃以上基板歪み点温度未満、かつ酸化性雰囲気で行うこ
とで、一対の第２の領域１２３ａ、１２３ｂ内に、ドーパント１５０を含んで、かつ複数
の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上に、ドーパント１５０を含んで
、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂを形
成することができ、一対の第３の領域２２３ａ、２２３ｂにおいても、ドーパント１５０
含んで、かつ複数の結晶部を有する酸化物半導体領域２０９ａ、２０９ｂ上にドーパント
１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域２０７ａ
、２０７ｂを形成することができる。
この場合において完成したトランジスタ２６０の上面図を図１１（Ａ）に示す。さらに、
図１１（Ａ）のＡ−Ｂ間における断面図を図１１（Ｂ）に示す。
トランジスタ２６０の一対の第２の領域１２３ａ、１２３ｂは、ドーパント１５０を含ん
で、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域１０７ａ、１０７ｂ、
およびドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ
、１０９ｂによって構成される（図１１（Ｂ）参照）。なお、酸化物半導体領域１０７ａ
、１０７ｂと酸化物半導体領域１０９ａ、１０９ｂとのドーパント濃度は同じである。
また、トランジスタ２６０の一対の第３の領域２２３ａ、２２３ｂは、ドーパント１５０
を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域２０７ａ、２０
７ｂ、およびドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域２
０９ａ、２０９ｂによって構成される（図１１（Ｂ）参照）。
上記したように、一対の第３の領域２２３ａ、２２３ｂは、一対の第２の領域１２３ａ、
１２３ｂよりドーパント濃度が低いことから、酸化物半導体領域２０７ａ、２０７ｂおよ
び酸化物半導体領域２０９ａ、２０９ｂは、酸化物半導体領域１０７ａ、１０７ｂおよび
酸化物半導体領域１０９ａ、１０９ｂよりドーパント濃度が低い。なお、酸化物半導体領
域２０７ａ、２０７ｂと酸化物半導体領域２０９ａ、２０９ｂとのドーパント濃度は同じ
である。
また、第２の電極１１９ａおよび第３の電極１１９ｂは、開口部１１６ａ、１１６ｂを介
して酸化物半導体領域１０７ａ、１０７ｂと接している。トランジスタ２６０のその他の
構成は、トランジスタ１６０と同様である。
また、上記した条件で第３の加熱処理を１時間行うと、上記酸化物半導体領域１０７ａ、
１０７ｂは、一対の第２の領域１２３ａ、１２３ｂの上面から一対の第２の領域１２３ａ
、１２３ｂの下面方向に、少なくとも２ｎｍ形成される。また、上記条件で行う第３の加
熱処理の時間を長くすることによって、上記酸化物半導体領域１０７ａ、１０７ｂを厚く
形成することができる。
そして、トランジスタ２００とトランジスタ２６０とでは、一対の第２の領域１２３ａ、
１２３ｂおよび一対の第３の領域２２３ａ、２２３ｂの構成が異なるだけであり、トラン
ジスタ２００に係る説明はトランジスタ２６０においても適用される。
トランジスタ２６０においても、第１の領域１０５に形成されるチャネルにおけるバンド
端の曲がりを小さくする効果を示し、トランジスタ２６０はしきい値電圧がマイナス方向
に変動するなど、チャネル長を短くすることで生じる影響を低減できる。さらに、第２の
電極１１９ａおよび第３の電極１１９ｂと一対の第２の領域１２３ａ、１２３ｂとの接触
抵抗を低減することができ、トランジスタ２６０のオン電流を増加させることができる。
また、トランジスタ２６０は、一対の第２の領域１２３ａ、１２３ｂが酸化物半導体領域
１０７ａ、１０７ｂおよび酸化物半導体領域１０９ａ、１０９ｂであることから、仮に一
対の第２の領域１２３ａ、１２３ｂが非晶質な領域である場合に比べ、光照射の前後およ
びＢＴ（ゲート・熱バイアス）ストレス試験前後におけるしきい値電圧の変動が小さいと
考えられ、信頼性の高いトランジスタである。
〈トランジスタ２００の変形例２〉
トランジスタ２００の作製方法の第１の電極１１３を形成する際に、ゲート絶縁膜１１１
も同時にエッチングすることで、酸化物半導体膜１０３の第１の領域１０５上のみにゲー
ト絶縁膜１２１を設けることができる。
この場合において完成したトランジスタ２７０の上面図を図１２（Ａ）に示す。さらに、
図１２（Ａ）のＡ−Ｂ間における断面図を図１２（Ｂ）に示す。トランジスタ２７０の上
面構造はトランジスタ２００と同様であり、トップゲート構造かつトップコンタクト構造
のトランジスタである。
そして、トランジスタ２００とトランジスタ２７０とでは、ゲート絶縁膜の形状が異なる
だけであり、トランジスタ２００に係る説明はトランジスタ２７０においても適用される
。
それゆえ、トランジスタ２７０においても、第１の領域１０５に形成されるチャネルにお
けるバンド端の曲がりを小さくする効果を示し、トランジスタ２７０はしきい値電圧がマ
イナス方向に変動するなど、チャネル長を短くすることで生じる影響を低減できる。さら
に、第２の電極１１９ａおよび第３の電極１１９ｂと一対の第２の領域１２３ａ、１２３
ｂとの接触抵抗を低減することができ、トランジスタ２７０のオン電流を増加させること
ができる。
また、トランジスタ２７０は、一対の第２の領域１２３ａ、１２３ｂが複数の結晶部を有
する酸化物半導体領域であることから、仮に一対の第２の領域１２３ａ、１２３ｂが非晶
質な領域である場合に比べ、光照射の前後およびＢＴ（ゲート・熱バイアス）ストレス試
験前後におけるしきい値電圧の変動が小さいと考えられ、信頼性の高いトランジスタであ
る。
トランジスタ２７０の作製方法について、図３、図１３および図１４を用いて説明する。
トランジスタ２７０は、導電膜１１２を形成する工程（図３（Ａ）参照）までは、トラン
ジスタ１００と同様である。
導電膜１１２を形成した後、導電膜１１２およびゲート絶縁膜１１１をエッチングするこ
とで、第１の電極１１３および後に形成される酸化物半導体膜１０３の第１の領域１０５
上のみに重畳するゲート絶縁膜１２１を形成することができる（図１３（Ａ）参照）。
また、ゲート絶縁膜１２１は第１の領域１０５のみに接しているため、酸化物半導体膜１
４０の形状（段差）に沿って設けられていない。言い換えると、ゲート絶縁膜１２１には
酸化物半導体膜１４０の段差を乗り越えている部分がない。したがって、完成したトラン
ジスタ２７０においても、ゲート絶縁膜１２１に酸化物半導体膜１０３の段差を乗り越え
ている部分がないため、ゲート絶縁膜１２１の断切れなどを起因とするリーク電流を低減
し、かつゲート絶縁膜１２１の耐圧を高めることができる。よって、ゲート絶縁膜１２１
を５ｎｍ近くまで薄膜化して用いてもトランジスタ２７０を動作させることができる。な
お、ゲート絶縁膜１２１を薄膜化することで、チャネル長を短くすることで生じる影響を
低減でき、かつトランジスタの動作速度を高めることができる。
さらに、トランジスタ２７０はゲート絶縁膜１２１が段差を乗り越えている部分がないた
め、第１の電極１１３と一対の第２の領域１２３ａ、１２３ｂおよび一対の第３の領域２
２３ａ、２２３ｂとの間に生じる寄生容量がほとんどない。それゆえ、トランジスタ２７
０はチャネル長を縮小した場合においても、しきい値電圧の変動を低減することができる
。
次に、第１のドーパント添加処理を行う（図１３（Ｂ）参照）。該第１のドーパント添加
処理は、トランジスタ２００と同様にして行えばよい。該第１のドーパント添加処理によ
って、ドーパント１５０が添加された酸化物半導体領域２１４ａ、２１４ｂが形成される
。
次に、サイドウォール絶縁膜２１５となる絶縁膜１１４を形成する（図１３（Ｃ）参照）
。絶縁膜１１４は、下地絶縁膜１０２またはゲート絶縁膜１１１と同様にして形成するこ
とができ、実施の形態１で説明した酸化物絶縁膜または窒化物絶縁膜のいずれかとする。
また、絶縁膜１１４の厚さは特に限定はないが、第１の電極１１３の形状に対する被覆性
を考慮して、適宜選択すればよい。
トランジスタ２００と同様に、絶縁膜１１４をエッチングすることによりサイドウォール
絶縁膜２１５を形成する。該エッチングの詳細は上記を参照できる。
また、サイドウォール絶縁膜２１５の厚さは、サイドウォール絶縁膜２１５において、後
に酸化物半導体膜１０３となる酸化物半導体膜１４０と接している面から、第１の電極１
１３と接している面の最頂部までをいう。そして、後に形成される一対の第３の領域２２
３ａ、２２３ｂのドーパント濃度は、サイドウォール絶縁膜２１５の厚さに対応すること
から、一対の第２の領域１２３ａ、１２３ｂのドーパント濃度が、トランジスタ２００で
説明した値となるように、サイドウォール絶縁膜２１５の厚さ、さらには第１の電極１１
３の厚さを決めればよい。
また、一対の第２の領域１２３ａ、１２３ｂの範囲は、サイドウォール絶縁膜２１５の幅
（例えば、図１２（Ｂ）のサイドウォール絶縁膜２１５が酸化物半導体膜１０３と接して
いる箇所の幅）に対応して決まる。一対の第２の領域１２３ａ、１２３ｂの範囲を大きく
すると、それだけ第１の領域１０５に加わる電界を緩和することができる。
サイドウォール絶縁膜２１５の幅は、第１の電極１１３の厚さにも対応することから、一
対の第２の領域１２３ａ、１２３ｂの範囲が、所望の範囲となるように、第１の電極１１
３の厚さを決めればよい。
次に、第２のドーパント添加処理を行う。なお、トランジスタ２７０において、ドーパン
ト１５０を添加する処理は、トランジスタ２００とは異なり、第１の電極１１３をマスク
とし、サイドウォール絶縁膜２１５を通過して添加される領域と、酸化物半導体膜１４０
の一部が露出した状態で添加される領域とがある（図１３（Ｄ）参照）。
トランジスタ２７０のように、酸化物半導体膜１４０の一部が露出した状態でドーパント
１５０を添加する場合は、ドーパント１５０の添加方法として、イオンドーピング法また
はイオンインプランテーション法以外の方法を用いることができる。例えば、添加する元
素を含むガス雰囲気にてプラズマを発生させて、被添加物（ここでは、酸化物半導体膜１
４０）に対して該プラズマを照射させるプラズマ処理である。該プラズマを発生させる装
置としては、ドライエッチング装置やプラズマＣＶＤ装置、高密度プラズマＣＶＤ装置な
どを用いることができる。また、該プラズマ処理は、基板１０１を加熱しながら行っても
よい。
以降、トランジスタ２００と同様の工程を行うことで、トランジスタ２７０を作製するこ
とができる（図１２参照）。
なお、トランジスタ２００と同様に第１のドーパント添加処理を行う前に、サイドウォー
ル絶縁膜２１５を形成し、そのあと、所望のドーパント濃度となるようにドーパント添加
処理を行い、トランジスタ２７０を形成してもよい。
また、トランジスタ２７０においても、ドーパント１５０を添加したあとに行う第３の加
熱処理を、５５０℃以上基板歪み点温度未満、かつ酸化性雰囲気で行うことで、ドーパン
ト１５０含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ、１０９ｂ上にド
ーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶の酸化物半導体領域
１０７ａ、１０７ｂが設けられた一対の第２の領域１２３ａ、１２３ｂを形成することが
できる（図１４参照。）。なお、図１４における各符号は、トランジスタ２００、トラン
ジスタ２６０およびトランジスタ２７０の各符号に対応する。
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるた
め、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジス
タサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体
装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。ま
た、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合
には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の
縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示
する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで
、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実施
の形態および実施例と適宜組み合わせることができる。
（実施の形態３）
本実施の形態では、本発明の他の一態様であるトランジスタの構造および作製方法につい
て、図１５および図１６を用いて説明する。
本実施の形態で説明するトランジスタは、実施の形態１で説明したトランジスタ１００と
比較して、第２の電極１１９ａおよび第３の電極１１９ｂが、酸化物半導体膜の一対の第
２の領域１２３ａ、１２３ｂの下面と接していることが異なる。つまり、本実施の形態で
示すトランジスタは、トップゲート構造かつボトムコンタクト構造のトランジスタである
。また、当該トップゲート構造かつボトムコンタクト構造としたトランジスタの断面図を
図１５（Ａ）に示す。
また、実施の形態１および実施の形態２で説明した全てのトランジスタについても、トッ
プゲート構造かつボトムコンタクト構造のトランジスタとすることができる。例えば、ト
ランジスタ１６０およびトランジスタ１７０においても、トップゲート構造かつボトムコ
ンタクト構造とすることができる。トランジスタ１６０をトップゲート構造かつボトムコ
ンタクト構造としたトランジスタの断面図を図１５（Ｂ）に、トランジスタ１７０をトッ
プゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１５（Ｃ）に示
す。
さらに、トランジスタ２００をトップゲート構造かつボトムコンタクト構造としたトラン
ジスタの断面図を図１６（Ａ）に、トランジスタ２６０をトップゲート構造かつボトムコ
ンタクト構造としたトランジスタの断面図を図１６（Ｂ）に、トランジスタ２７０をトッ
プゲート構造かつボトムコンタクト構造としたトランジスタの断面図を図１６（Ｃ）に示
す。
図１５（Ａ）乃至図１５（Ｃ）および図１６（Ａ）乃至図１６（Ｃ）において、各符号は
トランジスタ１００、トランジスタ１６０およびトランジスタ１７０、ならびにトランジ
スタ２００、トランジスタ２６０およびトランジスタ２７０の各符号に対応することから
、各符号に関する説明は実施の形態１および実施の形態２の説明を適宜参照できる。なお
、各符号に関してだけではなく、実施の形態１および実施の形態２で説明したことは、本
実施の形態においても適用される。
また、図１５（Ａ）乃至図１５（Ｃ）および図１６（Ａ）乃至図１６（Ｃ）が示すトラン
ジスタの作製方法としては、それぞれ対応するトランジスタの作製工程の順番を入れ替え
て行えばよい。例えば、第２の電極１１９ａおよび第３の電極１１９ｂ形成する工程を、
下地絶縁膜１０２を形成する工程の次に行い、以降は、トランジスタ１００、トランジス
タ１６０およびトランジスタ１７０、ならびにトランジスタ２００、トランジスタ２６０
およびトランジスタ２７０の作製工程のうち、第２の電極１１９ａおよび第３の電極１１
９ｂを形成する工程以外の工程を、順次行えばよい。
なお、図１５（Ｃ）および図１６（Ｃ）が示すトランジスタにおいて、酸化物半導体膜１
０３を、図１５（Ｂ）および図１６（Ｂ）のように、一対の第２の領域１２３ａ、１２３
ｂを、ドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域１０９ａ
、１０９ｂ上に、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単結晶
の酸化物半導体領域１０７ａ、１０７ｂを設ける構成や、一対の第３の領域２２３ａ、２
２３ｂを、ドーパント１５０を含んで、かつ複数の結晶部を有する酸化物半導体領域２０
９ａ、２０９ｂ上に、ドーパント１５０を含んで、かつｃ軸配向した結晶部を有する非単
結晶の酸化物半導体領域２０７ａ、２０７ｂを設ける構成としてもよい。本構成のトラン
ジスタの断面図は図示していない。
このように、開示する発明の一態様では、微細化に伴う問題点を解消することができるた
め、結果として、トランジスタサイズを十分に小さくすることが可能になる。トランジス
タサイズを十分に小さくすることで、半導体装置の占める面積が小さくなるため、半導体
装置の取り数が増大する。これにより、半導体装置あたりの製造コストは抑制される。ま
た、同等の機能を保ったまま半導体装置が小型化されるため、大きさを同程度とする場合
には、さらに機能が高められた半導体装置を実現することができる。また、チャネル長の
縮小による、動作の高速化、低消費電力化などの効果を得ることもできる。つまり、開示
する発明の一態様により酸化物半導体を用いたトランジスタの微細化が達成されることで
、これに付随する様々な効果を得ることが可能である。なお、本実施の形態は、他の実施
の形態と適宜組み合わせることができる。
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示したトランジスタのソース領域お
よびドレイン領域、ならびに電界緩和領域として機能する、ドーパントが添加された領域
において、該ドーパントの結合状態、およびドーパントが添加された領域を構成する酸化
物半導体の電子状態について、図１７および図１８を参照して説明する。
例えば、トランジスタ１００において、ドーパントを含んだ領域である一対の第２の領域
１２３ａ、１２３ｂは、ドーパントを含まない第１の領域１０５より導電率が高い。
この導電率の増大は、一対の第２の領域１２３ａ、１２３ｂを構成する酸化物半導体にド
ーパントが添加されることにより、該酸化物半導体中にキャリアが生成されるためと予想
できる。
そこで、本実施の形態は、ドーパントを添加した構造の酸化物半導体において、第一原理
分子動力学（Ｆｉｒｓｔ−Ｐｒｉｎｃｉｐｌｅｓ Ｍｏｌｅｃｕｌａｒ Ｄｙｎａｍｉｃ
ｓ：ＦＰＭＤ）計算および構造最適化計算による該酸化物半導体の結合状態および電子状
態ついて説明する。なお、該酸化物半導体はＩｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物とし、
上記計算の簡略化のため、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物は非晶質であると仮定す
る（以下、ａ−ＩＧＺＯと記す。）。さらに、ドーパントはリン（Ｐ）原子とする。
上記計算は、１原子のリンを配置した（添加した）ａ−ＩＧＺＯに対して行っている。具
体的に、ａ−ＩＧＺＯは、単位セルあたり８４原子であり、組成比はＩｎ：Ｇａ：Ｚｎ：
Ｏ＝１：１：１：４（原子数比）であり、密度は５．９ｇｃｍ−３であり、格子定数はａ
＝ｂ＝ｃ＝１．０２ｎｍかつα＝β＝γ＝９０°であると仮定している。
また、上記計算を行うにあたり、計算プログラムは、Ａｃｃｅｌｒｙｓ社製の第一原理量
子力学プログラムであるＣＡＳＴＥＰを用いた。汎関数はＧＧＡ−ＰＢＥを、擬ポテンシ
ャルはＵｌｔｒａｓｏｆｔをそれぞれ用いた。カットオフエネルギーは２６０ｅＶ（ＤＯ
Ｓ計算では３８０ｅＶ）、ｋ点の数は１×１×１である。ＦＰＭＤ計算はＮＶＴアンサン
ブルで行い温度は１５００Ｋとした。総計算時間は０．３ｐｓで時間刻み幅は１．０ｆｓ
である。
上記計算における初期構造、および上記計算後の最終構造を図１７に示す。図１７（Ａ）
は初期構造を示す図であり、図１７（Ｂ）は最終構造を示す図である。該初期構造とは、
ａ−ＩＧＺＯに対して、任意の位置にリン原子を配置しただけの構造に相当する。該最終
構造とは、上記計算を行ったあと、すなわち、構造最適化後の構造に相当する。また、構
造最適化が行われた最終構造は、実施の形態１乃至実施の形態３で説明したトランジスタ
において、ドーパントを含む酸化物半導体領域の構造に相当する。
図１７（Ａ）のように初期構造におけるリン原子は、ａ−ＩＧＺＯを構成している元素の
間に配置（添加）されるものとしている。なお、図１７において、黒丸は酸素原子を表し
、白丸は金属原子（Ｉｎ原子、Ｚｎ原子またはＧａ原子）を表し、灰色の丸はリン原子を
表している。
上記計算を行った結果、最終構造におけるリン原子は「一のＺｎ原子と結合」、「二の酸
素原子と一重結合」、および「一の酸素原子と二重結合」を形成する。つまり、リン原子
は酸素原子と結合した状態でＺｎ原子に配位している（図１７（Ｂ）参照）。
なお、リン原子が結合している金属原子がＺｎ原子であることは、結合エネルギーの観点
から説明できる。
Ｚｎ原子と酸素原子との結合エネルギーは、他の金属原子（Ｉｎ原子およびＧａ原子）と
酸素原子との結合エネルギーより低いことから、Ｚｎ原子と酸素原子との結合は、他の結
合に比べて切断されやすい結合であるといえる。従って、構造最適化後は、リン原子が周
りの酸素原子を従えてＺｎ原子に配位すると考えられる。ただし、このことは、リン原子
とＺｎ原子と結合する可能性が一番高いということを示すものであり、リン原子が結合す
る金属原子はＺｎ原子に限らず、ａ−ＩＧＺＯを構成する他の金属原子の場合もある。
次に、構造最適化後の構造における状態密度図を図１８に示す。図１８（Ａ）はリン原子
を配置（添加）していないａ−ＩＧＺＯにおける状態密度図である。また、図１８（Ｂ）
はリン原子を配置（添加）し、かつ構造最適化後のａ−ＩＧＺＯ（図１７（Ｂ）に相当す
る。）における状態密度図である。図１８（Ｂ）の実線は、リン原子を配置（添加）し、
かつ構造最適化後のａ−ＩＧＺＯの全状態密度を表し、図１８（Ｂ）の破線は、該構造最
適化後のａ−ＩＧＺＯにおけるリン原子の部分状態密度を表す。図１８（Ａ）および図１
８（Ｂ）ともに横軸はエネルギー［ｅＶ］、縦軸は構造最適化後の構造における状態密度
［ｓｔａｔｅｓ／ｅＶ］を表す。なお、図１８（Ａ）および図１８（Ｂ）に示したどちら
の状態密度図もエネルギーの原点は、フェルミレベルに取ってある。
図１８（Ａ）より、全状態密度において、リン原子を配置していないａ−ＩＧＺＯのフェ
ルミレベルと、価電子帯の上端とが一致しており、バンドギャップ上に伝導帯が形成され
ている。
図１８（Ｂ）より、全状態密度において、リン原子を配置し、かつ構造最適化後のａ−Ｉ
ＧＺＯのフェルミレベルは、伝導帯の範囲内に存在していることから、該ａ−ＩＧＺＯに
はキャリアが生成しているといえる。さらに、該ａ−ＩＧＺＯのバンドギャップ内には、
リン原子の準位も生じていることがわかる。
以上より、酸化物半導体にドーパントが添加されることによって、該酸化物半導体中にキ
ャリアが生成されることが理解できる。
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法など
と適宜組み合わせて用いることができる。
（実施の形態５）
本実施の形態では、実施の形態１乃至実施の形態３のいずれかに示したトランジスタを用
いた半導体装置の例について説明する。
図２０（Ａ）に半導体装置を構成する記憶素子（以下、メモリセルとも記す。）の回路図
の一例を示す。メモリセルは、酸化物半導体以外の材料をチャネル形成領域に用いたトラ
ンジスタ１１６０と酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２によ
って構成される。
酸化物半導体をチャネル形成領域に用いたトランジスタ１１６２は、先の実施の形態に従
って作製することができる。
図２０（Ａ）に示すように、トランジスタ１１６０のゲート電極と、トランジスタ１１６
２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の
配線（１ｓｔ Ｌｉｎｅ：ソース線ともよぶ）とトランジスタ１１６０のソース電極とは
、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線ともよぶ）とトランジス
タ１１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ
Ｌｉｎｅ：第１信号線ともよぶ）とトランジスタ１１６２のソース電極またはドレイン
電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線ともよ
ぶ）と、トランジスタ１１６２のゲート電極とは、電気的に接続されている。
酸化物半導体以外の材料、例えば単結晶シリコンをチャネル形成領域に用いたトランジス
タ１１６０は十分な高速動作が可能なため、トランジスタ１１６０を用いることにより、
記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体をチャネル
形成領域に用いたトランジスタ１１６２は、トランジスタ１１６０に比べてオフ電流が小
さいという特徴を有している。このため、トランジスタ１１６２をオフ状態とすることで
、トランジスタ１１６０のゲート電極の電位を極めて長時間にわたって保持することが可
能である。
トランジスタ１１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のよ
うに、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１１６２がオン状態となる電位として、トランジスタ１１６２をオン状態とす
る。これにより、第３の配線の電位が、トランジスタ１１６０のゲート電極に与えられる
（書き込み）。その後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電
位として、トランジスタ１１６２をオフ状態とすることにより、トランジスタ１１６０の
ゲート電極の電位が保持される（保持）。
トランジスタ１１６２のオフ電流はトランジスタ１１６０に比べて小さいから、トランジ
スタ１１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ
１１６０のゲート電極の電位がトランジスタ１１６０をオン状態とする電位であれば、ト
ランジスタ１１６０のオン状態が長時間にわたって保持されることになる。また、トラン
ジスタ１１６０のゲート電極の電位がトランジスタ１１６０をオフ状態とする電位であれ
ば、トランジスタ１１６０のオフ状態が長時間にわたって保持される。
次に、情報の読み出しについて説明する。上述のように、トランジスタ１１６０のオン状
態またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与え
られると、トランジスタ１１６０のオン状態またはオフ状態に応じて、第２の配線の電位
は異なる値をとる。例えば、トランジスタ１１６０がオン状態の場合には、第１の配線の
電位に対して、第２の配線の電位が低下することになる。また、トランジスタ１１６０が
オフ状態の場合には、第２の配線の電位は変化しない。
このように、情報が保持された状態において、第２の配線の電位と、所定の電位とを比較
することで、情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１１６２がオン状態
となる電位として、トランジスタ１１６２をオン状態とする。これにより、第３の配線の
電位（新たな情報に係る電位）が、トランジスタ１１６０のゲート電極に与えられる。そ
の後、第４の配線の電位を、トランジスタ１１６２がオフ状態となる電位として、トラン
ジスタ１１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
このように、開示する発明に係るメモリセルは、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
つまり、メモリセルを有する半導体装置の高速動作が実現される。
また、図２０（Ａ）のメモリセルを発展させたメモリセルの回路図の一例を図２０（Ｂ）
に示す。
図２０（Ｂ）に示すメモリセル１１００は、第１の配線ＳＬ（ソース線）と、第２の配線
ＢＬ（ビット線）と、第３の配線Ｓ１（第１信号線）と、第４の配線Ｓ２（第２信号線）
と、第５の配線ＷＬ（ワード線）と、トランジスタ１１６４（第１のトランジスタ）と、
トランジスタ１１６１（第２のトランジスタ）と、トランジスタ１１６３（第３のトラン
ジスタ）と、から構成されている。トランジスタ１１６４およびトランジスタ１１６３は
、酸化物半導体以外の材料をチャネル形成領域に用いており、トランジスタ１１６１は酸
化物半導体をチャネル形成領域に用いている。
ここで、トランジスタ１１６４のゲート電極と、トランジスタ１１６１のソース電極また
はドレイン電極の一方とは、電気的に接続されている。また、第１の配線ＳＬと、トラン
ジスタ１１６４のソース電極とは、電気的に接続され、トランジスタ１１６４のドレイン
電極と、トランジスタ１１６３のソース電極とは、電気的に接続されている。そして、第
２の配線ＢＬと、トランジスタ１１６３のドレイン電極とは、電気的に接続され、第３の
配線Ｓ１と、トランジスタ１１６１のソース電極またはドレイン電極の他方とは、電気的
に接続され、第４の配線Ｓ２と、トランジスタ１１６１のゲート電極とは、電気的に接続
され、第５の配線ＷＬと、トランジスタ１１６３のゲート電極とは電気的に接続されてい
る。
次に、回路の動作について具体的に説明する。
メモリセル１１００への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを
０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場
合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖと
する。このとき、トランジスタ１１６３はオフ状態、トランジスタ１１６１はオン状態と
なる。なお、書き込み終了にあたっては、第３の配線Ｓ１の電位が変化する前に、第４の
配線Ｓ２を０Ｖとして、トランジスタ１１６１をオフ状態にする。
その結果、データ”１”書込み後にはトランジスタ１１６４のゲート電極に接続されるノ
ード（以下、ノードＡ）の電位が約２Ｖ、データ”０”書込み後にはノードＡの電位が約
０Ｖとなる。ノードＡには、第３の配線Ｓ１の電位に応じた電荷が蓄積されるが、トラン
ジスタ１１６１のオフ電流は、単結晶シリコンをチャネル形成領域に用いたトランジスタ
と比べて小さく、トランジスタ１１６４のゲート電極の電位は長時間にわたって保持され
る。
次に、メモリセルの読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを２
Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されてい
る読出し回路を動作状態とする。このとき、トランジスタ１１６３はオン状態、トランジ
スタ１１６１はオフ状態となる。
データ”０”、つまりノードＡが約０Ｖの状態であればトランジスタ１１６４はオフ状態
であるから、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は高い状態となる。一方、データ
”１”、つまりノードＡが約２Ｖの状態であればトランジスタ１１６４がオン状態である
から、第２の配線ＢＬと第１の配線ＳＬ間の抵抗は低い状態となる。読出し回路は、メモ
リセルの抵抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、書
込み時の第２の配線ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電さ
れていても構わない。読み出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態
や０Ｖ以上の電位に充電されていても構わない。
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１
１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となる
ように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態
となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べば
よい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
本実施の形態では理解の簡単のため、最小記憶単位（１ビット）のメモリセルについて説
明したが、メモリセルの構成はこれに限られるものではない。複数のメモリセルを適当に
接続して、より高度な半導体装置を構成することもできる。例えば、上記メモリセルを複
数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成
も図２０（Ａ）や図２０（Ｂ）に限定されず、適宜変更することができる。
図２１に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック
回路図を示す。
図２１に示す半導体装置は、ｍ本の第５の配線ＷＬ（１）〜ＷＬ（ｍ）およびｍ本の第４
の配線Ｓ２（１）〜Ｓ２（ｍ）と、ｎ本の第２の配線ＢＬ（１）〜ＢＬ（ｎ）およびｎ本
の第３の配線Ｓ１（１）〜Ｓ１（ｎ）と、複数のメモリセル１１００（１、１）〜１１０
０（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置さ
れたメモリセルアレイ１１１０とを有する。また、第２の配線ＢＬおよび第３の配線Ｓ１
と接続する駆動回路１１１１や、第４の配線Ｓ２および第５の配線ＷＬと接続する駆動回
路１１１３や、読出し回路１１１２といった周辺回路を有する。他の周辺回路として、リ
フレッシュ回路等が設けられてもよい。
各メモリセルの代表として、メモリセル１１００（ｉ、ｊ）を考える。ここで、メモリセ
ル１１００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、第２の
配線ＢＬ（ｊ）、第３の配線Ｓ１（ｊ）、第５の配線ＷＬ（ｉ）および第４の配線Ｓ２（
ｉ）、および第１の配線にそれぞれ接続されている。第１の配線には第１の配線電位Ｖｓ
が与えられている。また、第２の配線ＢＬ（１）〜ＢＬ（ｎ）および第３の配線Ｓ１（１
）〜Ｓ１（ｎ）は駆動回路１１１１および読出し回路１１１２に、第５の配線ＷＬ（１）
〜ＷＬ（ｍ）および第４の配線Ｓ２（１）〜Ｓ２（ｍ）は駆動回路１１１３にそれぞれ接
続されている。
図２１に示した半導体装置の動作について説明する。本構成では、行ごとの書込みおよび
読出しを行う。
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）に書込みを行う場合は、第
１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を０Ｖ、第２の配線ＢＬ（１）〜ＢＬ（
ｎ）を０Ｖ、第４の配線Ｓ２（ｉ）を２Ｖとする。このときトランジスタ１１６１は、オ
ン状態となる。第３の配線Ｓ１（１）〜Ｓ１（ｎ）は、データ”１”を書き込む列は２Ｖ
、データ”０”を書き込む列は０Ｖとする。なお、書き込み終了にあたっては、第３の配
線Ｓ１（１）〜Ｓ１（ｎ）の電位が変化する前に、第４の配線Ｓ２（ｉ）を０Ｖとして、
トランジスタ１１６１をオフ状態にする。また、非選択の第５の配線ＷＬは０Ｖ、非選択
の第４の配線Ｓ２は０Ｖとする。
その結果、データ”１”の書込みを行ったメモリセルのトランジスタ１１６４のゲート電
極に接続されるノード（以下、ノードＡ）の電位は約２Ｖ、データ”０”の書込みを行っ
たメモリセルのノードＡの電位は約０Ｖとなる（図２０（Ｂ）及び図２１参照）。また、
非選択メモリセルのノードＡの電位は変わらない。
第ｉ行のメモリセル１１００（ｉ、１）〜１１００（ｉ、ｎ）の読み出しを行う場合は、
第１の配線電位Ｖｓを０Ｖ、第５の配線ＷＬ（ｉ）を２Ｖ、第４の配線Ｓ２（ｉ）を０Ｖ
、第３の配線Ｓ１（１）〜Ｓ１（ｎ）を０Ｖとし、第２の配線ＢＬ（１）〜ＢＬ（ｎ）に
接続されている読出し回路を動作状態とする。読出し回路では、例えば、メモリセルの抵
抗状態の違いから、データ”０”，”１”を読み出すことができる。なお、非選択の第５
の配線ＷＬは０Ｖ、非選択の第４の配線Ｓ２は０Ｖとする。なお、書込み時の第２の配線
ＢＬは０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充電されていても構わない
。読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位に充
電されていても構わない。
なお、データ”１”とデータ”０”は便宜上の定義であって、逆であっても構わない。ま
た、上述した動作電圧は一例である。動作電圧は、データ”０”の場合にトランジスタ１
１６４がオフ状態となり、データ”１”の場合にトランジスタ１１６４がオン状態となる
ように、また、書込み時にトランジスタ１１６１がオン状態、書込み時以外ではオフ状態
となるように、また、読み出し時にトランジスタ１１６３がオン状態となるように選べば
よい。特に２Ｖの代わりに、周辺の論理回路の電源電位ＶＤＤを用いてもよい。
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法など
と適宜組み合わせて用いることができる。
（実施の形態６）
本実施の形態では、容量素子を有するメモリセルの回路図の一例を示す。図２２（Ａ）に
示すメモリセル１１７０は、第１の配線ＳＬ、第２の配線ＢＬ、第３の配線Ｓ１、第４の
配線Ｓ２と、第５の配線ＷＬと、トランジスタ１１７１（第１のトランジスタ）と、トラ
ンジスタ１１７２（第２のトランジスタ）と、容量素子１１７３とから構成されている。
トランジスタ１１７１は、酸化物半導体以外の材料をチャネル形成領域に用いており、ト
ランジスタ１１７２はチャネル形成領域に酸化物半導体を用いている。
ここで、トランジスタ１１７１のゲート電極と、トランジスタ１１７２のソース電極また
はドレイン電極の一方と、容量素子１１７３の一方の電極とは、電気的に接続されている
。また、第１の配線ＳＬと、トランジスタ１１７１のソース電極とは、電気的に接続され
、第２の配線ＢＬと、トランジスタ１１７１のドレイン電極とは、電気的に接続され、第
３の配線Ｓ１と、トランジスタ１１７２のソース電極またはドレイン電極の他方とは、電
気的に接続され、第４の配線Ｓ２と、トランジスタ１１７２のゲート電極とは、電気的に
接続され、第５の配線ＷＬと、容量素子１１７３の他方の電極とは、電気的に接続されて
いる。
次に、回路の動作について具体的に説明する。
メモリセル１１７０への書込みを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを
０Ｖ、第２の配線ＢＬを０Ｖ、第４の配線Ｓ２を２Ｖとする。データ”１”を書き込む場
合には第３の配線Ｓ１を２Ｖ、データ”０”を書き込む場合には第３の配線Ｓ１を０Ｖと
する。このとき、トランジスタ１１７２はオン状態となる。なお、書き込み終了にあたっ
ては、第３の配線Ｓ１の電位が変化する前に、第４の配線ＷＬを０Ｖとして、トランジス
タ１１７２をオフ状態にする。
その結果、データ”１”の書込み後にはトランジスタ１１７１のゲート電極に接続される
ノード（以下、ノードＡ）の電位が約２Ｖ、データ”０”の書込み後にはノードＡの電位
が約０Ｖとなる。
メモリセル１１７０の読み出しを行う場合は、第１の配線ＳＬを０Ｖ、第５の配線ＷＬを
２Ｖ、第４の配線Ｓ２を０Ｖ、第３の配線Ｓ１を０Ｖとし、第２の配線ＢＬに接続されて
いる読出し回路を動作状態とする。このとき、トランジスタ１１７２は、オフ状態となる
。
第５の配線ＷＬを２Ｖとした場合のトランジスタ１１７１の状態について説明する。トラ
ンジスタ１１７１の状態を決めるノードＡの電位は、第５の配線ＷＬ−ノードＡ間の容量
Ｃ１と、トランジスタ１１７１のゲート電極−ソース電極とドレイン電極間の容量Ｃ２に
依存する。
なお、読出し時の第３の配線Ｓ１は０Ｖとしたが、フローティング状態や０Ｖ以上の電位
に充電されていても構わない。データ”１”とデータ”０”は便宜上の定義であって、逆
であっても構わない。
書き込み時の第３の配線Ｓ１の電位は、書込み後にトランジスタ１１７２がオフ状態とな
り、また、第５の配線ＷＬ電位が０Ｖの場合にトランジスタ１１７１がオフ状態である範
囲で、データ”０”、”１”の電位をそれぞれ選べばよい。読出し時の第５の配線ＷＬ電
位は、データ”０”の場合にトランジスタ１１７１がオフ状態となり、データ”１”の場
合にトランジスタ１１７１がオン状態となるように選べばよい。また、トランジスタ１１
７１のしきい値電圧も、一例である。上述したトランジスタ１１７１の状態を変えない範
囲であれば、どのようなしきい値でも構わない。
また、第１のゲート電極、および第２のゲート電極を有する選択トランジスタと、容量素
子を有するメモリセルを用いるＮＯＲ型の半導体記憶装置の例について図２２（Ｂ）を用
いて説明する。
図２２（Ｂ）に示す本発明の一態様に係る半導体装置は、Ｉ行（Ｉは２以上の自然数）Ｊ
列（Ｊは自然数）にマトリクス状に配列された複数のメモリセルを備えたメモリセルアレ
イを具備する。
図２２（Ｂ）に示すメモリセルアレイは、ｉ行（ｉは３以上の自然数）ｊ列（ｊは３以上
の自然数）にマトリクス状に配列された複数のメモリセル１１８０と、ｉ本のワード線Ｗ
Ｌ（ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉ）と、ｉ本の容量線ＣＬ（容量線ＣＬ＿１乃
至容量線ＣＬ＿ｉ）と、ｉ本のゲート線ＢＧＬ（ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ
＿ｉ）と、ｊ本のビット線ＢＬ（ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊ）と、ソース線
ＳＬと、を具備する。
さらに、複数のメモリセル１１８０のそれぞれ（メモリセル１１８０（Ｍ，Ｎ）（ただし
、Ｎは１以上ｊ以下の自然数、Ｍは１以上ｉ以下の自然数）ともいう）は、トランジスタ
１１８１（Ｍ，Ｎ）と、容量素子１１８３（Ｍ，Ｎ）と、トランジスタ１１８２（Ｍ，Ｎ
）と、を備える。
なお、半導体記憶装置において、容量素子は、第１の容量電極、第２の容量電極、並びに
第１の容量電極および第２の容量電極に重畳する誘電体層により構成される。容量素子は
、第１の容量電極および第２の容量電極の間に印加される電圧に応じて電荷が蓄積される
。
トランジスタ１１８１（Ｍ，Ｎ）は、Ｎチャネル型トランジスタであり、ソース電極、ド
レイン電極、第１のゲート電極、および第２のゲート電極を有する。なお、本実施の形態
の半導体記憶装置において、必ずしもトランジスタ１１８１をＮチャネル型トランジスタ
にしなくてもよい。
トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の一方は、ビット線Ｂ
Ｌ＿Ｎに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第１のゲート電極は、ワード線Ｗ
Ｌ＿Ｍに接続され、トランジスタ１１８１（Ｍ，Ｎ）の第２のゲート電極は、ゲート線Ｂ
ＧＬ＿Ｍに接続される。トランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電
極の一方がビット線ＢＬ＿Ｎに接続される構成にすることにより、メモリセル毎に選択的
にデータを読み出すことができる。
トランジスタ１１８１（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において選択トラン
ジスタとしての機能を有する。
トランジスタ１１８１（Ｍ，Ｎ）としては、酸化物半導体をチャネル形成領域に用いたト
ランジスタを用いることができる。
トランジスタ１１８２（Ｍ，Ｎ）は、Ｐチャネル型トランジスタである。なお、本実施の
形態の半導体記憶装置において、必ずしもトランジスタ１１８２をＰチャネル型トランジ
スタにしなくてもよい。
トランジスタ１１８２（Ｍ，Ｎ）のソース電極およびドレイン電極の一方は、ソース線Ｓ
Ｌに接続され、トランジスタ１１８２（Ｍ，Ｎ）のソース電極およびドレイン電極の他方
は、ビット線ＢＬ＿Ｎに接続され、トランジスタ１１８２（Ｍ，Ｎ）のゲート電極は、ト
ランジスタ１１８１（Ｍ，Ｎ）のソース電極およびドレイン電極の他方に接続される。
トランジスタ１１８２（Ｍ，Ｎ）は、メモリセル１１８０（Ｍ，Ｎ）において、出力トラ
ンジスタとしての機能を有する。トランジスタ１１８２（Ｍ，Ｎ）としては、例えば単結
晶シリコンをチャネル形成領域に用いるトランジスタを用いることができる。
容量素子１１８３（Ｍ，Ｎ）の第１の容量電極は、容量線ＣＬ＿Ｍに接続され、容量素子
１１８３（Ｍ，Ｎ）の第２の容量電極は、トランジスタ１１８１（Ｍ，Ｎ）のソース電極
およびドレイン電極の他方に接続される。なお、容量素子１１８３（Ｍ，Ｎ）は、保持容
量としての機能を有する。
ワード線ＷＬ＿１乃至ワード線ＷＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆
動回路により制御される。
ビット線ＢＬ＿１乃至ビット線ＢＬ＿ｊのそれぞれの電圧は、例えばデコーダを用いた駆
動回路により制御される。
容量線ＣＬ＿１乃至容量線ＣＬ＿ｉのそれぞれの電圧は、例えばデコーダを用いた駆動回
路により制御される。
ゲート線ＢＧＬ＿１乃至ゲート線ＢＧＬ＿ｉのそれぞれの電圧は、例えばゲート線駆動回
路を用いて制御される。
ゲート線駆動回路は、例えばダイオードおよび第１の容量電極がダイオードのアノードお
よびゲート線ＢＧＬに電気的に接続される容量素子を備える回路により構成される。
トランジスタ１１８１の第２のゲート電極の電圧を調整することにより、トランジスタ１
１８１のしきい値電圧を調整することができる。従って、選択トランジスタとして機能す
るトランジスタ１１８１のしきい値電圧を調整し、オフ状態におけるトランジスタ１１８
１のソース電極およびドレイン電極の間に流れる電流を極力小さくすることができる。よ
って、記憶回路におけるデータの保持期間を長くすることができる。また、データの書き
込みおよび読み出しに必要な電圧を従来の半導体装置より低くすることができるため、消
費電力を低減することができる。
本実施の形態によって、酸化物半導体をチャネル形成領域に用いたトランジスタに接続す
るノードの電位を極めて長時間にわたって保持することが可能であるため、小さい消費電
力にて、情報の書き込み、保持、読み出しが可能なメモリセルを作製することができる。
なお、図２２（Ｂ）に示すメモリセルアレイにおいて、メモリセル１１８０の代わりに、
図２２（Ａ）に示すメモリセル１１７０を用いることができる。なお、この際、メモリセ
ル１１７０に合わせて、適宜配線を設ける。
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法など
と適宜組み合わせて用いることができる。
（実施の形態７）
本実施の形態では、先の実施の形態に示すトランジスタを用いた半導体装置の例について
、図２３を参照して説明する。
図２３（Ａ）には、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２３（Ａ）に示すメモリセ
ルアレイ１１２０は、複数のメモリセル１１３０がマトリクス状に配列された構成を有し
ている。また、メモリセルアレイ１１２０は、ｍ本の第１の配線、およびｎ本の第２の配
線を有する。なお、本実施の形態においては、第１の配線をビット線ＢＬとよび、第２の
配線をワード線ＷＬとよぶ。
メモリセル１１３０は、トランジスタ１１３１と、容量素子１１３２と、から構成されて
いる。トランジスタ１１３１のゲート電極は、第１の配線（ワード線ＷＬ）と接続されて
いる。また、トランジスタ１１３１のソース電極またはドレイン電極の一方は、第２の配
線（ビット線ＢＬ）と接続されており、トランジスタ１１３１のソース電極またはドレイ
ン電極の他方は、容量素子の電極の一方と接続されている。また、容量素子の電極の他方
は容量線ＣＬと接続され、一定の電位が与えられている。トランジスタ１１３１には、先
の実施の形態に示すトランジスタが適用される。
先の実施の形態において示した酸化物半導体をチャネル形成領域に用いるトランジスタは
、単結晶シリコンをチャネル形成領域に用いたトランジスタに比べてオフ電流が小さいと
いう特徴を有する。このため、いわゆるＤＲＡＭとして認識されている図２３（Ａ）に示
す半導体装置に当該トランジスタを適用する場合、実質的な不揮発性メモリを得ることが
可能である。
図２３（Ｂ）には、いわゆるＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）に相当する構成の半導体装置の一例を示す。図２３（Ｂ）に示すメモリセル
アレイ１１４０は、複数のメモリセル１１５０がマトリクス状に配列された構成とするこ
とができる。また、メモリセルアレイ１１４０は、第１の配線ＢＬ、第２の配線ＢＬＢ（
反転ビット線）および第３の配線ＷＬ、電源線Ｖｄｄ、及び接地電位線Ｖｓｓを有する。
メモリセル１１５０は、第１のトランジスタ１１５１、第２のトランジスタ１１５２、第
３のトランジスタ１１５３、第４のトランジスタ１１５４、第５のトランジスタ１１５５
、および第６のトランジスタ１１５６を有している。第１のトランジスタ１１５１と第２
のトランジスタ１１５２は、選択トランジスタとして機能する。また、第３のトランジス
タ１１５３と第４のトランジスタ１１５４のうち、一方はｎチャネル型トランジスタ（こ
こでは、第４のトランジスタ１１５４）であり、他方はｐチャネル型トランジスタ（ここ
では、第３のトランジスタ１１５３）である。つまり、第３のトランジスタ１１５３と第
４のトランジスタ１１５４によってＣＭＯＳ回路が構成されている。同様に、第５のトラ
ンジスタ１１５５と第６のトランジスタ１１５６によってＣＭＯＳ回路が構成されている
。
第１のトランジスタ１１５１、第２のトランジスタ１１５２、第４のトランジスタ１１５
４、第６のトランジスタ１１５６は、ｎチャネル型のトランジスタであり、先の実施の形
態において示したトランジスタを適用することができる。第３のトランジスタ１１５３と
第５のトランジスタ１１５５は、ｐチャネル型のトランジスタであり、酸化物半導体以外
の材料（例えば、単結晶シリコンなど）をチャネル形成領域に用いる。
本実施の形態に示す構成、方法などは、他の実施の形態及び実施例に示す構成、方法など
と適宜組み合わせて用いることができる。
（実施の形態８）
酸化物半導体をチャネル形成領域に用いたトランジスタを少なくとも一部に用いてＣＰＵ
（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）を構成することができる。
図２４（Ａ）は、ＣＰＵの具体的な構成を示すブロック図である。図２４（Ａ）に示すＣ
ＰＵは、基板１１９０上に、演算回路（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕ
ｎｉｔ）１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３
、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１
９６、レジスタコントローラ１１９７、バスインターフェース（Ｂｕｓ Ｉ／Ｆ）１１９
８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース（ＲＯＭ Ｉ／Ｆ）
１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用
いる。ＲＯＭ１１９９およびＲＯＭ Ｉ／Ｆ１１８９は、別チップに設けても良い。勿論
、図２４（Ａ）に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰ
Ｕはその用途によって多種多様な構成を有している。
Ｂｕｓ Ｉ／Ｆ１１９８を介してＣＰＵに入力された命令は、インストラクションデコー
ダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプト
コントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９
５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントロー
ラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制
御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御する
ための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラ
ム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク
状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアド
レスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９
２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、および
レジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタ
イミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号
ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種
回路に供給する。
図２４（Ａ）に示すＣＰＵでは、レジスタ１１９６に、記憶素子（メモリセル）が設けら
れている。レジスタ１１９６の記憶素子（メモリセル）には、実施の形態５乃至実施の形
態７に記載されている記憶素子（メモリセル）を用いることができる。
図２４（Ａ）に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１
からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジス
タ１１９６が有する記憶素子において、位相反転素子によるデータの保持を行うか、容量
素子によるデータの保持を行うかを、レジスタコントローラ１１９７は選択する。位相反
転素子によるデータの保持が選択されている場合、レジスタ１１９６内の記憶素子への、
電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量
素子へのデータの書き換えが行われ、レジスタ１１９６内の記憶素子への電源電圧の供給
を停止することができる。
電源停止に関しては、図２４（Ｂ）または図２４（Ｃ）に示すように、記憶素子群と、電
源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイッチング素子を設
けることにより行うことができる。以下に図２４（Ｂ）および図２４（Ｃ）の回路の説明
を行う。
図２４（Ｂ）および図２４（Ｃ）では、記憶素子への電源電位の供給を制御するスイッチ
ング素子に、酸化物半導体をチャネル形成領域に用いたトランジスタを含む記憶回路の構
成の一例を示す。
図２４（Ｂ）に示す記憶装置は、スイッチング素子１１４１と、記憶素子１１４２を複数
有する記憶素子群１１４３とを有している。具体的に、各記憶素子１１４２には、先の実
施の形態に記載されている記憶素子を用いることができる。記憶素子群１１４３が有する
各記憶素子１１４２には、スイッチング素子１１４１を介して、ハイレベルの電源電位Ｖ
ＤＤが供給されている。さらに、記憶素子群１１４３が有する各記憶素子１１４２には、
信号ＩＮの電位と、ローレベルの電源電位ＶＳＳの電位が与えられている。
図２４（Ｂ）では、スイッチング素子１１４１として、酸化物半導体をチャネル形成領域
に有するトランジスタを用いており、該トランジスタは、そのゲート電極に与えられる信
号ＳｉｇＡによりスイッチングが制御される。
なお、図２４（Ｂ）では、スイッチング素子１１４１がトランジスタを一つだけ有する構
成を示しているが、特に限定されず、トランジスタを複数有していても良い。スイッチン
グ素子１１４１が、スイッチング素子として機能するトランジスタを複数有している場合
、上記複数のトランジスタは並列に接続されていてもよいし、直列に接続されていても良
いし、直列と並列が組み合わされて接続されていてもよい。
また、図２４（Ｂ）では、スイッチング素子１１４１により、記憶素子群１１４３が有す
る各記憶素子１１４２への、ハイレベルの電源電位ＶＤＤの供給が制御されているが、ス
イッチング素子１１４１により、ローレベルの電源電位ＶＳＳの供給が制御されていても
よい。
また、図２４（Ｃ）には、記憶素子群１１４３が有する各記憶素子１１４２に、スイッチ
ング素子１１４１を介して、ローレベルの電源電位ＶＳＳが供給されている、記憶装置の
一例を示す。スイッチング素子１１４１により、記憶素子群１１４３が有する各記憶素子
１１４２への、ローレベルの電源電位ＶＳＳの供給を制御することができる。
記憶素子群と、電源電位ＶＤＤまたは電源電位ＶＳＳの与えられているノード間に、スイ
ッチング素子を設け、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合に
おいてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体
的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への
情報の入力を停止している間でも、ＣＰＵの動作を停止することができ、それにより消費
電力を低減することができる。
ここでは、ＣＰＵを例に挙げて説明したが、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐ
ｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）等のＬＳＩにも応用可能である。
本実施例では、ドーパントが添加された酸化物半導体膜の断面構造について説明する。
ドーパントの被添加物である酸化物半導体膜の作製方法について説明する。まず、ガラス
基板上に、スパッタリング法により酸化シリコン膜を３００ｎｍ形成した。
次に、酸化シリコン膜上にＩｎ−Ｇａ−Ｚｎ−Ｏ系材料の酸化物半導体膜（以下、ＩＧＺ
Ｏ膜）をスパッタリング法により形成した。なお、本実施例では、組成比がＩｎ２Ｏ３：
Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］であるターゲットを用いて、アルゴン流
量を３０ｓｃｃｍとし、酸素流量を１５ｓｃｃｍとし、基板温度を４００℃として厚さ３
０ｎｍのＩＧＺＯ膜を形成した。また、本条件で形成したＩＧＺＯ膜は、実施の形態１乃
至実施の形態３で説明したＣＡＡＣ−ＯＳである。
次に、形成したＩＧＺＯ膜中の水素を放出させるために、加熱温度を４５０℃とし、窒素
雰囲気下で１時間の加熱処理を行った。
次に、加熱したＩＧＺＯ膜にイオンインプランテーション法でドーパントを添加した。本
実施例では、ドーパントをリンイオン（３１Ｐ＋）とし、加速電圧を２０ｋＶとし、添加
量１×１０１６ｃｍ−２として該ＩＧＺＯ膜に添加した。
次に、ドーパント（リンイオン）を添加したＩＧＺＯ膜に対して、加熱温度を６５０℃と
し、１時間の加熱処理を行った。なお、本実施例では、ドーパントを添加した後に行う加
熱処理において、窒素雰囲気下で行った場合のＩＧＺＯ膜を試料１とし、酸素雰囲気下で
行った場合のＩＧＺＯ膜を試料２とする。
透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐ
ｅ：ＴＥＭ）を用いて、試料１および試料２の断面ＴＥＭ観察を行った。なお、比較例と
してドーパントを添加した後に加熱処理を行わなかったＩＧＺＯ膜についてもＴＥＭを用
いて、その断面を観察した。図１９（Ａ）は比較例の断面ＴＥＭ像を示し、図１９（Ｂ）
は試料１の断面ＴＥＭ像を示し、図１９（Ｃ）は試料２の断面ＴＥＭ像を示す。なお、図
１９（Ａ）乃至図１９（Ｃ）は、倍率８００万倍で観察した断面ＴＥＭ像である。
図１９（Ａ）には格子像が観察されず、また、比較例の電子線回折パターン（図示せず）
はハローパターンであった。このことから比較例は非晶質であることが確認された。
図１９（Ｂ）には格子像が確認されることから、試料１は結晶部を有していることが確認
された。また、試料１の電子線回折パターン（図示せず）は、電子線が照射される位置に
よって異なる回折パターンがあった。特に、図１９（Ｂ）において、ＩＧＺＯ膜のコント
ラストが異なるところは、結晶配向が異なっていた。したがって、試料１は、複数の結晶
部を有していることが確認された。
図１９（Ｃ）には格子像が確認されることから、試料２は結晶部を有していることが確認
された。また、図１９（Ｃ）および試料２の電子線回折パターン（図示せず）から、ＩＧ
ＺＯ膜の表面を含む領域はｃ軸配向を有する結晶部であることが確認された。さらに、該
ｃ軸配向を有する結晶部は非単結晶であることから、ＩＧＺＯ膜の表面を含む領域はＣＡ
ＡＣ−ＯＳであるといえ、ＩＧＺＯ膜の表面から少なくとも２ｎｍは形成されていた。そ
して、ＩＧＺＯ膜の表面を含む領域以外は、試料１と同様に複数の結晶部を有しているこ
とが確認された。
以上より、酸化物半導体膜にドーパントを添加した後に行う加熱処理を行うことで、複数
の結晶部を有する酸化物半導体膜を形成できることが確認できた。さらに、該加熱処理の
雰囲気によって、形成する酸化物半導体膜の表面を含む領域に、非単結晶であり、かつｃ
軸配向を有する結晶部を含む酸化物半導体（ＣＡＡＣ−ＯＳ）を形成できることが確認で
きた。
１００ トランジスタ
１０１ 基板
１０２ 下地絶縁膜
１０３ 酸化物半導体膜
１０５ 第１の領域
１０７ａ 酸化物半導体領域
１０７ｂ 酸化物半導体領域
１０９ａ 酸化物半導体領域
１０９ｂ 酸化物半導体領域
１１１ ゲート絶縁膜
１１２ 導電膜
１１３ 第１の電極
１１６ａ 開口部
１１６ｂ 開口部
１１７ 層間絶縁膜
１１９ａ 第２の電極
１１９ｂ 第３の電極
１２１ ゲート絶縁膜
１２３ａ 第２の領域
１２３ｂ 第２の領域
１３０ 酸化物半導体膜
１３１ 酸化物半導体膜
１３２ 酸化物半導体膜
１４０ 酸化物半導体膜
１５０ ドーパント
１６０ トランジスタ
１７０ トランジスタ
２００ トランジスタ
２０７ａ 酸化物半導体領域
２０７ｂ 酸化物半導体領域
２０９ａ 酸化物半導体領域
２０９ｂ 酸化物半導体領域
２１４ａ 酸化物半導体領域
２１４ｂ 酸化物半導体領域
２１５ サイドウォール絶縁膜
２２３ａ 第３の領域
２２３ｂ 第３の領域
２６０ トランジスタ
２７０ トランジスタ
１１００ メモリセル
１１１０ メモリセルアレイ
１１１１ 駆動回路
１１１２ 読出し回路
１１１３ 駆動回路
１１２０ メモリセルアレイ
１１３０ メモリセル
１１３１ トランジスタ
１１３２ 容量素子
１１４０ メモリセルアレイ
１１４１ スイッチング素子
１１４２ 記憶素子
１１４３ 記憶素子群
１１５０ メモリセル
１１５１ トランジスタ
１１５２ トランジスタ
１１５３ トランジスタ
１１５４ トランジスタ
１１５５ トランジスタ
１１５６ トランジスタ
１１６０ トランジスタ
１１６１ トランジスタ
１１６２ トランジスタ
１１６３ トランジスタ
１１６４ トランジスタ
１１７０ メモリセル
１１７１ トランジスタ
１１７２ トランジスタ
１１７３ 容量素子
１１８０ メモリセル
１１８１ トランジスタ
１１８２ トランジスタ
１１８３ 容量素子
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ

Claims (3)

  1. 酸化物半導体膜と、
    ゲート絶縁膜と、
    ゲート電極と、
    ソース電極と、
    ドレイン電極と、を有し、
    前記ソース電極は、前記酸化物半導体膜と電気的に接続され、
    前記ドレイン電極は、前記酸化物半導体膜と電気的に接続され、
    前記酸化物半導体膜は、前記ゲート絶縁膜を介して、前記ゲート電極と重なる第１の領域を有し、
    前記酸化物半導体膜は、前記ソース電極と重なる領域を有する第２の領域を有し、
    前記酸化物半導体膜は、前記ドレイン電極と重なる領域を有する第３の領域を有し、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを有し、
    前記第１の領域乃至前記第３の領域は、それぞれ、複数の結晶を有し、
    前記第１の領域の結晶は、ｃ軸配向性を有し、
    前記第２の領域は、リン、砒素、アンチモン、又はホウ素を有し、
    前記第３の領域は、リン、砒素、アンチモン、又はホウ素を有することを特徴とする半導体装置。
  2. 酸化物半導体膜と、
    ゲート絶縁膜と、
    ゲート電極と、
    ソース電極と、
    ドレイン電極と、を有し、
    前記ソース電極は、前記酸化物半導体膜と電気的に接続され、
    前記ドレイン電極は、前記酸化物半導体膜と電気的に接続され、
    前記酸化物半導体膜は、前記ゲート絶縁膜を介して、前記ゲート電極と重なる第１の領域を有し、
    前記酸化物半導体膜は、前記ソース電極と重なる領域を有する第２の領域を有し、
    前記酸化物半導体膜は、前記ドレイン電極と重なる領域を有する第３の領域を有し、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを有し、
    前記第１の領域乃至前記第３の領域は、それぞれ、複数の結晶を有し、
    前記第１の領域の結晶は、ｃ軸配向性を有し、
    前記第２の領域の結晶は、前記第１の領域の結晶と異なり、
    前記第３の領域の結晶は、前記第１の領域の結晶と異なり、
    前記第２の領域は、リン、砒素、アンチモン、又はホウ素を有し、
    前記第３の領域は、リン、砒素、アンチモン、又はホウ素を有することを特徴とする半導体装置。
  3. 酸化物半導体膜と、
    ゲート絶縁膜と、
    ゲート電極と、
    ソース電極と、
    ドレイン電極と、を有し、
    前記ソース電極は、前記酸化物半導体膜と電気的に接続され、
    前記ドレイン電極は、前記酸化物半導体膜と電気的に接続され、
    前記酸化物半導体膜は、前記ゲート絶縁膜を介して、前記ゲート電極と重なる第１の領域を有し、
    前記酸化物半導体膜は、前記ソース電極と重なる領域を有する第２の領域を有し、
    前記酸化物半導体膜は、前記ドレイン電極と重なる領域を有する第３の領域を有し、
    前記酸化物半導体膜は、Ｉｎ、Ｇａ、及びＺｎを有し、
    前記第１の領域乃至前記第３の領域は、それぞれ、複数の結晶を有し、
    前記第１の領域の結晶は、ｃ軸配向性を有し、
    前記第２の領域の表面側の結晶は、ｃ軸配向性を有し、
    前記第３の領域の表面側の結晶は、ｃ軸配向性を有し、
    前記第２の領域は、リン、砒素、アンチモン、又はホウ素を有し、
    前記第３の領域は、リン、砒素、アンチモン、又はホウ素を有することを特徴とする半導体装置。
JP2017084230A 2011-03-11 2017-04-21 半導体装置 Active JP6548688B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011054610 2011-03-11
JP2011054610 2011-03-11

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012048731A Division JP2012209543A (ja) 2011-03-11 2012-03-06 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2019116970A Division JP2019153820A (ja) 2011-03-11 2019-06-25 半導体装置

Publications (2)

Publication Number Publication Date
JP2017126800A true JP2017126800A (ja) 2017-07-20
JP6548688B2 JP6548688B2 (ja) 2019-07-24

Family

ID=46794711

Family Applications (7)

Application Number Title Priority Date Filing Date
JP2012048731A Withdrawn JP2012209543A (ja) 2011-03-11 2012-03-06 半導体装置
JP2017084230A Active JP6548688B2 (ja) 2011-03-11 2017-04-21 半導体装置
JP2019116970A Withdrawn JP2019153820A (ja) 2011-03-11 2019-06-25 半導体装置
JP2020114115A Withdrawn JP2020178129A (ja) 2011-03-11 2020-07-01 半導体装置
JP2021137090A Active JP6994134B2 (ja) 2011-03-11 2021-08-25 半導体装置
JP2022039974A Active JP7297114B2 (ja) 2011-03-11 2022-03-15 半導体装置
JP2023096760A Withdrawn JP2023112006A (ja) 2011-03-11 2023-06-13 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012048731A Withdrawn JP2012209543A (ja) 2011-03-11 2012-03-06 半導体装置

Family Applications After (5)

Application Number Title Priority Date Filing Date
JP2019116970A Withdrawn JP2019153820A (ja) 2011-03-11 2019-06-25 半導体装置
JP2020114115A Withdrawn JP2020178129A (ja) 2011-03-11 2020-07-01 半導体装置
JP2021137090A Active JP6994134B2 (ja) 2011-03-11 2021-08-25 半導体装置
JP2022039974A Active JP7297114B2 (ja) 2011-03-11 2022-03-15 半導体装置
JP2023096760A Withdrawn JP2023112006A (ja) 2011-03-11 2023-06-13 半導体装置

Country Status (4)

Country Link
US (2) US9184296B2 (ja)
JP (7) JP2012209543A (ja)
KR (1) KR101963562B1 (ja)
TW (2) TWI594326B (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8541781B2 (en) 2011-03-10 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9018629B2 (en) 2011-10-13 2015-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US9117916B2 (en) 2011-10-13 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor film
KR102103913B1 (ko) * 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
TWI709244B (zh) 2012-09-24 2020-11-01 日商半導體能源研究所股份有限公司 半導體裝置
KR102112364B1 (ko) * 2012-12-06 2020-05-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6223171B2 (ja) 2012-12-28 2017-11-01 株式会社半導体エネルギー研究所 蓄電装置の制御システム、蓄電システム、及び電気機器
US9231111B2 (en) * 2013-02-13 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6357363B2 (ja) * 2013-06-26 2018-07-11 株式会社半導体エネルギー研究所 記憶装置
JP2016027597A (ja) * 2013-12-06 2016-02-18 株式会社半導体エネルギー研究所 半導体装置
KR102658554B1 (ko) 2013-12-27 2024-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치
US9929279B2 (en) 2014-02-05 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US10032888B2 (en) 2014-08-22 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for manufacturing semiconductor device, and electronic appliance having semiconductor device
CN114695562A (zh) * 2015-05-22 2022-07-01 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
KR102354726B1 (ko) 2015-07-03 2022-01-24 삼성디스플레이 주식회사 액정 표시 장치
CN106409919A (zh) * 2015-07-30 2017-02-15 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
CN106505067B (zh) * 2015-09-08 2019-10-25 鸿富锦精密工业（深圳）有限公司 互补金属氧化物半导体装置及制造方法
JP6871722B2 (ja) * 2016-11-17 2021-05-12 株式会社半導体エネルギー研究所 半導体装置
US11322442B2 (en) 2018-01-05 2022-05-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor with oxide semiconductor and method for manufacturing the semiconductor device
JP7242633B2 (ja) 2018-03-16 2023-03-20 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158358A (ja) * 2000-11-20 2002-05-31 Sony Corp 薄膜半導体装置の製造方法
JP2008277665A (ja) * 2007-05-02 2008-11-13 Kochi Prefecture Sangyo Shinko Center 電子素子及び電子素子の製造方法
JP2009147192A (ja) * 2007-12-17 2009-07-02 Fujifilm Corp 結晶性無機膜とその製造方法、半導体装置
JP2009167087A (ja) * 2007-12-17 2009-07-30 Fujifilm Corp 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009278078A (ja) * 2008-04-18 2009-11-26 Semiconductor Energy Lab Co Ltd 半導体装置
JP2010267975A (ja) * 2005-09-29 2010-11-25 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (136)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5495121A (en) * 1991-09-30 1996-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4318768B2 (ja) 1997-07-23 2009-08-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO1999023530A1 (fr) 1997-10-31 1999-05-14 Seiko Epson Corporation Dispositif electro-optique et appareil electronique
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2002050764A (ja) * 2000-08-02 2002-02-15 Matsushita Electric Ind Co Ltd 薄膜トランジスタ、アレイ基板、液晶表示装置、有機ｅｌ表示装置およびその製造方法
JP4993826B2 (ja) * 2000-08-14 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3380546B2 (ja) * 2001-05-11 2003-02-24 株式会社半導体エネルギー研究所 半導体装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP2004244282A (ja) * 2003-02-14 2004-09-02 Honda Motor Co Ltd 酸化物イオン伝導体およびその製造方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
JP5008323B2 (ja) * 2005-03-28 2012-08-22 株式会社半導体エネルギー研究所 メモリ装置
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
JP5015471B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタ及びその製法
JP2007220818A (ja) * 2006-02-15 2007-08-30 Kochi Prefecture Sangyo Shinko Center 薄膜トランジスタ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR101014473B1 (ko) * 2006-06-02 2011-02-14 가시오게산키 가부시키가이샤 산화아연의 산화물 반도체 박막층을 포함하는 반도체 장치및 그 제조방법
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
JP2008124215A (ja) * 2006-11-10 2008-05-29 Kochi Prefecture Sangyo Shinko Center 薄膜半導体装置及びその製造方法
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
JP5110888B2 (ja) * 2007-01-25 2012-12-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8334537B2 (en) 2007-07-06 2012-12-18 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
KR100907400B1 (ko) * 2007-08-28 2009-07-10 삼성모바일디스플레이주식회사 박막 트랜지스터 및 이를 이용한 발광표시장치
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
JP2009267399A (ja) 2008-04-04 2009-11-12 Fujifilm Corp 半導体装置，半導体装置の製造方法，表示装置及び表示装置の製造方法
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5515266B2 (ja) * 2008-09-30 2014-06-11 大日本印刷株式会社 ディスプレイ用薄膜トランジスタ基板及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
EP2184783B1 (en) 2008-11-07 2012-10-03 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device and method for manufacturing the same
CN103456794B (zh) 2008-12-19 2016-08-10 株式会社半导体能源研究所 晶体管的制造方法
US8461582B2 (en) * 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
BRPI1012070A2 (pt) * 2009-06-18 2018-06-12 Sharp Kk "dispositivo semicondutor"
CN102484135B (zh) * 2009-09-04 2016-01-20 株式会社东芝 薄膜晶体管及其制造方法
KR101788521B1 (ko) * 2009-10-30 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104600074A (zh) * 2009-11-06 2015-05-06 株式会社半导体能源研究所 半导体装置
CN102612714B (zh) * 2009-11-13 2016-06-29 株式会社半导体能源研究所 半导体器件及其驱动方法
KR102450889B1 (ko) * 2009-12-04 2022-10-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101675113B1 (ko) * 2010-01-08 2016-11-11 삼성전자주식회사 트랜지스터 및 그 제조방법
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002158358A (ja) * 2000-11-20 2002-05-31 Sony Corp 薄膜半導体装置の製造方法
JP2010267975A (ja) * 2005-09-29 2010-11-25 Semiconductor Energy Lab Co Ltd 半導体装置
JP2008277665A (ja) * 2007-05-02 2008-11-13 Kochi Prefecture Sangyo Shinko Center 電子素子及び電子素子の製造方法
JP2009147192A (ja) * 2007-12-17 2009-07-02 Fujifilm Corp 結晶性無機膜とその製造方法、半導体装置
JP2009167087A (ja) * 2007-12-17 2009-07-30 Fujifilm Corp 無機結晶性配向膜及びその製造方法、半導体デバイス
JP2009278078A (ja) * 2008-04-18 2009-11-26 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
TW201730964A (zh) 2017-09-01
JP2021184497A (ja) 2021-12-02
US9184296B2 (en) 2015-11-10
JP2023112006A (ja) 2023-08-10
JP2020178129A (ja) 2020-10-29
KR20120104111A (ko) 2012-09-20
TW201246383A (en) 2012-11-16
JP2012209543A (ja) 2012-10-25
US20120228606A1 (en) 2012-09-13
KR101963562B1 (ko) 2019-03-29
JP6994134B2 (ja) 2022-01-14
US9450104B2 (en) 2016-09-20
JP7297114B2 (ja) 2023-06-23
JP2022069560A (ja) 2022-05-11
TWI594326B (zh) 2017-08-01
TWI623039B (zh) 2018-05-01
JP2019153820A (ja) 2019-09-12
US20160043231A1 (en) 2016-02-11
JP6548688B2 (ja) 2019-07-24

Similar Documents

Publication Publication Date Title
JP7297114B2 (ja) 半導体装置
JP7508666B2 (ja) 半導体装置
JP6518358B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170425

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180130

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180323

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180904

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20181029

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181227

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190205

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190403

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20190528

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190625

R150 Certificate of patent or registration of utility model

Ref document number: 6548688

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250