TWI594428B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於一種具有包括電晶體等的半導體元件的電路的半導體裝置以及其製造方法。例如，本發明關於一種電子裝置，其中作為部件安裝包括安裝在電源電路中的功率裝置、儲存體、閘流電晶體、轉換器、影像感測器等的半導體積體電路、以液晶顯示面板為代表的電光裝置和具有發光元件的發光顯示裝置等。
注意，在本發明說明中半導體裝置是指能夠利用半導體特性而工作的所有裝置，因此電光裝置、發光顯示裝置、半導體電路以及電子裝置都是半導體裝置。
如以液晶顯示裝置為典型那樣，形成在玻璃基板等上的電晶體由非晶矽、多晶矽等構成。雖然使用非晶矽的電晶體雖然其場效應遷移率低，但是可以對應於玻璃基板的大面積化。另外，使用多晶矽的電晶體雖然其場效應遷移率高，但是具有不合適於玻璃基板的大面積化的缺點。
與使用矽的電晶體相比，使用氧化物半導體製造電晶體，並將其應用於電子裝置和光學裝置的技術受到注目。例如，專利文獻1及專利文獻2公開了如下技術：作為氧化物半導體使用氧化鋅或In-Ga-Zn-O類氧化物來製造電晶體且將該電晶體用作顯示裝置的像素的切換元件等。
已經指出，特別是在氧化物半導體中，氫是載子的供 給源。因此，需要採取某些措施來防止氫在形成氧化物半導體時進入氧化物半導體中。此外，還藉由不僅減少包含在氧化物半導體中的氫量，而且還減少包含在與氧化物半導體接觸的閘極絕緣膜中的氫量來抑制臨界電壓的變化(參照專利文獻3)。
[專利文獻1]日本專利申請公開第2007-123861號公報
[專利文獻2]日本專利申請公開第2007-96055號公報
[專利文獻3]日本專利申請公開第2009-224479號公報
然而，在使用氧化物半導體的電晶體中，因用來將氧化物半導體蝕刻為所希望的形狀的蝕刻處理、在減壓氛圍下進行的氧化物半導體側面的暴露等，而氧化物半導體中的氧從氧化物半導體側面脫離，因此形成氧缺陷。因為在氧化物半導體中的形成有氧缺陷的區域中，氧缺陷成為載子的供給源，所以電晶體的電特性受到影響。特別是，當在源極和汲極之間有形成有氧缺陷的區域時，因為該區域成為非意圖的載子的移動路徑，即寄生通道，所以產生電晶體的源極和汲極之間的洩漏電流增高的問題。
於是，本發明的一個方式的課題之一是如下：至於使用氧化物半導體的電晶體，提供電特性良好的電晶體以及其製造方法。
本發明的一個方式是一種半導體裝置，包括：電晶體，該電晶體具備：形成在基底絕緣膜上的氧化物半導體膜；隔著閘極絕緣膜與該氧化物半導體膜重疊的閘電極；以及與氧化物半導體膜接觸的用作源極電極及汲電極的一對電極，其中，基底絕緣膜包括：與氧化物半導體膜的一部分接觸的第一氧化絕緣膜；以及設置在該第一氧化絕緣膜的周圍的第二氧化絕緣膜，並且，與電晶體的通道寬度方向交叉的氧化物半導體膜的端部位於第一氧化絕緣膜上。換言之，在與氧化物半導體膜接觸的面上，第一氧化絕緣膜和第二氧化絕緣膜的境界比氧化物半導體膜的側面更靠外側。
另外，氧化物半導體膜也可以具有與閘電極重疊的第一區域以及夾著第一區域的包含摻雜劑的一對第二區域。第一區域用作通道區域，一對第二區域中的一部分用作電場緩和區域，另一部分用作源極區域及汲極區域。
此外，本發明的一個方式是一種半導體裝置的製造方法，其中藉由如下步驟製造電晶體：形成第一氧化絕緣膜及設置在該第一氧化絕緣膜的周圍的第二氧化絕緣膜；以其端部的至少一部分位於第一氧化絕緣膜上的方式形成第一氧化物半導體膜；當在第一氧化絕緣膜、第二氧化絕緣膜及第一氧化物半導體膜上形成絕緣膜之後，進行加熱處理來形成第二氧化物半導體膜；當在絕緣膜上形成閘電極之後，蝕刻絕緣膜的一部分來使第二氧化物半導體膜的一部分露出並形成閘極絕緣膜；以及形成與露出的第二氧化 物半導體膜接觸的一對電極。另外，以與電晶體的通道寬度方向交叉的端部位於第一氧化絕緣膜上的方式形成第一氧化物半導體膜。換言之，以與氧化物半導體膜接觸的面上的第一氧化絕緣膜和第二氧化絕緣膜的境界比第一氧化物半導體膜的側面更靠外側的方式形成第一氧化物半導體膜。
使用藉由加熱使氧的一部分脫離的氧化絕緣膜形成第一氧化絕緣膜，並使用防止向外部的氧擴散的氧化絕緣膜形成第二氧化絕緣膜。另外，與電晶體的通道長度方向交叉的第一氧化物半導體膜的端部也可以位於第一氧化絕緣膜上。或者，與電晶體的通道長度方向交叉的第一氧化物半導體膜的端部也可以位於第二氧化絕緣膜上。
此外，氧化物半導體膜、第一氧化物半導體膜及第二氧化物半導體膜包含選自In、Ga、Sn及Zn中的一種以上元素。
當在第一氧化物半導體膜上形成絕緣膜之後，可以藉由進行加熱處理使從第一氧化絕緣膜脫離的氧擴散到與電晶體的通道寬度方向交叉的氧化物半導體膜的側面。此外，因為在與第一氧化物半導體膜接觸的一側，第一氧化絕緣膜的周圍被由防止向外部的氧擴散的氧化絕緣膜形成的第二氧化絕緣膜圍繞，所以可以使藉由加熱從第一氧化絕緣膜脫離的氧高效地擴散到第一氧化物半導體膜以及第一氧化絕緣膜和第一氧化物半導體膜的介面附近。根據上述結果，可以在第一氧化物半導體膜的側面減少寄生通道的 形成，並形成氧缺陷少的第一氧化物半導體膜。
根據本發明的一個方式，可以減少氧化物半導體膜的氧缺陷。其結果是，可以減少電晶體的臨界電壓的負漂移，並減少電晶體的源極和汲極之間的洩漏電流，從而可以提高電晶體的電特性。
將參照圖式詳細地說明本發明的實施方式。但是，本發明不限於以下的說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式和詳細內容在不脫離本發明的宗旨及其範圍的情況下可以進行各種變更。因此，本發明不應該被解釋為僅侷限在以下所示的實施方式所記載的內容中。注意，在以下說明的本發明的結構中，在不同的圖式之間共同使用同一元件符號來表示同一部分或具有同一功能的部分，而省略其重複說明。
注意，在本發明說明所說明的各圖式中，每個結構的大小、膜厚度或者區域有時為了明確起見而被誇大。因此，因此，不一定侷限於其尺度。
另外，在本發明說明中使用的“第一”、“第二”、“第三”等是用於避免構成要素的混淆而附加的，並不意味著對個數的限定。因此，也可以將“第一”適當地調換為“第二”或“第三”等來進行說明。
[實施方式1]
在本實施方式中，參照圖1A至圖4F說明可以減少洩漏電流的電晶體的結構及製造方法。
圖1A至1C是本實施方式所示的電晶體的俯視圖及剖面圖。圖1A是本實施方式所示的電晶體的俯視圖，圖1B是對應於圖1A的點劃線A-B的剖面圖，而圖1C是對應於圖1A的點劃線C-D的剖面圖。另外，在圖1A中，為了明確起見省略電晶體的構成要素的一部分(例如，閘極絕緣膜59、側壁絕緣膜65、絕緣膜71、絕緣膜73等)。
圖1A至1C所示的電晶體包括：設置在基板51上的第一氧化絕緣膜53；設置在第一氧化絕緣膜53的周圍的第二氧化絕緣膜55；設置在第一氧化絕緣膜53及第二氧化絕緣膜55上的氧化物半導體膜63；與氧化物半導體膜63接觸的用作源極電極及汲電極的一對電極67、69；與氧化物半導體膜63的至少一部分接觸的閘極絕緣膜59；以及閘極絕緣膜59上的與氧化物半導體膜63重疊的閘電極61。此外，上述電晶體還可以包括與閘電極61的側面接觸的側壁絕緣膜65。另外，氧化物半導體膜63包括與閘電極61重疊的第一區域63a以及夾著第一區域63a的包含摻雜劑的一對第二區域63b、63c。此外，在氧化物半導體膜63中，第一區域63a用作通道區域，並且在包含摻雜劑的一對第二區域63b、63c中，與側壁絕緣膜65重疊的區域用作電場緩和區域，與一對電極67、69接觸的區域用作源極區域及汲極區域。另外，上述電晶體還可以包括覆蓋第一氧化絕緣膜53、第二氧化絕緣膜55、閘電 極61、側壁絕緣膜65及一對電極67、69的絕緣膜71以及覆蓋絕緣膜71的絕緣膜73。
在本實施方式中，第一氧化絕緣膜53及第二氧化絕緣膜55用作氧化物半導體膜63的基底絕緣膜。此外，如圖1B所示，與電晶體的通道寬度方向交叉的氧化物半導體膜63的端部位於第一氧化絕緣膜53上。換言之，在與氧化物半導體膜63接觸的面上，第一氧化絕緣膜53和第二氧化絕緣膜55的境界比氧化物半導體膜63的側面更靠外側。注意，電晶體的通道寬度方向是指平行於一對電極67、69彼此相對的邊的方向。另外，在本發明說明中，端部是指至少包括側面的區域，且也可以包括側面和與該側面接觸的面的一部分。
此外，如圖1C所示，與電晶體的通道長度方向交叉的氧化物半導體膜63的端部位於第二氧化絕緣膜55上。換言之，在與氧化物半導體膜63接觸的面上，第一氧化絕緣膜53和第二氧化絕緣膜55的境界比氧化物半導體膜63的側面更靠內側。另外，電晶體的通道長度方向是指垂直於一對電極67、69彼此相對的邊的方向。
儘管對基板51的材質等沒有太大的限制，但是基板51至少需要具有能夠承受後面的熱處理程度的耐熱性。例如，作為基板51，也可以使用玻璃基板、陶瓷基板、石英基板、藍寶石基板等。此外，也可以使用如下基板：單晶半導體基板諸如矽或碳化矽等；多晶半導體基板；化合物半導體基板諸如矽鍺等；或SOI基板等，並且也可以將在 這些基板上設置有半導體元件的基板用作基板51。
此外，作為基板51，也可以使用撓性基板。也可以在基板51和第一氧化絕緣膜53之間設置剝離層。剝離層可以用於如下情況，即在其上製造半導體裝置的一部分或完成半導體裝置的全部，然後將它從基板51分離，並轉置到其他基板上。此時，也可以將半導體裝置轉置到耐熱性低的基板或撓性基板上。
使用藉由加熱使氧的一部分脫離的氧化絕緣膜形成第一氧化絕緣膜53。作為藉由加熱使氧的一部分脫離的氧化絕緣膜，較佳為使用其含氧量多於滿足化學計量比的氧量的氧化絕緣膜。藉由加熱使氧的一部分脫離的氧化絕緣膜可以藉由加熱使氧擴散到氧化物半導體膜中。作為第一氧化絕緣膜53的典型例，有氧化矽、氧氮化矽、氮氧化矽、氧化鎵、氧化鉿、氧化釔等。
第一氧化絕緣膜53的厚度為50nm以上，較佳為200nm以上且500nm以下。藉由將第一氧化絕緣膜53形成得厚，可以增加第一氧化絕緣膜53的氧脫離量並減少第一氧化絕緣膜53和在後面形成的氧化物半導體膜的介面的介面態。
在此，“藉由加熱使氧的一部分脫離”是指利用TDS(Thermal Desorption Spectroscopy：熱脫附譜分析法)分析而獲取的換算為氧原子的氧的脫離量為1.0×1018atoms/cm3以上，較佳為3.0×1020atoms/cm3以上。
在此，以下說明當利用TDS分析測量換算為氧原子的 氧的脫離量的方法。
當進行TDS分析時的氣體的脫離量與質譜的積分值成比例。因此，根據絕緣膜的質譜的積分值以及對於標準樣品的基準值的比例可以計算出氣體的脫離量。標準樣品的基準值是指包含預定的原子的樣品的對於質譜的積分值的原子密度的比例。
例如，根據對標準樣品的包含預定的密度的氫的矽晶片的TDS分析結果及對絕緣膜的TDS分析結果，使用算式1可以算出絕緣膜中的氧分子的脫離量(NO2)。在此，假定利用TDS分析來得到的被檢出為質量數32的所有質譜都是源自氧分子。作為質量數32的氣體，有CH3OH，但是CH3OH存在的可能性低，所以在此不加考慮。另外，因為包含氧原子同位素的質量數17的氧原子及質量數18的氧原子的氧分子在自然界中的存在比例也極微量，所以不加考慮。
NO2=NH2/SH2×SO2×α (算式1)
NH2是以密度換算從標準樣品脫離的氫分子的值。SH2是當對標準樣品進行TDS分析時的質譜的積分值。在此，將標準樣品的基準值設定為NH2/SH2。SO2是當對絕緣膜進行TDS分析時的質譜的積分值。α是影響到TDS分析中的質譜強度的係數。關於算式1的詳細描述，參照日本專利申請公開平6-275697號公報。另外，上述絕緣膜的氧脫離量是使用電子科學株式會社製造的熱脫附裝置EMD-WA10000/W以包含1×1016 atoms/cm3的氫原子的矽晶片為 標準樣品來測量的。
此外，在TDS分析中，氧的一部分作為氧原子而被檢出。氧分子和氧原子的比率可以從氧分子的離子化比率算出。另外，因為上述α包括氧分子的離子化比率，所以藉由評估氧分子的脫離量，可以估算出氧原子的脫離量。
注意，NO2是氧分子的脫離量。在絕緣膜中，當換算為氧原子時的氧脫離量成為氧分子的脫離量的2倍。
在上述結構中，藉由加熱使氧脫離的絕緣膜也可以是氧過剩的氧化矽(SiOx(X>2))。氧過剩的氧化矽(SiOx(X>2))是指單位體積中的氧原子多於矽原子數的兩倍的氧化矽。單位體積中的矽原子數及氧原子數為藉由盧瑟福背散射光譜學法測定的值。
使用防止向外部的氧擴散的氧化絕緣膜形成第二氧化絕緣膜55。藉由在第一氧化絕緣膜53的周圍形成防止向外部的氧擴散的氧化絕緣膜，可以控制藉由加熱的從第一氧化絕緣膜的氧脫離，並將氧選擇性地擴散到氧化物半導體膜63中。作為第二氧化絕緣膜55的典型例，有氧化鋁、氧氮化鋁等。另外，作為氧化鋁，較佳為使用包含滿足化學計量比的氧的氧化鋁或其含氧量多於滿足化學計量比的氧量的氧化鋁(AlOx，x為3/2以上)。此外，在氧氮化鋁中，用氮置換包含滿足化學計量比的氧的氧化鋁的氧的一部分。
藉由將氧從第一氧化絕緣膜53供應到氧化物半導體膜63中，可以減少第一氧化絕緣膜53和氧化物半導體膜 63的介面態。其結果是，可以抑制起因於電晶體的工作等會產生的電荷等被俘獲到上述第一氧化絕緣膜53和氧化物半導體膜63的介面的情況，並減少臨界電壓的負漂移，從而可以得到電特性的劣化少的電晶體。
再者，有時起因於氧化物半導體膜63的氧缺陷而產生電荷。一般來說，氧化物半導體膜的氧缺陷的一部分成為施體，並產生載子的電子。其結果是，電晶體的臨界電壓漂移到負方向。在背通道一側產生的氧缺陷中顯著地發生這種趨勢。注意，本發明說明中的背通道是指圖1B所示的氧化物半導體膜63的第一區域63a和第一氧化絕緣膜53的介面附近。藉由將氧從第一氧化絕緣膜53充分地供應到氧化物半導體膜63中，可以補償氧化物半導體膜63的氧缺陷，該氧缺陷是臨界電壓漂移到負方向的原因。
換言之，當在氧化物半導體膜63中產生氧缺陷時，電荷在第一氧化絕緣膜53和氧化物半導體膜63的介面上被俘獲，而該電荷影響到電晶體的電特性，但是藉由在第一氧化絕緣膜53設置藉由加熱使氧脫離的絕緣膜，可以減少氧化物半導體膜63和第一氧化絕緣膜53的介面態以及氧化物半導體膜63的氧缺陷，並減小氧化物半導體膜63和第一氧化絕緣膜53的介面的電荷俘獲的影響。
此外，第一氧化絕緣膜53的周圍在與氧化物半導體膜63接觸的一側被由防止向外部的氧擴散的氧化絕緣膜形成的第二氧化絕緣膜55圍繞。因此，可以使藉由加熱從第一氧化絕緣膜53脫離的氧高效地擴散到氧化物半導 體膜63中。
此外，如圖1B所示，與電晶體的通道寬度方向交叉的氧化物半導體膜63的端部位於第一氧化絕緣膜53上，並且在與氧化物半導體膜63接觸的面上，第一氧化絕緣膜53和第二氧化絕緣膜55的境界比氧化物半導體膜63的側面更靠外側。因此，第一氧化絕緣膜53所包含的氧藉由加熱選擇性地擴散到氧化物半導體膜63，並且在第一氧化絕緣膜53中的不被氧化物半導體膜63覆蓋的區域中，氧擴散到第一氧化絕緣膜53的上面。因為該氧的一部分擴散到氧化物半導體膜63的側面，所以可以補償氧化物半導體膜63的側面的氧缺陷，並減少寄生通道的產生。其結果是，可以減少電晶體的洩漏電流。
作為氧化物半導體膜63，採用至少包含選自In、Ga、Sn以及Zn中的一種以上的元素的氧化物半導體膜。典型的是，可以使用四元金屬氧化物諸如In-Sn-Ga-Zn-O類金屬氧化物；三元金屬氧化物諸如In-Ga-Zn-O類金屬氧化物、In-Sn-Zn-O類金屬氧化物、In-Al-Zn-O類金屬氧化物、Sn-Ga-Zn-O類金屬氧化物、Al-Ga-Zn-O類金屬氧化物或Sn-Al-Zn-O類金屬氧化物；二元金屬氧化物諸如In-Zn-O類金屬氧化物、Sn-Zn-O類金屬氧化物；單元金屬氧化物諸如ZnO、SnO、InO等。此外，上述氧化物半導體也可以包含氧化矽。在此，例如，In-Ga-Zn-O類材料是指具有銦(In)、鎵(Ga)、鋅(Zn)的氧化物，對其組成比沒有特別的限制。另外，也可以包含銦、鎵、鋅之外的 元素。此時，較佳的是，在上述氧化物半導體膜中，包含超過化學計量比的過剩的氧。藉由包含過剩的氧，可以抑制起因於氧化物半導體膜的氧缺陷的載子的生成。
當作為氧化物半導體膜使用In-Zn-O類金屬氧化物的材料時，將原子數比設定為In/Zn=0.5至50，較佳為設定為In/Zn=1至20，更佳為設定為In/Zn=1.5至15。藉由將In和Zn原子數比設定為較佳的上述範圍內，可以提高電晶體的場效應遷移率。在此，當化合物的原子數比為In：Zn：O=X：Y：Z時，滿足Z>1.5XY的關係。
注意，可以形成在氧化物半導體膜63的金屬氧化物的能隙為2eV以上，較佳為2.5eV以上，更佳為3eV以上。像這樣，藉由使用能隙寬的氧化物半導體，可以減少電晶體的截止電流。
注意，氧化物半導體膜63也可以是非晶結構。
此外，作為氧化物半導體膜63，也可以使用具有結晶化部分的CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor：C軸配向結晶氧化物半導體)膜。
CAAC-OS膜既不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部及非晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下，該結晶部的尺寸為能夠容納在一邊短於100nm的立方體內的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的境界不明確。另 外，不能利用TEM觀察到在CAAC-OS膜中的晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本發明說明中，在只記載“垂直”時，也包括85°以上且95°以下的範圍。另外，在只記載“平行”時，也包括-5°以上且5°以下的範圍。另外，也可以用氮置換構成氧化物半導體膜的氧的一部分。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面附近相比，有時在表面附近結晶部所占的比例高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區域中結晶部產生非晶化。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的 被形成面的法線向量或表面的法線向量的方向。藉由進行成膜或在成膜之後進行加熱處理等的結晶化處理來形成結晶部。
使用CAAC-OS膜的電晶體可以降低照射可見光或紫外光所引起的電特性的變動。因此，該電晶體的可靠性高。
氧化物半導體膜63的厚度為1nm以上且50nm以下，較佳為1nm以上且30nm以下，更佳為1nm以上且10nm以下，進一步佳為3nm以上且7nm以下。藉由將氧化物半導體膜63的厚度設定為上述厚度，可以抑制電晶體的短通道效應。
在氧化物半導體膜63中，鹼金屬或鹼土金屬的濃度較佳為1×1018atoms/cm3以下，更佳為2×1016atoms/cm3以下。這是因為如下緣故：鹼金屬及鹼土金屬當與氧化物半導體結合時可能生成載子，這成為電晶體的截止電流的上升的原因。
氧化物半導體膜63的第一區域63a也可以包含5×1018atoms/cm3以下的氮。
較佳的是，氧化物半導體膜63的第一區域63a的氫濃度低於5×1018atoms/cm3，較佳為1×1018atoms/cm3以下，更佳為5×1017atoms/cm3以下，進一步較佳為1×1016atoms/cm3以下。因為氧化物半導體及氫的結合導致氫的一部分成為施體的現象，所以產生載子的電子。因此，藉由減少氧化物半導體膜63的第一區域63a中的氫濃度 ，可以減少臨界電壓的負漂移。
包含摻雜劑的一對第二區域63b、63c包含硼、氮、磷及砷中的至少一種以上作為摻雜劑。或者，包含氦、氖、氬、氪及氙中的至少一種以上。另外，作為摻雜劑，也可以適當地組合硼、氮、磷及砷中的一種以上和氦、氖、氬、氪及氙中的一種以上。
包含摻雜劑的一對第二區域63b、63c所包含的摻雜劑的濃度為5×1018atoms/cm3以上且1×1022atoms/cm3以下，較佳為5×1018atoms/cm3以上且低於5×1019atoms/cm3。
因為包含摻雜劑的一對第二區域63b、63c包含摻雜劑，所以可以增加載子密度或缺陷。因此，與不包含摻雜劑的第一區域63a相比可以提高導電性。另外，如果使摻雜劑濃度增加得太多，則摻雜劑阻礙載子的移動，因此導致包含摻雜劑的一對第二區域63b、63c的導電性的降低。
包含摻雜劑的一對第二區域63b、63c的導電率為0.1S/cm以上且1000S/cm以下，較佳為10S/cm以上且1000S/cm以下。
藉由氧化物半導體膜63包括包含摻雜劑的一對第二區域63b、63c，可以緩和施加到用作通道區域的第一區域63a的端部的電場。因此，可以抑制電晶體的短通道效應。
一對電極67、69作為導電材料使用由鋁、鈦、鉻、鎳、銅、釔、鋯、鉬、銀、鉭或鎢構成的單體金屬或以這 些元素為主要成分的合金的單層結構或疊層結構。例如，舉出含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在鎢膜上層疊鈦膜的兩層結構、在銅-鎂-鋁合金膜上層疊銅膜的兩層結構以及依次層疊鈦膜、鋁膜和鈦膜的三層結構等。另外，可以使用包含氧化銦、氧化錫或氧化鋅的透明導電材料。此外，一對電極67、69也可以用作佈線。
如圖1A及1C所示，當一對電極67、69覆蓋氧化物半導體膜63的露出部及側面，特別是，覆蓋平行於通道長度方向的側面及平行於通道寬度方向的側面時，可以擴大一對電極67、69和氧化物半導體膜63接觸的面積。因此，可以減少氧化物半導體膜63和一對電極67、69之間的接觸電阻，並擴大通道寬度，從而可以提高電晶體的導通電流。
閘極絕緣膜59例如使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧化鉿、氧化鎵或Ga-Zn-O類金屬氧化物等，即可，並且以疊層或單層設置閘極絕緣膜59。此外，作為閘極絕緣膜59，也可以使用如第一氧化絕緣膜53所示的藉由加熱使氧脫離的氧化絕緣膜。作為閘極絕緣膜59使用藉由加熱使氧脫離的膜，從而可以修復產生在氧化物半導體膜63中的氧缺陷，並抑制電晶體的電特性的劣化。
此外，作為閘極絕緣膜59，也可以使用矽酸哈(HfSiOx)、添加氮的矽酸哈(HfSixOyNz)、添加氮的鋁 酸哈(HfAlxOyNz)、氧化鉿、氧化釔等high-k材料。藉由使用該high-k材料可以降低閘極洩漏。
較佳的是，閘極絕緣膜59的厚度為10nm以上且300nm以下，較佳為5nm以上且50nm以下，更佳為10nm以上且30nm以下。
閘電極61可以使用選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的金屬元素、以上述金屬元素為成分的合金或組合上述金屬元素的合金等而形成。也可以使用選自錳、鋯等中的一個或多個的金屬元素。此外，閘電極61可以具有單層結構或者兩層以上的疊層結構。例如，可以舉出包含矽的鋁膜的單層結構、在鋁膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鈦膜的兩層結構、在氮化鈦膜上層疊鎢膜的兩層結構、在氮化鉭膜上層疊鎢膜的兩層結構以及依次層疊鈦膜、鋁膜和鈦膜的三層結構等。此外，也可以使用組合鋁與選自鈦、鉭、鎢、鉬、鉻、釹、鈧中的元素的膜、組合鋁和上述元素中的多種的合金膜或氮化膜。
另外，閘電極61也可以使用氧化銦錫、包含氧化鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含氧化鈦的氧化銦、包含氧化鈦的氧化銦錫、氧化銦鋅、添加氧化矽的氧化銦錫等透光導電材料。另外，也可以採用上述透光導電材料和上述金屬元素的疊層結構。
此外，在閘電極61和閘極絕緣膜59之間，作為接觸於閘極絕緣膜59的材料層，較佳為設置包含氮的In-Ga-Zn-O膜、包含氮的In-Sn-O膜、包含氮的In-Ga-O膜、包 含氮的In-Zn-O膜、包含氮的Sn-O膜、包含氮的In-O膜及金屬氮化膜(InN、ZnN等)。這些膜具有5eV的功函數，較佳為具有5.5eV以上的功函數，可以使電晶體的電特性的臨界電壓成為正值，即實現所謂的常關閉的切換元件。例如，當使用包含氮的In-Ga-Zn-O膜時，使用至少具有高於氧化物半導體膜63的氮濃度，明確地說使用包含7atoms%以上的氮的In-Ga-Zn-O膜。
作為側壁絕緣膜65，使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等，即可，並且以疊層或單層設置側壁絕緣膜65。另外，也可以與第一氧化絕緣膜53同樣使用藉由加熱使氧的一部分脫離的氧化絕緣膜形成側壁絕緣膜65。
因為在本實施方式所示的電晶體中，一對電極67、69和閘電極61不重疊，所以可以減少在一對電極67、69和閘電極61之間產生的寄生電容。因此，可以使電晶體進行高速工作。此外，電晶體的一對電極67、69的端部位於側壁絕緣膜65上，並且一對電極67、69覆蓋氧化物半導體膜63中的包含摻雜劑的一對第二區域63b、63c的露出部的整個部分。由此，根據側壁絕緣膜65的長度控制通道長度方向上的電場緩和區域的長度，且用來形成一對電極67、69的掩模對準不需要高精確度。因此可以減少多個電晶體中的不均勻。
作為絕緣膜71、73，使用氧化矽、氧氮化矽、氮氧化矽、氮化矽、氧化鋁、氧氮化鋁、氮氧化鋁、氮化鋁等， 即可，並且以疊層或單層設置絕緣膜71、73。另外，也可以與第一氧化絕緣膜53同樣使用藉由加熱使氧的一部分脫離的氧化絕緣膜形成絕緣膜71。此外，藉由作為絕緣膜73，與第二氧化絕緣膜55同樣使用防止向外部的氧擴散的氧化絕緣膜，可以將從絕緣膜71脫離的氧供應到氧化物半導體膜中。另外，藉由作為絕緣膜73使用防止氫從外部擴散的氧化絕緣膜，可以減少從外部擴散到氧化物半導體膜中的氫，並減少氧化物半導體膜的氧缺陷。作為防止氫從外部擴散的氧化絕緣膜的典型例，有氮化矽、氮氧化矽、氮化鋁、氮氧化鋁等。
注意，雖然在本實施方式中，使用一對電極67、69的對置區域為直線狀的電晶體來說明，但是也可以將一對電極67、69的對置區域適當地製造為U字狀、C字狀等。具有這種結構的電晶體可以擴大通道寬度，並增高導通電流。
接著，參照圖2A至圖4F說明圖1A至1C所示的電晶體的製造方法。注意，在各圖式中，A、C、E、G及I說明沿著圖1B所示的A-B的剖面圖(電晶體的通道寬度方向)的製造製程，B、C、F、H及J說明沿著圖1C所示的C-D的剖面圖(電晶體的通道長度方向)的製造製程。
如圖2A、2B所示，在基板51上形成第一氧化絕緣膜52。
因為第一氧化絕緣膜52在後面成為第一氧化絕緣膜53，所以可以適當地使用圖1A至1C所示的第一氧化絕緣 膜53所例舉的材料。此外，藉由濺射法、CVD法等形成第一氧化絕緣膜52。另外，較佳為使用藉由加熱使氧的一部分脫離的氧化絕緣膜，因為該氧化絕緣膜利用濺射法容易形成。
當利用濺射法來形成藉由加熱使氧的一部分脫離的氧化絕緣膜時，在成膜氣體中的氧量較佳為是高的，並且能夠使用氧或氧和稀有氣體的混合氣體等。典型地，成膜氣體的氧濃度較佳為6%以上且100%以下。
當作為藉由加熱使氧的一部分脫離的氧化絕緣膜的典型例形成氧化矽膜時，氧化矽膜在以下條件下較佳為藉由RF濺射法來形成：將石英(較佳為合成石英)用作靶材；基板溫度為30℃以上且450℃以下(較佳為70℃以上且200℃以下)；基板和靶材之間的距離(T-S距離)為20mm以上且400mm以下(較佳為40mm以上且200mm以下)；壓力為0.1Pa以上且4Pa以下(較佳為0.2Pa以上且1.2Pa以下)，高頻功率為0.5kW以上且12kW以下(較佳為1kW以上且5kW以下)；以及在成膜氣體中的O2/(O2Ar)的比例為1%以上且100%以下(較佳為6%以上且100%以下)。注意，可以使用矽靶材代替石英(較佳為合成石英)靶材。另外，作為成膜氣體，也可以僅使用氧。
另外，較佳的是，在形成第一氧化絕緣膜52之前，藉由進行加熱處理或電漿處理釋放基板所包含的氫。其結果是，在進行後面的加熱處理時可以防止氫擴散到第一氧 化絕緣膜、第二氧化絕緣膜及氧化物半導體膜中。注意，在惰性氛圍、減壓氛圍或乾燥氛圍中以100℃以上且低於基板的應變點進行加熱處理。此外，電漿處理使用稀有氣體、氧、氮或氧化氮(一氧化二氮、一氧化氮、二氧化氮等)。
接著，在第一氧化絕緣膜52上形成掩模之後，蝕刻第一氧化絕緣膜52的一部分，如圖2C、2D所示那樣形成具有凸部的第一氧化絕緣膜53。在此，以在後面形成氧化物半導體膜的區域附近形成凸部的方式在第一氧化絕緣膜52上配置掩模，並蝕刻第一氧化絕緣膜52。
可以使用濕蝕刻和乾蝕刻中的一種以上來蝕刻第一氧化絕緣膜52。
接著，如圖2E及2F所示，在第一氧化絕緣膜53上形成第二氧化絕緣膜54。
因為第二氧化絕緣膜54在後面成為第二氧化絕緣膜55，所以可以適當地使用圖1A至1C所示的第二氧化絕緣膜55所例舉的材料。此外，藉由濺射法、CVD法等形成第二氧化絕緣膜54。較佳為至少以厚於第一氧化絕緣膜52的蝕刻深度的厚度形成第二氧化絕緣膜54。其結果是，在後面的第一氧化絕緣膜及第二氧化絕緣膜的平坦化製程中，可以形成平坦性高的第一氧化絕緣膜及第二氧化絕緣膜。
接著，藉由使第一氧化絕緣膜53及第二氧化絕緣膜54平坦化，如圖2G及2H所示，形成第二氧化絕緣膜55 。另外，在該平坦化處理中，第一氧化絕緣膜53的一部分也可以被蝕刻。
作為平坦化處理方法，較佳為採用化學機械拋光(Chemical Mechanical Polishing：CMP)處理。在此，CMP處理是指以被加工物的表面為標準而根據該標準藉由化學、機械的複合作用使表面平坦化的方法。一般來說，CMP處理是一種方法，其中在拋光臺上貼附砂布，且一邊在被加工物和砂布之間供應漿料(拋光劑)，一邊將拋光台和被加工物分別旋轉或搖動，來由漿料和被加工物表面之間的化學反應以及砂布和被加工物的機械拋光的作用對被加工物的表面進行拋光。
可以進行一次的CMP處理或多次的CMP處理。當分多次進行CMP處理時，較佳為在進行高拋光率的初期拋光之後，進行低拋光率的精拋光。像這樣，藉由組合拋光率不同的拋光，可以進一步提高第一氧化絕緣膜53及第二氧化絕緣膜54的表面的平坦性。
此外，作為使第一氧化絕緣膜53及第二氧化絕緣膜54平坦化的處理，除了CMP處理之外還可以應用乾蝕刻處理等。作為蝕刻氣體，可以適當地使用：氯類氣體諸如氯、氯化硼、氯化矽或四氯化碳等；氟類氣體諸如四氟化碳、氟化硫或氟化氮等；或氧等。例如，可以採用反應離子蝕刻(RIE：Reactive Ion Etching)法、ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法、ECR(Electron Cyclotron Resonance：電子迴旋共振)蝕 刻法、平行平板型(電容耦合型)蝕刻法、磁控管電漿蝕刻法、雙頻電漿蝕刻法或螺旋波電漿蝕刻法等的乾蝕刻法。
此外，作為使第一氧化絕緣膜53及第二氧化絕緣膜54平坦化的處理，除了CMP處理之外還可以應用電漿處理等。在真空的處理室中引入惰性氣體例如氬氣體，並施加將被處理面設定為陰極的電場來進行電漿處理。雖然其原理與電漿乾蝕刻法相同，但是藉由使用惰性氣體，可以在一般的濺射裝置的成膜處理室中進行處理，所以電漿處理是簡單方便的方法。換言之，該電漿處理是如下處理：對被處理面照射惰性氣體的離子，並利用濺射效應使表面的微細的凹凸平坦化。由此，在本發明說明中，也將該電漿處理稱為“反濺射”。
在該反濺射中，在電漿中存在電子和氬的陽離子，且在陰極方向上使氬的陽離子加速。被加速的氬的陽離子對被處理面進行濺射。此時，從該被處理面的凸部優先地被濺射。優先地從被處理面濺射的粒子附著到被處理面的其他部分。此時，優先地附著到該處理面的凹部。像這樣，藉由削掉凸部並埋入凹部，提高被處理面的平坦性。
另外，當第一氧化絕緣膜53及第二氧化絕緣膜55平坦時，可以防止在後面形成的氧化物半導體膜的斷開，所以是較佳的。
接著，如圖2I及2J所示，在第一氧化絕緣膜53上形成氧化物半導體膜57。在此，以如下方式形成氧化物半 導體膜57：如圖2I所示那樣，與氧化物半導體膜57接觸的面上的第一氧化絕緣膜53和第二氧化絕緣膜55的境界比與通道寬度方向交叉的氧化物半導體膜57的側面更靠外側；或者如圖2J所示那樣，與氧化物半導體膜57接觸的面上第一氧化絕緣膜53和第二氧化絕緣膜55的境界比與電晶體的通道長度方向交叉的氧化物半導體膜57的側面更靠內側。
可以藉由濺射法、塗敷法、印刷法、脈衝雷射蒸鍍法、雷射燒蝕法等形成氧化物半導體膜57。
在此，藉由如下方法形成氧化物半導體膜57：在藉由濺射法以1nm以下且50nm以下的厚度，更佳為以3nm以上且30nm以下的厚度形成氧化物半導體膜之後，在該氧化物半導體膜上形成掩模，並對氧化物半導體膜的一部分選擇性地進行蝕刻。
在此，以下詳細地說明形成氧化物半導體膜的濺射裝置。
將形成氧化物半導體膜的處理室的洩漏率較佳為設定為1×10-10Pa．m3/秒以下，由此當利用濺射法形成氧化物半導體膜時，可以降低雜質混入到膜中。
為了降低洩漏率，需要不僅降低外部洩漏，而且降低內部洩漏。外部洩漏是指由於微小孔及密封不良等而使氣體從真空系統的外部流入。內部洩漏是指來自真空系統內部的閥等的隔板的洩漏及內部構件的釋放氣體。為了將洩漏率設定為1×10-10Pa．m3/秒以下，需要從外部洩漏及內部 洩漏的兩個方面採取措施。
為了降低外部洩漏，可以使用金屬墊片密封處理室的開閉部分。作為金屬墊片較佳為使用被氟化鐵、氧化鋁或氧化鉻覆蓋的金屬材料。與O形環相比，金屬墊片的密接性較高，可以降低外部洩漏。此外，藉由利用被氟化鐵、氧化鋁、氧化鉻等鈍態所覆蓋的金屬材料，可以抑制從金屬墊片產生的包含氫的釋放氣體，而也可以降低內部洩漏。
作為構成處理室的內壁的構件，使用包含氫的釋放氣體少的鋁、鉻、鈦、鋯、鎳或釩。另外，也可以使用由上述材料覆蓋的包含鐵、鉻及鎳等的合金材料。包含鐵、鉻及鎳等的合金材料具有剛性，具有耐熱性而且適合於加工。在此，如果為了減小表面積，利用拋光等減小構件的表面凹凸，則可以減少釋放氣體。或者，也可以使用氟化鐵、氧化鋁、氧化鉻等的鈍態覆蓋所述成膜裝置的構件。
而且，較佳為在處理室的前方設置濺射氣體的精製器。此時，將從精製器到沉積室的管道的長度設定為5m以下，較佳為設定為1m以下。藉由將管道的長度設定為5m以下或1m以下，可以根據其長度減輕來自管道的釋放氣體的影響。
可以適當地組合粗真空泵諸如乾燥泵等以及高真空泵諸如濺射離子泵、渦輪分子泵及低溫泵等而進行處理室的排氣。渦輪分子泵在大分子的排氣方面優秀，但是對氫和水的排氣能力低。於是，組合對水的排氣能力高的低溫泵 和對氫的排氣能力高的濺射離子泵是有效的。
存在於處理室的內側的吸附物雖然因吸附於內壁而不會影響到處理室的壓力，但是卻會成為從處理室排氣時的氣體釋放的原因。因此，雖然洩漏率和排氣速度之間沒有關聯，但是重要的是：使用排氣能力高的泵，儘量使存在於處理室內的吸附物脫離，以預先實現排氣。另外，為了促進吸附物的脫離，也可以焙烤處理室。藉由進行焙烤可以使吸附物的脫離速度提高10倍左右。可以在100℃以上且450℃以下進行焙烤。此時，一邊導入惰性氣體一邊去除吸附物，這樣可以使僅靠排氣不容易脫離的水等的脫離速度得到進一步的提高。
這樣，在氧化物半導體膜的成膜製程中，更佳為在氧化絕緣膜的成膜製程中，藉由在處理室中的壓力、處理室中的洩漏率等中儘量抑制雜質的混入，可以減少氧化物半導體膜所包含的氫等的雜質的混入。此外，可以減少從氧化絕緣膜擴散到氧化物半導體膜的氫等雜質。
氧化物半導體所包含的氫與結合於金屬原子的氧起反應而成水，同時在氧脫離的格子(或者氧脫離的部分)中產生缺陷。因此，藉由在氧化物半導體膜的成膜製程中極力減少包含氫的雜質，可以減少氧化物半導體膜中的缺陷。由此，藉由將儘量去除雜質來實現高純度化的氧化物半導體膜用作通道區域，可以提高電晶體的可靠性。
在濺射法中，用來產生電漿的電源裝置可以適當地使用RF電源裝置、AC電源裝置、DC電源裝置等。
作為靶材，可以使用包含鋅的金屬氧化物靶材。作為靶材，可以使用四元金屬氧化物的In-Sn-Ga-Zn-O類金屬氧化物；三元金屬氧化物的In-Ga-Zn-O類金屬氧化物、In-Sn-Zn-O類金屬氧化物、In-Al-Zn-O類金屬氧化物、Sn-Ga-Zn-O類金屬氧化物、Al-Ga-Zn-O類金屬氧化物、Sn-Al-Zn-O類金屬氧化物；二元金屬氧化物In-Zn-O類金屬氧化物、Sn-Zn-O類金屬氧化物；以及單元金屬氧化物的ZnO類金屬氧化物、SnO類金屬氧化物等。
作為靶材的一例，將包含In、Ga及Zn的金屬氧化物靶材的組成比設定為In2O3：Ga2O3：ZnO=1：1：1[莫耳數比]。此外，也可以使用其組成比為In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的靶材、其組成比為In2O3：Ga2O3：ZnO=1：1：4[莫耳數比]的靶材或其組成比為In2O3：Ga2O3：ZnO=2：1：8[莫耳數比]的靶材。此外，也可以使用具有In2O3：ZnO=25：1至1：4[莫耳數比]的組成比的靶材。
另外，作為濺射氣體，適當地使用稀有氣體(典型的是氬)、氧、稀有氣體和氧的混合氣體。此外，當採用稀有氣體和氧的混合氣體時，較佳為增高氧氣體對稀有氣體的比例。作為濺射氣體，較佳為使用去除了包含氫的雜質的高純度氣體。
此外，也可以在使用濺射裝置形成氧化物半導體膜之前，將偽基板搬入到濺射裝置中，在偽基板上形成氧化物半導體膜，並進行去除附著到靶材表面或防附著板的氫、 水分的製程。
接著，如圖3A及3B所示，在第一氧化絕緣膜53、第二氧化絕緣膜55及氧化物半導體膜57上形成絕緣膜58。
因為絕緣膜58在後面成為閘極絕緣膜，所以適當地使用作為圖1A至1C所示的閘極絕緣膜59例舉的材料。此外，藉由濺射法、CVD法等形成絕緣膜58。
接著，對基板51進行加熱處理，來使氫從氧化物半導體膜57中釋放並使第一氧化絕緣膜53所包含的氧的一部分擴散到氧化物半導體膜57中、第一氧化絕緣膜53和氧化物半導體膜57的介面附近以及氧化物半導體膜57的側面，即氧化物半導體膜57和絕緣膜58的介面附近。在與圖3A所示的電晶體的通道寬度方向交叉的氧化物半導體膜的側面的附近，氧化絕緣膜53所包含的氧當進行上述加熱處理時從不被氧化物半導體膜覆蓋的區域向絕緣膜58的方向擴散。因為該氧的一部分還擴散到氧化物半導體膜57的側面，所以可以減少氧化物半導體膜57的側面的氧缺陷。其結果是，即使在後面形成的電晶體中，一對電極67、69覆蓋與通道寬度方向交叉的氧化物半導體膜63的端部，與閘電極61重疊的氧化物半導體膜63的端部不容易形成寄生通道。此外，在與圖3B所示的電晶體的通道長度方向交叉的氧化物半導體膜的側面的附近，第一氧化絕緣膜53的表面被氧化物半導體膜57覆蓋，其周圍被抑制氧的擴散的第二氧化絕緣膜55圍繞。因此，因為當 進行上述加熱處理時，第一氧化絕緣膜53所包含的氧優先地擴散到氧化物半導體膜57，所以可以減少氧化物半導體膜中的氧缺陷以及在該氧化物半導體膜中與第一氧化絕緣膜接觸的介面附近的氧缺陷。由此，如圖3C及3D所示，可以形成氫濃度及氧缺陷減少的氧化物半導體膜60。
作為上述加熱處理的溫度，較佳為採用如下溫度：使氧化物半導體膜57釋放氫並使第一氧化絕緣膜53所包含的氧的一部分脫離，而且該氧擴散到氧化物半導體膜57中的溫度。典型的是150℃以上且低於基板的應變點，較佳的是250℃以上且450℃以下，更佳的是300℃以上且450℃以下。
此外，上述加熱處理可以使用RTA(Rapid Themal Anneal：快速熱退火)裝置。藉由使用RTA，可以限定於短時間內在基板的應變點以上的溫度下進行加熱處理。因此，可以縮短從氧化物半導體膜的氫釋放的時間及從第一氧化絕緣膜53到氧化物半導體膜57的氧擴散的時間。
加熱處理可以在惰性氣體氛圍下進行，典型地，該加熱處理較佳為在氦、氖、氬、氙、氪等稀有氣體氛圍下或者氮氛圍下進行。此外，也可以在氧氛圍下或減壓氛圍下進行。處理時間是3分鐘至24小時。
接著，如圖3E及3F所示，在絕緣膜58上形成閘電極61。
藉由印刷法或噴墨法形成閘電極61。或者，在藉由濺射法、CVD法、蒸鍍法等形成導電膜之後，在該導電膜上 形成掩模並蝕刻該導電膜，來形成閘電極61。在導電膜上形成的掩模適當地使用印刷法、噴墨法、光刻法而形成。另外，當使用掩模形成閘電極61時，此後去除掩模。
接著，進行以閘電極61為掩模對氧化物半導體膜60添加摻雜劑62的處理(參照圖3E及3F)，來如圖3H所示那樣形成包含摻雜劑的一對第二區域63b、63c。因為以閘電極61為掩模添加摻雜劑，所以可以自對準地形成包含摻雜劑的一對第二區域63b、63c以及不添加摻雜劑的第一區域63a(參照圖3H)。另外，與閘電極61重疊的第一區域63a用作通道區域。此外，包含摻雜劑的一對第二區域63b、63c用作電場緩和區域、源極區域及汲極區域。此外，將第一區域63a及包含摻雜劑的一對第二區域63b、63c表示為氧化物半導體膜63。
作為對氧化物半導體膜60添加摻雜劑的方法，可以使用離子摻雜法或離子植入法。此外，作為所添加的摻雜劑，有硼、氮、磷及砷中的至少一種以上。或者，作為摻雜劑，有氦、氖、氬、氪及氙中的至少一種以上。另外，作為摻雜劑，也可以適當地組合硼、氮、磷及砷中的一種以上和氦、氖、氬、氪及氙中的一種以上。
此外，雖然示出了在覆蓋氧化物半導體膜60地形成有絕緣膜等的狀態下對氧化物半導體膜60添加摻雜劑的情況，但是也可以在氧化物半導體膜60露出的狀態下添加摻雜劑。
再者，也可以採用離子摻雜法或離子植入法等注入之 外的方法進行上述摻雜劑的添加。例如，藉由在包含添加的元素的氣體氛圍下產生電漿，並對被添加物進行電漿處理，可以添加摻雜劑。作為產生上述電漿的裝置，可以使用乾蝕刻裝置、電漿CVD設備或高密度電漿CVD設備等。
然後，也可以進行加熱處理。作為該加熱處理的溫度，典型的是150℃以上且450℃以下，較佳的是250℃以上且325℃以下。或者，也可以一邊使溫度從250℃到325℃逐漸地上升，一邊進行加熱。
藉由進行該加熱處理，可以減少包含摻雜劑的一對第二區域63b、63c的電阻。另外，在該加熱處理中，包含摻雜劑的一對第二區域63b、63c可以為結晶狀態或非晶狀態。
接著，如圖4A及4B所示，在閘電極61的側面形成側壁絕緣膜65及閘極絕緣膜59。在此，說明側壁絕緣膜65的形成方法。
首先，在絕緣膜58及閘電極61上形成在後面成為側壁絕緣膜65的絕緣膜。藉由濺射法、CVD法等形成絕緣膜。此外，雖然對於該絕緣膜的厚度沒有特別限制，但是考慮對應於閘電極61的形狀的覆蓋性而選擇性地選擇，即可。
接著，藉由蝕刻絕緣膜形成側壁絕緣膜65。側壁絕緣膜65藉由對絕緣膜進行各向異性高的蝕刻製程來自對準地形成。在此，作為各向異性高的蝕刻，較佳為採用乾蝕 刻，例如作為蝕刻氣體可以使用包含氟的氣體諸如三氟甲烷(CHF3)、八氟環丁烷(C4F8)、四氟甲烷(CF4)等，且也可以添加氦(He)或氬(Ar)等的稀有氣體或氫(H2)。再者，作為乾蝕刻，較佳為使用對基板施加高頻電壓的反應離子蝕刻法(RIE法)。
此外，因為在包含摻雜劑的一對第二區域63b、63c中用作電場緩和區域的寬度對應於側壁絕緣膜65的寬度，並且側壁絕緣膜65的寬度還對應於閘電極61的厚度，所以以電場緩和區域的範圍成為所希望的範圍的方式決定閘電極61的厚度，即可。
此外，在進行側壁絕緣膜65的形成製程的同時，使用各向異性高的蝕刻對絕緣膜58進行蝕刻，來使氧化物半導體膜63露出，從而可以形成閘極絕緣膜59。
接著，如圖4C及4D所示，形成一對電極67、69。
藉由利用印刷法或噴墨法形成一對電極67、69。或者，在藉由濺射法、CVD法、蒸鍍法等形成導電膜之後，在該導電膜上形成掩模並蝕刻導電膜，來形成一對電極67、69。在導電膜上形成的掩模可以適當地使用印刷法、噴墨法、光刻法而形成。另外，當使用掩模形成一對電極67、69時，此後去除掩模。
較佳為以與側壁絕緣膜65及閘極絕緣膜59的側面接觸的方式形成一對電極67、69。換言之，較佳的是，電晶體的一對電極67、69的端部位於側壁絕緣膜65上，且一對電極67、69在氧化物半導體膜63中覆蓋包含摻雜劑的 一對第二區域63b、63c的露出部的全部。其結果是，在包含摻雜劑的一對第二區域63b、63c中，與一對電極67、69接觸的區域63b1、63c1用作源極區域及汲極區域，且與側壁絕緣膜65及閘極絕緣膜59重疊的區域63b2、63c2用作電場緩和區域。此外，因為可以根據側壁絕緣膜65的長度控制電場緩和區域的寬度，所以用來形成一對電極67、69的掩模對準不需要高精確度。因此可以減少多個電晶體中的不均勻。
接著，如圖4E及4F所示，形成絕緣膜71及絕緣膜73。
藉由濺射法、CVD法、塗敷法、印刷法等形成絕緣膜71及絕緣膜73。
可以藉由上述製程製造電晶體。
在此，對本實施方式所示的電晶體和使用SOI(Silicon on Insulator：絕緣體上矽)基板的MOS(Metal Oxide Semiconductor：金屬氧化物半導體)電晶體進行比較。
使用SOI基板的MOS電晶體包括基板、形成在基板上的BOX(Buried Oxide：埋氧)層、設置在BOX層上的半導體區域及元件分離區域、形成在半導體區域上的閘極絕緣膜以及形成在閘極絕緣膜上的閘電極。
在半導體區域中形成npn區域或pnp區域。源極區域及汲極區域以及電場緩和區域的LDD(Light Doped Drain：輕摻雜汲)區域為減少電阻而藉由雜質元素的添加和活 化處理來形成。此外，半導體區域的厚度為50nm以上且500nm以下，並且在厚度薄的情況下也較厚，即50nm以上且100nm以下。在SOI基板的製造製程中，對半導體區域進行利用CMP、蝕刻等的薄膜化處理，但是在該製程中產生結晶性的降低、缺陷的增大等。因此，難以實現半導體區域的極薄化，且需要使半導體區域的厚度為較厚。此外，作為短通道效應的抑制方法，進行對通道區域添加相反極性的雜質的通道摻雜。然而，因為高濃度的通道摻雜成為摻雜劑的統計學上的波動所引起的臨界值不均勻的原因，所以不能無限制地增加摻雜量。換言之，由於半導體區域的厚度和通道摻雜具有限制，因此短通道效應的抑制也具有限制。
在半導體區域的周圍包括藉由LOCOS(Local Oxidation of Silicon：矽局部氧化)法或STI(Shallow Trench Isolation：淺溝槽隔離)法形成的元件分離區域。此外，為了防止閘極佈線的斷開，進行使元件分離區域和npn區域或pnp區域之間的表面平坦化的平坦化處理。
因為閘極絕緣膜藉由熱氧化法形成，所以它是極薄的絕緣膜，即1nm至2nm。此外，由於源極電極和汲電極之間的洩漏電流是幾pA至幾nA，因此半導體區域和閘電極之間的洩漏電流，即閘極絕緣膜中的洩漏電流也是相同的程度，即可。由此，閘極絕緣膜的厚度可以為極薄，即1nm至2nm。
另一方面，本實施方式所示的電晶體包括基板、形成 在基板上的基底絕緣膜、形成在基底絕緣膜上的氧化物半導體膜、形成在氧化物半導體膜上的閘極絕緣膜以及形成在閘極絕緣膜上的閘電極。
基底絕緣膜的至少一部分與氧化物半導體膜接觸，並且基底絕緣膜包括藉由加熱使氧的一部分脫離的第一氧化絕緣膜以及位於第一氧化絕緣膜的周圍並由防止向外部的氧擴散的氧化絕緣膜形成的第二氧化絕緣膜。因此，可以使第一氧化絕緣膜所包含的過剩的氧選擇性地擴散到氧化物半導體膜中。此外，為了防止氧化物半導體膜的斷開，進行用來使基底絕緣膜的表面平坦化的平坦化處理。
氧化物半導體膜包括通道區域以及夾著通道區域的電場緩和區域。電場緩和區域包含硼、氮、磷及砷中的至少一種以上作為摻雜劑。或者，電場緩和區域包含氦、氖、氬、氪及氙中的至少一種以上作為摻雜劑。在電場緩和區域中，也可以適當地組合硼、氮、磷及砷中的一種以上和氦、氖、氬、氪及氙中的一種以上作為摻雜劑。氧化物半導體膜的厚度為1nm以上且50nm以下，較佳為1nm以上且30nm以下，更佳為1nm以上且10nm以下，進一步較佳為3nm以上且7nm以下，而可以將氧化物半導體膜形成得極薄。因此，藉由使厚度為薄，即使不進行通道摻雜也可以抑制短通道效應，所以可以提高生產率。
因為對閘極絕緣膜可以使用CVD法、濺射法等的薄膜沉積法，所以可以擴大閘極絕緣膜的厚度的選擇範圍。此外，由於半導體區域及閘電極的洩漏電流，即閘極絕緣 膜中的洩漏電流與源極電極和汲電極之間的洩漏電流相等地極低，即幾yA至幾zA，因此較佳為藉由薄膜沉積法將閘極絕緣膜的厚度設定為任意厚度。
因為使用SOI基板的MOS電晶體的平坦化處理的目標物、半導體的基底絕緣膜、短通道效應的抑制方法、閘極絕緣膜的厚度及通道區域的極性等與本實施方式所示的電晶體不同，所以不容易根據使用SOI基板的MOS電晶體形成本實施方式所示的電晶體。
在本實施方式所示的電晶體中，與通道寬度方向交叉的氧化物半導體膜的端部位於藉由加熱使氧的一部分脫離的第一氧化絕緣膜上。因此，在第一氧化絕緣膜上的氧化物半導體膜中的區域擴散氧，所擴散的氧補償氧缺陷，來減少寄生通道的產生。其結果是，可以減少藉由與閘電極重疊的氧化物半導體膜的端部產生的源極電極和汲電極之間的洩漏電流。此外，在藉由加熱使氧的一部分脫離的第一氧化絕緣膜的周圍設置能夠抑制氧的擴散的第二氧化絕緣膜。因此，在加熱處理製程中，可以使第一氧化絕緣膜所包含的氧高效地擴散到氧化物半導體膜中，且可以減少氧化物半導體膜中以及氧化物半導體膜與第一氧化絕緣膜接觸的介面附近的氧缺陷。由此，可以減少電晶體的臨界電壓的負漂移並減少電晶體的源極和汲極之間的洩漏電流，來可以提高電晶體的電特性。此外，藉由採用這種電晶體及其周圍部分(包括基底絕緣膜)的結構，可以使電晶體的通道長度微細化，即將通道長度設定為100nm以下， 例如設定為30nm，並且即使在這種情況下，截止電流也可以為幾yA/μm至幾zA/μm。
[實施方式2]
在本實施方式中，參照圖5A至5C說明具有與實施方式1不同的結構的電晶體及其製造方法。本實施方式的結構與實施方式1的結構的不同之處是如下：與電晶體的通道長度方向交叉的氧化物半導體膜的端部的位置以及與氧化物半導體膜接觸的面上的第一氧化絕緣膜53和第二氧化絕緣膜55的境界的位置。
圖5A至5C是本實施方式所示的電晶體的俯視圖及剖面圖。圖5A是本實施方式所示的電晶體的俯視圖，圖5B是對應於圖5A的點劃線A-B的剖面圖，圖5C是對應於圖5A的點劃線C-D的剖面圖。另外，在圖5A中，為了明確起見省略電晶體的構成要素的一部分(例如，閘極絕緣膜59、側壁絕緣膜65、絕緣膜71、絕緣膜73等)。
圖5A至5C所示的電晶體包括：設置在基板51上的第一氧化絕緣膜53；設置在第一氧化絕緣膜53的周圍的第二氧化絕緣膜55；設置在第一氧化絕緣膜53及第二氧化絕緣膜55上的氧化物半導體膜64；與氧化物半導體膜64接觸的用作源極電極及汲電極的一對電極67、69；與氧化物半導體膜64的至少一部分接觸的閘極絕緣膜59；以及閘極絕緣膜59上的與氧化物半導體膜64重疊的閘電極61。此外，也可以包括與閘電極61的側面接觸的側壁 絕緣膜65。另外，氧化物半導體膜64包括與閘電極61重疊的第一區域64a以及夾著第一區域64a的包含摻雜劑的一對第二區域64b、64c。此外，在氧化物半導體膜64中，第一區域64a用作通道區域，並且在包含摻雜劑的一對第二區域64b、64c中，與側壁絕緣膜65重疊的區域用作電場緩和區域，與一對電極67、69接觸的區域用作源極區域及汲極區域。
在本實施方式中，第一氧化絕緣膜53及第二氧化絕緣膜55用作氧化物半導體膜64的基底絕緣膜。此外，如圖5B所示，與電晶體的通道寬度方向交叉的氧化物半導體膜64的端部位於第一氧化絕緣膜53上。換言之，在與氧化物半導體膜64接觸的面上，第一氧化絕緣膜53和第二氧化絕緣膜55的境界比氧化物半導體膜64的側面更靠外側。
此外，如圖5C所示，與電晶體的通道長度方向交叉的氧化物半導體膜64的端部位於第一氧化絕緣膜53上。換言之，在與氧化物半導體膜64接觸的面上，第一氧化絕緣膜53和第二氧化絕緣膜55的境界比氧化物半導體膜64的側面更靠外側。
可以藉由如下方法形成圖5A至5C所示的電晶體：與通道長度方向及通道寬度方向分別交叉的氧化物半導體膜64的端部位於第一氧化絕緣膜53上，而代替在實施方式1中形成氧化物半導體膜63。
根據本實施方式，使氫從氧化物半導體膜中釋放，並 使第一氧化絕緣膜53所包含的氧的一部分擴散到氧化物半導體膜中、第一氧化絕緣膜53和氧化物半導體膜64的介面附近以及氧化物半導體膜的側面的全部。換言之，可以減少與電晶體的通道長度方向及電晶體的通道寬度方向分別交叉的氧化物半導體膜的側面的氧缺陷，並還可以減少氧化物半導體膜及氧化物半導體膜與第一氧化絕緣膜接觸的介面附近的氧缺陷。其結果是，如圖5A至5C所示，可以形成減少氫濃度及氧缺陷的氧化物半導體膜64。由此，減少電晶體的臨界電壓的負漂移，並還可以減少電晶體的源極和汲極之間的洩漏電流，從而可以提高電晶體的電特性。
[實施方式3]
在本實施方式中參照圖6A及6B說明具有與實施方式1及實施方式2不同的結構的電晶體的結構及製造方法。本實施方式與實施方式1及實施方式2不同之處是包括與一對電極接觸的一對佈線。在此，作為實施方式2所示的電晶體的另一方式進行說明，但是可以適當地應用於實施方式1。
圖6A及6B是本實施方式所示的電晶體的俯視圖及剖面圖。圖6A是本實施方式所示的電晶體的俯視圖，而圖6B是對應於圖6A的點劃線C-D的剖面圖。另外，在圖6A中，為了明確起見省略電晶體的構成要素的一部分(例如，閘極絕緣膜59、側壁絕緣膜65、絕緣膜71、絕緣 膜73等)。
圖6A及6B所示的電晶體包括：設置在基板51上的第一氧化絕緣膜53；設置在第一氧化絕緣膜53的周圍的第二氧化絕緣膜55；設置在第一氧化絕緣膜53及第二氧化絕緣膜55上的氧化物半導體膜64；與氧化物半導體膜64接觸的用作源極電極及汲電極的一對電極68、70；與氧化物半導體膜64的至少一部分接觸的閘極絕緣膜59；以及閘極絕緣膜59上的與氧化物半導體膜64重疊的閘電極61。此外，也可以包括與閘電極61的側面接觸的側壁絕緣膜65。另外，氧化物半導體膜64包括與閘電極61重疊的第一區域64a以及夾著第一區域64a的包含摻雜劑的一對第二區域64b、64c。此外，圖6A及6B所示的電晶體包括覆蓋第一氧化絕緣膜53、第二氧化絕緣膜55、閘電極61、側壁絕緣膜65及一對電極68、70的絕緣膜71以及覆蓋絕緣膜71的絕緣膜73。另外，該電晶體在設置在絕緣膜71、73中的開口部包括與一對電極68、70連接的一對佈線81、83。
一對電極68、70以及佈線81、83適當地使用與實施方式1所說明的一對電極67、69相同的材料及結構。另外，因為佈線81和83中的一方還用作信號線，所以藉由使用低電阻材料的鋁、銅等形成佈線81、83，可以減少佈線電阻。
圖6A及6B所示的電晶體可以藉由如下步驟形成：在實施方式1中，對絕緣膜71、73的一部分分別進行蝕刻 來形成開口部，然後在該開口部形成佈線81、83。此外，在氧化物半導體膜64上形成一對電極68、70。因此，在進行絕緣膜71、73的蝕刻時(形成該開口時)，可以抑制氧化物半導體膜64的過蝕刻，從而可以高良率地製造電晶體並增加流在氧化物半導體膜64中的電流量。
根據本實施方式，可以減少電晶體的臨界電壓的負漂移，並還可以減少電晶體的源極和汲極之間的洩漏電流，從而可以提高電晶體的電特性。
[實施方式4]
在本實施方式中說明實施方式1至實施方式3所示的氧化物半導體膜63、64是CAAC-OS膜的情況。
下面示出形成CAAC-OS膜的氧化物半導體膜63、64的第一方法。
形成CAAC-OS膜的氧化物半導體膜63、64的方法是如下：當形成成為實施方式1的圖2I及2J所示的氧化物半導體膜57的氧化物半導體膜時，例如在使用濺射法的情況下，將基板溫度設定為150℃以上且750℃以下，較佳為設定為150℃以上且450℃以下，更佳為設定為200℃以上且350℃以下，來形成氧化物半導體膜。藉由採用上述方法形成，可以在減少混入到氧化物半導體膜中的水分(包括氫)等的同時形成CAAC-OS膜。
藉由上述形成方法形成氧化物半導體膜，對其一部分選擇性地進行蝕刻來形成具有預定的形狀的氧化物半導體 膜57，並且如圖3A及3B所示，在形成絕緣膜58之後進行加熱。藉由上述步驟，可以進一步使氫從氧化物半導體膜57中釋放並使第一氧化絕緣膜53所包含的氧的一部分擴散到氧化物半導體膜57中、第一氧化絕緣膜53和氧化物半導體膜57的介面附近以及與通道寬度方向交叉的氧化物半導體膜的側面，且藉由上述加熱處理，可以形成結晶性更高的CAAC-OS膜的氧化物半導體膜60。然後，可以藉由圖3E至3H所示的製程形成氧化物半導體膜63、64。
接著，下面示出使用CAAC形成氧化物半導體膜63、64的第二方法。
在第一氧化絕緣膜53及第二氧化絕緣膜55上形成第一氧化物半導體膜。第一氧化物半導體膜為一原子層以上且10nm以下，較佳為2nm以上且5nm以下。
當形成第一氧化物半導體膜時，將基板溫度設定為150℃以上且750℃以下，較佳為設定為150℃以上且450℃以下，更佳為設定為200℃以上且350℃以下。藉由上述步驟，可以減少所形成的第一氧化物半導體膜所包含的水分(包括氫)等的雜質的混入。再者，可以提高第一氧化物半導體膜的結晶性並形成配向性高的CAAC-OS膜。
另外，在形成第一氧化物半導體膜之後可以進行第一加熱處理。藉由該第一加熱處理可以釋放水分(包括氫)從第一氧化物半導體膜中，並且可以提高結晶性。藉由進行該第一加熱處理，可以形成配向性高的CAAC-OS膜。 此外，該第一加熱處理以150℃以上且低於基板的應變點，較佳為以250℃以上且450℃以下，更佳為以300℃以上且450℃以下進行。
另外，該第一加熱處理可以使用RTA(Rapid Thermal Anneal：快速熱退火)裝置。藉由使用RTA，可以限定於短時間內在基板的應變點以上的溫度下進行加熱處理。因此，可以縮短形成與非晶區域的比例相比結晶區域的比例較高的氧化物半導體膜所需要的時間。
該第一加熱處理可以在惰性氣體氛圍下進行，典型的是，較佳為在氦、氖、氬、氙、氪等稀有氣體或氮氛圍下進行。此外，該第一加熱處理也可以在氧氛圍及減壓氛圍下進行。將處理時間設定為3分至24小時。處理時間越長，越可以形成與非晶區域的比例相比結晶區域的比例較高的氧化物半導體膜，但是處理時間較佳為不超過24小時，因為超過24小時的加熱處理會導致生產率的降低。
接著，在第一氧化物半導體膜上形成第二氧化物半導體膜。第二氧化物半導體膜利用與第一氧化物半導體膜同樣的方法形成。
當形成第二氧化物半導體膜時，藉由一邊進行加熱基板一邊進行成膜，可以以第一氧化物半導體膜為晶種，而使第二氧化物半導體膜結晶化。此時，將第一氧化物半導體膜和第二氧化物半導體膜由同一元素構成的現象稱為同質生長。或者，將第一氧化物半導體膜和第二氧化物半導體膜由至少一種以上的不同元素構成的現象稱為異質生長 此外，也可以在形成第二氧化物半導體膜之後，進行第二加熱處理。利用與第一加熱處理同樣的方法進行第二加熱處理，即可。藉由進行第二加熱處理，可以釋放第一氧化物半導體膜或第二氧化物半導體膜所包含的水分(包括氫)並形成與非晶區域的比例相比結晶區域的比例較高的氧化物半導體膜。或者，藉由進行第二加熱處理，可以以第一氧化物半導體膜為晶種而使第二氧化物半導體膜結晶化。
藉由上述方法，可以在減少混入到氧化物半導體膜中的氫等的同時形成CAAC-OS膜的氧化物半導體膜。此外，可以對該氧化物半導體膜的一部分選擇性地進行蝕刻來形成具有預定的形狀的氧化物半導體膜57。如圖3A及3B所示，藉由形成絕緣膜58之後的加熱處理，可以進一步使氫從氧化物半導體膜57中釋放，使第一氧化絕緣膜53所包含的氧的一部分擴散到氧化物半導體膜中、第一氧化絕緣膜和氧化物半導體膜57的介面附近以及與通道寬度方向交叉的氧化物半導體膜的側面，並藉由該加熱處理形成結晶性更高的CAAC-OS膜的氧化物半導體膜60。然後，可以藉由圖3E至3H所示的製程形成氧化物半導體膜63、64。
氧化物半導體所包含的氫與結合於金屬原子的氧起反應而成水，同時在氧脫離的格子(或者氧脫離的部分)中產生缺陷。因此，藉由在氧化物半導體膜的成膜製程中極 力減少雜質，可以減少氧化物半導體膜的缺陷。由此，藉由將儘量去除雜質來實現高純度化的CAAC-OS膜的氧化物半導體膜用作通道區域，使對電晶體進行的光照射或BT測試前後的臨界電壓的變化量為少，從而可以實現穩定的電特性。
另外，為了減少CAAC-OS膜所包含的晶界，較佳為提高氧化物半導體膜的基底絕緣膜的第一氧化絕緣膜53及第二氧化絕緣膜55的表面的平坦性。典型的是，較佳為將第一氧化絕緣膜53及第二氧化絕緣膜55的平均面粗糙度(Ra)設定為0.1nm以上且低於0.5nm。注意，在本發明說明等中，作為平均面粗糙度(Ra)使用JISB0601：2001(ISO4287：1997)所定義的中心線平均粗糙度(Ra)。因為氧化物半導體膜所包括的結晶在大致垂直於基底絕緣膜的表面的方向上生長，所以藉由提高基底絕緣膜的平坦性，可以使結晶的生長方向為大致同一方向。其結果是，可以將結晶排列為層狀並減少晶界。
[實施方式5]
在本實施方式中，作為採用上述實施方式所示的半導體裝置的製造方法形成的半導體裝置的一例示出記錄媒體(儲存元件)。特別是，在本實施方式中說明一種儲存元件，其中在同一基板上形成使用採用上述實施方式所示的製造方法製造的氧化物半導體的電晶體和使用氧化物半導體之外的材料的電晶體。
圖7A至7C是本實施方式所說明的儲存元件的結構的一例。圖7A示出儲存元件的剖面，而圖7B示出儲存元件的平面。在此，圖7A相當於沿著圖7B的C1-C2及D1-D2的剖面。此外，圖7C示出該儲存元件的電路圖。另外，為了明確起見，在圖7B中未圖示下述第一氧化絕緣膜53及下述第二氧化絕緣膜55。
圖7A及7B所示的儲存元件在下部包括使用第一半導體材料的電晶體500，並在上部包括上述實施方式所示的電晶體120。在本實施方式中，作為第一半導體材料使用氧化物半導體之外的半導體材料。作為氧化物半導體之外的半導體材料，例如可以使用矽、鍺、矽鍺、碳化矽或砷化鎵等，並較佳為使用單晶半導體。此外，也可以使用有機半導體材料等。這種使用半導體材料的電晶體容易進行高速工作。另一方面，電晶體120使用氧化物半導體作為第二半導體材料。換言之，電晶體120可以使用上述實施方式所示的電晶體，例如可以使用圖1A至1C以及圖5A至5C所示的電晶體。像這樣，使用氧化物半導體的電晶體具有截止電流極小的特徵，且因該特徵而能夠在長時間內保持電荷。
電晶體500的沿著C1-C2(參照圖7B)的剖面包括：設置在包括可以應用作第一半導體材料的半導體材料的基板400中的通道形成區域416；夾著通道形成區域416地設置在雜質區域420；與雜質區域420接觸的金屬化合物區域424；設置在通道形成區域416上的閘極絕緣膜408 ；以及設置在閘極絕緣膜408上的閘電極410。
作為基板400使用包括可以應用作上述第一半導體材料的半導體材料的基板，即可。例如，可以使用如下基板：單晶半導體基板諸如矽或碳化矽等；多晶半導體基板；化合物半導體基板諸如矽鍺等；或SOI基板等。此外，SOI基板包括具有在玻璃基板等的絕緣基板上隔著絕緣層設置有半導體膜的結構的基板。
在基板400上以圍繞電晶體500的方式設置有元件分離絕緣層406(參照圖7A及7B)。另外，為了實現高集體化，較佳為採用如圖7A至7C所示那樣的電晶體500不具有側壁絕緣膜的結構。另一方面，當重視電晶體500的特性時，也可以在閘電極410的側面設置側壁絕緣膜並在雜質區域420設置雜質濃度不同的區域。
具有第一半導體材料的電晶體500可以進行高速工作。因此，藉由將該電晶體用作讀出用電晶體，可以進行高速的資訊讀出。
接著，參照圖7A說明設置在電晶體500上的電晶體120。因為如上所述，電晶體120可以應用上述實施方式所示的電晶體，所以當說明電晶體120時，使用與在上述實施方式中使用的符號相同的符號。在電晶體500上設置有第一氧化絕緣膜53及第二氧化絕緣膜55。因為第一氧化絕緣膜53及第二氧化絕緣膜55用作電晶體500和電晶體120之間的層間絕緣膜，所以較佳為將第一氧化絕緣膜53和第二氧化絕緣膜55的總厚度設定為電晶體500和電 晶體120之間不產生寄生電容的程度的厚度。此外，以具有高平坦性的方式加工第一氧化絕緣膜53、第二氧化絕緣膜55及電晶體500的閘電極410。而且，在第一氧化絕緣膜53及第二氧化絕緣膜55上設置有與它們接觸的氧化物半導體膜63。注意，對於第一氧化絕緣膜53、第二氧化絕緣膜55及氧化物半導體膜63的詳細描述及製造方法，可以參照上述實施方式的記載。
再者，在氧化物半導體膜63上設置有彼此接觸的閘極絕緣膜59和閘電極61，並且以夾著閘電極61的方式設置有側壁絕緣膜65。在一對電極67和69中，用作電晶體120的源極電極的電極67與氧化物半導體膜63、閘極絕緣膜59和側壁絕緣膜65中的一方以及電晶體500的閘電極410接觸地設置。此外，用作電晶體120的汲電極的電極69與氧化物半導體膜63以及閘極絕緣膜59和側壁絕緣膜65中的另一方接觸地設置。對於閘極絕緣膜59、閘電極61、一對電極67、69的詳細描述及製造方法，可以參照上述實施方式的記載。
因為用作電晶體120的源極電極的電極67與電晶體500的閘電極410接觸地設置，所以電晶體500和電晶體120電連接。
在此，如果用於電晶體120的氧化物半導體膜63是CAAC-OS膜，則在氧化物半導體膜63中減少氧缺陷等的缺陷或氫等的雜質。因此，氧化物半導體膜63對可見光或紫外光等的照射在電性上穩定。換言之，包括氧化物半 導體膜63的電晶體120具有穩定的電特性，從而藉由使用電晶體120，可以提供具有穩定的電特性的可靠性高的儲存元件。
在第二氧化絕緣膜55、側壁絕緣膜65及一對電極67、69上設置有絕緣膜71，並與用作電晶體120的源極電極的電極67重疊地設置有佈線72。像這樣，電容元件520由用作電晶體120的源極電極的電極67、絕緣膜71及佈線72構成。另外，當不需要電容器時，也可以採用不設置電容元件520的結構。此外，也可以如圖7A所示那樣，在佈線72上設置絕緣膜73作為保護膜。對於絕緣膜71及絕緣膜73的詳細內容，可以參照上述實施方式的記載。可以在使用能夠應用於電晶體120的閘電極61、一對電極67、69的材料形成導電膜之後，對該導電膜選擇性地進行蝕刻來形成佈線72。
此外，在絕緣膜73上形成用作電晶體120及電容元件520和下述佈線156之間的層間絕緣膜的絕緣膜152。可以利用濺射法等的PVD法或電漿CVD法等的CVD法等形成絕緣膜152。此外，可以使用包含無機絕緣材料諸如氧化矽、氧氮化矽、氮化矽、氧化鋁、氧化鎵等的材料形成絕緣膜152。
在絕緣膜152上形成有佈線156。佈線156藉由在設置在絕緣膜71、絕緣膜73及絕緣膜152中的開口形成的電極154與用作電晶體120的汲電極的電極69電連接。
例如，可以藉由濺射法等的PVD法或電漿CVD法等 的CVD法等，在包括開口的區域形成導電膜，然後利用蝕刻處理或CMP等的方法去除該導電膜的一部分來形成電極154。此外，電極154可以使用能夠應用於電晶體120的閘電極61、一對電極67、69的材料形成。
與電極154同樣，可以利用PVD法或CVD法形成導電膜，然後對該導電膜選擇性地進行蝕刻來形成佈線156。此外，佈線156可以使用能夠應用於電晶體120的閘電極61、一對電極67、69的材料形成。
在本實施方式所示的儲存元件中，藉由重疊電晶體500和電晶體120，可以不擴大儲存元件中的電晶體的佔有面積地提高電晶體的集體度。藉由使用該儲存元件，可以實現集體度高的半導體裝置諸如儲存元件陣列等。
圖7C示出圖7A及7B所示的儲存元件的電路圖。在圖7C中，電晶體120的源極電極和汲電極中的一方、電容元件520的電極中的一方與電晶體500的閘電極電連接。另外，第一佈線(1st Line：也稱為源極線)與電晶體500的源極電極電連接，第二佈線(2nd Line：也稱為位元線)與電晶體500的汲電極電連接。此外，第三佈線(3rd Line：也稱為第一信號線)與電晶體120的源極電極和汲電極中的另一方電連接，第四佈線(4th Line：也稱為第二信號線)與電晶體120的閘電極電連接。並且，第五佈線(5th Line：也稱為字線)與電容元件520的電極中的另一方電連接。
由於使用氧化物半導體的電晶體120的截止電流極小 ，藉由使電晶體120成為截止狀態，可以在極長時間保持電晶體120的源極電極和汲電極中的一方、電容元件520的電極中的一方以及電晶體500的閘電極彼此電連接的節點(以下，節點FG)的電位。此外，藉由具有電容元件520，可以容易保持施加到節點FG的電荷，並且，可以容易讀出所保持的資訊。
在對半導體裝置儲存資訊的情況(寫入)下，首先，將第四佈線的電位設定為使電晶體120成為導通狀態的電位，而使電晶體120成為導通狀態。由此，第三佈線的電位被供應到節點FG中，由此節點FG積蓄預定量的電荷。在此，施加賦予兩種不同電位電平的電荷(以下，稱為低(Low)電平電荷、高(High)電平電荷)中的任一種。然後，藉由使第四佈線的電位成為使電晶體120成為截止狀態的電位來使電晶體120成為截止狀態，節點FG變為浮動狀態，因此節點FG維持保持預定的電荷的狀態。如上所述，藉由使節點FG積蓄並保持預定量的電荷，可以使儲存元件儲存資訊。
因為電晶體120的截止電流極小，所以供應到節點FG中的電荷在長時間被保持。因此，不需要刷新工作或者可以使刷新工作的頻率變為極低，從而可以充分降低耗電量。此外，即使沒有電力供應，也可以在較長期間內保持儲存內容。
在讀出被儲存的資訊的情況(讀出)下，當在對第一佈線供應預定電位(恆定電位)的狀態下，對第五佈線供 應適當的電位(讀出電位)時，根據保持在節點FG中的電荷量電晶體500成為不同的狀態。這是因為如下原因：通常，當電晶體500是n通道型時，節點FG保持High電平電荷的情況下的電晶體500的表觀臨界值Vth_H低於節點FG保持Low電平電荷的情況下的電晶體500的表觀臨界值Vth_L。在此，表觀臨界值是指為使電晶體500成為“導通狀態”而需要的第五佈線的電位。所以，藉由將第五佈線的電位設定為Vth_H與Vth_L之間的電位V0，可以辨別節點FG所保持的電荷。例如，在寫入中，在被施加High電平電荷的情況下，當第五佈線的電位成為V0(>Vth_H)時，電晶體500成為“導通狀態”。在被施加Low電平電荷的情況下，即使第五佈線的電位成為V0(<Vth_L)，電晶體500也保持“截止狀態”。由此，藉由控制第五佈線的電位來讀出電晶體500的導通狀態或截止狀態(讀出第二佈線的電位)，可以讀出所儲存的資訊。
此外，當重寫被儲存的資訊時，藉由對利用上述寫入而保持預定量的電荷的節點FG供應新電位，使節點FG保持關於新資訊的電荷。明確而言，將第四佈線的電位設定為使電晶體120成為導通狀態的電位，來使電晶體120成為導通狀態。由此，第三佈線的電位(關於新資訊的電位)供應到節點FG中，在節點FG中積蓄預定量的電荷。然後，藉由將第四佈線的電位成為使電晶體120成為截止狀態的電位，來使電晶體120成為截止狀態，由此節點FG成為保持關於新資訊的電荷的狀態。換言之，藉由在 利用第一寫入使節點FG保持預定量的電荷的狀態下進行與第一寫入相同的工作(第二寫入)，可以對儲存的資訊進行重寫。
本實施方式所示的電晶體120藉由使用高純度化了的氧化物半導體膜63，可以充分地降低電晶體120的截止電流。再者，在平坦性高的第一氧化絕緣膜53及第二氧化絕緣膜55上與它們接觸地形成的氧化物半導體膜63不僅實現高純度化，而且藉由具有c軸配向的結晶性，可以形成賦予穩定的電特性的可靠性高的電晶體120。並且，藉由使用這種電晶體120，可以得到能夠在極長時間保持儲存內容且可靠性高的儲存元件。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
[實施方式6]
在本實施方式中，參照圖8A及8B說明根據所公開的發明的一個方式的半導體裝置的應用例。
圖8A及8B是使用圖7A至7C所示的多個儲存元件(以下也表示為儲存單元550)來形成的半導體裝置的電路圖。圖8A是儲存單元550串聯連接的所謂NAND型半導體裝置的電路圖。圖8B是儲存單元550並聯連接的所謂NOR型半導體裝置的電路圖。
圖8A所示的半導體裝置具有源極線SL、位元線BL、第一信號線S1、多個第二信號線S2、多個字線WL以 及多個儲存單元550。圖8A示出具有一個源極線SL以及一個位元線BL的結構，但是不侷限於此而還可以採用具有多個源極線SL以及多個位元線BL的結構。
在各儲存單元550中，電晶體500的閘電極、電晶體120的源極電極和汲電極中的一方以及電容元件520的電極中的一方彼此電連接。另外，第一信號線S1與電晶體120的源極電極和汲電極中的另一方電連接，第二信號線S2與電晶體120的閘電極電連接。而且，字線WL與電容元件520的電極中的另一方電連接。
另外，儲存單元550所具有的電晶體500的源極電極與相鄰的儲存單元550的電晶體500的汲電極電連接，儲存單元550所具有的電晶體500的汲電極與相鄰的儲存單元550的電晶體500的源極電極電連接。但是，串聯連接的多個儲存單元中的設置在一方的端部的儲存單元550所具有的電晶體500的汲電極與位元線電連接。另外，串聯連接的多個儲存單元中的設置在另一方的端部的儲存單元550所具有的電晶體500的源極電極與源極線電連接。
在圖8A所示的半導體裝置中，按每個行進行寫入工作及讀出工作。使用如下方法進行寫入工作：對進行寫入的行的第二信號線S2施加使電晶體120成為導通狀態的電位，使進行寫入的行的電晶體120成為導通狀態。由此，對所指定的行的電晶體500的閘電極施加第一信號線S1的電位，而對該閘電極施加規定的電荷。像這樣，可以將資料寫入到指定的行的儲存單元。
另外，使用如下方法進行讀出工作：首先，藉由將無論施加到電晶體500的閘電極的電荷如何都使電晶體500成為導通狀態的電位施加到被進行讀出的行以外的字線WL，使被進行讀出的行以外的電晶體500成為導通狀態。然後，對進行讀出的行的字線WL施加根據電晶體500的閘電極所具有的電荷選擇電晶體500的導通狀態或截止狀態的電位(讀出電位)。然後，對源極線SL施加恆定電位，使與位元線BL連接的讀出電路(未圖示)成為工作狀態。這裡，因為源極線SL-位元線BL之間的多個電晶體500在被進行讀出的行中以外都處於導通狀態，所以源極線SL-位元線BL之間的導電率取決於被進行讀出的行的電晶體500的狀態(導通狀態或截止狀態)。因為電晶體的導電率根據被進行讀出的行的電晶體500的閘電極所具有的電荷而不同，所以位元線BL的電位與電晶體的導電率相應地取不同的數值。藉由由讀出電路讀出位元線的電位，可以從指定的行的儲存單元讀出資訊。
圖8B所示的半導體裝置具有多個源極線SL、多個位元線BL、多個第一信號線S1、多個第二信號線S2、多個字線WL以及多個儲存單元550。各電晶體500的閘電極、電晶體120的源極電極和汲電極中的一方與電容元件520的電極中的一方電連接。另外，源極線SL與電晶體500的源極電極電連接，位元線BL與電晶體500的汲電極電連接。另外，第一信號線S1與電晶體120的源極電極和汲電極中的另一方電連接，第二信號線S2與電晶體 120的閘電極電連接。再者，字線WL與電容元件520的電極中的另一方電連接。
在圖8B所示的半導體裝置中，按每個行進行寫入工作及讀出工作。使用與上述圖8A所示的半導體裝置同樣的方法進行寫入工作。使用如下方法進行讀出工作：首先，藉由將無論施加到電晶體500的閘電極的電荷如何都使電晶體500成為截止狀態的電位施加到被進行讀出的行以外的字線WL，使被進行讀出的行以外的電晶體500成為截止狀態。然後，對進行讀出的行的字線WL施加根據電晶體500的閘電極所具有的電荷選擇電晶體500的導通狀態或截止狀態的電位(讀出電位)。然後，對源極線SL施加恆定電位，使與位元線BL連接的讀出電路(未圖示)成為工作狀態。這裡，源極線SL-位元線BL之間的導電率取決於被進行讀出的行的電晶體500的狀態(導通狀態或截止狀態)。換言之，根據被進行讀出的行的電晶體500的閘電極所具有的電荷而位元線BL的電位取不同的數值。藉由由讀出電路讀出位元線的電位，可以從指定的行的儲存單元讀出資訊。
另外，在上述結構中，使各儲存單元550保持的信息量為1位，但是，本實施方式所示的半導體裝置的結構不侷限於此。也可以準備三個以上的施加到電晶體500的閘電極的電位，來增加各儲存單元550所保持的信息量。例如，在準備四種施加到電晶體500的閘電極的電位的情況下，可以使各儲存單元保持2位元的資訊。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方式等適當地組合而實施。
[實施方式7]
在本實施方式中，參照圖9A及9B說明使用上述實施方式所示的電晶體的半導體裝置的例子。
圖9A示出具有相當於所謂DRAM(Dynamic Random Access Memory：動態隨機存取儲存體)的結構的半導體裝置的一例。圖9A所示的儲存單元陣列1120具有將多個儲存單元1130排列為矩陣狀的結構。另外，儲存單元陣列1120具有m個第一佈線以及n個第二佈線。注意，在本實施方式中將第一佈線稱為位元線BL，將第二佈線稱為字線WL。
儲存單元1130由電晶體1131和電容元件1132構成。電晶體1131的閘電極與第一佈線(字線WL)連接。另外，電晶體1131的源極電極和汲電極中的一方與第二佈線(位元線BL)連接，電晶體1131的源極電極和汲電極中的另一方與電容元件的電極中的一方連接。另外，電容元件的電極中的另一方與電容線CL連接，並施加有一定的電位。作為電晶體1131使用上述實施方式所示的電晶體。
上述實施方式所示的電晶體使用高純度化了並本質化了的氧化物半導體膜，並可以充分地減少該電晶體的截止電流。再者，藉由在減少了表面粗糙度的絕緣膜上與其接 觸地形成具有結晶性的氧化物半導體膜，可以形成導電率穩定的氧化物半導體膜。藉由將這種氧化物半導體膜用於電晶體，可以形成賦予穩定的電特性的可靠性高的電晶體。而且，藉由使用這種電晶體，可以將被認為所謂的DRAM的圖9A所示的半導體裝置實際上用作非揮發性儲存體。
圖9B示出具有相當於所謂SRAM(Static Random Access Memory：靜態隨機存取儲存體)的結構的半導體裝置的一例。圖9B所示的儲存單元陣列1140可以採用將多個儲存單元1150排列為矩陣狀的結構。此外，儲存單元陣列1140具有第一佈線(字線WL)、第二佈線(位元線BL)、第三佈線(反相位元線/BL)、電源線Vdd以及接地電位線Vss。
儲存單元1150具有第一電晶體1151、第二電晶體1152、第三電晶體1153、第四電晶體1154、第五電晶體1155以及第六電晶體1156。第一電晶體1151和第二電晶體1152用作選擇電晶體。另外，第三電晶體1153和第四電晶體1154中，一方為n通道型電晶體(在此為第四電晶體1154)，另一方為p通道型電晶體(在此為第三電晶體1153)。換言之，由第三電晶體1153和第四電晶體1154構成CMOS電路。同樣地，由第五電晶體1155和第六電晶體1156構成CMOS電路。
第一電晶體1151、第二電晶體1152、第四電晶體1154、第六電晶體1156為n通道型電晶體，作為這些電 晶體可以使用上述實施方式所示的電晶體。第三電晶體1153和第五電晶體1155為p通道型電晶體，將氧化物半導體以外的材料(例如，單晶矽等)用於這些電晶體的通道形成區域。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
[實施方式8]
可以至少在其一部分使用將氧化物半導體用於通道形成區域的電晶體來構成CPU(Central Processing Unit：中央處理單元)。
圖10A是示出CPU的具體結構的方塊圖。圖10A所示的CPU在基板1190上包括：算術邏輯單元(ALU：Arithmetic logic unit)1191、ALU控制器1192、指令解碼器1193、中斷控制器1194、定時控制器1195、暫存器1196、暫存器控制器1197、匯流排界面(Bus I/F)1198、能夠重寫的ROM1199以及ROM介面(ROM I/F)1189。作為基板1190使用半導體基板、SOI基板、玻璃基板等。ROM1199及ROM介面1189也可以設置在不同的晶片上。當然，圖10A所示的CPU只不過是簡化其結構而表示的一例，所以實際的CPU根據其用途具有各種各樣的結構。
藉由匯流排界面1198輸入到CPU中的指令在輸入到指令解碼器1193中並被解碼之後，輸入到ALU控制器 1192、中斷控制器1194、暫存器控制器1197以及定時控制器1195中。
ALU控制器1192、中斷控制器1194、暫存器控制器1197、定時控制器1195根據被解碼的指令而進行各種控制。明確而言，ALU控制器1192生成用來控制ALU1191的工作的信號。另外，在進行CPU的程式時，中斷控制器1194根據其優先度或掩模的狀態來判斷來自外部的輸入/輸出裝置或週邊電路的中斷要求而進行處理該要求。暫存器控制器1197生成暫存器1196的位址，並對應於CPU的狀態來進行暫存器1196的讀出或寫入。
另外，定時控制器1195生成用來控制ALU1191、ALU控制器1192、指令解碼器1193、中斷控制器1194以及暫存器控制器1197的工作定時的信號。例如，定時控制器1195具有根據基準時脈信號CLK1來生成內部時脈信號CLK2的內部時脈發生器，並將內部時脈信號CLK2供應到上述各種電路中。
在圖10A所示的CPU中，在暫存器1196中設置有儲存元件。作為暫存器1196的儲存元件可以使用實施方式5至實施方式7所示的儲存元件。
在圖10A所示的CPU中，暫存器控制器1197根據ALU1191的指令來選擇暫存器1196中的保持工作。換言之，暫存器控制器1197選擇在暫存器1196所具有的儲存元件中由倒相元件(phase-inversion element)保持資料，還是由電容元件保持資料。在選擇由倒相元件保持資料 的情況下，對暫存器1196中的儲存元件供應電源電壓。在選擇由電容元件保持資料的情況下，對電容元件進行資料的重寫，而可以停止對暫存器1196中的儲存元件供應電源電壓。
如圖10B或圖10C所示，電源的停止藉由在儲存元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件來可以進行。以下對圖10B及圖10C的電路進行說明。
圖10B及圖10C示出儲存電路的結構的一例，其中作為用來控制對儲存元件供應電源電位的切換元件包括將氧化物半導體用於通道形成區域的電晶體。
圖10B所示的儲存裝置包括切換元件1141以及具有多個儲存元件1142的儲存元件群1143。明確而言，作為各儲存元件1142可以使用實施方式5至實施方式7所示的儲存元件。儲存元件群1143所具有的各儲存元件1142藉由切換元件1141施加有高電平的電源電位VDD。並且，儲存元件群1143所具有的各儲存元件1142施加有信號IN的電位和低電平的電源電位VSS。
在圖10B中，作為切換元件1141使用在通道形成區域中具有氧化物半導體的電晶體，並且該電晶體的開關被施加到其閘電極的信號SigA控制。
另外，雖然圖10B中示出切換元件1141僅具有一個電晶體的結構，但是並不限於此，也可以具有多個電晶體。當切換元件1141具有多個用作切換元件的電晶體時， 既可以使上述多個電晶體並聯連接，又可以使上述多個電晶體串聯連接，還可以組合並聯和串聯。
另外，在圖10B中，雖然由切換元件1141控制相對於儲存元件群1143所具有的各儲存元件1142的高電平的電源電位VDD的供應，但是也可以由切換元件1141控制低電平的電源電位VSS的供應。
另外，圖10C示出儲存裝置的一例，其中藉由切換元件1141對儲存元件群1143所具有的各儲存元件1142供應低電平的電源電位VSS。可以由切換元件1141控制對儲存元件群1143所具有的各儲存元件1142的低電平的電源電位VSS的供應。
即使在儲存元件群和施加有電源電位VDD或電源電位VSS的節點之間設置切換元件，來暫時停止CPU的動作而停止供應電源電壓，也能夠保持資料，而可以降低耗電量。明確而言，例如即使個人電腦的使用者停止對鍵盤等輸入裝置輸入資訊，也可以停止CPU的工作，因此可以降低耗電量。
在此，雖然以CPU為例子來說明，但是也可以將上述電晶體應用於DSP(Digital Signal Processor：數位信號處理器)、定制LSI、FPGA(Field Programmable Gate Array：現場可編程閘陣列)等的LSI。
本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
[實施方式9]
在本實施方式中，下面說明在同一基板上製造至少配置在驅動電路的一部分和像素部中的電晶體的例子。
根據上述實施方式所示的方法形成配置在像素部中的電晶體。此外，因為該電晶體容易成為n通道型，所以將驅動電路中的可以由n通道型TFT構成的驅動電路的一部分形成在與像素部的電晶體同一基板上。如此，藉由將上述實施方式所示的電晶體用於像素部及驅動電路，可以提供具有高可靠性的顯示裝置。
圖11A示出主動矩陣型顯示裝置的一例。在顯示裝置的基板600上包括：像素部601；第一掃描線驅動電路602；第二掃描線驅動電路603；信號線驅動電路604。在像素部601中配置有從信號線驅動電路604延伸的多個信號線以及從第一掃描線驅動電路602及第二掃描線驅動電路603延伸的多個掃描線。此外，在掃描線與信號線的交叉區域中，分別配置有矩陣狀的具有顯示元件的像素。另外，顯示裝置的基板600藉由FPC(Flexible Printed Circuit：撓性印刷電路)等的連接部連接於時序控制電路(也稱為控制器、控制IC)。
在圖11A中，在與像素部601相同的基板600上形成第一掃描線驅動電路602、第二掃描線驅動電路603、信號線驅動電路604。由此，設置在外部的驅動電路等的構件的數量減少，所以可以實現成本的降低。另外，當在基板600的外部設置驅動電路時，需要使佈線延伸，且佈線 之間的連接數量增加。當在同一基板600上設置驅動電路時，可以減少該佈線之間的連接數，從而可以謀求提高可靠性或良率。
另外，圖11B表示像素部的電路結構的一例。在此示出VA型液晶顯示面板的像素結構。
在該像素結構中，一個像素具有多個像素電極，並且電晶體連接到各像素電極。各TFT由不同的閘極信號驅動。就是說，在以多域設計的像素中，獨立地控制施加到各像素電極的信號。
電晶體616的閘極佈線612和電晶體617的閘極佈線613彼此分離，以便能夠被提供不同的閘極信號。另一方面，電晶體616和電晶體617共同使用用作資料線的源極電極或汲電極614。作為電晶體616及電晶體617，可以適當地利用上述實施方式所示的電晶體。因此可以提供高可靠性的液晶顯示面板。
電連接於電晶體616的第一像素電極和電連接於電晶體617的第二像素電極具有不同的形狀，並且被狹縫彼此分離。第二像素電極形成為圍繞擴展為V字型的第一像素電極的外側。藉由利用電晶體616及電晶體617使施加到第一像素電極和第二像素電極的電壓時序不同，來控制液晶的配向。電晶體616連接到閘極佈線612，電晶體617連接到閘極佈線613。藉由對閘極佈線612和閘極佈線613施加不同的閘極信號，可以使電晶體616及電晶體617的工作時序互不相同。
另外，由電容佈線610、用作電介質的閘極絕緣膜及與第一像素電極或第二像素電極電連接的電容電極形成儲存電容器。
藉由使第一像素電極、液晶層和反電極彼此重疊，形成第一液晶元件618。此外，藉由使第二像素電極、液晶層和反電極彼此重疊，形成第二液晶元件619。此外，這種像素結構是在一個像素中設置有第一液晶元件618和第二液晶元件619的多疇結構。
此外，圖11B所示的像素結構不侷限於此。例如，也可以還對圖11B所示的像素追加開關、電阻元件、電容元件、電晶體、感測器或邏輯電路等。
另外，圖11C示出像素部的電路結構的一例。在此示出使用有機EL元件的顯示面板的像素結構。
在有機EL元件中，藉由對發光元件施加電壓，電子及電洞分別從一對電極注入到包括具有發光性的有機化合物的層中，以使電流流過。
因這些載子(電子及電洞)再結合，而具有發光性的有機化合物形成激發狀態，並且，當從該激發狀態回到基態時發光。由於這種機理，上述發光元件被稱為電流激發型發光元件。
圖11C是作為半導體裝置的例子示出可以應用數位時間灰階級驅動的像素結構的一例的圖。
對可以應用數位時間灰階級驅動的像素的結構以及像素的工作進行說明。在此示出在一個像素中使用兩個n通 道型電晶體的例子，在該n通道型電晶體中將氧化物半導體層用於通道形成區域。
像素620包括開關電晶體621、驅動電晶體622、發光元件624以及電容元件623。在開關電晶體621中，閘電極與掃描線626連接，第一電極(源極電極和汲電極中的一方)與信號線625連接，並且第二電極(源極電極和汲電極中的另一方)與驅動電晶體622的閘電極連接。在驅動電晶體622中，閘電極藉由電容元件623與電源線627連接，第一電極與電源線627連接，第二電極與發光元件624的第一電極(像素電極)連接。發光元件624的第二電極相當於共同電極628。共同電極628與形成在同一基板上的共用電位線電連接。
作為開關電晶體621及驅動電晶體622可以適當地利用上述實施方式所示的電晶體。因此可以提供高可靠性的使用有機EL元件的顯示面板。
另外，將發光元件624的第二電極(共同電極628)設定為低電源電位。注意，低電源電位是指以電源線627所設定的高電源電位為基準滿足“低電源電位<高電源電位”的關係的電位。作為低電源電位例如也可以設定為GND、0V等。將該高電源電位與低電源電位的電位差施加到發光元件624上，為了在發光元件624中使電流流過以使發光元件624發光，以使高電源電位與低電源電位的電位差成為發光元件624的正向臨界電壓以上的方式設定各種電位。
另外，還可以使用驅動電晶體622的閘極電容代替電容元件623而省略電容元件623。至於驅動電晶體622的閘極電容，也可以在通道形成區域與閘電極之間形成有電容。
在此，當採用電壓輸入電壓驅動方式時，對驅動電晶體622的閘電極輸入使驅動電晶體622充分的導通狀態或截止狀態的兩種狀態的視頻信號。亦即，使驅動電晶體622在線形區域中工作。由於使驅動電晶體622在線形區域中工作，所以將比電源線627的電壓高的電壓施加到驅動電晶體622的閘電極。另外，對信號線625施加“電源線電壓.驅動電晶體622的Vth”以上的電壓。
另外，當進行類比灰階級驅動而代替數位時間灰階級驅動時，藉由使信號的輸入不同，可以使用與圖11C相同的像素結構。
當進行類比灰階級驅動時，對驅動電晶體622的閘電極施加發光元件624的正向電壓.驅動電晶體622的Vth以上的電壓。發光元件624的正向電壓是指實現所希望的亮度時的電壓，至少包括正向臨界電壓。另外，藉由輸入使驅動電晶體622在飽和區域中工作的視頻信號，可以在發光元件624中使電流流過。為了使驅動電晶體622在飽和區域中工作，將電源線627的電位設定為高於驅動電晶體622的閘極電位。藉由採用類比方式的視頻信號，可以在發光元件624中使與視頻信號對應的電流流過，而進行類比灰階級驅動。
此外，圖11C所示的像素結構不侷限於此。例如，也可以還對圖11C所示的像素追加開關、電阻元件、電容元件、感測器、電晶體或邏輯電路等。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
[實施方式10]
本發明說明所公開的半導體裝置可以應用於各種電子裝置(也包括遊戲機)。作為電子裝置，例如可以舉出：電視機(也稱為電視或電視接收機)；用於電腦等的監視器；如數位相機、數位攝像機等影像拍攝裝置；數位相框；行動電話機(也稱為行動電話、行動電話裝置)；可攜式遊戲機；可攜式資訊終端；聲音再現裝置；彈珠機等大型遊戲機等。以下，對具備在上述實施方式中說明的半導體裝置的電子裝置的例子進行說明。
圖12A表示可攜式資訊終端，其包括主體1001、外殼1002、顯示部1003a和1003b等。顯示部1003b是觸摸屏，藉由觸摸在顯示部1003b上顯示的鍵盤按鈕1004，可以操作螢幕且可以輸入文字。不必說，也可以將顯示部1003a用作觸摸屏而構成。藉由將上述實施方式所示的電晶體用作切換元件，而製造液晶面板或有機發光面板，並將其應用於顯示部1003a、1003b，可以提高可攜式資訊終端的顯示部的可靠性。
圖12A所示的可攜式資訊終端可以具有如下功能：顯 示各種各樣的資訊(靜態影像、動態影像、文字影像等)；將日曆、日期或時刻等顯示在顯示部上；對顯示在顯示部上的資訊進行操作或編輯；藉由各種各樣的軟體(程式)控制處理等。此外，可以在外殼的背面或側面上提供外部連接端子(耳機端子、USB端子等)、記錄媒體插入部分等。
此外，圖12A所示的可攜式資訊終端可以採用無線地發送和接收資訊的結構。藉由無線通信，可以從電子書伺服器購買並下載所希望的書籍資料等。
圖12B是可攜式音樂播放器，其主體1021設有：顯示部1023；為了掛在耳朵上的固定部1022；揚聲器；操作按鈕1024；及外部儲存槽1025等。藉由將上述實施方式所示的電晶體用作切換元件，而製造液晶面板或有機發光面板，並將其應用於顯示部1023，可以提高可攜式音樂播放器的顯示部的可靠性。
再者，藉由使圖12B所示的可攜式音樂播放器具有天線、擴音器功能及無線通信功能，且與行動電話互動，可以實現在開汽車等時利用無線通信進行免提的對話。
圖12C示出行動電話，由兩個外殼，即外殼1030及外殼1031構成。外殼1031具備顯示面板1032、揚聲器1033、麥克風1034、指向裝置1036、拍攝裝置用透鏡1037、外部連接端子1038等。此外，外殼1030具備對行動電話進行充電的太陽能電池單元1040、外部儲存槽1041等。另外，在外殼1031內組裝有天線。藉由將上述 實施方式所示的電晶體用於顯示面板1032，可以提高行動電話的顯示部的可靠性。
另外，顯示面板1032具備觸摸屏，在圖12C中，使用虛線示出作為影像而被顯示出來的多個操作鍵1035。另外，還安裝有用來使由太陽能電池單元1040輸出的電壓上升到各電路所需的電壓的升壓電路。
顯示面板1032根據使用方式適當地改變顯示的方向。另外，由於在與顯示面板1032同一面上設置拍攝裝置用透鏡1037，所以可以實現可視電話。揚聲器1033及麥克風1034不侷限於音頻通話，還可以進行可視通話、錄音、再生等。再者，滑動外殼1030和外殼1031而可以從如圖12C所示那樣的展開狀態變成重疊狀態，所以可以實現適合於攜帶的小型化。
外部連接端子1038可以與AC適配器及各種電纜如USB電纜等連接，並可以進行充電及與個人電腦等的資料通信。另外，藉由將記錄媒體插入外部儲存槽1041中，可以對應於更大量資料的保存及移動。
另外，除了上述功能之外，還可以具有紅外線通信功能、電視接收功能等。
圖12D示出電視機的一例。在電視機1050中，在外殼1051中安裝有顯示部1053。利用顯示部1053可以顯示影像。此外，在此示出利用安裝有CPU的支架1055支撐外殼1051的結構。藉由將上述實施方式所示的電晶體用於顯示部1053，可以提高電視機1050的顯示部的可靠性 。
可以藉由利用外殼1051所具備的操作開關或另行提供的遙控器進行電視機1050的操作。另外，也可以採用在遙控器中設置顯示部的結構，該顯示部顯示從該遙控器輸出的資訊。
另外，電視機1050採用具備接收機、資料機等的結構。可以藉由利用接收機接收一般的電視廣播。再者，藉由資料機連接到有線或無線方式的通信網路，也可以進行單向(從發送者到接收者)或雙向(在發送者和接收者之間或在接收者之間等)的資訊通信。
另外，電視機1050具備外部連接端子1054、記錄媒體再現錄影部1052、外部儲存槽。外部連接端子1054可以與USB電纜等各種電纜連接，並可以進行與個人電腦等的資料通信。藉由將盤狀記錄媒體插入記錄媒體再現錄影部1052中，可以進行對儲存在記錄媒體中的資料的讀出以及對記錄媒體的寫入。另外，也可以將插入外部儲存槽中的外部儲存體1056所儲存的影像或影像等顯示在顯示部1053上。
另外，藉由將上述實施方式所示的儲存裝置用於外部儲存體1056或CPU，可以提供功耗被充分降低且可靠性高的電視機1050。
以上，本實施方式所示的結構、方法等可以與其他實施方式所示的結構、方法等適當地組合而使用。
圖1A至1C是說明根據本發明的一個方式的半導體裝置的俯視圖及剖面圖；圖2A至2J是說明根據本發明的一個方式的半導體裝置的製造方法的剖面圖；圖3A至3H是說明根據本發明的一個方式的半導體裝置的製造方法的剖面圖；圖4A至4F是說明根據本發明的一個方式的半導體裝置的製造方法的剖面圖；圖5A至5C是說明根據本發明的一個方式的半導體裝置的俯視圖及剖面圖；圖6A及6B是說明根據本發明的一個方式的半導體裝置的俯視圖及剖面圖；圖7A至7C是說明根據本發明的一個方式的半導體裝置的剖面圖、平面圖及電路圖；圖8A及8B是說明根據本發明的一個方式的半導體裝置的電路圖；圖9A及9B是說明根據本發明的一個方式的半導體裝置的電路圖；圖10A至10C是說明根據本發明的一個方式的半導體裝置的圖；圖11A至11C是說明表示本發明的一個方式的主動矩陣型顯示裝置的圖及電路圖；圖12A至12D是表示本發明的一個方式的電子裝置 的外觀圖。
51‧‧‧基板
53‧‧‧第一氧化絕緣膜
55‧‧‧第二氧化絕緣膜
59‧‧‧閘極絕緣膜
61‧‧‧閘電極
63‧‧‧氧化物半導體膜
63a‧‧‧第一區域
63b、63c‧‧‧第二區域
65‧‧‧側壁絕緣膜
67、69‧‧‧一對電極
71‧‧‧覆蓋絕緣膜
73‧‧‧絕緣膜
A、B、C、D‧‧‧點劃線

Claims (22)

  1. 一種半導體裝置，包括：電晶體，該電晶體包括：第一氧化絕緣膜；圍繞該第一氧化絕緣膜的第二氧化絕緣膜；該第一氧化絕緣膜上的氧化物半導體膜；該氧化物半導體膜上的閘極絕緣膜；隔著該閘極絕緣膜與該氧化物半導體膜重疊的閘電極；以及該氧化物半導體膜上的一對電極，其中，與該電晶體的通道寬度方向交叉的該氧化物半導體膜的端部位於該第一氧化絕緣膜上，並且其中，與該電晶體的通道長度方向交叉的該氧化物半導體膜的端部位於該第二氧化絕緣膜上。
  2. 一種半導體裝置，包括：電晶體，該電晶體包括：第一氧化絕緣膜，該第一氧化絕緣膜包括凸部及該凸部周圍的凹部；該凹部中的第二氧化絕緣膜；該第一氧化絕緣膜上的氧化物半導體膜；該氧化物半導體膜上的閘極絕緣膜；隔著該閘極絕緣膜與該氧化物半導體膜重疊的閘電極；以及該氧化物半導體膜上的一對電極， 其中，與該電晶體的通道寬度方向交叉的該氧化物半導體膜的端部位於該第一氧化絕緣膜的該凸部上，並且其中，與該電晶體的通道長度方向交叉的該氧化物半導體膜的端部位於該第二氧化絕緣膜上。
  3. 一種半導體裝置，包括：電晶體，該電晶體包括：第一氧化絕緣膜，其包含超過該第一氧化絕緣膜的化學計量比的氧；圍繞該第一氧化絕緣膜並防止氧擴散的第二氧化絕緣膜；該第一氧化絕緣膜上的氧化物半導體膜；該氧化物半導體膜上的閘極絕緣膜；隔著該閘極絕緣膜與該氧化物半導體膜重疊的閘電極；以及該氧化物半導體膜上的一對電極，其中，與該電晶體的通道寬度方向交叉的該氧化物半導體膜的端部位於該第一氧化絕緣膜上，並且其中，與該電晶體的通道長度方向交叉的該氧化物半導體膜的端部位於該第二氧化絕緣膜上。
  4. 根據申請專利範圍第1或2項之半導體裝置，其中該第一氧化絕緣膜是氧化矽膜或氧氮化矽膜。
  5. 根據申請專利範圍第1或2項之半導體裝置，其中該第二氧化絕緣膜是氧化鋁膜或氧氮化鋁膜。
  6. 根據申請專利範圍第1或3項之半導體裝置，其中 與該電晶體的該通道長度方向交叉的該氧化物半導體膜的該端部位於該第一氧化絕緣膜上。
  7. 根據申請專利範圍第2項之半導體裝置，其中與該電晶體的該通道長度方向交叉的該氧化物半導體膜的該端部位於該第一氧化絕緣膜的該凸部上。
  8. 根據申請專利範圍第1或2項之半導體裝置，其中側壁絕緣膜設置在該閘電極的側面上，並且該一對電極與該氧化物半導體膜的一部分及該側壁絕緣膜的一部分接觸。
  9. 根據申請專利範圍第1、2及3項中任一項之半導體裝置，其中該氧化物半導體膜包括與該閘電極重疊的第一區域及夾有該第一區域的一對第二區域，並且其中該一對第二區域包含摻雜劑。
  10. 根據申請專利範圍第9項之半導體裝置，其中該摻雜劑是硼、氮、磷及砷中的至少一種。
  11. 根據申請專利範圍第9項之半導體裝置，其中該摻雜劑是氦、氖、氬、氪及氙中的至少一種。
  12. 根據申請專利範圍第1或2項之半導體裝置，其中該氧化物半導體膜包括與該閘電極重疊的第一區域及夾有該第一區域的一對第二區域，其中該一對第二區域包含摻雜劑，且其中該一對第二區域包含5×1018atoms/cm3以上且1×1022atoms/cm3以下的該摻雜劑。
  13. 根據申請專利範圍第1或2項之半導體裝置，其 中該第一氧化絕緣膜的平均面粗糙度和該第二氧化絕緣膜的平均面粗糙度都小於0.5nm。
  14. 根據申請專利範圍第1、2及3項中任一項之半導體裝置，其中該氧化物半導體膜包含In、Ga、Sn及Zn中的至少一種元素。
  15. 一種半導體裝置的製造方法，包括如下步驟：形成第一氧化絕緣膜；蝕刻該第一氧化絕緣膜的一部分，以形成該第一氧化絕緣膜的凸部及該凸部周圍的凹部；在該凹部中形成第二氧化絕緣膜；以其端部的至少一部分位於該第一氧化絕緣膜的該凸部上的方式形成第一氧化物半導體膜；在該第一氧化絕緣膜的該凸部、該第二氧化絕緣膜及該第一氧化物半導體膜上形成絕緣膜；進行加熱處理來形成第二氧化物半導體膜；在該絕緣膜上形成閘電極；蝕刻該絕緣膜的一部分來使該第二氧化物半導體膜的一部分露出，並形成閘極絕緣膜；以及在該第二氧化物半導體膜的露出部分上形成一對電極，其中，在使氫從該第二氧化物半導體膜中脫離並使氧從該第一氧化絕緣膜擴散到該第二氧化物半導體膜中的溫度下進行該加熱處理。
  16. 根據申請專利範圍第15項之半導體裝置的製造方 法，其中形成該第一氧化絕緣膜，以使其包含超過該第一氧化絕緣膜的化學計量比的氧。
  17. 根據申請專利範圍第15項之半導體裝置的製造方法，其中在150℃以上且低於在其上形成該第一氧化絕緣膜及該第二氧化絕緣膜的基板的應變點的溫度下進行該加熱處理。
  18. 根據申請專利範圍第15項之半導體裝置的製造方法，其中在形成該第二氧化絕緣膜之後且形成該第一氧化物半導體膜之前，對該第一氧化絕緣膜的該凸部及該第二氧化絕緣膜進行平坦化處理。
  19. 根據申請專利範圍第15項之半導體裝置的製造方法，其中在該閘極絕緣膜上形成該閘電極之後且形成該第二氧化物半導體膜的露出部分上的該一對電極之前，對該第二氧化物半導體膜添加摻雜劑，來形成與該閘電極重疊的第一區域及夾有該第一區域的一對第二區域。
  20. 根據申請專利範圍第19項之半導體裝置的製造方法，其中該摻雜劑為硼、氮、磷及砷中的至少一種。
  21. 根據申請專利範圍第19項之半導體裝置的製造方法，其中該摻雜劑為氦、氖、氬、氪及氙中的至少一種。
  22. 根據申請專利範圍第15項之半導體裝置的製造方法，其中該第一氧化物半導體膜及該第二氧化物半導體膜都包含In、Ga、Sn及Zn中的至少一種元素。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655340B (zh) 2009-12-18 2020-01-21 株式会社半导体能源研究所 半导体装置
US8541781B2 (en) * 2011-03-10 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9012905B2 (en) * 2011-04-08 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor comprising oxide semiconductor and method for manufacturing the same
US10079053B2 (en) 2011-04-22 2018-09-18 Semiconductor Energy Laboratory Co., Ltd. Memory element and memory device
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
US8804405B2 (en) * 2011-06-16 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device
JP5912394B2 (ja) * 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8956912B2 (en) * 2012-01-26 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9419146B2 (en) 2012-01-26 2016-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9349849B2 (en) 2012-03-28 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
TWI467301B (zh) * 2012-10-24 2015-01-01 Au Optronics Corp 顯示面板
US9276125B2 (en) * 2013-03-01 2016-03-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
CN105144383B (zh) * 2013-03-21 2019-11-19 汉阳大学校产学协力团 具有双向开关特性的双端子开关元件和电阻存储交叉点阵列
JP6559444B2 (ja) 2014-03-14 2019-08-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP6683503B2 (ja) * 2015-03-03 2020-04-22 株式会社半導体エネルギー研究所 半導体装置
JP6751613B2 (ja) * 2016-07-15 2020-09-09 株式会社ジャパンディスプレイ 表示装置
JP6960807B2 (ja) * 2017-08-31 2021-11-05 株式会社ジャパンディスプレイ 表示装置及びその製造方法
US10707296B2 (en) 2018-10-10 2020-07-07 Texas Instruments Incorporated LOCOS with sidewall spacer for different capacitance density capacitors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020019114A1 (en) * 2000-03-01 2002-02-14 Trivedi Jigish D. Methods of forming integrated circuitry.
US20030162358A1 (en) * 2002-02-26 2003-08-28 International Business Machines Corporation Method of forming a fully-depleted soi (silicon-on-insulator) mosfet having a thinned channel region
US20090001387A1 (en) * 2007-06-29 2009-01-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Family Cites Families (121)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
US5441899A (en) * 1992-02-18 1995-08-15 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing substrate having semiconductor on insulator
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2001156297A (ja) * 2000-09-29 2001-06-08 Semiconductor Energy Lab Co Ltd 電気光学装置及び薄膜トランジスタ
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4322453B2 (ja) * 2001-09-27 2009-09-02 株式会社東芝 半導体装置およびその製造方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
KR100414735B1 (ko) * 2001-12-10 2004-01-13 주식회사 하이닉스반도체 반도체소자 및 그 형성 방법
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP2003282879A (ja) * 2002-03-22 2003-10-03 Sony Corp 半導体装置の製造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4004448B2 (ja) * 2003-09-24 2007-11-07 富士通株式会社 半導体装置およびその製造方法
KR100539243B1 (ko) * 2003-10-04 2005-12-27 삼성전자주식회사 부분 에스오아이 기판에 구현된 에스램 소자
JP2005116977A (ja) * 2003-10-10 2005-04-28 Sharp Corp 薄膜トランジスタおよびその製造方法
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7358586B2 (en) * 2004-09-28 2008-04-15 International Business Machines Corporation Silicon-on-insulator wafer having reentrant shape dielectric trenches
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
AU2005302962B2 (en) 2004-11-10 2009-05-07 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
CA2585071A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI445178B (zh) 2005-01-28 2014-07-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP2007115735A (ja) * 2005-10-18 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
WO2008053042A1 (en) * 2006-11-02 2008-05-08 Interuniversitair Microelektronica Centrum Removal of impurities from semiconductor device layers
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
JP5350655B2 (ja) * 2007-04-27 2013-11-27 株式会社半導体エネルギー研究所 半導体装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
JP5291928B2 (ja) * 2007-12-26 2013-09-18 株式会社日立製作所 酸化物半導体装置およびその製造方法
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
TWI424506B (zh) * 2008-08-08 2014-01-21 Semiconductor Energy Lab 半導體裝置的製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
TWI634642B (zh) * 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
US8124470B1 (en) * 2010-09-29 2012-02-28 International Business Machines Corporation Strained thin body semiconductor-on-insulator substrate and device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020019114A1 (en) * 2000-03-01 2002-02-14 Trivedi Jigish D. Methods of forming integrated circuitry.
US20030162358A1 (en) * 2002-02-26 2003-08-28 International Business Machines Corporation Method of forming a fully-depleted soi (silicon-on-insulator) mosfet having a thinned channel region
US20090001387A1 (en) * 2007-06-29 2009-01-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device

Also Published As

Publication number Publication date
KR101963654B1 (ko) 2019-03-29
KR20120115143A (ko) 2012-10-17
US9093538B2 (en) 2015-07-28
JP2012227522A (ja) 2012-11-15
TW201244104A (en) 2012-11-01
US20120256177A1 (en) 2012-10-11
JP5886676B2 (ja) 2016-03-16

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