KR20120115143A - 반도체 장치 및 그 제작 방법 - Google Patents

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Abstract

본 발명은 산화물 반도체를 이용하는 트랜지스터에 있어서, 전기 특성이 양호한 트랜지스터 및 그 제작 방법을 제공한다.
베이스 절연막 위에 형성되는 산화물 반도체막과, 이 산화물 반도체막과 게이트 절연막을 통해서 중첩하는 게이트 전극과 산화물 반도체막에 접하는 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극을 구비하는 트랜지스터를 가지고, 베이스 절연막은 산화물 반도체막과 일부 접하는 제 1 산화 절연막과 이 제 1 산화 절연막의 주위에 형성되는 제 2 산화 절연막을 가지고, 트랜지스터의 채널 폭 방향과 교차하는 산화물 반도체막의 단부는 제 1 산화 절연막 위에 위치한다.

Description

반도체 장치 및 그 제작 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 트랜지스터 등의 반도체 소자를 포함하는 회로를 가진 반도체 장치 및 그 제작 방법에 관한 것이다. 예를 들어, 전원 회로에 탑재되는 파워 디바이스, 메모리, 사이리스터, 컨버터, 이미지 센서 등을 포함하는 반도체 집적 회로, 액정 표시 패널로 대표되는 전기 광학 장치, 발광 소자를 가지는 발광 표시 장치 등을 부품으로서 탑재한 전자기기에 관한 것이다.
또한, 본 명세서에 있어 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키고, 전기 광학 장치, 발광 표시 장치, 반도체 회로 및 전자기기는 모두 반도체 장치이다.
액정 표시 장치로 대표되는 바와 같이, 유리 기판 등에 형성되는 트랜지스터는 아몰퍼스(amorphous) 실리콘, 다결정 실리콘 등에 의해 구성된다. 아몰퍼스 실리콘을 이용한 트랜지스터는 전계 효과 이동도가 낮지만 유리 기판의 대면적화에 대응할 수 있다. 또한, 다결정 실리콘을 이용한 트랜지스터의 전계 효과 이동도는 높지만 유리 기판의 대면적화에는 적합하지 않다는 결점을 가진다.
실리콘을 이용한 트랜지스터에 대해서, 산화물 반도체를 이용하여 트랜지스터를 제작하고, 전자 디바이스나 광 디바이스에 응용하는 기술이 주목받고 있다. 예를 들어, 산화물 반도체로서 산화 아연, In-Ga-Zn-O계 산화물을 이용하여 트랜지스터를 제작하고, 표시 장치의 화소 스위칭 소자 등에 이용하는 기술이 특허문헌 1 및 특허문헌 2에 개시되어 있다.
그런데, 특히 산화물 반도체에 있어서는 수소가 캐리어의 공급원이 되는 것이 지적된다. 그 때문에, 산화물 반도체의 형성 시에 수소가 혼입되지 않도록 조치를 강구하는 것이 요구된다. 또한, 산화물 반도체뿐만 아니라, 산화물 반도체에 접하는 게이트 절연막의 수소를 저감함으로써, 스레숄드 전압의 변동을 저감시킨다(특허문헌 3 참조).
일본국 특개 2007-123861호 공보 일본국 특개 2007-96055호 공보 일본국 특개 2009-224479호 공보
그렇지만, 산화물 반도체를 이용한 트랜지스터에 있어서, 산화물 반도체를 소망의 형상으로 에칭하기 위한 에칭 처리, 산화물 반도체 측면의 감압 분위기에 있어서의 폭로 등에 의하여, 산화물 반도체의 측면으로부터 산화물 반도체 내의 산소가 이탈하게 되어 산소 결손이 형성되게 된다. 산화물 반도체에 있어서, 산소 결손이 형성된 영역은 산소 결손이 캐리어의 공급원이 되기 때문에 트랜지스터의 전기 특성에 영향을 준다. 특히, 산소 결손이 형성된 영역이 소스 및 드레인의 사이에 있으면, 이 영역이 의도하지 않은 캐리어의 이동 경로, 즉 기생 채널이 되어서, 트랜지스터의 소스 및 드레인 사이에서 리크 전류가 높아지는 문제가 있다.
여기서, 본 발명의 일양태는 산화물 반도체를 이용하는 트랜지스터에 있어서, 전기 특성이 양호한 트랜지스터 및 그 제작 방법을 제공하는 것을 하나의 과제로 한다.
본 발명의 일양태는 베이스 절연막 위에 형성되는 산화물 반도체막과, 이 산화물 반도체막과 게이트 절연막을 통해서 중첩하는 게이트 전극과 산화물 반도체막에 접하며 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극을 구비하는 트랜지스터를 가지고, 베이스 절연막은 산화물 반도체막과 일부 접하는 제 1 산화 절연막과, 이 제 1 산화 절연막 주위에 형성되는 제 2 산화 절연막을 가지고, 트랜지스터의 채널 폭 방향과 교차하는 산화물 반도체막의 단부는 제 1 산화 절연막 위에 위치하는 것을 특징으로 하는 반도체 장치이다. 즉, 산화물 반도체막에 접하는 면에 있어서 제 1 산화 절연막 및 제 2 산화 절연막의 경계는 산화물 반도체막의 측면보다 외측에 위치하는 것을 특징으로 하는 반도체 장치이다.
또한, 산화물 반도체막은 게이트 전극과 중첩하는 제 1 영역과, 제 1 영역을 사이에 두고 도펀트(dopant)를 포함하는 한 쌍의 제 2 영역을 가져도 좋다. 제 1 영역은 채널 영역으로서 기능하고, 한 쌍의 제 2 영역은 일부가 전계 완화 영역으로서 기능하고, 다른 부분은 소스 영역 및 드레인 영역으로서 기능한다.
또한, 본 발명의 일양태는 제 1 산화 절연막과, 이 제 1 산화 절연막의 주위에 형성되는 제 2 산화 절연막을 형성하고, 단부의 적어도 일부가 제 1 산화 절연막 위에 위치하도록 제 1 산화물 반도체막을 형성하고, 제 1 산화 절연막, 제 2 산화 절연막 및 제 1 산화물 반도체막 위에 절연막을 형성한 후, 가열 처리를 행하여 제 2 산화물 반도체막을 형성하고, 절연막 위에 게이트 전극을 형성한 후, 절연막의 일부를 에칭하고, 제 2 산화물 반도체막의 일부를 노출함과 동시에 게이트 절연막을 형성하고, 노출된 제 2 산화물 반도체막에 접하는 한 쌍의 전극을 형성하고, 트랜지스터를 제작하는 것을 특징으로 하는 반도체 장치의 제작 방법이다. 또한, 트랜지스터의 채널 폭 방향과 교차하는 단부가 제 1 산화 절연막 위에 위치하도록, 제 1 산화물 반도체막을 형성한다. 즉, 산화물 반도체막에 접하는 면에서 제 1 산화 절연막 및 제 2 산화 절연막의 경계가 제 1 산화물 반도체막의 측면보다 외측에 위치하도록 제 1 산화물 반도체막을 형성한다.
가열에 의해 산소의 일부가 이탈하는 산화 절연막으로 제 1 산화 절연막을 형성하고, 외부로의 산소 확산을 막는 산화 절연막으로 제 2 산화 절연막을 형성한다. 또한, 트랜지스터의 채널 길이 방향과 교차하는 제 1 산화물 반도체막의 단부는 제 1 산화 절연막 위에 위치하여도 좋다. 또는 트랜지스터의 채널 길이 방향과 교차하는 제 1 산화물 반도체막의 단부는 제 2 산화 절연막 위에 위치하여도 좋다.
또한, 산화물 반도체막, 제 1 산화물 반도체막 및 제 2 산화물 반도체막은 In, Ga, Sn 및 Zn에서 선택된 일종 이상의 원소를 포함한다.
제 1 산화물 반도체막 위에 절연막을 형성한 후, 가열 처리를 행함으로써, 제 1 산화 절연막으로부터 이탈하는 산소를 트랜지스터의 채널 폭 방향과 교차하는 산화물 반도체막의 측면으로 확산시킬 수 있다. 또한, 제 1 산화 절연막은 제 1 산화물 반도체막과 접하는 측에서, 외부로의 산소 확산을 막는 산화 절연막으로 형성되는 제 2 산화 절연막으로 주위가 둘러싸여 있기 때문에, 가열에 의해서 제 1 산화 절연막으로부터 이탈하는 산소를, 제 1 산화물 반도체막과, 제 1 산화 절연막 및 제 1 산화물 반도체막의 계면 근방에 효율적으로 확산시킬 수 있다. 상기의 결과, 제　1 산화물 반도체막의 측면에서 기생 채널의 형성을 저감함과 동시에, 산소 결손이 적은 제 1 산화물 반도체막을 형성할 수 있다.
본 발명의 일양태에 의해서, 산화물 반도체막의 산소 결손을 저감시킬 수 있다. 이 결과, 트랜지스터의 스레숄드 전압의 마이너스 시프트를 저감함과 동시에, 트랜지스터의 소스 및 드레인에 있어서의 리크 전류를 저감시키는 것이 가능하고, 트랜지스터의 전기 특성을 향상시킬 수 있다.
도 1은 본 발명의 일양태에 관한 반도체 장치를 설명한 상면도 및 단면도이다.
도 2는 본 발명의 일양태에 관한 반도체 장치의 제작 방법을 설명한 단면도이다.
도 3은 본 발명의 일양태에 관한 반도체 장치의 제작 방법을 설명한 단면도이다.
도 4는 본 발명의 일양태에 관한 반도체 장치의 제작 방법을 설명한 단면도이다.
도 5는 본 발명의 일양태에 관한 반도체 장치를 설명한 상면도 및 단면도이다.
도 6은 본 발명의 일양태에 관한 반도체 장치를 설명한 상면도 및 단면도이다.
도 7은 본 발명의 일양태에 관한 반도체 장치를 설명한 단면도, 평면도 및 회로도이다.
도 8은 본 발명의 일양태에 관한 반도체 장치를 설명한 회로도이다.
도 9는 본 발명의 일양태에 관한 반도체 장치를 설명한 회로도이다.
도 10은 본 발명의 일양태에 관한 반도체 장치를 설명한 도면이다.
도 11은 본 발명의 일양태를 나타낸 액티브 매트릭스형 표시장치를 설명한 도면 및 회로도이다.
도 12은 본 발명의 일양태를 나타낸 전자기기의 외관도이다.
본 발명의 실시형태에 대해서, 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세한 사항을 여러가지로 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타낸 실시형태의 기재 내용에 한정되어 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 동일한 기능을 가지는 부분에는 동일한 부호를 상이한 도면 사이에서 공통으로 이용하고, 그 반복의 설명은 생략한다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 막의 두께, 또는 영역은 명료화를 위해서 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일로 한정되지 않는다.
또한, 본 명세서에서 이용하는 제 1, 제 2, 제 3 등의 용어는 구성요소의 혼동을 피하기 위해서 교부한 것이며, 수적으로 한정하는 것은 아니다. 그 때문에, 예를 들어, 「제 1의」를 「제 2의」 또는 「제 3의」 등과 적절히 치환하여 설명할 수 있다.
(실시형태 1)
본 실시형태에서는 리크 전류의 저감이 가능한 트랜지스터의 구조 및 제작 방법에 대해서, 도 1 내지 도 4를 이용하여 설명한다.
도 1은 본 실시형태에 나타낸 트랜지스터의 상면도 및 단면도이다. 도 1(A)는 본 실시형태에 나타낸 트랜지스터의 상면도이고, 도 1(B)는 도 1(A)의 일점 쇄선 A-B에 대응하는 단면도이고, 도 1(C)는 도 1(A)의 일점 쇄선 C-D에 대응하는 단면도이다. 또한, 도 1(A)에서는 명료화를 위해서, 트랜지스터의 구성요소의 일부(예를 들어, 게이트 절연막(59), 사이드 월 절연막(65), 절연막(71), 절연막(73) 등)를 생략한다.
도 1(A) 내지 도(C)에 나타낸 트랜지스터는 기판(51) 위에 형성되는 제 1 산화 절연막(53)과, 제 1 산화 절연막(53)의 주변에 형성되는 제 2 산화 절연막(55)과, 제 1 산화 절연막(53) 및 제 2 산화 절연막(55) 위에 형성되는 산화물 반도체막(63)과, 산화물 반도체막(63)에 접하는 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(67, 69)과, 산화물 반도체막(63)의 적어도 일부와 접하는 게이트 절연막(59)과, 게이트 절연막(59) 위이고, 또한, 산화물 반도체막(63)과 중첩하는 게이트 전극(61)을 가진다. 또한, 게이트 전극(61)의 측면에 접하는 사이드 월 절연막(65)을 가져도 좋다. 또한, 산화물 반도체막(63)은 게이트 전극(61)과 중첩하는 제 1 영역(63a)과, 제 1 영역(63a)을 사이에 두고 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)을 가진다. 또한, 산화물 반도체막(63)에 있어서, 제 1 영역(63a)은 채널 영역으로서 기능하고, 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)에 있어서, 사이드 월 절연막(65)과 중첩하는 영역은 전계 완화 영역으로서 기능하고, 한 쌍의 전극(67, 69)과 접하는 영역은 소스 영역 및 드레인 영역으로서 기능한다. 또한, 제 1 산화 절연막(53), 제 2 산화 절연막(55), 게이트 전극(61), 사이드 월 절연막(65) 및 한 쌍의 전극(67, 69)을 덮은 절연막(71)과 절연막(71)을 덮은 절연막(73)을 가져도 좋다.
본 실시형태에 있어서, 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)은 산화물 반도체막(63)의 베이스 절연막으로서 기능한다. 또한, 도 1(B)에 나타낸 바와 같이, 트랜지스터의 채널 폭 방향과 교차하는 산화물 반도체막(63)의 단부는 제 1 산화 절연막(53) 위에 위치하는 것을 특징으로 한다. 즉, 산화물 반도체막(63)에 접하는 면에서 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)의 경계가 산화물 반도체막(63)의 측면보다 외측에 위치하는 것을 특징으로 한다. 또한, 트랜지스터의 채널 폭 방향이란, 한 쌍의 전극(67, 69)이 대향하는 변과 평행한 방향이다. 또한, 본 명세서에서 단부란, 적어도 측면을 포함하는 영역이며, 측면과 해당 측면에 접하는 면의 일부를 포함하여도 좋다.
또한, 도 1(C)에 나타낸 바와 같이, 트랜지스터의 채널 길이 방향과 교차하는 산화물 반도체막(63)의 단부는 제 2 산화 절연막(55) 위에 위치한다. 즉, 산화물 반도체막(63)에 접하는 면에서 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)의 경계가 산화물 반도체막(63)의 측면보다 안쪽에 위치한다. 또한, 트랜지스터의 채널 길이 방향이란, 한 쌍의 전극(67, 69)이 대향하는 변과 수직인 방향이다.
기판(51)의 재질 등에 큰 제한은 없지만, 적어도, 후의 열처리에 견딜 수 있을 정도의 내열성을 가지고 있을 필요가 있다. 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 기판(51)으로서 이용하여도 좋다. 또한, 실리콘이나 탄화 실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용하는 것도 가능하고, 이러한 기판 위에 반도체 소자가 형성된 것을 기판(51)으로서 이용하여도 좋다.
또한, 기판(51)으로서 가요성 기판을 이용하여도 좋다. 기판(51)과 제 1 산화 절연막(53) 사이에 박리층을 형성하여도 좋다. 박리층은 그 위에 반도체 장치를 일부 혹은 전부 완성시킨 후, 기판(51)에서 분리하고, 다른 기판으로 옮기는데 이용할 수 있다. 이때, 반도체 장치는 내열성이 떨어지는 기판이나 가요성 기판으로도 옮길 수 있다.
제 1 산화 절연막(53)은 가열에 의해 산소의 일부가 이탈하는 산화 절연막을 이용하여 형성한다. 가열에 의하여 산소의 일부가 이탈하는 산화 절연막으로서는 화학량론비를 충족시키는 산소보다 많은 산소를 포함하는 산화 절연막을 이용하는 것이 바람직하다. 가열에 의하여 산소의 일부가 이탈하는 산화 절연막은 가열에 의하여 산화물 반도체막에 산소를 확산시킬 수 있다. 제 1 산화 절연막(53)의 대표예로서는 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 산화 갈륨, 산화 하프늄, 산화 이트륨 등이 있다.
제 1 산화 절연막(53)은 50 nm 이상, 바람직하게는 200 nm 이상 500 nm 이하로 한다. 제 1 산화 절연막(53)을 두껍게 함으로써, 제 1 산화 절연막(53)의 산소 이탈량을 증가시킬 수 있음과 동시에, 제 1 산화 절연막(53) 및 후에 형성되는 산화물 반도체막과의 계면에서의 계면 준위를 저감시키는 것이 가능하다.
여기서, 「가열에 의해 산소의 일부가 이탈한다」란, TDS(Thermal Desorption Spectroscopy: 승온 이탈 가스 분광법) 분석에서, 산소 원자로 환산한 산소의 이탈량이 1.0×1018atoms/cm3 이상, 바람직하게는 3.0×1020atoms/cm3 이상인 것을 말한다.
여기서, TDS 분석에서, 산소 원자로 환산에 의한 산소의 이탈량의 측정 방법에 대해서 이하에 설명한다.
TDS 분석했을 때의 기체의 이탈량은 스펙트럼의 적분값에 비례한다. 이 때문에, 절연막 스펙트럼의 적분값과, 표준 시료의 기준값에 대한 비(比)에 의하여, 기체의 이탈량을 계산할 수 있다. 표준 시료의 기준값이란, 소정의 원자를 포함하는 시료의 스펙트럼의 적분값에 대한 원자 밀도의 비율이다.
예를 들어, 표준 시료인 소정 밀도의 수소를 포함하는 실리콘 웨이퍼(silicon wafer)의 TDS 분석 결과 및 절연막의 TDS 분석 결과로부터, 절연막의 산소 분자의 이탈량(NO2)은 수식 1로 구할 수 있다. 여기서, TDS 분석으로 얻어지는 질량수 32로 검출되는 스펙트럼의 전부가 산소 분자 유래로 가정한다. 질량수 32의 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 하여 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 포함하는 산소 분자에 대해서도, 자연계에서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
NO2=NH2/SH2×SO2× α (수식 1)
NH2는 표준 시료로부터 이탈한 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석했을 때의 스펙트럼의 적분값이다. 여기서, 표준 시료의 기준값를 NH2/SH2로 한다. SO2는 절연막을 TDS 분석했을 때의 스펙트럼의 적분값이다. α는 TDS 분석에 있어서의 스펙트럼 강도에 영향을 주는 계수이다. 수식 1의 상세한 사항에 관해서는 일본국 특개평 6-275697 공보를 참조한다. 또한, 상기 절연막의 산소 이탈량은 전자 과학 주식회사(ESCO Ltd.,) 제작의 승온 이탈 분석 장치 EMD-WA1000S/W를 이용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 포함하는 실리콘 웨이퍼를 이용하여 측정한다.
또한, TDS 분석에 있어서 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기의 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 이탈량을 평가함으로써, 산소 원자의 이탈량에 대해서도 추측할 수 있다.
또한, NO2는 산소 분자의 이탈량이다. 절연막에 있어서는 산소 원자로 환산했을 때의 산소의 이탈량이 산소 분자의 이탈량의 2배가 된다.
상기 구성에 있어서, 가열에 의해서 산소 이탈되는 절연막은 산소가 과잉인 산화 실리콘(SiOX(X＞2))이어도 좋다. 산소가 과잉인 산화 실리콘(SiOX(X＞2))이란, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당 포함하는 것이다. 단위 체적 평균의 실리콘 원자수 및 산소 원자수는 러더퍼드 후방 산란법에 의하여 측정한 값이다.
제 2 산화 절연막(55)은 외부로의 산소 확산을 막는 산화 절연막으로 형성한다. 제 1 산화 절연막(53)의 주위에 외부로의 산소 확산을 막는 산화 절연막을 형성함으로써, 가열에 의한 제 1 산화 절연막으로부터의 산소 이탈을 제어하는 것이 가능하고, 선택적으로 산화물 반도체막(63)에 산소를 확산시킬 수 있다. 제 2 산화 절연막(55)의 대표예로서는 산화 알루미늄, 산화 질화 알루미늄 등이 있다. 또한, 산화 알루미늄은 화학량론비를 충족시키는 산소를 포함하는 산화 알루미늄, 또는 화학량론비를 충족시키는 산소보다도 많은 산소를 포함하는 산화 알루미늄(AlOx, x는 3/2 이상)으로 하는 것이 바람직하다. 또한, 산화 질화 알루미늄은 화학량론비를 충족시키는 산소를 포함하는 산화 알루미늄의 산소 일부가 질소로 치환된다.
제 1 산화 절연막(53)으로부터 산화물 반도체막(63)에 산소가 공급됨으로써, 제 1 산화 절연막(53) 및 산화물 반도체막(63)의 계면 준위를 저감시킬 수 있다. 이 결과, 트랜지스터의 동작 등에 기인해서 생길 수 있는 전하 등이, 상기 제 1 산화 절연막(53) 및 산화물 반도체막(63)의 계면에 포획되는 것을 억제할 수 있고, 스레숄드 전압의 마이너스 시프트가 저감되어 전기 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
또한, 산화물 반도체막(63)의 산소 결손에 기인해서 전하가 생기는 경우가 있다. 일반적으로, 산화물 반도체막의 산소 결손은 일부가 도너가 되어 캐리어인 전자를 발생시킨다. 이 결과, 트랜지스터의 스레숄드 전압이 마이너스 방향으로 시프트하게 된다. 이 경향은 백 채널 측에서 생기는 산소 결손에 있어서 현저하다. 또한, 본 명세서에 있어서의 백 채널이란, 도 1(B)에 나타낸 산화물 반도체막(63)의 제 1 영역(63a)에 있어 제 1 산화 절연막(53)과의 계면 근방을 가리킨다. 제 1 산화 절연막(53)으로부터 산화물 반도체막(63)에 산소가 충분히 공급되는 것으로 인하여, 스레숄드 전압이 마이너스 방향으로 시프트하는 요인인, 산화물 반도체막(63)의 산소 결손을 보상할 수 있다.
즉, 산화물 반도체막(63)에 산소 결손이 생기면, 제 1 산화 절연막(53)과 산화물 반도체막(63)의 계면에 있어서 전하가 포획되고, 이 전하가 트랜지스터의 전기 특성에 영향을 주게 되는 바, 제 1 산화 절연막(53)에 가열에 의하여 산소 이탈되는 절연막을 형성함으로써, 산화물 반도체막(63) 및 제 1 산화 절연막(53)의 계면 준위 및 산화물 반도체막(63)의 산소 결손이 저감하여, 산화물 반도체막(63) 및 제 1 산화 절연막(53)의 계면에 있어서의 전하 포획의 영향을 작게 할 수 있다.
또한, 제 1 산화 절연막(53)은 산화물 반도체막(63)과 접하는 측에 있어서, 외부로의 산소 확산을 막는 산화 절연막으로 형성되는 제 2 산화 절연막(55)으로 주위가 둘러싸여 있다. 이 때문에, 가열에 의해서 제 1 산화 절연막(53)으로부터 이탈하는 산소를 산화물 반도체막(63)에 효율적으로 확산시킬 수 있다.
또한, 도 1(B)에 나타낸 바와 같이, 트랜지스터의 채널 폭 방향과 교차하는 산화물 반도체막(63)의 단부가 제 1 산화 절연막(53) 위에 위치하고, 산화물 반도체막(63)에 접하는 면에서 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)의 경계가, 산화물 반도체막(63)의 측면의 외측에 위치한다. 이 때문에, 제 1 산화 절연막(53)에 포함되는 산소는 가열에 의해서 선택적으로 산화물 반도체막(63)으로 확산함과 동시에, 제 1 산화 절연막(53)에 있어서 산화물 반도체막(63)에 덮이지 않은 영역에서는 산소가 제 1 산화 절연막(53)의 윗쪽으로 확산한다. 이 산소의 일부가 산화물 반도체막(63)의 측면에도 확산하기 때문에, 산화물 반도체막(63) 측면의 산소 결손을 보상하는 것이 가능하고, 기생 채널의 발생을 저감할 수 있다. 이 결과, 트랜지스터의 리크 전류를 저감할 수 있다.
산화물 반도체막(63)으로서는 적어도, In, Ga, Sn 및 Zn에서 선택된 일종 이상의 원소를 포함하는 산화물 반도체막이다. 대표적으로는, 사원계 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물이나, 삼원계 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물이나, 이원계 금속 산화물인 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물이나, 일원계 금속 산화물인 ZnO, SnO, InO등을 이용할 수 있다. 또한, 상기 산화물 반도체에 산화 실리콘을 포함하여도 좋다. 여기서, 예를 들어, In-Ga-Zn-O계 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 가지는 산화물이라고 하는 의미이며, 그 조성비는 특별히 묻지 않는다. 또한, 인듐과 갈륨과 아연 이외의 원소를 포함하여도 좋다. 이 때, 상기 산화물 반도체막에 있어서는 화학량론비에 대하여, 산소 과잉이면 바람직하다. 산소 과잉으로 함으로써 산화물 반도체막의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.
산화물 반도체막으로서 In-Zn-O계 금속 산화물의 재료를 이용하는 경우, 원자수비로, In/Zn=0.5 ~ 50, 바람직하게는 In/Zn=1 ~ 20, 더욱 바람직하게는 In/Zn=1.5 ~ 15로 한다. In와 Zn의 원자수비를 바람직한 상기 범위로 함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다. 여기서, 화합물의 원자수비가 In：Zn：O=X：Y：Z 때, Z＞1.5X＋Y로 한다.
또한, 산화물 반도체막(63)에 형성하는 것이 가능한 금속 산화물은 에너지 갭이 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상이다. 이와 같이, 에너지 갭이 넓은 산화물 반도체를 이용함으로써, 트랜지스터의 오프 전류를 저감할 수 있다.
또한, 산화물 반도체막(63)은 비정질 구조이어도 좋다.
또한, 산화물 반도체막(63)으로서 결정화한 부분을 가지는 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor라고도 한다.) 막을 이용하여도 좋다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상(非晶質相)에 결정부 및 비정질부를 가지는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 이 결정부는 한 변이 100 nm 미만의 입방체 내에 들어가는 크기인 것이 많다. 또한, 투과형 전자현미경(TEM：Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의한 CAAC-OS막에는 입계(그레인 바운더리라고도 한다)는 확인할 수 없다. 그 때문에, CAAC-OS막은 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한, ab면에 수직인 방향에서 보아 삼각 형상 또는 육각 형상의 원자 배열을 가지고, c축에 수직인 방향에서 보아 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열한다. 또한, 상이한 결정부 사이에서, 각각 a축 및 b축의 방향이 상이하여도 좋다. 본 명세서에 있어서, 단지 수직이라고 기재하는 경우, 85˚ 이상 95˚ 이하의 범위도 포함되는 것으로 한다. 또한, 단지 평행이라고 기재하는 경우, -5˚ 이상 5˚ 이하의 범위도 포함되는 것으로 한다. 또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS막에서, 결정부의 분포가 한결같지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에 있어서, 산화물 반도체막의 표면측으로부터 결정 성장시키는 경우, 피형성면의 근방에 대해 표면의 근방에서는 결정부가 차지하는 비율이 높아지는 일이 있다. 또한, CAAC-OS막에 불순물(impurity)을 첨가함으로써, 이 불순물 첨가 영역에서 결정부가 비정질화하기도 한다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 일이 있다. 또한, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 결정부는 성막함으로써, 또는 성막 후에 가열 처리 등의 결정화 처리를 행함으로써 형성된다.
CAAC-OS막을 이용한 트랜지스터는 가시광이나 자외광의 조사에 의한 전기 특성의 변동을 저감하는 것이 가능하다. 따라서, 이 트랜지스터는 신뢰성이 높다.
산화물 반도체막(63)의 두께는 1 nm 이상 50 nm 이하, 더욱 바람직하게는 1 nm 이상 30 nm 이하, 더욱 바람직하게는 1 nm 이상 10 nm 이하, 더욱 바람직하게는 3 nm 이상 7 nm 이하로 하는 것이 바람직하다. 산화물 반도체막(63)의 두께를 상기 두께로 함으로써, 트랜지스터의 단채널 효과를 억제할 수 있다.
산화물 반도체막(63)에 있어서, 알칼리 금속 또는 알칼리토 금속의 농도는 1×1018atoms/cm3 이하, 더욱 바람직하게는 2×1016atoms/cm3 이하인 것이 바람직하다. 알칼리 금속 및 알칼리토 금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류의 상승의 원인이 되기 때문이다.
산화물 반도체막(63)의 제 1 영역(63a)에는 5×1018atoms/cm3 이하의 질소가 포함되어도 좋다.
산화물 반도체막(63)의 제 1 영역(63a)은 수소 농도를 5×1018atoms/cm3 미만, 바람직하게는 1×1018atoms/cm3 이하, 보다 바람직하게는 5×1017atoms/cm3 이하, 더욱 바람직하게는 1×1016atoms/cm3 이하로 하는 것이 바람직하다. 산화물 반도체 및 수소의 결합에 의하여, 수소의 일부가 도너가 되어 캐리어인 전자가 생기게 된다. 이것들로 인하여, 산화물 반도체막(63)의 제 1 영역(63a) 안의 수소 농도를 저감함으로써, 스레숄드 전압의 마이너스 시프트를 저감할 수 있다.
도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)은 도펀트로서 붕소, 질소, 인 및 비소 중 적어도 하나 이상이 포함된다. 또는 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 적어도 하나 이상이 포함된다. 또한, 도펀트로서 붕소, 질소, 인 및 비소 중 하나 이상과 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 하나 이상이 적당히 조합되어 포함되어도 좋다.
도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)에 포함되는 도펀트의 농도는 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이상 5×1019atoms/cm3 미만으로 한다.
도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)은 도펀트를 포함하기 때문에, 캐리어 밀도 또는 결함을 증가시킬 수 있다. 이 때문에, 도펀트를 포함하지 않는 제 1 영역(63a)과 비교해서 도전성을 높일 수 있다. 또한, 도펀트 농도를 너무 증가시키면, 도펀트가 캐리어의 이동을 저해하게 되어, 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)의 도전성을 저하시키게 된다.
도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)은 도전율이 0.1 S/cm 이상 1000 S/cm 이하, 바람직하게는 10 S/cm 이상 1000 S/cm 이하로 하는 것이 바람직하다.
산화물 반도체막(63)에 있어서, 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)을 가짐으로써, 채널 영역으로서 기능하는 제 1 영역(63a)의 단부에 더해지는 전계를 완화시킬 수 있다. 이 때문에, 트랜지스터의 단채널 효과를 억제할 수 있다.
한 쌍의 전극(67, 69)은 도전 재료로서 알루미늄, 티탄, 크롬, 니켈, 구리, 이트륨, 지르코늄, 몰리브덴, 은, 탄탈 또는 텅스텐으로 이루어지는 단체(單體) 금속, 또는 이것을 주성분으로 하는 합금을 단층 구조 또는 적층 구조로서 이용한다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 텅스텐막 위에 티탄막을 적층하는 2층 구조, 구리-마그네슘-알루미늄 합금막 위에 구리막을 적층하는 2층 구조, 티탄막과 그 티탄막 위에 겹쳐서 알루미늄막을 적층하고, 또한, 그 위에 티탄막을 더 형성하는 3층 구조 등이 있다. 또한, 산화 인듐, 산화 주석 또는 산화 아연을 포함하는 투명 도전 재료를 이용하여도 좋다. 또한, 한 쌍의 전극(67, 69)은 배선으로서 기능시켜도 좋다.
도 1(A) 및 도 1(C)에 나타낸 바와 같이, 한 쌍의 전극(67, 69)은 산화물 반도체막(63)의 노출부 및 측면, 특히 채널 길이 방향과 평행한 측면 및 채널 폭 방향과 평행한 측면, 각각을 덮는 경우, 산화물 반도체막(63)과의 접촉 면적을 넓게 할 수 있다. 이 때문에, 산화물 반도체막(63)과 한 쌍의 전극(67, 69)과의 접촉 저항을 저감할 수 있고, 또한, 채널 폭을 넓게 할 수 있어, 트랜지스터의 온(on) 전류를 높일 수 있다.
게이트 절연막(59)은 예를 들어 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 하프늄, 산화 갈륨 또는 Ga-Zn-O계 금속 산화물 등을 이용하면 좋고, 적층 또는 단층으로 형성한다. 또한, 게이트 절연막(59)은 제 1 산화 절연막(53)에 나타낸 바와 같이, 가열에 의하여 산소가 이탈하는 산화 절연막을 이용하여도 좋다. 게이트 절연막(59)에 가열에 의하여 산소가 이탈하는 막을 이용함으로써, 산화물 반도체막(63)에 생기는 산소 결손을 수복할 수 있어, 트랜지스터의 전기 특성의 열화를 억제할 수 있다.
또한, 게이트 절연막(59)으로서 하프늄 실리케이트(HfSiOx), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz), 산화 하프늄, 산화 이트륨 등의 high-k 재료를 이용하여도 좋다. 이 high-k 재료를 이용함으로써 게이트 리크를 저감할 수 있다.
게이트 절연막(59)의 두께는 10 nm 이상 300 nm 이하, 보다 바람직하게는 5 nm 이상 50 nm 이하, 보다 바람직하게는 10 nm 이상 30 nm 이하로 하면 좋다.
게이트 전극(61)은 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐 중에서 선택된 금속 원소 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상기의 금속 원소를 조합한 합금 등을 이용해서 형성할 수 있다. 또한, 망간, 지르코늄 중 어느 하나 또는 복수로부터 선택된 금속 원소를 이용하여도 좋다. 또한, 게이트 전극(61)은 단층 구조이어도, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 티탄막을 적층하는 2층 구조, 질화 티탄막 위에 텅스텐막을 적층하는 2층 구조, 질화 탄탈막 위에 텅스텐막을 적층하는 2층 구조, 티탄막과 그 티탄막 위에 알루미늄막을 적층하고, 그 위에 티탄막을 더 형성하는 3층 구조 등이 있다. 또한, 알루미늄에 티탄, 탄탈, 텅스텐, 몰리브덴, 크롬, 네오디뮴, 스칸듐 중에서 선택된 원소의 막, 또는 복수 조합한 합금막, 또는 질화막을 이용하여도 좋다.
또한, 게이트 전극(61)은 인듐 주석 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 티탄을 포함하는 인듐 산화물, 산화 티탄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물 등의 투광성을 가지는 도전성 재료를 적용할 수도 있다. 또한, 상기 투광성을 가지는 도전성 재료와, 상기 금속 원소의 적층 구조로 할 수도 있다.
또한, 게이트 전극(61)과 게이트 절연막(59) 사이에, 게이트 절연막(59)에 접하는 재료층으로서, 질소를 포함하는 In-Ga-Zn-O막이나, 질소를 포함하는 In-Sn-O막이나, 질소를 포함하는 In-Ga-O막이나, 질소를 포함하는 In-Zn-O막이나, 질소를 포함하는 Sn-O막이나, 질소를 포함하는 In-O막이나, 금속 질화막(InN, ZnN 등)을 형성하는 것이 바람직하다. 이 막들은 5 eV, 바람직하게는 5.5 eV 이상의 일함수를 가지고, 트랜지스터의 전기 특성의 스레숄드 전압을 플러스로 할 수 있어, 소위 노멀리 오프의 스위칭 소자를 실현할 수 있다. 예를 들어, 질소를 포함하는 In-Ga-Zn-O막을 이용하는 경우, 적어도 산화물 반도체막(63)보다 높은 질소 농도, 구체적으로는 7 원자 % 이상의 질소를 포함하는 In-Ga-Zn-O막을 이용한다.
사이드 월 절연막(65)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 이용하면 좋고, 적층 또는 단층으로 형성한다. 또한, 사이드 월 절연막(65)으로서 제 1 산화 절연막(53)과 마찬가지로, 가열에 의해서 산소의 일부가 이탈하는 산화 절연막을 이용해 형성하여도 좋다.
본 실시형태에 나타낸 트랜지스터는 한 쌍의 전극(67, 69) 및 게이트 전극(61)이 중첩하지 않기 때문에, 한 쌍의 전극(67, 69) 및 게이트 전극(61) 사이에 생기는 기생 용량을 저감할 수 있다. 이 때문에, 트랜지스터의 고속 동작이 가능하다. 또한, 트랜지스터의 한 쌍의 전극(67, 69)의 단부가 사이드 월 절연막(65) 위에 위치하고, 산화물 반도체막(63)에 있어서, 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)의 노출부를 모두 덮는다. 이 때문에, 채널 길이 방향에 있어서의 전계 완화 영역의 길이는 사이드 월 절연막(65)의 길이로 제어되어 한 쌍의 전극(67, 69)을 형성하기 위한 마스크 맞춤의 정도(精度)를 완화할 수 있다. 따라서, 복수의 트랜지스터에 있어서의 편차를 저감할 수 있다.
절연막(71, 73)은 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 질화 알루미늄, 질화 산화 알루미늄, 질화 알루미늄 등을 이용하면 좋고, 적층 또는 단층으로 형성한다. 또한, 절연막(71)으로서 제 1 산화 절연막(53)과 마찬가지로, 가열에 의해서 산소의 일부가 이탈하는 산화 절연막을 이용하여 형성하여도 좋다. 또한, 절연막(73)으로서 제 2 산화 절연막(55)과 마찬가지로, 외부로의 산소 확산을 막는 산화 절연막을 이용함으로써, 절연막(71)으로부터 이탈하는 산소를 산화물 반도체막에 공급할 수 있다. 또한, 절연막(73)으로서 외부로부터의 수소 확산을 막는 산화 절연막을 이용함으로써, 외부로부터 산화물 반도체막으로의 수소의 확산을 저감하는 것이 가능하고, 산화물 반도체막의 산소 결손을 저감할 수 있다. 외부로부터의 수소의 확산을 막는 산화 절연막의 대표예로서는 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등이 있다.
또한, 본 실시형태에 있어서는 한 쌍의 전극(67, 69)의 대향 영역이 직선 모양의 트랜지스터를 이용하여 설명했지만, 한 쌍의 전극(67, 69)의 대향 영역을 적당, U자 모양, C자 모양 등으로 하여도 좋다. 이러한 구조의 트랜지스터는 채널 폭을 크게 하는 것이 가능하고, 온 전류를 높게 할 수 있다.
다음으로, 도 1에 나타낸 트랜지스터의 제작 방법에 대해서, 도 2 내지 도 4를 이용하여 설명한다. 또한, 각 도면에 있어서, (A), (C), (E), (G), (I)는 도 1(B)에 나타내는 A-B 단면도(트랜지스터의 채널 폭 방향)의 제작 공정을 설명하고, (B), (D), (F), (H), (J)는 도 1(C)에 나타낸 C-D 단면도(트랜지스터의 채널 길이 방향)의 제작 공정을 설명한다.
도 2(A), 도 2(B)에 나타낸 바와 같이, 기판(51) 위에 제 1 산화 절연막(52)을 형성한다.
제 1 산화 절연막(52)은 후에 제 1 산화 절연막(53)이 되기 때문에, 도 1에 나타낸 제 1 산화 절연막(53)에 열거하는 재료를 적절히 이용할 수 있다. 또한, 제 1 산화 절연막(52)은 스퍼터링법, CVD법 등에 의하여 형성한다. 또한, 가열에 의해 산소의 일부가 이탈하는 산화 절연막은 스퍼터링법을 이용함으로써 형성하기 쉽기 때문에 바람직하다.
가열에 의하여 산소의 일부가 이탈하는 산화 절연막을 스퍼터링법에 의해서 형성하는 경우는 성막 가스 중의 산소량이 많은 것이 바람직하고, 산소 또는 산소 및 희가스의 혼합 가스 등을 이용할 수 있다. 대표적으로는, 성막 가스 중의 산소 농도를 6% 이상 100% 이하로 하는 것이 바람직하다.
가열에 의하여 산소의 일부가 이탈하는 산화 절연막의 대표예로서 산화 실리콘막을 형성하는 경우, 석영(바람직하게는 합성 석영)을 타겟으로 이용하고, 기판 온도 30℃ 이상 450℃ 이하(바람직하게는 70℃ 이상 200℃ 이하), 기판과 타겟 사이의 거리(T-S 사이의 거리)를 20 mm 이상 400 mm 이하(바람직하게는 40 mm 이상 200 mm 이하), 압력을 0.1 Pa 이상 4 Pa 이하(바람직하게는 0.2 Pa 이상 1.2 Pa 이하), 고주파 전원을 0.5 kW 이상 12 kW 이하(바람직하게는 1 kW 이상 5 kW 이하), 성막 가스 중의 O2/(O2＋Ar) 비율을 1 % 이상 100 % 이하(바람직하게는 6 % 이상 100 % 이하)로 하고, RF 스퍼터링법에 의하여 산화 실리콘막을 형성하는 것이 바람직하다. 또한, 석영(바람직하게는 합성 석영) 타겟을 대신하여 실리콘 타겟을 이용할 수도 있다. 또한, 성막 가스로서는 산소만을 이용하여도 좋다.
또한, 제 1 산화 절연막(52)을 형성하기 전에, 가열 처리 또는 플라즈마 처리에 의해서, 기판에 포함되는 수소를 방출시키는 것이 바람직하다. 이 결과, 후의 가열 처리에 있어서, 제 1 산화 절연막, 제 2 산화 절연막 및 산화물 반도체막 안에 수소가 확산하는 것을 막을 수 있다. 또한, 가열 처리는 불활성 분위기, 감압 분위기 또는 건조 공기 분위기에서, 100℃ 이상 기판의 변형점 미만에서 행한다. 또한, 플라즈마 처리는 희가스, 산소, 질소 또는 산화 질소(아산화 질소, 일산화 질소, 이산화질소 등)를 이용한다.
다음으로, 제 1 산화 절연막(52) 위에 마스크를 형성한 후, 제 1 산화 절연막(52)의 일부를 에칭하고, 도 2(C) 및 도 2(D)에 나타낸 바와 같이, 볼록부를 가지는 제 1 산화 절연막(53)을 형성한다. 여기에서는, 후에 산화물 반도체막이 형성되는 영역 근방에 볼록부가 형성되도록, 제 1 산화 절연막(52) 위에 마스크를 배치하고, 제 1 산화 절연막(52)을 에칭한다.
제 1 산화 절연막(52)은 웨트 에칭 및 드라이 에칭 중 하나 이상을 이용해서 에칭할 수 있다.
다음으로, 도 2(E) 및 도 2(F)에 나타낸 바와 같이, 제 1 산화 절연막(53) 위에 제 2 산화 절연막(54)을 형성한다.
제 2 산화 절연막(54)은 후에 제 2 산화 절연막(55)이 되기 때문에, 도 1에 나타낸 제 2 산화 절연막(55)에 열거하는 재료를 적절히 이용할 수 있다. 또한, 스퍼터링법, CVD법 등에 의해서 형성한다. 제 2 산화 절연막(54)은 적어도 제 1 산화 절연막(52)의 에칭 깊이보다 두꺼운 막 두께로 형성하는 것이 바람직하다. 이 결과, 후의 제 1 산화 절연막 및 제 2 산화 절연막의 평탄화 공정에 있어서, 평탄성이 높은 제 1 산화 절연막 및 제 2 산화 절연막을 형성할 수 있다.
다음으로, 제 1 산화 절연막(53) 및 제 2 산화 절연막(54)을 평탄화함으로써, 도 2(G) 및 도 2(H)에 나타낸 바와 같이, 제 2 산화 절연막(55)을 형성한다. 또한, 이 평탄화 처리에 있어서, 제 1 산화 절연막(53)의 일부가 에칭되어도 좋다.
평탄화 처리 방법으로서는 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 처리를 이용하여 행하는 것이 바람직하다. 여기서, CMP 처리란 피가공물의 표면을 기준으로 하고, 그것에 따라 표면을 화학적?기계적인 복합 작용에 의하여 평탄화하는 방법이다. 일반적으로 연마 스테이지 위에 연마포를 붙여 피가공물과 연마포의 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동시키고, 슬러리 및 피가공물 표면의 사이에서의 화학 반응 및 연마포 및 피가공물의 기계적 연마의 작용에 의해서, 피가공물의 표면을 연마하는 방법이다.
CMP 처리는 1회 행하여도 좋고, 복수회 행하여도 좋다. 복수회로 나누어 CMP 처리를 행하는 경우는 높은 연마 레이트의 일차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이와 같이 연마 레이트가 다른 연마를 조합하는 것에 의해서, 제 1 산화 절연막(53) 및 제 2 산화 절연막(54)의 표면의 평탄성을 더욱 향상시킬 수 있다.
또한, 제 1 산화 절연막(53) 및 제 2 산화 절연막(54)을 평탄화시키는 처리로서는 CMP 처리 외에 드라이 에칭 처리 등을 적용하는 것도 가능하다. 에칭 가스로서는 염소, 염화 붕소, 염화 규소 또는 사염화탄소 등의 염소계 가스, 사불화 탄소, 불화 유황 또는 불화 질소 등의 불소계 가스, 산소 등을 적절히 이용할 수 있다. 예를 들어, 반응성 이온 에칭(RIE：Reactive Ion Etching)법, ICP(Inductiｖely Coupled Plasma) 에칭법, ECR(Electron Cyclotron Resonance) 에칭법, 평행 평판형(용량 결합형) 에칭법, 마그네트론 플라즈마 에칭법, 2 주파 플라즈마 에칭법 또는 헬리콘파 플라즈마 에칭법 등의 드라이 에칭법을 이용할 수 있다.
또한, 제 1 산화 절연막(53) 및 제 2 산화 절연막(54)을 평탄화시키는 처리로서는 CMP 처리 외에 플라즈마 처리 등을 적용하는 것이 가능하다. 플라즈마 처리는 진공의 체임버에 불활성 가스, 예를 들면 아르곤 가스를 도입해서, 피처리면을 음극으로 하는 전계를 가하여 행한다. 그 원리로서는 플라즈마 드라이 에칭법과 동등하지만, 불활성 가스를 이용함으로써, 통상의 스퍼터링 장치의 성막 체임버에서 처리 가능하여 간편한 방법이다. 즉, 이 플라즈마 처리는 피처리면에 불활성 가스의 이온을 조사하고, 스퍼터링 효과에 의하여 표면의 미세한 요철을 평탄화하는 처리이다. 이것으로부터 본 명세서에서는 이 플라즈마 처리를 「역 스퍼터」라고도 말한다.
이 역 스퍼터에 있어서, 플라즈마 안에는 전자와 아르곤의 양이온이 존재하고, 음극 방향으로 아르곤의 양이온이 가속된다. 가속된 아르곤의 양이온은 피처리면을 스퍼터한다. 이때, 이 피처리면의 볼록부로부터 우선적으로 스퍼터된다. 피처리면으로부터 스퍼터된 입자는 피처리면의 다른 장소에 부착한다. 이때, 이 피처리면의 오목부에 우선적으로 부착한다. 이와 같이 볼록부를 깍고, 오목부를 메꿈으로써 피처리면의 평탄성이 향상한다.
또한, 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)이 평탄하다면, 후에 형성하는 산화물 반도체막의 단절 방지가 가능하기 때문에 바람직하다.
다음으로, 도 2(I) 및 도 2(J)에 나타낸 바와 같이, 제 1 산화 절연막(53) 위에 산화물 반도체막(57)을 형성한다. 여기에서는, 도 2(I)에 나타낸 바와 같이, 산화물 반도체막(57)에 접하는 면에서 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)의 경계가, 채널 폭 방향과 교차하는 산화물 반도체막(57)의 측면의 외측이 되도록, 또한, 산화물 반도체막(57)에 접하는 면에 있어서 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)의 경계가, 도 2(J)에 나타낸 바와 같이, 트랜지스터의 채널 길이 방향과 교차하는 산화물 반도체막(57)의 측면의 내측이 되도록, 산화물 반도체막(57)을 형성한다.
산화물 반도체막(57)은 스퍼터링법, 도포법, 인쇄법, 펄스 레이저 증착법, 레이저 어블레이션법 등에 의해서 형성할 수 있다.
여기에서는, 산화물 반도체막(57)은 스퍼터링법에 의하여, 1 nm 이상 50 nm 이하, 더욱 바람직하게는 3 nm 이상 30 nm 이하의 두께로 산화물 반도체막을 형성한 후, 이 산화물 반도체막 위에 마스크를 형성하고, 산화물 반도체막의 일부를 선택적으로 에칭함으로써 형성한다.
여기서, 산화물 반도체막을 성막하는 스퍼터링 장치에 대해서, 이하에 상세를 설명한다.
산화물 반도체막을 성막하는 처리실은 리크 레이트를 1×10-10Pa?m3/초 이하로 하는 것이 바람직하고, 그것에 의해 스퍼터링법으로 성막할 때, 막 안으로의 불순물 혼입을 저감할 수 있다.
리크 레이트를 낮게 하려면, 외부 리크뿐만 아니라 내부 리크를 저감할 필요가 있다. 외부 리크란, 미소한 구멍이나 씰 불량 등에 의해서 진공계의 밖으로부터 기체가 유입하는 것이다. 내부 리크란, 진공계 내의 밸브 등의 칸막이로부터의 누출이나 내부의 부재로부터의 방출 가스에 기인한다. 리크 레이트를 1×10-10 Pa?m3/초 이하로 하기 위해서는 외부 리크 및 내부 리크의 양면에서 대책을 세울 필요가 있다.
외부 리크를 줄이려면, 처리실의 개폐 부분은 메탈 개스킷으로 씰하면 좋다. 메탈 개스킷은 불화철, 산화 알루미늄 또는 산화 크롬에 의해서 피복된 금속재료를 이용하면 바람직하다. 메탈 개스킷은 O링과 비교해서 밀착성이 높고, 외부 리크를 저감할 수 있다. 또한, 불화철, 산화 알루미늄, 산화 크롬 등의 부동태에 의해서 피복 된 금속재료를 이용함으로써, 메탈 개스킷으로부터 생기는 수소를 포함하는 방출 가스가 억제되고, 내부 리크도 저감할 수 있다.
처리실의 내벽을 구성하는 부재로서 수소를 포함하는 방출 가스가 적은 알루미늄, 크롬, 티탄, 지르코늄, 니켈 또는 바나듐을 이용한다. 또한, 상기의 재료를 철, 크롬 및 니켈 등을 포함하는 합금 재료에 피복해서 이용하여도 좋다. 철, 크롬 및 니켈 등을 포함하는 합금 재료는 강성이 있고, 열에 강하고, 또한, 가공에 적합하다. 여기서, 표면적을 작게 하기 위해서 부재의 표면 요철을 연마 등에 의해서 저감해 두면, 방출 가스를 저감할 수 있다. 또는 상기의 성막 장치의 부재를 불화철, 산화 알루미늄, 산화 크롬 등의 부동태로 피복하여도 좋다.
또한, 스퍼터 가스를 처리실에 도입하기 직전에, 스퍼터 가스의 정제기를 설치하는 것이 바람직하다. 이 때, 정제기로부터 처리실까지의 배관 길이를 5 m 이하, 바람직하게는 1 m 이하로 한다. 배관 길이를 5 m 이하 또는 1 m 이하로 함으로써, 배관으로부터의 방출 가스의 영향을 길이에 따라 저감할 수 있다.
처리실의 배기는 드라이 펌프 등의 러프 진공 펌프와 스퍼터 이온 펌프, 터보 분자 펌프 및 크라이오 펌프 등의 고진공 펌프를 적절히 조합하여 행하면 좋다. 터보 분자 펌프는 큰 사이즈의 분자의 배기가 뛰어난 한편, 수소나 물의 배기 능력이 낮다. 거기서, 물의 배기 능력이 높은 크라이오 펌프 및 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합하는 것이 유효하다.
처리실의 내측에 존재하는 흡착물은 내벽에 흡착하고 있기 때문에 처리실의 압력에 영향을 주지 않지만, 처리실을 배기했을 때의 가스 방출의 원인이 된다. 그 때문에, 리크 레이트와 배기 속도에 상관은 없지만, 배기 능력이 좋은 펌프를 이용하여, 처리실에 존재하는 흡착물을 가능한 한 이탈시켜, 미리 배기해 두는 것이 중요하다. 또한, 흡착물의 이탈을 촉진하기 위해서, 처리실을 베이킹하여도 좋다. 베이킹함으로써 흡착물의 이탈 속도를 10배 정도 높일 수 있다. 베이킹은 100℃ 이상 450℃ 이하에서 행하면 좋다. 이때, 불활성 가스를 도입하면서 흡착물의 제거를 행하면, 배기하는 것 만으로는 이탈하기 어려운 물 등의 이탈 속도를 더욱 높일 수 있다.
이와 같이, 산화물 반도체막의 성막 공정에서, 더욱 바람직하게는 산화 절연막의 성막 공정에서, 처리실의 압력, 처리실의 리크 레이트 등에 있어서, 불순물의 혼입을 최대한 억제하는 것에 의해서, 산화물 반도체막에 포함되는 수소를 포함하는 불순물의 혼입을 저감할 수 있다. 또한, 산화 절연막으로부터 산화물 반도체막으로의 수소 등의 불순물의 확산을 저감할 수 있다.
산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응해서 물이 됨과 동시에, 산소가 이탈한 격자(혹은 산소가 이탈한 부분)에는 결손이 형성되게 된다. 이 때문에, 산화물 반도체막의 성막 공정에 있어서, 수소를 포함하는 불순물을 지극히 줄임으로써, 산화물 반도체막의 결손을 저감하는 것이 가능하다. 이 때문에, 불순물을 가능한 제거하여, 고순도화시킨 산화물 반도체막을 채널 영역으로 함으로써, 트랜지스터의 신뢰성을 높일 수 있다.
스퍼터링법에 있어서, 플라즈마를 발생시키기 위한 전원 장치는 RF전원 장치, AC전원 장치, DC전원 장치 등을 적절히 이용할 수 있다.
타겟으로서는 아연을 포함하는 금속 산화물 타겟을 이용할 수 있다. 타겟으로서는 사원계 금속 산화물인 In-Sn-Ga-Zn-O계 금속 산화물이나, 삼원계 금속 산화물인 In-Ga-Zn-O계 금속 산화물, In-Sn-Zn-O계 금속 산화물, In-Al-Zn-O계 금속 산화물, Sn-Ga-Zn-O계 금속 산화물, Al-Ga-Zn-O계 금속 산화물, Sn-Al-Zn-O계 금속 산화물이나, 이원계 금속 산화물인 In-Zn-O계 금속 산화물, Sn-Zn-O계 금속 산화물이나, 일원계 금속 산화물인 ZnO계 금속 산화물, SnO계 금속 산화물 등의 타겟을 이용할 수 있다.
타겟의 일례로서 In, Ga 및 Zn를 포함하는 금속 산화물 타겟을 In2O3：Ga2O3：ZnO=1：1：1［mol 수비］의 조성비로 한다. 또한, In2O3：Ga2O3：ZnO=1：1：2［mol 수비］의 조성비를 가지는 타겟, 또는 In2O3：Ga2O3：ZnO=1：1：4［mol 수비］의 조성비를 가지는 타겟, In2O3：Ga2O3：ZnO=2：1：8［mol 수비］의 조성비를 가지는 타겟을 이용할 수도 있다. 또한, In2O3：ZnO=25：1 ~ 1：4［mol 수비］의 조성비를 가지는 타겟을 이용할 수도 있다.
또한, 스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소, 희가스 및 산소의 혼합 가스를 적절히 이용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대해 산소의 가스비를 높이는 것이 바람직하다. 또한, 스퍼터링 가스에는 수소를 포함하는 불순물이 제거된 고순도 가스를 이용하는 것이 바람직하다.
또한, 산화물 반도체막을 스퍼터링 장치로 성막하기 전에 스퍼터링 장치에 더미 기판을 반입하여, 더미 기판 위에 산화물 반도체막을 성막하고, 타겟 표면 또는 방착판에 부착한 수소, 수분을 제거하는 공정을 행하여도 좋다.
다음으로, 도 3(A) 및 도 3(B)에 나타낸 바와 같이, 제 1 산화 절연막(53), 제 2 산화 절연막(55) 및 산화물 반도체막(57) 위에 절연막(58)을 형성한다.
절연막(58)은 후에 게이트 절연막이 되기 때문에, 도 1에 나타낸 게이트 절연막(59)에 열거하는 재료를 적절히 이용할 수 있다. 또한, 절연막(58)은 스퍼터링법, CVD법 등에 의해서 형성한다.
다음으로, 기판(51)에 가열 처리를 실시하고, 산화물 반도체막(57)에서 수소를 방출시킴과 동시에, 제 1 산화 절연막(53)에 포함되는 산소의 일부를 산화물 반도체막(57)과, 제 1 산화 절연막(53) 및 산화물 반도체막(57)의 계면 근방과, 산화물 반도체막(57)의 측면, 즉, 산화물 반도체막(57) 및 절연막(58)의 계면 근방으로 확산시킨다. 도 3(A)에 나타낸 트랜지스터의 채널 폭 방향과 교차하는 산화물 반도체막의 측면 근방에 있어서는, 이 가열 처리에서, 산화 절연막(53)에 포함되는 산소가 산화물 반도체막에 덮이지 않은 영역으로부터, 절연막(58)의 방향으로 확산한다. 이 산소의 일부가 산화물 반도체막(57)의 측면에도 확산하기 때문에, 산화물 반도체막(57)의 측면에 있어서의 산소 결손을 저감할 수 있다. 이 결과, 후에 형성되는 트랜지스터에 있어서, 한 쌍의 전극(67, 69)이 산화물 반도체막(63)의 채널 폭 방향과 교차하는 단부를 덮고 있어도, 게이트 전극(61)과 중첩하는 산화물 반도체막(63)의 단부에서 기생 채널이 형성되기 어렵다. 또한, 도 3(B)에 나타낸 트랜지스터의 채널 길이 방향과 교차하는 산화물 반도체막의 측면 근방에 있어서는, 제 1 산화 절연막(53)의 표면은 산화물 반도체막(57)으로 덮여있고, 주위는 산소의 확산을 억제하는 제 2 산화 절연막(55)으로 둘러싸여 있다. 이 때문에, 이 가열 처리에 있어서, 제 1 산화 절연막(53)에 포함되는 산소가 우선적으로 산화물 반도체막(57)으로 확산하기 때문에, 산화물 반도체막과, 이 산화물 반도체막에 있어서 제 1 산화 절연막과 접하는 계면 근방과에서의 산소 결손을 저감할 수 있다. 상기의 내용으로, 도 3(C) 및 도 3(D)에 나타낸 바와 같이, 수소 농도 및 산소 결손이 저감된 산화물 반도체막(60)을 형성할 수 있다.
이 가열 처리의 온도는 산화물 반도체막(57)으로부터 수소를 방출시킴과 동시에, 제 1 산화 절연막(53)에 포함되는 산소의 일부를 이탈시키고, 또한, 산화물 반도체막(57)으로 확산시키는 온도가 바람직하고, 대표적으로는, 150℃ 이상 기판 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다.
또한, 이 가열 처리는 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. RTA를 이용함으로써, 단시간에 한하여 기판의 변형점 이상의 온도로 열처리를 행할 수 있다. 그 때문에, 산화물 반도체막으로부터의 수소의 방출 및 제 1 산화 절연막(53)으로부터 산화물 반도체막(57)으로의 산소 확산 시간을 단축할 수 있다.
가열 처리는 불활성 가스 분위기에서 행할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스 또는 질소 분위기에서 행하는 것이 바람직하다. 또한, 산소 분위기 및 감압 분위기에서 행하여도 좋다. 처리 시간은 3분 ~ 24시간으로 한다.
다음으로, 도 3(E) 및 도 3(F)에 나타낸 바와 같이, 절연막(58) 위에 게이트 전극(61)을 형성한다
게이트 전극(61)은 인쇄법 또는 잉크젯법에 의하여 형성한다. 또는 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 이 도전막 위에 마스크를 형성하여 도전막을 에칭하고, 게이트 전극(61)을 형성한다. 도전막 위에 형성하는 마스크는 인쇄법, 잉크젯법, 포토리소그래피법을 적절히 이용할 수 있다. 또한, 마스크를 이용해서 게이트 전극(61)을 형성했을 경우는, 이후에 마스크를 제거한다.
다음으로, 게이트 전극(61)을 마스크로 하여, 산화물 반도체막(60)에 도펀트(62)를 첨가하는 처리(도 3(E) 및 도 3(F) 참조)을 행하여, 도 3(H)에 나타낸 바와 같이, 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)을 형성한다. 게이트 전극(61)을 마스크로 하여 도펀트를 첨가하기 때문에, 자기 정렬로 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c) 및 도펀트가 첨가되지 않은 제 1 영역(63a)을 형성할 수 있다(도 3(H) 참조). 또한, 게이트 전극(61)과 중첩하는 제 1 영역(63 a)은 채널 영역으로서 기능한다. 또한, 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)은 전계 완화 영역, 소스 영역 및 드레인 영역으로서 기능한다. 또한, 제 1 영역(63a) 및 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)을 산화물 반도체막(63)으로 나타낸다.
산화물 반도체막(60)에 도펀트를 첨가하는 방법으로서, 이온 도핑법 또는 이온 임플랜테이션법을 이용할 수 있다. 또한, 첨가하는 도펀트로는 붕소, 질소, 인 및 비소 중 적어도 하나 이상이 있다. 또는 도펀트로는 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 적어도 하나 이상이 있다. 또한, 도펀트로서 붕소, 질소, 인 및 비소 중 하나 이상과 헬륨, 네온, 아르곤, 클립톤 및 크세논 중 하나 이상을 적절히 조합시켜도 좋다.
또한, 산화물 반도체막(60)으로의 도펀트의 첨가는 산화물 반도체막(60)을 덮고, 절연막 등이 형성되고 있는 상태를 나타내었지만, 산화물 반도체막(60)이 노출하고 있는 상태에서 도펀트의 첨가를 행하여도 좋다.
또한, 상기 도펀트의 첨가는 이온 도핑법 또는 이온 임플랜테이션법 등에 의해서 주입하는 이외의 방법으로도 행할 수 있다. 예를 들어, 첨가하는 원소를 포함하는 가스 분위기에서 플라즈마를 발생시키고, 피첨가물에 대해 플라즈마 처리를 행하는 것에 의하여, 도펀트를 첨가할 수 있다. 상기 플라즈마를 발생시키는 장치로서는 드라이 에칭 장치나 플라즈마 CVD 장치, 고밀도 플라즈마 CVD 장치 등을 이용할 수 있다.
이 후, 가열 처리를 행하여도 좋다. 이 가열 처리의 온도는 대표적으로는, 150℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 325℃ 이하로 한다. 또는 250℃에서 325℃까지 서서히 온도 상승시키면서 가열하여도 좋다.
이 가열 처리에 의하여, 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)의 저항을 저감할 수 있다. 또한, 해당 가열 처리에 있어서, 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)은 결정 상태나 비정질 상태 중 어느 것이어도 좋다
다음으로, 도 4(A) 및 도 4(B)에 나타낸 바와 같이, 게이트 전극(61)의 측면으로 사이드 월 절연막(65) 및 게이트 절연막(59)을 형성한다. 여기서, 사이드 월 절연막(65)의 형성 방법에 대하여 설명한다.
우선, 절연막(58) 및 게이트 전극(61) 위에, 후에 사이드 월 절연막(65)이 되는 절연막을 형성한다. 절연막은 스퍼터링법, CVD법 등에 의해서 형성한다. 또한, 이 절연막의 두께는 특별히 한정하지 않지만, 게이트 전극(61)의 형상에 응하는 피복성을 고려해서 적절히 선택하면 좋다.
다음으로, 절연막을 에칭함으로써 사이드 월 절연막(65)을 형성한다. 사이드 월 절연막(65)은 절연막에 이방성이 높은 에칭 공정을 실시함으로써 자기 정렬로 형성할 수 있다. 여기서, 이방성이 높은 에칭으로는, 드라이 에칭이 바람직하고, 예를 들어, 에칭 가스로서 트리플루오로메탄(CHF3), 옥타플루오로시클로부탄(C4F8), 테트라플루오로메탄(CF4) 등의 불소를 포함하는 가스를 이용할 수 있고, 헬륨(He)이나 아르곤(Ar) 등의 희가스 또는 수소(H2)를 첨가하여도 좋다. 또한, 드라이 에칭으로서는 기판에 고주파 전압을 인가하는, 반응성 이온 에칭법(RIE법)을 이용하는 것이 바람직하다.
또한, 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)에 있어서, 전계 완화 영역으로서 기능하는 폭은 사이드 월 절연막(65)의 폭에 대응하고, 또한, 사이드 월 절연막(65)의 폭은 게이트 전극(61)의 두께에도 대응하기 때문에, 전계 완화 영역의 범위가 소망의 범위가 되도록 게이트 전극(61)의 두께를 결정하면 좋다.
또한, 사이드 월 절연막(65)의 형성 공정과 동시에, 이방성이 높은 에칭을 이용하여 절연막(58)을 에칭하고, 산화물 반도체막(63)을 노출시킴으로써, 게이트 절연막(59)을 형성할 수 있다.
다음으로, 도 4(C) 및 도 4(D)에 나타낸 바와 같이, 한 쌍의 전극(67, 69)을 형성한다.
한 쌍의 전극(67, 69)는 인쇄법 또는 잉크젯법을 이용하여 형성한다. 또는 스퍼터링법, CVD법, 증착법 등으로 도전막을 형성한 후, 이 도전막 위에 마스크를 형성하여 도전막을 에칭하고, 한 쌍의 전극(67, 69)을 형성한다. 도전막 위에 형성하는 마스크는 인쇄법, 잉크젯법, 포토리소그래피법을 적절히 이용할 수 있다. 또한, 마스크를 이용하여 한 쌍의 전극(67, 69)를 형성한 경우는 이 후 마스크를 제거한다.
한 쌍의 전극(67, 69)은 사이드 월 절연막(65) 및 게이트 절연막(59)의 측면과 접하도록, 형성하는 것이 바람직하다. 즉, 트랜지스터의 한 쌍의 전극(67, 69)의 단부가 사이드 월 절연막(65) 위에 위치하고, 산화물 반도체막(63)에 있어서, 도펀트를 포함하는 한 쌍의 제 2 영역(63b, 63c)의 노출부를 모두 덮고 있는 것이 바람직하다. 이 결과, 도펀트가 포함되는 한 쌍의 제 2 영역(63b, 63c)에 있어서, 한 쌍의 전극(67, 69)과 접하는 영역(63b1, 63c1)이 소스 영역 및 드레인 영역으로서 기능함과 동시에, 사이드 월 절연막(65) 및 게이트 절연막(59)과 겹치는 영역(63b2, 63c2)이 전계 완화 영역으로서 기능한다. 또한, 사이드 월 절연막(65)의 길이에 따라 전계 완화 영역의 폭을 제어할 수 있기 때문에, 한 쌍의 전극(67, 69)을 형성하기 위한 마스크 맞춤의 정도를 완화할 수 있다. 따라서, 복수의 트랜지스터에 있어서의 편차를 저감할 수 있다.
다음으로, 도 4(E) 및 도 4(F)에 나타낸 바와 같이, 절연막(71) 및 절연막(73)을 형성한다.
절연막(71) 및 절연막(73)은 스퍼터링법, CVD법, 도포법, 인쇄법 등에 의해 형성한다.
이상의 공정에 의하여, 트랜지스터를 제작할 수 있다.
여기서, 본 실시형태에 나타내는 트랜지스터와 SOI(Silicon On Insulator) 기판을 이용한 MOS(Metal Oxide Semiconductor) 트랜지스터를 비교한다.
SOI 기판을 이용한 MOS 트랜지스터는 기판과, 기판 위에 형성되는 BOX(Buried Oxide)층과, BOX층 위에 형성되는 반도체 영역 및 소자 분리 영역과, 반도체 영역 위에 형성되는 게이트 절연막과, 게이트 절연막 위에 형성되는 게이트 전극을 가진다.
반도체 영역에는 npn 영역 또는 pnp 영역이 형성된다. 소스 영역 및 드레인 영역 및 전계 완화 영역인 LDD(Light Doped Drain) 영역은 저항을 저감하기 위해서, 불순물 원소의 첨가와 함께 활성화 처리에 의해 형성된다. 또한, 반도체 영역의 두께는 50 nm 이상 500 nm 이하, 얇은 경우에도 50 nm 이상 100 nm 이하로 비교적 두껍다. 이것은 SOI 기판의 제작 공정에 있어서, CMP, 에칭 등에 의해 박막화 처리가 행하여지지만, 이 공정에 있어서, 결정성의 저하, 결함의 증대 등이 생기게 된다. 이 때문에, 반도체 영역의 극박화가 곤란하고, 반도체 영역의 두께를 비교적 두껍게 할 필요가 있다. 또한, 단채널 효과의 억제 수단으로서 역극성의 불순물을 채널 영역에 첨가하는 채널 도프를 행한다. 그렇지만, 고농도의 채널 도프는 도펀트의 통계적 움직임에 의한 스레숄드값 편차의 요인이기 때문에, 무제한으로 도프량을 높일 수 없다. 즉, 반도체 영역의 두께와 채널 도프에 한계가 있기 때문에, 단채널 효과를 억제하기에도 한도가 있다.
반도체 영역의 주위에는 LOCOS(Local Oxidation of Silicon)법 또는 STI(Shallow Trench Isolation)법으로 형성된 소자 분리 영역을 가진다. 또한, 게이트 배선의 단절을 방지하기 위해서, 소자 분리 영역과 npn 영역 또는 pnp 영역과의 표면을 평탄화하기 위한 평탄화 처리를 행한다.
게이트 절연막은 열산화법에 의해서 형성되기 때문에, 1 ~ 2 nm의 극히 얇은 절연막이다. 또한, 소스 전극 및 드레인 전극 사이의 리크 전류는 수 pA ~ 수 nA이기 때문에, 반도체 영역과 게이트 전극의 사이의 리크 전류, 즉 게이트 절연막에서의 리크 전류도 그 정도가 좋고, 따라서, 게이트 절연막의 두께는 1 ~ 2 nm로 지극히 얇아도 좋다.
한편, 본 실시형태에 나타낸 트랜지스터는 기판과, 기판 위에 형성되는 베이스 절연막과, 베이스 절연막 위에 형성되는 산화물 반도체막과, 산화물 반도체막 위에 형성되는 게이트 절연막과, 게이트 절연막 위에 형성되는 게이트 전극을 가진다.
베이스 절연막은 산화물 반도체막과 적어도 일부가 접하고, 가열에 의해 산소의 일부가 이탈하는 제 1 산화 절연막과, 제 1 산화 절연막의 주위에 위치하고, 외부로의 산소 확산을 막는 산화 절연막으로 형성되는 제 2 산화 절연막으로 구성된다. 이 때문에, 제 1 산화 절연막에 포함되는 과잉 산소를 선택적으로 산화물 반도체막으로 확산시킬 수 있다. 또한, 산화물 반도체막의 절단을 방지하기 위해, 베이스 절연막의 표면을 평탄화하기 위한 평탄화 처리를 한다.
산화물 반도체막은 채널 영역과 채널 영역을 사이에 두고 전계 완화 영역을 가진다. 전계 완화 영역에는 도펀트로서 붕소, 질소, 인 및 비소 중 적어도 하나 이상이 포함된다. 또는 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 적어도 하나 이상이 포함된다. 또한, 도번트로서 붕소, 질소, 인 및 비소 중 하나 이상과 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 하나 이상이 적절히 조합되어서 포함되어도 좋다. 산화물 반도체막의 두께는 1 nm 이상 50 nm 이하, 더욱 바람직하게는 1 nm 이상 30 nm 이하, 더욱 바람직하게는 1 nm 이상 10 nm 이하, 더욱 바람직하게는 3 nm 이상 7 nm 이하로 극히 얇게 하는 것이 가능하다. 이 때문에, 두께를 얇게 함으로써 채널 도프를 하지 않고서도, 단채널 효과를 억제시킬 수 있기 때문에, 생산성을 높이는 것이 가능하다.
게이트 절연막은 CVD법, 스퍼터링법 등의 박막 퇴적법을 이용할 수 있기 때문에, 게이트 절연막의 두께의 선택 범위를 넓힐 수 있다. 또한, 반도체 영역 및 게이트 전극의 리크 전류, 즉 게이트 절연막에 있어서의 리크 전류는 소스 전극 및 드레인 전극 사이의 리크 전류와 동등하고 수 yA ~ 수 zA로 지극히 낮기 때문에, 게이트 절연막의 두께를 박막 퇴적법으로 임의의 두께로 하는 것이 바람직하다.
평탄화 처리를 하는 대상물, 반도체의 베이스 절연막, 단채널 효과의 억제의 방법, 게이트 절연막의 두께, 채널 영역의 극성 등이 SOI 기판을 이용한 MOS 트랜지스터와 본 실시형태에 나타낸 트랜지스터와는 상이하기 때문에, SOI 기판을 이용한 MOS 트랜지스터를 기초로, 본 실시형태에 나타낸 트랜지스터를 용이하게 형성하는 것은 곤란하다.
본 실시형태에 나타낸 트랜지스터는 채널 폭 방향과 교차하는 산화물 반도체막의 단부가 가열에 의해 산소의 일부가 이탈하는 제 1 산화 절연막 위에 위치한다. 이 때문에, 이 영역의 산화물 반도체막에는 산소가 확산하고, 산소 결손이 확산한 산소에 의해 보상되어, 기생 채널의 발생을 저감할 수 있다. 이 결과, 게이트 전극과 중첩하는 산화물 반도체막의 단부를 통해서 발생하는 소스 전극 및 드레인 전극의 사이의 리크 전류를 저감할 수 있다. 또한, 가열에 의해서 산소의 일부가 이탈하는 제 1 산화 절연막의 주위에는 산소의 확산을 억제할 수 있는 제 2 산화 절연막이 형성된다. 이 때문에, 가열 처리 공정에 있어서, 제 1 산화 절연막에 포함되는 산소를 효율적으로 산화물 반도체막으로 확산시키는 것이 가능하고, 산화물 반도체막과 산화물 반도체막에 있어서 제 1 산화 절연막과 접하는 계면의 근방에 있어서의 산소 결손을 저감할 수 있다. 상기로부터, 트랜지스터의 스레숄드 전압의 마이너스 시프트를 저감함과 동시에, 트랜지스터의 소스 및 드레인에 있어서의 리크 전류를 저감하는 것이 가능하고, 트랜지스터의 전기 특성을 향상시킬 수 있다. 또한, 이러한 트랜지스터 및 그 주변 부분(베이스 절연막을 포함한다)의 구조에 의해서, 트랜지스터의 채널 길이을 100 nm 이하, 예를 들어 30 nm으로까지 미세화할 수 있고, 이러한 경우에서도 오프 전류를 수 yA/μm ~ 수 zA/μm로 하는 것이 가능해진다.
(실시형태 2)
본 실시형태에서는 실시형태 1과 상이한 구조의 트랜지스터 및 그 제작 방법으로 대해서, 도 5를 이용하여 설명한다. 본 실시형태에서는 트랜지스터의 채널 길이 방향과 교차하는 산화물 반도체막의 단부의 위치와, 산화물 반도체막에 접하는 면에서 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)의 경계의 위치가 실시형태 1과 다르다.
도 5는 본 실시형태에 나타낸 트랜지스터의 상면도 및 단면도이다. 도 5(A)는 본 실시형태에 나타낸 트랜지스터의 상면도이고, 도 5(B)는 도 5(A)의 일점 쇄선 A-B에 대응하는 단면도이고, 도 5(C)는 도 5(A)의 일점 쇄선 C-D에 대응하는 단면도이다. 또한, 도 5(A)에서는 명료화를 위해서, 트랜지스터의 구성 요소의 일부(예를 들어, 게이트 절연막(59), 사이드 월 절연막(65), 절연막(71), 절연막(73) 등)를 생략한다.
도 5에 나타낸 트랜지스터는 기판(51) 위에 설치되는 제 1 산화 절연막(53)과, 제 1 산화 절연막(53)의 주변에 형성되는 제 2 절연막(55)과, 제 1 산화 절연막(53) 및 제 2 산화 절연막(55) 위에 형성되는 산화물 반도체막(64)이 산화물 반도체막(64)에 접하고, 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(67, 69)와 산화물 반도체막(64) 중 적어도 일부와 접하는 게이트 절연막(59)과, 게이트 절연막(59) 위이고, 또한, 산화물 반도체막(64)과 중첩하는 게이트 전극(61)을 가진다. 또한, 게이트 전극(61)의 측면에 접하는 사이드 월 절연막(65)을 가져도 좋다. 또한, 산화물 반도체막(64)은 게이트 전극(61)과 중첩하는 제 1 영역(64a)과, 제 1 영역(64a)을 사이에 두고 도펀트를 포함하는 한 쌍의 제 2 영역(64b, 64c)을 가진다. 또한, 산화물 반도체막(64)에 있어서, 제 1 영역(64a)은 채널 영역으로서 기능하고, 도펀트를 포함하는 한 쌍의 제 2 영역(64b, 64c)에 있어서, 사이드 월 절연막(65)과 중첩하는 영역은 전계 완화 영역으로서 기능하고, 한 쌍의 전극(67, 69)과 접하는 영역은 소스 영역 및 드레인 영역으로서 기능한다.
본 실시형태에 있어서, 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)은 산화물 반도체막(64)의 베이스 절연막으로서 기능한다. 또한, 도 5(B)에 나타낸 바와 같이, 트랜지스터의 채널 폭 방향과 교차하는 산화물 반도체막(64)의 단부는 제 1 산화 절연막(53) 위에 위치하는 것을 특징으로 한다. 즉, 산화물 반도체막(64)에 접하는 면에 있어서, 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)의 경계가, 산화물 반도체막(64)의 측면보다 외측에 위치하는 것을 특징으로 한다.
또한, 도 5(C)에 나타낸 바와 같이, 트랜지스터의 채널 길이 방향과 교차하는 산화물 반도체막(64)의 단부는 제 1 산화 절연막(53) 위에 위치한다. 즉, 산화물 반도체막(64)에 접하는 면에 있어서, 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)의 경계가, 산화물 반도체막(64)의 측면보다 외측에 위치한다.
도 5에 나타낸 트랜지스터는 실시형태 1에 있어서 산화물 반도체막(63)을 형성하는 대신에, 채널 길이 방향 및 채널 폭 방향 각각과 교차하는 산화물 반도체막(64)의 단부가, 제 1 산화 절연막(53) 위에 위치하도록 형성함으로써 제작할 수 있다.
본 실시형태에 의해서, 산화물 반도체막에서 수소를 방출시킴과 동시에, 제 1 산화 절연막(53)에 포함되는 산소의 일부를 산화물 반도체막과, 제 1 산화 절연막(53) 및 산화물 반도체막(64)의 계면 근방과, 산화물 반도체막의 측면 모두로 확산시킨다. 즉, 트랜지스터의 채널 길이 방향 및 트랜지스터의 채널 폭 방향 각각과 교차하는 산화물 반도체막의 측면에 있어서의 산소 결손을 저감함과 동시에, 산화물 반도체막과, 산화물 반도체막에 있어서 제 1 산화 절연막과 접하는 계면의 근방에서의 산소 결손을 저감할 수 있다. 이 결과, 도 5에 나타낸 바와 같이, 수소 농도 및 산소 결손이 저감된 산화물 반도체막(64)을 형성할 수 있다. 상기로부터, 트랜지스터의 스레숄드 전압의 마이너스 시프트를 저감함과 동시에, 트랜지스터의 소스 및 드레인에 있어서의 리크 전류를 저감하는 것이 가능하고, 트랜지스터의 전기 특성을 향상시킬 수 있다.
(실시형태 3)
본 실시형태에서는 실시형태 1 및 실시형태 2와 상이한 구조의 트랜지스터의 구조 및 제작 방법으로 대해서, 도 6을 이용하여 설명한다. 본 실시형태에서는 한 쌍의 전극에 접하는 한 쌍의 배선을 가짐으로써 실시형태 1 및 실시형태 2와 상이하다. 여기에서는, 실시형태 2에 나타낸 트랜지스터의 다른 형태로 설명하지만, 실시형태 1에 적절히 적용할 수 있다.
도 6은 본 실시형태에 나타낸 트랜지스터의 상면도 및 단면도이다. 도 6(A)은 본 실시형태에 나타낸 트랜지스터의 상면도이고, 도 6(B)은 도 6(A)의 일점 쇄선 C-D에 대응하는 단면도이다. 또한, 도 6(A)에서는 명료화를 위해서, 트랜지스터의 구성 요소의 일부(예를 들면, 게이트 절연막(59), 사이드 월 절연막(65), 절연막(71), 절연막(73) 등)를 생략한다.
도 6에 나타낸 트랜지스터는 기판(51) 위에 형성되는 제 1 산화 절연막(53)과, 제 1 산화 절연막(53)의 주변에 형성되는 제 2 산화 절연막(55)과, 제 1 산화 절연막(53) 및 제 2 산화 절연막(55) 위에 형성되는 산화물 반도체막(64)과, 산화물 반도체막(64)에 접하는 소스 전극 및 드레인 전극으로서 기능하는 한 쌍의 전극(68, 70)과, 산화물 반도체막(64) 중 적어도 일부와 접하는 게이트 절연막(59)과, 게이트 절연막(59) 위이고, 또한, 산화물 반도체막(64)과 중첩하는 게이트 전극(61)을 가진다. 또한, 게이트 전극(61)의 측면에 접하는 사이드 월 절연막(65)을 가져도 좋다. 또한, 산화물 반도체막(64)은 게이트 전극(61)과 중첩하는 제 1 영역(64a)과, 제 1 영역(64a)을 사이에 끼우는 도펀트를 포함하는 한 쌍의 제 2 영역(64b, 64c)을 가진다. 또한, 제 1 산화 절연막(53), 제 2 산화 절연막(55), 게이트 전극(61), 사이드 월 절연막(65) 및 한 쌍의 전극(68, 70)을 덮는 절연막(71)과, 절연막(71)을 덮는 절연막(73)을 가진다. 또한, 절연막(71, 73)에 형성되는 개구부에 있어서, 한 쌍의 전극(68, 70)과 접속하는 한 쌍의 배선(81, 83)을 가진다.
한 쌍의 전극(68, 70) 및 배선(81, 83)은 실시형태 1에 설명한 한 쌍의 전극(67, 69)과 동일 재료 및 구조를 적절히 이용할 수 있다. 또한, 배선(81, 83)의 한쪽은 신호선으로서도 기능하기 때문에, 배선(81), (83)을 저저항 재료인 알루미늄, 구리 등을 이용하여 형성함으로써, 배선 저항을 저감할 수 있다.
도 6에 나타낸 트랜지스터는 실시형태 1에 있어서, 절연막(71, (3)의 각각 일부를 에칭해서 개구부를 형성한 후, 이 개구부에 배선(81, 83)를 형성함으로써, 제작할 수 있다. 또한, 산화물 반도체막(64) 위에 한 쌍의 전극(68, 70)이 형성된다. 이 때문에, 절연막(71, 73)의 에칭할 때(이 개구를 형성할 때)에, 산화물 반도체막(64)의 오버 에칭을 억제할 수 있기 때문에, 수율 높게 트랜지스터를 제작할 수 있어, 산화물 반도체막(64)을 흐르는 전류량을 크게 할 수 있다.
본 실시형태에 의해서, 트랜지스터의 스레숄드 전압의 마이너스 시프트를 저감함과 동시에, 트랜지스터의 소스 및 드레인에 있어서의 리크 전류를 저감하는 것이 가능하여, 트랜지스터의 전기 특성을 향상시킬 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1 내지 실시형태 3에 나타낸 산화물 반도체막(63, 64)이 CAAC-OS막인 경우에 대해서 설명한다.
CAAC-OS막인 산화물 반도체막(63, 64)을 형성하는 제 1 방법에 대해서 이하에 설명한다.
CAAC-OS막인 산화물 반도체막(63, 64)을 형성하는 방법은 실시형태 1의 도 2(I) 및 도 2(J)에 나타낸 산화물 반도체막(57)이 되는 산화물 반도체막을 형성할 때에, 예를 들어, 스퍼터링법을 이용하는 경우, 기판 온도를 150℃ 이상 750℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더욱 바람직하게는 200℃ 이상 350℃ 이하로서 산화물 반도체막을 성막하는 것이다. 이와 같이 형성함으로써, 산화물 반도체막 안으로의 수분(수소를 포함한다.) 등의 혼입을 저감하면서 CAAC-OS막을 형성할 수 있다.
상기 형성 방법에 의해서 산화물 반도체막을 형성하고, 일부를 선택적으로 에칭하여 소정의 형상을 가지는 산화물 반도체막(57)을 형성하고, 도 3(A) 및 도 3(B)에 나타낸 바와 같이, 절연막(58)을 형성한 후에 가열한다. 이와 같이 함으로써, 산화물 반도체막(57)으로부터 보다 수소를 방출시킴과 동시에, 제 1 산화 절연막(53)에 포함되는 산소의 일부를, 산화물 반도체막(57)과, 제 1 산화 절연막(53) 및 산화물 반도체막(57)의 계면 근방과, 채널 폭 방향과 교차하는 산화물 반도체막의 측면으로 확산시킬 수 있음과 동시에, 이 가열 처리에 의해서, 보다 결정성이 높은 CAAC-OS막의 산화물 반도체막(60)을 형성할 수 있다. 이 후, 도 3(E) 내지 도 3(H)에 나타낸 공정을 거쳐서, 산화물 반도체막(63, 64)을 형성할 수 있다.
다음으로, CAAC를 이용해서 산화물 반도체막(63, 64)을 형성하는 제 2 방법에 대해서 이하에 설명한다.
제 1 산화 절연막(53) 및 제 2 산화 절연막(55) 위에 제 1 산화물 반도체막을 형성한다. 제 1 산화물 반도체막은 일원자층 이상 10 nm 이하, 바람직하게는 2 nm 이상 5 nm 이하로 한다.
제 1 산화물 반도체막의 형성 시, 기판 온도를 150℃ 이상 750℃이하, 바람직하게는 150℃ 이상 450℃ 이하, 더욱 바람직하게는 200℃ 이상 350℃ 이하로 한다. 이와 같이 함으로써, 형성한 제 1 산화물 반도체막 안에 포함되는 수분(수소를 포함한다.) 등의 불순물의 혼입을 저감시킬 수 있다. 또한, 제 1 산화물 반도체막의 결정성을 향상시킬 수 있어, 배향성이 높은 CAAC-OS막을 형성할 수 있다.
또한, 제 1 산화물 반도체막의 형성 후에, 제 1 가열 처리를 행하여도 좋다. 이 제 1 가열 처리에 의해서, 제 1 산화물 반도체막으로부터, 수분(수소를 포함한다.)을 방출시킬 수 있어서, 결정성도 더욱 향상시킬 수 있다. 이 제 1 가열 처리를 행함으로써, 배향성이 높은 CAAC-OS막을 형성할 수 있다. 또한, 이 제 1 가열 처리는 150℃ 이상 기판의 변형점 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다.
또한, 이 제 1 가열 처리는 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. RTA를 이용함으로써, 단시간에 한해서, 기판의 변형점 이상의 온도로 열처리를 행할 수 있다. 그 때문에, 비정질 영역에 대해서 결정 영역의 비율이 많은 산화물 반도체막을 형성하기 위한 시간을 단축할 수 있다.
이 제 1 가열 처리는 불활성 가스 분위기에서 행할 수 있고, 대표적으로는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소 분위기에서 행하는 것이 바람직하다. 또한, 산소 분위기 및 감압 분위기에서 행하여도 좋다. 처리 시간은 3분 ~ 24시간으로 한다. 처리 시간을 길게 할수록 비정질 영역에 대해 결정 영역의 비율이 많은 산화물 반도체막을 형성할 수 있지만, 24시간을 넘는 열처리는 생산성의 저하를 부르기 때문에 바람직하지 않다.
다음으로, 제 1 산화물 반도체막 위에 제 2 산화물 반도체막을 성막한다. 제 2 산화물 반도체막은 제 1 산화물 반도체막과 동일한 방법으로 성막할 수 있다.
제 2 산화물 반도체막을 성막할 때, 기판을 가열하면서 성막함으로써, 제 1 산화물 반도체막을 종결정으로 하여 제 2 산화물 반도체막을 결정화시킬 수 있다. 이 때, 제 1 산화물 반도체막과 제 2 산화물 반도체막이 동일한 원소로부터 구성되는 것을 호모 성장(homoepitaxial growth)이라고 한다. 또는 제 1 산화물 반도체막과 제 2 산화물 반도체막이 적어도 일종 이상이 상이한 원소로부터 구성되는 것을 헤테로 성장(heteroepitaxial growth)이라고 한다.
또한, 제 2 산화물 반도체막을 성막한 후, 제 2 가열 처리를 행하여도 좋다. 제 2 가열 처리는 제 1 가열 처리와 동일한 방법으로 행하면 좋다. 제 2 가열 처리를 행하는 것에 의해서, 제 1 산화물 반도체막 또는 제 2 산화물 반도체막 안에 포함되는 수분(수소를 포함한다)을 방출시킬 수 있어서, 비정질 영역에 대해 결정 영역의 비율이 많은 산화물 반도체막으로 할 수 있다. 또는 제 2 가열 처리를 행함으로써, 제 1 산화물 반도체막을 종결정으로 하여 제 2 산화물 반도체막을 결정화시킬 수 있다.
상기의 방법에 의해서, 산화물 반도체막 안으로의 수소 등의 혼입을 저감하면서, CAAC-OS막의 산화물 반도체막을 형성할 수 있다. 또한, 이 산화물 반도체막의 일부를 선택적으로 에칭하여 소정의 형상을 가지는 산화물 반도체막(57)을 형성할 수 있다. 도 3(A) 및 도 3(B)에 나타낸 바와 같이, 절연막(58)을 형성한 후의 가열 처리에 의해서, 산화물 반도체막(57)으로부터 수소를 더 방출시킴과 동시에, 제 1 산화 절연막(53)에 포함되는 산소의 일부를 산화물 반도체막과, 제 1 산화 절연막 및 산화물 반도체막(57)의 계면 근방과, 채널 폭 방향과 교차하는 산화물 반도체막의 측면으로 확산시킬 수 있음과 동시에, 이 가열 처리에 의해서, 결정성이 더 높은 CAAC-OS막의 산화물 반도체막(60)을 형성할 수 있다. 이 후, 도 3(E) 내지 도 3(H)에 나타낸 공정을 거쳐서, 산화물 반도체막(63, 64)을 형성할 수 있다.
산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응해서 물이 됨과 동시에, 산소가 이탈한 격자(또는 산소가 이탈한 부분)에는 결손이 형성되게 된다. 이 때문에, 산화물 반도체막의 성막 공정에 있어서, 불순물을 지극히 줄임으로써, 산화물 반도체막의 결손을 저감하는 것이 가능하다. 이 때문에, 불순물을 가능한 한 제거하여, 고순도화 시킨 CAAC-OS막인 산화물 반도체막을 채널 영역으로 함으로써, 트랜지스터에 대한 광조사나 BT 시험 전후로의 스레숄드 전압의 변화량이 적기 때문에, 안정된 전기적 특성을 가질 수 있다.
또한, CAAC-OS막에 포함되는 입계를 저감시키기 위해서는 산화물 반도체막의 베이스 절연막인, 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)의 표면 평탄성을 양호하게 하는 것이 바람직하다. 대표적으로는, 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)의 평균면 조도(Ra)를, 0.1 nm 이상 0.5 nm 미만으로 하는 것이 바람직하다. 또한, 본 명세서 등에 있어서, 평균면 조도(Ra)란, JISB0601：2001(ISO4287：1997)으로 정의되고 있는 중심선 평균 조도(Ra)를 이용한다. 산화물 반도체막에 포함되는 결정은 베이스 절연막의 표면에 대략 수직인 방향으로 성장하기 때문에, 베이스 절연막의 평탄성을 높임으로써, 결정의 성장 방향을 대략 동일 방향으로 하는 것이 가능하고, 이 결과 층 형상으로 결정을 배열시켜, 결정 입계를 저감할 수 있다.
(실시형태 5)
본 실시형태에서는 상기 실시형태에 나타낸 반도체 장치의 제작 방법을 이용해서 형성하는 반도체 장치의 일례로서 기억 매체(메모리 소자)를 나타낸다. 특히, 본 실시형태에서는 상기 실시형태에 나타낸 제작 방법으로 제작한 산화물 반도체를 이용한 트랜지스터와, 산화물 반도체 이외의 재료를 이용한 트랜지스터를 동일 기판에 형성하는 메모리 소자에 대해 설명한다.
도 7은 본 실시형태로 설명하는 메모리 소자 구성의 일례이다. 도 7(A)에는 메모리 소자의 단면을, 도 7(B)에는 메모리 소자의 평면을, 각각 나타낸다. 여기서, 도 7(A)는 도 7(B)의 C1-C2 및 D1-D2에서의 단면에 상당한다. 또한, 도 7(C)에는 이 메모리 소자의 회로도를 나타낸다. 또한, 도 7(B)에는, 명료화를 위해서, 후술하는 제 1 산화 절연막(53) 및 후술하는 제 2 산화 절연막(55)을 도시하지 않는다.
도 7(A) 및 도 7(B)에 나타낸 메모리 소자는 하부에 제 1 반도체 재료를 이용한 트랜지스터(500)를 가지고, 상부에 상기 실시형태로 나타낸 트랜지스터(120)를 가진다. 본 실시형태에서는 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 한다. 산화물 반도체 이외의 반도체 재료로서는 예를 들어, 실리콘, 게르마늄, 실리콘 게르마늄, 탄화 실리콘 또는 갈륨 비소 등을 이용할 수 있고, 단결정 반도체를 이용하는 것이 바람직하다. 그 밖에, 유기 반도체 재료등을 이용해도 좋다. 이러한 반도체 재료를 이용한 트랜지스터는 고속 동작이 용이하다. 한편, 트랜지스터(120)는 제 2 반도체 재료로서 산화물 반도체를 이용하고 있다. 즉, 트랜지스터(120)는 상기 실시형태에 나타낸 트랜지스터를 이용할 수 있고, 예를 들어, 도 1 및 도 5에 나타낸 트랜지스터를 이용할 수 있다. 이와 같이 산화물 반도체를 이용한 트랜지스터는 오프 전류가 지극히 작은 특징을 가지고 있어서, 그 특성에 의해 장시간의 전하 보유를 가능하게 한다.
트랜지스터(500)의 C1-C2(도 7(B) 참조.)에 있어서의 단면은 제 1 반도체 재료로서 적용 가능한 반도체 재료를 포함하는 기판(400)에 형성된 채널 형성 영역(416)과, 채널 형성 영역(416)을 끼우도록 형성된 불순물 영역(420)과, 불순물 영역(420)에 접하는 금속 화합물 영역(424)과, 채널 형성 영역(416) 위에 형성된 게이트 절연막(408)과, 게이트 절연막(408) 위에 설치된 게이트 전극(410)을 가진다.
기판(400)은 상기한 제 1 반도체 재료로서 적용 가능한 반도체 재료를 포함하는 기판으로 하면 좋다. 예를 들어, 실리콘이나 탄화 실리콘 등의 단결정반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 또한, SOI 기판에는 유리 기판 등의 절연 기판 위에 절연층을 통해서 반도체막이 형성된 구성이 포함된다.
기판(400) 위에는 트랜지스터(500)를 둘러싸도록 소자 분리 절연층(406)이 형성된다(도 7(A) 및 도 7(B) 참조). 또한, 고집적화를 실현하기 위해서는 도 7에 나타낸 바와 같이, 트랜지스터(500)가 사이드 월 절연막을 가지지 않은 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(500)의 특성을 중시하는 경우에는, 게이트 전극(410)의 측면에 사이드 월 절연막을 형성해서, 불순물 영역(420)에 불순물 농도가 다른 영역을 형성하여도 좋다.
제 1 반도체 재료를 가지는 트랜지스터(500)는 고속 동작이 가능하다. 이 때문에, 트랜지스터(500)를 판독용의 트랜지스터로서 이용함으로써, 정보의 판독을 고속으로 행할 수 있다.
다음으로, 트랜지스터(500) 위에 형성되는 트랜지스터(120)에 대해서 도 7(A)을 참조하여 설명한다. 상기한 것처럼 트랜지스터(120)에는 상기 실시형태에 나타낸 트랜지스터를 적용할 수 있으므로, 트랜지스터(120)를 설명할 때에, 상기 실시형태에서 이용한 부호와 같은 부호를 이용한다. 트랜지스터(500) 위에 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)이 형성된다. 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)은 트랜지스터(500)와 트랜지스터(120)의 층간 절연막으로서 기능하기 때문에, 제 1 산화 절연막(53) 및 제 2 산화 절연막(55)을 합한 두께는 트랜지스터(500)와 트랜지스터(120) 사이에 기생 용량이 생기지 않는 정도의 두께로 하는 것이 바람직하다. 또한, 제 1 산화 절연막(53), 제 2 산화 절연막(55) 및 트랜지스터(500)의 게이트 전극(410)은 높은 평탄성을 가지도록 가공된다. 그리고, 제 1 산화 절연막(53) 및 제2의 산화 절연막(55) 위에 산화물 반도체막(63)이 접해서 형성된다. 또한, 제 1 산화 절연막(53), 제 2 산화 절연막(55) 및 산화물 반도체막(63)의 상세 및 제작 방법에 대해서는 상기 실시형태의 기재를 참작할 수 있다.
또한, 산화물 반도체막(63) 위에 게이트 절연막(59) 및 게이트 전극(61)이 접해서 형성되고, 게이트 전극(61)을 끼우도록 사이드 월 절연막(65)이 형성된다. 한 쌍의 전극(67, 69) 중에, 트랜지스터(120)의 소스 전극으로서 기능하는 전극(67)은 산화물 반도체막(63), 게이트 절연막(59) 및 사이드 월 절연막(65)의 한쪽 및 트랜지스터(500)의 게이트 전극(410)과 접해서 형성된다. 또한, 트랜지스터(120)의 드레인 전극으로서 기능하는 전극(69)은 산화물 반도체막(63), 게이트 절연막(59) 및 사이드 월 절연막(65) 다른 한쪽과 접해서 형성된다. 게이트 절연막(59), 게이트 전극(61), 한 쌍의 전극(67, 69)의 상세 및 제작 방법에 대해서는 상기 실시형태의 기재를 참작할 수 있다.
트랜지스터(120)의 소스 전극으로서 기능하는 전극(67)은 트랜지스터(500)의 게이트 전극(410)과 접하도록 형성되므로, 트랜지스터(500)와 트랜지스터(120)는 전기적으로 접속된다.
여기서, 트랜지스터(120)에 이용되는 산화물 반도체막(63)이 CAAC-OS막이라고 하면, 산화물 반도체막(63)은 산소 결손 등의 결함이나 수소등의 불순물이 저감된다. 따라서, 산화물 반도체막(63)은 가시광선이나 자외광 등의 조사에 대해서도 전기적으로 안정적이다. 즉, 산화물 반도체막(63)을 가지는 트랜지스터(120)는 안정된 전기적 특성을 가지고 있고, 트랜지스터(120)를 이용함으로써, 안정된 전기적 특성을 가지는 신뢰성이 높은 메모리 소자를 제공할 수 있다.
제 2 산화 절연막(55), 사이드 월 절연막(65) 및 한 쌍의 전극(67, 69) 위에 절연막(71)이 형성되고, 트랜지스터(120)의 소스 전극으로서 기능하는 전극(67)과 중첩하도록 배선(72)이 설치된다. 이와 같이, 트랜지스터(120)의 소스 전극으로서 기능하는 전극(67), 절연막(71) 및 배선(72)에 의해서, 용량 소자(520)가 구성된다. 또한, 용량이 불필요한 경우는 용량 소자(520)를 형성하지 않는 구성으로 하는 것도 가능하다. 또한, 도 7(A)과 같이 배선(72) 위에 보호막으로서 절연막(73)을 형성하여도 좋다. 절연막(71) 및 절연막(73)의 상세한 것에 대해서는 상기 실시형태의 기재를 참작할 수 있다. 배선(72)은 트랜지스터(120)의 게이트 전극(61), 한 쌍의 전극(67, 69)에 적용할 수 있는 재료를 이용하여 도전막을 형성한 후, 이 도전막을 선택적으로 에칭하는 것에 의해서 형성된다.
또한, 절연막(73) 위에 트랜지스터(120) 및 용량 소자(520)와 후술하는 배선(156)과의 층간 절연막으로서 기능하는 절연막(152)이 형성된다. 절연막(152)은 스퍼터법을 비롯한 PVD법이나 플라즈마 CVD법을 비롯한 하는 CVD법 등을 이용해서 형성할 수 있다. 또한, 산화 실리콘, 산질화 실리콘, 질화 실리콘, 산화 알루미늄, 산화 갈륨 등의 무기 절연 재료를 포함하는 재료를 이용하여 형성할 수 있다.
절연막(152) 위에 배선(156)이 형성된다. 배선(156)은 절연막(71), 절연막(73), 및 절연막(152)에 형성된 개구에 형성된 전극(154)을 통해서 트랜지스터(120)의 드레인 전극으로서 기능하는 전극(69)과 전기적으로 접속된다.
전극(154)은 예를 들어, 개구를 포함하는 영역에 스퍼터법을 비롯한 PVD법이나 플라즈마 CVD법을 비롯한 CVD법 등을 이용해서 도전막을 형성한 후, 에칭 처리나 CMP라고 하는 방법을 이용해서, 이 도전막의 일부를 제거함으로써 형성할 수 있다. 또한, 전극(154)은 트랜지스터(120)의 게이트 전극(61), 한 쌍의 전극(67, 69)에 적용할 수 있는 재료를 이용해서 형성할 수 있다.
배선(156)은 전극(154)과 동일하게 PVD법이나 CVD법을 이용해서 도전막을 형성한 후, 이 도전막을 선택적으로 에칭하는 것에 의해서 형성된다. 또한, 배선(156)은 트랜지스터(120)의 게이트 전극(61), 한 쌍의 전극(67, 69)에 적용할 수 있는 재료를 이용해서 형성할 수 있다.
본 실시형태에 있어서 나타낸 메모리 소자는 트랜지스터(500)와 트랜지스터(120)를 중첩시킴으로써, 메모리 소자에서의 트랜지스터의 전유 면적을 확대하지 않고 트랜지스터의 집적도를 높일 수 있다. 이 메모리 소자를 이용함으로써, 집적도가 높은 메모리 소자 어레이 등의 반도체 장치를 실현할 수 있다.
도 7(C)에는 도 7(A) 및 도 7(B)에 나타낸 메모리 소자의 회로도를 나타낸다. 도 7(C)에서 트랜지스터(120)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(520)의 전극의 한쪽과, 트랜지스터(500)의 게이트 전극은 전기적으로 접속된다. 또한, 제 1 배선(1st Line：소스선이라고도 부른다.)과 트랜지스터(500)의 소스 전극은 전기적으로 접속되고, 제 2 배선(2nd Line：비트선이라고도 부른다)과 트랜지스터(500)의 드레인 전극은 전기적으로 접속된다. 또한, 제 3 배선(3rd Line：제 1 신호선이라고도 부른다.)과 트랜지스터(120)의 소스 전극 또는 드레인 전극의 다른 한쪽은 전기적으로 접속되고, 제 4 배선(4th Line：제 2 신호선이라고도 부른다.)과 트랜지스터(120)의 게이트 전극은 전기적으로 접속된다. 그리고, 제 5 배선(5th Line：워드선이라고도 부른다.)과 용량 소자(520)의 전극의 한 쪽은 전기적으로 접속된다.
산화물 반도체를 이용한 트랜지스터(120)는 오프 전류가 극히 작다고 하는 특징을 가지고 있기 때문에, 트랜지스터(120)를 오프 상태로 함으로써, 트랜지스터(120)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(520)의 전극의 한쪽과, 트랜지스터(500)의 게이트 전극이 전기적으로 접속된 노드(이하, 노드(FG))의 전위를 극히 장시간에 걸쳐서 보유하는 것이 가능하다. 그리고, 용량 소자(520)를 가짐으로써, 노드(FG)에 부여된 전하의 보유가 용이하게 되고, 또한, 보유된 정보의 판독이 용이하게 된다.
반도체 장치에 정보를 기억시키는 경우(기입)는, 우선, 제 4 배선의 전위를 트랜지스터(120)가 온 상태가 되는 전위로 해서, 트랜지스터(120)를 온 상태로 한다. 이에 의하여, 제 3 배선의 전위가 노드(FG)에 공급되어, 노드(FG)에 소정량의 전하가 축적된다. 여기에서는, 상이한 두 개의 전위 레벨을 주는 전하(이하, Low 레벨 전하, High 레벨 전하라고 한다) 중 어느 한 쪽이 부여되는 것으로 한다. 그 후, 제 4 배선의 전위를 트랜지스터(120)가 오프 상태가 되는 전위가 되어, 트랜지스터(120)를 오프 상태로 함으로써, 노드(FG)가 부유 상태가 되기 때문에, 노드(FG)에는 소정의 전하가 보유된 채의 상태가 된다. 상기와 같이, 노드(FG)에 소정량의 전하를 축적 및 보유시킴으로써, 메모리 소자에 정보를 기억시킬 수 있다.
트랜지스터(120)의 오프 전류는 지극히 작기 때문에, 노드(FG)에 공급된 전하는 장시간에 걸쳐서 보유된다. 따라서, 리프레쉬 동작이 불필요하게 되거나, 또는 리프레쉬 동작의 빈도를 극히 낮게 하는 것이 가능해져서, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우에도, 장기에 걸쳐 기억 내용을 보유하는 것이 가능하다.
기억된 정보를 읽어내는 경우(판독)는 제 1 배선에 소정의 전위(정전위)를 부여한 상태에서, 제 5 배선에 적절한 전위(판독 전위)를 부여하면, 노드(FG)에 보유된 전하량에 따라서, 트랜지스터(500)는 상이한 상태를 취한다. 일반적으로, 트랜지스터(500)를 n채널형으로 하면, 노드(FG)에 High 레벨 전하가 보유되고 있는 경우의 트랜지스터(500)의 겉보기 스레숄드값 Vth _H는 노드(FG)에 Low 레벨 전하가 보유되고 있는 경우의 트랜지스터(500)의 겉보기 스레숄드값 Vth_ L보다 낮아지기 때문이다. 여기서, 겉보기 스레숄드값이란, 트랜지스터(500)를 「온 상태」로 하기 위해서 필요한 제 5 배선의 전위를 말하는 것으로 한다. 따라서, 제 5 배선의 전위를 Vth_ H와 Vth_ L의 중간 전위 V0로 함으로써, 노드(FG)에 보유된 전하를 판별할 수 있다. 예를 들어, 기입에 있어서, High 레벨 전하가 부여되었을 경우에는 제 5 배선의 전위가 V0(＞Vth_ H)로 되면, 트랜지스터(500)는 「온 상태」가 된다. Low 레벨 전하가 부여된 경우에는 제 5 배선의 전위가 V0(＜Vth _L)가 되어도, 트랜지스터(500)는 「오프 상태」인 채이다. 이 때문에, 제 5 배선의 전위를 제어하고, 트랜지스터(500)의 온 상태 또는 오프 상태를 판독함으로써(제 2 배선의 전위를 판독한다), 기억된 정보를 판독할 수 있다.
또한, 기억시킨 정보를 재기입하는 경우에 대해서는 상기 기입에 의해서 소정량의 전하를 보유한 노드(FG)에, 새로운 전위를 공급함으로써, 노드(FG)에 새로운 정보에 관한 전하를 보유시킨다. 구체적으로는, 제 4 배선의 전위를, 트랜지스터(120)가 온 상태가 되는 전위로 하고, 트랜지스터(120)를 온 상태로 한다. 이것에 의해서, 제 3 배선의 전위(새로운 정보에 관한 전위)가, 노드(FG)에 공급되어 노드(FG)에 소정량의 전하가 축적된다. 그 후, 제 4 배선의 전위를 트랜지스터(120)가 오프 상태가 되는 전위로 하고, 트랜지스터(120)를 오프 상태로 함으로써, 노드(FG)에는 새로운 정보에 관한 전하가 보유된 상태가 된다. 즉, 노드(FG)에 제 1 기입에 의해서 소정량의 전하가 보유된 상태로, 제 1 기입과 동일한 동작(제 2 기입)을 행함으로써, 기억시킨 정보를 겹쳐 쓰는 것이 가능하다.
본 실시형태에 나타낸 트랜지스터(120)는 고순도화된 산화물 반도체막(63)을 이용함으로써, 트랜지스터(120)의 오프 전류를 충분히 저감할 수 있다. 또한, 평탄성이 높은 제 1 산화 절연막(53) 및 제 2 산화 절연막(55) 위에 접해서 형성하는 산화물 반도체막(63)은 고순도화 되어 있을 뿐만 아니라, c축 배향을 가진 결정성을 가짐으로써, 안정된 전기적 특성이 부여된 신뢰성이 높은 트랜지스터(120)를 형성할 수 있다. 그리고, 이러한 트랜지스터(120)를 이용함으로써, 극히 장기에 걸쳐 기억 내용을 보유하는 것이 가능하고, 신뢰성이 높은 메모리 소자를 얻을 수 있다.
이상, 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 6)
본 실시형태에서는 개시하는 발명의 일양태와 관련되는 반도체 장치의 응용예에 대해서, 도 8을 이용하여 설명한다.
도 8(A) 및 도 8(B)는 도 7(A) 내지 도 7(C)에 나타낸 메모리 소자(이하, 메모리 셀(550)이라고도 기재한다.)를 복수 이용해서 형성되는 반도체 장치의 회로도이다. 도 8(A)는 메모리 셀(550)이 직렬로 접속된, 이른바 NAND형의 반도체 장치의 회로도이고, 도 8(B)는 메모리 셀(550)이 병렬로 접속된, 이른바 NOR형의 반도체 장치의 회로도이다.
도 8(A)에 나타낸 반도체 장치는 소스선(SL), 비트선(BL), 제 1 신호선(S1), 복수개의 제 2 신호선(S2), 복수개의 워드선(WL), 복수의 메모리 셀(550)을 가진다. 도 8(A)에서는 소스선(SL) 및 비트선(BL)을 1개씩 가지는 구성이 되어 있지만, 이것에 한정되지 않고, 소스선(SL) 및 비트선(BL)을 복수 개 가지는 구성으로 하여도 좋다.
각 메모리 셀(550)에 있어서, 트랜지스터(500)의 게이트 전극과, 트랜지스터(120)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(520)의 전극의 한쪽은 전기적으로 접속된다. 또한, 제 1 신호선(S1)과 트랜지스터(120)의 소스 전극 또는 드레인 전극의 다른 한쪽은 전기적으로 접속되고, 제 2 신호선(S2)과, 트랜지스터(120)의 게이트 전극은 전기적으로 접속된다. 그리고, 워드선(WL)과 용량 소자(520)의 전극의 다른 한쪽은 전기적으로 접속된다.
또한, 메모리 셀(550)이 가지는 트랜지스터(500)의 소스 전극은 인접하는 메모리 셀(550)의 트랜지스터(500)의 드레인 전극과 전기적으로 접속되고, 메모리 셀(550)이 가지는 트랜지스터(500)의 드레인 전극은 인접하는 메모리 셀(550)의 트랜지스터(500)의 소스 전극과 전기적으로 접속된다. 단, 직렬로 접속된 복수의 메모리 셀 중에, 한쪽의 단(端)에 형성된 메모리 셀(550)이 가지는 트랜지스터(500)의 드레인 전극은 비트선과 전기적으로 접속된다. 또한, 직렬로 접속된 복수의 메모리 셀 가운데, 다른 한쪽의 구석에 형성된 메모리 셀(550)이 가지는 트랜지스터(500)의 소스 전극은 소스선과 전기적으로 접속된다.
도 8(A)에 나타낸 반도체 장치에서는 행마다의 기입 동작 및 판독 동작을 행한다. 기입 동작은 다음과 같이 행해진다. 기입을 행하는 행의 제 2 신호선(S2)에 트랜지스터(120)가 온 상태가 되는 전위를 부여하고, 기입을 행하는 행의 트랜지스터(120)를 온 상태로 한다. 이에 의해, 지정한 행의 트랜지스터(500)의 게이트 전극에 제 1 신호선(S1)의 전위가 주어져 이 게이트 전극에 소정의 전하가 주어진다. 이와 같이 하여, 지정한 행의 메모리 셀에 데이터를 기입할 수 있다.
또한, 판독 동작은 다음과 같이 행해진다. 우선, 판독을 행하는 행 이외의 워드선(WL)에, 트랜지스터(500)의 게이트 전극에게 부여된 전하에 의하지 않고, 트랜지스터(500)가 온 상태가 되는 전위를 부여하고, 판독을 행하는 행 이외의 트랜지스터(500)를 온 상태로 한다. 그리고, 판독을 행하는 행의 워드선(WL)에 트랜지스터(500)의 게이트 전극이 가지는 전하에 의해서, 트랜지스터(500)의 온 상태 또는 오프 상태가 선택되는 전위(판독 전위)를 부여한다. 그리고 소스선(SL)에 정전위를 부여하여 비트선(BL)에 접속되어 있는 판독 회로(도시하지 않는다.)를 동작 상태로 한다. 여기서, 소스선(SL)-비트선(BL) 사이의 복수의 트랜지스터(500)는 판독을 행하는 행을 제외하고 온 상태가 되기 때문에, 소스선(SL)-비트선(BL) 사이의 컨덕턴스는 판독을 행하는 행의 트랜지스터(500) 상태(온 상태 또는 오프 상태)에 의해서 결정된다. 판독을 행하는 행의 트랜지스터(500)의 게이트 전극이 가지는 전하에 의해서, 트랜지스터의 컨덕턴스는 상이하기 때문에, 거기에 따라서, 비트선(BL)의 전위는 상이한 값을 취하게게 된다. 비트선의 전위를 판독 회로에 의해서 판독함으로써, 지정한 행의 메모리 셀로부터 정보를 판독할 수 있다.
도 8(B)에 나타낸 반도체 장치는 소스선(SL), 비트선(BL), 제 1 신호선(S1), 제 2 신호선(S2) 및 워드선(WL)을 각각 복수개 가지고, 복수의 메모리 셀(550)을 가진다. 각 트랜지스터(500)의 게이트 전극과, 트랜지스터(120)의 소스 전극 또는 드레인 전극의 한쪽과, 용량 소자(520)의 전극의 한쪽은 전기적으로 접속된다. 또한, 소스선(SL)과 트랜지스터(500)의 소스 전극은 전기적으로 접속되고, 비트선(BL)과 트랜지스터(500)의 드레인 전극은 전기적으로 접속된다. 또한, 제 1 신호선(S1)과 트랜지스터(120)의 소스 전극 또는 드레인 전극의 다른 한쪽은 전기적으로 접속되고, 제 2 신호선(S2)과 트랜지스터(120)의 게이트 전극은 전기적으로 접속된다. 그리고, 워드선(WL)과 용량 소자(520)의 전극의 다른 한쪽은 전기적으로 접속된다.
도 8(B)에 나타낸 반도체 장치에는 행마다의 기입 동작 및 판독 동작을 행한다. 기입 동작은 상기의 도 8(A)에 나타낸 반도체 장치와 동일한 방법으로 행해진다. 판독 동작은 다음과 같이 행해진다. 우선, 판독을 실시하는 행 이외의 워드선(WL)에, 트랜지스터(500)의 게이트 전극에게 부여된 전하에 상관없이, 트랜지스터(500)가 오프 상태가 되는 전위를 부여하고, 판독을 행하는 행 이외의 트랜지스터(500)를 오프 상태로 한다. 그리고 판독을 행하는 행의 워드선(WL)에 트랜지스터(500)의 게이트 전극이 가지는 전하에 따라서, 트랜지스터(500)의 온 상태 또는 오프 상태가 선택되는 전위(판독 전위)를 부여한다. 그리고 소스선(SL)에 정전위를 부여하여 비트선(BL)에 접속되는 판독 회로(도시하지 않는다)를 동작 상태로 한다. 여기서, 소스선(SL)-비트선(BL) 사이의 컨덕턴스는 판독을 행하는 행의 트랜지스터(500) 상태(온 상태 또는 오프 상태)에 의해서 결정된다. 즉, 판독을 행하는 행의 트랜지스터(500)의 게이트 전극이 가지는 전하에 의해서, 비트선(BL)의 전위는 상이한 값을 취하게 된다. 비트선의 전위를 판독 회로에 의해서 판독함으로써, 지정한 행의 메모리 셀로부터 정보를 판독할 수 있다.
또한, 상기에 있어서는 각 메모리 셀(550)에 보유시키는 정보량을 1비트로 하였지만, 본 실시형태에 나타낸 반도체 장치의 구성은 이것에 한정되지 않는다. 트랜지스터(500)의 게이트 전극에게 주는 전위를 3 이상 준비하고, 각 메모리 셀(550)이 보유하는 정보량을 증가시켜도 좋다. 예를 들어, 트랜지스터(500)의 게이트 전극에 부여하는 전위를 4 종류로 하는 경우에는 각 메모리 셀에 2비트의 정보를 보유시킬 수 있다.
본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 7)
본 실시형태에서는 상기 실시형태에 나타낸 트랜지스터를 이용한 반도체 장치의 예에 대해서, 도 9를 참조하여 설명한다.
도 9(A)에는 이른바 DRAM에 상당하는 구성의 반도체 장치의 일례를 나타낸다. 도 9(A)에 나타낸 메모리 셀 어레이(1120)는 복수의 메모리 셀(1130)이 매트릭스 형상으로 배열된 구성을 가진다. 또한, 메모리 셀 어레이(1120)는 m개의 제 1 배선 및 n개의 제 2 배선을 가진다. 또한, 본 실시형태에 대해서는 제 1 배선을 비트선(BL)이라고 부르고, 제 2 배선을 워드선(WL)라고 부른다.
메모리 셀(1130)은 트랜지스터(1131)와, 용량 소자(1132)로 구성된다. 트랜지스터(1131)의 게이트 전극은 제 1 배선(워드선(WL))과 접속된다. 또한, 트랜지스터(1131)의 소스 전극 또는 드레인 전극의 한쪽은 제 2 배선(비트선(BL))과 접속되고, 트랜지스터(1131)의 소스 전극 또는 드레인 전극의 다른 한쪽은 용량 소자의 전극의 한쪽과 접속된다. 또한, 용량 소자의 전극의 다른 한쪽은 용량선(CL)과 접속되어 일정한 전위가 주어진다. 트랜지스터(1131)에는 상기 실시형태에 나타낸 트랜지스터가 적용된다.
상기 실시형태에 나타낸 트랜지스터는 고순도화되고, 진성화된 산화물 반도체막을 이용해서 이 트랜지스터의 오프 전류를 충분히 저감할 수 있다. 또한, 표면 조도가 저감된 절연막 위에 접하여, 결정성을 가지는 산화물 반도체막을 형성함으로써, 전기 전도도가 안정된 산화물 반도체막을 형성할 수 있다. 이러한 산화물 반도체막을 트랜지스터에 이용함으로써, 안정된 전기적 특성이 부여된 신뢰성이 높은 트랜지스터로 할 수 있다. 그리고, 이러한 트랜지스터를 이용함으로써, 이른바 DRAM으로서 인식되는 도 9(A)에 나타낸 반도체 장치를 실질적인 불휘발성 메모리로서 사용하는 것이 가능하게 된다.
도 9(B)에는 이른바 SRAM에 상당하는 구성의 반도체 장치의 일례를 나타낸다. 도 9(B)에 나타낸 메모리 셀 어레이(1140)는 복수의 메모리 셀(1150)이 매트릭스 형상으로 배열된 구성으로 할 수 있다. 또한, 메모리 셀 어레이(1140)는 제 1 배선(워드선(WL)), 제 2 배선(비트선(BL)) 및 제 3 배선(반전 비트선/(BL)), 전원선(Vdd) 및 접지 전위선(Vss)을 가진다.
메모리 셀(1150)은 제 1 트랜지스터(1151), 제 2 트랜지스터(1152), 제 3 트랜지스터(1153), 제 4 트랜지스터(1154), 제 5 트랜지스터(1155) 및 제 6 트랜지스터(1156)를 가진다. 제 1 트랜지스터(1151)와 제 2 트랜지스터(1152)는 선택 트랜지스터로서 기능한다. 또한, 제 3 트랜지스터(1153)와 제 4 트랜지스터(1154) 중에 어느 한쪽은 n채널형 트랜지스터(여기에서는 제 4 트랜지스터(1154))이며, 다른 한쪽은 p채널형 트랜지스터(여기에서는 제 3 트랜지스터(1153))이다. 즉, 제 3 트랜지스터(1153)와 제 4 트랜지스터(1154)에 의해서 CMOS 회로가 구성된다. 마찬가지로 제 5 트랜지스터(1155)와 제 6 트랜지스터(1156)에 의해서 CMOS 회로가 구성된다.
제 1 트랜지스터(1151), 제 2 트랜지스터(1152), 제 4 트랜지스터(1154), 제 6 트랜지스터(1156)는 n채널형의 트랜지스터이며, 상기 실시형태에 나타낸 트랜지스터를 적용할 수 있다. 제 3 트랜지스터(1153)와 제 5 트랜지스터(1155)는 p채널형의 트랜지스터이고, 산화물 반도체 이외의 재료(예를 들면, 단결정 실리콘 등)를 채널 형성 영역에 이용한다.
본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 8)
산화물 반도체를 채널 형성 영역에 이용한 트랜지스터를 적어도 일부에 이용하여 CPU를 구성할 수 있다.
도 10(A)는 CPU의 구체적인 구성을 나타낸 블럭도이다. 도 10(A)에 나타낸 CPU는 기판(1190) 위에, 연산 회로(ALU：Arithmetic logic unit)(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194), 타이밍 컨트롤러(1195), 레지스터(1196), 레지스터 컨트롤러(1197), 버스 인터페이스(Bus I/F)(1198), 재기입 가능한 ROM(1199) 및 ROM 인터페이스(ROM I/F)(1189)를 가진다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. ROM(1199) 및 ROM 인터페이스(1189)는 다른 칩에 설치하여도 좋다. 물론, 도 10(A)에 나타낸 CPU는 그 구성을 간략화해서 나타낸 일례에 지나지 않고, 실제의 CPU는 그 용도에 따라 다종 다양한 구성을 가지고 있다.
버스 인터페이스(1198)를 통해서 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)에 입력된다.
ALU 컨트롤러(1192), 인터럽트 컨트롤러(1194), 레지스터 컨트롤러(1197), 타이밍 컨트롤러(1195)는 디코드된 명령에 기초하여, 각종 제어를 행한다. 구체적으로 ALU 컨트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(1194)는 CPU의 프로그램 실행 중에 외부의 입출력 장치나, 주변 회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로 판단해서 처리한다. 레지스터 컨트롤러(1197)는 레지스터(1196)의 어드레스를 생성하고, CPU 상태에 따라 레지스터(1196)의 판독이나 기입을 행한다.
또한, 타이밍 컨트롤러(1195)는 ALU(1191), ALU 컨트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 컨트롤러(1194) 및 레지스터 컨트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어 타이밍 컨트롤러(1195)는 기준 클록 신호(CLK1)를 바탕으로, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 갖추고 있어, 내부 클록 신호(CLK2)를 상기 각종 회로에 공급한다.
도 10(A)에 나타낸 CPU에서는 레지스터(1196)에, 기억 소자가 설치된다. 레지스터(1196)의 기억 소자에는 실시형태 5 내지 실시형태 7에 기재된 기억 소자를 이용할 수 있다.
도 10(A)에 나타낸 CPU에 있어서, 레지스터 컨트롤러(1197)는 ALU(1191)로부터의 지시에 따라서, 레지스터(1196)에 있어서의 보유 동작의 선택을 행한다. 즉, 레지스터(1196)가 가지는 기억 소자에 있어서, 위상 반전 소자에 의한 데이터의 보유를 행할 것인지, 용량 소자에 의한 데이터의 보유를 행할 것인지를 선택한다. 위상 반전 소자에 의한 데이터의 보유가 선택된 경우, 레지스터(1196) 내의 기억 소자로의 전원 전압의 공급이 행해진다. 용량 소자에 있어서의 데이터의 보유가 선택된 경우, 용량 소자로 데이터의 재기입이 행하여지고, 레지스터(1196) 내의 기억 소자로 전원 전압의 공급을 정지할 수 있다.
전원 정지에 관해서는 도 10(B) 또는 도 10(C)에 나타낸 바와 같이, 기억 소자군과 전원 전위(VDD) 또는 전원 전위(VSS)가 부여된 노드 사이에, 스위칭 소자를 형성함으로써 행할 수 있다. 이하에 도 10(B) 및 도 10(C)의 회로를 설명한다.
도 10(B) 및 도 10(C)에서는 기억 소자로 전원 전위의 공급을 제어하는 스위칭 소자에, 산화물 반도체를 채널 형성 영역에 이용한 트랜지스터를 포함하는 기억 회로의 구성의 일례를 나타낸다.
도 10(B)에 나타낸 기억 장치는 스위칭 소자(1141)와, 기억 소자(1142)를 복수 가지는 기억 소자군(1143)을 가진다. 구체적으로, 각 기억 소자(1142)에는 실시형태 5 내지 실시형태 7에 기재된 기억 소자를 이용할 수 있다. 기억 소자군(1143)이 가지는 각 기억 소자(1142)에는 스위칭 소자(1141)를 통해서, High 레벨의 전원 전위(VDD)가 공급된다. 또한, 기억 소자군(1143)이 가지는 각 기억 소자(1142)에는 신호(IN)의 전위와 Low 레벨의 전원 전위(VSS)의 전위가 부여된다.
도 10(B)에서는 스위칭 소자(1141)로서 산화물 반도체를 채널 형성 영역에 가지는 트랜지스터를 이용하고, 이 트랜지스터는 그 게이트 전극에 부여된 신호(SigA)에 의해 스위칭이 제어된다.
또한, 도 10(B)에서는 스위칭 소자(1141)가 트랜지스터를 하나만 가지는 구성을 나타내지만, 특별히 한정되지 않고, 트랜지스터를 복수 가져도 좋다. 스위칭 소자(1141)가 스위칭 소자로서 기능하는 트랜지스터를 복수 가지는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어도 좋고, 직렬로 접속되어도 좋고, 직렬과 병렬이 조합되어 접속되어도 좋다.
또한, 도 10(B)에서는 스위칭 소자(1141)에 의해서, 기억 소자군(1143)이 가지는 각 기억 소자(1142)으로의 High 레벨의 전원 전위(VDD)의 공급이 제어되지만, 스위칭 소자(1141)에 의해서, Low 레벨의 전원 전위(VSS)의 공급이 제어되어도 좋다.
또, 도 10(C)에는 기억 소자군(1143)이 가지는 각 기억 소자(1142)에, 스위칭 소자(1141)를 통해서, Low 레벨의 전원 전위(VSS)가 공급되는 기억장치의 일례를 나타낸다. 스위칭 소자(1141)에 의해서, 기억 소자군(1143)이 가지는 각 기억 소자(1142)으로의, Low 레벨의 전원 전위(VSS)의 공급을 제어할 수 있다.
기억 소자군과, 전원 전위(VDD) 또는 전원 전위(VSS)가 주어지고 있는 노드 사이에, 스위칭 소자를 형성하고, 일시적으로 CPU의 동작을 정지하여, 전원 전압의 공급을 정지했을 경우에도 데이터를 보유하는 것이 가능하여, 소비 전력의 저감을 행할 수 있다. 구체적으로는, 예를 들어, 퍼스널 컴퓨터의 유저가 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 동안에서도, CPU의 동작을 정지할 수 있어 그것에 의해서 소비 전력을 저감할 수 있다.
여기에서는, CPU를 예로 들어 설명했지만, DSP, 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용 가능하다.
본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 9)
본 실시형태에서는 동일 기판 위에 적어도 구동 회로의 일부와 화소부에 배치하는 트랜지스터를 제작하는 예에 대해서 이하에 설명한다.
화소부에 배치하는 트랜지스터는 상기 실시형태에 나타낸 방법에 따라서 형성한다. 또한, 해당 트랜지스터는 n채널형으로 하는 것이 용이하므로, 구동 회로 중에, n채널형 TFT로 구성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일 기판 위에 형성할 수 있다. 이와 같이, 화소부나 구동 회로에 상기 실시형태에 나타낸 트랜지스터를 이용함으로써, 신뢰성이 높은 표시장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 일례를 도 11(A)에 나타낸다. 표시 장치의 기판(600) 위에는 화소부(601), 제 1 주사선 구동 회로(602), 제 2 주사선 구동 회로(603), 신호선 구동 회로(604)를 가진다. 화소부(601)에는 복수의 신호선이 신호선 구동 회로(604)로부터 연신(延伸)해서 배치되고, 복수의 주사선이 제 1 주사선 구동 회로(602) 및 제 2 주사선 구동 회로(603)로부터 연신해서 배치된다. 또한, 주사선과 신호선의 교차 영역에는 각각, 표시 소자를 가지는 화소가 매트릭스 형상으로 형성된다. 또한, 표시 장치의 기판(600)은 FPC(Flexible Printed Circuit) 등의 접속부를 통해서, 타이밍 제어 회로(컨트롤러, 제어 IC라고도 한다)에 접속된다.
도 11(A)에서는 제 1 주사선 구동 회로(602), 제 2 주사선 구동 회로(603), 신호선 구동 회로(604)는 화소부(601)와 같은 기판(600) 위에 형성된다. 그 때문에, 외부에 설치하는 구동 회로 등의 부품의 수가 줄어들기 때문에, 원가의 저감을 도모할 수 있다. 또한, 기판(600) 외부에 구동 회로를 설치했을 경우, 배선을 연신시킬 필요가 생기고, 배선 사이의 접속 수가 증가한다. 같은 기판(600) 위에 구동 회로를 설치했을 경우, 그 배선 사이의 접속수를 줄일 수 있어 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다.
또한, 화소부의 회로 구성의 일례를 도 11(B)에 나타낸다. 여기에서는 VA형 액정 표시 패널의 화소 구조를 나타낸다.
이 화소 구조는 하나의 화소에 복수의 화소 전극이 있고, 각각의 화소 전극에 트랜지스터가 접속된다. 각 TFT는 상이한 게이트 신호로 구동되도록 구성된다. 즉, 멀티 도메인 설계된 화소에 있어서, 개개의 화소 전극에 인가하는 신호를 독립해서 제어하는 구성을 가지고 있다.
트랜지스터(616)의 게이트 배선(612)과, 트랜지스터(617)의 게이트 배선(613)에는 상이한 게이트 신호를 부여할 수 있도록 분리되어 있다. 한편, 데이터선으로서 기능하는 소스 전극 또는 드레인 전극(614)은 트랜지스터(616)와 트랜지스터(617)에서 공통으로 이용된다. 트랜지스터(616)와 트랜지스터(617)는 상기 실시형태에 나타낸 트랜지스터를 적절히 이용할 수 있다. 이에 의해서, 신뢰성이 높은 액정 표시 패널을 제공할 수 있다.
트랜지스터(616)와 전기적으로 접속하는 제 1 화소 전극과, 트랜지스터(617)와 전기적으로 접속하는 제 2 화소 전극의 형상은 상이하고, 슬릿에 의해서 분리된다. V자형으로 퍼지는 제 1 화소 전극의 외측을 둘러싸도록 제 2 화소 전극이 형성된다. 제 1 화소 전극과 제 2 화소 전극에 인가하는 전압의 타이밍을 트랜지스터(616) 및 트랜지스터(617)에 의해 상이하게 함으로써, 액정의 배향을 제어한다. 트랜지스터(616)는 게이트 배선(612)과 접속하고, 트랜지스터(617)는 게이트 배선(613)과 접속한다. 게이트 배선(612)과 게이트 배선(613)은 상이한 게이트 신호를 부여함으로써, 트랜지스터(616)와 트랜지스터(617)의 동작 타이밍을 상이하게 할 수 있다.
또한, 용량 배선(610)과, 유전체로서 기능하는 게이트 절연막과, 제 1 화소 전극 또는 제 2 화소 전극과 전기적으로 접속하는 용량 전극으로 보유 용량을 형성한다.
제 1 화소 전극과 액정층과 대향 전극이 서로 겹침으로써, 제 1 액정 소자(618)가 형성된다. 또한, 제 2 화소 전극과 액정층과 대향 전극이 서로 겹침으로써, 제 2 액정 소자(619)가 형성된다. 또한, 한 화소에 제 1 액정 소자(618)와 제 2 액정 소자(619)가 형성된 멀티 도메인 구조이다.　
또한, 도 11(B)에 나타낸 화소 구성은 이것으로 한정되지 않는다. 예를 들어, 도 11(B)에 나타낸 화소에 새롭게 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서 또는 논리 회로 등을 추가하여도 좋다.
또한, 화소부의 회로 구성의 일례를 도 11(C)에 나타낸다. 여기에서는, 유기 EL 소자를 이용한 표시 패널의 화소 구조를 나타낸다.
유기 EL 소자는 발광 소자로 전압을 인가함으로써, 한 쌍의 전극으로부터 전자 및 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 그것들 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아올 때에 발광한다. 이러한 메커니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
도 11(C)는 반도체 장치의 예로서 디지털 시간 계조 구동을 적용 가능한 화소 구성의 일례를 나타낸 도면이다.
디지털 시간 계조 구동을 적용 가능한 화소의 구성 및 화소의 동작에 대해 설명한다. 여기에서는 산화물 반도체층을 채널 형성 영역에 이용하는 n채널형의 트랜지스터를 1개의 화소에 2개 이용하는 예를 나타낸다.
화소(620)는 스위칭용 트랜지스터(621), 구동용 트랜지스터(622), 발광 소자(624) 및 용량 소자(623)를 가진다. 스위칭용 트랜지스터(621)는 게이트 전극이 주사선(626)에 접속되고, 제 1 전극(소스 전극 및 드레인 전극의 한쪽)이 신호선(625)에 접속되고, 제 2 전극(소스 전극 및 드레인 전극의 한쪽)이 구동용 트랜지스터(622)의 게이트 전극에 접속된다. 구동용 트랜지스터(622)는 게이트 전극이 용량 소자(623)를 통해서 전원선(627)에 접속되고, 제 1 전극이 전원선(627)에 접속되고, 제 2 전극이 발광 소자(624)의 제 1 전극(화소 전극)에 접속된다. 발광 소자(624)의 제 2 전극은 공통 전극(628)에 상당한다. 공통 전극(628)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(621) 및 구동용 트랜지스터(622)는 상기 실시형태에 나타낸 트랜지스터를 적절히 이용할 수 있다. 이에 의해서, 신뢰성이 높은 유기 EL 소자를 이용한 표시 패널을 제공할 수 있다.
또한, 발광 소자(624)의 제 2 전극(공통 전극(628))에는 저전원 전위가 설정된다. 또한, 저전원 전위란, 전원선(627)에 설정되는 고전원 전위를 기준으로 해서 저전원 전위＜고전원 전위를 충족시키는 전위이고, 저전원 전위로서는 예를 들어 GND, 0 V 등이 설정되어도 좋다. 이 고전원 전위와 저전원 전위의 전위차를 발광 소자(624)에 인가하고, 발광 소자(624)에 전류를 흘려서 발광 소자(624)를 발광시키기 때문에, 고전원 전위와 저전원 전위와의 전위차가 발광 소자(624)의 순방향 스레숄드 전압 이상이 되도록 각각의 전위를 설정한다.
또한, 용량 소자(623)는 구동용 트랜지스터(622)의 게이트 용량을 대용해서 생략 하는 것도 가능하다. 구동용 트랜지스터(622)의 게이트 용량에 대해서는 채널 형성 영역과 게이트 전극과의 사이에 용량이 형성되어도 좋다.
여기서, 전압 입력 전압 구동 방식의 경우에 구동용 트랜지스터(622)의 게이트 전극에는, 구동용 트랜지스터(622)가 충분한 온 상태 또는 오프 상태의 두 개 상태가 되는 비디오 신호를 입력한다. 즉, 구동용 트랜지스터(622)는 선형 영역에서 동작시킨다. 구동용 트랜지스터(622)는 선형 영역에서 동작시키기 때문에, 전원선(627)의 전압보다 높은 전압을 구동용 트랜지스터(622)의 게이트 전극에 부여한다. 또한, 신호선(625)에는 (전원선 전압＋구동용 트랜지스터(622)의 Vth) 이상의 전압을 가한다.
또한, 디지털 시간 계조 구동을 대신해서, 아날로그 계조 구동을 행하는 경우, 신호의 입력을 상이하게 함으로써, 도 11(C)과 같은 화소 구성을 이용할 수 있다.
아날로그 계조 구동을 실시하는 경우, 구동용 트랜지스터(622)의 게이트 전극에 발광 소자(624)의 순방향 전압＋구동용 트랜지스터(622)의 Vth 이상의 전압을 가한다. 발광 소자(624)의 순방향 전압이란, 소망의 휘도로 하는 경우의 전압을 가리키고 있고, 적어도 순방향 스레숄드 전압을 포함한다. 또한, 구동용 트랜지스터(622)가 포화 영역에서 동작하는 비디오 신호를 입력함으로써, 발광 소자(624)에 전류를 흘릴 수 있다. 구동용 트랜지스터(622)를 포화 영역에서 동작시키기 때문에, 전원선(627)의 전위는 구동용 트랜지스터(622)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(624)에 비디오 신호에 따른 전류를 흘려서, 아날로그 계조 구동을 행할 수 있다.
또한, 도 11(C)에 나타낸 화소 구성은 이것으로 한정되지 않는다. 예를 들어, 도 11(C)에 나타낸 화소에 새로 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터 또는 논리 회로 등을 추가하여도 좋다.
상기 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.
(실시형태 10)
본 명세서에 개시한 반도체 장치는 여러 가지 전자기기(유기기도 포함한다.)에 적용할 수 있다. 전자기기로서는 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다.), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다. 상기 실시형태에 설명한 반도체 장치를 구비하는 전자기기의 예에 대해 설명한다.
도 12(A)는 휴대형의 정보 단말이며, 본체(1001), 하우징(1002), 표시부(1003a, 1003b) 등에 의해 구성된다. 표시부(1003b)는 터치 패널로 되어 있고, 표시부(1003b)에 표시되는 키보드 버튼(1004)을 접함으로써 화면 조작이나, 문자 입력을 행할 수 있다. 물론, 표시부(1003a)를 터치 패널로서 구성하여도 좋다. 상기 실시형태로 나타낸 트랜지스터를 스위칭 소자로서 액정 패널이나 유기 발광 패널을 제작하여 표시부(1003a, 1003b)에 적용함으로써, 휴대형의 정보 단말의 표시부의 신뢰성을 향상시킬 수 있다.
도 12(A)에 나타낸 휴대형의 정보 단말은 여러가지 정보(정지 화면, 동영상, 텍스트 화상 등)를 표시하는 기능, 캘린더, 일자 또는 시각 등을 표시부에 표시하는 기능, 표시부에 표시한 정보를 조작 또는 편집하는 기능, 여러가지 소프트웨어(프로그램)에 의해서 처리를 제어하는 기능 등을 가질 수 있다. 또한, 하우징의 이면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비하는 구성으로 하여도 좋다.
또한, 도 12(A)에 나타낸 휴대형의 정보 단말은 무선으로 정보를 송수신 할 수 있는 구성으로 하여도 좋다. 무선에 의해서, 전자 서적 서버로부터 소망의 서적 데이터 등을 구입해서, 다운로드하는 구성으로 하는 것도 가능하다.
도 12(B)는 휴대 음악 플레이어이며, 본체(1021)에는 표시부(1023)와 귀에 장착하기 위한 고정부(1022)와 스피커, 조작 버튼(1024), 외부 메모리 슬롯(1025) 등이 설치된다. 상기 실시형태에 나타낸 트랜지스터를 스위칭 소자로서 액정 패널이나 유기 발광 패널을 제작해서 표시부(1023)에 적용함으로써, 휴대 음악 플레이어 표시부의 신뢰성을 향상시킬 수 있다.
또한, 도 12(B)에 나타낸 휴대 음악 플레이어에 안테나나 마이크 기능이나 무선 기능을 갖게 해서 휴대 전화와 제휴시키면, 승용차 등을 운전하면서 무선에 의한 핸즈 프리로의 회화도 가능하다.
도 12(C)는 휴대 전화이며, 하우징(1030) 및 하우징(1031)의 두 개의 하우징으로 구성된다. 하우징(1031)에는 표시 패널(1032), 스피커(1033), 마이크로 폰(1034), 포인팅 디바이스(1036), 카메라용 렌즈(1037), 외부 접속 단자(1038) 등을 구비한다. 또한, 하우징(1030)에는 휴대 전화의 충전을 행하는 태양전지 셀(1040), 외부 메모리 슬롯(1041) 등을 구비한다. 또한, 안테나는 하우징(1031) 내부에 내장된다. 상기 실시형태에 나타낸 트랜지스터를 표시 패널(1032)에 적용함으로써, 휴대 전화 표시부의 신뢰성을 향상시킬 수 있다.
또한, 표시 패널(1032)은 터치 패널을 구비하고, 도 12(C)에는 영상 표시되는 복수의 조작 키(1035)를 점선으로 나타낸다. 또한, 태양 전지 셀(1040)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장한다.
표시 패널(1032)은 사용 형태에 따라 표시 방향이 적절히 변화한다. 또한, 표시 패널(1032)과 동일면 위에 카메라용 렌즈(1037)를 구비하고 있기 때문에, 화상 전화가 가능하다. 스피커(1033) 및 마이크로폰(1034)은 음성 통화에 한정되지 않고, 화상 전화, 녹음, 재생 등이 가능하다. 또한, 하우징(1030)과 하우징(1031)은 슬라이드하여, 도 12(C)와 같이 전개하고 있는 상태로부터 서로 겹친 상태로 할 수 있어, 휴대폰에 적당한 소형화가 가능하다.
외부 접속 단자(1038)는 AC어댑터 및 USB 케이블 등의 각종 케이블과 접속 가능하고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 또한, 외부 메모리 슬롯(1041)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더해서, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이어도 괜찮다.
도 12(D)는 텔레비전 장치의 일례를 나타낸다. 텔레비전 장치(1050)는 하우징(1051)에 표시부(1053)가 조합된다. 표시부(1053)에 의해서, 영상을 표시하는 것이 가능하다. 또한, 여기에서는, CPU를 내장한 스탠드(1055)에 의해 하우징(1051)를 지지한 구성을 나타낸다. 상기 실시형태에 나타낸 트랜지스터를 표시부(1053)에 적용함으로써, 텔레비전 장치(1050) 표시부의 신뢰성을 향상시킬 수 있다.
텔레비전 장치(1050)의 조작은 하우징(1051)이 구비하는 조작 스위치나, 별체의 리모콘 조작기에 의해 행할 수 있다. 또한, 리모콘 조작기에 이 리모콘 조작기로부터 출력하는 정보를 표시하는 표시부를 형성하는 구성으로 하여도 좋다.
또한, 텔레비전 장치(1050)는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의해서 일반의 텔레비전 방송 수신을 행할 수 있고, 또한, 모뎀을 통해서켜 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자 사이, 혹은 수신자 사이끼리 등)의 정보 통신을 행하는 것도 가능하다.
또한, 텔레비전 장치(1050)는 외부 접속 단자(1054)나, 기억 매체 재생 녹화부(1052), 외부 메모리 슬롯을 구비한다. 외부 접속 단자(1054)는 USB 케이블 등의 각종 케이블과 접속 가능하고, 퍼스널 컴퓨터 등과의 데이터 통신이 가능하다. 기억 매체 재생 녹화부(1052)에서는 디스크 형상의 기록 매체를 삽입하고, 기록 매체에 기억되어 있는 데이터를 판독하고, 기록 매체로의 기입이 가능하다. 또한, 외부 메모리 슬롯에 삽입된 외부 메모리(1056)에 데이터 보존되어 있는 화상이나 영상 등을 표시부(1053)에 표시하는 것도 가능하다.
또한, 상기 실시형태에 나타낸 기억 장치를 외부 메모리(1056)나 CPU에 적용함으로써, 소비 전력이 충분히 저감된 신뢰성이 높은 텔레비전 장치(1050)로 할 수 있다
상기 본 실시형태에 나타낸 구성, 방법 등은 다른 실시형태에 나타낸 구성, 방법 등과 적절히 조합하여 이용할 수 있다.

Claims (40)

  1. 반도체 장치로서,
    제 1 산화 절연막과,
    상기 제 1 산화 절연막의 주위에 형성되는 제 2 산화 절연막과,
    상기 제 1 산화 절연막 위에 형성되는 산화물 반도체막과,
    상기 산화물 반도체막 위의 게이트 절연막과,
    상기 게이트 절연막을 사이에 두고 상기 산화물 반도체막과 중첩하는 게이트 전극과,
    상기 산화물 반도체막 위의 한 쌍의 전극을 가지는 트랜지스터를 구비하고,
    상기 트랜지스터의 채널 폭 방향과 교차하는 상기 산화물 반도체막의 단부는 상기 제 1 산화 절연막 위에 위치하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 산화 절연막은 산화 실리콘막 또는 산화 질화 실리콘막인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 2 산화 절연막은 산화 알루미늄막 또는 산화 질화 알루미늄막인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 트랜지스터의 채널 길이 방향과 교차하는 상기 산화물 반도체막의 단부는 상기 제 1 산화 절연막 위에 위치하는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 트랜지스터의 채널 길이 방향과 교차하는 상기 산화물 반도체막의 단부는 상기 제 2 산화 절연막 위에 위치하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 게이트 전극의 측면에 사이드 월 절연막을 가지고, 상기 한 쌍의 전극은 상기 산화물 반도체막 및 상기 사이드 월 절연막의 일부와 접하는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 산화물 반도체막은 상기 게이트 전극과 중첩하는 제 1 영역과, 상기 제 1 영역을 끼우는 한 쌍의 제 2 영역을 가지고,
    상기 한 쌍의 제 2 영역은 도펀트를 포함하는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 도펀트는 붕소, 질소, 인 및 비소 중 적어도 하나인, 반도체 장치.
  9. 제 7 항에 있어서,
    상기 도펀트는 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 적어도 하나인, 반도체 장치.
  10. 제 7 항에 있어서,
    상기 한 쌍의 제 2 영역에는 상기 도펀트가, 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하 포함되어 있는, 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제 1 산화 절연막 및 상기 제 2 산화 절연막 표면의 평균면 조도는 0.1 nm 이상 0.5 nm 미만인, 반도체 장치.
  12. 제 1 항에 있어서,
    상기 산화물 반도체막이 In, Ga, Sn 및 Zn로부터 선택된 적어도 하나의 원소를 포함하는, 반도체 장치.
  13. 반도체 장치로서,
    돌출부와 상기 돌출부 주위의 오목부를 포함하는 제 1 산화 절연막과,
    상기 오목부 내의 제 2 산화 절연막과,
    상기 제 1 산화 절연막 위에 형성되는 산화물 반도체막과,
    상기 산화물 반도체막 위의 게이트 절연막과,
    상기 게이트 절연막을 사이에 두고 상기 산화물 반도체막과 중첩하는 게이트 전극과,
    상기 산화물 반도체막 위의 한 쌍의 전극을 가지는 트랜지스터를 구비하고,
    상기 트랜지스터의 채널 폭 방향과 교차하는 상기 산화물 반도체막의 단부는 상기 제 1 산화 절연막의 상기 돌출부 위에 위치하는, 반도체 장치.
  14. 제 13 항에 있어서,
    상기 제 1 산화 절연막은 산화 실리콘막 또는 산화 질화 실리콘막인, 반도체 장치.
  15. 제 13 항에 있어서,
    상기 제 2 산화 절연막은 산화 알루미늄막 또는 산화 질화 알루미늄막인, 반도체 장치.
  16. 제 13 항에 있어서,
    상기 트랜지스터의 채널 길이 방향과 교차하는 상기 산화물 반도체막의 단부는 상기 제 1 산화 절연막의 돌출부 위에 위치하는, 반도체 장치.
  17. 제 13 항에 있어서,
    상기 트랜지스터의 상기 채널 길이 방향과 교차하는 상기 산화물 반도체막의 단부는 상기 제 2 산화 절연막 위에 위치하는, 반도체 장치.
  18. 제 13 항에 있어서,
    상기 게이트 전극의 측면에 사이드 월 절연막을 가지고, 상기 한 쌍의 전극은 상기 산화물 반도체막 및 상기 사이드 월 절연막의 일부와 접하는, 반도체 장치.
  19. 제 13 항에 있어서,
    상기 산화물 반도체막은 상기 게이트 전극과 중첩하는 제 1 영역과, 상기 제 1 영역을 끼우는 한 쌍의 제 2 영역을 가지고,
    상기 한 쌍의 제 2 영역은 도펀트를 포함하는, 반도체 장치.
  20. 제 19 항에 있어서,
    상기 도펀트는 붕소, 질소, 인 및 비소 중 적어도 하나인, 반도체 장치.
  21. 제 19 항에 있어서,
    상기 도펀트는 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 적어도 하나인, 반도체 장치.
  22. 제 19 항에 있어서,
    상기 한 쌍의 제 2 영역에는 상기 도펀트가, 5×1018atoms/cm3 이상 1×1022atoms/cm3 이하 포함되어 있는, 반도체 장치.
  23. 제 13 항에 있어서,
    상기 제 1 산화 절연막 및 상기 제 2 산화 절연막 표면의 평균면 조도는 0.1 nm 이상 0.5 nm 미만인, 반도체 장치.
  24. 제 13 항에 있어서,
    상기 산화물 반도체막이 In, Ga, Sn 및 Zn로부터 선택된 적어도 하나의 원소를 포함하는, 반도체 장치.
  25. 반도체 장치로서,
    화학량론비를 충족하는 산소보다 많은 산소를 포함하는 제 1 산화 절연막과,
    상기 제 1 산화 절연막 주위에 형성되는, 산소의 확산을 방지하는 제 2 산화 절연막과,
    상기 제 1 산화 절연막 위에 형성되는 산화물 반도체막과,
    상기 산화물 반도체막 위의 게이트 절연막과,
    상기 게이트 절연막을 사이에 두고 상기 산화물 반도체막과 중첩하는 게이트 전극과,
    상기 산화물 반도체막 위의 한 쌍의 전극을 가지는 트랜지스터를 구비하고,
    상기 트랜지스터의 채널 폭 방향과 교차하는 상기 산화물 반도체막의 단부는 상기 제 1 산화 절연막 위에 위치하는, 반도체 장치.
  26. 제 25 항에 있어서,
    상기 트랜지스터의 채널 길이 방향과 교차하는 상기 산화물 반도체막의 단부는 상기 제 1 산화 절연막 위에 위치하는, 반도체 장치.
  27. 제 25 항에 있어서,
    상기 트랜지스터의 채널 길이 방향과 교차하는 상기 산화물 반도체막의 단부는 상기 제 2 산화 절연막 위에 위치하는, 반도체 장치.
  28. 제 25 항에 있어서,
    상기 산화물 반도체막은 상기 게이트 전극과 중첩하는 제 1 영역과, 상기 제 1 영역을 끼우는 한 쌍의 제 2 영역을 가지고,
    상기 한 쌍의 제 2 영역은 도펀트를 포함하는, 반도체 장치.
  29. 제 28 항에 있어서,
    상기 도펀트는 붕소, 질소, 인 및 비소 중 적어도 하나인, 반도체 장치.
  30. 제 28 항에 있어서,
    상기 도펀트는 헬륨, 네온, 아르곤, 크립톤 및 크세논 중 적어도 하나인, 반도체 장치.
  31. 제 25 항에 있어서,
    상기 산화물 반도체막이 In, Ga, Sn 및 Zn로부터 선택된 적어도 하나의 원소를 포함하는, 반도체 장치.
  32. 반도체 장치의 제작 방법으로서,
    제 1 산화 절연막을 형성하고,
    상기 제 1 산화 절연막의 일부를 에칭하여 상기 제 1 산화 절연막의 돌출부와 상기 돌출부의 주위에 오목부를 형성하고,
    상기 오목부에 제 2 산화 절연막을 형성하고,
    상기 제 1 산화 절연막의 단부의 적어도 일부가 상기 제 2 산화 절연막 위에 위치하도록 제 1 산화물 반도체막을 형성하고,
    상기 제 1 산화 절연막, 상기 제 2 산화 절연막, 및 상기 제 1 산화물 반도체막 위에, 절연막을 형성하고,
    가열 처리를 행하여 제 2 산화물 반도체막을 형성하고,
    상기 절연막 위에 게이트 전극을 형성하고,
    상기 절연막의 일부를 에칭하여, 상기 제 2 산화물 반도체막의 일부를 노출시킴과 동시에, 게이트 절연막을 형성하고,
    상기 제 2 산화물 반도체막의 노출된 부분 위에 한 쌍의 전극을 형성하는, 반도체 장치의 제작 방법.
  33. 제 32 항에 있어서,
    상기 제 1 산화 절연막은 화학양론비를 만족하는 산소보다 많은 산소를 포함하도록 형성된, 반도체 장치의 제작 방법.
  34. 제 32 항에 있어서,
    상기 가열 처리는 상기 제 2 산화물 반도체막으로부터 수소를 방출시킴과 동시에, 산소가 상기 제 1 산화 절연막으로부터 상기 제 2 산화물 반도체막으로 확산시키는 온도에서 행해지는, 반도체 장치의 제작 방법.
  35. 제 32 항에 있어서,
    상기 가열 처리는 150℃ 이상 상기 제 1 산화 절연막 및 상기 제 2 산화 절연막이 형성되는 기판의 변형점 미만인, 반도체 장치의 제작 방법.
  36. 제 32 항에 있어서,
    평탄화처리는 상기 제 1 산화 절연막이 형성되기 전, 상기 제 2 산화 절연막이 형성된 후, 상기 제 1 산화 절연막 및 상기 제 2 산화 절연막의 볼록부에서 행해지는, 반도체 장치의 제작 방법.
  37. 제 32 항에 있어서,
    상기 게이트 절연막 위에 게이트 전극을 형성한 후이고, 상기 제 2 산화물 반도체막의 상기 노출된 부분 위에 한 쌍의 전극을 형성하기 전에 있어서, 상기 제 2 산화물 반도체막에 도펀트를 첨가하여, 상기 게이트 전극과 중첩하는 제 1 영역, 및 상기 제 1 영역을 끼우는 한 쌍의 제 2 영역을 형성하는, 반도체 장치의 제작 방법.
  38. 제 37 항에 있어서,
    상기 도펀트는 붕소, 질소, 인, 및 비소 중 적어도 하나인, 반도체 장치의 제작 방법.
  39. 제 37 항에 있어서,
    상기 도펀트는 헬륨, 네온, 아르곤, 크립톤, 및 크세논 중 적어도 하나인, 반도체 장치의 제작 방법.
  40. 제 32 항에 있어서,
    상기 제 1 산화물 반도체막 및 상기 제 2 산화물 반도체막이 In, Ga, Sn 및 Zn 중 적어도 하나의 원소를 포함하는, 반도체 장치의 제작 방법.
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