TWI550776B - 半導體記憶體裝置及其製造方法 - Google Patents

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Description

半導體記憶體裝置及其製造方法
本發明係關於一種半導體儲存裝置。
由一個電容和一個電晶體(稱為單元電晶體)構成的動態隨機存取記憶體(DRAM)作為典型的半導體儲存裝置被廣泛應用。習知的DRAM使用平面型電晶體形成，但是，隨著電路的微型化，為了防止短通道效應引起的洩漏電流而採用如下方法：使用將閘極立體配置的RCAT(Recessed channel array transistors)(參照非專利文獻1)。
[專利文獻1]
美國專利第5302843號
[專利文獻2]
美國專利第4777625號
[非專利文獻1]
K. Kim,“Technology for sub-50nm DRAM and NAND Flash Manufacturing”TECHNICAL DIGEST OF INTERNATIONAL ELECTRON DEVICES MEETING,pp333-336,2005
但是，在平面型電晶體及為其變型的RCAT中，除了減小電路線寬之外很難再將其進一步地集體化。例如，在平面型電晶體中，儲存單元的面積在採用折疊位元線(folded bit line)方式時為8F2以上(F是最小加工尺寸Feature Size)，在採用開放位元線方式時為6F2以上。需要能夠實現更小面積，例如4F2的技術。
鑒於上述問題，本發明的目的在於提供一種例如能夠盡可能地削減面積的半導體儲存裝置或其電路結構或製造方法。或者，本發明的目的在於提供一種能夠削減位元線的寄生電容的半導體儲存裝置或其電路結構或製造方法。另外，本發明的目的在於提供一種具有高可靠性或特性的半導體裝置及其製造方法。
本發明的一個方式是一種半導體儲存裝置，包括：形成在基板上的兩個以上的位元線；形成在位元線上的具有一對槽的絕緣體；形成在一對槽的側面的中間夾著絕緣體對置的第一及第二字線；夾在第一及第二字線與絕緣體的側面的膜狀的一個或兩個半導體區域；設置在絕緣體的頂部的電極；以及設置在絕緣體上並與電極電連接的電容。
另外，在本說明書中，可以將位元線理解為與讀出放大器連接的佈線或者藉由讀出放大器電位被增幅的佈線。另外，可以將字線理解為與單元電晶體的閘極連接的佈線。另外，可以將一對槽理解為一個凸部。另外，一對槽中的一個可以結合到另一個。另外，除了直線形狀的槽以外，還可以利用具有網狀等其他形狀的槽，並可以將該槽結合到其他的槽。
這裏，較佳的是，位元線與半導體區域在槽的底部電連接。另外，可以將絕緣體的槽的深度設定為槽的寬度的2倍以上20倍以下，較佳為5倍以上20倍以下。還可以在絕緣體的頂部以接觸於半導體區域的方式設置導電層。另外，可以將字線的高度設定為槽的深度的30%以上90%以下，較佳為40%以上80%以下。
本發明的其他一個方式是一種半導體儲存裝置，包括：形成在基板上的兩個以上的位元線；形成在位元線上的第一絕緣體；形成在第一絕緣體上的兩個以上的條狀的第二絕緣體；形成在第二絕緣體的側面的中間夾著第二絕緣體對置的第一及第二字線；夾在第一及第二字線與第二絕緣體的側面的膜狀的一個或兩個半導體區域；設置在第二絕緣體的頂部的電極；以及設置在第二絕緣體上並與電極電連接的電容。
這裏，較佳的是，位元線與半導體區域藉由設置在第一絕緣體中的電極電連接。另外，可以將第二絕緣體的高度設定為第二絕緣體的間隔的2倍以上20倍以下，較佳為5倍以上20倍以下。還可以在第二絕緣體的頂部以接觸於半導體區域的方式設置導電層。另外，可以將字線的高度設定為第二絕緣體與導電層的高度的和的30%以上90%以下，較佳為40%以上80%以下。
本發明的其他的一個方式是一種半導體儲存裝置的製造方法，包括如下步驟：在第一絕緣體上形成位元線的製程；在位元線上形成第二絕緣體的製程；在第二絕緣體中形成第一接觸孔的製程；在第二絕緣體上形成第三絕緣體的製程；對第三絕緣體進行蝕刻來形成至少兩個槽的製程；在第三絕緣體的包括槽的側面的區域上形成島狀或條狀的半導體區域的製程；形成導電膜的製程；對導電膜進行各向異性蝕刻來在第三絕緣體的槽的側面形成字線的製程；形成第四絕緣體的製程；以及對第四絕緣體進行蝕刻形成到達第三絕緣體的兩個槽之間的頂部的第二接觸孔的製程。
這裏，在在第三絕緣體中形成槽的製程及形成到達第三絕緣體的頂部的第二接觸孔的製程中，也可以使用成為蝕刻停止層的其他的膜來控制蝕刻。另外，可以將兩個槽理解為一個凸部。
較佳的是，在上述方式的任一個中使兩個字線同步工作。在位元線的下方還可以設置讀出放大器或解碼器等的驅動電路。另外，相鄰的位元線的高度或深度可以不同。並且，還可以將上述構成用於分割位元線結構。
另外，在上述方式中的任一個中，半導體區域較佳為由遷移率為5cm2/Vs以上的半導體構成。例如，可以使用多晶矽、多晶鍺、多晶矽鍺、銦氧化物或對銦氧化物添加了其他的一種或兩種以上的金屬元素的氧化物、氮化鎵或對氮化鎵添加了氧的化合物、砷化鎵、砷化銦或硫化鋅等。
雖然已知藉由各向異性蝕刻在形成於半導體基板的凹凸的側面形成電晶體的閘極的結構(例如，專利文獻1)，但是沒有對當製造利用上述結構實現集體化的半導體儲存器時的更好的方式進行研究。例如，在專利文獻1中，雖然有講到DRAM，但是，不是在槽的底部而是藉由設置在凸部的接觸將位元線連接到電晶體。
但是，雖然在電路還不是很微型化的時代沒有什麼問題，可是當電路越來越微型化且電容的高度超過1μm時，再將位元線設置在霍容之上則會出現很多問題。即，已經不能在電容的上方設置位元線，而需要在電容的間隙中形成位元線。
另外，當在槽的底部設置電容的接觸時，為了防止與凹部的字線的接觸，也需要將底部的寬度形成得較寬，明確地說，底部至少需要2F的寬度。假設頂部的寬度為F，並與相鄰儲存單元共用一個與位元線的接觸，也需要形成用來與另一個相鄰電容絕緣的元件分離區域，因此不能將儲存單元的面積形成得比6F2更小。
並且，當位元線位於與電容或字線較近的位置時位元線的寄生電容增大。在DRAM中，由於電容的容量根據位元線的寄生電容決定，所以當寄生電容變大時也需要同樣地增大電容的容量。
藉由將位元線配置在半導體區域的下方可以解決上述問題。即，在槽的底部設置與下方的位元線的接觸，並在兩個槽之間的頂部(凸部)設置與上方的電容的接觸。與專利文獻1不同，由於底部的接觸是從下方的接觸，所以不需要避開槽中的字線。為此，藉由將槽的底部的寬度與凸部的寬度都設置為F，可以將儲存單元的面積形成為4F2。
另外，不需要特意在相鄰電容間設置元件分離區域，這是由於：在上述結構中，電容設置在兩個電晶體之間，兩個電晶體的閘極為一個凸部的側面上的字線對，只要字線對不處於活動狀態電容別處於絕緣狀態。
元件分離區域只是為了保持絕緣性而形成的，在上述結構中電晶體進行與元件分離區域相同的工作。所以，如後面所述地，當電晶體處於導通狀態時其作為電晶體工作，而當電晶體處於截止狀態時其作為元件分離區域工作，所以利用效率高。
當然，由於在半導體區域與字線之間產生寄生電容，所以也可以去除半導體區域中的不需要的部分(不形成電晶體的部分)。
另外，在上述結構中，由於位元線在與電容及字線分開的位置，因此還可以削減它們之間的寄生電容。當位元線的寄生電容變小時，也可以與其成正比地將設置於儲存單元的電容的容量變小。
另外，在上述結構中，電晶體的通道長度基本為字線的高度，而字線的高度根據槽的深度決定。所以，槽的縱橫比(深度除以寬度的值)越大，越能夠形成充分地集體化且短通道效應得到抑制的電晶體。
例如，當將槽的寬度設定為最小加工尺寸的30nm，高度設定為300nm時，字線的高度最大可以設定為300nm。實際上，考慮到製程的餘地等，較佳的是，將字線的高度設定為槽的深度的30%以上90%以下，更佳為40%以上80%以下。例如，當將字線的高度為槽的深度的50%時，通道長度約為150nm。
該通道長度是與RCAT同等程度的通道長度，可以充分地抑制短通道效應。並且，在上述結構中，由於一個儲存單元中有兩個通道寬度為30nm的電晶體，所以可以獲得通常的RCAT或專利文獻1所記載的儲存單元的兩倍的導通電流。
另外，由於通道寬度為最小加工尺寸的30nm，通道長度為通道寬度的5倍，像這樣的通道長度較長的電晶體尤其是在使用多晶半導體材料時，還具有閾值不均勻變小的效果。
無論是上面所述的縱橫比為10的槽，還是縱橫比為2的比較淺的槽，想要如專利文獻1所記載的儲存單元那樣地形成從底部到上方的接觸，在技術上非常困難。
與此相反，在上述的結構中在底部設置與下方的接觸並在頂部設置與上方的接觸。該結構最容易加工並有利於集體化。所以，藉由採用上述結構，可以在縱橫比為2以上20以下，較佳為5以上20以下的槽中形成儲存單元。
另外，在上述結構中，由於位元線在單元電晶體的下方並且該部分沒有特別的成為障礙的構成物，因此可以任意地設定配置位元線的深度。當然，藉由將位元線形成在離電晶體更遠的位置(即，更深的位置)可以進一步降低寄生電容。另外，藉由使相鄰的位元線的深度不同，可以降低相鄰的位元線之間產生的寄生電容。
另外，藉由在位元線的下方設置用來對其進行驅動的電路，可以削減晶片的面積。通常，驅動電路占DRAM的晶片的表面的20%至50%，藉由將其與儲存單元陣列重疊可以削減晶片面積，此外，可以在與習知的儲存器相同的晶片面積上形成更多的儲存單元。驅動電路使用單晶半導體形成是較佳的。
有時採用非單晶的半導體區域的電晶體不能獲得足夠的遷移率。但是，藉由使用所謂的分割位元線結構(參照專利文獻2)使子位元線及電容的容量變成通常的DRAM的1/10至1/100，即使半導體材料的遷移率為通常使用的單晶矽的1/10至1/100，也可以獲得與使用單晶矽的DRAM同等或更高的高速回應。
另外，因為在分割位元線結構中連接於子位元線的儲存單元與連接於通常的DRAM的位元線的儲存單元同等，因此可以將上述方式的結構及效果中的位元線理解為分割位元線結構中的子位元線。藉由將子位元線形成在與字線及電容分開的位置，可以降低子位元線的寄生電容，由此可以使電容容量更小。
另外，可以將分割位元線結構的位元線(也稱為主位元線)設置在電容上。當採用分割位元線結構時，由於電容的高度成為通常的DRAM的1/10至1/100，在電容上形成位元線在技術上較為容易。雖然有時位元線與子位元線的接觸需要4F2以上的面積，但是由於以儲存單元10至200個中一個的比例進行設置即可，所以不會導致晶片面積的大幅增大。
並且，在分割位元線結構中將用於對子位元線的電位進行增幅的讀出放大器等設置在位元線的下方，較佳的是與其他的驅動電路同樣地使用單晶半導體形成。
下面，關於實施方式將參照圖式給予說明。但是，所屬技術領域的普通技術人員可以很容易地理解一個事實，就是實施方式可以以多個不同形式來實施，其方式及詳細內容在不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定在以下實施方式所記載的內容中。
另外，在本說明書中，使用第一、第二等序數詞來避免構成物的混淆，並不一定表示其順序。例如，可以在第一絕緣體的下層設置其他的絕緣體，也可以在第一接觸插頭與第二接觸插頭的中間的層中設置其他的接觸插頭。
另外，在本說明書中，單元電晶體的源極是指位元線側的電極或區域，單元電晶體的汲極是指電容側的電極或區域。
實施方式1
使用圖1A、1B、圖2A、2B、圖3A、3B、圖4、圖5A至5C、圖6及圖7A至7D對本實施方式的儲存單元的製造製程進行說明。圖1A、1B、圖2A、2B、圖3A、3B、圖4示出本實施方式的儲存單元的平行於位元線的一個剖面。圖5A至5C示出從上方看到本實施方式的儲存單元時的每個製造製程的示意圖。圖6示出本實施方式的儲存單元的電路圖。並且，圖7A至7D示出從上方看到本實施方式中的位元線時的示意圖及剖面圖。
另外，在本實施方式中，除了一部分之外僅進行概略的說明。其詳細內容參照已知的半導體積體電路製造技術等即可。另外，在圖1A、1B、圖2A、2B、圖3A、3B、圖4、圖5A至5C中，為了方便看說明，在折疊位元線方式的儲存單元中，將一個儲存單元的面積記載為16F2左右，但是可以使其更高集體化。
<圖1A>
在第一絕緣體101上形成位線102b。此時，可以使用多種方式配置位元線102b與相鄰的位元線。例如，如圖7A和7B所示那樣，將位元線102b與相鄰的位元線102a、102c全部形成在相同的深度或同一層中的方法。圖7A是將形成位元線102a至102c的面沿著包括圖1A中的虛線CD的平面截斷的剖面的示意圖，圖7B示出沿著圖7A中的虛線EF截斷的剖面。另外，圖1A示出沿著圖7A及7C中的虛線AB截斷的剖面。
如圖7B所示，將位元線102b與相鄰的位元線102a、102c都形成在相同的深度或相同的層中的方法具有製造製程少的特點。
另一種方法是如圖7C和7D所示地將位元線102b與相鄰的位元線102a、102c形成在不同深度或不同層中的方法。圖7C是沿著包括圖1A中的虛線CD的平面截斷的剖面的示意圖，圖7D示出沿著圖7C中的虛線EF截斷的剖面。
雖然在圖7C中沒有圖示出與位元線102b相鄰的位元線102a、102c，但是如剖面圖圖7D所示，位元線102a、102c與位元線102b形成在不同的深度中。雖然在圖7D中位元線的深度為兩種，也可以使其為三種以上。
雖然使用該方法需要追加製程，但是與在相同層中形成位元線的方法(圖7B)相比可以降低相鄰位元線間的寄生電容。例如，將位元線102a至102c的高度設定為寬度的5倍並使位元線的間隔與寬度相同，當如圖7D所示地將相鄰的位元線的深度改變位元線的高度時，一個位元線與其他位元線之間的寄生電容變為一半以下。位元線的高度越高(縱橫比越大)寄生電容的降低效果越顯著。
如本實施方式所示，當與字線及電容離開地形成位元線時，位元線的寄生電容幾乎都是與其他的位元線間產生的。尤其是為了與佈線寬度的減小一起降低位元線的電阻，需要加大位元線的縱橫比，這是導致位元線間的寄生電容增大的主要原因。
所以，藉由像圖7D那樣配置位元線，位元線的寄生電容降低效果顯著。當希望同時降低位元線的寄生電容、位元線的電阻及電容的容量時，可以如圖7D那樣地配置位元線。
由於習知的DRAM的設置有位元線的部分中具有電容等結構體，而使位元線的配置受到很大限制，但是，在本實施方式中，由於電容被形成在遠離位元線的位置，所以位元線的配置的自由度較高，而可以形成上述那樣深度不同的位元線。在本實施方式中可以採用圖7B和圖7D中的任一種方法。
回到圖1A，在位元線102b上形成適當厚度的第二絕緣體103及適當厚度的對氫及鹼金屬具有阻擋性的第三絕緣體104。在此，第一絕緣體101，第二絕緣體103和第三絕緣體104的厚度及材質在決定位元線的寄生電容上十分重要。
較佳的是，將第一絕緣體101與第二絕緣體103的厚度設定為100nm至1μm。另外，第一絕緣體101與第二絕緣體103可以使用氧化矽等的相對來說介電常數較低的材料形成。並且，第三絕緣體104較佳為使用與形成在其上的第四絕緣體106蝕刻速率不同的材料形成，例如，可以使用氧化鋁、氮化鋁、氮化矽等，其厚度設定為10nm至100nm即可。
<圖1B>
對第三絕緣體104及第二絕緣體103進行蝕刻來形成接觸孔，並且形成連接於位元線102b的第一接觸插頭105a、105b。並且，形成第四絕緣體106。第四絕緣體106的厚度考慮後面要形成的槽的深度及電晶體的通道長度進行決定。例如，將其設定為100nm至1μm即可。另外，較佳的是，使用飯刻速率與第三絕緣體104不同的材料，可以使用氧化矽。
在第四絕緣體106上形成導電層107。雖然可以適當地決定導電層107的材料及厚度，但是較佳的是，採用在形成第二接觸插頭115b時能夠成為蝕刻停止層的材料及厚度。
<圖2A>
對導電層107及第四絕緣體106進行蝕刻形成槽108a、108b。槽108a、108b以大致垂直於位元線102b的方式形成。在對較厚的第四絕緣體106的蝕刻中，第三絕緣體104用作蝕刻停止層。也就是說，在對第四絕緣體106進行蝕刻的製程中，當露出第三絕緣體104時停止蝕刻。其結果，例如，第四絕緣體106及導電層107變成條狀的第四絕緣體106a至106c及導電層107a至107c。注意，第四絕緣體106a至106c以及導電層107a至107c的形狀不侷限於條狀。另外，可以將圖中示出的槽的寬度W與槽的深度T的比率T/W設定為2以上20以下，較佳為5以上20以下。
<圖2B>
形成島狀的半導體區域109b。使半導體區域109b與第一接觸插頭105a、105b中的至少一個接觸。此時，以半導體區域109b為掩模對導電層107a至107c進行蝕刻。由此，導電層107a至107c中的上面沒有半導體區域109b的部分被去除。在圖2B中，導電層107b的一部分殘留成為導電層107B。然後，覆蓋島狀的半導體區域109b形成閘極絕緣體110。
雖然可以適當地決定半導體區域109b及閘極絕緣體110的厚度，但是，較佳的是，根據電晶體的通道長度及槽的寬度W來決定，例如，可以將其設定為通道長度的1/50至1/5、槽的寬度W的1/10至1/50。另外，將閘極絕緣體110的厚度設定為穿隧電流等不成為問題的程度的薄度即可。另外，閘極絕緣體110也可以使用相對介電常數為10以上的材料來形成。
另外，較佳的是，閘極絕緣體110使用與後面形成的字線111a至111d所使用的材料及與第五絕緣體112蝕刻速率不同的材料形成，所以使用氧化鉿、氧化鉭、氧化鋁、氧化鋯等是較佳的。閘極絕緣體110也可以是含有上述材料的多層膜。例如，可以採用氧化矽與氧化鋁的雙層膜。
雖然對於用於半導體區域109b的半導體的種類沒有制約，但是使用遷移率為5cm2/Vs以上的半導體是較佳的。例如，可以使用多晶矽、多晶鍺、多晶矽鍺、銦氧化物或對銦氧化物添加了其他的金屬元素的氧化物、氮化鎵或對氮化鎵添加了氧的化合物、砷化鎵、砷化銦或硫化鋅等。
尤其是在採用分割位元線結構降低電容的容量的情況下，需要使截止電阻比通常的DRAM的單元電晶體的截止電阻更高。例如，即使將電容的容量形成為1/100，當單元電晶體的截止電阻不變時，也會使儲存在電容中的電荷在通常的DRAM的1/100的時間消失。所以，需要在通常的DRAM的1/100的週期進行刷新，導致耗電量大幅增加。即，當將電容的容量形成為1/100時，較佳的是，使單元電晶體的截止電阻提高100倍以上。
為了提高截止電阻，例如，有效的是將半導體區域109b的厚度形成得非常薄(0.5nm至5nm)。另外，較佳的是，將槽108a、108b的深度T設定為0.5μm至1μm，並將單元電晶體的通道長度形成得較大。或者當採用多晶矽那樣的本來的遷移率為200cm2/Vs以上的半導體時，可以將半導體區域中的氮濃度及碳濃度設定為1×1019cm-3至5×1020cm-3，來將遷移率降低到10cm2/Vs左右。
另外，較佳的是，進一步提高單元電晶體的截止電阻從而可以延長儲存單元的刷新週期。例如，當截止電阻為通常的單元電晶體的100萬倍以上時，在實際使用時不需要進行刷新。
為了獲得上述那樣的非常高的截止電阻，使用矽(能隙1.1電子伏特)是無法獲得的，而需要使用能隙為2.5電子伏特以上4電子伏特以下，較佳為3電子伏特以上3.8電子伏特以下的寬能隙半導體。例如，可以使用氧化銦、氧化鋅等的氧化物半導體；氮化鎵等的氮化物半導體；硫化鋅等的硫化物半導體等。
截止電阻與熱激發的或子的濃度成正比。即使在完全不存在來自施體與受體的或子的狀態(本質半導體)下，由於矽的能隙為1.1電子伏特，所以在室溫(300K)下的熱激發載子的濃度為1×1011cm-3左右。
另一方面，能隙3.2電子伏特的半導體的熱激發載子的濃度為1×10-7cm-3左右。當電子遷移率相同時，電阻率與載子的濃度成反比，所以能隙3.2電子伏特的半導體的電阻率比矽大18位數。
另外，較佳的是，來自施體與受體的載子的濃度極低，其濃度為1×1012cm-3以下是較佳的。另外，根據該載子濃度決定電晶體的閾值。
<圖3A>
在形成導電膜之後，藉由對該導電膜進行各向異性蝕刻來形成字線111a至111d。可以將導電膜的厚度設定為槽108a、108b的寬度W的1/3至1/30。圖中以x表示的字線111a至111d的寬度大致成為與導電膜的厚度相同。當導電膜過厚時，即使對其進行各向異性蝕刻也不能分離槽內部的導電膜。有關該種在槽的側面目對準地形成佈線的技術可以參考專利文獻1。
另外，由於當字線111b、111c的頂部為超過第四絕緣體106b的頂部的高度，或者為與導電層107B相同程度的高度時，在後面形成第二接觸插頭115b時有可能使字線111b、111c與第二接觸插頭115b接觸，所以將字線111a至111d的高度設定為槽的深度T的30%以上90%以下，較佳為40%以上80%以下。
如此，有時導電層107B與字線111b、111c成為偏置(offset)狀態(導電層107B與字線111b、111c不重疊的狀態)，但是從防止短通道效應的角度出發，較佳的是，在垂直方向上設置10nm至50nm或者字線111b、111c的高度的20%至100%的偏置區域。
另外，在本實施方式的單元電晶體中偏置結構在源極與汲極中不對稱。從技術角度上講，在源極側(位元線側)設置偏置區域是十分困難甚至不可能的，尤其是在集體化得到提高的情況下。而相對於此，要在汲極側(電容側)設置偏置區域，只要調整字線111b、111c的高度即可，所以較易控制。
尤其是在電容中儲存有電荷的狀態(電晶體變為截止狀態)時，當單元電晶體為n型時，汲極變成與位元線相同的電位或者比位元線更高的電位。在該條件下，在汲極側形成更大的偏置區域比在源極側形成更大的偏置區域更能提高截止電阻。
也就是說，在源極側不設置偏置區域，或者，設置為閘極(字線111b、111c)與第一接觸插頭105a、105b重疊的形狀，另一方面，當在汲極側設置上述範圍的偏置區域時，可以提高截止電阻從而防止儲存在電容中的電荷洩漏。
另外，當字線111b、111c與源極(第一接觸插頭105a、105b)重疊時，有可能在進行電容的充電時導致不必要的電位變動，但是當槽108a、108b的縱橫比為5以上20以下時，字線111b、111c與源極間產生的寄生電容最大也就是閘極電容(字線111b、111c與半導體區域109b重疊而產生的電容)的20%左右，當將電容的容量設定為閘極電容的10倍以上時，該電位的變動可以完全忽略不計。
但是，不侷限於該實施方式，在位元線102b的下層設置其他的半導體積體電路有利於提高集體化。但是，通常在下層設置有半導體積體電路時，有時由於半導體積體電路產生的雜波而對上層的電晶體的工作造成障礙。對於該問題，可以在上層的電晶體的下面設置某種遮罩層來吸收雜波。在本實施方式中，由於位元線102b與半導體區域109b重醬地配置，因此位元線102b成為遮罩層吸收雜波。
另外，當在凸都的側面形成半導體區域時，隨著集體化的提高半導體區域有可能受到形成在相反一側的側面的佈線及電極的影響。但是，在本實施方式中，由於將字線111b與字線111c作為一個字線對進行工作，字線111b與字線111c施加有同樣的電位，所以不會對電晶體的特性造成不良的影響。
並且，也可以利用離子植入法等以字線111b、111c為掩模對半導體區域109b注入雜質，來形成n型或p型的區域(被摻雜的區域)。但是，第一接觸插頭105a、105b與半導體區域109b接觸的部分與字線111b、111c的距離，或者，後面形成的第二接觸插頭115b與半導體區域109b接觸的部分與字線111b、111c的距離，或者導電層107B與字線111b、1I1c的距離為30nm以下較佳為10nm以下時，也可以不形成被摻雜的區域。
並且，在半導體區域109b一開始就具有某種導電型，並利用與構成字線111b、111c的材料的功函數差來控制電晶體的情況下，也不需要形成被摻雜的區域。例如，即使不對氧化矽上的多晶矽摻雜雜質其也呈n型，當作為字線111b、111c使用氮化銦、氮化鋅、p型矽等的功函數為5電子伏特以上的材料時，藉由這些材料電子被排除而可以形成閾值為正的n型電晶體。
<圖3B>
形成第五絕緣體112。較佳的是，以填埋槽108a、108b的方式使用介電常數低的材料方式形成第五絕緣體112。並且，對第五絕緣體112的表面進行平坦化。當露出閘極絕緣體110時停止平坦化製程。並且，在第五絕緣體112上形成第六絕緣體113及第七絕緣體114。
較佳的是，第六絕緣體113對氫及鹼金屬具有阻擋性，並且，使用與第七絕緣體114具有不同蝕刻速率的材料形成是較佳的。例如，可以使用氧化鋁、氮化鋁、氮化矽等。另外，將第六絕緣體113的厚度設定為10nm至100nm即可。另外，使用氧化矽等的介電常數低的材料形成第七絕緣體114即可。
接著，首先對第七絕緣體114進行蝕刻形成接觸孔。由於第七絕緣體114非常厚，當同時發生掩模的錯誤對準及過蝕刻時，有可能形成與字線111b或111c連接的接觸孔。當集體度較高的情況下容易出現該問題，例如將第四絕緣體106b的頂部寬度加工為最小加工尺寸等情況下。
於是，在本實施方式中，以第六絕緣體113為蝕刻停止層，暫時到此停止蝕刻。然後，對第六絕緣體113進行蝕刻，接著對閘極絕緣體110進行蝕刻，根據情況有時還對半導體區域109b進行蝕刻來形成到達導電層107B的接觸孔。然後，填埋第二接觸插頭115b。
由於閘極絕緣體110及半導體區域109b非常薄，所以對蝕刻時間進行精密地控制，以在即使發生過蝕刻的情況下也不會使接觸孔到達字線111b及111c。另外，為了實現上述目地，將字線111b及111c設置在比導電層107B的上面低很多的位置上是較佳的。
<圖4>
使用氧化矽、氧碳化矽等相對來說介電常數較低的材料形成第八絕緣體116，並對其設置用來形成電容的孔。並且，在孔的內面形成厚度2nm至20nm的第一電容電極117。另外，第一電容電極117的厚度上限根據最小加工尺寸F決定即可，當F為20nm時，較佳的是，將其厚度設定為5nm以下，而當F為10nm時，較佳的是，將其厚度設定為2.5nm以下。
接著，形成厚度為2nm至20nm的電容絕緣體118。電容絕緣體118可以使用各種high-k材料，較佳的是，使用氧化鉿、氧化鋯、氧化鉭、鈦酸鋇鍶等。並且，形成第二電容電極119。由第一電容電極117、電容絕緣體118及第二電容電極119構成電容。
像這樣，可以製造具有兩個單元電晶體120a、120b及一個電容的折疊位元線方式的儲存單元。
圖5A至5C是從上面觀看到的上述製造製程的樣子的示意圖。在圖5A至5C中，沿著虛線AB截斷的剖面相當於圖1A、1B、圖2A、2B、圖3A、3B、圖4。也就是說，以與虛線AB重合的方式埋設位元線102b。
圖5A相當於圖2A的步驟，對第四絕緣體106、導電層107進行蝕刻形成大致垂直於位元線方向的槽108a、108b，並且形成條狀的第四絕緣體106a至106c及條狀的導電層107a至107c。在槽的底部露出有第一接觸插頭105a、105b及圖2A中沒有圖示的其他列(即，連接於其他的位元線)的第一接觸插頭105c、105d。
圖5B相當於圖2B的步驟。這裏，形成半導體區域109b及圖2A、2B中沒有圖示的其他列的半導體區域109a、109c。另外，半導體區域109a、109c的下方的大致平行於虛線AB的方向上埋設有位元線102c(參照圖7A至7D)。
以半導體區域109a至109c為掩模對導電層107a至107c進行蝕刻。所以，雖然沒有圖示，但是如圖2B中說明的那樣半導體區域109b的下方具有導電層107B。同樣地，在其他的半導體區域109a、109c的下方分別具有藉由以半導體區域109a、109c為掩模對條狀的導電層107a、107c進行加工而得到的導電層107A、107C(未圖示)。
另外，由於本實施方式的儲存單元為折疊位元線方式，所以半導體區域109a至109c為島狀且以互相交錯的地形成，一個半導體區域被用於一個儲存單元。後面說明的開放位元線方式具有如下結構：半導體區域以大致平行於位元線的方式形成為條狀，並且多個儲存單元使用一個半導體區域。
圖5C相當於圖3B的步驟，在槽108a、108b的側面形成字線111a至111d。在該圖中，字線111b與字線111c成為由半導體區域109b形成的兩個電晶體的閘極。同樣地，字線111a及字線111d分別成為由半導體區域109a及半導體區域109c形成的電晶體的閘極。
另外，島狀的半導體區域109a至109c的中央部設置有連接於電容的第二接觸插頭115a至115c。注意，圖3B中不對第二接觸插頭115a、115c進行圖示。
圖6示出該儲存單元的電路圖。即，由島狀的半導體區域109b及字線111b形成的單元電晶體120a與由島狀的半導體區域109b及字線111c形成的單元電晶體120b中的任一個的源極都與位元線102b連接，汲極與第一電容電極117連接。另外，字線111b與字線111c形成字線對，並且在其一端上互相連接而被施加相同的信號。
實施方式2
圖8示出本實施方式。在本實施方式中，使用已知的半導體積體電路技術在單晶半導體的基板201的表面上形成讀出放大器、解碼器等用來驅動儲存單元的電路(驅動電路202)。並在其上形成位元線203，並且在位元線203上設置單元電晶體層204。接著，在單元電晶體層204上形成電容層205。另外，單元電晶體層204、電容層205的結構參照實施方式1。
圖8所示的單元電晶體是參照實施方式1製造的。另外，圖中所示的單元電晶體是以儲存單元的面積成為4F2的方式表示的。即，槽的底部的間隔(即，一個槽的底部的中央與下一個槽的底部的中央的間隔)成為2F。
另外，圖示的儲存單元的配置採用開放位元線方式。所以，半導體區域被形成為條狀，理想的是形成為與位元線相同的長度，並可以在一個半導體區域中形成與同一位元線連接的多個電晶體。注意，實際上，當形成第二接觸插頭時半導體區域有可能被切斷。
這裏，使用圖9A及9B說明採用開放位元線方式與採用折疊位元線方式時的儲存單元的配置的不同之處。圖9B是採用折疊位元線方式時的儲存單元的配置例，其與圖5C所示的相同。也就是說，交錯地形成島狀的半導體區域。並且，在設置在各島狀的半導體區域中的第二接觸插頭上形成電容。也就是說，在以第二接觸插頭為中心的位置上形成各儲存單元。
藉由如此配置，當將某字線對設定為活動狀態而使與其連接的儲存單元的電容的電荷釋放到第一位元線上時，由於相鄰的列上沒有與上述字線對連接的儲存單元，所以該列的位元線(第二位元線)的電位不變。於是，藉由以第二位元線的電位為基準電位來對第一位元線的電位進行判定，可以讀出儲存在儲存單元中的資料。
另一方面，由於交錯地配置島狀半導體區域，所以集體度降低儲存單元的面積最低也有8F2。該值與使用平面型的單元電晶體的折疊位元線方式的儲存單元相同。由於一個儲存單元的面積較大，能夠用作電容的部分也變大，所以具有能夠將電容的容量形成得較大的優點。
圖9A是採用開放位元線方式的儲存單元的配置例。沿著圖中的虛線XY截斷的剖面相當於圖8。半導體區域以大致平行於位元線的方式被配置為條狀，並且以與半導體區域大致垂直的方式設置字線對。在字線對的中間設置第二接觸插頭，並且電容與第二接觸插頭連接。由圖可知，可以在相同的面積上設置折疊位元線方式的兩倍的儲存元件，由此可以使儲存單元的面積最低成為4F2。
藉由如此配置，當將某字線對設定為活動狀態而使與其連接的儲存單元的電容的電荷釋放到第一位元線上時，由於相鄰的列的儲存單元也將電容的電荷釋放到該列的位元線(第二位元線)上，因此不能像折疊位元線方式那樣以第二位元線的電位為基準電位來對第一位元線的電位進行判定。所以，需要另行準備基準電位。
101．．．第一絕緣體
102a．．．位元線
102b．．．位元線
102c．．．位元線
103．．．第二絕緣體
104．．．第三絕緣體
105a．．．第一接觸插頭
105b．．．第一接觸插頭
105c．．．第一接觸插頭
105d．．．第一接觸插頭
106．．．第四絕緣體
106a．．．第四絕緣體
106b．．．第四絕緣體
106c．．．第四絕緣體
107．．．導電層
107a．．．導電層
107b．．．導電層
107c．．．導電層
107A．．．導電層
107B．．．導電層
107C．．．導電層
108a．．．槽
108b．．．槽
109a．．．半導體區域
109b．．．半導體區域
109c．．．半導體區域
110．．．閘極絕緣體
111a．．．字線
111b．．．字線
111c．．．字線
111d．．．字線
112．．．第五絕緣體
113．．．第六絕緣體
114．．．第七絕緣體
115a．．．第二接觸插頭
115b．．．第二接觸插頭
115c．．．第二接觸插頭
116．．．第八絕緣體
117．．．第一電容電極
118．．．電容絕緣體
119．．．第二電容電極
120a．．．單元晶體管
120b．．．單元晶體管
201．．．基板
202．．．驅動電路
203．．．位線
204．．．單元晶體管層
205．．．電容層
在圖式中：
圖1A和1B是說明本發明的半導體儲存裝置的製造製程的例子的圖；
圖2A和2B是說明本發明的半導體儲存裝置的製造製程的例子的圖；
圖3A和3B是說明本發明的半導體儲存裝置的製造製程的例子的圖；
圖4是說明本發明的半導體儲存裝置的製造製程的例子的圖；
圖5A至5C是說明本發明的半導體儲存裝置的製造製程的例子的圖；
圖6是說明用於本發明的半導體儲存裝置的電路的例子的圖；
圖7A至7D是說明本發明的半導體儲存裝置的結構的例子的圖；
圖8是說明本發明的半導體儲存裝置的結構的例子的圖；
圖9A和9B是說明本發明的半導體儲存裝置的結構的例子的圖。
112．．．第五絕緣體
113．．．第六絕緣體
114．．．第七絕緣體
115b．．．第二接觸插頭

Claims (13)

  1. 一種半導體儲存裝置，包括：在基板之上的位元線；在該位元線之上的絕緣體；在該絕緣體的頂面之上並且與該絕緣體的頂面相接觸的導電層；在該導電層之上的半導體層；與該絕緣體的側面相鄰的第一字線及第二字線，且該半導體層係插置於其間；以及與該導電層電連接的電容器，其中，對該第一及第二字線施加相同的信號。
  2. 根據申請專利範圍第1項之半導體儲存裝置，其中，該半導體層係電連接至該位元線。
  3. 根據申請專利範圍第1項之半導體儲存裝置，其中，該絕緣體的厚度為其寬度的2倍以上並且為其寬度的20倍以下。
  4. 根據申請專利範圍第1項之半導體儲存裝置，還包括：在該位元線的下方的驅動電路。
  5. 根據申請專利範圍第1項之半導體儲存裝置，其中，該半導體層包括能隙為2.5eV以上和4eV以下的材料。
  6. 根據申請專利範圍第1項之半導體儲存裝置，其中，該半導體層包括氧化物半導體。
  7. 一種半導體裝置，包括： 第一導電層；在該第一導電層之上的第一絕緣層；在該第一絕緣層之上並且與該第一絕緣層相接觸的第二絕緣層；在該第二絕緣層的頂面之上並且與該第二絕緣層的頂面相接觸的第二導電層；在該第二導電層之上的氧化物半導體層；與該第二絕緣層相鄰的第三絕緣層，且該氧化物半導體層係插置於其間；與該第二絕緣層的第一側面相鄰的第三導電層，且該氧化物半導體層和該第三絕緣層係插置於其間；與該第二絕緣層的第二側面相鄰的第四導電層，且該氧化物半導體層和該第三絕緣層係插置於其間；以及電連接至該第二導電層的電容器，其中，該氧化物半導體層包含通道形成區域，並且其中，該氧化物半導體層係電連接至該第一導電層。
  8. 根據申請專利範圍第7項之半導體裝置，其中，該第一導電層為位元線，其中，該第三導電層和該第四導電層各自為字線。
  9. 根據申請專利範圍第7項之半導體裝置，其中，該第一絕緣層包括接觸孔，並且其中，該氧化物半導體層經由該接觸孔而被電連接至該第一導電層。
  10. 一種半導體裝置，包括： 第一導電層；在該第一導電層之上的第一絕緣層；在該第一絕緣層之上並且與該第一絕緣層相接觸的第二絕緣層；在該第二絕緣層的頂面之上並且與該第二絕緣層的頂面相接觸的第二導電層；在該第二導電層之上的氧化物半導體層；與該第二絕緣層相鄰的第三絕緣層，且該氧化物半導體層係插置於其間；與該第二絕緣層的側面相鄰的第三導電層，且該氧化物半導體層和該第三絕緣層該係插置於其間；以及電連接至該第二導電層的電容器，其中，該氧化物半導體層包含通道形成區域，並且其中，該氧化物半導體層係電連接至該第一導電層。
  11. 根據申請專利範圍第10項之半導體裝置，其中，該第一導電層為位元線，其中，該第三導電層為字線。
  12. 根據申請專利範圍第10項之半導體裝置，其中，該第一絕緣層包括接觸孔，並且其中，該氧化物半導體層經由該接觸孔而被電連接至該第一導電層。
  13. 一種半導體儲存裝置的製造方法，包括如下步驟：在第一絕緣體之上形成位元線； 在該位元線之上形成第二絕緣體；在該第二絕緣體中形成第一接觸孔；在該第二絕緣體之上形成第三絕緣體；對該第三絕緣體進行蝕刻以在該第三絕緣體中設置至少兩個槽；在包括該第三絕緣體的槽的側面的區域中設置島狀或條狀的半導體層；形成導電膜；對該導電膜進行各向異性蝕刻以在該第三絕緣體的槽的側面形成字線；形成第四絕緣體；以及對該第四絕緣體進行蝕刻以形成到達該第三絕緣體的兩個槽之間的頂部的第二接觸孔，其中，該第二接觸孔未重疊於該兩個槽。
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