TWI545724B

TWI545724B - 邏輯電路，發光裝置，半導體裝置，及電子裝置

Info

Publication number: TWI545724B
Application number: TW099131254A
Authority: TW
Inventors: 岡崎健一; 及川欣聰; 丸山穗高; 鄉戶宏充; 山崎舜平
Original assignee: 半導體能源研究所股份有限公司
Priority date: 2009-09-16
Filing date: 2010-09-15
Publication date: 2016-08-11
Also published as: TWI631689B; TW201126696A; US20110062992A1; JP2015035610A; US8305109B2; JP2011086929A; JP2017046007A; JP5622500B2; TW201635484A; JP2016040835A; JP6050460B2; WO2011034012A1; JP6301434B2

Description

邏輯電路，發光裝置，半導體裝置，及電子裝置

本發明係有關於一種包括一使用氧化物半導體之薄膜電晶體的電路。特別地，本發明係有關於一邏輯電路。

形成在諸如玻璃基板的平板上的一薄膜電晶體(TFT)，其一般被使用在液晶顯示裝置中，通常係使用諸如非晶矽或多晶矽的半導體材料形成。當使用非晶矽的TFT具有低場效遷移率時，TFT可被較輕易地形成在大面積的玻璃基板上。另一方面，當使用多晶矽的TFT具有高場效遷移率時，TFT需要諸如雷射退火的結晶化步驟且不必然可以被輕易地形成在大面積的玻璃基板上。

從而，TFT係使用氧化物半導體做為半導體材料被形成且被應用至電子裝置或光學裝置的技術受到矚目。例如，專利文獻1及2各自揭露一種技術，其中，TFT係使用鋅氧化物或銦-鎵-鋅-氧基氧化物半導體做為半導體材料被形成且被使用做為影像顯示裝置中的開關元件或類似物。

將氧化物半導體使用於通道形成區域(也稱為通道區域)的TFT可具有比使用非晶矽的TFT高的場效遷移率。氧化物半導體膜可經由濺鍍法或類似方法在不大於300℃的溫度下被形成，且使用氧化物半導體的TFT的製作程序比使用多晶矽的TFT簡單。

在玻璃基板、塑膠基板、或類似基板之上使用氧化物半導體被形成的TFT被期望應用於顯示裝置，諸如液晶顯示器、電致發光顯示器(也稱為EL顯示器)、及電子紙。

在使用氧化物半導體的TFT被應用於顯示裝置的情況中，TFT可被應用於例如包括在像素部中的TFT或是包括在驅動電路中的TFT。注意，顯示裝置的驅動電路包括例如移位暫存器電路、緩衝器電路、或類似電路，且移位暫存器電路及緩衝器電路更包括邏輯電路。經由將使用氧化物半導體的TFT應用至驅動電路的邏輯電路，驅動電路可在比應用使用非晶矽的TFT的情況更高的速度下被驅動。

此外，邏輯電路可使用具有相同導電型的TFT被形成。經由使用具有相同導電型的TFT製作邏輯電路，程序可被簡化。

[參考文獻]

[專利文獻1]日本公開專利申請案號2007-123861

[專利文獻2]日本公開專利申請案號2007-96055

不過，傳統使用氧化物半導體的TFT傾向為空乏型TFT，其係正常導通，且TFT的臨界電壓隨著時間移動。因此，難以將使用氧化物半導體的傳統TFT應用至使用諸如正常關閉的增強型電晶體之具有期望臨界電壓的電晶體形成的邏輯電路。

有鑑於上述問題，一個目的是要得到使用氧化物半導體的薄膜電晶體之期望的臨界電壓。另一個目的是抑制臨界電壓隨時間的變化。具體上，一個目的是要將薄膜電晶體應用至使用具有期望的臨界電壓的電晶體形成的邏輯電路。

為了達到上述目的，包括不同厚度的氧化物半導體層之薄膜電晶體可被形成在同一基板上，且臨界電壓由氧化物半導體層的厚度控制的薄膜電晶體可被用以形成一邏輯電路。此外，經由使用與在去水或去氫處理之後形成的氧化物絕緣膜接觸的氧化物半導體膜，臨界電壓隨著時間的變化被抑制且邏輯電路的可靠度可被改善。

換言之，本發明的一實施例係如下所述的邏輯電路。邏輯電路包括：一空乏型電晶體，其中，一高電源供應電位被施加於源極與汲極中的一個且一閘極被連接至源極與汲極中的另一個；及一增強型電晶體，其中，源極與汲極中的一個被連接至空乏型電晶體的閘極且一低電源供應電位被施加至源極與汲極中的另一個。空乏型電晶體及增強型電晶體各自包括：一閘極電極；一閘極絕緣膜，位於閘極電極之上；一氧化物半導體層，位於閘極絕緣膜上；一源極電極及一汲極電極，其重疊閘極電極的邊緣部分且其接觸氧化物半導體層；及一氧化物絕緣膜，接觸氧化物半導體層且位於通道形成區域之上。空乏型電晶體的氧化物半導體層的厚度大於增強型電晶體的氧化物半導體層的厚度。然後，一第一信號被輸入至增強型電晶體的閘極電極，且增強型電晶體及空乏型電晶體彼此連接的部分之電位被輸出做為一第二信號。

本發明的一實施例係如下所述的邏輯電路。邏輯電路包括：一第一電晶體，其中，一第一時鐘信號被輸入至閘極且一輸入信號被輸入至源極與汲極中的一個；一第一反相器電路，其輸入端子被電氣地連接至第一電晶體的源極與汲極中的另一個；一第二反相器電路，其輸入端子被電氣地連接至第一反相器電路的輸出端子；一第三反相器電路，其輸入端子被電氣地連接至第一反相器電路的輸出端子且其從一輸出端子輸出一輸出信號；及一第二電晶體，其中，一第二時鐘信號被輸入至閘極，源極與汲極中的一個被電氣地連接至第一電晶體的源極與汲極中的另一個，且源極與汲極中的另一個被電氣地連接至第二反相器電路的一輸出端子。第一反相器電路及第二反相器電路包括上述的邏輯電路。

在本發明的一實施例中，上述邏輯電路的氧化物半導體層可包括銦、鎵、及鋅。

本發明的一實施例係如下所述的邏輯電路。邏輯電路包括：一空乏型電晶體，其中，一高電源供應電位被施加於源極與汲極中的一個且一閘極被連接至源極與汲極中的另一個；及一增強型電晶體，其中，源極與汲極中的一個被連接至空乏型電晶體的閘極且一低電源供應電位被施加至源極與汲極中的另一個。空乏型電晶體及增強型電晶體各自包括：一閘極電極；一閘極絕緣膜，位於閘極電極之上；及一源極電極及一汲極電極，其重疊閘極電極的邊緣部分且其被提供在閘極絕緣膜之上。電晶體也各自包括一氧化物半導體層，在閘極電極之上覆蓋源極電極及汲極電極的邊緣部分，及一氧化物絕緣膜，接觸氧化物半導體層且位於通道形成區域之上。空乏型電晶體的氧化物半導體層的厚度大於增強型電晶體的氧化物半導體層的厚度。此外，一第一信號被輸入至增強型電晶體的閘極電極，且增強型電晶體及空乏型電晶體彼此連接的部分之電位被輸出做為一第二信號。

注意，說明書中的詞句“B被形成在A上”或是“B被形成在A之上”並非必然意指B被形成在A上且直接接觸A，而是包括B不直接接觸A的情況，也就是，另一物體被提供在A與B之間的情況。在此，A及B各自對應一物體(例如，一裝置、一元件、一電路、一接線、一電極、一端子、一薄膜、或是一層)。

因此，舉例而言，詞句“一層B被形成在一層A上”或是“一層B被形成在一層A之上”包括層B被形成在層A上且直接接觸層A的情況及另一層(例如一層C或一層D)被形成在層A上且直接接觸層A及層B被形成在層C或D上且直接接觸層C或D的情況。注意，其他層(層C及層D)可為單一層或複數層。

注意，當被施加至閘極電極的閘極電壓為0V且被施加在源極及汲極之間的電壓至少為1V時可被視為在其中沒有汲極電流流動的電晶體在本說明書中被定義為正常關閉的電晶體。此外，當被施加至閘極電極的閘極電壓為0V且被施加在源極及汲極之間的電壓至少為1V時可被視為在其中有汲極電流流動的電晶體被定義為正常導通的電晶體。

另外，具有正臨界電壓的n通道電晶體在此說明書中被定義為正常關閉的電晶體，且具有負臨界電壓的n通道電晶體被定義為正常導通的電晶體。此外，具有負臨界電壓的p通道電晶體被定義為正常關閉的電晶體，且具有正臨界電壓的p通道電晶體被定義為正常導通的電晶體。

更具體地，當汲極電流-閘極電壓特徵被測量且汲極電流為1×10^-12A時具有正閘極電壓的n通道電晶體在此說明書中被定義為正常關閉的電晶體。此外，當汲極電流-閘極電壓特徵被測量且汲極電流為1×10^-12A時具有負閘極電壓的n通道電晶體被定義為正常導通的電晶體。

注意，在此說明書中，發光裝置包括一影像顯示裝置(一發光顯示裝置)、一光源(包括一照明裝置)等。再者，發光裝置包括在其範疇中的所有下列模組：一模組，其中，諸如軟性印刷電路(FPC)、帶狀自動黏合(TAB)膠帶、或卷帶承載器封裝(TCP)的連接器被依附至發光裝置；在其末端有印刷線路板之具有TAB膠帶或TCP的模組；及具有由玻璃覆晶基板(COG)方法直接安裝在帶有發光元件的基板上之積體電路(IC)的模組。

隨著使用具有高場效遷移率的氧化物半導體，可提供其臨界電壓隨著時間的變化被抑制的增強型薄膜電晶體。此外，經由應用薄膜電晶體，可提供一種可在高速下被驅動且具有高可靠度的邏輯電路。

下面參閱附圖詳細說明本發明的實施例。注意，本發明並不限定於下面的說明，除非脫離本發明之精神及範疇，其模式及細節之各種變化及修改對於熟知此技藝者將是明顯的。因此，本發明不應解釋為被限定在下面實施例中的說明。注意，在不同圖式中，相同的部分或是具有類似功能的部分係由相同的參考數字標示，且省略其重覆的說明。

(實施例1)

在本實施例中將說明邏輯電路的一個實施例。

首先，參閱圖1說明本實施例中之邏輯電路的電路組態。圖1係繪示本實施例中的一邏輯電路的電路組態的電路圖。

圖1中所繪示的邏輯電路係包括電晶體101及電晶體102的組合邏輯電路。

注意，在此文件(說明書、申請專利範圍、圖式等)中，電晶體具有至少三個端子，即閘極、源極、與汲極。

閘極係整個閘極電極及其閘極接線或部件。閘極接線係用以將至少一電晶體的閘極電極電氣地連接至另一電極或另一接線的接線，且在例如顯示裝置的範疇中包括一掃描線。

源極係整個源極區域、源極電極、及其源極接線或部件。源極區域指的是半導體層中的一個區域，在該處電阻率等於或小於一特定值。源極電極指的是部分的導電層，其連接至源極區域。源極接線指的是用以將至少一電晶體的源極電極電氣地連接至另一電極或另一接線的接線。舉例而言，在顯示裝置中的信號線被電氣地連接至源極電極的情況中，源極接線包括在其範疇中的信號線。

汲極係整個汲極區域、汲極電極及其汲極接線或部件。汲極區域指的是半導體層中的一個區域，在該處電阻率等於或小於一特定值。汲極電極指的是部分的導電層，其連接至汲極區域。汲極接線指的是用以將至少一電晶體的汲極電極電氣地連接至另一電極或另一接線的接線。舉例而言，在顯示裝置的信號線被電氣地連接至汲極電極的情況中，汲極接線包括在其範疇中的信號線。

此外，在此文件(說明書、申請專利範圍、圖式等)中，電晶體的源極及汲極取決於電晶體的結構、運作條件等而改變，因此，其難以決定何為源極而何為汲極。因此，在此文件(說明書、申請專利範圍、圖式等)中，自源極與汲極中自由選取的一個端子係指源極與汲極中的一個，而另一個端子指源極與汲極中的另一個。

電晶體101係一空乏型電晶體(也稱為空乏電晶體)。電晶體101的源極與汲極中的一個被電氣地連接至一電源供應線103，且一高電源供應電位(Vdd)通過電源供應線103被施加至源極與汲極中的一個。再者，電晶體101的閘極及源極與汲極中的另一個被彼此電氣地連接(亦即，電晶體101被連接成二極體的形式)。注意，空乏電晶體的一個例子是具有負臨界電壓的一n通道電晶體。

電晶體102係一增強型電晶體(也稱為增強電晶體)。電晶體102的源極與汲極中的一個被電氣地連接至電晶體101的源極與汲極中的另一個。電晶體102的源極與汲極中的另一個被電氣地連接至電源供應線104，且一低電源供應電位(Vss)通過電源供應線104被施加至電晶體102的源極與汲極中的一個。舉例而言，低電源供應電位係一地電位(VGND)或是一特定的電位。注意，增強電晶體的一個例子是具有正臨界電壓的一n通道電晶體。

高電源供應電位具有遠大於低電源供應電位的值。低電源供應電位具有遠小於高電源供應電位的值。各個值根據電路的規格等在適當處加以設定，因此對於值並無特別的限制。例如，當Vdd>Vss時，|Vdd|>|Vss|並不總是被滿足。另外，當Vdd>Vss時，VGNDVss並不總是被滿足。

再者，相同導電型的電晶體可被使用於電晶體101及102。在此實施例中，以電晶體101及102為n通道電晶體的情況做為例子加以說明。

其次，說明圖1所示的邏輯電路的運作。在此實施例的邏輯電路中，第一信號被輸入至電晶體102的閘極，且電晶體101及102彼此連接的一個部分(也稱為一節點)105的電位被輸出做為第二信號。下面將說明具體的運作。

在此實施例中的邏輯電路的運作取決於第一信號係低位階或是高位階而可被分成兩類。低位階係與高位階相比其電位相對低的位階，而高位階係與低位階相比其電位相對高的位階。兩種情況將參閱圖2A及2B加以說明。圖2A及2B繪示本實施例的邏輯電路的運作。注意，在此實施例中係以在低位階中資料為0且在高位階中資料為1的情況做為例子加以說明；不過，本發明的一個實施例並未被限定於此，資料在低位階中可為1且在高位階中可為0。注意，低位階的電位被稱為低電位(VL)，且高位階的電位被稱為高電位(VH)。低電位與高電位的值未限定為特定值，且低電位應該等於或低於一特定值，且高電位應該等於或高於此特定值。

圖2A繪示在第一信號的電位(V1)係高電位(亦即，V1=VH)的情況中的運作。如圖2A所示，在V1=VH的情況中，電晶體102被導通。當電晶體102導通時，電晶體102的電阻(R102)係低於電晶體101的電阻(R101)(亦即，R102<R101)；因此，節點105的電位(V105)係VL且第二信號的電位(V2)係VL。

圖2B繪示在V1=VL的情況中的運作。如圖2B所示，在V1=VL的情況中，電晶體102被關閉。當電晶體102關閉時，R102高於R101，使得V105為VH且V2為VH。此時，當電晶體101的臨界電壓係Vth101時，VH的值，即第二信號的電位，為(Vdd-Vth101)。上面係圖1所示的邏輯電路的運作。

再者，使用圖1所示的組合邏輯電路可形成一後續的邏輯電路。使用組合電路的一邏輯電路的電路組態將參閱圖3加以說明。圖3係繪示本實施例中的一邏輯電路的電路組態的電路圖。

圖3中所繪示的邏輯電路包括一電晶體111、一反相器1121、一反相器1122、一反相器1123、及一電晶體113。

第一時鐘信號(CL1)被輸入至電晶體111的閘極，且一信號被輸入至電晶體111的源極與汲極中的一個。被輸入至源極與汲極中的一個的信號被稱為一輸入信號。

反相器1121的一輸入端子被電氣地連接至電晶體111的源極與汲極中的另一個。

反相器1122的一輸入端子被電氣地連接至反相器1121的一輸出端子。

反相器1123的一輸入端子被電氣地連接至反相器1121的輸出端子。第二信號自反相器1123的一輸出端子被輸出。

圖1中所繪示的邏輯電路可被應用於各個反相器1121至1123。

第二時鐘信號(CL2)被輸入至電晶體113的閘極。電晶體113的源極與汲極中的一個被電氣地連接至電晶體111的源極與汲極中的另一個。電晶體113的源極與汲極中的另一個被電氣地連接至反相器1122的一輸出端子。

第一時鐘信號及第二時鐘信號各自具有高位階及低位階兩個位階。在高位階的電位為高電位，而在低位階的電位為低電位。

再者，第一時鐘信號及第二時鐘信號具有相反的相位。例如，在一預定的週期中，當第一時鐘信號為高電位時，第二時鐘信號為低電位，而當第一時鐘信號為低電位時，第二時鐘信號為高電位。

注意，在此實施例中，在所說明的情況中，第一時鐘信號被輸入至電晶體111的閘極且第二時鐘信號被輸入至電晶體113的閘極；不過，本發明的一個實施例並未限定於此，而可採用第二時鐘信號被輸入至電晶體111的閘極且第一時鐘信號被輸入至電晶體113的閘極的結構。

其次，參閱圖4A及4B、圖5A及5B、及圖6說明圖3中所繪示的邏輯電路的運作。圖4A及4B與圖5A及5B繪示圖3中的邏輯電路的運作。圖6係繪示圖3中的邏輯電路的運作之時序圖。

圖3中所繪示的邏輯電路的運作主要被分成四個期間。各個期間將分別說明如下。

首先，在第一期間，如圖6所示，第一時鐘信號為高電位，也就是，CL1係VH，且第二時鐘信號為低電位，也就是，CL2係VL。因此，如圖4A所示，電晶體111被導通而電晶體113被關閉。並且，輸入信號的電位(Vi_n)係高電位，也就是，Vin係VH。

此時，因為電晶體111導通，節點114的電位(V114)係VH。因為節點114的電位被施加至反相器1121的輸入端子，VL的一信號自反相器1121被輸出，且節點115的電位(V115)係VL。再者，因為節點115的電位被施加至反相器1122的輸入端子，VH的一信號從反相器1122被輸出。不過，因為電晶體113關閉，來自反相器1122的輸出信號的電位未被施加至節點114。節點115的電位也被施加至反相器1123的輸入端子，因此，如圖4A所示，VH的一信號從反相器1123被輸出。上面是第一期間的運作。

其次，在第二期間，如圖6所示，CL1係VL且CL2係VH；因此，如圖4B所示，電晶體111被關閉而電晶體113被導通。另外，Vin係VL。

此時，因為電晶體111關閉，即使當Vin為VL時，V114維持為VH。因為節點114的電位被施加至反相器1121的輸入端子，VL的一信號自反相器1121被輸出，且V115維持為VL。再者，節點115的電位被施加至反相器1122的輸入端子，因此VH的一信號自反相器1122被輸出。不過，因為電晶體113導通，來自反相器1122的信號的電位被施加至節點114。節點115的電位也被施加至反相器1123的輸入端子，因此，如圖4B所示，VH的一信號從反相器1123被輸出。上面是第二期間的運作。

其次，在第三期間，如圖6所示，CL1係VH且CL2係VL；因此，如圖5A所示，電晶體111被導通而電晶體113被關閉。另外，Vin維持為VL。

此時，因為電晶體111導通，V114係VL。因為節點114的電位被施加至反相器1121的輸入端子，VH的一信號從反相器1121被輸出，且V115係VH。再者，因為節點115的電位被施加至反相器1122的輸入端子，VL的一信號從反相器1122被輸出。不過，因為電晶體113關閉，來自反相器1122的輸出信號的電位未被施加至節點114。另外，節點115的電位也被施加至反相器1123的輸入端子，因此，如圖5A所示，VL的一信號從反相器1123被輸出。上面是第三期間的運作。

其次，在第四期間，如圖6所示，CL1係VL且CL2係VH；因此，如圖5B所示，電晶體111被關閉而電晶體113被導通。另外，Vin維持為VL。

此時，因為電晶體111關閉，V114維持為VL。因為V114係VL，VH的一信號自反相器1121被輸出，且V115維持為VH。再者，因為V115係VH，VL的一信號自反相器1122被輸出，且因為電晶體113導通，來自反相器1122的信號的電位被施加至節點114。另外，節點115的電位也被施加至反相器1123的輸入端子，因此，如圖5B所示，VL的一信號從反相器1123被輸出。上面是第四期間的運作。

通過上述運作，圖3所示的邏輯電路可根據輸入至該處的信號的位階產生一輸出信號。

注意，在圖3所示的邏輯電路中，使用自舉法(bootstrap method)的組合邏輯電路也可被應用於反相器1123。使用自舉法的一邏輯電路將參閱圖7加以說明。圖7係繪示在本實施例中使用自舉法的邏輯電路的電路組態之電路圖。

除了圖1中所繪示的邏輯電路的電路組態之外，圖7所示的邏輯電路包括一電晶體106、一電容器108、及一電容器109，且也包括一電晶體107，以取代電晶體101。對於圖7中的邏輯電路中與圖1中的邏輯電路相同的部分，適當時採用圖1的邏輯電路的說明。

電晶體106的閘極及源極與汲極中的一個被電氣地連接至電源供應線103，且高電源供應電位自電源供應線103被施加至閘極及源極與汲極中的一個。電晶體106的源極與汲極中的另一個被電氣地連接至電晶體107的閘極。

電晶體107的源極與汲極中的一個被電氣地連接至電源供應線103，且高電源供應電位被施加至源極與汲極中的一個。電晶體107的閘極被電氣地連接至電晶體106的源極與汲極中的另一個。

電容器108具有第一端子及第二端子。第一端子被電氣地連接至電晶體106的源極與汲極中的另一個，且第二端子被電氣地連接至電晶體107的源極與汲極中的另一個。

電容器109具有第一端子及第二端子。第一端子被電氣地連接至電晶體107的源極與汲極中的另一個。第二端子被電氣地連接至電源供應線104，且低電源供應電位被施加至第二端子。

其次，說明圖7中所繪示的邏輯電路的運作。

在圖7的邏輯電路中，如同在圖1的邏輯電路中，第一信號被輸入至電晶體102的閘極，且在電晶體107及102間的節點125的電位被輸出做為第二信號。

圖7中所繪示的邏輯電路的運作取決於第一信號係低位階或是高位階而可被分成兩類。兩種情況將參閱圖8A及8B加以說明。圖8A及8B繪示本實施例中的邏輯電路的運作。注意，在此實施例中，以在低位階中資料為0且在高位階中資料為1的情況做為例子加以說明；不過，本發明的一個實施例並未被限定於此，資料在低位階中可為1且在高位階中可為0。

圖8A繪示在V1=VH的情況中的運作。如圖8A所示，在V1=VH的情況中，電晶體102被導通。當電晶體102導通時，電晶體102的電阻低於電晶體107的電阻(R107)(亦即，R102<R107)，且節點125的電位(V125)係VL；從而，V2為VL。再者，當在電晶體106的源極與汲極中的另一個及電晶體107的閘極之間的節點110的電位成為由高電源供應電位減去電晶體106的臨界電壓(Vth106)所獲得的值，也就是(Vdd-Vth106)，且節點110進入漂浮狀態時，電晶體106被關閉。

圖8B繪示在V1=VL的情況中的運作。如圖8B所示，在V1=VL的情況中，電晶體102被關閉。當電晶體102關閉時，R102高於R107，且節點125的電位增加，而節點110的電位經由與電容器108電容耦合也增加。從而，得出V2=V125=VH。此時，VH的值大於VH，其係圖1中所繪示的邏輯電路的第二信號的電位，且被表示為VH=Vdd。上面係圖7中所繪示的邏輯電路的運作。

如上所述，經由使用圖7中的邏輯電路做為反相器1123，第二信號的電位可被放大。

其次，參閱圖9A至9C說明圖1的邏輯電路的結構。圖9A至9C各自繪示圖1的邏輯電路的結構。圖9A係上視圖。圖9B及9C各為在圖9A中沿著Z1-Z2的邏輯電路的截面圖。

如圖9A及9B所示，在此實施例中的邏輯電路包括一電晶體251及一電晶體252。特別地，邏輯電路包括：一基板200；閘極電極211a及211b，位於基板之上；一閘極絕緣層202，位於閘極電極211a及211b之上；一氧化物半導體層223a，位於閘極電極211a之上的閘極絕緣層202之上；一氧化物半導體層223b，位於閘極電極211b上的閘極絕緣層202之上；一氧化物絕緣膜207；及一保護絕緣層208。

電晶體251對應於圖1中的電晶體101。閘極電極211a被提供在基板200之上。閘極絕緣層202被提供在閘極電極211a之上。氧化物半導體層223a被提供在閘極絕緣層202之上。一對電極，電極215a及215b，被提供而與氧化物半導體層223a接觸。氧化物絕緣膜207被提供在氧化物半導體層223a之上。

電晶體252對應於圖1中的電晶體102。閘極電極211b被提供在基板200之上。閘極絕緣層202被提供在閘極電極211b之上。氧化物半導體層223b被提供在閘極絕緣層202之上。一對電極，電極215b及215c，被提供而與氧化物半導體層223b接觸。氧化物絕緣膜207被提供在氧化物半導體層223b之上。

不僅在氧化物半導體層223a及223b上執行去水或是去氫，且氧化物絕緣膜207係被形成而與氧化物半導體層223a及223b接觸。一薄膜電晶體，其中受到去水或去氫且然後在其上提供有氧化物絕緣膜207的一氧化物半導體層被使用於通道形成區域，係傾向於只有少許由長期使用或高負載導致的Vth移位，從而具有高可靠度。注意，去水或去氫及氧化物絕緣膜的形成將在實施例5中詳細說明。再者，電晶體251的氧化物半導體層223a的厚度係大於電晶體252的氧化物半導體層223b的厚度。

本發明的一個實施例的薄膜電晶體的一通道形成區域中包括的氧化物半導體層，其已經被去水或去氫且然後提供有與其彼此接觸的一氧化物絕緣膜，係具有被抑制的載子濃度。結果，在通道形成區域中使用一薄的氧化物半導體層的電晶體係如同增強電晶體一樣作動。

此外，當氧化物半導體層的厚度增加時，使氧化物半導體層完全空乏所必須的閘極電極的負偏壓的絕對值增加。結果，在通道形成區域中使用一厚的氧化物半導體層的電晶體係如同空乏電晶體一樣作動。

圖9C繪示的本發明的一實施例的邏輯電路具有與圖9B繪示的邏輯電路不同的結構。特別地，做為一對緩衝層的氧化物半導體層214a及214b被提供在氧化物半導體層223a之上。電極215a及215b被提供做為分別與氧化物半導體層214a及214b接觸的一對。此外，做為一對緩衝層的氧化物半導體層214c及214d被提供在氧化物半導體層223b之上。電極215b及215c被提供做為分別與氧化物半導體層214c及214d接觸的一對。

氧化物半導體層214a及214b具有比氧化物半導體層223a高的導電率，而氧化物半導體層214c及214d具有比氧化物半導體層223b高的導電率。此外，氧化物半導體層214a、214b、214c及214d係做為電晶體251及252的源極區域及汲極區域。導電氧化物膜可被提出做為具有高導電率且可被使用於氧化物半導體層214a、214b、214c及214d的一氧化物半導體膜的例子。

舉例而言，對於氧化物半導體層(214a、214b、214c及214d)，可使用一可見光透射導電材料，諸如銦-錫-氧(In-Sn-O)基的金屬氧化物、銦-錫-鋅-氧(In-Sn-Zn-O)基的金屬氧化物、銦-鋁-鋅-氧(In-Al-Zn-O)基的金屬氧化物、錫-鎵-鋅-氧(Sn-Ga-Zn-O)基的金屬氧化物、鋁-鎵-鋅-氧(Al-Ga-Zn-O)基的金屬氧化物、錫-鋁-鋅-氧(Sn-Al-Zn-O)基的金屬氧化物、銦-鋅-氧(In-Zn-O)基的金屬氧化物、錫-鋅-氧(Sn-Zn-O)基的金屬氧化物、鋁-鋅-氧(Al-Zn-O)基的金屬氧化物、銦-氧(In-O)基的金屬氧化物、錫-氧(Sn-O)基的金屬氧化物、或是鋅-氧(Zn-O)基的金屬氧化物。在1nm至300nm的範圍中適當地設定其厚度。當採用濺鍍法時，為了防止在後面步驟中對於去水或去氫的熱處理時的結晶化，最好使用包含2wt%至10wt%的SiO₂的標靶實行膜的形成，使得抑制結晶化的SiO_x(x>0)被包含在光透射導電膜中。

在銦-鎵-鋅-氧基非單晶膜被用做氧化物半導體層的情況中，做為通道形成區域的氧化物半導體層(223a及223b)及做為源極區域及汲極區域的氧化物半導體層(214a、214b、214c及214d)可被分別在不同的膜形成條件下形成。

例如，在經由濺鍍法形成膜的情況中，做為源極區域及汲極區域的氧化物半導體層214a、214b、214c及214d，其係使用在氬氣中形成的氧化物半導體膜而被形成，具有n型的導電性且具有0.01eV至0.1eV的激發能(ΔE)。

注意，在此實施例中，氧化物半導體層214a、214b、214c及214d係銦-鎵-鋅-氧基非單晶膜且至少包括非晶成分。再者，氧化物半導體層214a、214b、214c及214d可包括晶粒(奈米晶體)。在氧化物半導體層214a、214b、214c及214d中的晶粒(奈米晶體)具有大約1nm至10nm的直徑，一般約為2nm至4nm。

如上所述，做為源極區域及汲極區域的氧化物半導體層(214a、214b)被提供在做為通道形成區域的氧化物半導體層223a與做為源極電極及汲極電極的電極(215a、215b)之間，且做為源極區域及汲極區域的氧化物半導體層(214c、214d)被提供在做為通道形成區域的氧化物半導體層223b與做為源極電極及汲極電極的電極(215b、215c)之間。因此，在做為通道形成區域的氧化物半導體層223a及223b與做為源極及汲極電極的電極之間可獲得滿意的電氣接面，電晶體251及252可穩定地運作。再者，即使在高汲極電壓下仍可維持良好的遷移率。

注意，氧化物半導體層214a、214b、214c及214d不必然需要被提供。如圖9B所示，一未提供有氧化物半導體層214a、214b、214c及214d的結構可被採用。

此外，在此實施例的邏輯電路中，一個電晶體的源極電極及汲極電極的其中之一可直接接觸另一電晶體的閘極電極。具有此種結構的邏輯電路將參閱圖10A及10B加以說明。圖10A及10B繪示在此實施例中的邏輯電路的結構。圖10A係邏輯電路的上視圖。圖10B係沿著圖10A中的Z1-Z2截面線的邏輯電路的截面圖。注意，對於在與圖9A至9C的邏輯電路相同的圖10A及10B中所繪示的邏輯電路的部分，圖9A至9C的邏輯電路的說明於適當處採用。

如同圖9A至9C的邏輯電路，圖10A及10B的邏輯電路包括電晶體251及252。另外，在圖10A及10B的邏輯電路的電晶體251中，閘極電極211a通過被提供在閘極絕緣層202中的一接觸孔203直接接觸電極215b。

在使用如上述般其閘極電極211a及電極215b通過被提供在閘極絕緣層202中的接觸孔203連接的電晶體的邏輯電路中，可得到滿意的接觸，且可減低接觸電阻。因此，可減少開口的數目，而減少邏輯電路占用的面積。

如上所述，可使用其臨界電壓係由使用不同厚度的氧化物半導體層而不同的薄膜電晶體提供一邏輯電路。此外，經由使用包括氧化物半導體的薄膜電晶體，邏輯電路可在高速下運作。

注意，本實施例適當時可結合本說明書中的任何其他實施例被實施。

(實施例2)

在本實施例中，將說明在本發明的一實施例中的移位暫存器。注意，以一循序邏輯電路為例說明，其中，以實施例1的圖3中之循序邏輯電路做為一單位循序邏輯電路。

在本實施例中的移位暫存器包括複數個實施例1的圖3中之循序邏輯電路，其被串列地彼此電氣連接。具體的構造將參閱圖11加以說明。圖11係繪示在本實施例中的移位暫存器的配置之電路圖。

圖11中所繪示的移位暫存器包括一循序邏輯電路3011、一循序邏輯電路3012、一循序邏輯電路3013、一NAND電路3140、一NAND電路3141、一NAND電路3142、及一NAND電路3143。注意，雖然圖11繪示三個(也稱為三級)單位循序邏輯電路，本發明的實施例並不限定於此且可包括至少二級單位循序邏輯電路。

循序邏輯電路3011包括一電晶體3111、一反相器3121A、一反相器3122A、一反相器3123A、及一電晶體3131。循序邏輯電路3011具有與圖3中的循序邏輯電路相同的配置。具體而言，電晶體3111對應於電晶體111；反相器3121A對應於反相器1121；反相器3122A對應於反相器1122；反相器3123A對應於反相器1123；且電晶體3131對應於電晶體113。因此，圖3中的循序邏輯電路的說明對於各個元件在適當時加以採用。再者，在循序邏輯電路3011中，一第一時鐘信號被輸入至電晶體3111的閘極，且一第二時鐘信號被輸入至電晶體3131的閘極。

循序邏輯電路3012包括一電晶體3112、一反相器3121B、一反相器3122B、一反相器3123B、及一電晶體3132。循序邏輯電路3012具有與圖3中的循序邏輯電路相同的配置。具體而言，電晶體3112對應於電晶體111；反相器3121B對應於反相器1121；反相器3122B對應於反相器1122；反相器3123B對應於反相器1123；且電晶體3132對應於電晶體113。因此，圖3中的循序邏輯電路的說明對於各個元件在適當時加以採用。再者，在循序邏輯電路3012中，第二時鐘信號被輸入至電晶體3112的閘極，且第一時鐘信號被輸入至電晶體3132的閘極。

循序邏輯電路3013包括一電晶體3113、一反相器3121C、一反相器3122C、一反相器3123C、及一電晶體3133。循序邏輯電路3013具有與圖3中的循序邏輯電路相同的配置。具體而言，電晶體3113對應於電晶體111；反相器3121C對應於反相器1121；反相器3122C對應於反相器1122；反相器3123C對應於反相器1123；且電晶體3133對應於電晶體113。因此，圖3中的循序邏輯電路的說明對於各個元件在適當時加以採用。並且，在循序邏輯電路3013中，第一時鐘信號被輸入至電晶體3113的閘極，且第二時鐘信號被輸入至電晶體3133的閘極。

在循序邏輯電路3011中的反相器3123A的一輸出端子被電氣連接至在循序邏輯電路3012中的電晶體3112的源極及汲極中的一個。在循序邏輯電路3012中的反相器3123B的一輸出端子被電氣連接至在循序邏輯電路3013中的電晶體3113的源極及汲極中的一個。

再者，在循序邏輯電路3011中，電晶體3111的源極及汲極中的一個被電氣連接至NAND電路3140的一第一輸入端子，且反相器3123A的輸出端子被電氣連接至NAND電路3140的一第二輸入端子及NAND電路3141的一第一輸入端子。在循序邏輯電路3012中，電晶體3112的源極及汲極中的一個被電氣連接至NAND電路3140的第二輸入端子及NAND電路3141的第一輸入端子，且反相器3123B的輸出端子被電氣連接至NAND電路3141的第二輸入端子及NAND電路3142的一第一輸入端子。在循序邏輯電路3013中，電晶體3113的源極及汲極中的一個被電氣連接至NAND電路3141的第二輸入端子及NAND電路3142的第一輸入端子，且反相器3123C的輸出端子被電氣連接至NAND電路3142的一第二輸入端子及NAND電路3143的一第一輸入端子。

NAND電路3140至3143的每一個可使用具有與循序邏輯電路3011至3013中包括的電晶體相同的導電型之電晶體被形成。經由使用相同導電型的電晶體，NAND電路3140至3143可在與循序邏輯電路相同的程序中被形成，從而可被輕易地形成。包括相同導電型之電晶體的NAND電路的電路配置將參閱圖12加以說明。圖12係繪示在本實施例中的一NAND電路的電路配置之電路圖。

圖12繪示一NAND電路的配置的一例。圖12中所繪示的NAND電路包括一電晶體321、一電晶體322、及一電晶體323。

電晶體321係一空乏電晶體。電晶體321的源極及汲極中的一個被電氣連接至一電源供應線325且被供應高電源供應電位。閘極與電晶體321的源極及汲極中的另一個彼此電氣連接。

電晶體322係一增強電晶體。電晶體322的源極及汲極中的一個被電氣連接至電晶體321的源極及汲極中的另一個。

電晶體323係一增強電晶體。電晶體323的源極及汲極中的一個被電氣連接至電晶體322的源極及汲極中的另一個。電晶體323的源極及汲極中的另一個被電氣連接至一電源供應線324且被供應低電源供應電位。

在本實施例的邏輯電路中，一第一輸入信號被輸入至電晶體323的閘極，一第二輸入信號被輸入至電晶體322的閘極，且在電晶體322及電晶體321之間的一節點326的電位(V326)被輸出做為一輸出信號。

其次，將說明圖12中所繪示的NAND電路的運作。

圖12中的NAND電路的運作係取決於是否第一輸入信號的電位(Vin1)及第二輸入信號的電位(Vin2)中的至少一個係低電位或者第一及第二輸入信號的電位係高電位而可被分成兩類。兩種情況將參閱圖13A及13B加以說明。圖13A及13B繪示在本實施例中的邏輯電路的運作。注意，在此實施例中，以資料在低位階為0而資料在高位階為1的情況為例說明；不過，本發明的實施例並不限定於此，資料在低位階可為1而資料在高位階可為0。

圖 13A繪示在Vin1=VH且Vin2=VL的情況、Vin1=VL且Vin2=VH的情況、及Vin1=VL且Vin2=VL的情況中的運作。此時，電晶體322及323中的一或兩個被關閉，且電晶體322及323的電阻(R322+R323)係高於電晶體321的電阻(R321)，也就是，(R322+R323)>R321；因此，V326係VH，且輸出信號的電位(Vout)係VH。

圖13B繪示在Vin1=VH且Vin2=VH的情況中的運作。此時，電晶體321及322導通，其得出(R322+R323)<R321；因此，V326係VL，且Vout係VL。上面係圖12中所繪示的NAND電路的運作。

當NAND電路係如上述使用相同導電型的電晶體形成時，.其可在與另外的邏輯電路相同的程序中被形成。並且，本發明的一實施例並不限定於圖12中的配置，若具有與圖12相同的功能，則另外的電路配置也可被採用。

其次，將參閱圖14說明圖11繪示的移位暫存器。圖14係繪示圖11中的移位暫存器的運作之時序圖。

在圖11的移位暫存器中，被繪示在圖4A及4B、圖5A及5B、及圖6中的邏輯電路的運作係依序在循序邏輯電路3011至3013的每一個中被執行。對於各邏輯電路的運作，適當時採用圖4A及4B、圖5A及5B、及圖6中繪示的邏輯電路的運作的說明。

在本實施例中的移位暫存器的運作被分成如圖14中繪示的十個期間。在第一期間中，對循序邏輯電路3011的輸入信號的電位Vin係VH。在第二期間及第三期間中，在循序邏輯電路3011及循序邏輯電路3012間的節點3171的電位(V3171)係自VH改變至VL。再者，在第三期間及第四期間中，來自NAND電路3140的輸出信號的電位係VH。

在第四期間及第五期間中，對循序邏輯電路3012的輸入信號(來自循序邏輯電路3011的一輸出信號)的電位係從VL改變至VH。在第五期間及第六期間中，在循序邏輯電路3012及循序邏輯電路3013間的節點3172的電位(V3172)係自VH改變至VL。在第六期間及第七期間中，來自NAND電路3141的輸出信號的電位係VH。

在第七期間及第八期間中，對循序邏輯電路3013的輸入信號(來自循序邏輯電路3012的一輸出信號)的電位係自VL改變至VH。在第八期間及第九期間中，在循序邏輯電路3013及後級邏輯電路間的節點3173的電位(V3173)係自VH改變至VL。在第九期間及第十期間中，來自NAND電路3142的輸出信號的電位係VH。

當另外的邏輯電路被連接至循序邏輯電路3013的一輸出端子時，如上所述，一輸入信號的電位係在一特定的期間從VL改變至VH且一輸出信號的電位係在另一特定的期間被改變至VH。並且，在來自另外的邏輯電路的輸出信號的電位為VL的期間中，來自NAND電路3143的一輸出信號的電位係VH。

如上所述，一移位暫存器可使用包括使用氧化物半導體且具有相同導電型的TFT之邏輯電路被配置。使用氧化物半導體的TFT具有比傳統使用非晶矽的TFT高的遷移率；因此，經由將使用氧化物半導體的TFT應用至移位暫存器，移位暫存器可在高速下運作。

注意，本實施例適當時可結合任何其他實施例被實施。

(實施例3)

在本實施例中，將參閱圖16A及16B與圖17A至17D說明實施例1中說明的本發明的一實施例之組合邏輯電路的電路配置，其應用臨界電壓可由一第四端子控制的電晶體。

在圖16A及16B與圖17A至17D中所繪示的邏輯電路中，除了圖1中的邏輯電路的電路配置，電晶體101或電晶體102具有一第四端子。圖1中的邏輯電路的說明對於圖16A及16B及圖17A至17D中的邏輯電路與圖1的邏輯電路相同的部分在適當處加以採用。

在本實施例中做為一例說明的電晶體101或電晶體102具有總共四個端子，其被連接至一閘極電極、一源極電極、一汲極電極、及一背閘極電極。背閘極電極被設置以面對閘極電極，其之間插入有電晶體的一半導體層，且一絕緣層被形成在背閘極電極與半導體層之間。背閘極電極係用以通過絕緣層將電場施加至半導體層的一電極，就像是閘極電極一樣。電晶體的臨界電壓取決於背閘極電極的電位而改變。

具體而言，當一電壓被施加使得背閘極電極的電位成為等於或高於源極電極的電位時，電晶體的臨界電壓被移動至較低側(在負的方向)，且當一負偏壓被施加使得背閘極電極的電位成為低於源極電極的電位時，電晶體的臨界電壓被移動至較高側(在正的方向)。注意，在本說明書中，背閘極電極的電位相對於源極電極的電位被稱為Vbkg。

例如，在空乏電晶體的情況中，當背閘極電極的電位被設定為充分地低於源極電極的電位(Vbkg<0)時，臨界電壓可被移動至較高側。因此，經由使用背閘極電極，電晶體的特性可從空乏型變成增強型。

在增強電晶體的情況中，當背閘極電極的電位被設定為充分地高於源極電極的電位(Vbkg>0)時，臨界電壓可被移動至較低側。因此，經由使用背閘極電極，電晶體的特性可從增強型變成空乏型。

此外，在增強電晶體的情況中，當背閘極電極的電位被設定為充分地低於源極電極的電位(Vbkg<0)時，臨界電壓可被進一步移動至較高側。因此，經由將一充分低的電位施加至背閘極電極，依照被輸入至閘極電極的高位階信號而在Vbkg=0導通的電晶體的特性可被改變為電晶體與高位階輸入信號無關而維持關閉的特性。

在上面的方式中，具有背閘極電極的電晶體的臨界電壓可由被施加至背閘極電極的電壓控制。因此，經由形成使用其臨界電壓可由被施加至背閘極電極的電壓控制的電晶體101或電晶體102之組合邏輯電路，可提供一組合邏輯電路，其運作取決於被施加至背閘極電極的電壓而改變。

接著說明具有背閘極電極的空乏電晶體101被應用至組合邏輯電路的情況。首先，在被施加至背閘極電極的電壓等於或高於被施加至源極電極的電壓的情況中，電晶體101表現得如同一空乏電晶體。從而，組合邏輯電路係以類似於參閱圖2A及2B在實施例1中說明的運作的方式如同反相器一樣地運作。

其次，在被施加至背閘極電極的電壓充分地低於被施加至源極電極的電壓的情況中，電晶體101表現得如同一增強電晶體。結果，其運作係部分不同於參閱圖2A及2B在實施例1中說明的運作。在被施加至背閘極電極的電壓充分地低於被施加至源極電極的電壓的情況中之組合邏輯電路的運作係參閱圖16A及16B加以說明。

圖16A繪示在第一信號的電位(V1)係高位階(亦即，V1=VH)的情況中的運作。如圖16A所示，在V1=VH的情況中，電晶體102被導通。另一方面，因為被施加至背閘極電極的充分低的電壓，電晶體101表現得如同一增強電晶體。當電晶體102導通時，電晶體102的電阻(R102)低於電晶體101的電阻(R101)(亦即，R102<R101)；因此，節點105的電位(V105)係VL且第二信號的電位(V2)係VL。

此外，圖16B繪示在V1=VL的情況中的運作。如圖16B所示，在V1=VL的情況中，電晶體102關閉。另一方面，因為被施加至背閘極電極的充分低的電壓，電晶體101表現得如同一增強電晶體。從而，電晶體101及102均關閉且具有高電阻，且節點105進入漂浮狀態(FL)。上面係圖16A及16B中所繪示的邏輯電路的運作。

其次，說明具有背閘極電極的增強電晶體101被應用至組合邏輯電路的情況。首先，在背閘極電極保持與源極電極相同的電壓的情況中，電晶體101表現得如同一增強電晶體。從而，組合邏輯電路係以類似於參閱圖2A及2B在實施例1中說明的運作的方式如同反相器一樣地運作。

接著，在被施加至背閘極電極的電壓充分地高於被施加至源極電極的電壓的情況中，電晶體101表現得如同一空乏電晶體。結果，組合邏輯電路係如圖17A及17B所示一樣地運作。具體地，與第一信號的電位(V1)無關，電晶體101係穩定地導通，而節點105的電位(V105)係VL且第二信號的電位(V2)係VL。

此外，在被施加至背閘極電極的電壓充分地低於被施加至源極電極的電壓的情況中，電晶體102表現得如同一空乏電晶體，且具有比在閘極電極保持與源極電極相同的電壓的情況中更高的臨界電壓。結果，組合邏輯電路係如圖17C及17D所示一樣地運作。具體地，與第一信號的電位(V1)無關，電晶體102係穩定地關閉，而節點105的電位(V105)係VH且第二信號的電位(V2)係VH。上面是圖17A至17D中所繪示的組合邏輯電路的運作。

經由形成使用其運作取決於被施加至背閘極電極的電壓而改變的上述組合邏輯電路之一移位暫存器，移位暫存器可被配置以部分地或全部地選取及運作。

例如，在實施例2中繪示於圖11的移位暫存器包括循序邏輯電路3011、循序邏輯電路3012、循序邏輯電路3013、NAND電路3140、NAND電路3141、NAND電路3142、及NAND電路3143。注意，雖然圖11繪示三個(也稱為三級)單位循序邏輯電路，本發明的一個實施例並不限定於此且可包括至少二級單位循序邏輯電路。

例如，經由將參閱圖16A及16B說明的邏輯電路應用至循序邏輯電路3012的反相器3123B，移位暫存器可被配置以部分地或全部地選取及運作。在被施加至反相器3123B所包括的空乏電晶體的背閘極電極的電壓係等於或高於被施加至源極電極者的狀態中，反相器3123B係如同反相器一樣地運作。不過，在被施加至空乏電晶體的背閘極電極的電壓係充分地低於被施加至源極電極者的狀態中，反相器3123B未如同反相器一樣地運作，且節點3172的電位(V3172)維持為VL或是先前的電位。當節點3172的電位(V3172)維持為VL時，輸入端子被連接至節點3172的循序邏輯電路3013未運作且移位暫存器停止於循序邏輯電路3012。此外，當參閱圖17A及17B說明的邏輯電路被應用至循序邏輯電路3012的反相器3123B且被施加至增強電晶體的背閘極電極的電壓係充分地高於被施加至源極電極者時，循序邏輯電路3013未運作且移位暫存器停止於循序邏輯電路3012。

此外，經由將參閱圖17C及17D說明的邏輯電路被應用至循序邏輯電路3012的反相器3121B，移位暫存器可被配置以部分地或全部地選取及運作。在被施加至反相器3121B所包括的增強電晶體的背閘極電極的電壓係等於被施加至源極電極者的狀態中，反相器3121B係如同反相器一樣地運作。不過，在被施加至增強電晶體的背閘極電極的電壓係充分地低於被施加至源極電極者的狀態中，反相器3121B未如同反相器一樣地運作且持續將VH輸出至連接於該處的反相器3123B的輸入端子。結果，反相器3123B將節點3172的電位(V3172)保持於VL，輸入端子被連接至節點3172的循序邏輯電路3013未運作，且移位暫存器停止於循序邏輯電路3012。

可如上述被部分地或全部地選取及運作的移位暫存器可被用於驅動電路的部分驅動。具體地，移位暫存器可在顯示裝置中被用於部分顯示。經由執行部分顯示，可減少電力消耗。

(實施例4)

在本實施例中，將說明包括具有不同於上述實施例的結構之電晶體的邏輯電路。

在本說明書中揭露的本發明之一個實施例的邏輯電路不僅可使用具有圖9A至9C及圖10A與10B中所繪示的結構之電晶體形成，也可使用具有另外的結構之電晶體形成。接著將參閱圖15A及15B說明應用具有另外的結構之電晶體的邏輯電路。圖15A及15B繪示在本實施例中的邏輯電路之結構。圖15A係一上視圖，且圖15B係沿著圖15A中的截面線Z1-Z2之邏輯電路的截面圖。注意，對於圖15A及15B中所繪示的邏輯電路與圖9A至9C及圖10A與10B中的邏輯電路相同的部分，在適當時採用圖9A至9C及圖10A與10B中所繪示的邏輯電路的說明。

如同圖10A及10B中的邏輯電路，圖15A及15B中的邏輯電路包括電晶體251及電晶體252。

另外，在圖15A及15B的邏輯電路的電晶體251中，閘極電極211a被提供在基板200之上。閘極絕緣層202被提供在閘極電極211a之上。電極215a及215b，其為成對的電極，被提供在閘極絕緣層202之上。氧化物半導體層223a被提供在閘極絕緣層202與電極215a及215b之上。此外，氧化物絕緣膜207被形成以覆蓋被提供於電極215a及215b之間的氧化物半導體層223a，且保護絕緣層208被提供在氧化物絕緣膜之上。

在電晶體252中，閘極電極211b被提供在基板200之上。閘極絕緣層202被提供在閘極電極211b之上。成對的電極215b及215c被提供在閘極絕緣層202之上。氧化物半導體層223b被提供在閘極絕緣層202與電極215b及215c之上。此外，氧化物絕緣膜207被形成以覆蓋被提供在電極215b及215c之間的氧化物半導體層223b，且保護絕緣層208被提供在氧化物絕緣膜之上。

圖15A及15B中所繪示的邏輯電路包括電晶體，其中，氧化物半導體層223a被提供在電極215a及215b之上且氧化物半導體層223b被提供在電極215b及215c之上(此一電晶體也被稱為底部接觸式電晶體)。注意，氧化物半導體層223a比氧化物半導體層223b厚。在應用底部接觸式電晶體之本實施例的邏輯電路中，氧化物半導體層及電極彼此接觸的區域可被增加，而可防止剝落或類似情況。

再者，在圖15A及15B的邏輯電路中，閘極電極211a與電晶體252的電極215b係通過被提供在閘極絕緣層202中的接觸孔203彼此接觸，如同圖10A及10B中所繪示的邏輯電路一樣。

注意，此實施例適當時可結合此說明書中之任何其他實施例被實施。

(實施例5)

在此實施例中將說明一種製作邏輯電路的方法。注意，在此實施例中，將以圖10A及10B中所繪示的邏輯電路之製作方法為例加以說明。

下面參閱圖18A至18E說明製作本實施例中之邏輯電路的方法。圖18A至18E係繪示製作本實施例中之邏輯電路的方法的截面圖。

首先，在一導電膜被形成在具有一絕緣表面的基板200之上之後，包括閘極電極211a及211b的第一佈線層係經由第一光微影步驟被形成。注意，所形成之閘極電極的邊緣部分最好是錐形的。

注意，一抗蝕遮罩可由噴墨法形成。當由噴墨法形成抗蝕遮罩時不使用光罩，從而可降低製作成本。

做為用於形成閘極電極211a及211b的導電膜的材料，可使用從Al、Cr、Ta、Ti、Mo、及W中選取的一元素、包括上面元素的一合金、包括這些元素之任何組合的合金、或諸如此類。閘極電極也可使用包含諸如銅、釹、或鈧以及上述金屬、或包含上面元素做為主成分的合金材料、或其堆疊層而被形成。注意，閘極電極也可使用一透光導電膜被形成。做為透光導電膜之材料的一例，可為一透明導電氧化物等。

做為被用做基板的玻璃基板，若後面將執行的熱處理的溫度很高，則最好使用具有應變點為730℃或更高的玻璃基板。此外，舉例而言，諸如鋁矽酸鹽玻璃、鋁硼矽酸鹽玻璃、或是鋇硼矽酸玻璃的玻璃材料被使用於玻璃基板。經由包含數量多於氧化硼的氧化鋇(BaO)，可得到更實用的耐熱玻璃基板。因此，最好使用包含數量多於B₂O₃的BaO之玻璃基板。

注意，可使用由諸如陶瓷基板、石英基板、或是藍寶石基板的絕緣體形成的基板來取代玻璃基板。或者，可使用結晶化玻璃等。

做為基底膜的一絕緣膜可被提供在基板200與閘極電極211a及211b之間。基底膜係用以防止不純物自基板200擴散且可使用由氮化矽膜、二氧化矽膜、氮化矽/氧化矽膜、及氮氧化矽膜中選取的單膜或堆疊膜形成。

其次，做為閘極絕緣層202的絕緣膜被形成在閘極電極211a及211b之上。

閘極絕緣層202可使用單層或是堆疊層的氧化矽層、氮化矽層、氮氧化矽層、及/或氮化矽/氧化矽層來形成。注意，這些層可摻雜磷(P)或硼(B)。

氧化矽層、氮化矽層、氮氧化矽層、或氮化矽/氧化矽層可使用電漿CVD法或濺鍍法等形成。例如，一氮氧化矽層可使用SiH₄、氧氣及氮氣做為沉積氣體經由電漿CVD法被形成。閘極絕緣層202具有100nm至500nm的厚度。在堆疊層結構的情況中，具有厚度50nm至200nm的第一閘極絕緣層及具有厚度5nm至300nm的第二閘極絕緣層係依此順利被堆疊。

在此實施例中，閘極絕緣層202係具有經由電漿CVD法形成的100nm厚度的氮氧化矽(SiON(組成比：N<O))層。

其次，接觸孔203係經由第二光微影步驟被形成在閘極絕緣層202中。

注意，在通到閘極電極211a的接觸孔經由第二光微影步驟選擇地蝕刻閘極絕緣層而被形成之後，最好使得閘極絕緣層在惰性氣體環境(氮氣、氦氣、氖氣、氬氣等)中受到熱處理(在400℃或更高且低於基板的應變點)。經由此熱處理，諸如包含在閘極絕緣層202中的氫及水等不純物可在形成氧化物半導體層之前被消除。

然後，具有不同厚度的氧化物半導體膜被形成在閘極絕緣層202之上。在本實施例中，厚氧化物半導體膜被形成在閘極電極211a之上且薄氧化物半導體膜被形成在閘極電極211b之上，而閘極絕緣層202則插入於其間。注意，在本實施例中，氧化物半導體膜被堆疊在島狀的氧化物半導體層之上的膜形成方法係做為用以在閘極電極211a之上形成厚氧化物半導體層的方法之一例被說明。

首先，第一氧化物半導體層被形成。做為一氧化物半導體膜，可使用銦-鎵-鋅-氧(In-Ga-Zn-O)基非單結晶膜、銦-錫-鋅-氧(In-Sn-Zn-O)基氧化物半導體膜、銦-鋁-鋅-氧(In-Al-Zn-O)基氧化物半導體膜、錫-鎵-鋅-氧(Sn-Ga-Zn-O)基氧化物半導體膜、鋁-鎵-鋅-氧(Al-Ga-Zn-O)基氧化物半導體膜、錫-鋁-鋅-氧(Sn-Al-Zn-O)基氧化物半導體膜、銦-鋅-氧(In-Zn-O)基氧化物半導體膜、錫-鋅-氧(Sn-Zn-O)基氧化物半導體膜、鋁-鋅-氧(Al-Zn-O)基氧化物半導體膜、銦-氧(In-O)基氧化物半導體膜、錫-氧(Sn-O)基氧化物半導體膜、或鋅-氧(Zn-O)基氧化物半導體膜。氧化物半導體膜可在惰性氣體(通常是氬氣)環境、氧氣環境、或是惰性氣體(通常是氬氣)及氧氣環境中經由濺鍍法形成。在使用濺鍍法的情況中，為了防止氧化物半導體膜在後面為去水或去氫而執行的熱處理中被結晶化，最好使用包括2wt%至10wt%的SiO₂的靶材形成氧化物半導體膜，使得抑制結晶化的SiO_x(x>0)被包含在氧化物半導體膜中。

在本實施例中，在基板與靶材間的距離為100mm、壓力為0.6Pa、直流(DC)功率為0.5kW、且氣體環境為氧氣(氧氣流量的比例為100%)的條件下，使用包括In、Ga、及Zn(組成比為In₂O₃：Ga₂O₃：ZnO=1：1：1[mol%]，In：Ga：Zn=1：1：0.5[at.%])的氧化物半導體靶材形成氧化物半導體膜。注意，因為可減少灰塵且可使膜厚均勻，最好係使用脈衝直流(DC)電源。在此實施例中，做為氧化物半導體膜，使用銦-鎵-鋅-氧(In-Ga-Zn-O)基氧化物半導體靶材經由濺鍍法形成一In-Ga-Zn-O基非單結晶膜。

在本實施例中，氧化物半導體膜被形成，使得第一氧化物半導體膜及堆疊於其上的第二氧化物半導體膜的總厚度係在50nm至100nm的範圍內。注意，適當的厚度係取決於氧化物半導體材料而不同，且厚度可取決於材料而在適當處加以設定。

濺鍍法的例子包括RF濺鍍法，其中，一高頻電源被使用做為濺鍍電源、DC濺鍍法、及脈衝DC濺鍍法，其中，偏壓係以脈衝的方式被施加。RF濺鍍法主要使用於形成絕緣膜的情況中，而DC濺鍍法主要則是使用於形成金屬導電膜的情況中。

此外，也有多源濺鍍裝置，其中，可設置不同材料的複數個靶材。使用多源濺鍍裝置，不同材料的膜可被形成以在相同的腔體內被堆疊，或是多種材料的膜可在相同的腔體內經由同時放電被形成。

此外，還有在腔體內具有磁鐵系統且被用於磁控濺鍍法的濺鍍裝置，及被用於ECR濺鍍法的濺鍍裝置，其中，不使用輝光放電而是使用微波產生電漿。

再者，做為經由濺鍍的沉積方法，也有反應濺鍍法，其中，在沉積其薄複合膜的期間，靶材的物質與濺鍍氣體成分彼此化學反應、及偏壓濺鍍法，其中，在沉積的期間，也施加一電壓至基板。

注意，在氧化物半導體膜由濺鍍法形成之前，最好執行導入氬氣並產生電漿的逆向濺鍍以自閘極絕緣層202的表面移除灰塵。逆向濺鍍指的是RF電源在氬氣環境中被用於施加至基板的電壓且電漿被產生在基板附近以改變表面的方法。注意，可使用氮氣、氦氣、或氧氣等取代氬氣。

其次，經由第三光微影步驟(參閱圖18A)將第一氧化物半導體膜處理成為島狀而形成一第一氧化物半導體層213a。注意，在第三光微影步驟之後，最好使得第一氧化物半導體層213a在惰性氣體環境(諸如氮氣、氦氣、氖氣、或氬氣)中受到熱處理(在400℃或更高且低於750℃)以自層中移除諸如氫及水的不純物，然後形成第二氧化物半導體膜。

然後，第二氧化物半導體膜被形成。在此實施例中，形成In-Ga-Zn-O基非單晶膜。第二氧化物半導體膜最好具有5nm至30nm的厚度。注意，適當的厚度係取決於氧化物半導體材料而不同，且厚度可取決於材料而在適當處加以設定。

在閘極電極211a之上，第二氧化物半導體膜被堆疊在第一氧化物半導體層213a之上，從而形成一厚氧化物半導體層。另一方面，在閘極電極211b之上，第二氧化物半導體膜被形成而接觸閘極絕緣層202，從而形成一薄氧化物半導體層。

其次，經由第四光微影步驟將第一氧化物半導體膜及第二氧化物半導體膜處理成為島狀。一厚的島狀氧化物半導體層，其中堆疊有第一氧化物半導體層213a及第二氧化物半導體層213b，被形成在閘極電極211a之上。此外，第一氧化物半導體層213c被形成在閘極電極211b之上(參閱圖18B)。

注意，用於形成島狀氧化物半導體層的抗蝕遮罩可經由噴墨法形成。當經由噴墨法形成抗蝕遮罩時則不使用光罩，從而降低製作成本。

在本實施例中，通到閘極電極211a的接觸孔203係經由第二光微影步驟選擇地蝕刻閘極絕緣層而被形成。注意，本發明之一實施例並不限定於此方法。例如，在第二氧化物半導體膜被蝕刻之後，一抗蝕遮罩可被形成在第二氧化物半導體層之上，且可形成通到閘極電極211a的接觸孔。注意，在該情況中，最好執行逆向濺鍍以自氧化物半導體層及閘極絕緣層202的表面移除光阻的殘渣等。

或者，在形成第二氧化物半導體膜之後，在第二氧化物半導體膜之上可形成一抗蝕遮罩，且可形成通到閘極電極211a的接觸孔。在形成接觸孔之後，程序可進行如下：移除抗蝕遮罩、使用另一光罩在氧化物半導體膜之上形成一抗蝕遮罩、及經由選擇性蝕刻將第二氧化物半導體膜處理成島狀氧化物半導體層。

其次，使氧化物半導體層去水或去氫。用於去水或去氫的第一熱處理係在等於或高於400℃(最好是425℃或更高)且低於750℃的溫度下被執行。注意，在425℃或更高時，熱處理時間可為一小時或是更短，而在溫度低於425℃時，熱處理的時間超過一小時。在此，基板被放到電爐中，其係一種熱處理設備，且氧化物半導體層的熱處理係在氮氣環境中執行。然後，避免氧化物半導體層曝露至空氣中，以防止水或氫氣再次進入氧化物半導體層；從而，得到氧化物半導體層。在此實施例中，一個爐子在熱處理期間被持續地使用至溫度自用於氧化物半導體層的去水或去氫的加熱溫度T降低到水未再次進入的溫度。具體地，在氮氣環境中執行緩慢的冷卻至溫度變成比加熱溫度T低100℃以上時為止。不限於氮氣環境，去水或去氫可在氦氣、氖氣、或氬氣中執行。

注意，熱處理設備不限於電爐且可為例如一快速熱退火(RTA)設備，諸如氣體快速熱退火(GRTA)設備或是燈源快速熱退火(LRTA)設備。LRTA設備係用以由諸如鹵素燈、金屬鹵化物燈、氙弧燈、碳弧燈、高壓鈉光燈、高壓水銀燈的燈源發射的光(電磁波)的輻射加熱待處理的物體之設備。GRTA設備係用以由加熱的高溫氣體的熱傳導加熱待處理的物體之設備。做為高溫氣體，可使用不與要被熱處理的物體反應的惰性氣體，諸如氮氣或是像氬氣的貴重氣體。LRTA設備或是GRTA設備不僅可包括一燈源，也可包括用以由諸如電阻加熱器的加熱器的熱傳導或熱輻射加熱待處理的物體的裝置。

此外，在第一熱處理中，最好氮氣或是像氦氣、氖氣、或氬氣的貴重氣體不包含水或氫等。或者，最好被導入至熱處理設備的氮氣或是像氦氣、氖氣、或氬氣的貴重氣體具有6N(99.9999%)以上的純度，或者更好的是7N(99.99999%)以上的純度(換言之，不純物濃度被設定為1ppm以下，最好是0.1ppm以下)。

注意，取決於第一熱處理的條件或是氧化物半導體層的材料，氧化物半導體層在某些情況中被結晶化且變成微晶膜或是多晶膜。例如，氧化物半導體層可被結晶化成具有90%以上或是80%以上的結晶度之微晶氧化物半導體膜、再者，取決於第一熱處理的條件或是氧化物半導體層的材料，氧化物半導體層可為未包含結晶成分的非晶氧化物半導體膜。

氧化物半導體層在第一熱處理之後被改變為缺氧且低電阻的氧化物半導體層。執行第一熱處理之後的氧化物半導體膜具有比剛形成的氧化物半導體膜高的載子濃度且最好是具有1×10¹⁸/cm³以上的載子濃度。

注意，取決於第一熱處理的條件或是閘極電極的材料，閘極電極211a及211b可被結晶化成微晶膜或是多晶膜。例如，在銦氧化物及錫氧化物的合金膜被使用做為閘極電極211a及211b的情況中，經由在450℃第一熱處理1小時，閘極電極211a及211b被結晶化，但在使用包含矽氧化物之銦氧化物及錫氧化物的合金膜的情況中，閘極電極211a及211b未被結晶化。

氧化物半導體層的第一熱處理可在氧化物半導體膜被處理成為島狀的氧化物半導體層之前對其執行。在該情況中，在第一熱處理之後，基板從加熱設備被取出且經過第四光微影步驟以形成島狀的氧化物半導體層。

其次，被用於形成薄膜電晶體的源極電極及汲極電極之導電膜係被形成在閘極電極211a及211b之上且其間插入有閘極絕緣層202、氧化物半導體層213b、氧化物半導體層213c、及接觸孔203。

做為導電膜的材料，使用從Ti、Mo、W、Al、Cr、Cu、及Ta中選取的元素、成分包含這些元素中的任一個之合金、或是包含這些元素之任一組合的合金等。導電膜不限於包含上述元素之單一層，而可為二層以上的堆疊層。在本實施例中係形成堆疊鈦膜(厚度100nm)、鋁膜(厚度200nm)、及鈦膜(厚度100nm)的三層導電膜。也可使用氮化鈦來取代鈦膜。

注意，在200℃至600℃執行熱處理的情況中，導電膜最好具有耐熱性以便能夠抵抗此熱處理。例如，最好使用加入防凸起元素的鋁合金，或是堆疊有耐熱導電膜的導電膜。注意，做為形成導電膜的方法，可使用濺鍍法、真空蒸鍍法(電子束蒸鍍法等)、電弧放電離子鍍膜法、或是噴塗法。或者，經由利用網版印刷法或噴墨法等選擇性地塗上銀、金、或銅等的導電奈米膏，然後烘烤奈米膏，而形成導電膜。

其次，經由第五光微影步驟，一抗蝕遮罩被形成且經由蝕刻選擇性地移除導電膜以形成包括做為源極電極與汲極電極(參閱圖18C)的電極(215a、215b、及215c)之第二佈線層。注意，電極215b係如圖18C所示通過接觸孔203直接連接至閘極電極211a。

在第五光微影步驟中，有氧化物半導體層被留下的部分且只有在氧化物半導體層上並接觸氧化物半導體層的導電膜的部分被選擇性地移除。當為了選擇性地僅移除在氧化物半導體層上並接觸氧化物半導體層的部分導電膜而使用過氧化氨混合液(組成重量比為過氧化氫：氨：水=5：2：2)等做為鹼性蝕刻劑時，導電膜可被選擇性地移除且包含In-Ga-Zn-O基的氧化物半導體之氧化物半導體層被留下。

雖然取決於蝕刻條件，氧化物半導體層的曝露區域可在第五光微影步驟中被蝕刻。在該情況中，氧化物半導體層在被夾在源極電極與汲極電極之間的區域(被夾在電極215a及215b之間的區域)比在閘極電極211a之上由源極電極或是汲極電極覆蓋的區域薄。此外，氧化物半導體層在被夾在源極電極與汲極電極之間的區域(被夾在電極215b及215c之間的區域)比在閘極電極211b之上由源極電極或是汲極電極覆蓋的區域薄(參閱圖18C)。

注意，用以形成包括做為源極電極與汲極電極的電極(215a、215b、及215c)之第二佈線層的抗蝕遮罩可由噴墨法形成。當由噴墨法形成抗蝕遮罩時則不使用光罩，而可降低製作成本。

其次，氧化物絕緣膜207被形成在閘極絕緣層202、氧化物半導體層213b、及氧化物半導體層213c之上。在此階段，形成氧化物絕緣膜207接觸氧化物半導體層的區域。注意，通道係被形成在重疊閘極電極且接觸並被夾在氧化物絕緣膜207及閘極絕緣層202之間的氧化物半導體層的區域中。

氧化物絕緣膜207具有至少1nm的厚度且可由諸如濺鍍法(其可防止諸如水及氫的不純物進入氧化物絕緣膜)的方法在適當處形成。在此實施例中，經由濺鍍法形成一氧化矽膜做為氧化物絕緣膜。膜形成的基板溫度可在室溫至300℃的範圍中，且在本實施例中係100℃。氧化矽膜可在貴重氣體(通常係氬氣)環境、氧氣環境、或是貴重氣體(通常係氬氣)及氧氣環境中由濺鍍法形成。另外，可使用氧化矽靶材或矽靶材做為靶材。例如，使用矽靶材，可在氧氣及貴重氣體環境中由濺鍍法形成一氧化矽膜。做為被形成以接觸電阻已降低的氧化物半導體層之氧化物絕緣膜，最好係一無機絕緣膜，其中諸如濕氣、氫離子、及OH^-的不純物已被減低且其阻擋這些不純物從外界進入。通常，最好是氧化矽膜、氮化矽/氧化矽膜、氧化鋁膜、或氮氧化鋁膜。注意，由濺鍍法形成的氧化物絕緣膜特別緊密且連其單一層都可被使用做為一保護膜，用以抑制不純物擴散進入與氧化物絕緣膜接觸的層中。此外，通過使用摻雜有磷(P)或硼(B)的靶材，磷(P)或硼(B)可被加入至氧化物絕緣膜。

在本實施例中，經由使用純度6N(電阻率係0.01Ωcm)的一柱狀硼摻雜多晶矽靶材之脈衝DC濺鍍法，其中，基板與靶材間的距離(T-S距離)係89mm、壓力係0.4Pa、直流(DC)功率係6kW、且氣體環境係氧氣(氧氣流量的比例為100%)，形成氧化物絕緣膜207。其厚度為300nm。

注意，氧化物絕緣膜207被提供在氧化物半導體層的通道形成區域上並與之接觸，且係做為一通道保護層。

其次，第二加熱處理(最好在200℃至400℃，例如在250℃至350℃)係在惰性氣體環境中或是在氮氣環境中被執行(參閱圖18D)。例如，第二熱處理係在氮氣環境中於250℃下進行1小時。經由第二熱處理，氧化物半導體層213b及213c的一部分在接觸氧化物絕緣膜207時被加熱，而氧化物半導體層213b及213c的其他部分在接觸第二佈線層(215a、215b、及215c)時被加熱。

當電阻率已藉由第一熱處理降低的氧化物半導體層(213b及213c)在接觸氧化物絕緣膜207之時受到第二熱處理時，其接觸氧化物絕緣膜207的區域被置於氧氣過量的狀態。結果，氧化物半導體層(213b及213c)自接觸氧化物絕緣膜207的區域起在深度方向上被改變成高電阻(i型)氧化物半導體層。

具體而言，在厚度小的氧化物半導體層213c中，包括高電阻(i型)區域的氧化物半導體層223b係自接觸氧化物絕緣膜207的界面起被形成至閘極絕緣層202。

另一方面，在其中堆疊有第一氧化物半導體層213_a及第二氧化物半導體層213b之厚度大的氧化物半導體層中，高電阻(i型)區域係自接觸氧化物絕緣膜207的界面起朝向閘極絕緣層202被形成。不過，因為此氧化物半導體層具有大的厚度，電阻的增加(成為i型導電性的變化)未繼續至接觸閘極絕緣層202的界面附近，並得到包括電阻已被降低且在通道形成區域保持為低之區域的氧化物半導體層223a。

以此方式，在此實施例中做為一例說明的邏輯電路中所包括的電晶體在其通道形成區域中包括氧化物半導體層，其在不同部分中包括高電阻(i型)區域。結果，電晶體具有不同的運作特性。

電晶體251具有厚的氧化物半導體層且包括其電阻已被降低且在部分的通道形成區域保持為低之氧化物半導體層。從而，電晶體251具有負臨界電壓且表現得如一空乏電晶體。電晶體252具有薄的氧化物半導體層且在通道形成區域中包括高電阻(i型)氧化物半導體層。從而，電晶體252具有正臨界電壓且表現得如一加強電晶體。

注意，當做為源極電極及汲極電極且係使用金屬導電膜形成的電極(215a、215b、及215c)接觸氧化物半導體層213b或氧化物半導體層213c的區域受到第二熱處理時，在氧化物半導體層中的氧輕易地移動至金屬導電膜側且氧化物半導體層變成n型。在氧化物半導體層具有30nm以上的厚度的情況中，與金屬導電膜的界面附近變成n型，而下層的部分係i型或是變成n^--型。

第二熱處理的時機只要是在第五光微影步驟之後，而不限定於在第五光微影步驟之後立即實施。

其次，保護絕緣層208被形成在氧化物絕緣膜207之上(參閱圖18E)。做為保護絕緣層208，可使用氮化矽膜、氮化矽/氧化矽膜、或是氮化鋁膜等。在此實施例中，經由RF濺鍍法形成氮化矽膜做為保護絕緣層208。

通過上面的程序，可在相同的基板上製造電晶體251及電晶體252，其係通道形成區域具有不同厚度的兩種薄膜電晶體。

注意，做為形成具有不同厚度的氧化物半導體層的方法，可給出與上述方法不同的各種方法。

具體而言，厚的氧化物半導體膜被形成在閘極絕緣層202之上，且形成一抗蝕遮罩以覆蓋在閘極電極211a之上的氧化物半導體膜的區域，但不覆蓋其在閘極電極211b之上的區域。然後，氧化物半導體膜之曝露部分係在一光微影步驟中經由徹底的蝕刻而變薄。因此，厚的氧化物半導體膜可被形成在閘極電極211a之上，且薄的氧化物半導體膜可被形成在閘極電極211b之上。

在上面的方法中，也可使用利用多階調光罩形成的抗蝕遮罩。多階調光罩可達成三階曝光以得到曝光部分、半曝光部分、及未曝光部分；一次的曝光及顯影程序即可形成具有複數種厚度(通常係兩種厚度)的區域之抗蝕遮罩。從而，使用多階調光罩令光罩數量減少。多階調光罩的一般的例子係包括灰階光罩及半色調光罩。

灰階光罩包括一透光基板及被提供在透光基板之上的擋光部分與繞射光柵。擋光部分的透光率為0%。另一方面，繞射光柵具有狹縫形、點形、或是網形的透光部分，其具有小於或等於用於曝光的光之解析度界限的間隔；從而，可控制透光率。注意，繞射光柵可為規則狹縫形、規則點形、或規則網形、或是不規則狹縫形、不規則點形、或不規則網形。

做為透光基板，可使用諸如石英基板的透光基板。擋光部分與繞射光柵可使用諸如鉻或氧化鉻之吸收光的擋光材料形成。

當灰階光罩以用於曝光的光照射時，擋光部分的透光率係0%，而沒有擋光部分與繞射光柵的區域的透光率係100%。繞射光柵的透光率可被控制於10%至70%的範圍。繞射光柵的透光率可由控制繞射光柵的狹縫、點、或網目的間隔及間距加以控制。

半色調光罩包括透光基板及被提供在透光基板之上的半透光部分與擋光部分。半透光部分可使用MoSiN、MoSi、MoSiO、MoSiON、或CrSi等形成。擋光部分可使用諸如鉻或氧化鉻之吸收光的擋光材料形成。

當半色調光罩以用於曝光的光照射時，擋光部分的透光率係0%，而沒有擋光部分與半透光部分的區域的透光率係100%。半透光部分的透光率可被控制於10%至70%的範圍。半透光部分的透光率可用半透光部分的材料控制。

在使用多色調光罩曝光之後，可形成具有不同厚度的區域之抗蝕遮罩。

具體而言，在閘極電極211a之上的氧化物半導體膜係由厚的島狀抗蝕遮罩覆蓋，而在閘極電極211b之上的氧化物半導體膜係由薄的島狀抗蝕遮罩覆蓋。其次，氧化物半導體膜的曝光部分係由一光微影步驟蝕刻以形成一島狀氧化物半導體層。再者，在閘極電極211b之上的薄的島狀抗蝕遮罩係經由O₂灰化等被移除，且然後，在閘極電極211b之上的氧化物半導體膜的曝光部分係經由徹底的蝕刻而變薄。

注意，當形成本實施例中說明的邏輯電路時，其他的電路也可被形成在相同的基板之上。例如，用於驅動顯示元件的薄膜電晶體可被形成在顯示裝置的顯示部中。

通過在此實施例中做為例子說明的方法，可在相同的基板之上形成一空乏及一增強薄膜電晶體。此外，可提供包括有被形成在相同的基板之上的一空乏及一增強薄膜電晶體之邏輯電路。

在此實施例中做為一例說明的邏輯電路中包括的薄膜電晶體，其中具有高場效遷移率的氧化物半導體層被施用至通道形成區域，係具有優良的電氣特性。此外，使用已被去水及去氫的氧化物半導體層之薄膜電晶體具有變動很小的臨界電壓且具有高可靠度。包括具有此種特性的薄膜電晶體之本發明的一個實施例的邏輯電路係具有高可靠度且能夠高速運作。

此外，在此實施例的配置中，電極215b及閘極電極211a係通過被形成在閘極絕緣層202中的接觸孔203彼此直接連接。僅需一個接觸孔來連接電極215b及閘極電極211a，導致由連接造成的電阻降低。此外，由電路中的連接部占用的面積較小，有助於減小邏輯電路的尺寸。

(實施例6)

在本實施例中，將說明做為可應用上述實施例中所示的邏輯電路之裝置的例子之顯示裝置。

上面實施例中顯示的邏輯電路可被應用至各種顯示裝置，諸如液晶顯示裝置及電致發光顯示裝置。在本實施例中之顯示裝置的結構將參閱圖19加以說明。圖19係繪示在本實施例中之顯示裝置的結構的方塊圖。

如圖19所示，在本實施例中的顯示裝置包括一像素部701、一掃描線驅動電路702、及一信號線驅動電路703。

像素部701包括複數像素704且具有一點矩陣結構。具體而言，複數像素704以列及行的方向排列。各個像素704係通過一掃描線被電性連接至掃描線驅動電路702且通過一信號線被電性連接至信號線驅動電路703。注意，在圖19中，為了簡化，並未繪示掃描線及信號線。

掃描線驅動電路702係用以選擇被輸入資料信號的像素704之電路，並且通過掃描線輸出一選擇信號至像素704。

信號線驅動電路703係用以將被寫入至像素704的資料輸出為一信號的電路，並且通過信號線將像素資料做為一信號輸出至由掃描線驅動電路702選擇的像素704。

像素704包括至少一顯示元件及一開關元件。舉例而言，一液晶元件或是諸如EL元件的一發光元件可被適用於顯示元件。一電晶體可被適用於開關元件。

其次，參閱圖20A及20B說明掃描線驅動電路702及信號線驅動電路703的結構例。圖20A及20B各自係繪示驅動電路的結構之方塊圖。圖20A係繪示掃描線驅動電路的結構之方塊圖。圖20B係繪示信號線驅動電路的結構之方塊圖。

如圖20A所示，掃描線驅動電路702包括一移位暫存器900、一準位調節器901、及一緩衝器902。

諸如閘極開始脈衝(GSP)及閘極時鐘信號(GCK)等信號被輸入至移位暫存器900，而選擇信號被依序自連續的邏輯電路輸出。另外，實施例2中所示的移位暫存器可被適用於移位暫存器900。

再者，如圖20B所示，信號線驅動電路703包括一移位暫存器903、一第一閂鎖電路904、一第二閂鎖電路905、一準位調節器906、及一緩衝器907。

諸如一開始脈衝(SSP)的信號被輸入至移位暫存器903，且選擇信號依序從連續的邏輯電路被輸出。

一資料信號被輸入至第一閂鎖電路904。舉例而言，第一閂鎖電路可包括一或多個上述實施例中所示的邏輯電路。

緩衝器907具有放大信號的功能且包括一運算放大器等。舉例而言，緩衝器907可由一或多個上述實施例中所示的邏輯電路構成。

第二閂鎖電路905可暫時保持一閂鎖(LAT)信號並且將所保持的閂鎖信號同時輸出至圖19所示的像素部701。這被稱為線序驅動(line sequential driving)。因此，在使用其中係執行點序驅動而非線序驅動的像素的情況中，不需要第二閂鎖電路905。舉例而言，第二閂鎖電路905可由一或多個上述實施例中所示的邏輯電路構成。

其次，說明圖19中繪示的顯示裝置的運作。

首先，由掃描線驅動電路702選擇一掃描線。一資料信號係經由從掃描線驅動電路702輸入的一信號通過一信號線而從信號線驅動電路703被輸出至連接於被選擇的掃描線之像素704。因此，資料被寫入至像素704，且像素704進入顯示狀態。掃描線係由掃描線驅動電路702選擇且資料被寫入至所有的像素704。上面係在本實施例中之顯示裝置的運作。

圖19繪示的顯示裝置中的電路可全部被提供在一基板之上，或是可由相同導電型的電晶體構成。經由在一基板上提供電路，顯示裝置的尺寸可被縮小。經由使用相同導電型的電晶體，製程可被簡化。

注意，本實施例適當時可結合任何其他實施例被實施。

(實施例7)

在此實施例中，將說明做為實施例6所示的顯示裝置的例子之一液晶顯示裝置。

參閱圖21說明本實施例之顯示裝置中的一像素的電路配置的例子。圖21係繪示本實施例的顯示裝置中之一像素的電路配置的電路圖。

如圖21所示，像素包括一電晶體821、一液晶元件822、及一儲存電容器823。

電晶體821係做為一選擇開關。電晶體821的閘極被電性連接至一掃描線804，且其源極與汲極中的一個被電性連接至一信號線805。

液晶元件822具有一第一端子及一第二端子。第一端子被電性連接至電晶體821的源極與汲極中的另一個。一地電位或是一具有特定值的電位被施加至第二端子。液晶元件822包括做為整個第一端子或其部分的一第一電極、做為整個第二端子或其部分的一第二電極、及一包括其穿透率係由在第一電極與第二電極間施加電壓而改變的液晶分子的層(此一層被稱為液晶層)。

儲存電容器823具有一第一端子及一第二端子。第一端子被電性連接至電晶體821的源極與汲極中的另一個。地電位或是一具有特定值的電位被施加至第二端子。儲存電容器823包括做為整個第一端子或其部分的一第一電極、做為整個第二端子或其部分的一第二電極、及一介電層。注意，雖然儲存電容器823不必然被提供，提供儲存電容器823可減低由於電晶體821的漏電流造成的負面影響。

注意，做為本實施例中的顯示裝置，可使用TN(扭轉向列)模式、IPS(平面切換)模式、FFS(邊界電場切換)模式、MVA(多域分割垂直配向)模式、PVA(圖案垂直配向)模式、ASM(軸對稱排列微胞)模式、OCB(光學補償雙折射)模式、FLC(鐵電型液晶)模式、AFLC(反鐵電型液晶)模式、或類似模式。

或者，可使用不需要配向膜的藍相液晶。藍相是一種液晶相且係當膽固醇液晶的溫度上升時就出現在自膽固醇相相變成等向相之前。因為藍相僅出現在很窄的溫度範圍，為了改善溫度範圍，使用在其中混合5 wt%以上的旋光性材料之液晶組成物做為液晶層。至於包含藍相液晶及旋光性材料的液晶組成物，其回應速度高達10μs至100μs，由於係光學等向而不需配向處理，且視角依存度很低。

其次，說明圖21中所繪示的像素的運作。

首先，選擇寫入資料的像素，由自掃描線804輸入的信號導通在被選擇的像素中的電晶體821。

此時，來自信號線805的資料信號通過電晶體821被輸入，使得液晶元件822的第一端子具有與資料信號相同的電位，且液晶元件822的穿透率係取決於被施加在第一端子與第二端子之間的電壓而被設定。在資料寫入之後，電晶體821由從掃描線804輸入的一信號關閉，液晶元件822的穿透率在顯示期間被維持，且像素進入顯示狀態。上面的運作對於顯示裝置中包括的每條掃描線804被連續地執行，且上面的運作在所有的像素中被執行。上面係像素的運作。

在液晶顯示裝置中顯示動態影像時，因為液晶分子本身的回應緩慢，而發生殘影或動態模糊的問題。為了改善液晶顯示裝置的動態影像特徵，有一種被稱為黑色插入的驅動技術，其中，整個螢幕每隔一個畫面就被顯示為黑色。

另外，有一種被稱為雙倍畫面率驅動的技術，其中，為了增加回應速度，垂直同步頻率被設定為一般的垂直同步頻率的1.5倍以上，最好是2倍以上，且要被寫入的灰階值係對於在各個畫面中之複數個被分割的場而被選擇。

再者，為了改善液晶顯示裝置的動態影像特徵，有一種驅動技術，其中，複數個LED(發光二極體)光源或是複數個EL光源等被使用做為背光以形成一區域光源，且形成區域光源的光源係獨立地在一個畫面期間間歇地點亮。做為區域光源，可使用三種以上的LED或是發射白光的LED。因為複數個LED可被獨立地控制，LED發射光時的時序可與液晶層的光調變改變時的時序同步。在此驅動技術中，部分LED可被關閉，使得特別是在顯示其黑色顯示區域占據一螢幕中之大面積的一影像的情況中，電力消耗可被降低。

經由結合這些驅動技術，相較於傳統的液晶顯示裝置者，諸如液晶顯示裝置的動態影像特徵等顯示特徵可被改善。

其次，參閱圖22A及22B說明在本實施例中之一顯示裝置的結構，其包括上面的像素。圖22A及22B繪示在本實施例之顯示裝置中的像素的結構。圖22A係一上視圖，而圖22B係一截面圖。注意，圖22A中的虛線A1-A2及B1-B2分別對應於圖22B中的截面A1-A2及B1-B2。

如圖22A及22B所示，在截面A1-A2中，在本實施例中的顯示裝置包括在基板2000之上的一閘極電極2001；被提供在閘極電極2001之上的一絕緣膜2002；被提供在絕緣膜2002之上的一氧化物半導體層2003；被提供在氧化物半導體層2003之上的一對電極2005a及2005b；被提供在電極2005a及2005b及氧化物半導體層2003之上的一保護絕緣層2007；及一電極2020，其通過被提供在保護絕緣層2007中的一開口部接觸電極2005b。

另外，在截面B1-B2中，顯示裝置包括在基板2000之上的一電極2008；在電極2008之上的絕緣膜2002；被提供在絕緣膜2002之上的保護絕緣層2007；及被提供在保護絕緣層2007之上的電極2020。

電極2022及2029與電極2023、2024、及2028係做為與FPC連接的佈線或電極。

因為在本實施例中使用的薄膜電晶體可用與實施例5中說明的增強電晶體類似的方式形成，在此省略其詳細說明。

電極2020、2022、及2028係經由濺鍍法或真空蒸鍍法等使用氧化銦(In₂O₃)、或是氧化銦與氧化錫的合金(In₂O₃-SnO₂，稱為ITO)等形成。此一材料係用氫氟酸基的溶液加以蝕刻。注意，因為ITO的蝕刻特別易於留下殘渣，為了改善蝕刻加工性，可使用氧化銦與氧化鋅的合金(In₂O₃-ZnO)。

圖23A1及23A2分別係在此階段之閘極佈線端子部的截面圖及上視圖。圖23A1係沿著圖23A2中之C1-C2的截面圖。在圖23A1中，形成在保護絕緣膜2054之上的透明導電膜2055係用於連接的端電極，其係做為一輸入端子。再者，在圖23A1中，在端子部，由與閘極佈線相同的材料形成的第一端子2051及由與源極佈線相同的材料形成的連接電極2053彼此重疊，在其間有一閘極絕緣層2052，且通過透明導電膜2055被電性連接以提供電連續性。另外，連接電極2053及透明導電膜2055係通過被提供在保護絕緣膜2054中的一接觸孔而彼此直接接觸以提供電連續性。

圖23B1及23B2分別係源極佈線端子部的截面圖及上視圖。圖23B1係沿著圖23B2中之D1-D2的截面圖。在圖23B1中，形成在保護絕緣膜2054之上的透明導電膜2055係用於連接的端電極，其係做為一輸入端子。另外，在圖23B1中，在端子部，由與閘極佈線相同的材料形成的一電極2056被放在電性連接至源極佈線的第二端子2050之下，以便與第二端子2050重疊，且在其間有一閘極絕緣層2052。電極2056未被電性連接至第二端子2050。當電極2056被設定以具有與第二端子2050不同的電位，例如漂浮電位、GND、或是0 V時，可形成用以防止雜訊或靜電的電容。再者，第二端子2050係通過保護絕緣膜2054被電性連接至透明導電膜2055。

複數閘極佈線、源極佈線、及電容器佈線係取決於像素密度被提供。另外，與閘極佈線相同電位的複數個第一端子、與源極佈線相同電位的複數個第二端子、與電容器佈線相同電位的複數個第三端子等被排列在端部。各個端子的數目可為一特定的數目且係由一實行者視情況而決定。

因此，可完成包括一TFT 2070(其係一下閘極n通道TFT)的一像素TFT部分、以及一儲存電容器。然後，它們被排列成對應於像素的矩陣，使得一像素部被形成；從而，可形成用於製作一主動矩陣式顯示裝置的基板。在此說明書中，為了簡便，此種基板被稱為主動矩陣基板。

當形成一主動矩陣式液晶顯示裝置時，液晶層被提供在主動矩陣基板與具有相對電極的相對基板之間，且主動矩陣基板與相對基板被固定。電性連接至被提供在相對基板上的相對電極之共同電極被提供在主動矩陣基板之上，且電性連接至共同電極的一第四電極被提供在端部。第四端子係一端子，用於使共同電極具有一固定電位，例如GND或是0 V。

在此實施例中獲得的n通道電晶體將In-Ga-Zn-O基非單晶膜使用於通道形成區域，從而具有良好的動態特徵，藉以使上述驅動技術可被結合使用。

再者，當形成一發光顯示裝置時，為了設定有機發光元件的一個電極(也稱為陰極)以具有低電源供應電位，例如GND或是0 V，用於使陰極具有諸如GND或0 V的低電源供應電位之一第四端子被提供在端部。另外，當形成發光顯示裝置時，除了源極佈線及閘極佈線之外，一電源供應線被提供。據此，電性連接至電源供應線的一第五端子被提供在端部。

一閘極線驅動電路或是一源極線驅動電路係由使用氧化物半導體的TFT構成，藉以降低製作成本。另外，在驅動電路中包括的TFT的閘極電極係直接連接至源極佈線或是汲極佈線，使得接觸孔的數目被減少，藉以可提供一顯示裝置，其中，由驅動電路占用的面積減少。

因此，根據此實施例，可低成本地提供具有高電氣特性之高度可靠的顯示裝置。

注意，本實施例適當時可結合任何其他實施例被實施。

(實施例8)

在此實施例中，將說明做為實施例6中所示的顯示裝置的例子之一發光顯示裝置。做為一個例子，在此實施例中將說明一發光顯示裝置，其中，電致發光被使用於發光元件。

根據發光材料是否為一有機化合物或是一無機化合物，而將使用電致發光的發光元件加以分類。通常，前者被稱為有機EL元件，而後者被稱為無機EL元件。

在一有機EL元件中，經由施加電壓至發光元件，電子與電洞被分開自一對電極注入至一包含發光有機化合物的層，因此在該處流動一電流。然後，這些載子(電子與電洞)被重新結合，使得發光有機化合物被設定為激發態。當其從激發態回到基態時，發光有機化合物發出光。根據此一機制，此種發光元件被稱為電流激發發光元件。

無機EL元件係根據元件結構被分類成分散型無機EL元件及薄膜型無機EL元件。分散型無機EL元件包括一發光層，其中，發光材料的粒子被分散於一結合劑中，且其發光機制係利用施體能階及受體能階之施體-受體再結合發光。薄膜型無機EL元件具有發光層被夾在介電層間的結構，其進一步被夾在電極之間，且其發光機制係利用金屬離子的內殼電子躍遷之局部發光。注意，在此，有機EL元件係被描述為一發光元件。

參閱圖24說明本實施例的顯示裝置中的一像素之電路配置。圖24係繪示本實施例中的顯示裝置的一像素之電路配置的電路圖。

如圖24所示，本實施例中的顯示裝置的像素包括一電晶體851、一儲存電容器852、一電晶體853、及一發光元件854。

電晶體851的閘極被電性連接至一掃描線855，且其源極與汲極中的一個被電性連接至一信號線856。一高電源供應電位通過儲存電容器852被施加至電晶體851的源極與汲極中的另一個。

電晶體853的閘極被電性連接至電晶體851的源極與汲極中的另一個。高電源供應電位被施加至電晶體853的源極與汲極中的一個。

發光元件854具有一第一端子及一第二端子。第一端子被電性連接至電晶體853的源極與汲極中的另一個。低電源供應電位被施加至第二端子。

下面將說明圖24中所繪示的像素的運作。

說明本實施例的顯示裝置中之像素的顯示運作的例子。

首先，寫入資料的像素被選擇。在選擇的像素中，電晶體851由自掃描線855輸入的一掃描信號導通，且一視訊信號(也稱為一資料信號)，其係一固定電位，自信號線856被輸入至電晶體853的閘極。

電晶體853係回應於被輸入至閘極的資料信號由一電位導通或關閉。當電晶體853導通時，發光元件854的電位具有一值，其取決於電晶體853的閘極電位且取決於高電源供應電位。此時，電流取決於被施加在第一端子及第二端子間的電壓而流過發光元件854，而發光元件854發光，其具有回應於流經該處的電流量的亮度。再者，因為電晶體853的閘極電位被儲存電容器852保持一特定期間，發光元件854維持發光狀態一特定期間。

當從信號線856輸入至像素的資料信號係數位的時，經由電晶體851的切換開及關，像素進入發光狀態或是非發光狀態。因此，層次可由面積比例灰階法或是時間比例灰階法表示。面積比例灰階法指的是將一像素分割成複數個次像素且具有圖24所示的電路結構之各個次像素係根據資料信號被獨立地驅動，使得層次被表示的一種驅動方法。另外，時間比例灰階法指的是控制像素在發光狀態的期間，使得層次被表示的一種驅動方法。

因為發光元件的回應速度高於液晶元件或其類似元件，相較於液晶元件，發光元件適於時間比例灰階法。具體而言，當顯示係由時間比例灰階法執行時，一個畫面週期被分割成複數個次畫面週期。然後，根據視訊信號，像素中的發光元件在各個次畫面週期中被設定為發光狀態或是非發光狀態。經由將一個畫面週期被分割成複數個次畫面週期，像素在一個畫面週期中實際發光的期間的總長度可由視訊信號控制，而可表示層次。

在發光顯示裝置的驅動電路中，可由n通道TFT構成的驅動電路的部分可被形成在形成有像素部中的TFT的基板之上。另外，一信號線驅動電路及一掃描線驅動電路可僅由n通道TFT構成。

其次，參閱圖25A至25C說明發光元件的結構。在此，以n通道驅動TFT的情況中之像素的截面結構為例加以說明。TFTs 7001、7011、及7021(其分別係被使用在圖25A、25B、及25C中的顯示裝置的驅動TFT)可用類似上述實施例所示的增強型TFT的方式被形成、包括做為一半導體層的氧化物半導體層、及具有高可靠度。

為了擷取自發光元件發射的光，陽極與陰極中的至少一個必須是透明的。一TFT及一發光元件被形成在一基板之上。發光元件具有通過相對於基板的表面擷取光的頂部發光結構、通過在基板側的表面擷取光的底部發光結構、及通過在基板側的表面與相對於基板的表面擷取光的雙面發光結構。本發明的像素結構可被應用於具有任一種的此等發光結構之發光元件。

參閱圖25A說明具有頂部發光結構的發光元件。

圖25A係在做為驅動TFT的TFT 7001係一n通道TFT且自發光元件7002發射的光通過陽極7005的情況中之像素的截面圖。在圖25A中，發光元件7002的陰極7003與做為驅動TFT的TFT 7001彼此被電性連接，且一發光層7004及陽極7005被連續地堆疊在陰極7003之上。做為陰極7003，只要其具有低的工作函數且反射光，則任何導電膜均可使用。例如，最好使用Ca、Al、CaF、MgAg、或AlLi等。發光層7004可使用單層或堆疊複數層而形成。當發光層7004係使用複數層形成時，發光層7004係經由依序在陰極7003之上堆疊一電子注入層、一電子傳輸層、一發光層、一電洞傳輸層、及一電洞注入層而形成。注意，不需要形成所有的層。陽極7005係使用透光導電膜形成，諸如包含氧化鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含二氧化鈦的氧化銦、包含二氧化鈦的氧化銦錫、氧化銦錫(下面稱為ITO)、氧化銦鋅、或是加入二氧化矽的氧化銦錫的薄膜。

發光元件7002相當於液晶層7004被夾在陰極7003與陽極7005之間的區域。在圖25A繪示的像素中，光係如箭號所示從發光元件7002發射至陽極7005。

其次，參閱圖25B說明具有底部發光結構的發光元件。圖25B係在驅動TFT 7011係一n通道TFT且從發光元件7012發射的光通過陰極7013的情況中之像素的截面圖。在圖25B中，發光元件7012的陰極7013被形成在電性連接至驅動TFT 7011的透光導電膜7017之上，且一發光層7014及陽極7015被連續地堆疊在陰極7013之上。注意，當陽極7015具有透光特性時，用於反射或阻擋光的擋光膜7016可被形成以覆蓋陽極7015。如同圖25A的情況一樣，只要材料係具有低工作函數的導電材料，各種材料均可被用於陰極7013。注意，陰極7013的厚度被設定以使得光在該處穿透(最好係約5nm至30nm)。例如，20nm厚的鋁膜可被使用做為陰極7013。發光層7014可如圖25A由單層或堆疊複數層形成。陽極7015不需要透光，但可如圖25A使用一透光導電膜形成。擋光膜7016可使用例如反射光的一金屬形成；不過，本發明的一個實施例並不限定於一金屬膜。例如，也可使用加入黑色顏料的樹脂。

發光元件7012相當於液晶層7014被夾在陰極7013與陽極7015之間的區域。在圖25B繪示的像素中，光係如箭號所示從發光元件7012發射至陰極7013。

其次，參閱圖25C說明具有雙面發光結構的發光元件。在圖25C中，發光元件7022的陰極7023被形成在電性連接至驅動TFT 7021的透光導電膜7027之上，且一發光層7024及一陽極7025被連續地堆疊在陰極7023之上。如同圖25A的情況，只要材料係具有低工作函數的導電材料，各種材料均可被用於陰極7023。注意，陰極7023的厚度被設定以使得光在該處穿透。例如，具有20nm的厚度之Al可被使用做為陰極7023。如圖25A一樣，發光層7024可使用單層或堆疊複數層形成。陽極7025可如圖25A使用一透光導電膜形成。

發光元件7022相當於陰極7023、發光層7024、及陽極7025彼此重疊的區域。在圖25C中所繪示的像素中，光係如箭號所示從發光元件7022發射至陽極7025側及陰極7023側。

注意，雖然有機EL元件在此被描述做為一發光元件，無機EL元件也可被提供做為一發光元件。

注意，在此實施例中，說明控制發光元件的驅動之TFT(也稱為驅動TFT)被電性連接至發光元件的例子；或者，可採用用於電流控制的TFT被連接至驅動TFT與發光元件之間的結構。

下面，參閱圖26A及26B說明在本實施例中的顯示裝置(也被稱為發光面板)的外觀及截面。圖26A係在本實施例中之顯示裝置的上視圖，其中，形成在第一基板之上的TFT及發光元件由一密封材料密封在第一基板與第二基板之間。圖26B係沿著圖26A中的H-I的截面圖。

密封材料4505被提供以包圍被提供在第一基板4501之上的一像素部4502、信號線驅動電路4503a及4503b、及掃描線驅動電路4504a及4504b。另外，第二基板4506被提供在像素部4502、信號線驅動電路4503a及4503b、及掃描線驅動電路4504a及4504b之上。因此，像素部4502、信號線驅動電路4503a及4503b、及掃描線驅動電路4504a及4504b係以第一基板4501、密封材料4505、及第二基板4506，與填料4507一起被密封。以此種方式，最好以保護膜(諸如貼附膜或是紫外線固化樹脂膜)或是具有高氣密性或少量脫氣的覆蓋材料封裝(密封)像素部4502、信號線驅動電路4503a及4503b、和掃描線驅動電路4504a及4504b，使得像素部4502、信號線驅動電路4503a及4503b、和掃描線驅動電路4504a及4504b不會暴露於空氣中。

形成在第一基板4501之上的像素部4502、信號線驅動電路4503a及4503b、和掃描線驅動電路4504a及4504b各自包括複數個TFTs。在圖26B中，以像素部4502中包括的TFT 4510及信號線驅動電路4503a中包括的TFT 4509為例加以說明。

做為TFT 4509及4510，可使用實施例4中所示的高度可靠的TFT，其包括做為一半導體層的氧化物半導體層。或者，可使用實施例5中所示的TFT。在此實施例中，TFT 4509及4510係n通道TFT。

另外，參考數字4511標示一發光元件。做為發光元件4511中包括的像素電極之第一電極4517被電性連接至TFT 4510的源極電極或汲極電極。注意，發光元件4511具有第一電極4517、電致發光層4512、及第二電極4513的層狀結構；不過，發光元件的結構不限定於在此實施例中所顯示者。發光元件4511的結構可取決於光自發光元件4511擷取的方向等而在適當時改變。

一儲存庫(bank)4520係使用有機樹脂膜、無機絕緣膜、或是有機聚矽氧烷形成。特別地，最好，儲存庫4520係使用感光材料形成以在第一電極4517之上具有一開口部，且開口部的側壁係被形成為具有連續曲率的傾斜表面。

電致發光層4512可使用單一層或是複數層的堆疊而形成。

為了防止氧氣、氫氣、溼氣、或二氧化碳等進入發光元件4511，一保護層可被形成在第二電極4513及儲存庫4520之上。做為保護層，可形成氮化矽膜、氮化矽/氧化矽膜、DLC(類鑽碳)膜、或類似膜。

再者，各種信號及電位自FPC 4518a及4518b被供應至信號線驅動電路4503a及4503b、掃描線驅動電路4504a及4504b、或是像素部4502。

在此實施例中，一連接端電極4515係使用與做為發光元件4511中包括的第一電極4517相同的導電膜而形成。端電極4516係使用與TFT 4509及4510的源極電極與汲極電極相同的導電膜而形成。

連接端電極4515係通過一非等向導電膜4519而被電性連接至FPC 4518a的一端子。

位於光從發光元件4511被擷取的方向上之基板需要具有透光的特性。在該情況中，可使用一透光材料，諸如玻璃板、塑膠板、聚脂膜、或是壓克力膜。

做為填料4507，除了氮氣或是氬氣的惰性氣體外，可使用紫外線固化樹脂或是熱固性樹脂。例如，可使用聚氯乙烯(PVC)、壓克力、聚亞醯胺、環氧樹脂、矽樹脂、聚乙烯醇縮丁醛(PVB)、或是乙烯醋酸乙烯共聚物(EVA)。在此實施例中，氮氣被使用做為填料4507。

若是需要的話，諸如偏光板、圓偏光板(包括橢圓偏光板)、延遲板(四分之一波板或是二分之一波板)、或是彩色濾光片的光學膜適當時可被提供在發光元件的發光表面上。再者，偏光板或圓偏光板可具有抗反射膜。例如，可進行抗眩光處理，藉以使反射光可在一不平坦的表面上分散以減少眩光。

做為信號線驅動電路4503a及4503b與掃描線驅動電路4504a及4504b，使用單晶半導體膜或是多晶半導體膜的驅動電路可被安裝在個別提供的基板上。或者，僅信號線驅動電路或其部分或是掃描線驅動電路或其部分可被個別地形成以被安裝。本實施例並未限定於圖26A及26B中的結構。

通過上面的步驟，可製作一高度可靠的發光顯示裝置(顯示面板)。

注意，本實施例適當時可結合任何其他實施例被實施。

(實施例9)

在本實施例中，將以電子紙做為實施例6中所示的顯示裝置的例子加以說明。

上面實施例中所示的邏輯電路可被使用在電子紙中。電子紙也被稱為電泳顯示裝置(電泳顯示器)且具有等同於一般紙張的高可讀性及比其他顯示裝置低的耗電、以及輕、薄等優點。

各種模式的電泳顯示器可被考量。一電泳顯示器包括複數個微膠囊，其包括具有正電荷的第一粒子及具有負電荷的第二粒子，且被分散於一溶劑或一溶解物中。經由施加一電場至微膠囊，微膠囊中的粒子在彼此相反的方向上移動，且只有聚集在一側的粒子的顏色被顯示。注意，第一粒子或第二粒子包含一染料且當沒有電場時不移動。另外，第一粒子及第二粒子的顏色(包括無色)係彼此不同。

因此，電泳顯示器利用所謂的介電質電泳效應，其中，具有高介電常數的物質移動至具有高電場的區域。電泳顯示裝置不需使用在液晶顯示裝置中必需的偏光板。

微膠囊被分散於溶劑中的物質被稱為電子墨水，且電子墨水可被塗在玻璃、塑膠、纖維、或紙等的表面。另外，使用彩色濾光器或是包括色素的粒子，可進行彩色顯示。

再者，在主動矩陣基板之上的低電極被使用做為一個電極且複數個上述微膠囊被排列以便被插入至一對電極之間。以此方式，完成主動矩陣顯示裝置。然後，經由施加電場至微膠囊可進行顯示。例如，可使用由在實施例5中所例示的增強型TFT獲得的主動矩陣基板。

注意，對於第一粒子及第二粒子，可使用導電材料、絕緣材料、半導體材料、磁性材料、液晶材料、鐵磁材料、電致發光材料、電致變色材料、或是磁泳材料的其中一種或是其合成材料。

其次，參閱圖27說明本實施例中的電子紙的結構的例子。圖27係繪示本實施例中的電子紙的結構的截面圖。

圖27中繪示的電子紙包括在基板580之上的一TFT 581；絕緣層584及585，其被堆疊在TFT 581之上；一電極587，其通過在絕緣層584及585中提供的開口部接觸TFT 581的源極電極或是汲極電極；且在被提供於基板596上的電極587及電極588之間包括球形粒子589，各自包括一黑色區域590a、一白色區域590b、及包圍黑色區域590a及白色區域590b且充滿液體的一腔體594；以及填料595，被提供在球形粒子589的周圍。

TFT 581可用類似於實施例4所示的TFT的方式被形成且係包括一氧化物半導體層以做為一半導體層之高度可靠的TFT。或者，實施例5所示的TFT可被應用至本實施例的TFT 581。

使用球形粒子589的方法被稱為扭轉球顯示法。在扭轉球顯示系統中，各自為黑色及白色的球形粒子被排列在第一電極與第二電極之間，其係用於顯示元件的電極，且在第一電極與第二電極之間產生電位差以控制球形粒子的方向；從而，進行顯示。

再者，取代球形元件，也可使用電泳元件。使用具有直徑約為10μm至200μm的微膠囊，其中，在其內部裝入透明液體、帶正電的白色微粒子、及帶負電的黑色微粒子。在提供於第一電極與第二電極之間的微膠囊中，當由第一電極與第二電極施加電場時，白色微粒子及黑色微粒子移動至彼此相反的方向。使得白色及黑色可被顯示。電泳顯示元件係應用此一原理的顯示元件。電泳顯示元件具有比液晶顯示元件高的反射率，從而，不需要輔助光。另外，耗電很低，且顯示部可在暗處識別。再者，即使在電力未供應至顯示部時，一旦已經顯示，則影像可被繼續維持。因此，即使具有顯示功能的半導體裝置(其可被簡稱為顯示裝置或是具有顯示裝置的半導體裝置)遠離電波源，仍可儲存顯示的影像。

舉例而言，可使用在說明書中揭露之本發明的一個實施例的邏輯電路做為本實施例中的電子紙之驅動電路。再者，因為使用氧化物半導體層的薄膜電晶體可被應用於顯示部中的一電晶體，舉例而言，驅動電路及顯示部可被提供在一個基板之上。

電子紙可被使用於顯示資訊的不同領域的電子裝置中。例如，電子紙可被應用於電子書閱讀器(電子書)、海報、在諸如火車的交通工具上的廣告、或是在諸如信用卡等各種卡片上的顯示。此種電子裝置的例子將被繪示於圖28。圖28繪示一電子書閱讀器的例子。

如圖28所示，電子書閱讀器2700具有兩個外殼2701及2703。外殼2701及2703係由一軸部2711而結合，且電子書閱讀器2700可用軸部2711為軸而被展開與閉合。以此種結構，電子書閱讀器2700可像紙本書籍一樣地操作。

顯示部2705被加入至外殼2701中。顯示部2707被加入至外殼2703中。顯示部2705及2707可顯示一個影像或是不同影像。當顯示部顯示不同影像時，舉例而言，文字可被顯示在右側的顯示部(圖28中的顯示部2705)且影像可被顯示在左側的顯示部(圖28中的顯示部2707)。

再者，圖28繪示外殼2701具有操作部等的例子。例如，外殼2701具有電源供應開關2721、操作鍵2723、及喇叭2725等。書頁可由操作鍵2723而被翻動。注意，可在外殼中與顯示部同側上提供鍵盤或指向裝置等。另外，可在外殼的後面或是側面上提供外部連接的端子(例如，一耳機端子、一USB端子、及能夠連接諸如AC轉換器與USB纜線的各種電纜的端子)、或是用於插入記錄媒體的部分等。再者，電子書閱讀器2700可做為電子字典。

此外，電子書閱讀器2700可被配置以無線地傳送及接收資訊。電子書閱讀器2700可具有一結構，其中，想要的書本資料等係自一電子書伺服器無線地購買及下載。

(實施例10)

在此實施例中，將以系統面板顯示裝置做為實施例6中的顯示裝置之一例加以說明。

在說明書中揭露的本發明之一實施例的邏輯電路可被應用至一系統面板顯示裝置，其中，一顯示部與一驅動電路被提供在一個基板之上。下面將說明顯示裝置的一具體結構。

本實施例的顯示裝置包括一顯示元件。做為顯示元件，可使用一液晶元件(也稱為液晶顯示元件)或是發光元件(也稱為發光顯示元件)。一發光元件就其範疇而言係包括亮度受電流或電壓控制的元件，具體而言係無機電致發光(EL)元件及有機電致發光元件等。再者，可使用其對比被電的效應改變的顯示媒體，諸如電子墨水。

此外，此實施例的顯示裝置就其範疇而言係包括：一面板，其中一顯示元件被密封；及一模組，其中包括控制器的IC及類似元件被安裝在面板上。另外，本實施例係有關於在一顯示元件於製作顯示裝置的程序中被完成之前的一元件基板。元件基板係具有用於將電流供應至在複數個像素的每一個中的顯示元件之裝置。具體而言，元件基板可處於只有提供顯示元件的一像素電極的狀態、做為像素電極的一導電膜被形成之後且導電膜被蝕刻以形成像素電極之前的狀態、或是其他狀態。

注意，本說明書中之顯示裝置係指影像顯示裝置、顯示裝置、或是光源(包括照明裝置)。再者，顯示裝置包括在其範疇中之任何下列模組：包括諸如軟性印刷電路(FPC)、帶狀自動黏合(TAB)、或是卷帶承載器封裝(TCP)的連接器之模組；包括在其端部具有印刷電路板的TAB膠帶或TCP之模組；及包括經由玻璃覆晶法被直接裝載於顯示元件上的積體電路(IC)之模組。

其次，參閱圖29A1、29A2、及29B說明本實施例中的顯示裝置之一實施例的液晶顯示面板的外觀及截面圖。

圖29A1及29A2各自為本實施例中的顯示裝置之上視圖，其中，液晶元件4013及包括被形成在第一基板4001之上做為一半導體層之實施例4所示的In-Ga-Zn-O基非單晶膜的TFT 4010及4011係由一密封材料4005密封在第一基板4001及第二基板4006之間。圖29B係沿著圖29A1及29A2的M-N之截面圖。

在本實施例的顯示裝置中，提供密封材料4005以包圍被提供在第一基板4001之上的一像素部4002及一掃描線驅動電路4004。第二基板4006被提供在像素部4002及掃描線驅動電路4004之上。因此，像素部4002及掃描線驅動電路4004以及液晶層4008係由第一基板4001、密封材料4005、及第二基板4006密封。另外，在個別準備的一基板之上使用一單晶半導體膜或是一多晶半導體膜形成的一信號線驅動電路4003係被提供在第一基板4001之上與密封材料4005包圍的區域不同的一區域中。

注意，對於被個別形成的驅動電路的連接方法沒有特別的限制，可使用COG法、打線接合法、或是TAB法等。圖29A1繪示信號線驅動電路4003係經由COG法被裝載的例子。圖29A2繪示信號線驅動電路4003係經由TAB法被裝載的例子。

被提供在第一基板4001之上的像素部4002及掃描線驅動電路4004各自包括複數TFT。圖29B繪示像素部4002中包括的TFT 4010及掃描線驅動電路4004中包括的TFT 4011。絕緣層4020及4021被提供在TFT 4010及4011之上。

做為TFT 4010及4011，可使用實施例4所示的高度可靠的TFT，其包括做為一半導體層的氧化物半導體層。或者，可使用實施例5所示的TFT。在此實施例中，TFT 4010及4011係n通道TFT。

液晶元件4013中包括的一像素電極4030被電性連接至TFT 4010。液晶元件4013的一相對電極4031被形成在第二基板4006上。液晶元件4013對應於像素電極4030、相對電極4031、及液晶層4008彼此重疊的一區域。像素電極4030及相對電極4031係分別具有做為配向膜的絕緣層4032及4033，在其間的液晶層4008係由絕緣層4032及4033夾在其間。

對於第一基板4001及第二基板4006，可應用那些可被應用於上面的實施例中的基板200的材料及製作方法。

一間隔物4035係經由選擇性地蝕刻絕緣膜獲得的一柱狀分隔，且係被提供以控制像素電極4030與相對電極4031之間的距離(液晶胞間隙)。注意，可使用球形間隔物。再者，相對電極4031被電性連接至被提供在與TFT 4010相同的基板之上的一共同電位線。相對電極4031與共同電位線可通過排列在該對基板間的導電粒子彼此電性連接。注意，導電粒子被包括在密封材料4005中。

注意，雖然此實施例顯示透射式液晶顯示裝置的例子，本發明也可適用於反射式液晶顯示裝置或是半穿透反射式液晶顯示裝置。

做為本實施例中的液晶顯示裝置，解說其一例，其中，一偏光板被提供在基板的外側(在觀看側)且用於顯示元件的著色層及電極被連續地提供在內側上；或者，一偏光板可被提供在基板的內側上。另外，偏光板及著色層的層狀結構並非限定於本實施例者，可取決於偏光板及著色層的材料或是製程的條件適當地決定。再者，可提供做為黑色矩陣的擋光膜。

在此實施例中，為了減少TFT的表面不均勻性及改善TFT的可靠度，TFT係由做為保護層的絕緣層(絕緣層4020及4021)或是平坦化絕緣膜覆蓋。注意，保護層防止諸如有機物質、金屬、或是空氣中包括的濕氣等汙染不純物的滲透，從而最好係密實的。保護層可用單層或堆疊的二氧化矽膜、氮化矽膜、氮氧化矽膜、氮化矽/氧化矽膜、氧化鋁膜、氮化鋁膜、氮氧化鋁膜、或是氮化鋁/氧化鋁膜經由濺鍍法形成。在本實施例中顯示經由濺鍍法形成保護層的例子；不過，本發明之一個實施例並非特別限定於此，而保護層係可由各種方法形成。再者，經由使用一非還原膜，保護層也可做為還原防止層。

在此，具有層狀結構的絕緣層4020被形成做為保護層。在此情況中，做為絕緣層4020的第一層，經由濺鍍法形成二氧化矽膜。使用二氧化矽膜做為保護層對於防止在使用做為源極電極與汲極電極的鋁膜中的凸起是有效的。

另外，一絕緣層被形成做為保護層的第二層。在此，做為絕緣層4020的第二層，經由濺鍍法形成一氮化矽膜。使用氮化矽膜做為保護層可防止諸如鈉的可動離子進入半導體區域並改變TFT的電氣特性。

再者，在形成保護層之後，可對半導體層進行退火(250℃至400℃)。

然後，絕緣層4021被形成為一平坦化絕緣膜。諸如聚亞醯胺、壓克力、苯並環丁烯、聚醯胺、或是環氧樹脂之具有耐熱性的有機材料可被使用於絕緣層4021。除了這些有機材料之外，也可使用低介電常數材料(低k材料)、矽氧烷基樹脂、磷矽酸鹽玻璃(PSG)、或是硼磷矽酸鹽玻璃(BPSG)等。注意，絕緣層4021可經由堆疊由此種材料形成的複數絕緣膜而被形成。

注意，矽氧烷基樹脂係由矽氧烷基材料做為起始材料形成且具有Si-O-Si鍵的一種樹脂。矽氧烷基樹脂可包括做為取代基的有機群(例如，烷基或烴基)或是氟素群。有機群可包括氟素群。

對於形成絕緣層4021的方法並無特別的限制，且絕緣層4021可取決於其材料由下列任一方法及裝置形成：濺鍍法、SOG法、旋轉塗佈法、浸泡塗佈法、噴灑塗佈法、液滴噴出法(例如，噴墨法、網版印刷、或是平版印刷)、刮刀、滾筒塗佈機、簾幕塗佈機、及刀式塗佈機等。當使用材料的液體形成絕緣層4021時，半導體層可在烘烤絕緣層4021的步驟中被退火(300℃至400℃)。烘烤絕緣層4021的步驟用以將半導體層退火，藉以使顯示裝置可被有效地製作。

像素電極4030及相對電極4031可使用諸如包含氧化鎢的氧化銦、包含氧化鎢的氧化銦鋅、包含二氧化鈦的氧化銦、包含二氧化鈦的氧化銦錫、氧化銦錫(下面稱為ITO)、氧化銦鋅、或是加入二氧化矽的氧化銦錫之透光導電材料形成。

或者，像素電極4030及相對電極4031可使用包含導電高分子(也稱為導電聚合物)的導電複合物被形成。使用導電複合物形成的像素電極在波長為550nm時最好具有不大於10000歐姆/單位面積的片電阻及70%以上的透光率。另外，在導電複合物中包含的導電聚合物的電阻率最好等於或是小於0.1Ω‧cm。

做為導電聚合物，可使用所謂的π電子共軛導電聚合物。例如，可提供聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍生物、及二或多種這些材料的共聚物等。

再者，各種信號及電位自一FPC 4018被供應至個別地形成的信號線驅動電路4003、掃描線驅動電路4004、以及像素部4002。

在此實施例中，連接端電極4015係使用與液晶元件4013中包括的像素電極4030相同的導電膜而形成。端電極4016係使用與TFT 4010及4011的源極電極和汲極電極相同的導電膜而形成。

連接端電極4015係通過一非等向導電膜4019被電性連接至FPC4018的一端子。

注意，圖29A1、29A2、及29B繪示信號線驅動電路4003被個別地形成且裝載於第一基板4001上的例子；不過，此實施例並未限定於此結構。掃描線驅動電路可被個別地形成且然後裝載，或者僅部分的信號線驅動電路或是部分的掃描線驅動電路可被個別地形成且然後裝載。

如上所述，可形成一系統面板顯示裝置。對於本實施例中的顯示裝置，舉例而言，上面的實施例中的邏輯電路可被使用於驅動電路，且邏輯電路可在與顯示部中的TFT相同的程序中被形成。

注意，本實施例適當時可結合任何在其他實施例中揭露的結構。

(實施例11)

實施例6至10所示的顯示裝置可被應用於各種電子裝置(包括娛樂機器)。舉例而言，電子裝置係電視裝置(也稱為電視或電視接收器)、電腦等的監視器、諸如數位相機及數位攝影機的攝影機、數位相框、行動電話裝置(也稱為行動電話或蜂巢式電話)、可攜式遊戲機、可攜式資訊終端機、聲音再生裝置、及諸如柏青哥機台的大型遊戲機。

圖30A繪示電視裝置9600的例子。在電視裝置9600中，顯示部9603被加入至一外殼9601中。顯示部9603可顯示影像。另外，外殼9601在此係由一支架9605支撐。

電視裝置9600可用外殼9601的操作開關或是個別的遙控器9610操作。頻道及音量可由遙控器9610的操作鍵9609控制，以便可控制在顯示部9603上顯示的影像。再者，遙控器9610可具有一顯示部9607，用以顯示從遙控器9610輸出的資料。

注意，電視裝置9600具有一接收器及一數據機等。使用接收器，可接收一般的電視廣播。另外，當電視裝置9600通過數據機經由有線或無線的連接而被連接至一通信網路時，可進行單向(從傳送器至接收器)或是雙向(在傳送器與接收器之間或是在接收器之間)的資料通信。

圖30B繪示數位相框9700的例子。例如，在數位相框9700中，顯示部9703被加入至外殼9701之中。顯示部9703可顯示各種影像。例如，顯示部9703可顯示由數位相機或類似器具拍攝的影像資料以及做為一標準的相框。

注意，數位相框9700具有一操作部、一外部連接端子(例如一USB端子、或是可連接至諸如一USB纜線之不同纜線的端子)、及一記錄媒體插入部等。雖然這些組件可被提供在其上提供有顯示部的表面上，不過就數位相框9700的設計來說，最好將它們提供在側面或背面上。舉例而言，儲存由數位相機拍攝的影像之資料的記憶體被插入至數位相框的記錄媒體插入部，而影像資料可被傳送且然後被顯示在顯示部9703上。

再者，數位相框9700可被配置以無線地傳送及接收資料。可採用要求的影像資料被無線地傳送以被顯示的結構。

圖31A係一可攜式遊戲機且包括外殼9881及外殼9891兩個外殼，其係以一接合部9893連接以使得可攜式遊戲機可被打開及合攏。顯示部9882被加入至外殼9881中，而顯示部9883被加入至外殼9891中。另外，圖31A中所繪示的可攜式遊戲機係具有一喇叭部9884、一記錄媒體插入部9886、一LED燈9890、及輸入裝置(操作鍵9885、一連接端子9887、一感測器9888(具有測量力、位移、位置、速度、加速度、角速度、旋轉數、距離、光、液體、磁性、溫度、化學物質、聲音、時間、硬度、電場、電流、電壓、電力、放射線、流率、濕度、梯度、振動、氣味、或紅外線的功能)、及一麥克風9889)等。不用說可攜式遊戲機的結構並非限定於上述者。可攜式遊戲機可具有只要至少一顯示裝置被提供則額外的附屬設備在適當時被提供的結構。圖31A中的可攜式遊戲機具有讀取儲存在一記錄媒體中的程式或資料以在顯示部上顯示影像的功能，以及經由無線通信與另一可攜式遊戲機分享資訊的功能。注意，圖31A的可攜式遊戲機的功能並未限定於上述者，並且可攜式遊戲機可具有各種功能。

圖31B繪示大型娛樂機器之老虎機(slot machine)9900的例子。在老虎機9900中，顯示部9903被加入至外殼9901中。另外，老虎機9900具有操作裝置，諸如起動桿及停止開關、投幣孔、及喇叭等。不用說老虎機9900的結構並未限定於上面的結構。老虎機可具有只要根據本發明的至少一顯示裝置被提供則額外的附屬設備視情況被提供的結構。

圖32A繪示行動電話9000的例子。行動電話9000具有被加入至外殼9001的一顯示部9002、一操作按鈕9003、一外部連接埠9004、一喇叭9005、及一麥克風9006等。

當以手指或其類似物碰觸圖32A繪示的行動電話9000的顯示部9002時，資料可被輸入至行動電話9000。再者，經由以手指或其類似物碰觸顯示部9002，可進行諸如撥打電話及輸入文字等操作。

顯示部9002主要有三種螢幕模式。第一種模式係主要用以顯示影像的顯示模式。第二種模式係主要用以輸入諸如文字之資料的輸入模式。第三種模式係顯示及輸入模式，其係結合該二種模式，也就是，結合顯示模式及輸入模式。

例如，在撥打電話或輸入文字的情況中，對於顯示部9002選擇主要用以輸入文字的文字輸入模式，以使得顯示在螢幕上的字符可被輸入。在該情況中，最好在顯示部9002的螢幕之幾乎整個區域上顯示一鍵盤或是數字按鈕。

當包括諸如陀螺儀或加速感測器等用於檢測傾斜度的感測器之檢測裝置被提供在行動電話9000內時，經由決定行動電話9000的方位(行動電話9000是否為直立或是側躺)，可自動地改變顯示部9002的螢幕上之顯示。

螢幕模式係經由觸碰顯示部9002或是使用外殼9001的操作按鈕9003而被改變。或者，螢幕模式可取決於在顯示部9002上顯示的影像的種類而被改變。例如，當在顯示部上顯示的影像的信號係動態影像的資料時，螢幕模式被改變為顯示模式。當信號為文字資料時，螢幕模式改變為輸入模式。

再者，在輸入模式中，當觸碰顯示部9002輸入經過一段時間未執行而由顯示部9002中的光感測器檢測的一信號被檢測到時，螢幕模式可被控制以從輸入模式改變至顯示模式。

顯示部9002也可做為一影像感測器。例如，當用手掌或手指觸碰顯示部9002時，取得掌紋或指紋等的影像，藉以可進行個人識別。再者，當發射近紅外光的背光或是感測光源被提供在顯示部中時，可取得指靜脈或是掌靜脈等的影像。

圖32B繪示行動電話的另一例。圖32B中的行動電話包括在外殼9411中的一顯示裝置9410，其包括顯示部9412及操作按鈕9413；及在外殼9401中的一通信裝置9400，其包括操作按鈕9402、外部輸入端子9403、麥克風9404、喇叭9405、及當接到來電時發光的發光部9406。具有顯示功能的顯示裝置9410可在箭號所示的兩方向上裝卸於具有電話功能的通信裝置9400。因此，顯示裝置9410與通信裝置9400的短軸可彼此依附，或是顯示裝置9410與通信裝置9400的長軸可彼此依附。再者，當僅需要一顯示功能時，顯示裝置9410可從通信裝置9400被拆卸，以使得顯示裝置9410可單獨被使用。通信裝置9400及顯示裝置9410可經由無線通信或是有線通信傳送及接收影像或是彼此輸入資訊，且通信裝置9400及顯示裝置9410各具有一可充電電池。

注意，本實施例適當時可與在其他實施例中揭露的任何結構結合。

[例1]

在此例中，將說明在本發明的一實施例的邏輯電路中包括的電晶體的特性之運算驗證的結果。具體而言，具有不同厚度的氧化物半導體層之薄膜電晶體的特性被比較。圖33A中繪示做為計算模型的薄膜電晶體的截面結構。注意，此計算使用Silvaco Data Systems Inc.製作的裝置模擬軟體”Atlas”。

計算使用的參數提出如下。在各薄膜電晶體中包括的閘極絕緣膜係具有厚度100nm及相對介電常數4.1的SiON膜。此外，氧化物半導體層具有的能帶間隙Eg為3.05eV、相對介電常數為10、本質電子遷移率μ_n為15cm²/Vs、本質電洞遷移率μ_p為0.1cm²/Vs。

各薄膜電晶體具有通道長度L為10μm且通道寬度W為100μm。從接觸氧化物絕緣膜的界面至30nm的深度之氧化物半導體層的區域被視為i型層，且從30nm的深度至閘極絕緣膜的區域被視為n^-型區(具有10¹⁷/cm³的載子濃度)。另外，接觸源極電極與汲極電極的氧化物半導體層的區域被視為存在著由缺氧產生的電子之區域(也稱為n⁺區)。

氧化物半導體層的厚度係15nm、30nm、50nm、及100nm，且Vg-Id曲線的計算結果被顯示於圖33B。注意，在具有厚度為15nm及30nm的氧化物半導體層的情況中，接觸且被夾在氧化物絕緣膜與閘極絕緣膜之間的氧化物半導體層被視為i型層。此外，圖33C顯示相對於氧化物半導體層的厚度繪製臨界電壓的結果。

可以確認在氧化半導體層不大於30nm的情況中(具體而言，在15nm及30nm的情況中)，薄膜電晶體具有正的臨界電壓且表現得如同一增強電晶體。另一方面，可以確認在氧化半導體層大於50nm的情況中(具體而言，在50nm及100nm的情況中)，薄膜電晶體具有負的臨界電壓且表現得如同一空乏電晶體。

當施加一正偏壓至閘極電極時，使用氧化物半導體膜做為通道形成區域的薄膜電晶體由累積在氧化物半導體膜與閘極絕緣膜之間的界面處之電子導通以形成一通道。另一方面，當施加一負偏壓至閘極電極時形成一空乏層。隨著施加於閘極電極的負偏壓的絕對值增加，空乏層從閘極絕緣膜界面擴張至層間膜側，且當完全空乏時，電晶體被關閉。

本發明的一實施例的薄膜電晶體的通道形成區域中包括的氧化物半導體層，其已經經過去水或去氫且然後具有彼此接觸的氧化物絕緣膜，係具有受抑制的載子濃度。結果，將薄的氧化物半導體層使用於通道形成區域的電晶體表現得如同一增強電晶體。

此外，隨著氧化物半導體層的厚度增加，使氧化物半導體層完全空乏所需之施加於閘極電極的負偏壓的絕對值也增加。結果，將厚的氧化物半導體層使用於通道形成區域的電晶體表現得如同一空乏電晶體。

本申請案係基於2009年9月16日向日本專利局提出的日本專利申請案第2009-215081號，其完整內容在此以提述方式納入。

101．．．電晶體

102．．．電晶體

103．．．電源供應線

104．．．電源供應線

105．．．節點

106．．．電晶體

107．．．電晶體

108．．．電容器

109．．．電容器

110．．．節點

111．．．電晶體

113．．．電晶體

114．．．節點

115．．．節點

125．．．節點

200．．．基板

202．．．閘極絕緣層

203．．．接觸孔

207．．．氧化物絕緣膜

208．．．保護絕緣層

210．．．基板

211a．．．閘極電極

211b．．．閘極電極

212．．．閘極絕緣層

212a．．．閘極電極

213．．．氧化物半導體層

213a．．．氧化物半導體層

213b．．．氧化物半導體層

213c．．．氧化物半導體層

214a．．．氧化物半導體層

214b．．．氧化物半導體層

214c．．．氧化物半導體層

214d．．．氧化物半導體層

215．．．電極

215a．．．電極

215b．．．電極

215c．．．電極

216．．．電極

217．．．電極

223a．．．氧化物半導體層

223b．．．氧化物半導體層

251．．．電晶體

252．．．電晶體

321．．．電晶體

322．．．電晶體

323．．．電晶體

324．．．電源供應線

325．．．電源供應線

326．．．節點

580．．．基板

581．．．TFT

584．．．絕緣層

585．．．絕緣層

587．．．電極

588．．．電極

589．．．球形粒子

590a．．．黑色區域

590b．．．白色區域

594．．．腔體

595．．．填料

596．．．基板

701．．．像素部

702．．．掃描線驅動電路

703．．．信號線驅動電路

704．．．像素

803．．．掃描線驅動電路

804．．．掃描線

805．．．信號線

821．．．電晶體

822．．．液晶元件

823．．．電容器

851．．．電晶體

852．．．電容器

853．．．電晶體

854．．．發光元件

855．．．掃描線

856．．．信號線

900．．．移位暫存器

901．．．準位調節器

902．．．緩衝器

903．．．移位暫存器

904．．．閂鎖電路

905．．．閂鎖電路

906．．．準位調節器

907．．．緩衝器

1121．．．反相器

1122．．．反相器

1123．．．反相器

2000．．．基板

2001．．．閘極電極

2002．．．絕緣膜

2003．．．氧化物半導體層

2004a．．．氧化物半導體層

2004b．．．氧化物半導體層

2005a．．．電極

2005b．．．電極

2007．．．保護絕緣層

2008．．．電極

2020．．．電極

2022．．．電極

2023．．．電極

2024．．．電極

2028．．．電極

2029．．．電極

2050．．．端子

2051．．．端子

2052．．．閘極絕緣層

2053．．．連接電極

2054．．．保護絕緣膜

2055．．．透明導電膜

2056．．．電極

2070．．．TFT

2111．．．閘極電極

2112．．．閘極電極

2131．．．氧化物半導體層

2132．．．氧化物半導體層

2141a．．．氧化物半導體層

2141b．．．氧化物半導體層

2142a．．．氧化物半導體層

2142b．．．氧化物半導體層

2700．．．電子書閱讀器

2701．．．外殼

2703．．．外殼

2705．．．顯示部

2707．．．顯示部

2711．．．軸部

2721．．．電源供應開關

2723．．．操作鍵

2725．．．喇叭

3011．．．邏輯電路

3012．．．邏輯電路

3013．．．邏輯電路

3111．．．電晶體

3112．．．電晶體

3113．．．電晶體

3121A．．．反相器

3121B．．．反相器

3121C．．．反相器

3122A．．．反相器

3122B．．．反相器

3122C．．．反相器

3123A．．．反相器

3123B．．．反相器

3123C．．．反相器

3131．．．電晶體

3131B．．．反相器

3132．．．電晶體

3133．．．電晶體

3140．．．NAND電路

3141．．．NAND電路

3142．．．NAND電路

3143．．．NAND電路

3171．．．節點

3172．．．節點

3173．．．節點

4001．．．基板

4002．．．像素部

4003．．．信號線驅動電路

4004．．．掃描線驅動電路

4005．．．密封材料

4006．．．基板

4008．．．液晶層

4010．．．TFT

4011．．．TFT

4013．．．液晶元件

4015．．．連接端電極

4016．．．端電極

4018．．．FPC

4019．．．非等向導電膜

4020．．．絕緣層

4021．．．絕緣層

4030．．．像素電極

4031．．．相對電極

4032．．．絕緣層

4035．．．間隔物

4501．．．基板

4502．．．像素部

4503a．．．信號線驅動電路

4504a．．．掃描線驅動電路

4505．．．密封材料

4506．．．基板

4507．．．填料

4509．．．TFT

4510．．．TFT

4511．．．發光元件

4512．．．電致發光層

4513．．．電極

4515．．．連接端電極

4516．．．端電極

4517．．．電極

4518a．．．FPC

4519．．．非等向導電膜

4520．．．儲存庫

7001．．．TFT

7002．．．發光元件

7003．．．陰極

7004．．．發光層

7005．．．陽極

7011．．．驅動TFT

7012．．．發光元件

7013．．．陰極

7014．．．發光層

7015．．．陽極

7016．．．擋光膜

7017．．．導電膜

7021．．．驅動TFT

7022．．．發光元件

7023．．．陰極

7024．．．發光層

7025．．．陽極

7027．．．導電膜

9000．．．行動電話

9001．．．外殼

9002．．．顯示部

9003．．．操作按鈕

9004．．．外部連接埠

9005．．．喇叭

9006．．．麥克風

9400．．．通信裝置

9401．．．外殼

9402．．．操作按鈕

9403．．．外部輸入端子

9404．．．麥克風

9405．．．喇叭

9406．．．發光部

9410．．．顯示裝置

9411．．．外殼

9412．．．顯示部

9413．．．操作按鈕

9600．．．電視裝置

9601．．．外殼

9603．．．顯示部

9605．．．支架

9607．．．顯示部

9609．．．操作鍵

9610．．．遙控器

9700．．．數位相框

9701．．．外殼

9703．．．顯示部

9881．．．外殼

9882．．．顯示部

9883．．．顯示部

9884．．．喇叭部

9885．．．輸入裝置(操作鍵)

9886．．．記錄媒體插入部

9887．．．連接端子

9888．．．感測器

9889．．．麥克風

9890．．．LED燈

9891．．．外殼

9893．．．接合部

9900．．．老虎機

9901．．．外殼

9903．．．顯示部

圖1係繪示實施例1中的一邏輯電路的電路組態的電路圖。

圖2A及2B係繪示實施例1的邏輯電路的運作之電路圖。

圖3係繪示實施例1中的一邏輯電路的電路組態的電路圖。

圖4A及4B係繪示實施例1的邏輯電路的運作之電路圖。

圖5A及5B係繪示實施例1的邏輯電路的運作之電路圖。

圖6係繪示實施例1的邏輯電路的運作之時序圖。

圖7係繪示實施例1中的一邏輯電路的電路組態的電路圖。

圖8A及8B係繪示實施例1的邏輯電路的運作之圖式。

圖9A至9C各自繪示實施例1的邏輯電路的的結構。

圖10A及10B繪示實施例1的邏輯電路的的結構。

圖11係繪示實施例2中的一邏輯電路的電路組態的電路圖。

圖12係繪示實施例2中的一NAND電路的電路組態的電路圖。

圖13A及13B係各自繪示實施例2的NAND電路的運作之電路圖。

圖14係繪示實施例2的邏輯電路的運作之時序圖。

圖15A及15B繪示實施例4的邏輯電路的的結構。

圖16A及16B係繪示實施例3的邏輯電路的運作之電路圖。

圖17A至17D係繪示實施例3的邏輯電路的運作之電路圖。

圖18A至18E係繪示用以製作實施例5的邏輯電路的方法之截面圖。

圖19係繪示實施例6的顯示裝置的結構之方塊圖。

圖20A及20B係各自繪示實施例6所示的顯示裝置中之一驅動電路的結構的方塊圖。

圖21係繪示實施例7的顯示裝置中之一像素的電路組態的電路圖。

圖22A及22B繪示實施例7的顯示裝置中之一像素的結構。

圖23A1、23A2、23B1、23B2各自繪示實施例7的顯示裝置中之一配線端子部的結構。

圖24係繪示實施例8的顯示裝置中之一像素的電路組態的電路圖。

圖25A至25C係各自繪示實施例8的顯示裝置中之一像素的結構的截面圖。

圖26A及26B係繪示實施例8中的顯示裝置的結構之上視圖及截面圖。

圖27係繪示實施例9的電子紙的結構之截面圖。

圖28繪示實施例9的電子紙被應用的電子裝置。

圖29A1、29A2及29B係繪示實施例10的顯示裝置的結構之上視圖及截面圖。

圖30A及30B各自繪示實施例11中的電子裝置。

圖31A及31B各自繪示實施例11中的電子裝置。

圖32A及32B各自繪示實施例11中的電子裝置。

圖33A至33C繪示例1中的薄膜電晶體。

200．．．基板

202．．．閘極絕緣層

203．．．接觸孔

207．．．氧化物絕緣膜

208．．．保護絕緣層

211a．．．閘極電極

211b．．．閘極電極

215a．．．電極

215b．．．電極

215c．．．電極

223a．．．氧化物半導體層

223b．．．氧化物半導體層

251．．．電晶體

252．．．電晶體

Claims

一種邏輯電路，包括：一空乏型電晶體，其中，一高電源供應電位被施加於源極與汲極中的一個且一閘極被連接至該源極與該汲極中的另一個；及一增強型電晶體，其中，源極與汲極中的一個被連接至該空乏型電晶體的該閘極且一低電源供應電位被施加至該源極與該汲極中的另一個，其中，該空乏型電晶體及該增強型電晶體各自包括：一閘極電極；一閘極絕緣膜，位於該閘極電極之上；一氧化物半導體層，位於該閘極絕緣膜上；一源極電極及一汲極電極，其重疊該閘極電極的邊緣部分且其接觸該氧化物半導體層；及一氧化物絕緣膜，接觸該氧化物半導體層且位於一通道形成區域之上；其中，該空乏型電晶體的該氧化物半導體層的厚度大於該增強型電晶體的該氧化物半導體層的厚度，其中，一第一信號被輸入至該增強型電晶體的該閘極電極，其中，該增強型電晶體及該空乏型電晶體彼此連接的部分之電位被輸出做為一第二信號，且其中，該空乏型電晶體及該增強型電晶體中的一個包括一第二閘極電極。
一種邏輯電路，包括：一第一電晶體，其中，一第一時鐘信號被輸入至閘極且一輸入信號被輸入至源極與汲極中的一個；一第一反相器電路，其輸入端子被電氣地連接至該第一電晶體的該源極與該汲極中的另一個；一第二反相器電路，其輸入端子被電氣地連接至該第一反相器電路的輸出端子；一第三反相器電路，其輸入端子被電氣地連接至該第一反相器電路的該輸出端子且其自一輸出端子輸出一輸出信號；及一第二電晶體，其中，一第二時鐘信號被輸入至閘極，源極與汲極中的一個被電氣地連接至該第一電晶體的該源極與該汲極中的另一個，且該源極與該汲極中的另一個被電氣地連接至該第二反相器電路的一輸出端子，其中，該第一反相器電路及該第二反相器電路包括如申請專利範圍第1項的邏輯電路。
如申請專利範圍第1項或第2項的邏輯電路，其中，該氧化物半導體層包括銦、鎵、及鋅。
一種邏輯電路，包括：一空乏型電晶體，其中，一高電源供應電位被施加於源極與汲極中的一個且一閘極被連接至該源極與該汲極中的另一個；及一增強型電晶體，其中，源極與汲極中的一個被連接至該空乏型電晶體的該閘極且一低電源供應電位被施加至該源極與該汲極中的另一個，其中，該空乏型電晶體及該增強型電晶體各自包括：一閘極電極；一閘極絕緣膜，位於該閘極電極之上；及一源極電極及一汲極電極，其重疊該閘極電極的邊緣部分且其被提供在該閘極絕緣膜之上；一氧化物半導體層，位於該閘極電極之上並且覆蓋該源極電極的邊緣部分及該汲極電極的邊緣部分；及一氧化物絕緣膜，接觸該氧化物半導體層且位於通道形成區域之上，其中，該空乏型電晶體的該氧化物半導體層的厚度大於該增強型電晶體的該氧化物半導體層的厚度，其中，一第一信號被輸入至該增強型電晶體的該閘極電極，其中，該空乏型電晶體及該增強型電晶體中的一個包括一第二閘極電極，且其中，該增強型電晶體及該空乏型電晶體彼此連接的部分之電位被輸出做為一第二信號。
如申請專利範圍第1項或第4項的邏輯電路，其中，該空乏型電晶體的該氧化物半導體層包含第一層和該第一層上的第二層，且該增強型電晶體的該氧化物半導體層為單一層。
如申請專利範圍第5項的邏輯電路，其中，該空乏型電晶體的該第二層的厚度和該增強型電晶體的該氧化物半導體層的厚度相同。
如申請專利範圍第1項或第4項的邏輯電路，其中，該源極電極或該汲極電極經由該空乏型電晶體的該閘極絕緣膜中的接觸孔而被連接至該第一閘極電極。
一種邏輯電路，包括：一第一電晶體，其中，一第一時鐘信號被輸入至閘極且一輸入信號被輸入至源極與汲極中的一個；一第一反相器電路，其輸入端子被電氣地連接至該第一電晶體的該源極與該汲極中的另一個；一第二反相器電路，其輸入端子被電氣地連接至該第一反相器電路的輸出端子；一第三反相器電路，其輸入端子被電氣地連接至該第一反相器電路的該輸出端子且其自一輸出端子輸出一輸出信號；及一第二電晶體，其中，一第二時鐘信號被輸入至閘極，源極與汲極中的一個被電氣地連接至該第一電晶體的該源極與該汲極中的另一個，且該源極與該汲極中的另一個被電氣地連接至該第二反相器電路的一輸出端子，其中，該第一反相器電路及該第二反相器電路包括如申請專利範圍第4項的邏輯電路。
如申請專利範圍第4項或第8項的邏輯電路，其中，該氧化物半導體層包括銦、鎵、及鋅。
一種邏輯電路，包括：一第一電晶體，其中，一第一高電源供應電位被施加於源極與汲極中的一個且一閘極被連接至該源極與該汲極中的另一個；一第二電晶體，其中，源極與汲極中的一個被連接至該第一電晶體的該閘極且一低電源供應電位被施加至該源極與該汲極中的另一個，其中，該第一電晶體及該第二電晶體各自包括：一第一閘極電極；一閘極絕緣膜，位於該第一閘極電極之上；一氧化物半導體層，位於該閘極絕緣膜之上；一源極電極及一汲極電極，其重疊該第一閘極電極的邊緣部分且其接觸該氧化物半導體層；一氧化物絕緣膜，接觸該氧化物半導體層且位於通道形成區域之上；及一保護絕緣層，接觸該氧化物絕緣膜且位於該氧化物絕緣膜之上，其中，該第一電晶體的該氧化物半導體層的厚度大於該第二電晶體的該氧化物半導體層的厚度，其中，一第一信號被輸入至該第二電晶體的該第一閘極電極，其中，該第二電晶體及該第一電晶體彼此連接之部分的電位被輸出作為一第二信號，且其中，該第一電晶體及該第二電晶體中的一個包括一第二閘極電極。
一種邏輯電路，包括：一第一電晶體，其中，一第一高電源供應電位被施加於源極與汲極中的一個且一閘極被連接至該源極與該汲極中的另一個；一第二電晶體，其中，源極與汲極中的一個被連接至該第一電晶體的該閘極且一低電源供應電位被施加至該源極與該汲極中的另一個，其中，該第一電晶體及該第二電晶體各自包括：一閘極電極；一閘極絕緣膜，位於該閘極電極之上；一源極電極及一汲極電極，其重疊該閘極電極的邊緣部分且其被提供在該閘極絕緣膜之上；一氧化物半導體層，位於該閘極電極之上，該氧化物半導體層位於該源極電極的邊緣部分及該汲極電極的邊緣部分之上並且覆蓋該源極電極的邊緣部分及該汲極電極的邊緣部分；一氧化物絕緣膜，接觸該氧化物半導體層且位於通道形成區域之上；及一保護絕緣層，接觸該氧化物絕緣膜且位於該氧化物絕緣膜之上，其中，該第一電晶體的該氧化物半導體層的厚度大於該第二電晶體的該氧化物半導體層的厚度，其中，一第一信號被輸入至該第二電晶體的該閘極電極，其中，該第二電晶體及該第一電晶體彼此連接之部分的電位被輸出作為一第二信號，且其中，該第一電晶體及該第二電晶體中的一個包括一第二閘極電極。
如申請專利範圍第10項或第11項的邏輯電路，其中，該氧化物半導體層包括銦、鎵、及鋅。
一種發光裝置，包括如申請專利範圍第1項、第2項、第4項及第8項中的任一項的邏輯電路。
如申請專利範圍第13項的發光裝置，其中，該發光裝置為一照明裝置。
一種半導體裝置，包括如申請專利範圍第1項、第2項、第4項及第8項中的任一項的邏輯電路。
一種電子裝置，包括如申請專利範圍第1項、第2項、第4項及第8項中的任一項的邏輯電路。