TWI540445B - 信號處理電路 - Google Patents

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TWI540445B
TWI540445B TW101109259A TW101109259A TWI540445B TW I540445 B TWI540445 B TW I540445B TW 101109259 A TW101109259 A TW 101109259A TW 101109259 A TW101109259 A TW 101109259A TW I540445 B TWI540445 B TW I540445B
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前橋幸男
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半導體能源研究所股份有限公司
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Description

信號處理電路
本發明的一模式關於包含非依電性記憶體電路之信號處理電路，即使電力關閉時，非依電性記憶體電路仍然能保持儲存的邏輯狀態。此外，本發明的一模式關於包含信號處理電路之電子裝置。
例如中央處理單元(CPU)等信號處理電路視其應用而具有各式各樣的配置，但是，除了用於儲資料或程式的主記憶體之外，其通常設有例如暫存器及快取記憶體等某些記憶體電路。
在例如暫存器及快取記憶體等記憶體電路中，資料的讀取及寫入需要以高於主記憶體中的速度執行。因此，一般而言，使用正反器等作為暫存器，以及，使用靜態隨機存取記憶體(SRAM)等作為快取記憶體。亦即，以依電性記憶體電路用於暫存器、快取記憶體、等等，在依電性記憶體電路中，當停止供應電源電壓時資料會遺失。
為了降低耗電，已建議在資料未輸入及輸出的期間暫時停止供應電源電壓給信號處理電路之方法。在方法中，非依電性記憶體電路設於例如暫存器或快取記憶體等依電性記憶體電路的週圍，以致於資料暫時儲存在非依電性記憶體電路中。因此，即使當在信號處理電路中停止電源電壓的供應時，暫存器、快取記憶體電路、等等仍然能夠保 持資料(舉例而言，參考專利文獻1)。
此外，在信號處理電路中長時間停止電源電壓供應的情形中，在停止供應電源電壓之前，在依電性記憶體電路中的資料傳送至例如硬碟或快閃記憶體等外部記憶裝置，以致於能防止資料被抹除。
〔參考文獻〕
〔專利文獻1〕日本公開專利申請號H10-078836
在專利文獻1中揭示的此信號處理電路中，以鐵電材料用於包含在非依電性記憶體電路中的記憶元件。在包含鐵電材料的記憶元件中，鐵電材料因重複的資料寫入而疲勞，這會造成例如寫入錯誤等問題。結果，重寫次數受限。此外，例如讀取及寫入資料的速度等資料處理速度(於下也稱為存取速度)低。
在使用快閃記憶體作為非依電性記憶體電路的情形中，施加高電壓以產生穿隧電流，因而執行電子的注入或釋施。因此，會有記憶元件因重複地執行資料重寫而強烈變差之問題，以致於重寫次數受限。此外，存取速度低。
在信號處理電路中當停止電源電壓供應時依電性記憶體電路中的資料儲存於外部記憶裝置中的情形中，耗費長時間以將資料從外部記憶裝置歸還至依電性記憶體電路。因此，此信號處理電路不適合短時間停止電源以降低耗電之情形。
慮及上述問題，本發明的一模式之目的是提供包含具有新穎結構的記憶體電路之信號處理電路，其中，即使當電源停止時，儲存的邏輯狀態仍然不會遺失。
本發明的信號處理電路的一模式包含算術部、記憶體、用於控制算術部及記憶體的控制部。控制部包含第一依電性記憶體電路以及用於儲存保持在第一依電性記憶體電路中的資料的第一非依電性記憶體電路之組，以及，記憶體包含第二非依電性記憶體電路。注意，記憶體可以包含以矩陣配置的多數第二非依電性記憶體電路。在控制部中，當電源電壓供應時保持在第一依電性記憶體電路中的資料被輸入及儲存在第一非依電性記憶體電路中(於下，也稱為資料儲存)。資料與預定資料保持在第一依電性記憶體電路中同時地儲存，或者在資料保持於其中之後儲存。然後，使儲存在第一非依電性記憶體電路中的資料不改變，以回應來自第一依電性記憶體電路的信號(於下也稱為資料備用)。具體而言，在第一非依電性記憶體電路中，對應於資料的信號電位保持於其中的節點被設定在浮動狀態。在資料備用之後，在整個控制部中停止電源電壓(或是在大部份的控制部中)。即使在停止電源電壓供應之後，在第一非依電性記憶體電路中保持第一依電性記憶體電路中的資料。然後，於需要時，電源電壓選擇性地供應至整個控制部或其部份。之後，在選取電源電壓的供應之部份控制部中，保持在第一非依電性記憶體電路中的資料移至第一依電性記憶體電路(於下也稱為資料提供)。因 此，在選取電源電壓的供應之部份控制部中，第一依電性記憶體電路能執行預定操作。
依此方式，藉由使用如上所述之僅當需要時才供應電源電壓之驅動方法(於下也稱為常關驅動方法)，能大幅地降低信號處理電路的耗電。此外，在第一依電性記憶體電路中寫入及讀取資料的速度高於第一非依電性記憶體電路中之速度。因此，在選取電源電壓的供應之部份控制部中的操作速度能增加。因此，信號處理電路能高速操作。此外，即使在電源電壓停止供應之後，記憶體仍然繼續保持資料。
(非依電性記憶體電路的配置)
此處，上述非依電性記憶體電路(第一非依電性記憶體電路及第二非依電性記憶體電路均)包含具有相當低的關閉狀態電流的電晶體以及電容器，在電容器中，成對電極之一(於下稱為一電極)電連接至當電晶體關閉時設定在浮動狀態的節點。取決於資料而控制電容器的一電極的電位(或是對應於電位的電荷量)，以將資料儲存(記憶)在非依電性記憶體電路中。舉例而言，使預定電荷累積(也稱為充電)在電容器中的狀態對應於資料「1」的狀態以及使預定電荷不累積在電容器中的狀態對應於資料「0」，因此，能儲存1位元的資料。此處，關於具有相當低的關閉狀態電流之電晶體，能夠使用通道層在包含能帶隙比矽還寬的半導體之層或基底中之電晶體。化合物半導體是能帶 隙比矽還寬的半導體實例。化合物半導體的實例包含氧化物半導體、氮化物半導體、等等。舉例而言，使用具有通道位於氧化物半導體層中的電晶體作為具有相當低的關閉狀態電流之電晶體。
當具有相當低的關閉狀態電流之電晶體在此非依電性記憶體電路中關閉時，即使在電源電壓供應停止之後，電容器的一電極的電位仍然能夠長時間保持。因此，在包含具有上述配置的非依電性記憶體電路的記憶體中，不需要規律的資料重寫(於下也稱為更新操作)或者更新操作的頻率顯著地降低。
此外，此非依電性記憶體電路具有以下述方式儲存資料的配置：對應於資料的信號電位輸入至預定節點(電容器的一電極)，具有相當低關閉狀態電流的電晶體關閉，以及節點設定於浮動狀態。因此，在非依電性記憶體電路中，因重複寫入資料而造成的疲勞能減緩，以及增加資料寫入次數。
此處，包含在第一非依電性記憶體電路(控制部的非依電性記憶體電路)中的具有相當低關閉狀態電流的電晶體以及包含在第二非依電性記憶體電路中的具有相當低關閉狀態電流的電晶體(記憶體的非依電性記憶體電路)能在相同步驟中形成。舉例而言，藉由蝕刻一導體膜，能形成這些電晶體的閘極電極；藉由蝕刻一導體膜，能形成這些電晶體的源極電極和汲極電極；以及，藉由蝕刻一半導體層，能形成這些電晶體的主動層(有通道形成的半導體 層)。
此外，包含在第一非依電性記憶體電路(控制部的非依電性記憶體電路)中的電容器以及包含在第二非依電性記憶體電路(記憶體的非依電性記憶體電路)中的電容器能在相同步驟中形成。舉例而言，藉由蝕刻一導體膜，形成這些電容器的各別一電極；以及，藉由蝕刻一絕緣膜，形成這些電容器的介電層。注意，這些電容器的介電層共同地設置而未彼此分離。此外，舉例而言，藉由蝕刻一導體膜，形成這些電容器的成對電極中的另一電極(於下，稱為各別的另一電極)。注意，這些電容器的各別另一電極共同地設置而未彼此分離。在此情形中，共同地設置而未彼此分離的導體層作為屏蔽層或是遮光層。舉例而言，當導體層設置成遮蓋例如包含在信號處理電路中的電晶體等元件時，能夠降低包含在信號處理電路中的元件上例如外部電場等不利影響。此外，舉例而言，當導體層設置成遮蓋包含在信號處理電路中的例如電晶體等元件形成於上的基底之表面(前表面或後表面)時，能夠降低包含在信號處理電路中的元件上例如外部電場等不利影響。如上所述，當電容器的各別另一電極各別作為屏蔽層或遮光層時，能夠提供高度可靠的信號處理電路，卻不增加製程數目。
(依電性記憶體電路的配置)
第一依電性記憶體電路(包含在控制部中的依電性記憶體電路)包含至少二算術電路，構成回饋回路，其中， 這些算術電路中之一的輸出輸入至這些算術電路中的其它算術電路，以及，這些算術電路中的其它算術電路的輸出輸入至這些算術電路中之一。以正反器電路及鎖存電路為例說明具有此配置的記憶體電路。
注意，CPU、例如微處理器、影像處理電路、數位信號處理器(DSP)、或現場可編程閘陣列(FPGA)等大型積體電路(LSI)、等等依其類別包含在本發明的信號處理電路中。算術部份也稱為算術邏輯單元(ALU)。記憶體作為用於儲存資料或程式的主記憶體。
(算術部的變化)
算術部可以包含第二依電性記憶體電路及用於儲存保持在第二依電性記憶體電路中的第三非依電性記憶體電路之組。第三非依電性記憶體電路具有類似於第一非依電性記憶體電路及第二非依電性記憶體電路的配置。此處，舉例而言，與時脈信號同步地輸入及輸出資料之正反器電路作為第二依電性記憶體電路(算術部的依電性記憶體電路)。
此處，包含在第三非依電性記憶體電路(算術部的非依電性記憶體電路)中的具有相當低關閉狀態電流的電晶體、包含在第一非依電性記憶體電路(控制部的非依電性記憶體電路)中的具有相當低關閉狀態電流的電晶體、以及包含在第二非依電性記憶體電路(記憶體的非依電性記憶體電路)之具有相當低關閉狀態電流的電晶體在相同步 驟中形成。舉例而言，藉由蝕刻一導體膜，形成這些電晶體的閘極電極；藉由蝕刻一導體膜，能形成這些電晶體的源極電極和汲極電極；以及，藉由蝕刻一半導體層，能形成這些電晶體的主動層(有通道形成的半導體層)。
此外，包含在第三非依電性記憶體電路(算術部的非依電性記憶體電路)中的電容器、包含在第一非依電性記憶體電路(控制部的非依電性記憶體電路)中的電容器、及包含在第二非依電性記憶體電路(記憶體的非依電性記憶體電路)中的電容器能在相同步驟中形成。舉例而言，藉由蝕刻一導體膜，形成這些電容器的各別一電極；以及，藉由蝕刻一絕緣膜，形成這些電容器的介電層。注意，這些電容器的介電層共同地設置而未彼此分離。此外，舉例而言，藉由蝕刻一導體膜，形成這些電容器的各別另一電極。注意，這些電容器的各別另一電極共同地設置而未彼此分離。在此情形中，共同地設置而未彼此分離的導體層作為屏蔽層或是遮光層。舉例而言，當導體層設置成遮蓋例如包含在信號處理電路中的電晶體等元件時，能夠降低包含在信號處理電路中的元件上例如外部電場等不利影響。此外，舉例而言，當導體層設置成遮蓋包含在信號處理電路中的例如電晶體等元件形成於上的基底之表面(前表面或後表面)時，能夠降低包含在信號處理電路中的元件上例如外部電場等不利影響。如上所述，當電容器的各別另一電極各別作為屏蔽層或遮光層時，能夠提供高度可靠的信號處理電路，卻不增加製程數目。
(控制部的變化)
控制部包含解碼器、控制電路、暫存器、及電源電路。
解碼器將命令解碼。此外，當停止電源電壓供應至記憶體時，解碼器具有藉由來自外部的輸入以輸入控制信號至電源電路或控制電路的功能。此外，解碼器具有計數器(計時器)，以及，當停止電源電壓供應至記憶體時，解碼器具有藉由計數器(計時器)以輸入控制信號至電源電路或控制電路的功能。控制電路根據經過解碼的命令以控制暫存器、算術部、及記憶體。暫存器暫時地儲存輸入至算術部的資料以及自算術部輸出的資料。電源電路由解碼器控制，電源電路控制電源電壓對算術部、控制電路、暫存器、及記憶體的供應。注意，算術部、控制電路、及記憶體也均稱為模組。此處，電源電路選取各模組中的電源電壓的供應及停止。亦即，電源電路供應電源電壓至所有模組(算術部、控制電路、暫存器、及記憶體)以及電源電路選擇性地供應電源電壓至某些模組(算術部、控制電路、暫存器、及記憶體中任意者)。
暫存器包含第三依電性記憶體電路及用於儲存保持在第三依電性記憶體電路中的第四非依電性記憶體電路之組，以及，控制電路包含第四依電性記憶體電路及用於儲存保持在第四依電性記憶體電路中的第五非依電性記憶體電路之組。第三依電性記憶體電路及第四依電性記憶體電 路均對應於第一依電性記憶體電路(控制部的依電性記憶體電路)。第四非依電性記憶體電路及第五非依電性記憶體電路均對應於第一非依電性記憶體電路(控制部的非依電性記憶體電路)。
此處，舉例而言，使用與時脈信號同步地輸入及輸出資料的正反器電路或鎖存電路作為暫存器的第三依電性記憶體電路。此外，舉例而言，使用與時脈信號同步地輸入及輸出資料的正反器電路作為控制部的第四依電性記憶體電路。
注意，在暫存器中，設置多數儲存1位元資料的第四非依電性記憶體電路以用於儲存1位元資料的各別第三依電性記憶體電路。此處，多數第四非依電性記憶體電路也均稱為庫。依此方式，當在執行常關驅動方法的情形中選取電源電壓的供應時，從多數第四非依電性記憶體電路(多數庫)中選取一第四非依電性記憶體電路(庫)，以及，保持在被選取的第四非依電性記憶體電路(庫)中的1位元資料提供給第三依電性記憶體電路(資料提供)，以致於從多數狀態中選取暫存器的狀態。
藉由使用具有新穎配置的上述非依電性記憶體電路以用於信號處理電路，即使在停止供應電源電壓之後，信號處理電路仍然能繼續長時間地保持資料。如此，執行常關驅動方法。因此，信號處理電路的耗電顯著地降低。在選取電源電壓供應之後即刻地，信號處理電路以保持的資料啟動預定處理。因此，在信號處理電路中，從選取電源電 壓供應至啟動預定處理之時間能縮短。此外，在被供予電源電壓的模組中，使用依電性記憶體電路以執行預定處理；因此，能增加信號處理電路的存取速度。此外，使用資料寫入次數高的高度可靠的電路作為用於信號處理電路的非依電性記憶體電路；因此，能增進信號處理電路的耐用性及可靠度。
特別地，以下述方式取得後述有利功效：依電性記憶體電路及用於儲存保持在依電性記憶體電路中的資料之非依電性記憶體電路之組提供給控制部的控制電路及暫存器或是控制部的算術部、控制電路、及暫存器，非依電性記憶體電路提供給記憶體，以及由電源電路控制電源電壓對各模組的供應。
在停止電源電壓供應之前及之後，能執行資料的供應及備用，而不用在模組之間移動資料。因此，無須提供特別的信號路徑(路徑或掃描路徑)以用於在模組之間執行資料的供應及備用，以及，容易增加信號處理電路的尺寸。
於下，將參考附圖，詳述本發明的實施例及實例。但是，本發明不限於下述說明，以及，習於此技藝者清楚可知，在不悖離本發明的精神及範圍之下，可以各式各樣地改變模式及細節。因此，本發明不應被解釋成侷限於下述實施例及實例的說明。
注意，在使用具有不同極性的電晶體的情形中或是在 電路操作時電流方向改變的情形中，「源極」和「汲極」可以切換。因此，在本說明書中，「源極」和「汲極」之術語可以分別代表汲極和源極。
注意，「電連接」一詞包含複數個元件經由「具有任何電功能的物體」而連接之情形。只要可以在經由物體而連接的複數個元件之間傳送及接收電信號，則對於「具有任何電功能的物體」並無特別限定。
此外，即使當獨立的元件在電路中彼此電連接時，仍有一導體膜具有多數元件的功能之情形，例如部份佈線作為電極或端子的情形。在本說明書中，「電連接」一詞在其類別中包含一導體膜具有多數元件的功能之情形。
在說明元件之間的實體關係時，「在...之上」及「在...之下」等詞不一定分別意指「直接在...之上」及「直接在...之下」。舉例而言，「閘極電極在閘極絕緣層之上」可以意指在閘極絕緣層與閘極電極之間有其它元件的情形。
注意，為了便於瞭解，在某些情形中，圖式等中所示的每一結構的位置、尺寸、範圍、等等未準確地表示。因此，揭示的本發明不侷限於圖式等中揭示的位置、尺寸、範圍、等等。
使用例如「第一」、「第二」及「第三」等序號以避免在元件之間造成混淆。
〔實施例1〕
將說明信號處理電路的一模式。圖1A是方塊圖，顯示信號處理電路的配置。信號處理電路2000包含解碼器2001、控制電路2002、算術邏輯單元(ALU)2003、暫存器2004、記憶體2005、及電源電路2006。
解碼器2001將命令解碼。控制電路2002根據經過解碼的命令，控制暫存器2004、ALU 2003、及記憶體2005。暫存器2004暫時地儲存輸入至ALU 2003的資料及ALU 2003輸出的資料。也在ALU 2003與記憶體2005之間執行資料輸入/輸出。電源電路2006由解碼器2001控制，以及，電源電路2006控制電源電壓對ALU 2003、控制電路2002、暫存器2004、及記憶體2005的供應。此處，電源電路2006能停止電源電壓對所有模組(ALU 2003、控制電路2002、暫存器2004、及記憶體2005)的供應，以及能供應電源電壓給所有模組。或者，電源電路2006能選擇性地供應電源電壓給某些模組(ALU 2003、控制電路2002、暫存器2004、及記憶體2005中任意者)，以及，電源電路2006停止電源電壓供應至其它模組。
(非依電性記憶體電路)
控制電路2002、暫存器2004、及記憶體2005均包含圖1B中所示的非依電性記憶體電路100。注意，ALU 2003也包含圖1B中所示的非依電性記憶體電路100。在圖1B中，非依電性記憶體電路100包含電晶體101及電容器102。電晶體101電連接至端子W。電晶體101的源 極和汲極中之一電連接至端子B。電晶體101的源極和汲極中之另一極電連接至電容器102的一電極。電容器102的另一電極電連接至端子C。
此處，使用具有相當低關閉狀態電流的電晶體作為電晶體101。電容器102的一電極電連接至當電晶體101關閉時設定在浮動狀態的節點。取決於資料而控制電容器102的一電極之電位(對應於電位的電荷量)，以將資料儲存在非依電性記憶體電路100中。舉例而言，使預定電荷累積在電容器102中的狀態對應於資料「1」的狀態以及使預定電荷不累積在電容器102中的狀態對應於資料「0」，因此，能儲存1位元的資料。此處，關於具有相當低的關閉狀態電流之電晶體101，能夠使用通道層在包含能帶隙比矽還寬的半導體之層或基底中之電晶體。化合物半導體是能帶隙比矽還寬的半導體實例。化合物半導體的實例包含氧化物半導體、氮化物半導體、等等。舉例而言，使用具有通道設於氧化物半導體層中的電晶體。圖1B顯示使用具有通道設於氧化物半導體層中的電晶體作為電晶體101的實例，在其旁標示有「OS」。
(驅動非依電性記憶體電路100的方法)
在非依電性記憶體電路100中，電晶體101開啟以回應輸入至端子W的控制信號，對應於資料的信號電位輸入至端子B。然後，當電晶體101由輸入至端子W的控制信號關閉時，資料被保持。非依電性記憶體電路100具 有給定的電位供應至端子C的配置。舉例而言，接地電位供應至端子C。由於電晶體101的關閉狀態電流相當低，所以，即使在停止電源電壓的供應之後，電容器102的一電極之電位仍能長時間地保持。以下述方式，從非依電性記憶體電路100讀取資料：電晶體101開啟以回應輸入至端子W的控制信號，以及，從端子B偵測電容器102的一電極的電位(或是對應於電位之電荷量)。非依電性記憶體電路100以下述方式儲存資料：對應於資料的信號電位輸入至預定節點(電容器(102)的成對電極中之一)，具有相當低關閉狀態電流的電晶體101關閉，以及節點設定於浮動狀態。因此，在非依電性記憶體電路100中，因重複寫入資料而造成的非依電性記憶體電路100的疲勞能減少，以及增加資料寫入次數。
(控制電路2002、暫存器2004、及ALU 2003的配置)
此處，控制電路2002及暫存器2004、或是控制電路2002、暫存器2004、及ALU 2003均包含圖1B中所示的依電性記憶體電路及非依電性記憶體電路100的組。圖1C顯示所述組的配置。圖1C顯示圖1B中的二個非依電性記憶體電路100(非依電性記憶體電路100-1及非依電性記憶體電路100-2)提供給用於儲存1位元資料的依電性記憶體電路200的實例。不限於上述，圖1B中的一非依電性記憶體電路100或是圖1B中的三或更多非依電性記憶體電路100可以設置為用於儲存1位元資料的依電性記憶 體電路200。特別地，在暫存器2004中，使用包含多數提供給儲存1位元資料的依電性記憶體電路200的非依電性記憶體電路100之配置。在控制電路2002及ALU 2003中，均使用包含一個提供給用以儲存1位元資料的依電性記憶體電路200的非依電性記憶體電路100之配置。
依電性記憶體電路200包含至少二算術電路，構成回饋回路，其中，這些算術電路中之一的輸出輸入至這些算術電路中的其它算術電路，以及，這些算術電路中的其它算術電路的輸出輸入至這些算術電路中之一。在圖1C中，顯示構成回饋回路之算術電路201及算術電路202，其中，算術電路201的輸出輸入至算術電路202，以及算術電路202的輸出輸入至算術電路201。算術電路的實例包含反相器電路及NAND(反及)電路。以正反器電路及鎖存電路為例說明具有此配置的依電性記憶體電路200。
非依電性記憶體電路100-1的端子B及非依電性記憶體電路100-2的端子B電連接至存在於算術電路202的輸入端與算術電路201的輸出端之間的節點M。依電性記憶體電路200包含開關203，用於選取節點M與算術電路201的輸出端之間的電連接。由控制信號SEL0選取開關203的導通狀態或非導通狀態。注意，在算術電路201是用於選擇性地輸出信號以回應控制信號(例如，時脈信號)的電路的情形中，開關203不一定要設置且能省略。控制信號SEL1輸入至非依電性記憶體電路100-1的端子W，以及，控制信號SEL2輸入至非依電性記憶體電路100-2 的端子W。注意，相同的電位輸入至非依電性記憶體電路100-1的端子C及非依電性記憶體電路100-2的端子C。
接著，將說明圖1C中所示的依電性記憶體電路200、非依電性記憶體電路100-1、及非依電性記憶體電路100-2的組之驅動方法。
(電源電壓供應期間的操作)
當電源電壓供應至所述組時，亦即，當電源電壓供應至包含所述組的模組時，藉由控制信號SEL0，使開關203處於導通狀態。依此方式，依電性記憶體電路200藉由算術電路201及算術電路202構成的回饋回路來儲存資料。亦即，在圖1C中所示的組中，輸入資料由依電性記憶體電路200的回饋回路保持，以及，資料從依電性記憶體電路200的回饋回路輸出。藉由依電性記憶體電路200的回饋回路，能保持及高速地輸出資料。
(儲存資料的操作)
如上所述，當資料由依電性記憶體電路200的回饋回路保持時或之後，藉由控制信號SEL0而使開關203保持在導通狀態，非依電性記憶體電路100-1的電晶體101或非依電性記憶體電路100-2的電晶體101選擇性地開啟以回應控制信號SEL1以及控制信號SEL2。舉例而言，非依電性記憶體電路100-1的電晶體101開啟，以及，非依電性記憶體電路100-2的電晶體101關閉。依此方式，依 電性記憶體電路200的節點M的電位輸入至非依電性記憶體電路100-1的電容器102的電極，以致於依電性記憶體電路200中保持的資料能儲存在非依電性記憶體電路100-1中。因此，能儲存資料。
(資料備用的操作)
在儲存資料之後，藉由關閉非依電性記憶體電路100-1的電晶體101，使儲存在非依電性記憶體電路100-1中的資料不改變，以回應來自依電性記憶體電路200的信號。如此，執行資料的備用。
在多數圖1B中的非依電性記憶體電路100提供給儲存1位元資料的依電性記憶體電路200之配置中，在依電性記憶體電路200在不同週期中保持不同的資料之情形中，對應於多個週期的多件資料儲在不同的非依電性記憶體電路100中。特別地，在暫存器中，在使用包含多數非依電性記憶體電路100的組提供給儲存1位元資料的依電性記憶體電路200之配置之情形中，多數非依電性記憶體電路100稱為庫。依此方式，不同週期中暫存器的各狀態儲存在多數庫中。
注意，即使在使用包含一個非依電性記憶體電路100的組提供給儲存1位元資料的依電性記憶體電路200之配置的情形中，保持在依電性記憶體電路200中的資料經由類似於上述操作之操作而儲存在非依電性記憶體電路100中。如此，執行資料的備用。
如上所述，在資料備用之後，停止電源電壓的供應。
(供應資料的操作)
在選取供應電源電壓給組之後，亦即，在電源電壓開始供應至包含所述組的模組之後，藉由控制信號SEL0，使開關203脫離導通，以及，非依電性記憶體電路100-1的電晶體101或是非依電性記憶體電路100-2的電晶體101選擇性地開啟，以回應控制信號SEL1及控制信號SEL2。舉例而言，非依電性記憶體電路100-1的電晶體101開啟，以及，非依電性記憶體電路100-2的電晶體101關閉。依此方式，非依電性記憶體電路100-1的電容器102的一電極之電位(或是對應於電位的電荷量)輸入至依電性記憶體電路200的節點M。之後，藉由控制信號SEL0，使開關203進入導通。依此方式，保持在非依電性記憶體電路100-1中的資料輸入至依電性記憶體電路200且由回饋回路保持。如此，資料供應至依電性記憶體電路200。此處，依電性記憶體電路200中的資料寫入及讀取速度高於非依電性記憶體電路100-1或非依電性記憶體電路100-2中的速度。因此，選取電源電壓供應的組具有更高的操作速度。
在多數圖1B中的非依電性記憶體電路100提供給儲存1位元資料的依電性記憶體電路200之配置中，從多數非依電性記憶體電路100中選取的非依電性記憶體電路100中所保持的資料供應至依電性記憶體電路200。特別 地，在暫存器中，在包含提供給儲存1位元資料的依電性記憶體電路200之多數非依電性記憶體電路100的組之配置的情形中，資料從多數庫選擇性地供應至依電性記憶體電路200，以致於在選取電源電壓供應之後的暫存器狀態能從多數狀態中選取。
注意，即使在使用包含提供給儲存1位元資料的依電性記憶體電路200的一個非依電性記憶體電路100的組之配置的情形中，保持在非依電性記憶體電路100中的資料經由類似於上述操作的操作而輸入至依電性記憶體電路200。如此，資料供應至依電性記憶體電路200。
注意，在使用算術電路201作為用於選擇性地輸出信號以回應控制信號(例如時脈信號)的電路及省略開關203的情形中，算術電路201受控制以致於當開關203在上述說明中處於非導通狀態時沒有來自算術電路201的輸出(亦即，來自算術電路201的輸出是受限制的組合)。算術電路201除外的元件之驅動方法類似於上述驅動方法。
上述是圖1C中所示的依電性記憶體電路200、非依電性記憶體電路100-1、及非依電性記憶體電路100-2的組之驅動方法的說明。
(依電性記憶體電路及非依電性記憶體電路的組之變化)
依電性記憶體電路及用於儲存保持在依電性記憶體電路中的資料之非依電性記憶體電路的組之配置不限於圖1C中的配置。舉例而言，使用圖1E中所示的配置。注 意，在圖1E中，與圖1C中相同的部份以相同的代號表示並省略其說明。在具有圖1E中的配置之組中，非依電性記憶體電路100包含在依電性記憶體電路200中。在圖1E中，非依電性記憶體電路100的端子F是如圖1D中所示般電連接至電容器102的一電極的端子。
將說明具有圖1E中的配置之組的驅動方法。
(電源電壓供應期間的操作)
當電源電壓供應至組時，亦即，當電源電壓供應至包含組的模組時，非依電性記憶體電路100的電晶體101開啟以回應控制信號SEL。依此方式，依電性記憶體電路200藉由算術電路201及算術電路202構成的回饋回路來儲存資料。亦即，在圖1E中所示的組中，輸入資料由依電性記憶體電路200的回饋回路保持，以及，資料從依電性記憶體電路200的回饋回路輸出。資料能由依電性記憶體電路200的回饋回路保持及高速輸出。
(資料儲存的操作)
如上所述，當資料由依電性記憶體電路200的回饋回路保持時，依電性記憶體電路200的節點M的電位輸入至非依電性記憶體電路100的電容器102的一電極，以致於依電性記憶體電路200中保持的資料能儲存在非依電性記憶體電路100中。如此，資料被儲存。
(資料備用的操作)
在儲存資料之後，藉由關閉非依電性記憶體電路100的電晶體101，使儲存在非依電性記憶體電路100中的資料不改變，以回應來自依電性記憶體電路200的的算術電路201的信號。如此，執行資料的備用。
如上所述，在資料備用之後，停止電源電壓的供應。
(供應資料的操作)
在選取供應電源電壓給組之後，亦即，在電源電壓開始再供應至包含所述組的模組之後，非依電性記憶體電路100的電晶體101開啟，以回應控制信號SEL。依此方式，非依電性記憶體電路100的電容器102的一電極之電位(或是對應於電位的電荷量)輸入至依電性記憶體電路200的節點M。依此方式，保持在非依電性記憶體電路100中的資料由依電性記憶體電路200的回饋回路保持。如此，資料供應至依電性記憶體電路200。此處，依電性記憶體電路200中的資料寫入及讀取速度高於非依電性記憶體電路100中的速度。因此，選取電源電壓供應的組具有更高的操作速度。
注意，當供應資料時，下述配置是較佳的。在選取電源電壓供應之後，非依電性記憶體電路100的電晶體101開啟以回應控制信號SEL的情形中，信號未從算術電路201輸出(亦即，算術電路201的輸出是受限的組合)。舉例而言，較佳的是使用用於選擇性地輸出信號以回應控制 信號(例如，時脈信號)的電路作為算術電路201。此外，舉例而言，開關等設置在算術電路201的輸出端與依電性記憶體電路200的端子B之間。在該情形中，在選取電源電壓的供應之後，非依電性記憶體電路100的電晶體101開啟以回應控制信號SEL的情形中，較佳的是使開關脫離導通。
上述是圖1E中所示的依電性記憶體電路200及非依電性記憶體電路100的驅動方法之說明。
對於暫存器2004及控制電路2002中每一者或是暫存器2004、控制電路2002、及ALU 2003中的每一者，提供具有圖1C或1E中的配置之組，以及，對每一模組的電源電壓的供應由電源電路2006控制。依此方式，藉由執行常關驅動方法，能大幅地降低信號處理電路的耗電，在常關驅動方法中，僅在需要時才供應電源電壓。在電源電壓供應之前及之後，執行資料的供應及備用，而不用在模組之間移動資料。因此，不需要設置用於執行模組之間的資料供應及備用的特別信號路徑(路徑或掃描路徑)，以及，信號處理電路的電路尺寸容易增加。
(記憶體2005的配置) (記憶胞陣列的配置)
記憶體2005包含記憶胞陣列，記憶胞陣列包含以矩陣配置的多數圖1B中的非依電性記憶體電路100。舉例而言，以圖2B中的配置用於記憶胞陣列。圖2B中所示 的記憶胞陣列400包含m×n(m是自然數，n是自然數)非依電性記憶體電路100(i,j)(i是m或是更小的自然數，j是n或是更小的自然數)。非依電性記憶體電路100(i,j)可為圖1B中的非依電性記憶體電路100。於下，非依電性記憶體電路100(i,j)也稱為記憶胞。
在圖2B中，配置在同一行中的記憶胞共同使用電連接至端子B的佈線(BLj)。舉例而言，配置在第一行中的記憶胞共同使用電連接至端子B的佈線BL1。佈線BLj稱為位元線。
在圖2B中，配置在同一列中的記憶胞共同使用電連接至端子W的佈線(WLi)。舉例而言，配置在第一列中的記憶胞共同使用電連接至端子W的佈線WL1。佈線WLi稱為字線。
但是，本實施例不限於此配置。多數佈線BLj可以設置在配置在同一行中的記憶胞或是多數佈線WLi可以設置在配置在同一列中的記憶胞。在m×n記憶胞中，端子C可以電連接至一電極或是一佈線，或者可以電連接至不同的電極或是不同的佈線。
在圖2B中所示的記憶胞陣列400中，對指定的列中的記憶胞選擇性地寫入及讀取資料，以回應輸入至佈線WLi的信號。具體而言，在資料寫入之第i列中的記憶胞以外的列中的記憶胞中的電晶體101關閉，且資料寫入之第i列中的記憶胞中的電晶體101開啟以回應輸入至佈線WLi的信號；因此，選擇性地寫入資料。此外，在資料被 讀取之第i列中的記憶胞以外的列中的記憶胞中的電晶體101關閉，且資料被讀取之第i列中的記憶胞中的電晶體101開啟以回應輸入至佈線WLi的信號；因此，選擇性地讀取資料。注意，對指定的記憶胞寫入及讀取資料的方法類似於上述非依電性記憶體電路100的驅動方法；因此，省略其說明。
(記憶胞陣列以外的配置)
記憶胞2005包含任何或所有列解碼器、行解碼器、預充電電路、感測放大器、及暫時記憶體電路以及記憶胞陣列400。注意，某些此等電路能合併成單一電路。舉例而言，感測放大器可以作為暫時記憶體電路。
列解碼器及行解碼器均具有選取記憶胞陣列400中給定的記憶胞之功能。記憶體2005對列解碼器及行解碼器選取的記憶胞寫入及讀取資料。在從記憶胞讀取資料之前，預充電電路具有將包含於記憶胞陣列400中的位元線之電位設定(預充電)至預定電位的功能。由於在位元線的電位由預充電電路設定(預充電)至預定電位之後從記憶胞讀取資料，所以，能增加從記憶胞讀取資料的速度。感測放大器具有放大對應於保持在記憶胞中的資料之位元線的電位以及輸出放大的電位之功能。資料能由感測放大器更快速地及更準確地讀取。暫時記憶體電路也稱為頁緩衝器或鎖存電路以及具有暫時地保持從記憶體2005的外部輸入之資料的功能。暫時記憶體電路可以具有保持從記憶胞 陣列讀取的資料之功能。
圖2A顯示記憶體2005的配置之一模式。在圖2A中，記憶體2005包含記憶胞陣列400、行解碼器403、列解碼器404、預充電電路402、及感測放大器401。
注意，雖然圖2A顯示預充電電路402及感測放大器401設置在記憶胞陣列400設有行解碼器403的側上之配置，本發明的一模式不限於此配置。預充電電路402及感測放大器401中之一或二者可以設在面對行解碼器403的側上而以記憶胞陣列400設於其間。預充電電路402及感測放大器401可以合併於單一電路中。
此處，電路的配置不限於圖2A中所示的配置，圖2A中所示的配置僅為記憶體2005的配置之一模式。舉例而言，實際上，其它電路(行解碼器403、列解碼器404、預充電電路402、及感測放大器401)形成為與記憶胞陣列400重疊。此外，記憶胞陣列400分割，分割的記憶胞陣列相堆疊而重疊(可為多重的)。依此方式，記憶體容量增加，而記憶胞陣列400的面積縮小。
(感測放大器的配置)
接著，將說明圖2A中的感測放大器401的配置之具體模式。感測放大器401包含多數感測放大器。在記憶胞陣列400中設置的每一位元線，設置這些感測放大器中的各別感測放大器設置。位元線的電位由這些感測放大器中的各別感測放大器放大，從這些感測放大器中的各別感測 放大器的輸出端偵測位元線的電位。此處，位元線的電位是根據保持在電連接至位元線且資料被讀取的記憶胞中保持的信號電位。因此，從這些感測放大器中的各別感測放大器的輸出端輸出的信號對應於資料被讀取之記憶胞中保持的資料。依此方式，保持在記憶胞陣列400中的各別記憶胞中的資料由感測放大器401偵測。
使用反相器或緩衝器，形成感測放大器。舉例而言，使用鎖存電路(鎖存感測放大器)以形成感測放大器。鎖存感測放大器放大輸入的信號及保持被放大的信號。因此，即使當從記憶胞(非依電性記憶體電路100)讀取資料時對應於保持在電容器102中的信號電位之電荷改變(受損)時，對應於信號電位的信號保持在鎖存感測放大器中且再寫入至記憶胞(非依電性記憶體電路100)。
於下，將參考圖3A及3B，說明感測放大器401的一或更多具體實施例。
圖3A及3B中所示的感測放大器401是包含(或配置有)鎖存電路443之鎖存感測放大器的實例。舉例而言，使用反相器444及反相器445，以形成鎖存電路443。感測放大器401包含n鎖存電路443，以及，n鎖存電路443中的每一鎖存電路設置在記憶胞陣列400中設置的位元線BL1至BLn中。位元線BL1至BLn的電位由n鎖存電路443放大且從輸出端OUT1至OUTn輸出。此處，位元線的電位根據電連接至位元線且資料被選擇地讀取的記憶胞中保持的信號電位。因此，自鎖存電路443的輸出端 輸出的信號(放大的信號)對應於資料被選擇地讀取的記憶胞中保持的資料。依此方式，保持在記憶胞陣列400中的各別記憶胞的資料由包含n鎖存電路443的感測放大器401偵測。
此外，n鎖存電路443中的每一鎖存電路保持放大的信號。因此，即使當從記憶胞陣列400中的記憶胞讀取資料時資料受損時，對應的信號仍然被保持在n鎖存電路443中且再寫至記憶胞。
由於包含圖3A及3B中每一圖中所示的鎖存電路443之感測放大器401具有如上所述地保持信號之功能，所以，感測放大器401作為暫時記憶體電路。舉例而言，包含鎖存電路443的感測放大器401作為用於暫時地保持從記憶體2005的外部輸入的資料之電路(例如，頁緩衝器)。
(預充電電路的配置)
接著，將參考圖3C，說明圖2A中的預充電電路402的一具體實施例。在圖3C中，預充電電路402包含預充電線PR及多數開關446。各別開關446設在記憶胞陣列400中的位元線BL1至BLn。各別位元線與預充電線PR之間的電連接由各別開關446選取，以及，預充電線PR的電位(預充電電位)輸入至各別位元線。舉例而言，類比開關、電晶體、等等可以作為開關446。或者，時脈信號及時脈信號的反相信號中之一或二者所輸入之算術電路作 為開關446。
上述是記憶體2005的說明。
如上所述，在包含非依電性記憶體電路100的記憶體2005中，不需要規律的資料寫入(於此，也稱為更新操作)或者更新操作的頻率顯著地降低。藉由使用記憶體2005，能容易地執行常關驅動方法以及降低信號處理電路的耗電。
如上所述，由於即使在停止電源電壓的供應之後，本實施例中所述的信號處理電路2000仍然能繼續長時間地保持資料，所以，能執行常關驅動方法。因此，信號處理電路2000的耗電大幅地降低。在選取電源電壓之後短暫地，信號處理電路2000以保持的資料啟動預定處理。因此，在信號處理電路2000中，從電源電壓的供應之選取至預定處理的啟動的時間能縮短。此外，在被供予電源電壓的模組中，使用依電性記憶體電路，執行預定處理；因此，可增加信號處理電路2000的存取速度。再者，使用資料寫入次數高的高度可靠的電路作為用於信號處理電路2000的非依電性記憶體電路100；因此，信號處理電路2000的耐用性及可靠度增進。
特別地，以下述方式取得後述有利功效：依電性記憶體電路200及用於儲存保持在依電性記憶體電路200中的資料之非依電性記憶體電路100之組提供給暫存器2004及控制電路2002或是暫存器2004、控制電路2002、及ALU 2003，非依電性記憶體電路100提供給記憶體 2005，以及由電源電路2006控制電源電壓對各模組的供應。
在電源電壓供應之前及之後，能執行資料的供應及備用，而不用在模組之間移動資料。因此，無須提供特別的信號路徑(路徑或掃描路徑)以用於在模組之間執行資料的供應及備用，以及，容易增加信號處理電路2000的尺寸。
本實施例能與任何其它實施例適當地結合實施。
[實施例2]
將參考流程圖，更詳細地說明本發明的信號處理電路的常關驅動方法之一模式。圖15是流程圖，顯示在信號處理電路的所有模組中到達停止電源電壓供應的狀態(於下，此狀態也稱為備用模式)之操作。圖5是流程圖，顯示從備用模式選取供應電源電壓給所有模組或是某些模組的操作。圖4是流程圖，顯示在電源電壓供應給所有模組或某些模組之後以及在所有模組或某些模組中停止電源電壓供應之前的操作。注意，圖1A至1E中使用的代號將用於說明。
圖15顯示在信號處理電路2000的所有模組中停止電源電壓供應的狀態(備用模式)之前，解碼器2001、控制電路2002、ALU 2003、暫存器2004、記憶體2005、及電源電路2006的操作。
當電源電壓供應至信號處理電路2000時，資料儲存 在控制電路2002、ALU 2003、及暫存器2004中(圖15中「電源電壓供應期間儲存資料」)。在控制電路2002、ALU 2003、及暫存器2004中的資料儲存的操作類似於實施例1。此外，資料寫至記憶體2005(圖15中的「資料儲存」)。
之後，解碼器2001輸出命令(此處稱為備用命令)以停止所有模式中的電源電壓供應至控制電路2002(圖15中的「輸出備用命令至控制電路」)。依此方式，備用模式輸入至控制電路2002(圖15中的「輸入備用命令」)。根據輸入的備用命令，控制電路2002輸出備用命令給所有模組。在圖15中，在控制電路2002、ALU 2003、暫存器2004、及記憶體2005中停止電源電壓的供應；因此，控制電路2002輸出備用命令至ALU 2003及暫存器2004(圖15中的「輸出備用命令至ALU及暫存器」)，以及，控制電路2002中的依電性記憶體電路中的資料在與依電性記憶體電路形成組的非依電性記憶體電路中被置於備用(在圖15中的「資料備用」)。控制電路2002中的組的配置及資料備用操作類似於實施例1。此外，當備用命令從控制電路2002輸入至ALU 2003時(圖15中的「輸入備用命令」)，ALU 2003使保持於依電性記憶體電路中的資料在與依電性記憶體電路形成組的非依電性記憶體電路中處於備用(圖15中的「資料備用」)。ALU 2003中組的配置及資料備用操作類似於實施例1。當備用命令從控制電路2002輸入至暫存器2004時(圖15中的「輸入備用命 令」)，暫存器2004使依電性記憶體電路中保持的資料在與依電性記憶體電路形成組的非依電性記憶體電路中處於備用(圖15中的「資料備用」)。暫存器2004中組的配置及資料備用操作類似於實施例1。
依此方式，在控制電路2002、ALU 2003、及暫存器2004中完成資料備用之後，解碼器2001輸出備命令給電源電路2006(圖15中「輸出備用命令給電源電路」)。當備用命令輸入至電源電路2006時(圖15中「輸入備用命令」)，電源電路2006根據備用命令而停止電源電壓供應至模組(圖15中「停止電源電壓供應至所有模組(備用模式)」)。注意，如實施例1中所述，由於記憶體2005包含即使電源電壓停止供應時仍然能繼續保持資料的非依電性記憶體電路作為記憶胞，所以，不用執行資料備份等等，即可停止電源電壓的供應。此處，在預定的模組中停止電源電壓的供應意指，在對應於高電力電位與低電力電位之間的差異之電壓供應至模組以作為電力電位的情形中，停止電位之一的供應的操作或是使這些電位中之一與這些電位中的其它電位相同。
上述是到達信號處理電路2000的所有模組中停止電源電壓供應的狀態(備用模式)之操作說明。接著，將說明從備用模式選取供應電源電壓給所有或某些模組的模式之操作。
圖5顯示從備用模式在所有模組或某些模組中選取供應電源電壓之前，解碼器2001、控制電路2002、ALU 2003、暫存器2004、記憶體2005、及電源電路2006的操作。
首先，解碼器2001選取被供予電源電壓的模組(圖5中的「選取被供予電源電壓的模組」)。關於先前已由解碼器2001接收的命令之歷史資訊用於此選取。舉例而言，將被操作的模組可以預測，以及，可以選取對模組的電源電壓供應。圖5顯示在控制電路2002、ALU 2003、暫存器2004、及記憶體2005的控制下重新啟動電源電壓的供應之實例。但是，電源電壓能選擇性地供應至這些模組中的某些模組。
在選取被供予電源電壓的模組之後，關於被供予電源電壓的模組之資訊(於下稱為供應資訊)輸出至電源電路2006(圖5中的「輸出供應資訊給電源電路」)。當供應資訊以此方式輸入至電源電路2006時(圖5中的「輸入供應資訊」)，電源電路2006根據供應資訊而供應電源電壓至模組(圖5中的「開始供應電源電壓至電源電壓的供應被選取的模組」)。注意，在記憶體2005包含在電源電壓的供應被選取的模組中的情形中，電源電壓也供應至記憶體2005。
在供應電源電壓之後，解碼器2001輸出供應資訊至控制電路2002(圖5中的「輸出供應資訊至控制電路」)。依此方式，供應資訊輸入至控制電路2002(圖5中的「輸入供應資訊」)。根據輸入至控制電路2002的供應資訊，供應資訊輸出至被供予電源電壓的模組。圖5顯示電源電 壓供應至控制電路2002、ALU 2003、暫存器2004、及記憶體2005的實例。控制電路2002輸出供應資訊至ALU 2003及暫存器2004(圖5中的「輸出供應資訊至ALU及暫存器」)，以及，控制電路2002中的非依電性記憶體電路中的資料輸入至與非依電性記憶體電路形成組的依電性記憶體電路(圖5中的「資料供應」)。控制電路2002中的組的配置及資料供應操作類似於實施例1。此外，當供應資訊從控制電路2002輸入至ALU 2003時(圖5中的「輸入供應資訊」)，ALU 2003將保持在其非依電性記憶體電路中的資料輸入至與非依電性記憶體電路形成組的依電性記憶體電路(圖5中的「資料供應」)。ALU 2003中的組的配置及資料供應操作類似於實施例1。當供應資訊從控制電路2002輸入至暫存器2004時(圖5中的「輸入供應資訊」)，暫存器2004將保持在其非依電性記憶體電路中的資料輸入至與非依電性記憶體電路形成組的依電性記憶體電路(圖5中的「資料供應」)。暫存器2004中的組的配置及資料供應操作類似於實施例1。注意，如實施例1中所述般，記憶體2005包含即使當停止電源電壓的供應時仍然能繼續保持資料的非依電性記憶體電路作為記憶胞。
如上所述，電源電壓供應至控制電路2002、ALU 2003、暫存器2004、記憶體2005，這些模組操作，以及立即執行預定處理(圖5中的「操作所有模組」)。注意，雖然圖5中顯示電源電壓供應至控制電路2002、ALU 2003、暫存器2004、及記憶體2005，但是，本發明的一模式不限於此。當電源電壓供應至這些模組中的某些模組時，在其它模組中電源電壓的供應保持停止。在此情形中，僅在被供予電源電壓之模組中，藉由供應資訊以執行提供資料的操作，以及，這些模組中的某些模組設定在操作狀態。
上述是從備用模式在所有模組或某些模組中選取供應電源電壓的模式之前的操作說明。
圖4顯示在電源電壓供應至所有模組或某些模組之後及在所有模組或某些模組中停止電源電壓的供應之前，解碼器2001、控制電路2002、ALU 2003、暫存器2004、記憶體2005、及電源電路2006的操作。
首先，解碼器2001選取電源電壓供應停止的模組(圖4中的「選取電力被關閉的模組」)。與先前已由解碼器2001接收的關於命令之歷史資訊及供應資訊用於此選取。舉例而言，在有與不要求特定模組的操作命令的連續接收等有關的歷史資訊、以及電源電壓由供應資訊供應至模組的情形中，藉由預測模組有段時間不操作，可以選取停止對模組供應電源電壓。解碼器2001能在每一給定週期取得最新的歷史資訊。圖4顯示在電源電壓供應至所有模組(控制電路2002、ALU 2003、暫存器2004、及記憶體2005)(圖4中的「在所有模組中操作」)之後，停止對所有模組供應電源電壓之實施例。但是，在這些模組中的某些模組中，可以選擇性地停止電源電壓的供應。
在選取被停止電源電壓的供應之模組之後，與停止被供予電源電壓的模組有關的資訊(於下稱為電力關閉資訊)輸出至控制電路2002(圖4中的「輸出電力關閉資訊給控制電路」)。依此方式，電力關閉資訊輸入至控制電路2002(圖4中的「輸入電力關閉資訊」)。根據輸入至控制電路2002的電力關閉資訊，電力關閉資訊輸出至被停止電源電壓供應的模組。圖4顯示控制電路2002、ALU 2003、暫存器2004、及記憶體2005中停止電源電壓供應的實施例。控制電路2002輸出電力關閉資訊至ALU 2003及暫存器2004(圖4中的「輸出電力關閉資訊給ALU及暫存器」)，以及，控制電路2002中的依電性記憶體電路中的資料在與依電性記憶體電路形成組的非依電性記憶體電路中被置於備用(圖4中的「資料備用」)。控制電路2002中的組的配置及資料備用操作類似於實施例1。此外，當電力關閉資訊從控制電路2002輸入至ALU 2003時(圖4中的「輸入電力關閉資訊」)，ALU 2003將保持在其依電性記憶體電路中的資料輸入至與依電性記憶體電路形成組的非依電性記憶體電路(圖4中的「資料備用」)。ALU 2003中的組的配置及資料備用操作類似於實施例1。當電力關閉資訊從控制電路2002輸入至暫存器2004時(圖4中的「輸入電力關閉資訊」)，暫存器2004將保持在其依電性記憶體電路中的資料在與依電性記憶體電路形成組的非依電性記憶體電路中被置於備用(圖4中的「資料備用」)。暫存器2004中的組的配置及資料備用操作類似於 實施例1。
依此方式，在被停止電源電壓供應之模組中的控制電路2002、ALU 2003、及暫存器2004中完成資料備用之後，解碼器2001輸出電力關閉資訊給電源電路2006(圖4中的「輸出電力關閉資訊給電源電路」)。當電力關閉資訊輸入至電源電路2006時(圖4中的「輸入電力關閉」資訊)，電源電路2006根據電力關閉資訊，停止對模組的電源電壓供應(圖4中的「停止電源電壓供應至電力關閉被選取的模組」)。注意，在記憶體2005包含在電力關閉被選取的模組中之情形中，也停止供應電源電壓給記憶體2005。注意，如實施例1中所述，由於記憶體2005包含即使當電源電壓供應被停止時仍然能繼續保持資料的非依電性記憶體電路，而不用執行資料備份等等。此處，在預定模組中停止電源電壓的供應意指在對應於高電力電位與低電力電位之間的差之電壓被供應至模組作為電力電位之情形中，停止這些電位中之一的供應的操作或是使這些電位中之一與這些電位中的其它電位相同的操作。
上述是在電源電壓供應至所有模組或是某些模組之後及在所有模組或是某些模組停止電源電壓的供應之前的操作之說明。
如上所述，信號處理電路2000執行常關驅動方法，其中，僅當需要時才供應電源電壓，以操作所有模組或是某些模組。因此，信號處理電路2000的耗電大幅降低。在選取電源電壓的供應之後短暫地，信號處理電路2000 中的每一模組能以保持的資料啟動預定處理。因此，在信號處理電路2000中，從選取電源電壓供應至啟動預定處理之時間能縮短。此外，在被供予電源電壓的模組中，使用依電性記憶體電路以執行預定處理；因此，能增加信號處理電路2000的存取速度。此外，使用資料寫入次數高的高度可靠的電路作為用於信號處理電路2000的非依電性記憶體電路100；因此，能增進信號處理電路2000的耐用性及可靠度。
特別地，以下述方式取得後述有利功效：依電性記憶體電路200及用於儲存保持在依電性記憶體電路200中的資料之非依電性記憶體電路100之組提供給控制電路2002及暫存器2004中的每一者或是暫存器2004、控制電路2002、及ALU 2003中的每一者，非依電性記憶體電路100提供給記憶體2005，以及由電源電路2006控制電源電壓對各模組的供應。
在停止電源電壓供應之前及之後，能執行資料的供應及備用，而不用在模組之間移動資料。因此，無須提供特別用於在模組之間執行資料的供應及備用的信號路徑(路徑或掃描路徑)以及，容易增加信號處理電路2000的尺寸。
本實施例能與任何其它實施例適當地結合。
[實施例3]
在本實施例中，將說明實施例1中所述的信號處理電 路2000的更具體配置。注意，圖1A至1E中使用的代號將用於說明。
圖6A是信號處理電路2000的剖面視圖。在圖6A中，左半邊是形成有控制電路2002、ALU 2003、及暫存器2004的區域之剖面視圖。在控制電路2002、ALU 2003、及暫存器2004中依電性記憶體電路200及非依電性記憶體電路100的組之中，典型地顯示包含在依電性記憶體電路200中的電晶體103a、包含在非依電性記憶體電路100中的電晶體101a(對應於圖1B或1D中的電晶體101)、及電容器102a(對應於圖1B或1D中的電容器102)。在圖6A中，右半部是形成記憶體2005的區域的剖面視圖。典型地顯示包含在記憶體2005的記憶胞(非依電性記憶體電路100)中的電晶體101b(對應於圖1B或1D中的電晶體101)及電容器102b(對應於圖1B或1D中的電容器102)。注意，舉例而言，電晶體103b設在包含於記憶體2005的記憶胞中的電晶體101b之下而彼此重疊。在圖6A中，電晶體103a及電晶體103b形成在基底700上，電晶體101a及電晶體101b形成在電晶體103a和電晶體103b上方而以層間絕緣層設於其間，以及，電容器102a和電容器102b形成於電晶體101a和電晶體101b上方。
在圖6A中，在相同步驟中形成電晶體103a和電晶體103b。電晶體101a和電晶體101b在相同步驟中形成。此處，在相同步驟中形成複數個電晶體意指藉由蝕刻一導體膜而形成複數電晶體的閘極電極；藉由使用一絕緣膜(或 是藉由蝕刻一絕緣膜)以形成複數個電晶體的閘極絕緣膜；以及，藉由蝕刻一導體膜以形成複數電晶體的源極電極和汲極電極。注意，在具有形成於半導體層中的通道之電晶體的情形中，相同步驟包含藉由蝕刻一半導體層(半導體膜)以形成複數電晶體的主動層。
在圖6A中，在相同步驟中形成電容器102a及電容器102b。此處，在相同步驟中形成複數電容器意指藉由蝕刻一導體膜而形成複數電容器的成對電極中之一；藉由使用一絕緣膜(或是藉由蝕刻一絕緣膜)而形成複數電容器的介電層；以及，藉由使用一導體膜(或是藉由蝕刻一導體膜)而形成複數電容器的成對電極中之另一電極。
注意，在圖6A及6B中，電容器102a包含成對電極中之一電極301a、介電層302a、及成對電極中之另一電極303。電容器102b包含成對電極中之一電極301b、介電層302a、及成對電極中之另一電極303。共同地設置電容器102a的介電層302a及電容器102b的介電層302a，而不用彼此分離。此外，電容器102a的成對電極中的另一電極303與電容器102b的成對電極中的另一電極303共同地設置，而不用彼此分離。在此情形中，共同設置而不用彼此分離之導體層(電容器102a的成對電極中的另一電極303與電容器102b的成對電極中的另一電極303)作為信號處理電路2000的屏蔽層(例如，電場屏蔽層)或是遮光層。舉例而言，當導體層設置成遮蓋例如包含在信號處理電路2000中的電晶體等元件(例如電晶體103a、電晶 體103b、電晶體101a、及電晶體101b)時，能降低外部電場等對包含在信號處理電路2000中的元件之不利影響。如上所述，當電容器102a的成對電極中的另一電極303及電容器102b的成對電極中的另一電極303作為屏蔽層或遮光層時，能提供高度可靠的信號處理電路2000，但不增加製程(或步驟)數目。
圖6B是透視圖，顯示信號處理電路2000的配置。信號處理電路2000包含形成在基底700上的電路組1103及包含類似於電晶體103a和電晶體103b的電晶體；電路組1101和電路組1111，設置在電路組1103上方以致於與電路組1103重疊，以及包含類似於電晶體101a和電晶體101b的電晶體；以及，區域，設置在電路組1101和電路組1111之上方以致於與電路組1101和電路組1111重疊，以及包含類似於電容器102a和電容器102b的複數電容器(在圖6B中，僅典型地顯示每一電容器的成對電極中的另一電極303)。此處，電容器102a的成對電極中的另一電極303及電容器102b的成對電極中的另一電極303共同地設置而不用彼此分開，以致於遮蓋電路組1103、電路組1101、及電路組1111。依此方式，電容器102a的成對電極中的另一電極303及電容器102b的成對電極中的另一電極303作為信號處理電路2000的屏蔽層。
電路組1103為非依電性記憶體電路100除外之包含在信號處理電路2000中的電路。電路組1103包含包括在依電性記憶體電路200中的元件、記憶胞陣列400除外之 包括在記憶體2005中的元件(例如列解碼器404、行解碼器403、感測放大器401、及預充電電路402)、等等。舉例而言，電路組1111包含包括在複非依電性記憶體電路100中的電晶體101，非依電性記憶體電路100均與包含在信號處理電路2000中電路中的依電性記憶體電路200形成組。舉例而言，電路組1101設有包含在記憶體2005的記憶胞陣列400中的非依電性記憶體電路100中的電晶體101，記憶體2005是在包含於信號處理電路2000的電路中。包含在信號處理電路2000中的電路中的非依電性記憶體電路100中所包含的電容器102設置在這些電路組上方。
此處，較佳的是，電路組1103的部份1101b設有記憶胞陣列400除外之包含在記憶體2005中的元件(例如，列解碼器404、行解碼器403、感測放大器401、及預充電電路402)，以及，較佳的是，此區域(部份1101b)與電路組1101重疊。此處，電路組1101設有包含在記憶胞陣列400中的非依電性記憶體電路100中的電晶體101。因此，用於控制資料輸入/輸出的電路部設置成接近記憶胞陣列400。
雖然圖6A及6B顯示一結構，其中，電晶體101a及電晶體101b形成在電晶體103a及電晶體103b上方，以及，電容器102a和電容器102b形成在電晶體101a和電晶體101b上方，但是，本發明的一模式不限於此。包含電晶體101a和電晶體101b的層以及包含電容器102a和 電容器102b的層可以堆疊在電晶體103a和電晶體103b上方。圖7顯示此情形的結構實施例。在圖7中，在電晶體103a和電晶體103b上方，設置包含電晶體101a和電晶體101b的層、包含電容器102a和電容器102b的層、包含電晶體101c和電晶體101d的層、以及包含電容器102c和電容器102d的層。此處，與圖6B中的結構不同，電容器102a的成對電極中的另一電極與電容器102b的成對電極中的另一電極彼此分離。這是將設在電容器102a和電容器102b上方的電路與設在電容器102a和電容器102b下方的電路彼此電連接。在圖7中，共同設置而未彼此分離之電容器102c的成對電極中的另一電極與電容器102d的成對電極中的另一電極作為信號處理電路2000的屏蔽層。依此方式，在包含電晶體101a和電晶體101b的層以及包含設在電晶體103a和電晶體103b上方的電容器102a和電容器102b的層之多層結構中，設在最上層中之電容器102c的成對電極中的另一電極與電容器102d的成對電極中的另一電極共同地設置而未彼此分離且均作為屏蔽層。
本實施例能與任何其它實施例適當地結合。
[實施例4]
將說明圖1A中所示的信號處理電路2000的形成方法。在本實施例中，以電晶體103作為包含在包括於信號處理電路2000中的非依電性記憶體電路100除外的電路 中的元件之實例、以及以在氧化物半導體層中具有通道的電晶體101和電容器102作為包含在包括於信號處理電路2000中的非依電性記憶體電路100中的元件的實例，來說明信號處理電路2000的形成方法。此處，以使用在矽層中具有通道的電晶體作為電晶體103之情形為例說明。
首先，如圖8A中所示，絕緣膜701及與單晶半導體基底分離的半導體膜702形成在基底700上。
雖然對於作為基底700的材料並無特別限制，但是，材料具有至少高至足以耐受後續熱處理的抗熱性是必須的。舉例而言，使用融熔處理或漂浮處理形成的玻璃基底、石英基底、半導體基底、陶瓷基底、等等作為基底700。在後續熱處理溫度高的情形中，較佳地使用應變點高於或等於730℃的玻璃基底作為玻璃基底。
在本實施例中，以使用單晶矽以形成半導體膜702的實例為例說明電晶體103的形成方法。注意，簡述單晶半導體膜702的形成方法之具體實例。首先，包含由電場加速的離子之離子束進入單晶半導體基底之接合基底以及易脆層，易脆層由於晶體結構的局部失序而易脆的，且形成在離接合基底的表面某深度之區域中。藉由離子束的加速能量及離子束的進入角度，能調整易脆層形成處的深度。然後，接合基底及設有絕緣膜701的基底700彼此附著，以致於絕緣膜701設於其間。在接合基底及基底700彼此重疊之後，約大於或等於1 N/cm2且小於或等於500N/cm2，較佳地大於或等於11 N/cm2且小於或等於20 N/cm2之壓力施加至部份接合基底及部份基底700，以致於這些基底彼此附著。當壓力施加至部份接合基底及部份基底700時，接合基底與絕緣膜701之間的接合從這些部份開始，造成接合基底與絕緣膜701彼此緊密接觸的整個表面的接合。之後，執行熱處理，以致於存在於易脆層中的微空乏相結合，以及，微空乏的體積增加。因此，接合基底的一部份之單晶半導體膜延著易脆層而與接合基底分離。熱處理的溫度設定成不會超過基底700的應變點。然後，以蝕刻等等，將單晶半導體膜處理成所需形狀，以致於形成半導體膜702。
為了控制臨界電壓，例如硼、鋁、或鍺等賦予p型導電率的雜質元素、或是例如磷或砷等賦予n型導體率的雜質元素可以添加至半導體膜702。用於控制臨界電壓的雜質元素可以添加至未被蝕刻至具有預定形狀的半導體膜或是可以添加至被蝕刻成具有預定形狀的半導體膜702。或者，用於控制臨界電壓的雜質元素可以添加至接合基底。或者，雜質元素可以添加至接合基底以概略地控制臨界電壓，以及，將雜質元素進一步添加至未被蝕刻至具有預定形狀的半導體膜或被蝕刻至具有預定形狀的半導體膜702，以便精密地控制臨界電壓。
注意，雖然在本實施例中使用單晶半導體膜的實施例，但是，本發明不限於此結構。舉例而言，可以使用以汽相沈積形成於絕緣膜701上的多晶、微晶、或非晶半導體膜。或者，以已知的技術，將半導體膜晶化。關於已知 的晶化技術，可以使用利用雷射光的雷射晶化或是利用觸媒元素的晶化。或者，結合地使用使用觸媒元素的晶化及雷射晶化。當使用例如石英基底等耐熱基底時，可以使用與使用電熱爐的熱晶化、使用紅外光的燈加熱晶化、使用觸媒元素的晶化、或是約950℃的高溫退火相結合的晶化。
接著，如圖8B中所示，將半導體膜702處理成預定形狀，以致於形成半導體層704。然後，閘極絕緣膜703形成於半導體層704上。
舉例而言，以電漿強化CVD、濺射、等等，使用包含氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0，y>0))、添加氮的矽酸鉿(HfSixOyNz(x>0，y>0，z>0))、添加氮的鋁酸鉿(HfAlxOyNz(x>0，y>0，z>0))、等等的膜之單層或堆疊層，形閘極絕緣膜703。
注意，在本說明書中，氧氮化物是包含的氧比氮更多的物質，氮氧化物是包含的氮比氧更多的物質。
舉例而言，閘極絕緣膜703的厚度為大於或等於1 nm且小於或等於100 nm，較佳地大於或等於10 nm且小於或等於50 nm。在本實施例中，以電漿強化CVD，形成含有氧化矽的單層絕緣膜作為閘極絕緣膜703。
然後，如圖8C所示般，形成閘極電極707。
形成導體膜，然後將其處理成預定形狀，以致於形成閘極電極707。以CVD法、濺射法、汽相沈積、旋轉塗 敷、等等，形成導體膜。關於導體膜，可以使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)、等等。可以使用含有金屬作為主成份的合金或含有金屬的化合物。或者，可以使用摻雜賦予導電率之例如磷等雜質元素的例如多晶矽等半導體膜。
注意，雖然在本實施例中使用單層導體膜來形成閘極電極707，但是，本實施例不限於此結構。閘極電極707可以由多數堆疊的導體膜形成。
關於雙導體膜的結合，以氮化鉭或鉭用於第一導體膜以及以鎢用於第二導體膜。除了此實施例之外，可以使用任何下述組合：氮化鎢及鎢；氮化鉬及鉬；鋁及鉭；鋁及鈦、等等。由於鎢及氮化鉭具有高抗熱性，所以，在形成二導體膜後的步驟中執行用於熱活化的熱處理。或者，關於雙導體膜的組合，舉例而言，可以使用摻雜有賦予n型導電率的雜質元素之矽及矽化鎳、摻雜有賦予n型導電率的雜質之矽及矽化鎢、等等。
在堆疊三或更多導體膜的三層結構之情形中，較佳地使用鉬膜、鋁膜、及鉬膜的層疊結構。
使用氧化銦、銦錫氧化物、銦鋅氧化物、氧化鋅、鋅鋁氧化物、鋅鋁氧氮化物、鎵鋅氧化物、等等透光氧化物導體膜作為閘極電極707。
或者，以未使用掩罩之滴放法，選擇性地形成閘極電極707。滴放法是藉由從孔口排放或噴射含有預定成份的液滴以形成預定圖案的方法，以及，依其類別包含噴墨 法。
此外，閘極電極707能依一方式形成，使得形成導體膜，然後，在適當地控制的條件下(例如，施加至線圈化電極層的電力量、施加至基底側上的電極層之電力量、及基底側上的電極溫度)，以感應耦合電漿(ICP)蝕刻法，將導體膜蝕刻成依所需形狀而錐化的。此外，可以藉由掩罩的形狀以控制錐狀的角度等等。注意，關於蝕刻氣體，可以適當地使用例如氯、氯化硼、氯化矽、或四氯化硼等氯為基礎的氣體；例如四氟化碳、氟化硫、或氟化氮等氟為基礎的氣體；或是氧。
接著，如圖8D所示，當以閘極電極707作為掩罩，將賦予一導電率型的雜質元素添加至半導體層704時，在半導體層704中形成與閘極電極707重疊的通道形成區710、以及通道形成區710設於其間的成對雜質區709。
在本實施例中，以賦予p型導電率的雜質元素(例如硼)添加至半導體層704的情形為例說明。
接著，如圖9A中所示般，形成絕緣膜712和絕緣膜713以遮蓋閘極絕緣膜703及閘極電極707。具體而言，可以使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、氧化鋁、氮氧化鋁、等等作為絕緣膜712和絕緣膜713。特別地，由於可以充份地降低導因於電極或佈線的重疊之電容，所以，使用低介電常數(低k)材料較佳地形成絕緣膜712和絕緣膜713。注意，可以使用包含此材料的多孔絕緣膜作為絕緣膜712和絕緣膜713。由於多孔絕緣膜具有 比緻密絕緣膜更低的介電常數，所以，能進一步降低導因於電極或佈線之寄生電容。
在本實施例中，說明以氧氮化矽用於絕緣膜712及氮氧化矽用於絕緣膜713的實例。此外，在本實施例中，雖然顯示在閘極電極707上形成絕緣膜712和絕緣膜713的實例，但是，在本發明中，可以僅有一絕緣膜形成於閘極電極707上、或是三或更多層的多數絕緣膜可以堆疊。
接著，如圖9B中所示般，絕緣膜713接受化學機械拋光(CMP)或蝕刻，以致於絕緣膜713的上表面僅平坦化。注意，為了增進稍後形成的電晶體101的特徵，較佳地將絕緣膜713的表面僅可能地平坦化。
經由上述步驟，形成電晶體103。
接著，說明用於形成電晶體101的方法。首先，如圖9C所示，在絕緣膜713上形成氧化物半導體層716。
將形成於絕緣膜713上的氧化物半導體膜處理成所需形狀，以形成氧化物半導體層716。氧化物半導體膜的厚度大於或等於2 nm且小於或等於200 nm，較佳地大於或等於3 nm且小於或等於50 nm，更佳地大於或等於3 nm且小於或等於20 nm。藉由濺射以沈積氧化物半導體膜。或者，藉由在稀有氣體(例如，氬)氛圍、氧氛圍、或稀有氣體(例如，氬)及氧的混合氛圍中，以濺射形成氧化物半導體膜。
注意，在以濺射沈積氧化物半導體膜之前，藉由逆濺射，較佳地移除絕緣膜713的表面上的灰塵，在逆濺射 中，導入氬氣以及產生電漿。逆濺射係一方法，其中，未施加電壓至靶側，在氬氛圍中，使用RF電源以施加電壓至基底側，以及，在基底近處中產生電漿，以致於修改基底表面。注意，可以使用氮、氦、或類似者以取代氬氛圍。或者，可以使用添加氧、氧化亞氮、或類似者之氬氛圍。或者，可以使用添加氯、四氯化碳、或類似者之氬氛圍。
要使用的氧化物半導體較佳地含有銦(In)或鋅(Zn)。特別地，較佳地含有In和Zn。除了In和Zn之外，關於用於降低包含氧化物半導體的電晶體的電特徵變異之穩定物，較佳地又含有鎵(Ga)。較佳地含有錫(Sn)作為穩定物。較佳地含有鉿(Hf)作為穩定物。較佳地含有鋁(Al)作為穩定物。
關於其它穩定物，可以含有例如鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、或鎦(Lu)等一或多種類鑭元素。
舉例而言，可以使用氧化銦；氧化錫；氧化鋅；例如In-Zn為基礎的氧化物、Sn-Zn為基礎的氧化物、Al-Zn為基礎的氧化物、Zn-Mg為基礎的氧化物、Sn-Mg為基礎的氧化物、In-Mg為基礎的氧化物、或In-Ga為基礎的氧化物等二成份金屬氧化物；例如In-Ga-Zn為基礎的氧化物(也稱為IGZO)、In-Al-Zn為基礎的氧化物、In-Sn-Zn為基礎的氧化物、Sn-Ga-Zn為基礎的氧化物、Al-Ga-Zn為 基礎的氧化物、Sn-Al-Zn為基礎的氧化物、In-Hf-Zn為基礎的氧化物、In-La-Zn為基礎的氧化物、In-Ce-Zn為基礎的氧化物、In-Pr-Zn為基礎的氧化物、In-Nd-Zn為基礎的氧化物、In-Sm-Zn為基礎的氧化物、In-Eu-Zn為基礎的氧化物、In-Gd-Zn為基礎的氧化物、In-Tb-Zn為基礎的氧化物、In-Dy-Zn為基礎的氧化物、In-Ho-Zn為基礎的氧化物、In-Er-Zn為基礎的氧化物、In-Tm-Zn為基礎的氧化物、In-Yb-Zn為基礎的氧化物、或In-Lu-Zn為基礎的氧化物等三成分金屬氧化物；或是，例如In-Sn-Ga-Zn為基礎的氧化物、In-Hf-Ga-Zn為基礎的氧化物、In-Al-Ga-Zn為基礎的氧化物、In-Sn-Al-Zn為基礎的氧化物、In-Sn-Hf-Zn為基礎的氧化物、或In-Hf-Al-Zn為基礎的氧化物等四成分金屬氧化物。此外，舉例而言，任何上述氧化物半導體可以含有In、Ga、Sn、及Zn以外的其它要素，例如SiO2。
注意，此處，舉例而言，「In-Ga-Zn為基礎的氧化物」意指含有In、Ga、及Zn作為主成分的氧化物，且對於In、Ga、及Zn的比例並無特別限定。In-Ga-Zn為基礎的氧化物可以含有In、Ga、及Zn以外的金屬元素。
可以使用化學式InMO3(ZnO)m(滿足m>0，且m不是整數)表示的材料作為氧化物半導體。注意，M代表選自Ga、Fe、Mn、及Co之一或更多金屬元素。或者，可以使用化學式In3SnO5(ZnO)n(n>0，n是整數)表示的材料作為氧化物半導體。
舉例而言，使用原子比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn為基礎的氧化物、或是成分在上述成分附近的任何氧化物。或者，使用原子比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)、或In：Sn：Zn=2：1：5(=1/4：1/8：5/8)的In-Sn-Zn為基礎的氧化物、或是成分在上述成分附近的任何氧化物。
但是，成分不限於上述，可以根據所需的半導體特徵(例如，遷移率、臨界電壓、及變異)而使用具有適當成分的材料。為了取得所需半導體特徵，較佳的是將載子密度、雜質濃度、缺陷密度、金屬元素與氧之間的原子比、原子間距離、密度、等等設定在適當值。
舉例而言，在使用In-Sn-Zn氧化物的情形中，相當容易取得高遷移率。但是，也是在使用In-Ga-Zn為基礎的氧化物之情形中，可以藉由降低塊體中缺陷密度而增加遷移率。
注意，舉例而言，「在包含In、Ga及Zn之原子比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物之成分是在包含In、Ga及Zn之原子比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物之成分的鄰近之情形」，意指a、b、及c滿足下述關係：(a-A)2+(b-B)2+(c-C)2≦r2，舉例而言，r是0.05。同理可用於其它氧化物。
氧化物半導體可以是單晶或非單晶。在後一情形中，氧化物半導體可以是非晶的或多晶的。此外，氧化物半導 體可以具有非晶結構，所述非晶結構包含具有結晶性或非非晶結構的部份。
在非晶狀態的氧化物半導體中，相當容易取得平坦表面，以致於當使用氧化物半導體以製造電晶體時，能降低介面散射，以及，相當容易取得相當高的遷移率。
在具有結晶性的氧化物半導體中，塊體中的缺陷進一步降低，以及，當表面平坦度增進時，能取得遷移率高於非晶狀態的氧化物半導體的遷移率。為了增進表面平坦度，氧化物半導體較佳地形成於平坦表面上。具體而言，氧化物半導體形成於平均表面粗糙度(Ra)小於或等於1 nm、較佳的是小於或等於0.3nm、又較佳的是小於或等於0.1 nm之表面上。
注意，藉由JIS B 0601定義的中心線平均粗糙度之三維擴張以應用至平面，而取得Ra。Ra可以表示為「從參考表面至特定表面的偏移絕對值的平均值」且由下述公式界定。
在上述公式中，S0代表測量的平面的面積(由座標(x1,y1)、(x1,y2)、(x2,y1)、及(x2,y2)表示的四點所界定的長方形區)，Z0代表要測量的平面的平均高度。使用原子 力顯微鏡(AFM)，測量Ra。
在本實施例中，使用30 nm厚的In-Ga-Zn為基礎的氧化物半導體薄膜作為氧化物半導體膜，所述In-Ga-Zn為基礎的氧化物半導體薄膜係使用包含銦(In)、鎵(Ga)、及鋅(Zn)的靶，以濺射法取得的。舉例而言，使用金屬的成分比為In：Ga：Zn=1：1：0.5、In：Ga：Zn=1：1：1、或In：Ga：Zn=1：1：2的靶作為靶。包含In、Ga、及Zn的靶的填充率高於或等於90%且低於或等於100%，較佳地高於或等於95%且低於100%。藉由使用具有高填充率的靶，形成緻密的氧化物半導體膜。
在本實施例中，以下述方式沈積氧化物半導體膜：將基底保持於維持降壓狀態的處理室中、移除餘留在處理室中的濕氣、將氫及濕氣被移除的濺射氣體導入、以及使用靶。在沈積期間，基底溫可為高於或等於100℃且低於或等於600℃，較佳地高於或等於200℃至低於或等於400℃。在基底被加熱時沈積氧化物半導體膜，能降低包含於沈積的氧化物半導體膜中的雜質濃度。此外，能降低濺射造成的傷害。為了移除餘留在處理室中的濕氣，較佳地使用吸附型真空泵。舉例而言，較佳地使用低溫泵、離子泵、或鈦昇華泵。增設冷阱的渦輪泵可以作為抽真空機構。舉例而言，藉由使用低溫泵，從處理室中抽除氫原子、例如水(H2O)等含有氫原子的化合物(較佳地含有碳原子的化合物)、等等。因此，降低處理室中沈積的氧化物半導體膜中含有的雜質濃度。
關於沈積條件的實例，使用下述條件：基底與靶之間的距離為100 mm，壓力0.6 Pa，直流(DC)電力為0.5 kW，氛圍為氧氛圍(氧流量比例為100%)氛圍。注意，由於脈衝式直流(DC)電源可以降低沈積時產生的粉塵以及膜厚均勻，所以較佳的是使用脈衝式直流(DC)電源。
此外，當濺射設備的處理室的漏氣率設定為低於或等於1×10-10 Pa．m3/秒時，能降低進入氧化物半導體膜中之例如鹼金屬或氫化物等雜質。此外，藉由使用吸附型真空泵作為抽真空系統，能降低來自抽真空系統之例如鹼金屬、氫原子、氫分子、水、羥基、或氫化物等雜質的倒流。
當靶的純度設定於99.99%或更高時，能降低混入於氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、羥基、氫化物等等。此外，藉由使用靶，能降低氧化物半導體膜中例如鋰、鈉、或鉀等鹼金屬的濃度。
注意，為了在氧化物半導體膜中含有儘可能少的氫、羥基、及濕氣，較佳的是在濺射設備的預熱室中將有絕緣膜712和絕緣膜713形成於上的基底700預熱作為沈積的前置處理，以消除及排除吸附於基底700上的例如氫或濕氣等雜質。預熱的溫度是高於或等於100℃且低於或等於400℃，較佳地高於或等於150℃且低於或等於300℃。關於設置在預熱室中的抽真空單元，低溫泵是較佳的。注意，可以省略預熱處理。在稍後步驟中沈積閘極絕緣膜721之前，對導體層719和導體層720形成於上的基底 700類似地執行此預熱。
注意，用於形成氧化物半導體層716的蝕刻可以是乾蝕刻、濕蝕刻、或乾蝕刻及濕蝕刻。關於用於乾蝕刻的蝕刻氣體，較佳地使用含氯的氣體(例如氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、或四氯化碳(CCl4)等氯為基礎的氣體)。或者，使用含有氟的氣體(例如四氟化碳(CF4)、氟化硫(SF6)、氟化氮(NF3)、或三氟甲烷(CHF3)等氟為基礎的氣體)、溴化氫(HBr)、氧(O2)、這些氣體中任何添加例如氦(He)或氬(Ar)等稀有氣體之氣體、等等。
關於乾蝕刻，可以使用平行板反應離子蝕刻(RIE)或感應耦合電漿(ICP)蝕刻。為將膜蝕刻成具有所需形狀，適當地調整蝕刻條件(例如，施加至線圈電極的電力量、施加至基底側上的電極之電力量、基底側上電極的溫度)。
關於用於蝕濕刻的蝕刻劑，使用例如磷酸、醋酸、及硝酸的混合溶液、例如檸檬酸或草酸等有機酸、等等。在本實施例中，使用ITO-07N(KANTO CHEMICAL CO.,Inc.製造)。
以噴墨法形成用於形成氧化物半導體層716的光阻掩罩。當以噴墨法形成光阻掩罩時，未使用光罩；因此，製造成本降低。
注意，較佳的是在後續步驟中在導體膜形成之前執行逆濺射，以致於移除附著至氧化物半導體層716及絕緣膜713的表面上的餘留光阻等等。
注意，在某些情形中，由濺射等沈積的氧化物半導體膜含有濕氣或氫(包含羥基)作為雜質。濕氣或氫容易形成施子能階並因而作為氧化物半導體中的雜質。因此，在本發明的一模式中，為了降低氧化物半導體膜中例如濕氣或氫等雜質(以執行脫氫或脫水)，氧化物半導體層716在降壓氛圍、氮、稀有氣體、等等的惰性氣體氛圍、氧氣氛圍、或超乾空氣(在使用穴環朝下雷射顯微(CRDS)法以露點儀執行測量的情形中，濕氣量是20 ppm或更低(轉換成露點，-55℃))，較佳地1 ppm或更低，更佳地10 ppb或更低)中，接受熱處理。
藉由對氧化物半導體層716執行熱處理，消除氧化物半導體層716中的濕氣或氫。具體而言，在高於或等於250℃且低於或等於750℃，較佳地高於或等於400℃且低於基底的應變點之溫度下，執行熱處理。舉例而言，以500℃執行熱處理約大於或等於3分鐘且短於或等於6分鐘。當以RTA用於熱處理時，短時間地執行脫水或脫氫；因此，即使在高於玻璃基底的應變點之溫度下，仍然可以執行處理。
在本實施例中，使用熱處理設備之一的電熱爐。
注意，熱處理設備不限於電熱爐，可以設有以來自例如電阻式加熱器等加熱器的熱傳導或熱輻射來加熱物品之裝置。舉例而言，使用例如氣體快速熱退火(GRTA)設備或燈快速熱退火(LRTA)設備等快速熱退火(RTA)設備。LRTA設備是藉由例如鹵素燈、金屬鹵化物燈、氙電弧 燈、碳電弧燈、高壓鈉燈、或高壓水銀燈等燈發射的光(電磁波)之輻射，將物體加熱。GRTA設備是使用高溫氣體以執行熱處理之設備。使用不會因熱處理而與物體反應之惰性氣體作為氣體，例如氮或稀有氣體(例如氬)。
在熱處理中，較佳的是濕氣、氫、等等不包含於氮或例如氦、氖、或氬等稀有氣體中。或者，導入於熱處理設備中之氮或例如氦、氖、或氬等稀有氣體之純度較佳地為等於或高於6N(99.9999%)，又較佳地為高於或等於7N(99.99999%)(亦即，雜質濃度為低於或等於1 ppm，較佳地為低於或等於0.1ppm)。
注意，已有文獻指出氧化物半導體對於雜質不敏感，當可觀數量的金屬雜質含於膜中時不會有問題，以及，可以使用含有例如鈉等大量鹼金屬且不昂貴的鈉鈣玻璃(Kamiya,Nomura，及Hosono等所著的「Carrier Transport Properties and Electronic Structure of Amorphous Oxide Semiconductors：The present status」,KOTAI BUTSURI(SOLID STATE PHYSICS),2009,Vol.44,pp.621-633)。但是此考量並不適當。鹼金屬不是包含於氧化物半導體中的元素，因此是雜質。在鹼土金屬不是包含於氧化物半導體中之情形中，鹼土金屬也是雜質。在鹼金屬中，特別地，當接觸氧化物半導體層的絕緣膜是氧化物時Na變成Na+且Na擴散至絕緣層中。此外，在氧化物半導體層中，Na進入或切斷包含於氧化物半導體中的金屬與氧之間的鍵。結果，舉例而言，發生例如導因於臨界電壓 在負方向上偏移之電晶體常開狀態、或遷移率降低等電晶體特徵劣化。也發生特徵變異。當氧化物半導體層中的氫濃度相當低時，此導因於雜質之特徵變異及電晶體特徵劣化出現。因此，當氧化物半導體層中的氫濃度低於或等於1×1018 cm3，較佳地，低於或等於1×1017 cm3時，雜質濃度較佳地降低。具體而言，二次離子質譜儀對Na濃度的測量值較佳地為低於或等於5×1016/cm3，更較佳地為低於或等於1×1016/cm3，仍然更較佳地為低於或等於1×1015/cm3。類似地，Li濃度的測量值較佳的是低於或等於5×1015/cm3，更較佳的是低於或等於1×1015/cm3。類似地，K濃度的測量值較佳的是低於或等於5×1015/cm3，更較佳的是低於或等於1×1015/cm3。
經由上述步驟，氧化物半導體層716中的氫濃度降低。因此，氧化物半導體層是穩定的。此外，在低於或等於玻璃轉變溫度之溫度下的熱處理能夠形成具有相當低載子密度及寬能帶隙的氧化物半導體層。因此，可以使用大基底以形成電晶體，以致於增加量產力。此外，藉由使用氫濃度降低的氧化物半導體層，能夠製造具有高耐受電壓及相當低的關閉狀態電流之電晶體。可以在沈積氧化物半導體層之後的任何時間執行熱處理。
注意，氧化物半導體層可以是非晶的或結晶的。使用例如C軸對齊結晶氧化物半導體(CAAC-OS)膜，形成具有結晶性的氧化物半導體層。
CAAC-OS膜不完全是單晶的，也不完全是非晶的。 CAAC-OS膜是具有晶體-非晶混合相結構的氧化物半導體膜，其中，晶體部份(晶體區)及非晶部份(非晶區)包含於非晶相中。注意，在大部份的情形中，晶體部份適合在一邊長小於100 nm的立方體內部。從穿透式電子顯微鏡(TEM)取得的觀測影像中，CAAC-OS膜中的非晶部份與晶體部份之間的邊界並不清楚。此外，藉由TEM，未發現CAAC-OS膜中的晶粒邊界。因此，在CAAC-OS膜中，能夠抑制導因於晶粒邊界的電子遷移率的降低。
在包含於CAAC-OS膜中的每一晶體部份中，C軸對齊於與CAAC-OS膜形成的表面之法線向量、或是CAAC-OS膜形成處的表面之法線向量相平行的方向，形成從垂直於a-b平面的方向觀視為三角形或六角形的原子配置，以及當從垂直於c軸的方向觀視時，金屬原子以層疊方式配置或是金屬原子與氧原子以層疊方式配置。注意，在晶體部份中，一晶體部份的a-軸與b-軸的方向與另一晶體部份不同。在本說明書中，簡要的術語「垂直」包含從85°至95°的範圍。此外，簡要的術語「平行」含從-5°至5°的範圍。
在CAAC-OS膜中，晶體部份的分佈不一定是均勻的。舉例而言，在CAAC-OS膜的形成製程中，在從氧化物半導體膜的表面側開始晶體生長的情形中，在氧化物半導體膜的表面之近處中晶體部份的比例高於某些情形中有氧化物半導體膜形成的表面之近處中的晶體部份的比例。此外，當雜質添加至CAAC-OS膜時，在某些情形中，在 添加雜質的區域中之晶體部份變成非晶的。
由於包含在CAAS-OS膜中的晶體部份的C軸對齊於與CAAC-OS膜的表面之法線向量、或是CAAC-OS膜形成處的表面之法線向量相平行的方向，所以，c軸的方向可以視CAAC-OS膜的形狀(CAAC-OS膜形成處的表面之剖面形狀或是CAAC-OS膜的表面之剖面形狀)而彼此不同。注意，當形成CAAC-OS膜時，晶體部份的C軸方向是與CAAC-OS膜的表面之法線向量、或是CAAC-OS膜形成處的表面之法線向量相平行的方向。藉由膜形成或是膜形成後執行例如熱處理等晶化處理，形成晶體部份。
藉由在電晶體中使用CAAC-OS膜，能減少導因於可見光或紫外光的電晶體電特徵變化。因此，電晶體具有高可靠度。
氮可以取代CAAC-OS膜的組成之氧的部份。
CAAC-OS膜視其成分等而變成導體、半導體、或絕緣體。CAAC-OS膜視其成分等而使可見光透射或不透射。
關於此CAAC-OS膜的實施例，有形成為膜狀且當從與膜的表面或支撐基底的表面垂直的方向觀測時具有三角形或六角形的原子配置之晶體，其中，當觀測膜的剖面時，金屬原子以層疊方式配置或是金屬原子與氧原子(或氮原子)以層疊方式配置。
將參考圖16A至16E、圖17A至17C、及圖18A至18C，詳述CAAC-OS膜的晶體結構之實例。在圖16A至 16E、圖17A至17C、及圖18A至18C中，除非另外指明，否則，垂直方向相當於C軸方向及垂直於c軸方向的平面相當於a-b平面。在簡單地使用「上半部」及「下半部」說明的情形中，它們意指在a-b平面上方的上半部、以及在a-b平面下方的下半部(相對於a-b平面的上半部及下半部)。此外，在圖16A至16E中，由圓圈圍繞的O代表四配位O，由雙圓圈圍繞的O代表三配位O。
圖16A顯示包含一個六配位In原子及接近In原子的六個四配位氧(於下稱為四配位O)原子的結構。此處，包含一金屬原子及接近其的氧原子的結構稱為小基團。圖16A中的結構真實地為八面體結構，但是，為了簡明起見而顯示為平面結構。注意，三個四配位O原子存在於圖16A中的上半部及下半部中。在圖16A中所示的小基團中，電荷為0。
圖16B顯示包含一個五配位Ga原子、接近Ga原子的三個三配位氧(於下稱為三配位O)原子、及接近Ga原子(或是幾乎鄰近的Ga原子)二個四配位O原子之結構。所有三配位O原子存在於a-b平面上。一個四配位O原子存在於圖16B中的上半部及下半部。由於In原子具有五個配位基，所以，In原子也具有圖16B中所示的結構。在圖16B中所示的小基團中，電荷為0。
圖16C顯示包含一個四配位Zn原子及接近Zn原子的四個四配位O原子。在圖16C中，一四配位O原子存在於上半部，三個四配位O原子存在於下半部中。在圖 16C中所示的小基團中，電荷為0。
圖16D顯示包含一個六配位Sn原子及接近Sn原子的六個四配位O原子。在圖16D中，三個四配位O原子存在於上半部及下半部中。在圖16D中所示的小基團中，電荷為+1。
圖16E顯示包含二個Zn原子的小基團。在圖16E中，一個四配位O原子存在於上半部及下半部中。在圖16E中所示的小基團中，電荷為-1。
此處，多數小基團形成中基團，以及，多數中基團形成大基團(也稱為單一胞)。
現在，將說明小基團之間的鍵合規則。相對於圖16A中的六配位In原子之上半部中的三個O原子均在向下方向上具有三個接近的In原子，以及，在下半部中的三個O原子在向上方向上均具有三個接近的In原子。圖16B中相對於五配位Ga原子的上半部中的一個O原子在向下方向具有一個接近的Ga原子，以及，在下半部中的一個O原子在向上方向上具有一個接近的Ga原子。圖16C中相對於一個四配位Zn原子的上半部中的一個O原子在向下方向上具有一個接近的Zn原子，以及，在下半部中的三個O原子在向上方向上具有三個接近的Zn原子。依此方式，在金屬原子上方的四配位O原子的數目等於接近每一四配位O原子且在每一四配位O原子的下方之金屬原子數目；類似地，在金屬原子下方的四配位O原子的數目等於接近每一四配位O原子且在每一四配位O原子 的上方之金屬原子的數目。由於四配位O原子軸數是4，所以，接近O原子及在O原子的下方之金屬原子數目與接近O原子且在O原子的上方之金屬原子數目之總合為4。因此，當在金屬原子上方的四配位O原子的數目與在另一金屬原子下方的四配位O原子的數目之總合為4時，二種包含金屬原子的小基團可以彼此接合。舉例而言，在六配位金屬(In或Sn)原子經由下半部中的三個四配位O原子接合的情形中，其接合至五配位金屬(Ga或In)原子或四配位金屬(Zn)原子。
軸數為4、5、或6的金屬原子經由c軸方向上的四配位O而接合至另一金屬原子。此外，藉由結合多數小基團以致於層疊結構的總電荷為0，也可以以不同方式形成中基團。
圖17A顯示包含於In-Sn-Zn為基礎的氧化物之層疊結構中的中基團的模型。圖17B顯示包含三個中基團的大基團。圖17C顯示從c軸方向觀測的圖17B中的層疊結構中之原子配置。
在圖17A中，為簡明起見而省略三配位O原子，以及，以圓圈顯示四配位O原子；圓圈數目顯示四配位O原子的數目。舉例而言，存在於相對於Sn原子的上半部及下半部中的各部中的三個四配位O原子以圓圈3表示。類似地，在圖17A中，存在於相對於In原子的上半部及下半部中的各部中的一個四配位O原子以圓圈1表示。圖17A也顯示接近下半部中的一個四配位O原子及 上半部中的三個四配位O原子的Zn原子、以及接近上半部中的一個四配位O原子及下半部中的三個四配位O原子之Zn原子。
在包含於圖17A中的In-Sn-Zn為基礎的氧化物的層疊結構中的中基團中，從頂部依序地，接近上半部及下半部中各部中的三個四配位O原子之Sn原子接合至接近上半部及下半部中各部中的一個四配位O原子之In原子、In原子接合至接近上半部中的三個四配位O原子之Zn原子、Zn原子經由相對於Zn原子的下半部中的一個四配位O原子而接合至接近上半部及下半部中各部中的三個四配位O原子之In原子、In原子接合至包含二個Zn原子且接近上半部中的一個四配位O原子的小基團，以及，小基團經由相對於小基團之下半部中一個四配位O原子而接合至接近上半部及下半部中各部中的三個四配位O原子之Sn原子。多數這些中基團接合，以致於形成大基團。
此處，將三配位O原子的一鍵的電荷及四配位O原子的一鍵的電荷分別假定為-0.667和-0.5。舉例而言，(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位或六配位)Sn原子的電荷分別為+3、+2、及+4。因此，包含Sn原子的小基團中的電荷為+1。因此，需要抵消+1的-1電荷以形成包含Sn原子的層疊結構。關於具有-1的電荷之結構，可為如圖16E所示之包含二個Zn原子的一小基團。舉例而言，藉由包含二個Zn原子的 一個小基團，可以抵消包含Sn原子的一個小基團的電荷，以致於層疊結構的總電荷為0。
當圖17B中所示的大基團重複時，取得In-Sn-Zn為基礎的氧化物的晶體(In2SnZn3O8)。注意，取得的In-Sn-Zn-O為基礎的晶體之層疊結構表示為成分公式In2SnZn2O7(ZnO)m(m為0或自然數)。
上述規則也應用至下述氧化物：例如In-Sn-Ga-Zn為基礎的氧化物等四成分金屬氧化物；例如In-Ga-Zn為基礎的氧化物(也稱為IGZO)、In-Al-Zn為基礎的氧化物、Sn-Ga-Zn為基礎的氧化物、Al-Ga-Zn為基礎的氧化物、Sn-Al-Zn為基礎的氧化物、In-Hf-Zn為基礎的氧化物、In-La-Zn為基礎的氧化物、In-Ce-Zn為基礎的氧化物、In-Pr-Zn為基礎的氧化物、In-Nd-Zn為基礎的氧化物、In-Sm-Zn為基礎的氧化物、In-Eu-Zn為基礎的氧化物、In-Gd-Zn為基礎的氧化物、In-Tb-Zn為基礎的氧化物、In-Dy-Zn為基礎的氧化物、In-Ho-Zn為基礎的氧化物、In-Er-Zn為基礎的氧化物、In-Tm-Zn為基礎的氧化物、In-Yb-Zn為基礎的氧化物、或In-Lu-Zn為基礎的氧化物等三金屬成分氧化物；例如In-Zn為基礎的氧化物、Sn-Zn為基礎的氧化物、Al-Zn為基礎的氧化物、Zn-Mg為基礎的氧化物、Sn-Mg為基礎的氧化物、In-Mg為基礎的氧化物、或In-Ga為基礎的氧化物等二成分金屬氧化物。例如In為基礎的氧化物、Sn為基礎的氧化物、或Zn為基礎的氧化物等單成分金屬氧化物；等等。
舉例而言，圖18A顯示包含於In-Ga-Zn為基礎的氧化物的層疊結構中的中基團的模型。
在圖18A中包含於In-Ga-Zn為基礎的氧化物的層疊結構中的中基團中，從頂部依序地，接近上半部及下半部中各部中的三個四配位O原子之In原子接合至接近上半部中的一個四配位O原子之Zn原子、Zn原子經由相對於Zn原子之下半部中三個四配位O原子而接合至接近上半部及下半部中各部中的一個四配位O原子之Ga原子、Ga原子經由相對於Ga原子之下半部中一個四配位O原子而接合至接近上半部及下半部中各部中的三個四配位O原子之In原子。多數這些中基團接合，以致於形成大基團。
圖18B顯示包含三個中基團的大基團。注意，圖18C顯示從c軸方向觀測的圖18B中的層疊結構之情形中之原子配置。
此處，由於(六配位或五配位)In原子的電荷、(四配位)Zn原子的電荷、及(五配位)Ga原子的電荷分別為+3、+2、+3，所以，包含In原子、Zn原子、及Ga原子中任何原子的小基團的電荷為0。結果，具有這些小基團的結合之中基團的總電荷總是0。
為了形成In-Ga-Zn為基礎的氧化物之層疊結構，不僅使用圖18A中所示的中基團，也可使用In原子、Zn原子、及Ga原子的配置不同於圖18A中的配置之中基團，以形成大基團。
在CAAC-OS膜中，相較於非晶氧化物半導體膜中，金屬原子及氧原子依有序方式而接合。也就是說，在氧化物半導體是非晶的情形中，不同金屬原子之間的軸數不同，但是，在CAAC-OS膜中，金屬原子的軸數幾乎相同。因此，氧的顯微缺陷降低，以及，導因於氫原子(包含氫離子)或鹼金屬原子的附著及脫離之電荷不穩定性和移動能降低。
因此，使用包含CAAC-OS膜的氧化物半導體膜以形成電晶體，因而在對電晶體執行光照射及偏壓溫度(BT)應力測試後發生的電晶體的臨界電壓的偏移量降低。因此，形成具有穩定電特徵的電晶體。
接著，如圖10A所示，形成接觸氧化物半導體層716的導體層719以及接觸氧化物半導體層716的導體層720。導體層719及導體層720作為源極和汲極電極。
具體而言，以濺射或真空汽相沈積形成導體膜，然後將導體膜處理成預定形狀，以此方式，形成導體層719和導體層720。
關於作為導體層719和導體層720之導體膜，可以使用任何下述材料：選自鋁、鉻、銅、鉭、鈦、鉬、或鎢之元素；含有任何這些元素的合金；包含上述元素組合的合金膜；等等。或者，可以使用例如鉻、鉭、鈦、鉬、或鎢等耐火金屬膜堆疊於鋁、銅、等等金屬膜之上或之下的結構。較佳地使用鋁或銅結合耐火金屬材料，以避免抗熱性及腐蝕的有關問題。關於耐火金屬材料，可以使用鉬、 鈦、鉻、鉭、鎢、釹、鈧、釔、等等。
此外，作為導體層719和導體層720之導體膜可以具有單層結構或二或更多層的疊層結構。舉例而言，可為含矽的鋁膜之單層結構、鈦膜堆疊於鋁膜上之雙層結構、鈦膜、鋁膜、及鈦膜依序堆疊的三層結構、等等。Cu-Mg-Al合金、Mo-Ti合金、Ti、及Mo對氧化物膜具有高黏著性。因此，以包含Cu-Mg-Al合金、Mo-Ti合金、Ti、或Mo的導體膜作為下層及包含Cu的導體膜作為上層之層疊結構用於導體層719和導體層720。結果，在是氧化物膜的絕緣膜與導體層719和導體層720之間的黏著度增加。
關於作為導體層719和導體層720的導體膜，可以使用導體金屬氧化物。關於導體金屬氧化物，可以使用氧化銦、氧化錫、氧化鋅、銦錫氧化物、銦鋅氧化物、或是含矽或氧化矽之導體金屬氧化物材料。
在導體膜形成之後執行熱處理的情形中，導體膜較佳地具有足以耐受熱處理的抗熱性。
注意，適當地調整每一材料及蝕刻條件，以致於在蝕刻導體膜時儘可能地不移除氧化物半導體層716。取決於蝕刻條件，氧化物半導體層716的曝露部被部份地蝕刻，以致於在某些情形中形成溝槽(凹部)。
在本實施例中，使用鈦膜作為導體膜。因此，使用含有氨及過氧化氫水的溶液(過氧化氫銨混合物)，以濕蝕刻選擇性地蝕刻導體膜。具體而言，使用31 wt%的含氧 水、28 wt%的銨水、及水以5：2：2的體積比混合之過氧化氫銨混合物。或者，藉由使用含氯(Cl2)、氯化硼(BCl3)、等等的氣體，對導體膜執行乾蝕刻。
注意，為了降低微影製程中使用的光罩數目及降低製程數目，使用多色調掩罩形成的光阻掩罩，以執行蝕刻製程，多色調掩罩是光透射過而具有多數強度的掩罩。使用多色調掩罩形成的光阻掩具有複數厚度，以及藉由蝕刻以改變光阻掩罩的形狀；因此，在多數用於將膜處理成不同的圖案之蝕刻製程中，使用光阻掩罩。因此，以一個多色調掩罩，可以形成對應於至少二種或更多種的不同圖案之光阻掩罩。因此，降低曝光掩罩的數目及對應的微影製程之數目，以致於簡化製程。
此外，在氧化物半導體層716與作為源極和汲極電極的導體層719和導體層720之間，設置作為源極區和汲極區的氧化物導體膜。氧化物導體膜的材料較佳地含有氧化鋅作為成分以及較佳地未含有氧化銦。關於此氧化物導體膜，可以使用氧化鋅、鋅鋁氧化物、鋅鋁氧氮化物、鋅鎵氧化物、等等。
舉例而言，在形成氧化物導體膜的情形中，同時執行用於形成氧化物導體膜的蝕刻及用於形成導體層719和導體層720的蝕刻。
藉由設置作為源極區和汲極區的氧化物導體膜，可以降低氧化物半導體層716與導體層719和導體層720之間的電阻，以致於電晶體能夠高速地操作。此外，藉由設置 作為源極區和汲極區的氧化物導體膜，可以增加電晶體的耐受電壓。
接著，使用例如N2O、N2、或Ar等氣體，執行電漿處理。藉由此電漿處理，移除附著至曝露之氧化物半導體層的表面的水、等等。或者，使用氧及氬的混合氣體，執行電漿處理。
在電漿處理之後，如圖10B中所示般，形成閘極絕緣膜721以致於遮蓋導體層719和導體層720、以及氧化物半導體層716。然後，在閘極絕緣膜721上形成閘極電極722以與氧化物半導體層716重疊。
然後，在形成閘極電極722之後，使用閘極電極722作為掩罩，添加賦予n型導電率的摻雜劑至氧化物半導體層716，以形成成對的高濃度區908。注意，與閘極電極722重疊而以閘極絕緣膜721設於其間的氧化物半導體層716之區域是通道形成區。氧化物半導體層716包含位於成對高濃度區908之間的通道形成區。以離子佈植，執行用於形成成對高濃度區908的摻雜劑添加。舉例而言，使用例如氦、氬、或氙等稀有氣體；例如氮、磷、砷、或銻等15族元素；等等以作為摻雜劑。舉例而言，在使用氮作為摻雜劑的情形中，高濃度區908中的氮原子的濃度較佳地高於或等於5×1019/cm3且低於或等於1×1022/cm3。添加賦予n型導電率的摻雜劑之高濃度區908比氧化物半導體層716中的其它區域具有更高的導電率。因此，藉由在氧化物半導體層716中設置成對的高濃度區908，源極與 汲極電極(導體層719與導體層720)之間的電阻降低。
當源極與汲極電極(導體層719與導體層720)之間的電阻降低時，即使當電晶體101微小化時，仍然能確保高開啟狀態電流及高速操作。此外，藉由電晶體101的微小化，包含電晶體的記憶胞陣列之面積縮減，以致於每單位面積的記憶體容量增加。
在以In-Ga-Zn為基礎的氧化物半導體用於氧化物半導體層716的情形中，在添加氮之後，以高於或等於300℃且低於或等於600℃的溫度執行熱處理一小時，成對的高濃度區908中的氧化物半導體具有纖鋅礦晶體結構。當成對的高濃度區908中的氧化物半導體具有纖鋅礦晶體結構時，成對的高濃度區908的導電率進一步增加且源極與汲極電極(導體層719與導體層720)之間的電阻又降低。注意，為了藉由形成具有纖鋅礦晶體結構的氧化物半導體而有效地降低源極與汲極電極(導體層719與導體層720)之間的電阻，在使用氮作為摻雜劑的情形中，高濃度區908中的氮原子的濃度較佳地高於或等於1×1020/cm3且低於或等於7原子%。即使在氮原子的濃度低於上述範圍的情形中，在某些情形中仍然能取得具有纖鋅礦晶體結構的氧化物半導體。
使用類似於閘極絕緣膜703的材料及層疊結構，形成閘極絕緣膜721。注意，閘極絕緣膜721較佳地包含儘可能少的例如濕氣或氫等雜質，以及，使用單層絕緣膜或堆疊的多數絕緣膜，形成閘極絕緣膜721。當在閘極絕緣膜 721中含有氫時，氫進入氧化物半導體層716或是氧化物半導體層716中的氧由氫取出，因而氧化物半導體層716具有較低的電阻(n型導電率)；因此，可以形成寄生通道。因此，重要的是採用未使用氫的沈積方法以形成含有儘可能少的氫之閘極絕緣膜721。具有高障壁特性的材料較佳地用於閘極絕緣膜721。關於具有高障壁特性的絕緣膜，舉例而言，可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜、氮氧化鋁膜、等等。當使用堆疊的多數絕緣膜時，在比具有高障壁特性的絕緣膜更接近氧化物半導體層716的側上，形成例如氧化矽膜或氧氮化矽膜等具有低比例的氮之絕緣膜。然後，形成具有高障壁特性的絕緣膜以致於與導體層719和導體層720以及氧化物半導體層716重疊，而以具有低氮比例的絕緣膜夾於其間。當使用具有高障壁特性的絕緣膜時，可以防止例如濕氣或氫等雜質進入氧化物半導體層716、閘極絕緣膜721、或氧化物半導體層716與另一絕緣膜之間的介面及其近處。此外，形成例如氧化矽膜或氧氮化矽膜等具有低比例的氮之絕緣膜以接觸氧化物半導體層716，以致於能夠防止具有高障壁特性的絕緣膜直接接觸氧化物半導體層716。
在本實施例中，形成具有一結構的閘極絕緣膜721，在所述結構中，由濺射形成的100 nm厚的氮化矽堆疊於由濺射形成的200 nm厚的氧化矽膜。沈積期間的基底溫度在高於或等於室溫且小於或等於300℃的範圍，在本實施例中為100℃。
在形成閘極絕緣膜721之後，執行熱處理。在氮氛圍、超乾空氣、或稀有氣體(例如，氬或氖)中，較佳地在高於或等於200℃且低於或等於400℃的溫度下，舉例而言，高於或等於250℃且低於或等於350℃的溫度下，執行熱處理。較佳的是，氣體中的水含量低於或等於20 ppm、較佳地低於或等於1 ppm、更佳地低於或等於10 ppb。在本實施例中，舉例而言，在氮氛圍中，在250℃下執行熱處理1小時。或者，以類似於對氧化物半導體層執行的用於降低濕氣或氫之熱處理的方式，在導體層719和導體層720形成之前，執行短時間的高溫RTA處理。即使在設置含有氧的閘極絕緣膜721之後藉由執行熱處理，在由對氧化物半導體層716執行的熱處理使氧化物半導體層716中產生氧缺陷時，氧仍然從閘極絕緣膜721供應至氧化物半導體層716。藉由供應氧至氧化物半導體層716，可以降低氧化物半導體層716中作為施子的氧缺陷，以及滿足化學計量比例。氧化物半導體層716較佳地含有成分超過化學計量成分之氧。結果，使氧化物半導體層716成為實質上本質的且能降低導因於氧缺陷的電晶體電特徵之變異；因此，增進電特徵。對於執行此熱處理的時機並無特別限定，只要在形成閘極絕緣膜721之後執行即可。當此熱處理在另一步驟中作為熱處理(例如，形成樹脂膜期間的熱處理或降低透明導體膜的電阻之熱處理)時，使氧化物半導體層716成為實質上本質的但不增加步驟數目。
或者，在氧氛圍中對氧化物半導體層716執行熱處理，以致於氧添加至氧化物半導體，可以降低氧化物半導體層716中作為施子的氧缺陷。舉例而言，在高於或等於100℃且低於350℃的溫度下，較佳地在高於或等於150℃且低於250℃的溫度下，執行熱處理。較佳的是，用於氧氛圍中的熱處理之氧氣未包含水、氫、等等。或者，導入至熱處理設備的氧氣的純度較佳地為高於或等於6N(99.9999%)，更佳地為高於或等於7N(99.99999%)(亦即，氧中的雜質濃度低於或等於1 ppm，較佳地低於或等於0.1 ppm)。
或者，藉由離子佈植、離子摻雜、等等，將氧添加至氧化物半導體層716，以致於降低作為施子的氧缺陷。舉例而言，由2.45 GHz的微波製成電漿的氧可以添加至氧化物半導體層716。
在閘極絕緣膜721上形成導體膜並將閘極絕緣膜721蝕刻，以此方式，形成閘極電極722。使用類似於閘極電極707和導體層719和導體層720之材料，形成閘極電極722。
閘極電極722的厚度大於或等於10nm且小於或等於400 nm，較佳地高於或等於100 nm且低於或等於200 nm。在本實施例中，使用鎢靶，以濺射形成用於閘極電極的150 nm厚的導體膜，藉由蝕刻，將導體膜處理成所需形狀，以致於形成閘極電極722。以噴墨法形成光阻掩罩。當以噴墨法形成光阻掩罩時，未使用光罩；因此，製 造成本降低。
經由上述步驟，形成電晶體101。
在電晶體101中，源極和汲極電極(導體層719和導體層720)未與閘極電極722重疊。換言之，大於閘極絕緣膜721的厚度之間隙設在源極和汲極電極(導體層719和導體層720)與閘極電極722之間。因此，在電晶體101中，能降低源極和汲極電極與閘極電極之間形成的寄生電容。結果，能執行高速操作。
注意，電晶體101不限於在氧化物半導體層中具有通道的電晶體，也能夠在通道形成區中使用包含半導體材料之電晶體，所述半導體材料的能帶隙大於矽的能帶矽且其本質載子密度比矽低。關於此半導體材料，舉例而言，能使用碳化矽、氮化鎵、等等以取代氧化物半導體。藉由包含此半導體材料的通道形成區，能取得具有相當低的關閉狀態之電晶體。
雖然將電晶體101描述為單閘極電晶體，但是，在需要時，當包含電連接的多數閘極電極時，形成包含多數通道形成區的多閘極電晶體。
注意，可以使用含有氧及屬於13族的元素之絕緣材料，形成接觸氧化物半導體層716的絕緣膜(在本實施例中，對應於閘極絕緣膜721)。很多氧化物半導體材料含有屬於13族的元素，以及，含有屬於13族的元素之絕緣材料與氧化物半導體良好地作用。以含有屬於13族的元素之此絕緣材料用於接觸氧化物半導體層的絕緣膜，與氧 化物半導體層之間的介面狀態可以保持良好。
含有屬於13族元素的絕緣材料是含有屬於13族的一或更多元素的絕緣材料。含有屬於13族元素的絕緣材料的實施例包含氧化鎵、氧化鋁、鋁鎵氧化物、及鎵鋁氧化物。此處，鋁鎵氧化物是以原子百分比而言鋁含量大於鎵含量之材料，鎵鋁氧化物是以原子百分比而言鎵含量大於或等於鋁含量之材料。
舉例而言，在形成接觸含鎵的氧化物半導體層之絕緣膜的情形中，當以含氧化鎵的材料用於絕緣膜時，在氧化物半導體層與絕緣膜之間的介面可以保持有利的特徵。舉例而言，當氧化物半導體層及含有氧化鎵的絕緣膜設置成彼此接觸時，能夠降低氧化物半導體層與絕緣膜之間的介面的氫累積。注意，在與氧化物半導體的構成元素屬於相同族的元素作為氧化物半導體的構成元素用於絕緣膜之情形中，能取得類似的效果。舉例而言，藉由使用含有氧化鋁的材料，有效地形成絕緣膜。氧化鋁不易透水。因此，較佳的是使用包含氧化鋁的材料以防止水進入氧化物半導體層。
藉由氧氛圍中的熱處理、氧摻雜、等等，接觸氧化物半導體層716的絕緣膜較佳地含有的氧之比例高於化學計量成分中的氧比例。氧摻雜意指氧添加至塊體。注意，使用「塊體」一詞以清楚說明氧不僅添加至薄膜的表面，也添加至薄膜的內部。此外，「氧摻雜」包含「氧電漿摻雜」，其中，被製成電漿的氧添加至塊體。可以藉由離子 佈植或離子摻雜，以執行氧摻雜。
舉例而言，在使用氧化鎵以形成接觸氧化物半導體層716的絕緣膜之情形中，藉由氧氛圍中的熱處理或氧摻雜，將氧化鎵的成分設定為Ga2Ox(X=3+α，0<α<1)。
在使用氧化鋁以形成接觸氧化物半導體層716的絕緣膜之情形中，藉由氧氛圍中的熱處理或氧摻雜，將氧化鋁的成分設定為Al2Ox(X=3+α，0<α<1)。
在使用鎵鋁氧化物(鋁鎵氧化物)以形成接觸氧化物半導體層716的絕緣膜之情形中，藉由氧氛圍中的熱處理或氧摻雜，將鎵鋁氧化物(鋁鎵氧化物)的成分設定為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由氧摻雜，形成包含氧的比例高於化學計量成分的氧比例之區域的絕緣膜。當包含此區域的絕緣膜接觸氧化物半導體層時，絕緣膜中過量存在的氧供應至氧化物半導體層，以及，氧化物半導體層中或是氧化物半導體層與絕緣膜之間的介面處的氧缺乏降低。因此，氧化物半導體層可為本質的或實質上本質的氧化物半導體。
包含氧的比例高於化學計量成分的氧比例之區域的絕緣膜可以應用至設置於氧化物半導體層的上側上的絕緣膜、或設置於接觸氧化物半導體層716的絕緣膜的氧化物半導體層的下側上之絕緣膜；但是，較佳的是將此絕緣膜用於接觸氧化物半導體層716的此二絕緣膜。藉由一結構，可以增強上述有利功效，在所述結構中，氧化物半導體層716夾於絕緣膜與絕緣膜之間，這些絕緣膜均包含氧 的比例高於化學計量成分的氧比例之區域，作為接觸氧化物半導體層716的絕緣膜及位於氧化物半導體層716的上側及下側上。
氧化物半導體層716的上側及下側上的絕緣膜可以含有相同的構成元素或不同的構成元素。舉例而言，可以都使用成分為Ga2Ox(X=3+α，0<α<1)之氧化鎵，形成上側及下側上的絕緣膜。或者，使用Ga2Ox(X=3+α，0<α<1)以形成上側及下側上的絕緣膜中之一，而使用成分為Al2Ox(X=3+α，0<α<1)之氧化鋁以形成另一絕緣膜。
以均包含氧的比例高於化學計量成分的氧比例之區域的絕緣膜的堆疊，形成接觸氧化物半導體層716的絕緣膜。舉例而言，可以如下所述地形成氧化物半導體層716的上側上的絕緣膜：形成成分為Ga2Ox(X=3+α，0<α<1)的氧化鎵，以及在其上形成成分為GaXAl2-XO3+α(0<X<2，0<α<1)之鎵鋁氧化物(鋁鎵氧化物)。注意，以均包含氧的比例高於化學計量成分的氧比例之區域的絕緣膜的堆疊，形成氧化物半導體層716的下側上的絕緣膜。或者，氧化物半導體層716的上側及下側上的絕緣膜都由均包含氧的比例高於化學計量成分的氧比例之區域的絕緣膜的堆疊形成。
接著，如圖10C中所示般，絕緣膜724形成為遮蓋閘極絕緣膜721、和閘極電極722。以PVD、CVD、等等，形成絕緣膜724。使用包含例如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、或氧化鋁等無機絕緣材料之材料， 形成絕緣膜724。注意，關於絕緣膜724，較佳地使用具有低介電常數的材料或是具有低介電常數的結構(例如多孔結構)。當絕緣膜724的介電常數降低時，產生於佈線或電極之間的寄生電容可以降低，造成更高速操作。注意，雖然在本實施例中絕緣膜724具有單層結構，但是，本發明的一模式不限於此結構。絕緣膜724可以具有二或更多層的層疊結構。
接著，在閘極絕緣膜721和絕緣膜724中形成開口，以致於部份導體層720曝露。之後，經由開口接觸導體層720的佈線726形成於絕緣膜724上。
以PVD或CVD形成導體膜，然後將導體膜蝕刻，以致於形成佈線726。關於導體膜的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬、或鎢的元素；含有任何這些元素作為成分的合金；等等。可以使用包含錳、鎂、鋯、鈹、釹、及鈧中之一或任何這些元素的組合之材料。
具體而言，舉例而言，能夠採用一方法，其中，以PVD在包含絕緣膜724的開口之區域中形成薄鈦膜以及以PVD形成薄鈦膜(具有約5 nm的厚度)，然後，形成鋁膜以致嵌入於開口中。此處，以PVD形成的鈦膜具有降低形成於有鈦膜形成於上的表面上之氧化物膜的功能(例如，自然的氧化物膜)，以降低與下電極等(此處，導體層720)之間的接觸電阻。此外，可以防止鋁膜的小丘。在形成鈦、氮化鈦、等等的障壁膜之後，以電鍍法形成銅膜。
接著，如圖10D中所示，形成絕緣膜727以遮蓋佈 線726。此外，導體膜形成於絕緣膜727之上，然後將導體膜蝕刻，以致於形成導體層7301。之後，形成絕緣膜7302以遮蓋導體層7301，以及，導體膜7303形成於絕緣膜7302上。依此方式，形成電容器102。電容器102的成對電極中之一對應於導體層7301，電容器102的成對電極中之另一電極對應於導體膜7303，以及，電容器102的介電層對應於絕緣膜7302。此處，使用類似於其它絕緣膜及導體層之材料，形成絕緣膜727、導體層7301、絕緣膜7302、及導體膜7303。
經由上述步驟系列，形成信號處理電路2000。
本實施例可以與任何其它實施例適當地結合。
[實施例5]
在本實施例中，將說明具有不同於實施例4中的結構之包含氧化物半導體層的電晶體。注意，與圖10A至10D中相同的部份由相同的代號表示並省略其說明。
圖11A中所示的電晶體911是閘極電極722形成在氧化物半導體層716之上的頂部閘極型電晶體，也是源極和汲極電極(導體層719和導體層720)形成在氧化物半導體層716之下的底部接觸型電晶體。
氧化物半導體層716包含成對的高濃度區918，成對的高濃度區918係在形成閘極電極722之後藉由添加賦予n型導電率的摻雜劑至氧化物半導體層716而取得的。此外，與閘極電極722重疊而以閘極絕緣膜721設於其間的 氧化物半導體層716之區域是通道形成區919。氧化物半導體層716包含位於成對高濃度區918之間的通道形成區919。
以類似於實施例4中所述的成對高濃度區908之方式，形成成對的高濃度區918。
圖11B中所示的電晶體911是閘極電極722形成在氧化物半導體層716之上的頂部閘極型電晶體，也是源極和汲極電極(導體層719和導體層720)形成在氧化物半導體層716之上的底部接觸型電晶體。電晶體911又包含設在閘極電極722的端部及由絕緣膜形成的側壁930。
氧化物半導體層716包含成對的高濃度區928及成對的低濃度區929，成對的高濃度區928及成對的低濃度區929係在形成閘極電極722之後藉由添加賦予n型導電率的摻雜劑至氧化物半導體層716而取得的。此外，與閘極電極722重疊而以閘極絕緣膜721設於其間的氧化物半導體層716之區域是通道形成區931。氧化物半導體層716包含位於成對高濃度區928之間的成對低濃度區929以及在成對低濃度區929之間的通道形成區931。此外，成對低濃度區929設在與側壁930重疊的氧化物半導體層716的區域中，而以閘極絕緣膜721設在其間。
以類似於實施例4中所述的成對高濃度區908之方式，形成成對的高濃度區928及成對的低濃度區929。
圖11C中所示的電晶體911是閘極電極722形成在氧化物半導體層716之上的頂部閘極型電晶體，也是源極和 汲極電極(導體層719和導體層720)形成在氧化物半導體層716之下的底部接觸型電晶體。電晶體911又包含設在閘極電極722的端部及由絕緣膜形成的側壁950。
氧化物半導體層716包含成對的高濃度區948及成對的低濃度區949，成對的高濃度區948及成對的低濃度區949係在形成閘極電極722之後藉由添加賦予n型導電率的摻雜劑至氧化物半導體層716而取得的。此外，與閘極電極722重疊而以閘極絕緣膜721設於其間的氧化物半導體層716之區域是通道形成區951。氧化物半導體層716包含位於成對高濃度區948之間的成對低濃度區949以及在成對低濃度區949之間的通道形成區951。此外，成對低濃度區949設在與側壁950重疊的氧化物半導體層716的區域中，而以閘極絕緣膜721設在其間。
以類似於實施例4中所述的成對高濃度區908之方式，形成成對的高濃度區948及成對的低濃度區949。
注意，關於經由自行對準製程而在包含氧化物半導體的電晶體中作為源極區或汲極區之高濃度區的形成方法之一，已揭示一方法，其中，氧化物半導體層的表面曝露，執行氬電漿處理，以及降低曝露至電漿的氧化物半導體層中的區域之電阻(S.Jeon等所著之「180 nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications」,IEDM Tech.Dig.,pp.504-507,2010)。
但是，在形成方法中，需要部份地移除閘極絕緣膜， 以致於閘極絕緣膜形成之後作為源極區或汲極區的區域曝露。因此，當閘極絕緣膜被移除時，在閘極絕緣膜之下的氧化物半導體層部份地被過蝕刻，以致於作為源極區或汲極區的區域之厚度降低。結果，源極區或汲極區的電阻增加且容易發生導因於過蝕刻的電晶體特徵缺陷。
為了使電晶體微小化，需要採用具有高處理準確度的乾蝕刻。在使用無法充份地確保氧化物半導體層相對於閘極絕緣膜的選擇性之乾蝕刻的情形中，特別容易發生過蝕刻。
舉例而言，只要氧化物半導體層具有足夠大的厚度，過蝕刻即不會成為問題。但是，在通道長度小於或等於200 nm的情形中，作為通道形成區的氧化物半導體層的區域之厚度須要小於或等於20 nm，較佳地小於或等於10 nm，以防止短通道效應。在使用此薄氧化物半導體層的情形中，由於源極區或汲極區的電阻增加且如上所述地發生電晶體的特徵缺陷，所以，氧化物半導體層的過蝕刻是不利的。
但是，如同在本發明的一模式中般，當摻雜劑添加至氧化物半導體層，而氧化物半導體層未曝露且留下閘極絕緣膜時，能防止氧化物半導體層的過蝕刻，以及降低對氧化物半導體層的過度損傷。此外，在氧化物半導體層與閘極絕緣膜之間的介面保持清潔。因此，電晶體的特徵及可靠度能增進。
本實施例可以與任何其它實施例適當地結合實施。
[實施例6]
在本實施例中，將說明結構不同於實施例4及實施例5之結構的包含氧化物半導體層之電晶體。注意，與圖10A至10D中相同的部份由相同的代號表示並省略其說明。在本實施例中所述的電晶體101中，閘極電極722設置成與導體層719及導體層720重疊。此外，本實施例的電晶體101與實施例4或5中所述的電晶體101不同之處在於使用閘極電極722作為掩罩而未將賦予導電率的雜質元素添加至氧化物半導體層716。
圖12A顯示氧化物半導體層716設於導體層719及導體層720之下的電晶體101的實施例，而圖12B顯示氧化物半導體層716設於導體層719及導體層720之上的電晶體101的實施例。注意，雖然絕緣膜724的上表面在圖12A及12B中均未平坦化，所以，本發明的一模式不限於此結構。絕緣膜724的上表面可以平坦化。
本實施例可以與任何其它實施例適當地結合實施。
[實施例7]
由於各種原因，真正測量到的絕緣式閘極電晶體的場效遷移率低於其原始遷移率：此現象不僅發生於使用氧化物半導體的情形。原因之一在於半導體內部的缺陷或是在半導體與絕緣膜之間的介面處的缺陷降低遷移率。當使用李文森(Levinson)模型時，理論上能夠計算無缺陷存在於 半導體內部之假設下的場效遷移率。在本實施例中，依理論計算半導體內部無缺陷的理想氧化物半導體之場效遷移率，以及，顯示使用此氧化物半導體製成的微小電晶體的特徵之計算結果。
假設半導體之原始遷移率以及測量的半導體的場效遷移率分別為μo，以及電位障壁(例如晶粒邊界)存在於半導體中時，以下述公式2表示測量的場效遷移率μ。
此處，E代表電位障壁的高度，k代表波茲曼常數，T代表絕對溫度。當電位障壁被假定為歸因於缺陷時，根據李文森模式，電位障壁的高度E以下述公式表示。
此處，e代表基本電荷，N代表通道中每單位面積之平均缺陷密度，ε代表半導體的介電係數，n代表通道中每單位面積的載子數目，Cox代表每單位面積的電容，Vg代表閘極電壓，t代表通道的厚度。在半導體層的厚度小於或等於30 nm的情形中，通道的厚度被視為與半導體層的厚度相同。線性區中的汲極電流Id以下述公式表示。
此處，L代表通道長度，W代表通道寬度，L及W均為10μm。此外，Vd代表汲極電壓。當以Vg除上述公式的二側，然後二側取對數時，得到下述公式。
公式5的右側是Vg的函數。從等式中，發現從以ln(Id/Vg)為縱軸及1/Vg為橫軸而繪製的真實測量值而取得之圖形中的線之斜率，可以取得缺陷密度N。亦即，從電晶體的Id-Vg特徵曲線，評估缺陷密度。銦(In)、錫(Sn)、及鋅(Zn)的比例為1：1：1的氧化物半導體的缺陷密度N約為1×1012/cm2。
根據以此方式取得的缺陷密度，從公式2和公式3，計算出μ0為120 cm2/Vs。包含缺陷之In-Sn-Zn氧化物之測量遷移率約為40 cm2/Vs。但是，假設無缺陷存在於半導體的內部及半導體與絕緣膜之間的介面，則預期氧化物半導體的遷移率μ0為120 cm2/Vs。
注意，即使當無缺陷存在於半導體內部時，在通道與閘極絕緣膜之間的介面的散射仍影響電晶體的傳輸特性。換言之，在離開通道與閘極絕緣膜之間的介面一距離x的位置之遷移率μ1以下述公式表示。
此處，D代表閘極方向上的電場，B及G是常數。B及G是從真實的測量結果取得，根據上述測量結果，B是4.75×107 cm/s，G是10 nm(介面散射影響到達的深度)。當D增加(亦即，當閘極電壓增加時)時，公式6的第二項增加，以致於遷移率μ1降低。
圖19顯示電晶體的遷移率μ2的計算結果，所述電晶體具有由半導體內部沒有缺陷的理想氧化物半導體之通道。關於計算，使用Synopsys Inc.製造的裝置模擬軟體Sentaurus Device，以及，將氧化物半導體的能帶隙、電子親和力、相對介電係數、及厚度分別假定為2.8 eV、4.7eV、15及15 nm。這些值是藉由測量濺射形成的薄膜而取得的。
此外，閘極、源極、和汲極的功函數分別假定為5.5 eV、4.6 eV、及4.6 eV。閘極絕緣層的厚度假定為100 nm，以及，其相對介電係數假定為4.1。通道長度及通道寬度均假定為10μm，汲極電壓Vd假定為0.1 V。
如圖19所示，在閘極電壓稍微超過1V處遷移率具有100 cm2/Vs或更大的峰值，且因為介面散射的影響增加而隨著閘極電壓更高而下降。注意，為了降低介面散射，較佳的是半導體層的表面是原子等級平坦的(原子層平坦)。
使用具有此遷移率的氧化物半導體形成的微小電晶體 之特徵的計算結果顯示於圖20A至20C、圖21A至21C、及圖22A至22C。圖23A及23B顯示用於計算的電晶體的剖面結構。圖23A及23B中所示的電晶體均包含半導體區803a和半導體區803c，半導體區803a和半導體區803c在氧化物半導體層中具有n+型導電率。半導體區803a的電阻率和半導體區803c的電阻率均是2×10-3 Ω cm。
圖23A中的電晶體形成於基部絕緣層801和嵌入於基部絕緣層801中且由氧化鋁形成之嵌入絕緣體802之上。電晶體包含半導體區803a、半導體區803c、設於半導體區803a與803c之間且作為通道形成區的本質半導體區803b、以及閘極805。閘極805的寬度是33 nm。
閘極絕緣膜804形成於閘極805與半導體區803b之間。側壁絕緣體806a及側壁絕緣體806b形成於閘極805的二側表面上，以及，絕緣體807形成於閘極805上以防止閘極805與另一佈線之間的短路。側壁絕緣體具有5 nm的寬度。源極808a和汲極808b設置成分別接觸半導體區803a和半導體區803c。注意，本電晶體的通道寬度是40 nm。
圖23B中的電晶體與圖23A中的電晶體相同之處在於其形成於基部絕緣層801及氧化鋁形成的嵌入絕緣體802上以及其包含半導體區803a、半導體區803c、設於它們之間的本質半導體區803b、具有33 nm寬度的閘極805、閘極絕緣膜804、側壁絕緣體806a、側壁絕緣體 806b、絕緣體807、源極808a、和汲極808b。
圖23A中的電晶體與圖23B中的電晶體之間的不同之處在於側壁絕緣體806a及側壁絕緣體806b之下的半導體區的導電率型。在圖23A中的電晶體中，側壁絕緣體806a及側壁絕緣體806b之下的半導體區是具有n+型導電率的部份半導體區803a以及具有n+型導電率的部份半導體區803c，而在圖23B中的電晶體中，側壁絕緣體806a及側壁絕緣體806b之下的半導體區是部份本質半導體區803b。換言之，有寬度Loff的區域，其中，閘極805未與半導體區803a(半導體區803c)重疊。此區域稱為偏移區，以及，寬度Loff稱為偏移長度。如圖中所見般，偏移長度等於側壁絕緣體806a(側壁絕緣體806b)的寬度。
計算中所使用的其它參數如上所述。關於計算，使用Synopsys Inc.製造的裝置模擬軟體Sentaurus Device。圖20A至20C顯示具有圖23A中所示的結構之電晶體的汲極電流(Id，實線)及遷移率(μ，虛線)之閘極電壓(Vg：閘極與源極之間的電位差)的相依性。在汲極電壓(汲極與源極之間的電位差)為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。
圖20A顯示閘極絕緣層的厚度為15 nm的情形中電晶體的閘極電壓相依性，圖20B顯示閘極絕緣層的厚度為10 nm的情形中電晶體的閘極電壓相依性，圖20C顯示閘極絕緣層的厚度為5 nm的情形中電晶體的閘極電壓相依 性。隨著閘極絕緣層更薄時，特別是在關閉狀態時的汲極電流Id(關閉狀態電流)顯著地降低。相反地，遷移率μ的峰值及開啟狀態時的汲極電流Id(開啟狀態電流)並無顯著改變。圖形顯示在約1V的閘極電壓時汲極電流Id超過10μA。
圖21A至21C顯示具有圖23B中的結構且偏移長度Loff為5 nm之電晶體的汲極電流Id(實線)及遷移率μ(虛線)之閘極電壓Vg的相依性。在汲極電壓為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。圖21A顯示閘極絕緣層的厚度為15 nm的情形中電晶體的閘極電壓相依性，圖21B顯示閘極絕緣層的厚度為10 nm的情形中電晶體的閘極電壓相依性，圖21C顯示閘極絕緣層的厚度為5 nm的情形中電晶體的閘極電壓相依性。
圖22A至22C顯示具有圖23B中的結構及偏移長度Loff為15 nm之電晶體的汲極電流Id(實線)及遷移率μ(虛線)之閘極電壓相依性。在汲極電壓為+1V之假設下，藉由計算取得汲極電流Id，以及在汲極電壓為+0.1 V之假設下，藉由計算取得遷移率μ。圖22A顯示閘極絕緣層的厚度為15 nm的情形中電晶體的閘極電壓相依性，圖22B顯示閘極絕緣層的厚度為10 nm的情形中電晶體的閘極電壓相依性，圖22C顯示閘極絕緣層的厚度為5 nm的情形中電晶體的閘極電壓相依性。
在任一結構中，隨著閘極絕緣膜更薄，關閉狀態電流 顯著地降低，而遷移率μ的峰值及開啟狀態電流並無明顯改變。
注意，在圖20A至20C中遷移率μ的峰值約為80 cm2/Vs，在圖21A至21C中約為60 cm2/Vs，以及，在圖22A至22C中約為40 cm2/Vs；因此，遷移率μ的峰值隨著偏移長度Loff增加而降低。此外，同理可用於關閉狀態電流。開啟狀態電流也隨著偏移長度Loff增加而降低；但是，開啟狀態電流的下降比關閉狀態電流的下降更緩和。此外，圖形顯示在任一結構中，在閘極電壓約1V時，記憶元件等中要求的汲極電流超過10μA。
本實施例可以與任何其它實施例適當地結合。
[實施例8]
藉由加熱基底時沈積氧化物半導體或是在形成氧化物半導體膜之後藉由執行熱處理，電晶體能具有有利的特徵，所述電晶體在通道形成區中包含包括In、Sn、及Zn作為主成分的氧化物半導體，以及能用於根據本發明的一模式之信號處理電路。注意，主成分意指包含於5原子%或更高的成分中的元素。
在沈積包含In、Sn、及Zn作為主成分的氧化物半導體膜之後刻意地加熱基底，能增進電晶體的場效遷移率。此外，電晶體的臨界電壓正向地偏移而使電晶體常關。
舉例而言，圖24A至24C均顯示電晶體的特徵，所述電晶體包含氧化物半導體膜、具有3μm的通道長度L 及10μm的通道寬度W、以及厚度100 nm的閘極絕緣膜，所述氧化物半導體膜包含In、Sn、及Zn作為主成分。注意，Vd設定於10 V。
圖24A顯示電晶體之特徵，所述電晶體藉由濺射法而未刻意地加熱基底而形成的，所述電晶體的氧化物半導體膜包含In、Sn、及Zn作為主成分。電晶體的場效遷移率為18.8 cm2/Vs。另一方面，當在刻意地加熱基底時形成包含In、Sn、及Zn作為主成分的氧化物半導體膜時，場效遷移率增進。圖24B顯示電晶體的特徵，所述電晶體的包含In、Sn、及Zn作為主成分之氧化物半導體膜是在200℃中加熱基底時形成的。電晶體的場效遷移率為32.2 cm2/Vs。
在形成包含In、Sn、及Zn作為主成分的氧化物半導體膜之後執行熱處理，進一步增進場效遷移率。圖24C顯示電晶體的特徵，所述電晶體之包含In、Sn、及Zn作為主成分的氧化物半導體膜是在200℃中以濺射形成並接著接受650℃的熱處理。電晶體的場效遷移率為34.5 cm2/Vs。
基底的刻意加熱能降低濺射沈積期間被吸入氧化物半導體膜中的濕氣。此外，在沈積之後的熱處理能夠從氧化物半導體膜釋放及移除氫、羥基、或濕氣。依此方式，能夠增進場效遷移率。假定此場效遷移率的增進不僅藉由脫水或脫氫來移除雜質而取得，也可藉由降低導因於密度增加的原子間距離之縮減而取得。此外，藉由從氧化物半導 體移除雜質而高度純化，以使氧化物半導體晶化。在使用此高度純化的非單晶氧化物半導體的情形中，理想地，預期實現超過100 cm2/Vs的場效遷移率。
包含In、Sn、及Zn作為主成分的氧化物半導體以下述方式結晶：氧離子植入氧化物半導體；藉由熱處理以釋放包含於氧化物半導體中的氫、羥基、或濕氣；以及，經由熱處理或稍後執行的另一熱處理來使氧化物半導體結晶。藉由此結晶處理或再結晶處理，取得具有有利結晶性的非單晶氧化物半導體。
沈積期間基底的刻意加熱及/或沈積之後的熱處理不僅有助於增進場效遷移率，也有助於使電晶體常關。在使用包含In、Sn、及Zn作為主成分且未刻意地加熱基底而形成的氧化物半導體膜作為通道形成區的電晶體中，臨界電壓趨向於負向偏移。相反地，當使用刻意地加熱基底時形成的氧化物半導體膜時，能夠解決臨界電壓負向偏移的問題。亦即，臨界電壓偏移，以致於電晶體變成常關；因此，藉由比較圖24A和24B，能確認此趨勢。
注意，藉由改變In、Sn、及Zn的比例，也能控制臨界電壓；當In、Sn、及Zn的成分比例為2：1：3時，形成常關電晶體。此外，藉由如下所述地設定靶的成分比例，取得具有高結晶性的氧化物半導體膜：In：Sn：Zn=2：1：3。
基底的刻意加熱之溫度或是熱處理的溫度為高於或等於150℃，較佳地高於或等於200℃，又較佳地高於或等於400℃。當在高溫下執行沈積或熱處理時，電晶體是常 關的。
藉由在沈積期間刻意地加熱基底及/或在沈積後執行熱處理，能增進抗閘極偏壓應力的穩定度。舉例而言，當在150℃下以2 MV/cm的強度施加閘極偏壓一小時時，臨界電壓的漂移小於±1.5V，較佳地小於±1.0V。
對下述二電晶體執行BT測試：在氧化物半導體膜沈積後未執行熱處理的樣品1；以及在氧化物半導體膜沈積後執行650℃熱處理的樣品2。
首先，在基底溫度25℃及10V的VdS下，測量這些電晶體的Vg-Id特徵。然後，基底溫度設定於150℃，且VdS設定於0.1V。之後，施加20V的Vg，以致於施加至閘極絕緣膜的電場的強度為2 MV/cm，以及，所述條件保持一小時。接著，將Vg設定於0V。然後，在基底溫度25℃及10V的VdS下，測量這些電晶體的Vg-Id特徵。此處理稱為正BT測試。
以類似方式，在基底溫度25℃及10V的VdS下，測量這些電晶體的Vg-Id特徵。然後，基底溫度設定於150℃，且Vds設定於0.1V。之後，施加-20V的Vg，以致於施加至閘極絕緣膜的電場的強度為-2 MV/cm，以及，所述條件保持一小時。接著，將Vg設定於0V。然後，在基底溫度25℃及10V的VdS下，測量這些電晶體的Vg-Id特徵。此處理稱為負BT測試。
圖25A及25B分別顯示樣品1的正BT測試結果及負BT測試結果。圖26A及26B分別顯示樣品2的正BT測 試結果及負BT測試結果。
導因於正BT測試及導因於負BT測試的樣品1的臨界電壓偏移量分別為1.80 V及-0.42V。導因於正BT測試及導因於負BT測試的樣品2的臨界電壓偏移量分別為0.79 V及0.76V。發現在樣品1及樣品2中，BT測試之前及之後之間的臨界電壓的偏移量小且可靠度高。
在氧氛圍中執行熱處理；或者，在氮或惰性氣體氛圍中、或是在降壓下首先執行熱處理，然後在包含氧的氛圍中執行熱處理。在脫水或脫氫後氧供應至氧化物半導體，因而進一步增加熱處理的有利效果。關於脫水或脫氫後供應氧的方法，可以使用氧離子由電場加速且佈植至氧化物半導體膜中的方法。
在氧化物半導體中或是在氧化物半導體以及與氧化物半導體接觸的膜之間的介面，容易造成導因於氧空乏的缺陷；當藉由熱處理而在氧化物半導體中包含過量的氧時，稍後造成的氧缺陷能由過量的氧補償。過量的氧是主要存在於晶格之間的氧。當氧的濃度設定在1×1016/cm3至2×1020/cm3的範圍中時，能夠在氧化物半導體中包含過量的氧而不會造成晶體扭曲等等。
當執行熱處理以致於至少部份氧化物半導體包含晶體時，能夠取得更穩定的氧化物半導體膜。舉例而言，當以X光繞射(XRD)來分析使用In：Sn：Zn=1：1：1的成分比之靶而以濺射但未刻意地加熱基底所形成的氧化物半導體膜時，觀測到光暈圖案。藉由使沈積的氧化物半導體膜接受 熱處理而將其晶化。熱處理的溫度適當地設定：舉例而言，當以650℃執行熱處理時，以X光繞射分析，可以觀測到清楚的繞射峰值。
執行In-Sn-Zn為基礎的氧化物膜的XRD分析。使用Bruker AXS製造的X光繞射儀D8 ADVANCE，執行XRD分析，以及，以平面外方法執行測量。
製備樣品A及樣品B以及對其執行XRD分析。於下，將說明樣品A和樣品B的形成方法。
在已接受脫氫處理的石英基底上沈積厚度100 nm的In-Sn-Zn為基礎的氧化物膜。
在氧氛圍中，以100 W(DC)功率之濺射設備，形成In-Sn-Zn為基礎的氧化物膜。使用具有In：Sn：Zn=1：1：1[原子比]的In-Sn-Zn-O靶作為靶。注意，在沈積期間的基底加熱溫度設定在200℃。使用依此方式形成的樣品作為樣品A。
接著，以類似於樣品A的方法形成的樣品接受650℃的熱處理。關於熱處理，首先執行氮氛圍中的熱處理一小時，以及，又執行氧氛圍中的熱處理一小時而未降低溫度。使用此方式形成的樣品作為樣品B。
圖27顯示樣品A及樣品B的XRD光譜。在樣品A中觀測到沒有導因於晶體的峰值，但是，在樣品B中，當2 θ約35度、及在37度至38度，觀測到導因於晶體的峰值。
如上所述，藉由在包含In、Sn、及Zn作為主成分的 氧化物半導體沈積期間刻意地加熱基底、及/或藉由在沈積後執行熱處理，能增進電晶體的特徵。
這些基底加熱及熱處理具有防止不利於氧化物半導體的氫及羥基等雜質被包含於膜中的效果或者具有從膜中移除氫及羥基的有利效果。亦即，藉由從氧化物半導體中移除作為施子雜質的氫，而將氧化物半導體純化，因而取得常關電晶體。氧化物半導體的高度純化使得電晶體的關閉狀態電流能夠為1 aA/μm或更低。此處，關閉狀態電流的單位代表每微米通道寬度的電流。
圖28顯示測量時電晶體的關閉狀態電流與基底溫度(絕對溫度)的倒數之間的關係。此處，為了簡明起見，水平軸代表以1000乘以測量時基底溫度的倒數而取得的值(1000/T)。
具體而言，如圖28所示，當基底溫度分別為125℃、85℃、及室溫(27℃)時，關閉狀態電流為低於或等於1 aA/μm(1×10-18 A/μm)、低於或等於100 zA/μm(1×10-19 A/μm)、及低於或等於1 zA/μm(1×10-21 A/μm)。較佳地，在分別為125℃、85℃、及室溫時，關閉狀態電流為低於或等於0.1 aA/μm(1×10-19 A/μm)、低於或等於10 zA/μm(1×10-20 A/μm)、及低於或等於0.1 zA/μm(1×10-22 A/μm)。
注意，為了防止膜形成期間氫及濕氣被包含於氧化物半導體膜中，較佳的是藉由充份地抑制從沈積室的外部洩露及經由沈積室的內壁之脫氣，以增加濺射氣體的純度。 舉例而言，較佳地使用具有低於或等於-70℃的露點之氣體作為濺射氣體，以防止濕氣包含於膜中。此外，較佳的是使用高度純化的靶以致於未包含例如氫和濕氣等雜質。雖然藉由熱處理而能夠從包含In、Sn、及Zn作為主成分的氧化物半導體的膜中移除濕氣，但是，由於在更高溫度下濕氣從包含In、Sn、及Zn作為主成分的氧化物半導體釋出而非從包含In、Ga、及Zn作為主成分的氧化物半導體釋出，所以，較佳地形成原始地未含濕氣之膜。
評估基底溫度與氧化物半導體膜沈積後執行650℃熱處理之樣品的電晶體之電特徵之間的關係。
用於測量的電晶體具有3μm的通道長度L、10μm的通道寬度W、0μm的LOV、及0μm的dW。注意，VdS設定於10V。注意，基底溫度為-40℃、-25℃、25℃、75℃、125℃、及150℃。此處，在電晶體中，閘極電極與成對的電極中之一相重疊的部份之寬度稱為LOV，以及，未與氧化物半導體膜重疊的成對電極之部份的寬度稱為dW。
圖29顯示Id(實線)及場效遷移率(虛線)之Vg相依性。圖30A顯示基底溫度與臨界電壓之間的關係，圖30B顯示基底溫度與場效遷移率之間的關係。
從圖30A中，發現臨界電壓隨著基底溫度增加而變低。注意，在-40℃至150℃的範圍中，臨界電壓從1.09V下降至-0.23V。
從圖30B中，發現場效遷移率隨著基底溫度增加而降 低。注意，在-40℃至150℃的範圍中，場效遷移率從36 cm2/Vs下降至32 cm2/Vs。因此，發現在上述溫度範圍中電特徵的變異小。
在以包含In、Sn、及Zn作為主成分的此氧化物半導體用於通道形成區的電晶體中，以維持在1 aA/μm或更低的關閉狀態電流，取得高於或等於30 cm2/Vs、較佳地高於或等於40 cm2/Vs、又更較佳地高於或等於60 cm2/Vs之場效遷移率，這可以取得LSI所需的開啟狀態電流。舉例而言，在L/W為33 nm/40 nm的FET中，當閘極電壓為2.7V及汲極電壓為1.0V時，12μA或更高的開啟狀態電流能夠流通。此外，在電晶體操作所需的溫度範圍中，能夠確保充分的電特徵。根據這些特徵，即使包含氧化物半導體的電晶體設於使用Si半導體形成的積體電路中時，仍然能夠實現具有新穎功能的積體電路，而不降低操作速度。
本實施例可以與任何其它實施例適當地結合。
[實施例9]
在本實施例中，將說明結構不同於實施例中的結構之包含氧化物半導體膜的電晶體。使用包含In、Sn、及Zn的氧化物半導體(In-Sn-Zn為基礎的氧化物半導體)或是任何其它實施例中所述的其它氧化物半導體，形成包含在氧化物半導體膜中的氧化物半導體。
圖31A及31B是具有頂部閘極頂部接觸結構的共平 面電晶體的上視圖及剖面視圖。圖31A是電晶體的上視圖。圖31B顯示延著圖31A中的虛線A-B之A-B剖面。
圖31B中所示的電晶體包含基底2100；設於基底2100上的基部絕緣膜2102；保護絕緣膜2104，設於基部絕緣膜2102的週圍；氧化物半導體膜2106，設於基部絕緣膜2102及保護絕緣膜2104上，以及包含高電阻區2106a和低電阻區2106b；閘極絕緣膜2108，設於氧化物半導體膜2106上；閘極電極2110，設置成與氧化物半導體膜2106重疊而以閘極絕緣膜2108設於其間；側壁絕緣膜2112，設置成接觸閘極電極2110的側表面；成對電極2114，設置成接觸至少低電阻區2106b；層間絕緣膜2116，設置成遮蓋至少氧化物半導體膜2106、閘極電極2110、及成對電極2114；以及，佈線2118，設置成經由形成在層間絕緣膜2116中的開口而連接至成對電極2114中至少之一。
雖然未顯示，但是，保護膜可以設置成遮蓋層間絕緣膜2116及佈線2118。藉由保護膜，能降低層間絕緣膜2116的表面導電產生的微小量漏電流，以致於能降低電晶體的關閉狀態電流。
本實施例能與任何其它實施例適當地結合。
[實施例10]
在本實施例中，將說明結構不同於實施例中的結構之包含氧化物半導體膜的電晶體。雖然在本實施例中將說明 使用包含In、Sn、及Zn的氧化物半導體(In-Sn-Zn為基礎的氧化物半導體)作為包含於氧化物半導體膜中的氧化物半導體，但是，也可以使用任何其它實施例中所述的其它氧化物半導體。
圖32A及32B是上視圖及剖面視圖，顯示電晶體的結構。圖32A是電晶體的上視圖。圖32B是延著圖32A中的虛線取得的剖面。
圖32B中所示的電晶體包含基底2600；設於基底2600上的基部絕緣膜2602；氧化物半導體膜2606，設於基部絕緣膜2602上；成對電極2614，接觸氧化物半導體膜2606；閘極絕緣膜2608，設於氧化物半導體膜2606及成對電極2614上；閘極電極2610，設置成與氧化物半導體膜2606重疊而以閘極絕緣膜2608設於其間；層間絕緣膜2616，設置成遮蓋閘極絕緣膜2608及閘極電極2610；佈線2618經由形成在層間絕緣膜2616中的開口而連接至成對電極2614；以及，保護膜2620，設置成遮蓋層間絕緣膜2616及佈線2618。
關於基底2600，使用玻璃基底。關於基部絕緣膜2602，使用氧化矽膜。關於氧化物半導體膜2606，使用In-Sn-Zn為基礎的膜。關於成對電極2614，使用鎢膜。關於閘極絕緣膜2608，使用氧化矽膜。閘極電極2610具有氮化鉭膜及鎢膜的層疊結構。層間絕緣膜2616具有氧氮化矽膜及聚醯亞胺膜的層疊結構。佈線2618具有鈦膜、鋁膜、及鈦膜依此次序形成的層疊結構。關於保護膜 2620，使用聚醯亞胺膜。
注意，在具有圖32A中所示的結構之電晶體中，閘極電極2610與成對電極中2614之一重疊的部份的寬度稱為Lov。類似地，未與氧化物半導體膜2606重疊的成對電極2614中之一的部份的寬度稱為dW。
[實施例11]
一般而言，磁隧道接面元件(MTJ元件)已知是非依電性隨機存取記憶體。MTJ元件是當設於其間的由絕緣膜形成的多個膜中的旋轉方向平行時以低電阻狀儲存資訊，以及，當旋轉方向不平行時以高電阻狀儲存資訊。另一方面，上述實施例中所述的利用通道設在氧化物半導體層中的電晶體之非依電性記憶體電路的原理與MTJ元件的原理完全不同。表1顯示MTJ元件(在表中，以「自旋電子(MTJ元件)」表示)與上述實施例中所述的包含氧化物半導體之非依電性記憶體電路(在表中，以「氧化物半導體/Si」表示)之間的比較。
MTJ元件因為使用磁性材料，所以，具有當溫度高於或等於居禮溫度時磁性損失的缺點。此外，由於使用電流驅動，所以，MTJ元件與矽雙極裝置是並容的；但是，雙極裝置不適合高集成度。此外，雖然MTJ元件的寫入電流相當低，但是，具有耗電隨著記憶體容量增加而增加的問題。
在原理上，MTJ元件對磁場具有低抵抗性，以及，當 MTJ元件曝露至高磁場時旋轉方向容易改變。此外，需要控制由用於MTJ元件的磁性體的奈米化造成的磁性波動。
此外，以稀土元素用於MTJ元件；因此，應高度注意MTJ元件的製程併入避免金屬污染之矽半導體的製程。MTJ元件的每位元材料成本是昂貴的。
另一方面，在上述實施例中所述的包含在非依電性記憶體電路中通道設於氧化物半導體層中的電晶體，在元件結構上類似於矽MOSFET，但形成通道的區域包含金屬氧化物除外。此外，在氧化物半導體層中具有通道的電晶體不受磁場影響且不會造成軟錯誤。這顯示電晶體與矽積體電路高度共容。
[實例1]
藉由使用根據本發明的一模式之信號處理電路，提供具有低耗電的電子裝置。特別地，在難以連續地接收電力的可攜式電子裝置的情形中，加入具有根據本發明的一模式之低耗電的信號處理電路作為裝置的元件，取得增加連續操作時間的優點。
根據本發明的一模式之信號處理電路能夠用於顯示裝置、個人電腦、或設有記錄媒體的影像再生裝置(典型上，再生例如數位多樣式碟片(DVD)等記錄媒體內容及具有用於顯示再生影像的顯示器之裝置)。上述之外，能使用根據本發明的一模式之信號處理電路的電子裝置可為行 動電話、可攜式遊戲機、可攜式資訊終端、電子書讀取器、例如攝影機及數位靜態相機等相機、護目鏡型顯示器(頭戴式顯示器)、導航系統、音頻再生裝置(例如汽車音響系統及數位音頻播放器)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、販賣機、等等。
將說明根據本發明的一模式之信號處理電路應用至例如行動電話、智慧型電話、及電子書讀取器等可攜式電子裝置的情形。
圖13是可攜式電子裝置的方塊圖。圖13中所示的可攜式電子裝置包含RF電路421、類比基頻電路422、數位基頻電路423、電池424、電源電路425、應用處理器426、快閃記憶體430、顯示控制器431、記憶體電路432、顯示器433、觸控感觸器439、音頻電路437、鍵盤438、等等。顯示器433包含顯示部434、源極驅動器435及閘極驅動器436。應用處理器426包含CPU 427、DSP 428、及介面429。上述實施例中所述的信號處理電路用於例如CPU427，因而能降低耗電。
圖14是電子書讀取器的方塊圖。電子書讀取器包含電池451、電源電路452、微處理器453、快閃記憶體454、音頻電路455、鍵盤456、記憶體電路457、觸控面板458、顯示器459、及顯示控制器460。微處理器453包含CPU 461、DSP 462、及介面463。上述實施例中所述的信號處理電路用於例如CPU 461，因而能降低耗電。
本實施例能與任何其它實施例適當地結合。
本申請案根據2011年3月24日向日本專利局申請之日本專利申請序號2011-065210、及2011年5月14日向日本專利局申請之日本專利申請序號2011-108886，其整體內容於此一併列入參考。
100‧‧‧記憶體電路
101‧‧‧電晶體
102‧‧‧電容器
103‧‧‧電晶體
200‧‧‧記憶體電路
201‧‧‧算術電路
202‧‧‧算術電路
203‧‧‧開關
303‧‧‧成對電極中之另一電極
400‧‧‧記憶胞陣列
401‧‧‧感測放大器
402‧‧‧預充電電路
403‧‧‧行解碼器
404‧‧‧列解碼器
421‧‧‧RF電路
422‧‧‧類比基頻電路
423‧‧‧數位基頻電路
424‧‧‧電池
425‧‧‧電源電路
426‧‧‧應用處理器
427‧‧‧中央處理單元
428‧‧‧數位信號處理器
429‧‧‧介面
430‧‧‧快閃記憶體
431‧‧‧顯示控制器
432‧‧‧記憶體電路
433‧‧‧顯示器
434‧‧‧顯示部
435‧‧‧源極驅動器
436‧‧‧閘極驅動器
437‧‧‧音頻電路
438‧‧‧鍵盤
439‧‧‧觸控感測器
443‧‧‧鎖存電路
444‧‧‧反相器
445‧‧‧反相器
446‧‧‧開關
451‧‧‧電池
452‧‧‧電源電路
453‧‧‧微處理器
454‧‧‧快閃記憶體
455‧‧‧音頻電路
456‧‧‧鍵盤
457‧‧‧記憶體電路
458‧‧‧觸控面板
459‧‧‧顯示器
460‧‧‧顯示控制器
461‧‧‧中央處理單元
462‧‧‧數位信號處理器
463‧‧‧介面
700‧‧‧基底
701‧‧‧絕緣膜
702‧‧‧半導體膜
703‧‧‧閘極絕緣膜
704‧‧‧半導體層
707‧‧‧閘極電極
709‧‧‧雜質區
710‧‧‧通道形成區
712‧‧‧絕緣膜
713‧‧‧絕緣膜
716‧‧‧氧化物半導體層
719‧‧‧導體層
720‧‧‧導體層
721‧‧‧閘極絕緣膜
722‧‧‧絕緣膜
724‧‧‧絕緣膜
726‧‧‧佈線
727‧‧‧絕緣膜
801‧‧‧基部絕緣層
802‧‧‧嵌入絕緣體
803a‧‧‧半導體區
803b‧‧‧半導體區
803c‧‧‧半導體區
804‧‧‧閘極絕緣膜
805‧‧‧閘極
806a‧‧‧側壁絕緣體
806b‧‧‧側壁絕緣體
807‧‧‧絕緣體
808a‧‧‧源極
808b‧‧‧汲極
908‧‧‧高濃度區
918‧‧‧高濃度區
919‧‧‧通道形成區
928‧‧‧高濃度區
929‧‧‧低濃度區
930‧‧‧側壁
931‧‧‧通道形成區
948‧‧‧高濃度區
949‧‧‧低濃度區
950‧‧‧側壁
951‧‧‧通道形成區
101a‧‧‧電晶體
101b‧‧‧電晶體
101c‧‧‧電晶體
101d‧‧‧電晶體
102a‧‧‧電容器
102b‧‧‧電容器
102c‧‧‧電容器
102d‧‧‧電容器
103a‧‧‧電晶體
103b‧‧‧電晶體
1101‧‧‧電路組
1103‧‧‧電路組
1111‧‧‧電路組
2000‧‧‧信號處理電路
2001‧‧‧解碼器
2002‧‧‧控制電路
2003‧‧‧算術邏輯單元
2004‧‧‧暫存器
2005‧‧‧記憶體
2006‧‧‧電源電路
2100‧‧‧基底
2102‧‧‧基部絕緣膜
2104‧‧‧保護絕緣膜
2106‧‧‧氧化物半導體膜
2106a‧‧‧高電阻區
2106b‧‧‧低電阻區
2108‧‧‧閘極絕緣膜
2110‧‧‧閘極電極
2112‧‧‧側壁絕緣膜
2114‧‧‧電極
2116‧‧‧層間絕緣膜
2118‧‧‧佈線
2600‧‧‧基底
2602‧‧‧基部絕緣膜
2606‧‧‧氧化物半導體膜
2608‧‧‧閘極絕緣膜
2610‧‧‧閘極電極
2614‧‧‧電極
2616‧‧‧層間絕緣膜
2618‧‧‧佈線
2620‧‧‧保護膜
301a‧‧‧成對電極中之一電極
301b‧‧‧成對電極中之一電極
302a‧‧‧介電層
7301‧‧‧導體層
7302‧‧‧絕緣膜
7303‧‧‧導體膜
1101b‧‧‧電路組的部份
圖1A至1E顯示信號處理電路的配置。
圖2A及2B顯示記憶體的配置。
圖3A至3C顯示感測放大器及預充電電路的配置。
圖4是流程圖，顯示用於驅動信號處理電路的方法。
圖5是流程圖，顯示用於驅動信號處理電路的方法。
圖6A及6B是剖面視圖及透視圖，顯示信號處理電路的配置。
圖7是剖面視圖，顯示信號處理電路的配置。
圖8A至8D是剖面視圖，顯示信號處理電路的製程。
圖9A至9C是剖面視圖，顯示信號處理電路的製程。
圖10A至10D是剖面視圖，顯示信號處理電路的製程。
圖11A至11C是剖面視圖，均顯示具有設在氧化物半導體層的通道之電晶體的結構。
圖12A及12B是剖面視圖，均顯示具有設在氧化物半導體層的通道之電晶體的結構。
圖13是可攜式電子裝置的方塊圖。
圖14是電子書讀取器的方塊圖。
圖15是流程圖，顯示用於驅動信號處理電路的方法。
圖16A至16E均顯示氧化物材料的晶體結構。
圖17A至17C顯示氧化物材料的晶體結構。
圖18A至18C顯示氧化物材料的晶體結構。
圖19顯示計算取得的遷移率之閘極電壓相依性。
圖20A至20C均顯示計算取得的汲極電流與遷移率的閘極電壓相依性。
圖21A至21C均顯示計算取得的汲極電流與遷移率的閘極電壓相依性。
圖22A至22C均顯示計算取得的汲極電流與遷移率的閘極電壓相依性。
圖23A及23B均顯示計算時使用的電晶體之剖面結構。
圖24A至24C均顯示包含氧化物半導體膜的電晶體的特徵。
圖25A及25B均顯示樣品1的電晶體之BT測試後的Vg-Id特徵曲線。
圖26A及26B均顯示樣品2的電晶體之BT測試後的Vg-Id特徵曲線。
圖27顯示樣品A和樣品B的XRD光譜。
圖28顯示電晶體測量時關閉狀態電流與基底溫度之 間的關係。
圖29顯示Id與場效遷移率的Vg相依性。
圖30A顯示基底溫度與臨界電壓之間的關係，圖30B顯示基底溫度與場效遷移率之間的關係。
圖31A及31B是上視圖及剖面視圖，顯示電晶體的結構實例。
圖32A及32B是上視圖及剖面視圖，顯示電晶體的結構實例。
2000‧‧‧信號處理電路
2001‧‧‧解碼器
2002‧‧‧控制電路
2003‧‧‧算術邏輯單元
2004‧‧‧暫存器
2005‧‧‧記憶體
2006‧‧‧電源電路

Claims (21)

  1. 一種信號處理電路，包括：算術部；記憶體；及控制部，用以控制該算術部及該記憶體，其中，該控制部包含第一依電性記憶體電路及用以儲存該第一依電性記憶體電路中保持的資料之第一非依電性記憶體電路的組；其中，該記憶體包含以矩陣配置的多數第二非依電性記憶體電路，其中，該第一非依電性記憶體電路及該多數第二非依電性記憶體電路各包含電晶體，該電晶體包括氧化物半導體層中的通道形成區，以及其中，該第一非依電性記憶體電路及該多數第二非依電性記憶體電路各包含電容器，其中，該電容器的成對電極中之一電極電連接至當該電晶體關閉時設於浮動狀態的節點。
  2. 如申請專利範圍第1項之信號處理電路，其中，包含在該第一非依電性記憶體電路中的該電容器的該成對電極中之另一電極以及包含在該多數第二非依電性記憶體電路中的每一第二非依電性記憶體電路中的該電容器的該成對電極中的另一電極共同地設置而未彼此分離、以及設置成遮蓋包含在該算術部中的電晶體、包含在該記憶體中的電晶體、及包含在該控制部中的電晶體。
  3. 一種信號處理電路，包括：算術部；記憶體；及控制部，用以控制該算術部及該記憶體，其中，該控制部包含第一依電性記憶體電路及用以儲存該第一依電性記憶體電路中保持的資料之第一非依電性記憶體電路的組；其中，該記憶體包含以矩陣配置的多數第二非依電性記憶體電路，其中，該算術部包含第二依電性記憶體電路及用以儲存在該第二依電性記憶體電路中保持的資料之第三非依電性記憶體電路的組，其中，該第一非依電性記憶體電路、該多數第二非依電性記憶體電路、及該第三非依電性記憶體電路各包含電晶體，該電晶體包括氧化物半導體層中的通道形成區，以及其中，該第一非依電性記憶體電路、該多數第二非依電性記憶體電路、及該第三非依電性記憶體電路各包含電容器，其中，該電容器的成對電極中之一電極電連接至當該電晶體關閉時設於浮動狀態的節點。
  4. 如申請專利範圍第3項之信號處理電路，其中，包含在該第一非依電性記憶體電路中的該電容器的該成對電極中之另一電極、包含在該多數第二非依電性記憶體電路中的每一第二非依電性記憶體電路中的該電容器的該成 對電極中的另一電極、以及包含在該第三非依電性記憶體電路中的該電容器的該成對電極中之另一電極共同地設置而未彼此分離、以及設置成遮蓋包含在該算術部中的電晶體、包含在該記憶體中的電晶體、及包含在該控制部中的電晶體。
  5. 一種信號處理電路，包括：算術部；記憶體；及控制部，用於控制該算術部及該記憶體，其中，該控制部包含：解碼器，用於將命令解碼；暫存器，用於儲存輸入至該算術部的資料及自該算術部輸出的資料；控制電路，用於控制該暫存器及該算術部；以及電源電路，用於控制電源電壓對該算術部、該控制電路、該暫存器、及該記憶體中至少之一的供應，其中，該記憶體包含以矩陣配置的多數第二非依電性記憶體電路，其中，該暫存器包含第三依電性記憶體電路及用於儲存該第三依電性記憶體電路中保持的資料之第四非依電性記憶體電路的組，其中，該控制電路包含第四依電性記憶體電路及用於儲存該第四依電性記憶體電路中保持的資料之第五非依電性記憶體電路的組， 其中，該多數第二非依電性記憶體電路、該第四非依電性記憶體電路、及該第五非依電性記憶體電路各包含電晶體，該電晶體包括氧化物半導體層中的通道形成區，以及其中，該多數第二非依電性記憶體電路、該第四非依電性記憶體電路、及該第五非依電性記憶體電路各包含電容器，在該電容器中的成對電極中之一電極電連接至當該電晶體關閉時設於浮動狀態的節點。
  6. 如申請專利範圍第5項之信號處理電路，其中，包含在該第二非依電性記憶體電路中的每一第二非依電性記憶體電路中該電容器的該成對電極中之另一電極、包含在該第四非依電性記憶體電路中的該電容器的成對電極中的另一電極、以及包含在該第五非依電性記憶體電路中的該電容器的成對電極中之另一電極共同地設置而未彼此分離、以及設置成遮蓋包含在該算術部中的電晶體、包含在該記憶體中的電晶體、及包含在該控制部中的電晶體。
  7. 一種信號處理電路，包括：算術部；記憶體；及控制部，用於控制該算術部及該記憶體，其中，該控制部包含：解碼器，用以將命令解碼；暫存器，用以儲存輸入至該算術部的資料及自該算術部輸出的資料； 控制電路，用以控制該暫存器及該算術部；以及電源電路，用以控制電源電壓對該算術部、該控制電路、該暫存器、及該記憶體中至少之一的供應，其中，該記憶體包含以矩陣配置的多數第二非依電性記憶體電路，其中，該算術部包含第二依電性記憶體電路及用以儲存該第二依電性記憶體電路中保持的資料之第三非依電性記憶體電路的組，其中，該暫存器包含第三依電性記憶體電路及用以儲存該第三依電性記憶體電路中保持的資料之第四非依電性記憶體電路的組，其中，該控制電路包含第四依電性記憶體電路及用以儲存該第四依電性記憶體電路中保持的資料之第五非依電性記憶體電路的組，其中，該多數第二非依電性記憶體電路、該第三非依電性記憶體電路、該第四非依電性記憶體電路、及該第五非依電性記憶體電路各包含電晶體，該電晶體包括氧化物半導體層中的通道形成區，以及其中，該多數第二非依電性記憶體電路、該第三非依電性記憶體電路、該第四非依電性記憶體電路、及該第五非依電性記憶體電路各包含電容器，在該電容器中的成對電極中之一電極電連接至當該電晶體關閉時設於浮動狀態的節點。
  8. 如申請專利範圍第7項之信號處理電路，該暫存 器又包括另一第四非依電性記憶體電路，設置成用於該第三依電性記憶體電路。
  9. 如申請專利範圍第7項之信號處理電路，其中，包含在該多數第二非依電性記憶體電路中的每一第二非依電性記憶體電路中該電容器的該成對電極中之另一電極、包含在該第三非依電性記憶體電路中的該電容器的該成對電極中的另一電極、包含在該第四非依電性記憶體電路中的該電容器的該成對電極中的另一電極、以及包含在該第五非依電性記憶體電路中的該電容器的該成對電極中之另一電極共同地設置而未彼此分離、以及設置成遮蓋包含在該算術部中的電晶體、包含在該記憶體中的電晶體、及包含在該控制部中的電晶體。
  10. 如申請專利範圍第1、3、5及7項中任一項之信號處理電路，其中，該氧化物半導體層包含非晶相的晶體區。
  11. 如申請專利範圍第1、3、5及7項中任一項的信號處理電路，其中，該氧化物半導體層包括銦及鎵中至少之一。
  12. 一種電子裝置，包含如申請專利範圍第1、3、5及7項中任一項的信號處理電路。
  13. 一種信號處理電路，包括：算術部；記憶體；及控制部，用以控制該算術部及該記憶體， 其中，該控制部包含第一記憶體電路及用於儲存該第一記憶體電路中保持的資料之第二記憶體電路，其中，該第二記憶體電路包含第一電晶體及第一電容器，其中，該第一電容器的第一電極電連接至當該第一電晶體關閉時設於浮動狀態的第一節點，其中，該記憶體包含以矩陣配置的多數第三記憶體電路，其中，該多數第三記憶體電路各包含第二電晶體及第二電容器，其中，該第二電容器的第一電極電連接至當該第二電晶體關閉時設於浮動狀態的第二節點，及其中，該第一電晶體及該第二電晶體各包括氧化物半導體層中的通道形成區。
  14. 一種信號處理電路，包括：算術部；記憶體；及控制部，用以控制該算術部及該記憶體，其中，該控制部包含第一記憶體電路及用於儲存該第一記憶體電路中保持的資料之第二記憶體電路，其中，該記憶體包含以矩陣配置的多數第三記憶體電路，其中，該算術部包含第四記憶體電路及用於儲存該第四記憶體電路中保持的資料之第五記憶體電路， 其中，該第二記憶體電路及該第五記憶體電路各包含第一電晶體及第一電容器，其中，該第一電容器的第一電極電連接至當該第一電晶體關閉時設於浮動狀態的第一節點，其中，該多數第三記憶體電路各包含第二電晶體及第二電容器，其中，該第二電容器的第一電極電連接至當該第二電晶體關閉時設於浮動狀態的第二節點，及其中，該第一電晶體及該第二電晶體各包括氧化物半導體層中的通道形成區。
  15. 一種信號處理電路，包括：算術部；記憶體，包含以矩陣配置的多數記憶體電路，及控制部，用以控制該算術部及該記憶體，其中，該控制部包含：解碼器，用於將命令解碼；暫存器，用於儲存輸入至該算術部的資料及自該算術部輸出的資料；控制電路，用於控制該暫存器及該算術部；以及電源電路，用於控制電源電壓對該算術部、該控制電路、該暫存器、及該記憶體中至少之一的供應，其中，該暫存器、該控制電路、及該算術部中至少之一包含第一記憶體電路及用於儲存該第一記憶體電路中保持的資料之第二記憶體電路， 其中，該第二記憶體電路包含第一電晶體及第一電容器，其中，該第一電容器的第一電極電連接至當該第一電晶體關閉時設於浮動狀態的第一節點，其中，該多數記憶體電路各包含第二電晶體及第二電容器，其中，該第二電容器的第一電極電連接至當該第二電晶體關閉時設於浮動狀態的第二節點，及其中，該第一電晶體及該第二電晶體各包括氧化物半導體層中的通道形成區。
  16. 如申請專利範圍第13至15項中任一項之信號處理電路，其中，該第一電容器的第二電極及該第二電容器的第二電極共同地設置而未彼此分離、以及設置成遮蓋該第一電晶體及該第二電晶體。
  17. 如申請專利範圍第13至15項中任一項之信號處理電路，其中，該第一記憶體電路包含設置於基底與該第一電晶體之間的第三電晶體。
  18. 如申請專利範圍第14項之信號處理電路，其中，該第一記憶體電路及該第四記憶體電路各包含設置於基底與該第一電晶體之間的第三電晶體。
  19. 如申請專利範圍第13至15項中任一項之信號處理電路，其中，該氧化物半導體層包括C軸對齊結晶氧化物半導體。
  20. 如申請專利範圍第13至15項中任一項之信號處 理電路，其中，該氧化物半導體層包括銦及鎵中至少之一。
  21. 一種電子裝置，包含如申請專利範圍第13至15項中任一項的信號處理電路。
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