KR20140012722A - 신호 처리 회로 - Google Patents

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KR20140012722A
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히데토모 고바야시
유키오 마에하시
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

신규한 구조의 비휘발성 메모리 회로를 포함하는 신호 처리 회로를 제공하기 위해, 신호 처리 회로는, 연산부, 메모리, 및 연산부와 메모리를 제어하기 위한 제어부를 포함한다. 제어부는, 한 세트를 이루는 휘발성 메모리 회로 및 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제1 비휘발성 메모리 회로를 포함하고, 메모리는 복수의 제2 비휘발성 메모리 회로를 포함하며, 제1 비휘발성 메모리 회로 및 제2 비휘발성 메모리 회로 각각은 산화물 반도체층에 채널을 갖는 트랜지스터와, 트랜지스터가 오프로 될 때 플로팅 상태가 되는 노드에 한 쌍의 전극 중 하나가 전기적으로 접속되는 용량 소자를 포함한다.

Description

신호 처리 회로{SIGNAL PROCESSING CIRCUIT}
본 발명의 한 형태는 전원이 꺼지더라도 기억된 논리 상태를 유지할 수 있는 비휘발성 메모리 회로를 포함한 신호 처리 회로에 관한 것이다. 또한, 본 발명의 한 형태는 신호 처리 회로를 포함한 전자 장치에 관한 것이다.
중앙 처리 장치(CPU：central processing unit) 등의 신호 처리 회로는 그 응용에 따라 다양한 구성을 가지고 있지만, 일반적으로 데이터나 프로그램을 기억하기 위한 메인 메모리 외에 레지스터 및 캐시 메모리 등의 각종 메모리 회로가 제공되고 있다.
레지스터나 캐시 메모리 등의 메모리 회로에서는, 데이터의 판독 및 기입이 메인 메모리보다 고속으로 실시될 필요가 있다. 따라서, 일반적으로, 플립 플롭 등은 레지스터로서 이용되고, 스태틱 랜덤 액세스 메모리(SRAM; static random access memory) 등은 캐쉬 메모리로서 이용된다. 즉, 레지스터, 캐시 메모리 등의 경우, 전원 전압의 공급이 중단되면 데이터가 소실되는 휘발성 메모리 회로가 이용된다.
소비 전력을 저감하기 위하여, 데이터가 입력 및 출력되지 않는 기간에 신호 처리 회로로의 전원 전압의 공급을 일시적으로 중단하기 위한 방법이 제안되어 왔다. 이 방법에서, 레지스터나 캐시 메모리 등의 휘발성 메모리 회로의 주변에 비휘발성 메모리 회로가 배치되어, 데이터가 그 비휘발성 메모리 회로에 일시적으로 기억된다. 따라서, 레지스터, 캐시 메모리 등은 신호 처리 회로에서 전원 전압의 공급이 중단되는 동안에도 데이터를 보유한다(예를 들면, 특허 문헌 1 참조).
또한, 신호 처리 회로에서 전원 전압의 공급이 장시간 동안 중단되는 경우, 전원 전압의 공급이 중단되기 전에 휘발성 메모리 회로 내의 데이터가 하드 디스크나 플래쉬 메모리 등의 외부 메모리 장치로 이송되어, 데이터가 소거되는 것이 방지될 수 있다.
일본 공개 특허 출원 제H10-078836호
특허 문헌 1에 개시된 것 같은 신호 처리 회로에서는, 비휘발성 메모리 회로에 포함된 메모리 소자로서 강유전체가 이용된다. 강유전체를 포함하는 메모리 소자에서는, 강유전체 재료는 데이터 기입의 반복에 의해 피로하게 되어, 기입 오류 등의 문제를 야기한다. 그 결과, 재기입 회수가 제한된다. 또한, 데이터 처리 속도(이하, 액세스 속도라고도 함), 예를 들어, 데이터의 판독 및 기입 속도가 낮아진다.
플래쉬 메모리가 비휘발성 메모리 회로로서 이용되는 경우, 고전압이 인가되어 터널 전류를 생성함으로써, 전자의 주입이나 방출이 실시된다. 따라서, 데이터 재기입을 반복으로 실시함으로써 메모리 소자가 격렬하게 열화되는 문제가 있어서, 재기입 회수가 제한된다. 또한, 액세스 속도가 낮아진다.
신호 처리 회로에서 전원 전압의 공급이 중단되는 동안 휘발성 메모리 회로 내의 데이터가 외부 메모리 장치에 기억되는 신호 처리 회로에서는, 외부 메모리 장치로부터 휘발성 메모리 회로로 데이터를 복귀시키기 위해 긴 시간이 걸린다. 따라서, 이러한 신호 처리 회로는 소비 전력을 저감하도록 짧은 시간 동안 전원이 중단되는 경우에는 적합하지 않다.
상기 문제에 비추어, 본 발명의 한 형태의 목적은, 전원이 중단되더라도 기억된 논리 상태가 소실되지 않는 새로운 구조의 메모리 회로를 포함하는 신호 처리 회로를 제공하는 것이다.
본 발명의 신호 처리 회로의 한 형태는, 연산부, 메모리, 및 연산부와 메모리를 제어하기 위한 제어부를 포함한다. 제어부는 한 세트를 이루는 제1 휘발성 메모리 회로와 제1 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제1 비휘발성 메모리 회로를 포함하고, 메모리는 제2 비휘발성 메모리 회로를 포함한다. 메모리는 매트릭스로 배열된 복수의 제2 비휘발성 메모리 회로를 포함할 수도 있다는 점에 유의한다. 제어부에서, 전원 전압이 공급되는 동안에 제1 휘발성 메모리 회로에 유지된 데이터는 제1 비휘발성 메모리 회로에 입력되어 기억된다(이하, 데이터 기억이라고도 함). 데이터는, 제1 휘발성 메모리 회로에서의 미리결정된 데이터의 보유와 동시에 기억될 수도 있고, 데이터의 보유 이후에 기억될 수도 있다. 그 다음, 제1 비휘발성 메모리 회로에 기억된 데이터는 제1 휘발성 메모리 회로로부터의 신호에 응답하여 변경되지 않도록 된다(이하, 데이터 대기라고도 함). 구체적으로는, 제1 비휘발성 메모리 회로에서, 데이터에 대응하는 신호 전위가 보유되고 있는 노드가 플로팅 상태(floating state)로 설정된다. 데이터 대기 이후에, 전체 제어부(또는 제어부의 대부분)에서 전원 전압의 공급이 중단된다. 전원 전압의 공급이 중단된 후에도, 제1 휘발성 메모리 회로의 데이터는 제1 비휘발성 메모리 회로에 보유될 수 있다. 그 다음, 필요에 따라, 전체 제어부 또는 그 일부에 전원 전압이 선택적으로 공급된다. 그 후, 제어부 중에서 전원 전압의 공급이 선택된 부분에서, 제1 비휘발성 메모리 회로에 유지된 데이터가 제1 휘발성 메모리 회로로 이동된다(이하, 데이터 제공이라고도 함). 따라서, 제어부 중에서 전원 전압의 공급이 선택된 부분에서, 제1 휘발성 메모리 회로는 미리결정된 동작을 실시할 수 있다.
이런 방식으로, 전술된 바와 같이 필요한 경우에만 전원 전압이 공급되는(이하, 노멀리 오프 구동 방법이라고도 함) 구동 방법을 채용함으로써 신호 처리 회로의 전력 소비가 크게 저감될 수 있다. 또한, 제1 휘발성 메모리 회로에서의 데이터 기입 및 판독 속도는 제1 비휘발성 메모리 회로보다 높다. 따라서, 제어부 중에서 전원 전압의 공급이 선택된 부분에서의 동작 속도가 증가될 수 있다. 따라서, 신호 처리 회로가 고속으로 동작될 수 있다. 또한, 메모리는 전원 전압의 공급이 중단된 후에도 데이터를 계속 보유할 수 있다.
(비휘발성 메모리 회로의 구성)
여기서, 상기 비휘발성 메모리 회로(제1 비휘발성 메모리 회로 및 제2 비휘발성 메모리 회로 각각)는, 오프-상태 전류가 극히 낮은 트랜지스터와 이 트랜지스터가 오프로 될 때 플로팅 상태로 설정되는 노드에 한 쌍의 전극 중 하나(이하, 한 전극이라고 함)가 전기적으로 접속되는 용량 소자(capacitor)를 포함한다. 비휘발성 메모리 회로에서는, 데이터가, 용량 소자의 한 전극의 전위(또는 그 전위에 대응하는 전하량)를 데이터에 따라 제어함으로써 기억(또는 메모리)된다. 예를 들어, 용량 소자에 미리결정된 전하가 축적된 상태(이하, 충전됨이라고도 함)는 데이터 "1"에 대응하게 되고, 용량 소자에 미리결정된 전하가 축적되지 않은 상태가 데이터 "0"에 대응하게 됨으로써, 1 비트의 데이터가 기억될 수 있다. 여기서, 오프-상태 전류가 극히 낮은 트랜지스터로서, 실리콘보다 넓은 밴드 갭을 갖는 반도체를 포함하는 층이나 기판에 채널을 갖는 트랜지스터를 이용할 수 있다. 실리콘보다 넓은 밴드 갭을 갖는 반도체의 예는 화합물 반도체이다. 화합물 반도체의 예로서는, 산화물 반도체, 질화물 반도체 등이 포함된다. 예를 들어, 산화물 반도체층에 채널을 갖는 트랜지스터가 오프-상태 전류가 극히 낮은 트랜지스터로서 이용될 수 있다.
이러한 비휘발성 메모리 회로에서 오프-상태 전류가 극히 낮은 트랜지스터가 오프로 될 때, 전원 전압의 공급이 중단된 후에도 용량 소자의 한 전극의 전위는 장시간 유지될 수 있다. 따라서, 상기 구성을 갖는 비휘발성 메모리 회로를 포함하는 메모리에서, 정기적인 데이터의 재기입(이하, 리프레쉬 동작이라고도 함)이 요구되지 않거나, 리프레쉬 동작의 빈도가 현저하게 감소될 수 있다.
또한, 이러한 비휘발성 메모리 회로는, 데이터에 대응하는 신호 전위가 미리결정된 노드(용량 소자의 한 전극)에 입력되어, 오프-상태 전류가 극히 낮은 트랜지스터가 오프로 되고, 그 노드는 플로팅 상태로 설정되도록 하는 방식으로 데이터를 기억하는 구성을 가진다. 따라서, 비휘발성 메모리 회로에서, 데이터의 기입 반복에 의한 피로가 경감될 수 있고, 데이터가 기입될 수 있는 회수가 증가될 수 있다.
여기서, 제1 비휘발성 메모리 회로(제어부의 비휘발성 메모리 회로)에 포함되는 오프-상태 전류가 극히 낮은 트랜지스터와 제2 비휘발성 메모리 회로(메모리의 비휘발성 메모리 회로)에 포함되는 오프-상태 전류가 극히 낮은 트랜지스터가 동일한 단계에서 형성될 수 있다. 예를 들어, 이들 트랜지스터의 게이트 전극은 하나의 도전막을 에칭함으로써 형성될 수 있다; 이들 트랜지스터의 소스 전극 및 드레인 전극은 하나의 도전막을 에칭함으로써 형성될 수 있다; 그리고, 이들 트랜지스터의 활성층(채널이 형성되는 반도체층)은 하나의 반도체층을 에칭함으로써 형성될 수 있다.
또한, 제1 비휘발성 메모리 회로(제어부의 비휘발성 메모리 회로)에 포함되는 용량 소자와 제2 비휘발성 메모리 회로(메모리의 비휘발성 메모리 회로)에 포함되는 용량 소자가 동일한 단계에서 형성될 수 있다. 예를 들어, 이들 용량 소자의 각각의 한 전극은 하나의 도전막을 에칭함으로써 형성될 수 있다; 그리고, 이들 용량 소자의 유전체층은 하나의 절연막을 에칭함으로써 형성될 수 있다. 이들 용량 소자의 유전체층은 서로 분리되지 않고 공통으로 제공될 수 있다는 점에 유의한다. 또, 예를 들어, 이들 용량 소자의 전극쌍들 중 다른 하나들(이하, 각각의 다른 전극이라고 함)은 하나의 도전막을 에칭함으로써 형성될 수 있다. 이들 용량 소자의 각각의 다른 전극은 서로 분리되지 않고 공통으로 제공될 수 있다는 점에 유의한다. 이 경우, 서로 분리되지 않고 공통으로 제공되는 도전층은 차폐층 또는 차광층으로서 이용될 수 있다. 예를 들어, 신호 처리 회로에 포함되는 트랜지스터 등의 소자를 덮도록 도전층이 제공될 때, 신호 처리 회로에 포함되는 소자에 미치는 외부 전계 등의 악영향이 저감될 수 있다. 또한, 예를 들어, 신호 처리 회로에 포함되는 트랜지스터 등의 소자가 형성되는 기판의 표면(전면 또는 배면)을 덮도록 도전층이 제공될 때, 신호 처리 회로에 포함되는 소자에 미치는 외부 전계 등의 악영향이 저감될 수 있다. 전술된 바와 같이, 각 용량 소자의 각각의 다른 전극이 차폐층 또는 차광층으로서 기능할 때, 제조 공정수를 증가시키지 않고 신뢰성이 높은 신호 처리 회로가 제공될 수 있다.
(휘발성 메모리 회로의 구성)
제1 휘발성 메모리 회로(제어부에 포함되는 휘발성 메모리 회로)는 적어도 2개의 연산 회로를 포함하고, 이 2개의 연산 회로는, 연산 회로들 중 하나의 출력이 연산 회로들 중 다른 하나에 입력되고 연산 회로들 중 상기 다른 하나의 출력이 연산 회로들 중 상기 하나에 입력되는 피드백 루프를 구성한다. 이러한 구성을 갖는 메모리 회로의 예로서 플립 플롭 회로와 래치 회로를 들 수 있다.
CPU, 마이크로프로세서, 화상 처리 회로, DSP(Digital Signal Processor), FPGA(Field Programmable Gate Array) 등의 LSI(Large Scale Integrated Circuit) 등이, 본 발명의 신호 처리 회로의 범주에 포함된다는 점에 유의한다. 연산부는 ALU(arithmetic logic unit)라고 부를 수도 있다. 메모리는 데이터나 프로그램을 기억하기 위한 메인 메모리로서 기능할 수 있다.
(연산부의 변형)
연산부는 한 세트를 이루는 제2 휘발성 메모리 회로와 제2 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제3 비휘발성 메모리 회로를 포함할 수 있다. 제3 비휘발성 메모리 회로는, 제1 비휘발성 메모리 회로 및 제2 비휘발성 메모리 회로와 유사한 구성을 가질 수 있다. 여기서, 예를 들어, 클록 신호에 동기하여 데이터를 입력 및 출력하는 플립플롭 회로가 제2 휘발성 메모리 회로(연산부의 휘발성 메모리 회로)로서 이용될 수 있다.
여기서, 제3 비휘발성 메모리 회로(연산부의 비휘발성 메모리 회로)에 포함되는 오프-상태 전류가 극히 낮은 트랜지스터, 제1 비휘발성 메모리 회로(제어부의 비휘발성 메모리 회로)에 포함되는 오프-상태 전류가 극히 낮은 트랜지스터, 및 제2 비휘발성 메모리 회로(메모리의 비휘발성 메모리 회로)에 포함되는 오프-상태 전류가 극히 낮은 트랜지스터가 동일한 단계에서 형성될 수 있다. 예를 들어, 이들 트랜지스터의 게이트 전극은 하나의 도전막을 에칭함으로써 형성될 수 있다; 이들 트랜지스터의 소스 전극 및 드레인 전극은 하나의 도전막을 에칭함으로써 형성될 수 있다; 그리고, 이들 트랜지스터의 활성층(채널이 형성되는 반도체층)은 하나의 반도체층을 에칭함으로써 형성될 수 있다.
또한, 제3 비휘발성 메모리 회로(연산부의 비휘발성 메모리 회로)에 포함되는 용량 소자, 제1 비휘발성 메모리 회로(제어부의 비휘발성 메모리 회로)에 포함되는 용량 소자, 및 제2 비휘발성 메모리 회로(메모리의 비휘발성 메모리 회로)에 포함되는 용량 소자가 동일한 단계에서 형성될 수 있다. 예를 들어, 이들 용량 소자의 각각의 한개 전극은 하나의 도전막을 에칭함으로써 형성될 수 있다; 그리고, 이들 용량 소자의 유전체층은 하나의 절연막을 에칭함으로써 형성될 수 있다. 이들 용량 소자의 유전체층은 서로 분리되지 않고 공통으로 제공될 수 있다는 점에 유의한다. 또한, 예를 들어, 이들 용량 소자의 각각의 다른 전극은 하나의 도전막의 에칭에 의해 형성될 수 있다. 이들 용량 소자의 각각의 다른 전극은 서로 분리되지 않고 공통으로 제공될 수 있다는 점에 유의한다. 이 경우, 서로 분리되지 않고 공통으로 제공되는 도전층은 차폐층 또는 차광층으로서 이용될 수 있다. 예를 들어, 신호 처리 회로에 포함되는 트랜지스터 등의 소자를 덮도록 도전층이 제공될 때, 신호 처리 회로에 포함되는 소자에 미치는 외부 전계 등의 악영향이 저감될 수 있다. 또한, 예를 들어, 신호 처리 회로에 포함되는 트랜지스터 등의 소자가 형성되는 기판의 표면(전면 또는 배면)을 덮도록 도전층이 제공될 때, 신호 처리 회로에 포함되는 소자에 미치는 외부 전계 등의 악영향이 저감될 수 있다. 전술된 바와 같이, 각 용량 소자의 각각의 다른 전극이 차폐층 또는 차광층으로서 기능할 때, 제조 공정수를 증가시키지 않고 신뢰성이 높은 신호 처리 회로가 제공될 수 있다.
(제어부의 변형)
제어부는, 디코더, 제어 회로, 레지스터, 및 전원 회로를 포함할 수 있다.
디코더는 명령을 디코딩한다. 또한, 디코더는, 메모리로의 전원 전압의 공급이 중단될 때 외부로부터의 입력에 의해 전원 회로나 제어 회로에 제어 신호를 입력하는 기능을 가질 수도 있다. 또한, 디코더는 카운터(타이머)를 가질 수 있고, 메모리로의 전원 전압의 공급이 중단될 때 카운터(타이머)에 의해 전원 회로나 제어 회로에 제어 신호를 입력하는 기능을 가질 수도 있다. 제어 회로는, 디코딩된 명령에 기초하여, 레지스터, 연산부, 및 메모리를 제어한다. 레지스터는 연산부에 입력되는 데이터나 연산부로부터 출력되는 데이터를 일시적으로 기억한다. 전원 회로는 디코더에 의해 제어되고, 전원 회로는 연산부, 제어 회로, 레지스터, 및 메모리로의 전원 전압의 공급을 제어한다. 연산부, 제어 회로, 레지스터, 및 메모리 각각은 모듈이라고도 부를 수 있다는 점에 유의한다. 여기서, 전원 회로는, 각 모듈에서의 전원 전압의 공급 또는 중단을 선택할 수 있다. 즉, 전원 회로는 모든 모듈(연산부, 제어 회로, 레지스터, 및 메모리)에 전원 전압을 공급할 수 있고, 전원 회로는 일부의 모듈(연산부, 제어 회로, 레지스터, 메모리 중에서 임의의 것)에 전원 전압을 선택적으로 공급할 수 있다.
레지스터는, 한 세트를 이루는 제3 휘발성 메모리 회로와 제3 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제4 비휘발성 메모리 회로를 포함할 수 있고, 제어 회로는, 한 세트를 이루는 제4 휘발성 메모리 회로와 제4 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제5 비휘발성 메모리 회로를 포함할 수 있다. 제3 휘발성 메모리 회로 및 제4 휘발성 메모리 회로 각각은, 제1 휘발성 메모리 회로(제어부의 휘발성 메모리 회로)에 대응한다. 제4 비휘발성 메모리 회로 및 제5 비휘발성 메모리 회로 각각은, 제1 비휘발성 메모리 회로(제어부의 비휘발성 메모리 회로)에 대응한다.
여기서, 예를 들어, 클록 신호에 동기하여 데이터를 입력 및 출력하는 플립플롭 회로나 래치 회로가 레지스터의 제3 휘발성 메모리 회로로서 이용될 수 있다. 또한, 예를 들어, 클록 신호에 동기하여 데이터를 입력 및 출력하는 플립플롭 회로가 제어부의 제4 휘발성 메모리 회로로서 이용될 수 있다.
레지스터에서, 1 비트의 데이터를 기억하기 위한 제3 휘발성 메모리 회로들 각각에, 1 비트의 데이터를 기억하는 복수의 제4 비휘발성 메모리 회로가 제공될 수 있다는 점에 유의한다. 여기서, 복수의 제4 비휘발성 메모리 회로 각각을 뱅크(bank)라고도 부른다. 이런 방식으로, 노멀리 오프 구동 방법을 실행하는 경우에 전원 전압의 공급이 선택될 때, 복수의 제4 비휘발성 메모리 회로(복수의 뱅크)로부터 1개의 제4 비휘발성 메모리 회로(뱅크)가 선택되고, 선택된 제4 비휘발성 메모리 회로(뱅크)에 유지된 1 비트의 데이터가 제3 휘발성 메모리 회로에 제공되어(데이터 제공), 레지스터의 상태가 복수의 상태로부터 선택될 수 있다.
신호 처리 회로를 위한 새로운 구성을 갖는 상기 비휘발성 메모리 회로의 이용에 의해, 전원 전압의 공급이 중단된 후에도 신호 처리 회로는 데이터를 장시간 계속 보유할 수 있다. 따라서, 노멀리 오프 구동 방법이 실행될 수 있다. 따라서, 신호 처리 회로의 전력 소비가 크게 저감될 수 있다. 신호 처리 회로는, 전원 전압의 공급이 선택된 직후에, 유지된 데이터를 이용해 미리결정된 처리를 개시할 수 있다. 따라서, 신호 처리 회로에서 전원 전압의 공급의 선택부터 미리결정된 처리의 개시까지의 시간이 단축될 수 있다. 또한, 전원 전압이 공급되는 모듈에서 휘발성 메모리 회로를 이용해 미리결정된 처리가 실시된다; 따라서, 신호 처리 회로의 액세스 속도가 증가될 수 있다. 또한, 데이터를 기입할 수 있는 회수가 높고 신뢰성이 높은 회로가 신호 처리 회로용의 비휘발성 메모리 회로로서 이용될 수 있다; 따라서, 신호 처리 회로의 내구성 및 신뢰성이 향상될 수 있다.
특히, 제어부의 레지스터 및 제어 회로 각각, 또는, 제어부의 레지스터 및 제어 회로 및 연산부 각각에, 한 세트를 이루는 휘발성 메모리 회로와 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 비휘발성 메모리 회로가 제공되고, 메모리에는 비휘발성 메모리 회로가 제공되며, 각 모듈로의 전원 전압의 공급이 전원 회로에 의해 제어되는 방식으로 다음과 같은 유익한 효과가 얻어질 수 있다.
모듈들간의 데이터의 이동을 수반하지 않고, 데이터의 공급 및 대기가 전원 전압의 공급이 중단된 전후에 실시될 수 있다. 따라서, 모듈들간 데이터 공급 및 대기를 실시하기 위한 특별한 신호 경로(경로 또는 스캔 경로)를 제공할 필요가 없고, 신호 처리 회로의 크기가 용이하게 증가될 수 있다.
도 1a 내지 도 1e는 신호 처리 회로의 구성을 나타내는 도면이다.
도 2a 및 도 2b는 메모리의 구성을 나타내는 도면이다.
도 3a 내지 도 3c는 센스 증폭기 및 프리챠지 회로의 구성을 나타내는 도면이다.
도 4는 신호 처리 회로를 구동하기 위한 방법을 나타내는 플로차트이다.
도 5는 신호 처리 회로를 구동하기 위한 방법을 나타내는 플로차트이다.
도 6a 및 도 6b는 신호 처리 회로의 구성을 나타내는 단면도 및 사시 개략도이다.
도 7은 신호 처리 회로의 구성을 나타내는 단면도이다.
도 8a 내지 도 8d는 신호 처리 회로의 제조 공정을 나타내는 단면도이다.
도 9a 내지 도 9c는 신호 처리 회로의 제조 공정을 나타내는 단면도이다.
도 10a 내지 도 10d는 신호 처리 회로의 제조 공정을 나타내는 단면도이다.
도 11a 내지 도 11c 각각은 산화물 반도체층에 채널을 갖는 트랜지스터의 구조를 나타내는 단면도이다.
도 12a 및 도 12b 각각은 산화물 반도체층에 채널을 갖는 트랜지스터의 구조를 나타내는 단면도이다.
도 13은 휴대 전자 장치의 블록도이다.
도 14 전자 서적 리더기(e-book reader)의 블록도이다.
도 15는 신호 처리 회로를 구동하기 위한 방법을 나타내는 플로차트이다.
도 16a 내지 도 16e 각각은 산화물 재료의 결정 구조를 나타내는 도면이다.
도 17의 (a) 내지 (c)는 산화물 재료의 결정 구조를 나타내는 도면이다.
도 18의 (a) 내지 (c)는 산화물 재료의 결정 구조를 나타내는 도면이다.
도 19는 계산에 의해 얻어진 이동도(mobility)의 게이트 전압 의존성을 도시한다.
도 20a 내지 도 20c 각각은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 도시하는 그래프이다.
도 21a 내지 도 21c 각각은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 도시하는 그래프이다.
도 22a 내지 도 22c 각각은 계산에 의해 얻어진 드레인 전류와 이동도의 게이트 전압 의존성을 도시하는 그래프이다.
도 23a 및 도 23b 각각은 계산에 이용되는 트랜지스터의 단면 구조를 나타내는 도면이다.
도 24a 내지 도 24c 각각은 산화물 반도체막을 포함하는 트랜지스터의 특성을 도시하는 그래프이다.
도 25a 및 도 25b 각각은 샘플 1의 트랜지스터의 BT 시험 후의 V g -I d 특성을 도시하는 그래프이다.
도 26a 및 도 26b 각각은 샘플 2의 트랜지스터의 BT 시험 후의 V g -I d 특성을 도시하는 그래프이다.
도 27은 샘플 A 및 샘플 B의 XRD 스펙트럼을 도시한다.
도 28은 트랜지스터의 오프-상태 전류와 측정시 기판 온도 사이의 관계를 도시하는 그래프이다.
도 29는 I d 및 전계 효과 이동도의 V g 의존성을 도시하는 그래프이다.
도 30a는 기판 온도와 임계 전압 사이의 관계를 도시하는 그래프이고, 도 30b는 기판 온도와 전계 효과 이동도 사이의 관계를 도시하는 그래프이다.
도 31a 및 도 31b는 트랜지스터의 구조의 일례를 나타내는 상부도 및 단면도이다.
도 32a 및 도 32b는 트랜지스터의 구조의 일례를 나타내는 상부도 및 단면도이다.
본 발명의 실시를 위한 최상의 형태
본 발명의 실시형태들 및 예가 첨부된 도면들을 참조하여 이하에서 상세히 설명될 것이다. 그러나, 본 발명은 이하의 설명만으로 제한되는 것은 아니고, 본 발명의 사상과 범위로부터 벗어나지 않고 형태와 세부사항에 있어서 다양하게 변경될 수 있다는 것을 당업자라면 용이하게 이해할 것이다. 따라서, 본 발명은 이하의 실시형태들과 예의 설명으로만 제한되는 것으로 해석되어서는 안 된다.
"소스" 및 "드레인"의 기능은, 예를 들어, 상이한 극성의 트랜지스터가 채용되는 경우나, 회로 동작에서 전류의 방향이 변하는 경우에는 서로 바꾸어질 수 있다는 점에 유의한다. 따라서, 본 명세서에서, 용어 "소스" 및 "드레인"은, 각각 드레인 및 소스를 가리키는데 이용될 수 있다.
용어 "전기적으로 접속된"은, 구성요소들이 "임의의 전기적 기능을 갖는 물체"를 통해 접속되는 경우를 포함한다는 점에 유의한다. 임의의 전기적 기능을 갖는 물체에 관해서는, 그 물체를 통해 서로 접속된 구성요소들 사이에 전기 신호가 전송되고 수신될 수 있는 한, 특별한 제한은 없다.
또한, 회로도에서 독립된 구성요소들이 서로 전기적으로 접속될 때에도, 배선의 일부가 전극이나 단자로서 기능하는 경우 등과 같이, 1개의 도전막이 복수의 구성요소의 기능을 갖는 경우가 있다. 본 명세서에서 "전기적 접속"은, 1개의 도전막이 복수의 구성요소의 기능을 갖는 경우도 그 범주에 포함한다.
용어 "위" 및 "아래"는, 구성요소들간의 물리적 관계에 있어서, 반드시 각각 "바로 위" 또는 "바로 아래"를 의미하는 것은 아니다. 예를 들어, "게이트 절연층 위의 게이트 전극"이라는 표현은, 게이트 절연층과 게이트 전극 사이에 추가의 구성요소가 있는 경우를 의미할 수 있다.
도면 등에 나타낸 각 구성요소의, 위치, 크기, 범위 등은, 용이한 이해를 위해 일부 경우에는 정확하게 표현된 것은 아니라는 점에 유의한다. 따라서, 개시된 발명은 반드시 도면 등에 개시된 위치, 크기, 및 범위 등으로 제한되지 않는다.
"제1", "제2", 및 "제3" 등의 서수는 구성요소들간의 혼동을 피하기 위하여 이용된다.
[실시형태 1]
신호 처리 회로의 한 형태가 설명된다. 도 1a는 신호 처리 회로의 구성을 개략적으로 나타내는 블록도이다. 신호 처리 회로(2000)는, 디코더(2001), 제어 회로(2002), ALU(2003), 레지스터(2004), 메모리(2005), 및 전원 회로(2006)를 포함한다.
디코더(2001)는 명령을 디코딩한다. 제어 회로(2002)는, 디코딩된 명령에 기초하여, 레지스터(2004), ALU(2003), 및 메모리(2005)를 제어한다. 레지스터(2004)는 ALU(2003)에 입력되는 데이터나 ALU(2003)로부터 출력되는 데이터를 일시적으로 기억한다. ALU(2003)와 메모리(2005) 사이에도 역시 데이터 입력/출력이 실시된다. 전원 회로(2006)는 디코더(2001)에 의해 제어되고, 전원 회로(2006)는 ALU(2003), 제어 회로(2002), 레지스터(2004), 및 메모리(2005)로의 전원 전압의 공급을 제어한다. 여기서, 전원 회로(2006)는, 모든 모듈(ALU(2003), 제어 회로(2002), 레지스터(2004), 및 메모리(2005))로의 전원 전압의 공급을 중단할 수가 있고, 모든 모듈에 전원 전압을 공급할 수 있다. 대안으로서, 전원 회로(2006)는, 일부의 모듈(ALU(2003), 제어 회로(2002), 레지스터(2004), 및 메모리(2005) 중에서 임의의 것)에 전원 전압을 선택적으로 공급할 수 있고, 전원 회로(2006)는 그 외의 모듈로의 전원 전압의 공급을 중단할 수 있다.
(비휘발성 메모리 회로)
제어 회로(2002), 레지스터(2004), 및 메모리(2005) 각각은 도 1b에 나타낸 비휘발성 메모리 회로(100)를 포함할 수 있다. ALU(2003)도 도 1b에 나타낸 비휘발성 메모리 회로(100)를 포함할 수 있다는 점에 유의한다. 도 1b에서, 비휘발성 메모리 회로(100)는 트랜지스터(101)와 용량 소자(102)를 포함한다. 트랜지스터(101)의 게이트는 단자(W)에 전기적으로 접속된다. 트랜지스터(101)의 소스 및 드레인 중 하나는 단자(B)에 전기적으로 접속된다. 트랜지스터(101)의 소스 및 드레인 중 다른 하나는 용량 소자(102)의 한 전극에 전기적으로 접속된다. 용량 소자(102)의 다른 전극은 단자(C)에 전기적으로 접속된다.
여기서, 트랜지스터(101)로서 오프-상태 전류가 극히 낮은 트랜지스터가 이용될 수 있다. 용량 소자(102)의 한 전극은 트랜지스터(101)가 오프로 될 때 플로팅 상태로 설정되는 노드에 전기적으로 접속된다. 비휘발성 메모리 회로(100)에서는, 데이터가, 용량 소자(102)의 한 전극의 전위(또는 그 전위에 대응하는 전하량)를 데이터에 따라 제어함으로써 기억된다. 예를 들어, 용량 소자(102)에 미리결정된 전하가 축적된 상태는 데이터 "1"에 대응하게 되고, 용량 소자(102)에 미리결정된 전하가 축적되지 않은 상태가 데이터 "0"에 대응하게 됨으로써, 1 비트의 데이터가 기억될 수 있다. 여기서, 오프-상태 전류가 극히 낮은 트랜지스터(101)로서, 실리콘보다 밴드 갭이 넓은 반도체를 포함하는 층이나 기판에 채널을 갖는 트랜지스터를 이용할 수 있다. 실리콘보다 넓은 밴드 갭을 갖는 반도체의 예는 화합물 반도체이다. 화합물 반도체의 예로서는, 산화물 반도체, 질화물 반도체 등이 포함된다. 예를 들어, 산화물 반도체층에 채널을 갖는 트랜지스터가 이용될 수 있다. 도 1b는, 그 옆에 "OS"가 부기되어 있는 산화물 반도체층에 채널을 갖는 트랜지스터가 트랜지스터(101)로서 이용되는 예를 나타낸다.
(비휘발성 메모리 회로(100)를 구동하기 위한 방법)
비휘발성 메모리 회로(100)에서, 단자(W)에 입력되는 제어 신호에 응답하여 트랜지스터(101)가 온으로 되고, 데이터에 대응하는 신호 전위가 단자(B)에 입력된다. 그 다음, 단자(W)에 입력되는 제어 신호에 의해 트랜지스터(101)가 오프로 되고, 데이터가 유지될 수 있다. 비휘발성 메모리 회로(100)는 주어진 전위가 단자(C)에 공급되는 구성을 가질 수 있다. 예를 들어, 접지 전위가 단자(C)에 공급될 수 있다. 트랜지스터(101)의 오프-상태 전류는 극히 낮기 때문에, 전원 전압의 공급이 중단한 후에도 용량 소자(102)의 한 전극의 전위는 장시간 유지될 수 있다. 데이터는 비휘발성 메모리 회로(100)로부터 다음과 같은 방식으로 판독된다: 단자(W)에 입력되는 제어 신호에 응답하여 트랜지스터(101)가 온으로 되고, 용량 소자(102)의 한 전극의 전위(또는 전위에 대응하는 전하량)가 단자(B)로부터 검출된다. 비휘발성 메모리 회로(100)는, 데이터에 대응하는 신호 전위가 미리결정된 노드(용량 소자(102)의 한 쌍의 전극 중의 하나)에 입력되고, 오프-상태 전류가 극히 낮은 트랜지스터(101)가 오프로 되고, 노드가 플로팅 상태로 설정되는 방식으로 데이터를 기억한다. 따라서, 비휘발성 메모리 회로(100)에서, 데이터 기입 반복에 의한 비휘발성 메모리 회로(100)의 피로가 저감될 수 있고, 데이터가 기입될 수 있는 회수가 증가될 수 있다.
(제어 회로(2002), 레지스터(2004), 및 ALU(2003)의 구성)
여기서, 제어 회로(2002) 및 레지스터(2004), 또는, 제어 회로(2002), 레지스터(2004) 및 ALU(2003) 각각은, 한 세트를 이루는 휘발성 메모리 회로와 도 1b에 나타낸 비휘발성 메모리 회로(100)를 포함할 수 있다. 도 1c는 상기 세트의 구성을 나타내는 도면이다. 도 1c는, 1 비트의 데이터를 기억하는 휘발성 메모리 회로(200)에 대해 도 1b의 2개의 비휘발성 메모리 회로(100)(비휘발성 메모리 회로(100-1), 비휘발성 메모리 회로(100-2))가 제공되는 예를 나타낸다. 상기로 제한되지 않고, 1 비트의 데이터를 기억하는 휘발성 메모리 회로(200)에 대해 도 1b의 1개의 비휘발성 메모리 회로(100) 또는 도 1b의 3개 이상의 비휘발성 메모리 회로(100)가 제공될 수도 있다. 특히, 레지스터(2004)에서, 1 비트의 데이터를 기억하기 위한 휘발성 메모리 회로(200)에 대해 제공된 한 세트를 이루는 복수의 비휘발성 메모리 회로(100)를 포함하는 구성이 채용될 수 있다. 제어 회로(2002) 및 ALU(2003) 각각에서, 1 비트의 데이터를 기억하기 위한 휘발성 메모리 회로(200)에 대해 제공된 한 세트를 이루는 1개 비휘발성 메모리 회로(100)를 포함하는 구성이 채용될 수 있다.
휘발성 메모리 회로(200)는 적어도 2개의 연산 회로를 포함하고, 이 2개의 연산 회로는, 연산 회로들 중 하나의 출력이 연산 회로들 중 다른 하나에 입력되고 연산 회로들 중 상기 다른 하나의 출력이 연산 회로들 중 상기 하나에 입력되는 피드백 루프를 구성할 수 있다. 도 1c에서는, 연산 회로(201)의 출력이 연산 회로(202)에 입력되고 연산 회로(202)의 출력이 연산 회로(201)에 입력되는 피드백 루프를 구성하는, 연산 회로(201) 및 연산 회로(202)가 포함된다. 연산 회로의 예로서는, 인버터 회로 및 NAND 회로가 포함된다. 이러한 구성을 갖는 비휘발성 메모리 회로(200)의 예로서 플립 플롭 회로와 래치 회로를 들 수 있다.
비휘발성 메모리 회로(100-1)의 단자(B) 및 비휘발성 메모리 회로(100-2)의 단자(B) 각각은, 연산 회로(202)의 입력 단자와 연산 회로(201)의 출력 단자와의 사이에 존재하는 노드(M)에 전기적으로 접속된다. 휘발성 메모리 회로(200)는 노드(M)와 연산 회로(201)의 출력 단자 사이의 전기적 접속을 선택하기 위한 스위치(203)를 포함한다. 스위치(203)의 도통 상태 또는 비도통 상태는 제어 신호(SEL0)에 의해 선택된다. 연산 회로(201)가 제어 신호(예를 들어, 클록 신호)에 응답하여 신호를 선택적으로 출력하기 위한 회로의 경우, 스위치(203)는 반드시 제공될 필요는 없고 생략될 수 있다는 점에 유의한다. 비휘발성 메모리 회로(100-1)의 단자(W)에는 제어 신호(SEL1)가 입력되고 비휘발성 메모리 회로(100-2)의 단자(W)에는 제어 신호(SEL2)가 입력된다. 비휘발성 메모리 회로(100-1)의 단자(C)와 비휘발성 메모리 회로(100-2)의 단자(C)에는 동일한 전위가 입력된다는 점에 유의한다.
그 다음, 도 1c에 나타낸 세트를 이루는 휘발성 메모리 회로(200)와 비휘발성 메모리 회로(100-1)와 비휘발성 메모리 회로(100-2)를 구동하기 위한 방법이 설명될 것이다.
(전원 전압의 공급 동안의 동작)
세트에 전원 전압이 공급되고 있는 동안, 즉, 세트를 포함하는 모듈에 전원 전압이 공급되고 있는 동안, 스위치(203)는 제어 신호(SEL0)에 의해 도통 상태에 있다. 이런 방식으로, 휘발성 메모리 회로(200)는 연산 회로(201) 및 연산 회로(202)로 구성되는 피드백 루프에 의해 데이터를 기억한다. 즉, 도 1c에 나타낸 세트에서, 입력된 데이터는 휘발성 메모리 회로(200)의 피드백 루프에 의해 보유되고, 휘발성 메모리 회로(200)의 피드백 루프로부터 데이터가 출력된다. 휘발성 메모리 회로(200)의 피드백 루프에 의해 데이터가 보유되고 고속으로 출력될 수 있다.
(데이터 기억 동작)
전술된 바와 같이, 휘발성 메모리 회로(200)의 피드백 루프에 의해 데이터가 보유되는 동안 또는 그 이후에, 제어 신호(SEL0)에 의해 스위치(203)를 도통 상태로 유지한 채로 제어 신호(SEL1) 및 제어 신호(SEL2)에 응답하여 비휘발성 메모리 회로(100-1)의 트랜지스터(101) 또는 비휘발성 메모리 회로(100-2)의 트랜지스터(101)가 선택적으로 온으로 된다. 예를 들어, 비휘발성 메모리 회로(100-1)의 트랜지스터(101)가 온으로 되고, 비휘발성 메모리 회로(100-2)의 트랜지스터(101)가 오프로 된다. 이런 방식으로, 휘발성 메모리 회로(200)의 노드(M)의 전위가 비휘발성 메모리 회로(100-1)의 용량 소자(102)의 한 전극에 입력되어, 휘발성 메모리 회로(200)에 유지된 데이터가 비휘발성 메모리 회로(100-1)에 기억될 수 있다. 따라서, 데이터가 기억될 수 있다.
(데이터 대기 동작)
데이터가 기억된 후에, 비휘발성 메모리 회로(100-1)의 트랜지스터(101)를 오프로 함으로써 비휘발성 메모리 회로(100-1)에 기억된 데이터가 휘발성 메모리 회로(200)로부터의 신호에 응답하여 변하지 않게 된다. 따라서, 데이터의 대기가 실시될 수 있다.
1 비트의 데이터를 기억하기 위한 휘발성 메모리 회로(200)에 대해 도 1b의 복수의 비휘발성 메모리 회로(100)가 제공되는 구성에서, 휘발성 메모리 회로(200)가 상이한 기간들에서 상이한 데이터를 보유하는 경우, 그 기간들에 대응하는 복수의 데이터가 상이한 비휘발성 메모리 회로(100)에 기억될 수 있다. 특히, 레지스터에서, 1 비트의 데이터를 기억하기 위한 휘발성 메모리 회로(200)에 대해 제공된 한 세트를 이루는 복수의 비휘발성 메모리 회로(100)를 포함하는 구성이 채용되는 경우, 그 복수의 비휘발성 메모리 회로(100) 각각은 뱅크라고 부를 수 있다. 이런 방식으로, 상이한 기간들에서 레지스터의 상태들 각각이 복수의 뱅크에 기억될 수 있다.
1 비트의 데이터를 기억하기 위한 휘발성 메모리 회로(200)에 대해 제공된 한 세트를 이루는 1개의 비휘발성 메모리 회로(100)를 포함하는 구성이 채용되는 경우, 휘발성 메모리 회로(200)에 유지된 데이터는 상기 동작과 유사한 동작을 통해 비휘발성 메모리 회로(100)에 기억된다는 점에 유의한다. 따라서, 데이터의 대기가 실시될 수 있다.
전술된 바와 같이, 데이터의 대기 후에, 전원 전압의 공급이 중단된다.
(데이터 공급 동작)
세트로의 전원 전압의 공급이 선택된 후, 즉, 세트를 포함하는 모듈에 전원 전압이 공급되기 시작한 후에, 제어 신호(SEL0)에 의해 스위치(203)가 비도통 상태로 되고, 제어 신호(SEL1) 및 제어 신호(SEL2)에 응답하여, 비휘발성 메모리 회로(100-1)의 트랜지스터(101) 또는 비휘발성 메모리 회로(100-2)의 트랜지스터(101)가 선택적으로 온으로 된다. 예를 들어, 비휘발성 메모리 회로(100-1)의 트랜지스터(101)가 온으로 되고, 비휘발성 메모리 회로(100-2)의 트랜지스터(101)가 오프로 된다. 이런 방식으로, 비휘발성 메모리 회로(100-1)의 용량 소자(102)의 한 전극의 전위(또는 전위에 대응하는 전하량)가 휘발성 메모리 회로(200)의 노드(M)에 입력된다. 그 후, 스위치(203)는 제어 신호(SEL0)에 의해 도통 상태로 된다. 이런 방식으로, 비휘발성 메모리 회로(100-1)에 유지된 데이터가 휘발성 메모리 회로(200)에 입력되고 피드백 루프에 의해 유지될 수 있다. 따라서, 휘발성 메모리 회로(200)에 데이터가 공급될 수 있다. 여기서, 휘발성 메모리 회로(200)에서의 데이터의 기입 및 판독 속도는 비휘발성 메모리 회로(100-1)나 비휘발성 메모리 회로(100-2)보다 더 빠르다. 따라서, 전원 전압의 공급이 선택된 세트는 더 높은 동작 속도를 가질 수 있다.
1 비트의 데이터를 기억하기 위한 휘발성 메모리 회로(200)에 대해 도 1b의 복수의 비휘발성 메모리 회로(100)가 제공되는 구성에서는, 복수의 비휘발성 메모리 회로(100)으로부터 선택된 비휘발성 메모리 회로(100)에 유지된 데이터가 휘발성 메모리 회로(200)에 공급될 수 있다. 특히, 레지스터에서, 1 비트의 데이터를 기억하기 위한 휘발성 메모리 회로(200)에 대해 제공된 한 세트를 이루는 복수의 비휘발성 메모리 회로(100)를 포함하는 구성이 채용되는 경우, 데이터가 복수의 뱅크로부터 휘발성 메모리 회로(200)에 선택적으로 공급되어, 전원 전압의 공급이 선택된 후의 레지스터의 상태가 복수의 상태로부터 선택될 수 있다.
1 비트의 데이터를 기억하기 위한 휘발성 메모리 회로(200)에 대해 제공된 한 세트를 이루는 1개의 비휘발성 메모리 회로(100)를 포함하는 구성이 채용되는 경우, 비휘발성 메모리 회로(100)에 유지된 데이터는 상기 동작과 유사한 동작을 통해 휘발성 메모리 회로(200)에 입력될 수 있다는 점에 유의한다. 따라서, 휘발성 메모리 회로(200)에 데이터가 공급될 수 있다.
연산 회로(201)가 제어 신호(예를 들어, 클록 신호)에 응답하여 신호를 선택적으로 출력하는 회로로서 역할하고 스위치(203)가 생략되는 구성이 채용되는 경우에, 연산 회로(201)는, 상기 설명에서 스위치(203)가 비도통 상태에 있을 때 연산 회로(201)로부터 아무런 출력이 없도록(즉, 연산 회로(201)로부터의 출력이 제약된 조합) 제어된다는 점에 유의한다. 연산 회로(201)를 제외한 구성요소들을 구동하기 위한 방법은 상기 구동 방법과 유사할 수 있다.
이상이, 도 1c에 나타낸 세트를 이루는 휘발성 메모리 회로(200), 비휘발성 메모리 회로(100-1), 및 비휘발성 메모리 회로(100-2)를 구동하기 위한 방법의 설명이다.
(세트를 이루는 휘발성 메모리 회로와 비휘발성 메모리 회로의 변형)
세트를 이루는 휘발성 메모리 회로와 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 비휘발성 메모리 회로의 구성은, 도 1c에 나타낸 구성으로 제한되지 않는다. 예를 들어, 도 1e에 나타낸 구성이 채용될 수 있다. 도 1e에서, 도 1c와 동일한 부분은 동일한 참조 부호로 표기되고 그 상세한 설명은 생략된다는 점에 유의한다. 도 1e의 구성을 갖는 세트에서, 비휘발성 메모리 회로(100)가 휘발성 메모리 회로(200)에 포함된다. 도 1e에서, 비휘발성 메모리 회로(100)의 단자(F)는, 도 1d에 나타낸 바와 같이, 용량 소자(102)의 한 전극에 전기적으로 접속된다.
도 1e의 구성을 갖는 세트를 구동하기 위한 방법이 설명될 것이다.
(전원 전압의 공급 동안의 동작)
세트에 전원 전압이 공급되는 동안, 즉, 세트를 포함하는 모듈에 전원 전압이 공급되는 동안은, 제어 신호(SEL)에 응답하여 비휘발성 메모리 회로(100)의 트랜지스터(101)가 온으로 된다. 이런 방식으로, 휘발성 메모리 회로(200)는 연산 회로(201) 및 연산 회로(202)로 구성된 피드백 루프에 의해 데이터를 기억한다. 즉, 도 1e에 나타낸 세트에서, 입력된 데이터는 휘발성 메모리 회로(200)의 피드백 루프에 의해 보유되고, 휘발성 메모리 회로(200)의 피드백 루프로부터 데이터가 출력된다. 휘발성 메모리 회로(200)의 피드백 루프에 의해 데이터가 보유되고 고속으로 출력될 수 있다.
(데이터 기억 동작)
전술된 바와 같이, 휘발성 메모리 회로(200)의 피드백 루프에 의해 데이터가 보유되는 동안, 휘발성 메모리 회로(200)의 노드(M)의 전위가 비휘발성 메모리 회로(100)의 용량 소자(102)의 한 전극에 입력되어, 휘발성 메모리 회로(200)에 유지된 데이터가 비휘발성 메모리 회로(100)에 기억될 수 있다. 따라서, 데이터가 기억될 수 있다.
(데이터 대기 동작)
데이터가 기억된 후에, 비휘발성 메모리 회로(100-1)의 트랜지스터(101)를 오프로 함으로써 비휘발성 메모리 회로(100-1)에 기억된 데이터가 휘발성 메모리 회로(200)의 연산 회로(201)로부터의 신호에 응답하여 변하지 않게 된다. 따라서, 데이터의 대기가 실시될 수 있다.
전술된 바와 같이, 데이터의 대기 후에, 전원 전압의 공급이 중단된다.
(데이터 공급 동작)
세트로의 전원 전압 공급이 선택된 후, 즉, 세트를 포함하는 모듈에 전원 전압이 다시 공급되기 시작한 후에, 제어 신호(SEL)에 응답하여 비휘발성 메모리 회로(100)의 트랜지스터(101)가 온으로 된다. 이런 방식으로, 비휘발성 메모리 회로(100)의 용량 소자(102)의 한 전극의 전위(또는 전위에 대응하는 전하량)가 휘발성 메모리 회로(200)의 노드(M)에 입력된다. 이런 방식으로, 비휘발성 메모리 회로(100)에 유지된 데이터가 휘발성 메모리 회로(200)의 피드백 루프에 의해 보유될 수 있다. 따라서, 휘발성 메모리 회로(200)에 데이터가 공급될 수 있다. 여기서, 휘발성 메모리 회로(200)에서의 데이터의 기입 및 판독 속도는 비휘발성 메모리 회로(100)보다 더 빠르다. 따라서, 전원 전압의 공급이 선택된 세트는 더 높은 동작 속도를 가질 수 있다.
이하의 구성이 데이터가 공급될 때 바람직하다는 점에 유의한다. 전원 전압의 공급이 선택된 후 제어 신호(SEL)에 응답하여 비휘발성 메모리 회로(100)의 트랜지스터(101)가 온으로 되는 경우, 연산 회로(201)로부터 신호가 출력되지 않는다(즉, 연산 회로(201)의 출력이 제약된 조합임). 예를 들어, 제어 신호(예를 들어, 클록 신호)에 응답하여 신호를 선택적으로 출력하기 위한 회로를 연산 회로(201)로서 이용하는 것이 바람직하다. 또한, 예를 들어, 연산 회로(201)의 출력 단자와 휘발성 메모리 회로(100)의 단자(B) 사이에 스위치 등이 제공된다. 이 경우, 전원 전압의 공급이 선택된 후 제어 신호(SEL)에 응답하여 비휘발성 메모리 회로(100)의 트랜지스터(101)가 온으로 되는 경우, 스위치를 비도통 상태로 하는 것이 바람직하다.
이상이, 도 1e에 나타낸 세트를 이루는 휘발성 메모리 회로(200) 및 비휘발성 메모리 회로(100)를 구동하기 위한 방법의 설명이다.
레지스터(2004) 및 제어 회로(2002) 각각, 또는, 레지스터(2004) 및 제어 회로(2002) 및 ALU(2003) 각각에 대해, 도 1c나 도 1e의 구성을 갖는 세트가 제공될 수 있고, 각 모듈로의 전원 전압의 공급이 전원 회로(2006)에 의해 제어될 수 있다. 그러나, 이런 방식으로, 필요한 경우에만 전원 전압이 공급되는 노멀리 오프 구동 방법을 실행함으로써, 신호 처리 회로의 전력 소비가 크게 저감될 수 있다. 모듈들간의 데이터의 이동을 수반하지 않고, 데이터의 공급 및 대기가 전원 전압의 공급 전후에 실시될 수 있다. 따라서, 모듈들간 데이터 공급 및 대기를 실시하기 위한 특별한 신호 경로(경로 또는 스캔 경로)를 제공할 필요가 없고, 신호 처리 회로의 회로 크기가 용이하게 증가될 수 있다.
(메모리(2005)의 구성)
(메모리 셀 어레이의 구성)
메모리(2005)는 도 1b에서 매트릭스로 배열된 복수의 비휘발성 메모리 회로(100)를 포함하는 메모리 셀 어레이를 포함할 수 있다. 예를 들어, 도 2b의 구성이 메모리 셀 어레이에 채용될 수 있다. 도 2b에 나타낸 메모리 셀 어레이(400)는, m×n(m은 자연수, n은 자연수)개의 비휘발성 메모리 회로(100)(i, j)(i는 m이하의 자연수, j는 n이하의 자연수)를 포함한다. 비휘발성 메모리 회로(100)(i, j)는, 도 1b의 비휘발성 메모리 회로(100)일 수 있다. 이하, 비휘발성 메모리 회로(100)(i, j)는 메모리 셀이라고 부르기도 한다.
도 2b에서, 단자(B)에 전기적으로 접속된 배선(BLj)은 하나의 열로 배열된 메모리 셀들간에서 공통으로 이용된다. 예를 들어, 단자(B)에 전기적으로 접속된 배선(BL1)은 제1 열에 배열된 메모리 셀들간에 공통으로 이용된다. 배선(BLj)은 비트선이라고 부를 수 있다.
도 2b에서, 단자(W)에 전기적으로 접속된 배선(WLi)은 하나의 행에 배열된 메모리 셀들간에서 공통으로 이용된다. 예를 들어, 단자(W)에 전기적으로 접속된 배선(WL1)은 제1 행에 배열된 메모리 셀들간에 공통으로 이용된다. 배선(WLi)은 워드선이라고 부를 수 있다.
그러나, 본 실시형태는 이 구성으로 제한되지 않는다. 하나의 열에 배열된 메모리 셀들에 복수의 배선(BLj)이 제공되거나, 하나의 행에 배열된 메모리 셀들에 복수의 배선(WLi)이 제공될 수도 있다. m×n개의 메모리 셀에서, 단자(C)는 하나의 전극이나 하나의 배선에 전기적으로 접속되거나, 상이한 전극들이나 상이한 배선들에 전기적으로 접속될 수도 있다.
도 2b에 나타낸 메모리 셀 어레이(400)에서, 배선(WLi)에 입력되는 신호에 응답하여 지정된 행의 메모리 셀에 데이터가 선택적으로 기입되고 이로부터 판독된다. 구체적으로는, 배선(WLi)에 입력되는 신호에 응답하여 데이터가 기입될 i행의 메모리 셀 이외의 행들의 메모리 셀들의 트랜지스터(101)가 오프로 되고, 데이터가 기입될 i행의 메모리 셀들의 트랜지스터(101)가 온으로 된다; 따라서, 데이터가 선택적으로 기입된다. 또한, 배선(WLi)에 입력되는 신호에 응답하여 데이터가 판독될 i행의 메모리 셀 이외의 행들의 메모리 셀들의 트랜지스터(101)가 오프로 되고, 데이터가 판독될 i행의 메모리 셀들의 트랜지스터(101)가 온으로 된다; 따라서, 데이터가 선택적으로 판독된다. 지정된 메모리 셀에 데이터를 기입하거나 이로부터 데이터를 판독하기 위한 방법은 전술된 비휘발성 메모리 회로(100)를 구동하기 위한 방법과 유사하다; 따라서, 그 설명은 생략된다는 점에 유의한다.
(메모리 셀 어레이 이외의 구성)
메모리(2005)는, 메모리 셀 어레이(400) 외에도, 행 디코더, 열 디코더, 프리챠지 회로, 센스 증폭기, 및 임시 메모리 회로 중 임의의 것 또는 모두를 포함할 수 있다. 이들 회로 중 일부는 하나의 회로 내에 병합될 수 있다는 점에 유의한다. 예를 들어, 센스 증폭기는 임시 메모리 회로로서 기능할 수도 있다.
행 디코더 및 열 디코더 각각은 메모리 셀 어레이(400)에서 주어진 메모리 셀을 선택하기 위한 기능을 가진다. 메모리(2005)는 행 디코더 및 열 디코더에 의해 선택된 메모리 셀에 데이터를 기입하거나 이로부터 데이터를 판독한다. 프리챠지 회로는 메모리 셀로부터 데이터가 판독되기 전에 메모리 셀 어레이(400)에 포함된 비트선의 전위를 미리결정된 전위로 설정(프리챠지)하는 기능을 가진다. 프리챠지 회로에 의해 비트선의 전위가 미리결정된 전위로 설정(프리챠지)된 후에 메모리 셀로부터 데이터가 판독될 수 있기 때문에, 메모리 셀로부터의 데이터의 판독 속도가 증가될 수 있다. 센스 증폭기는 메모리 셀에 유지된 데이터에 대응하는 비트선의 전위를 증폭하여 출력하는 기능을 가진다. 센스 증폭기에 의해 데이터가 더욱 신속하고 정확하게 판독될 수 있다. 임시 메모리 회로는 페이지 버퍼 또는 래치 회로라고도 불리며, 메모리(2005)의 외부로부터 입력된 데이터를 일시적으로 보유하는 기능을 가진다. 임시 메모리 회로는 메모리 셀 어레이로부터 판독된 데이터를 보유하는 기능을 가질 수도 있다.
도 2a는 메모리(2005)의 구성의 한 형태를 개략적으로 나타낸다. 도 2a에서, 메모리(2005)는, 메모리 셀 어레이(400), 열 디코더(403), 행 디코더(404), 프리챠지 회로(402), 및 센스 증폭기(401)를 포함한다.
도 2a는 프리챠지 회로(402)와 센스 증폭기(401)가 메모리 셀 어레이(400)의 열 디코더(403)가 설치된 측에 제공되는 구성을 나타내지만, 본 발명의 한 형태는 이 구성으로 제한되지 않는다는 점에 유의한다. 프리챠지 회로(402)와 센스 증폭기(401)의 한쪽 또는 양쪽 모두는, 메모리 셀 어레이(400)를 사이에 두고 열 디코더(403)와 대향하는 측에 제공될 수도 있다. 프리챠지 회로(402)와 센스 증폭기(401)는 하나의 회로 내에 병합될 수도 있다.
여기서, 회로의 구조는, 메모리(2005)의 구성의 한 형태일 뿐인 도 2a에 개략적으로 나타내는 구조로 제한되지 않는다. 예를 들어, 실제로는, 그 외의 회로(열 디코더(403), 행 디코더(404), 프리챠지 회로(402), 및 센스 증폭기(401))는 메모리 셀 어레이(400)와 중첩하도록 형성될 수 있다. 또한, 메모리 셀 어레이(400)가 분할되고 분할된 메모리 셀 어레이들이 적층되어 중첩할(다층화될) 수 있다. 이런 방식으로, 메모리 셀 어레이(400)의 면적을 저감하면서 기억 용량이 증가될 수 있다.
(센스 증폭기의 구성)
그 다음, 도 2a의 센스 증폭기(401)의 구성의 한 구체적인 한 형태가 설명될 것이다. 센스 증폭기(401)는 복수의 센스 증폭기를 포함할 수 있다. 센스 증폭기들 각각은 메모리 셀 어레이(400)에 제공된 비트선 마다 제공될 수 있다. 비트선의 전위는 센스 증폭기들 각각에 의해 증폭되고 센스 증폭기들 각각의 출력 단자로부터 검출될 수 있다. 여기서, 비트선의 전위는, 비트선에 전기적으로 접속되고 데이터가 판독되는 메모리 셀에 유지된 신호 전위에 기초한다. 따라서, 센스 증폭기들 각각의 출력 단자로부터 출력된 신호는 데이터가 판독되는 메모리 셀에 유지된 데이터에 대응한다. 이런 방식으로, 메모리 셀 어레이(400)의 각 메모리 셀에 유지된 데이터는 센스 증폭기(401)에 의해 검출될 수 있다.
센스 증폭기는 인버터 또는 버퍼를 이용해 형성될 수 있다. 예를 들어, 센스 증폭기는 래치 회로를 이용해 형성될 수 있다(래치형 센스 증폭기). 래치형 센스 증폭기는 입력 신호를 증폭하여 증폭된 신호를 보유할 수 있다. 따라서, 메모리 셀(비휘발성 메모리 회로(100))로부터 데이터를 판독할 때 용량 소자(102)에 유지된 신호 전위에 대응하는 전하가 변화(손상)되어도, 그 신호 전위에 대응하는 신호가 래치형 센스 증폭기에 의해 보유될 수 있고 메모리 셀(비휘발성 메모리 회로(100))에 다시 기입될 수 있다.
이하, 도 3a 및 도 3b를 참조하여 센스 증폭기(401)의 하나 더 구체적인 실시형태가 설명될 것이다.
도 3a 및 도 3b에 나타내는 센스 증폭기(401)는 래치 회로(443)를 포함하는(또는 래치 회로(443)에 의해 구성되는) 래치형 센스 증폭기의 예이다. 래치 회로(443)는, 예를 들어, 인버터(444)와 인버터(445)를 이용해 형성될 수 있다. 센스 증폭기(401)는 n개의 래치 회로(443)를 포함하고, n개의 래치 회로(443) 각각은 메모리 셀 어레이(400)에 제공된 비트선(BL1 내지 BLn)에 제공된다. 비트선(BL1 내지 BLn)의 전위는 n개의 래치 회로(443)에 의해 증폭되어 출력 단자(OUT1 내지 OUTn)로부터 출력될 수 있다. 여기서, 비트선의 전위는, 비트선에 전기적으로 접속되고 데이터가 선택적으로 판독되는 메모리 셀에 유지된 신호 전위에 기초한다. 따라서, 래치 회로(443)의 출력 단자로부터 출력되는 신호(증폭된 신호)는 데이터가 선택적으로 판독되는 셀에 유지된 데이터에 대응한다. 이런 방식으로, n개의 래치 회로(443)를 포함하는 센스 증폭기(401)에 의해 메모리 셀 어레이(400)의 각 메모리 셀에 유지된 데이터가 검출될 수 있다.
또한, n개의 래치 회로(443) 각각은 증폭된 신호를 보유할 수 있다. 따라서, 메모리 셀 어레이(400)의 메모리 셀로부터 데이터를 판독할 때에 데이터가 손상되더라도, 대응하는 신호가 n개의 래치 회로(443)에 보유될 수 있고 메모리 셀에 다시 기입될 수 있다.
또한, 도 3a 및 도 3b에 나타낸 래치 회로(443)를 포함하는 센스 증폭기(401)는, 전술된 바와 같은 신호를 보유하는 기능을 가지기 때문에, 임시 메모리 회로로서 이용될 수 있다. 예를 들어, 래치 회로(443)를 포함하는 센스 증폭기(401)는 메모리(2005)의 외부로부터 입력되는 데이터를 일시적으로 보유하기 위한 회로(예를 들어, 페이지 버퍼)로서 이용될 수 있다.
(프리챠지 회로의 구성)
그 다음, 도 2a의 프리챠지 회로(402)의 구성의 한 구체적인 실시형태가 도 3c를 참조하여 설명될 것이다. 도 3c에서, 프리챠지 회로(402)는 프리챠지선(PR)과 복수의 스위치(446)를 포함한다. 스위치(446)들 각각은 메모리 셀 어레이(400)의 비트선(BL1 내지 BLn)에 제공될 수 있다. 각 스위치(446)에 의해 각 비트선과 프리챠지선(PR) 사이의 전기적 접속이 선택되고, 각 비트선에 프리챠지선(PR)의 전위(프리챠지 전위)가 입력될 수 있다. 스위치(446)으로서는, 예를 들어, 아날로그 스위치, 트랜지스터 등이 이용될 수 있다. 대안으로서, 클록 신호 및 클록 신호의 반전 신호 중 하나 또는 양쪽 모두가 입력되는 연산 회로가 스위치(446)로서 이용될 수 있다.
이상이, 메모리(2005)의 설명이다.
전술된 바와 같이, 비휘발성 메모리 회로(100)를 포함하는 메모리(2005)에서, 정기적인 데이터 재기입(이하, 리프레쉬 동작이라고도 함)이 요구되지 않거나, 리프레쉬 동작의 빈도가 현저하게 감소될 수 있다. 메모리(2005)의 이용에 의해, 노멀리 오프 구동 방법이 용이하게 실행될 수 있고, 신호 처리 회로의 전력 소비가 저감될 수 있다.
전술된 바와 같이, 본 실시형태에서 설명된 신호 처리 회로(2000)는 전원 전압의 공급이 중단된 후에도 데이터를 장시간 계속 보유할 수 있으므로, 노멀리 오프 구동 방법이 실행될 수 있다. 따라서, 신호 처리 회로(2000)의 전력 소비가 크게 저감될 수 있다. 신호 처리 회로(2000)는, 전원 전압의 공급이 선택된 직후에, 유지된 데이터를 이용해 미리결정된 처리를 개시할 수 있다. 따라서, 신호 처리 회로(2000)에서 전원 전압의 공급의 선택부터 미리결정된 처리의 개시까지의 시간이 단축될 수 있다. 또한, 전원 전압이 공급되는 모듈에서 휘발성 메모리 회로를 이용해 미리결정된 처리를 실시한다; 따라서, 신호 처리 회로(2000)의 액세스 속도가 증가될 수 있다. 또한, 데이터를 기입할 수 있는 회수가 높고 신뢰성이 높은 회로가 신호 처리 회로(2000)용의 비휘발성 메모리 회로(100)로서 이용될 수 있다; 따라서, 신호 처리 회로(2000)의 내구성 및 신뢰성이 향상될 수 있다.
특히, 레지스터(2004) 및 제어 회로(2002) 각각, 또는, 레지스터(2004) 및 제어 회로(2002) 및 ALU(2003) 각각에 대해, 한 세트를 이루는 휘발성 메모리 회로(200)와 휘발성 메모리 회로(200)에 유지된 데이터를 기억하기 위한 비휘발성 메모리 회로(100)가 제공되고, 메모리(2005)에 대해 비휘발성 메모리 회로(100)가 제공되며, 전원 회로(2006)에 의해 각 모듈에 대한 전원 전압의 공급이 제어되는 방식으로 이하의 유익한 효과가 얻어질 수 있다.
모듈들간의 데이터의 이동을 수반하지 않고, 데이터의 공급 및 대기가 전원 전압의 공급 전후에 실시될 수 있다. 따라서, 모듈들간 데이터 공급 및 대기를 실시하기 위한 특별한 신호 경로(경로 또는 스캔 경로)를 제공할 필요가 없고, 신호 처리 회로(2000)의 회로 크기가 용이하게 증가될 수 있다.
본 실시형태는 임의의 다른 실시형태와 적절히 조합될 수 있다.
[실시형태 2]
본 발명의 신호 처리 회로의 노멀리 오프의 구동 방법의 한 형태가 플로차트를 참조하여 더 상세하게 설명될 것이다. 도 15는 신호 처리 회로의 모든 모듈에서 전원 전압의 공급이 중단된 상태(이하, 이러한 상태를 대기 모드라고도 함)에 도달하는 동작을 나타내는 플로차트이다. 도 5는 대기 모드로부터 모듈들의 전부 또는 일부에 전원 전압을 공급하는 모드를 선택하는 동작을 나타내는 플로차트이다. 도 4는 모듈들의 전부 또는 일부에 전원 전압이 공급된 후부터, 모듈들의 전부 또는 일부에서 전원 전압의 공급이 중단되기 전까지의 동작을 나타내는 플로차트이다. 도 1a 내지 도 1e에서 사용된 참조 번호가 설명에 이용될 것이라는 점에 유의한다.
도 15는, 신호 처리 회로(2000)의 모든 모듈에서 전원 전압의 공급이 중단되는 상태(대기 모드) 이전까지의, 디코더(2001), 제어 회로(2002), ALU(2003), 레지스터(2004), 메모리(2005), 및 전원 회로(2006)의 동작을 나타낸다.
신호 처리 회로(2000)에 전원 전압이 공급되는 동안에, 제어 회로(2002), ALU(2003), 및 레지스터(2004) 각각에 데이터가 기억된다(도 15의 "전원 전압 공급 동안의 데이터 기억"). 제어 회로(2002), ALU(2003), 및 레지스터(2004)에 있어서의 데이터 기억 동작은 실시형태 1과 유사하다. 또한, 메모리(2005)에 데이터가 기입된다(도 15의 "데이터 기억").
그 후, 디코더(2001)는 모든 모듈에서 전원 전압의 공급을 중단시키는 명령(이하, 대기 명령이라고 함)을 제어 회로(2002)에 출력한다(도 15의 "제어 회로에 대기 명령 출력"). 이런 방식으로, 제어 회로(2002)에는 대기 명령이 입력된다(도 15의 "대기 명령 입력"). 제어 회로(2002)는, 입력된 대기 명령에 기초하여, 대기 명령을 모든 모듈들에 출력한다. 도 15에서, 제어 회로(2002), ALU(2003), 레지스터(2004), 및 메모리(2005)에서 전원 전압의 공급이 중단된다; 따라서, 제어 회로(2002)는 ALU(2003) 및 레지스터(2004)에 대기 명령을 출력하고(도 15의 “ALU 및 레지스터에 대기 명령 출력”), 제어 회로(2002) 내의 휘발성 메모리 회로의 데이터가 휘발성 메모리 회로와 세트를 형성하는 비휘발성 메모리 회로에서 대기된다(도 15의 “데이터 대기”). 제어 회로(2002) 내의 세트의 구성 및 데이터 대기 동작은 실시형태 1과 유사하다. 또한, 제어 회로(2002)로부터 ALU(2003)에 대기 명령이 입력되면(도 15의 “대기 명령 입력”), ALU(2003)는, 그 휘발성 메모리 회로에 유지된 데이터를 휘발성 메모리 회로와 세트를 형성하는 비휘발성 메모리 회로에 대기시킨다(도 15의 “데이터 대기”). ALU(2003) 내의 세트의 구성 및 데이터 대기 동작은 실시형태 1과 유사하다. 제어 회로(2002)로부터 레지스터(2004)에 대기 명령이 입력되면(도 15의 “대기 명령 입력”), 레지스터(2004)는, 그 휘발성 메모리 회로에 유지된 데이터를 휘발성 메모리 회로와 세트를 형성하는 비휘발성 메모리 회로에 대기시킨다(도 15의 “데이터 대기”). 레지스터(2004) 내의 세트의 구성 및 데이터 대기 동작은 실시형태 1과 유사하다.
이런 방식으로, 제어 회로(2002), ALU(2003), 및 레지스터(2004)에서 데이터 대기가 완료된 후, 디코더(2001)는 전원 회로(2006)에 대기 명령을 출력한다(도 15의 “전원 회로에 대기 명령 출력”). 전원 회로(2006)에 대기 명령이 입력되면(도 15의 “대기 명령 입력”), 전원 회로(2006)는 대기 명령에 기초해 모듈로의 전원 전압의 공급을 중단한다(도 15의 “모든 모듈에서 전원 전압 공급 중단(대기 모드)”). 실시형태 1에서 설명된 바와 같이, 메모리(2005)는 전원 전압의 공급이 중단되더라도 데이터를 계속 보유할 수 있는 비휘발성 메모리 회로를 메모리 셀로서 포함하기 때문에, 데이터의 백업 등을 실시하지 않고 전원 전압의 공급이 중단될 수 있다는 점에 유의한다. 여기서, 미리결정된 모듈에서 전원 전압의 공급을 중단한다는 것이란, 고전원 전위와 저전원 전위 사이의 차이에 대응하는 전압이 전원 전위로서 모듈에 공급되는 경우, 한 전위의 공급을 중단하는 동작, 또는 한 전위를 다른 전위와 동일하게 하는 동작을 말한다.
이상이, 신호 처리 회로(2000)의 모든 모듈에서 전원 전압의 공급이 중단되는 상태(대기 모드)에 도달하는 동작의 설명이다. 그 다음, 대기 모드로부터, 모듈들의 전부 또는 일부에 전원 전압을 공급하는 모드를 선택하는 동작이 설명될 것이다.
도 5는, 대기 모드로부터, 모듈들의 전부 또는 일부에서 전원 전압을 공급하는 것이 선택되기 이전까지의, 디코더(2001), 제어 회로(2002), ALU(2003), 레지스터(2004), 메모리(2005), 및 전원 회로(2006)의 동작을 나타낸다.
우선, 디코더(2001)는 전원 전압이 공급되는 모듈을 선택(도 5의 “전원 전압이 공급되는 모듈을 선택”)한다. 이 선택을 위해, 디코더(2001)에 의해 그 때까지 수신된 명령들의 이력 정보가 이용될 수 있다. 예를 들어, 동작시킬 모듈이 예측되고 그 모듈로의 전원 전압의 공급이 선택될 수도 있다. 도 5는, 제어 회로(2002), ALU(2003), 레지스터(2004), 및 메모리(2005)에서 전원 전압의 공급이 재개되는 예를 나타낸다. 그러나, 전원 전압은 이들 모듈들 중 일부에 선택적으로 공급될 수 있다.
전원 전압이 공급되는 모듈이 선택된 후에, 어느 모듈에 전원 전압이 공급되는지에 관한 정보(이하, 공급 정보라고 함)가 전원 회로(2006)에 출력된다(도 5의 “전원 회로에 공급 정보 출력”). 이런 방식으로 전원 회로(2006)에 공급 정보가 입력되면(도 5의 “공급 정보 입력”), 전원 회로(2006)는 공급 정보에 기초해, 모듈에 전원 전압을 공급한다(도 5의 “전원 전압의 공급이 선택된 모듈로의 전원 전압 공급 개시”). 전원 전압의 공급이 선택된 모듈에 메모리(2005)가 포함되는 경우에는, 메모리(2005)에도 전원 전압이 공급된다는 점에 유의한다.
전원 전압이 공급된 후, 디코더(2001)는 제어 회로(2002)에 공급 정보를 출력한다(도 5의 “제어 회로에 공급 정보 출력”). 이런 방식으로, 제어 회로(2002)에 공급 정보가 입력된다(도 5의 “공급 정보 입력”). 제어 회로(2002)에 입력된 공급 정보에 기초해, 전원 전압이 공급된 모듈에 공급 정보가 출력된다. 도 5는, 제어 회로(2002), ALU(2003), 레지스터(2004), 및 메모리(2005)에 전원 전압이 공급되는 예를 나타낸다. 제어 회로(2002)는, ALU(2003) 및 레지스터(2004)에 공급 정보를 출력하고(도 5의 “ALU 및 레지스터에 공급 정보 출력”), 제어 회로(2002) 내의 비휘발성 메모리 회로의 데이터는 비휘발성 메모리 회로와 세트를 형성하는 휘발성 메모리 회로에 입력된다(도 5의 “데이터 공급”). 제어 회로(2002) 내의 세트의 구성 및 데이터 공급 동작은 실시형태 1과 유사하다. 또한, 제어 회로(2002)로부터 ALU(2003)에 공급 정보가 입력되면(도 5의 “공급 정보 입력”), ALU(2003)는, 그 비휘발성 메모리 회로에 유지된 데이터를 비휘발성 메모리 회로와 세트를 형성하는 휘발성 메모리 회로에 입력한다(도 5의 “데이터 공급”). ALU(2003) 내의 세트의 구성 및 데이터 공급 동작은 실시형태 1과 유사하다. 또한, 제어 회로(2002)로부터 레지스터(2004)에 공급 정보가 입력되면(도 5의 “공급 정보 입력”), 레지스터(2004)는, 그 비휘발성 메모리 회로에 유지된 데이터를 비휘발성 메모리 회로와 세트를 형성하는 휘발성 메모리 회로에 입력한다(도 5의 “데이터 공급”). 레지스터(2004) 내의 세트의 구성 및 데이터 공급 동작은 실시형태 1과 유사하다. 실시형태 1에서 설명된 바와 같이, 메모리(2005)는 전원 전압의 공급이 중단되더라도 데이터를 계속 보유할 수 있는 비휘발성 메모리 회로를 메모리 셀로서 포함한다는 점에 유의한다.
전술된 바와 같이, 제어 회로(2002), ALU(2003), 레지스터(2004), 및 메모리(2005)에 전원 전압이 공급될 수 있고, 이들 모듈들이 동작되어 미리결정된 처리가 즉시 실시될 수 있다(도 5의 “모든 모듈 동작”). 도 5에서는, 제어 회로(2002), ALU(2003), 레지스터(2004), 및 메모리(2005)에 전원 전압이 공급되는 예가 도시되어 있지만, 본 발명의 한 형태는 이것으로 제한되지 않는다는 점에 유의한다. 이들 모듈들 중 일부에 전원 전압이 공급되는 동안, 그 외의 모듈에서는 전원 전압의 공급이 중단한 채로 유지될 수 있다. 이 경우, 공급 정보에 의해 전원 전압이 공급되는 모듈에서만 데이터 제공 동작이 실시되고, 모듈들 중 일부는 동작 상태로 설정된다.
이상이, 대기 모드로부터, 모듈들의 전부 또는 일부에서 전원 전압을 공급하는 모드가 선택되기 이전까지의 동작에 대한 설명이다.
도 4는 모든 모듈 또는 일부의 모듈에 전원 전압이 공급되는 이후부터 모든 모듈 또는 일부 모듈에서 전원 전압의 공급이 중단되기 이전까지의, 디코더(2001), 제어 회로(2002), ALU(2003), 레지스터(2004), 메모리(2005), 및 전원 회로(2006)의 동작을 나타낸다.
우선, 디코더(2001)는 전원 전압의 공급이 중단되는 모듈을 선택한다(도 4의 “전원 차단 모듈을 선택”). 이 선택을 위해, 디코더(2001)에 의해 그 때까지 수신된 명령들의 이력 정보와 공급 정보가 이용될 수 있다. 예를 들어, 특정 모듈의 동작을 요구하지 않는 명령의 연속 수신 등에 관한 이력 정보가 존재하고 공급 정보에 의해 전원 전압이 모듈에 공급되는 경우, 그 모듈이 당분간 동작하지 않을 것이라는 예측에 의해 그 모듈로의 전원 전압의 공급 중단이 선택될 수도 있다. 디코더(2001)는 주어진 기간마다 최신의 이력 정보를 취득할 수 있다. 도 4는 모든 모듈(제어 회로(2002), ALU(2003), 레지스터(2004), 및 메모리(2005))에 전원 전압이 공급된(도 4의 “모든 모듈 동작”) 후에, 이들 모듈들 모두로의 전원 전압의 공급이 중단되는 예를 나타낸다. 그러나, 이들 모듈들 중 일부에서 전원 전압의 공급은 선택적으로 중단될 수 있다.
전원 전압 공급이 중단되는 모듈이 선택된 후에, 어느 모듈에 전원 전압의 공급이 중단되는지에 관한 정보(이하, 차단 정보라고 함)가 제어 회로(2002)에 출력된다(도 4의 "제어 회로에 차단 정보 출력"). 이런 방식으로, 제어 회로(2002)에 차단 정보가 입력된다(도 4의 “차단 정보 입력”). 제어 회로(2002)에 입력된 차단 정보에 기초해, 전원 전압의 공급이 중단되는 모듈에 차단 정보가 출력된다. 도 4는, 제어 회로(2002), ALU(2003), 레지스터(2004), 및 메모리(2005)에서 전원 전압의 공급이 중단되는 예를 나타낸다. 제어 회로(2002)는 ALU(2003) 및 레지스터(2004)에 차단 정보를 출력하고(도 4의 “ALU 및 레지스터에 차단 정보 출력”), 제어 회로(2002) 내의 휘발성 메모리 회로의 데이터는 휘발성 메모리 회로와 세트를 형성하는 비휘발성 메모리 회로에 대기된다(도 4의 “데이터 대기”). 제어 회로(2002) 내의 세트의 구성 및 데이터 대기 동작은 실시형태 1과 유사하다. 또한, 제어 회로(2002)로부터 ALU(2003)에 차단 정보가 입력되면(도 4의 “차단 정보 입력”), ALU(2003)는, 그 휘발성 메모리 회로에 유지된 데이터를 휘발성 메모리 회로와 세트를 형성하는 비휘발성 메모리 회로에 대기시킨다(도 4의 “데이터 대기”). ALU(2003) 내의 세트의 구성 및 데이터 대기 동작은 실시형태 1과 유사하다. 제어 회로(2002)로부터 레지스터(2004)에 차단 정보가 입력되면(도 4의 “차단 정보 입력”), 레지스터(2004)는, 그 휘발성 메모리 회로에 유지된 데이터를 휘발성 메모리 회로와 세트를 형성하는 비휘발성 메모리 회로에 대기시킨다(도 4의 “데이터 대기”). 레지스터(2004) 내의 세트의 구성 및 데이터 대기 동작은 실시형태 1과 유사하다.
이런 방식으로, 전원 전압 공급이 중단되는 모듈들 중 제어 회로(2002), ALU(2003), 및 레지스터(2004)에서 데이터의 대기가 완료된 후, 디코더(2001)는 전원 회로(2006)에 차단 정보를 출력한다(도 4의 “전원 회로에 차단 정보 출력”). 전원 회로(2006)에 차단 정보가 입력되면(도 4의 “차단 정보 입력”), 전원 회로(2006)는 차단 정보에 기초해 모듈로의 전원 전압의 공급을 중단한다(도 4의 “전원 차단이 선택된 모듈로의 전원 전압의 공급 중단”). 전원 차단이 선택된 모듈에 메모리(2005)가 포함되는 경우, 메모리(2005)로의 전원 전압의 공급도 중단된다는 점에 유의한다. 실시형태 1에서 설명된 바와 같이, 메모리(2005)는 전원 전압의 공급이 중단되더라도 데이터를 계속 보유할 수 있는 비휘발성 메모리 회로를 메모리 셀로서 포함하기 때문에, 데이터의 백업 등을 실시하지 않고 전원 전압의 공급이 중단될 수 있다는 점에 유의한다. 여기서, 미리결정된 모듈에서 전원 전압의 공급을 중단한다는 것이란, 고전원 전위와 저전원 전위 사이의 차이에 대응하는 전압이 전원 전위로서 모듈에 공급되는 경우, 한 전위의 공급을 중단하는 동작, 또는 한 전위를 다른 전위와 동일하게 하는 동작을 말한다.
이상이, 모듈들의 전부 또는 일부에 전원 전압이 공급된 이후부터 모듈들의 전부 또는 일부에서 전원 전압의 공급이 중단되기 이전까지의 동작에 대한 설명이다.
전술된 바와 같이, 신호 처리 회로(2000)는, 필요한 때에만 전원 전압이 공급되어 모듈들의 전부 또는 일부를 동작시키는 노멀리 오프 구동 방법을 실행할 수 있다. 따라서, 신호 처리 회로(2000)의 전력 소비가 크게 저감될 수 있다. 신호 처리 회로(2000)의 각 모듈은, 전원 전압의 공급이 선택된 직후에, 유지된 데이터를 이용해 미리결정된 처리를 개시할 수 있다. 따라서, 신호 처리 회로(2000)에서 전원 전압의 공급의 선택부터 미리결정된 처리의 개시까지의 시간이 단축될 수 있다. 또한, 전원 전압이 공급되는 모듈에서 휘발성 메모리 회로를 이용해 미리결정된 처리를 실시한다; 따라서, 신호 처리 회로(2000)의 액세스 속도가 증가될 수 있다. 또한, 데이터를 기입할 수 있는 회수가 높고 신뢰성이 높은 회로가 신호 처리 회로(2000)용의 비휘발성 메모리 회로(100)로서 이용될 수 있다; 따라서, 신호 처리 회로(2000)의 내구성 및 신뢰성이 향상될 수 있다.
특히, 레지스터(2004) 및 제어 회로(2002) 각각, 또는, 레지스터(2004) 및 제어 회로(2002) 및 ALU(2003) 각각에 대해, 한 세트를 이루는 휘발성 메모리 회로(200)와 휘발성 메모리 회로(200)에 유지된 데이터를 기억하기 위한 비휘발성 메모리 회로(100)가 제공되고, 메모리(2005)에 대해 비휘발성 메모리 회로(100)가 제공되며, 전원 회로(2006)에 의해 각 모듈에 대한 전원 전압의 공급이 제어되는 방식으로 이하의 유익한 효과가 얻어질 수 있다.
모듈들간의 데이터의 이동을 수반하지 않고, 데이터의 공급 및 대기가 전원 전압의 공급 전후에 실시될 수 있다. 따라서, 모듈들간 데이터 공급 및 대기를 실시하기 위한 특별한 신호 경로(경로 또는 스캔 경로)를 제공할 필요가 없고, 신호 처리 회로(2000)의 회로 크기가 용이하게 증가될 수 있다.
본 실시형태는 임의의 다른 실시형태와 적절히 조합될 수 있다.
[실시형태 3]
본 실시형태에서는, 실시형태 1에서 설명된 신호 처리 회로(2000)의 더 구체적인 구성이 설명될 것이다. 도 1a 내지 도 1e에서 사용된 참조 번호가 설명에 이용될 것이라는 점에 유의한다.
도 6a는 신호 처리 회로(2000)의 단면도이다. 도 6a에서, 왼쪽 반은, 제어 회로(2002), ALU(2003), 및 레지스터(2004)가 형성된 영역의 단면도이다. 제어 회로(2002), ALU(2003), 및 레지스터(2004)에서의 휘발성 메모리 회로(200)와 비휘발성 메모리 회로(100)의 세트들 중에서, 휘발성 메모리 회로(200)에 포함되는 트랜지스터(103a), 비휘발성 메모리 회로(100)에 포함되는 트랜지스터(101a)(도 1b 또는 도 1d의 트랜지스터(101)에 대응), 및 용량 소자(102a)(도 1b 또는 도 1d의 용량 소자(102)에 대응)가 대표로 예시된다. 도 6a에서, 오른쪽 반은, 메모리(2005)가 형성된 영역의 단면도이다. 메모리(2005)의 메모리 셀(비휘발성 메모리 회로(100))에 포함되는 트랜지스터(101b)(도 1b 또는 도 1d의 트랜지스터(101)에 대응) 및 용량 소자(102b)(도 1b 또는 도 1d의 용량 소자(102)에 대응)가 대표로 예시된다. 예를 들어, 트랜지스터(103b)는 메모리(2005)의 메모리 셀에 포함되는 트랜지스터(101b)의 아래에서 서로 중첩하도록 제공될 수 있다는 점에 유의한다. 도 6a에서, 기판(700) 위에 트랜지스터(103a) 및 트랜지스터(103b)가 형성되고, 트랜지스터(103a) 및 트랜지스터(103b) 위에 층간 절연층을 사이에 두고 트랜지스터(101a) 및 트랜지스터(101b)가 형성되며, 트랜지스터(101a) 및 트랜지스터(101b) 위에 용량 소자(102a) 및 용량 소자(102b)가 형성된다.
도 6a에서, 트랜지스터(103a)와 트랜지스터(103b)는 동일한 단계에서 형성될 수 있다. 트랜지스터(101a)와 트랜지스터(101b)는 동일한 단계에서 형성될 수 있다. 여기서, 복수의 트랜지스터를 동일 단계에서는 형성한다는 것은, 복수의 트랜지스터의 게이트 전극들이 하나의 도전막의 에칭에 의해 형성되고; 복수의 트랜지스터의 게이트 절연막이 하나의 절연막을 이용해(또는 하나의 절연막의 에칭에 의해) 형성되고; 복수의 트랜지스터의 소스 전극 및 드레인 전극이 하나의 도전막의 에칭에 의해 형성된다는 것을 의미한다. 반도체층에 형성된 채널을 갖는 트랜지스터의 경우에는, 동일한 단계들은, 하나의 반도체층(반도체막)을 에칭함에 의한 복수의 트랜지스터의 활성층의 형성을 포함한다는 점에 유의한다.
도 6a에서, 용량 소자(102a) 및 용량 소자(102b)는 동일한 단계에서 형성될 수 있다. 여기서, 복수의 용량 소자를 동일한 단계에서 형성한다는 것은, 복수의 용량 소자의 전극쌍들 중 한편들이 하나의 도전막의 에칭에 의해 형성되고; 복수의 용량 소자의 유전체층이 하나의 절연막을 이용해(또는 하나의 절연막의 에칭에 의해) 형성되고; 복수의 용량 소자의 전극쌍들 중 다른 한편들이 하나의 도전막을 이용해(또는 하나의 도전막의 에칭에 의해) 형성된다는 것을 의미한다.
도 6a 및 도 6b에서, 용량 소자(102a)는, 한 쌍의 전극 중 하나(301a), 유전체층(302a), 및 한 쌍의 전극 중 다른 하나(303)를 포함한다는 점에 유의한다. 용량 소자(102b)는, 한 쌍의 전극 중 하나(301b), 유전체층(302a), 및 한 쌍의 전극 중 다른 하나(303)를 포함한다. 용량 소자(102a)의 유전체층(302a) 및 용량 소자(102b)의 유전체층(302a)은 서로 분리되지 않고 공통으로 제공될 수 있다. 또한, 용량 소자(102a)의 한 쌍의 전극 중 다른 하나(303) 및 용량 소자(102b)의 한 쌍의 전극 중 다른 하나(303)는 서로 분리되지 않고 공통으로 제공될 수 있다. 이 경우, 서로 분리되지 않고 공통으로 제공되는 도전층(용량 소자(102a)의 한 쌍의 전극 중 다른 하나(303) 및 용량 소자(102b)의 한 쌍의 전극 중 다른 하나(303))는, 신호 처리 회로(2000)의 차폐층(예를 들어, 전계 차폐층)이나 차광층으로서 이용될 수 있다. 예를 들어, 신호 처리 회로(2000)에 포함된 트랜지스터 등의 소자(예를 들어, 트랜지스터(103a), 트랜지스터(103b), 트랜지스터(101a), 및 트랜지스터(101b)를 덮도록 도전층이 제공될 때, 신호 처리 회로(2000)에 포함된 소자에 미치는 외부의 전계 등의 영향이 저감될 수 있다. 전술된 바와 같이, 용량 소자(102a)의 한 쌍의 전극 중 다른 하나(303) 및 용량 소자(102b)의 한 쌍의 전극 중 다른 하나(303)가 차폐층이나 차광층으로서 기능할 때, 제조 공정(또는 단계) 수를 증가시키지 않고 신뢰성이 높은 신호 처리 회로(2000)가 제공될 수 있다.
도 6b는 신호 처리 회로(2000)의 구성을 개략적으로 나타내는 사시도이다. 신호 처리 회로(2000)는, 기판(700) 위에 형성되고 트랜지스터(103a) 및 트랜지스터(103b)와 유사한 트랜지스터를 포함하는 회로 그룹(1103); 회로 그룹(1103)과 중첩하도록 회로 그룹(1103) 위에 제공되고 트랜지스터(101a) 및 트랜지스터(101b)와 유사한 트랜지스터를 포함하는 회로 그룹(1101) 및 회로 그룹(1111); 및 회로 그룹(1101) 및 회로 그룹(1111)과 중첩하도록 회로 그룹(1101) 및 회로 그룹(1111) 위에 제공되고 용량 소자(102a) 및 용량 소자(102b)와 유사한 복수의 용량 소자를 포함하는 영역(도 6b에서, 용량 소자 각각의 한 쌍의 전극 중 다른 하나(303)만이 대표로 예시되어 있음)을 포함할 수 있다. 여기서, 용량 소자(102a)의 한 쌍의 전극 중 다른 하나(303)와 용량 소자(102b)의 한 쌍의 전극 중 다른 하나(303)는, 회로 그룹(1103), 회로 그룹(1101), 및 회로 그룹(1111)을 덮도록 서로 분리되지 않고 공통으로 제공된다. 이런 방식으로, 용량 소자(102a)의 한 쌍의 전극 중 다른 하나(303)와 용량 소자(102b)의 한 쌍의 전극 중 다른 하나(303)는, 신호 처리 회로(2000)의 차폐층으로서 이용된다.
회로 그룹(1103)은, 비휘발성 메모리 회로(100)를 제외한, 신호 처리 회로(2000)에 포함되는 회로일 수 있다. 회로 그룹(1103)은, 휘발성 메모리 회로(200)에 포함되는 소자, 메모리 셀 어레이(400)를 제외한 메모리(2005)에 포함되는 소자(예를 들어, 행 디코더(404), 열 디코더(403), 센스 증폭기(401), 및 프리챠지 회로(402)) 등을 포함한다. 회로 그룹(1111)은, 예를 들어, 신호 처리 회로(2000)에 포함되는 회로 중에서, 각각이 휘발성 메모리 회로(200)와 세트를 형성하는 비휘발성 메모리 회로(100)에 포함되는 트랜지스터(101)를 포함할 수 있다. 회로 그룹(1101)에는, 예를 들어, 신호 처리 회로(2000)에 포함되는 회로 중에서, 메모리(2005)의 메모리 셀 어레이(400)에 포함되는 비휘발성 메모리 회로(100)에 포함되는 트랜지스터(101)가 제공될 수 있다. 이들 회로 그룹의 위에는, 신호 처리 회로(2000)에 포함되는 회로 중에서 비휘발성 메모리 회로(100)에 포함되는 용량 소자(102)가 제공될 수 있다.
여기서, 회로 그룹(1103)의 일부(1101b)에는, 메모리 셀 어레이(400)를 제외한 메모리(2005)에 포함되는 소자(예를 들어, 행 디코더(404), 열 디코더(403), 센스 증폭기(401), 및 프리챠지 회로(402))가 제공되고, 이 영역(상기 일부(1101b))은 회로 그룹(1101)과 중첩하는 것이 바람직하다. 여기서, 회로 그룹(1101)에는 메모리 셀 어레이(400)에 포함되는 비휘발성 메모리 회로(100)의 트랜지스터(101)가 제공된다. 따라서, 데이터의 입력/출력을 제어하기 위한 회로 부분이 메모리 셀 어레이(400)의 부근에 제공될 수 있다.
도 6a 및 도 6b는, 트랜지스터(103a) 및 트랜지스터(103b)의 위에 트랜지스터(101a) 및 트랜지스터(101b)가 형성되고, 트랜지스터(101a) 및 트랜지스터(101b) 위에 용량 소자(102a) 및 용량 소자(102b)가 형성되는 구조를 나타내고 있지만, 본 발명의 한 형태는 이것으로 제한되지 않는다. 트랜지스터(103a) 및 트랜지스터(103b)의 위에, 트랜지스터(101a) 및 트랜지스터(101b)를 포함하는 층과 용량 소자(102a) 및 용량 소자(102b)를 포함하는 층이 적층될 수도 있다. 도 7은 이 경우의 구조예를 나타낸다. 도 7에서, 트랜지스터(103a) 및 트랜지스터(103b)의 위에, 트랜지스터(101a) 및 트랜지스터(101b)를 포함하는 층, 용량 소자(102a) 및 용량 소자(102b)를 포함하는 층, 트랜지스터(101c) 및 트랜지스터(101d)를 포함하는 층, 및 용량 소자(102c) 및 용량 소자(102d)를 포함하는 층이 제공된다. 여기서, 도 6b의 구조와는 달리, 용량 소자(102a)의 한 쌍의 전극 중 다른 하나와 용량 소자(102b)의 한 쌍의 전극 중 다른 하나는 서로 분리되어 있다. 이것은, 용량 소자(102a) 및 용량 소자(102b) 위에 제공된 회로와 용량 소자(102a) 및 용량 소자(102b) 아래에 제공된 회로를 서로 전기적으로 접속하기 때문이다. 도 7에서, 서로 분리되지 않고 공통으로 제공되는 용량 소자(102c)의 한 쌍의 전극 중 다른 하나와 용량 소자(102d)의 한 쌍의 전극 중 다른 하나는, 신호 처리 회로(2000)의 차폐층으로서 기능할 수 있다. 이런 방식으로, 트랜지스터(103a) 및 트랜지스터(103b)의 위에 제공되는 트랜지스터(101a) 및 트랜지스터(101b)를 포함하는 층과 용량 소자(102a) 및 용량 소자(102b)를 포함하는 층의 다층 구조에서, 최상층에 제공되는 용량 소자(102c)의 한 쌍의 전극 중 다른 하나와 용량 소자(102d)의 한 쌍의 전극 중 다른 하나는 서로 분리되지 않고 공통으로 제공되며 각각이 차폐층으로서 기능할 수 있다.
본 실시형태는 임의의 다른 실시형태와 적절히 조합될 수 있다.
[실시형태 4]
도 1a에 나타낸 신호 처리 회로(2000)를 형성하기 위한 방법이 설명될 것이다. 본 실시형태에서는, 신호 처리 회로(2000)를 형성하기 위한 방법이, 비휘발성 메모리 회로(100)를 제외한 신호 처리 회로(2000)에 포함되는 회로에 포함되는 소자로서 트랜지스터(103)를 예로서 들고, 신호 처리 회로(2000)에 포함되는 비휘발성 메모리 회로(100)에 포함되는 소자로서 산화물 반도체층에 채널을 갖는 트랜지스터(101) 및 용량 소자(102)를 포함하는 트랜지스터(101)를 예로서 들어 설명된다. 여기서는 예로서, 실리콘 층에 채널을 갖는 트랜지스터가 트랜지스터(103)로서 이용되는 경우가 설명된다.
우선, 도 8a에 나타낸 바와 같이, 절연막(701)과 단결정의 반도체 기판으로부터 분리된 반도체막(702)이 기판(700) 위에 형성된다.
기판(700)으로서 이용될 수 있는 재료에는 특별한 제한이 없지만, 재료는 적어도 후속 열 처리를 견디기에 충분히 높은 내열성을 갖는 것이 필요하다. 예를 들어, 퓨전 프로세스(fusion process) 또는 플로트 프로세스(float process)에 의해 형성된 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등이 기판(700)으로서 이용될 수 있다. 유리 기판으로서는, 후속 열 처리를 위한 온도가 높은 경우에는, 변형점(strain point)이 730℃ 이상인 유리 기판이 이용되는 것이 바람직하다.
본 실시형태에서는, 트랜지스터(103) 형성 방법으로서, 반도체막(702)이 단결정의 실리콘을 이용하여 형성되는 예가 주어진다. 단결정 반도체막(702) 형성 방법의 구체적인 예가 간략하게 설명된다는 점에 유의한다. 우선, 전계에 의해 가속된 이온을 포함하는 이온 빔이 단결정의 반도체 기판인 본드 기판(bond substrate)에 주입되고, 결정 구조의 국지적 무질서로 인해 취약한 취약층(fragile layer)이 본드 기판의 표면으로부터 소정 깊이의 영역에 형성된다. 취약층이 형성되는 영역의 깊이는 이온 빔의 가속 에너지와 이온 빔의 주입 각도에 의해 조절될 수 있다. 그 다음, 본드 기판과 절연막(701)이 제공되는 기판(700)이, 이들 사이에 절연막(701)을 두고 서로 부착된다. 본드 기판과 기판(700)이 서로 중첩된 후에, 약 1 N/cm2 이상 500 N/cm2 이하, 바람직하게는 11 N/cm2 이상 20 N/cm2 이하의 압력이 본드 기판의 일부와 기판(700)의 일부에 가해져 기판이 서로 부착된다. 본드 기판의 일부와 기판(700)의 일부에 압력이 개해지면, 그 부분으로부터 본드 기판과 절연막(701)이 접합을 개시하여, 최종적으로는 본드 기판과 절연막(701)이 서로 밀착하는 면 전체가 접합된다. 그 후, 열 처리가 실시되어, 취약층에 존재하는 미소중공(microvoid)이 결합하고, 미소중공의 체적이 증가된다. 따라서, 본드 기판의 일부인 단결정 반도체막이 취약층을 따라 본드 기판으로부터 분리된다. 열 처리의 온도는 기판(700)의 변형점을 초과하지 않도록 설정된다. 그 다음, 단결정 반도체막이 에칭 등에 의해 원하는 형상으로 가공되어, 반도체막(702)이 형성될 수 있다.
임계 전압을 제어하기 위하여, 붕소, 알루미늄, 또는 갈륨 등의 p형 도전성을 부여하는 불순물 원소, 또는 인이나 비소 등의 n형 도전성을 부여하는 불순물 원소가 반도체막(702)에 첨가될 수도 있다. 임계 전압을 제어하기 위한 불순물 원소는, 미리결정된 형상을 갖도록 에칭되지 않은 반도체막에 첨가되거나, 미리결정된 형상을 갖도록 에칭된 반도체막(702)에 첨가될 수도 있다. 대안으로서, 임계 전압을 제어하기 위한 불순물 원소는 본드 기판에 첨가될 수도 있다. 대안으로서, 임계 전압을 대략적으로 조정하기 위해 불순물 원소가 첨가될 수 있고, 임계 전압을 미세하게 제어하기 위해 미리결정된 형상을 갖도록 에칭되지 않은 반도체막, 또는 미리결정된 형상을 갖도록 에칭된 반도체막(702)에 불순물 원소가 추가로 첨가될 수도 있다.
본 실시형태에서는 단결정의 반도체막이 이용되고 있지만, 본 발명은 이 구조로 제한되지 않는다는 점에 유의한다. 예를 들어, 기상 성장(vapor deposition)에 의해 절연막(701) 위에 형성된 다결정, 미결정, 또는 아몰퍼스 반도체막이 이용될 수도 있다. 대안으로서, 반도체막이 공지된 기술에 의해 결정화될 수도 있다. 공지된 결정화 기술로서, 레이저빔을 이용한 레이저 결정화 또는 촉매 원소를 이용하는 결정화가 이용될 수 있다. 대안으로서, 촉매 원소를 이용하는 결정화와 레이저 결정화가 조합하여 이용될 수 있다. 또한, 석영 기판 등의 내열 기판이 이용되는 경우, 전열노(electrically heated furnace)를 이용한 열결정화, 적외선을 이용한 램프 가열 결정화, 촉매 원소를 이용한 결정화법, 약 950℃의 고온 가열과 조합한 결정화가 이용될 수도 있다.
그 다음, 도 8b에 나타낸 바와 같이, 반도체막(702)이 미리결정된 형상으로 가공되어, 반도체층(704)이 형성된다. 그 다음, 반도체층(704) 위에 게이트 절연막(703)이 형성된다.
예를 들어, 게이트 절연막(703)은, 예를 들어, 플라즈마-강화 CVD, 스퍼터링 등에 의해 산화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 알루미늄 또는 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy(x＞0, y＞0)), 질소가 첨가된 하프늄 실리케이트(HfSixOyNz(x＞0, y＞0, z＞0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOyNz(x＞0, y＞0, z＞0)) 등을 포함하는 막의 단층 또는 적층을 이용하여 형성될 수 있다.
본 명세서에서, 산화 질화물이란 질소보다 산소를 더 많이 함유하는 물질이며, 질화 산화물이란 산소보다 질소를 더 많이 함유하는 물질이라는 점에 유의한다.
게이트 절연막(703)의 두께는, 예를 들어, 1 nm 이상 100 nm 이하, 바람직하게는, 10 nm 이상 50 nm 이하일 수 있다. 본 실시형태에서는, 플라즈마-강화 CVD에 의해 산화 실리콘을 포함하는 단층의 절연막이 게이트 절연막(703)으로서 형성된다.
그 다음, 도 8c에 나타낸 바와 같이, 게이트 전극(707)이 형성된다.
도전막이 형성된 다음 미리결정된 형상으로 가공되어, 게이트 전극(707)이 형성될 수 있다. 도전막은, CVD, 스퍼터링, 증착, 스핀 코팅 등에 의해 형성될 수 있다. 도전막의 경우, 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등이 이용될 수 있다. 주성분으로서 금속을 포함하는 합금 또는 금속을 포함하는 화합물이 이용될 수도 있다. 대안으로서, 도전성을 부여하는 인 등의 불순물 원소로 도핑된 다결정 실리콘 등의 반도체막이 이용될 수도 있다.
본 실시형태에서는 게이트 전극(707)이 단층의 도전막을 이용하여 형성되고 있지만, 본 실시형태는 이 구조로 제한되지 않는다는 점에 유의한다. 게이트 전극(707)은 적층된 복수의 도전막으로 형성될 수도 있다.
2개의 도전막의 조합으로서, 질화 탄탈 또는 탄탈이 제1 도전막으로서 이용될 수 있고, 텅스텐이 제2 도전막으로 이용될 수 있다. 상기 예 뿐만 아니라, 다음과 같은 조합들 중 임의의 조합이 이용될 수 있다: 질화 텅스텐과 텅스텐; 질화 몰리브덴과 몰리브덴; 알루미늄과 탄탈; 알루미늄과 티타늄 등. 텅스텐 및 질화 탄탈은 내열성이 높기 때문에, 2개 도전막이 형성된 후에, 열 활성화를 위한 열 처리가 실시될 수 있다. 대안으로서, 2개의 도전막의 조합으로서, 예를 들어, n형 도전성을 부여하는 불순물 원소로 도핑된 실리콘과 니켈 실리사이드, n형 도전성을 부여하는 불순물 원소로 도핑된 실리콘과 텅스텐 실리사이드 등이 이용될 수 있다.
3개 이상의 도전막이 적층되는 3층 구조의 경우, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조가 이용되는 것이 바람직하다.
또한, 게이트 전극(707)으로서, 산화 인듐, 산화 인듐 주석, 산화 인듐 아연, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 또는 산화 갈륨 아연 등의 투광성 산화물 도전막이 이용될 수 있다.
대안으로서, 마스크를 이용하지 않고 액적 토출법(droplet discharge method)에 의해 게이트 전극(707)이 선택적으로 형성될 수도 있다. 액적 토출법이란, 미리결정된 조성물을 포함한 액적을 세공(orifice)으로부터 토출 또는 분출함으로써 미리결정된 패턴을 형성하는 방법을 말하며, 잉크젯법 등이 그 범주에 포함된다.
또한, 게이트 전극(707)은, 도전막이 형성된 다음, 적절히 조절된 조건(예를 들어, 코일형의 전극층에 인가되는 전력량, 기판측의 전극층에 인가되는 전력량, 기판측의 전극 온도) 하에서 ICP(Inductively Coupled Plasma：유도 결합형 플라즈마) 에칭법을 이용해 에칭되어 원하는 형상으로 테이퍼링되는 방식으로 형성될 수 있다. 또한, 테이퍼링된 형상의 각도 등은 마스크의 형상에 의해 제어될 수 있다. 에칭 가스로서, 염소, 염화 붕소, 염화 실리콘 또는 4염화탄소 등의 염소계 가스; 4불화탄소, 불화 유황 또는 불화 질소 등의 불소계 가스; 또는 산소가 적절히 이용될 수 있다는 점에 유의한다.
그 다음, 도 8d에 나타낸 바와 같이, 게이트 전극(707)을 마스크로 이용하여 한 도전성을 부여하는 불순물 원소가 반도체층(704)에 첨가될 때, 게이트 전극(707)과 중첩하는 채널 형성 영역(710)과 채널 형성 영역(710)을 사이에 둔 한 쌍의 불순물 영역(709)이 반도체층(704)에 형성된다.
본 실시형태에서는, 반도체층(704)에 p형 도전성을 부여하는 불순물 원소(예를 들어, 붕소)가 첨가하는 경우가 예로서 설명된다.
그 다음, 도 9a에 나타낸 바와 같이, 게이트 절연막(703) 및 게이트 전극(707)을 덮도록 절연막(712) 및 절연막(713)이 형성된다. 구체적으로, 절연막(712) 및 절연막(713)으로서, 산화 실리콘, 질화 실리콘, 질화 산화 실리콘, 산화 질화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 무기 절연막이 이용될 수 있다. 특히, 절연막(712) 및 절연막(713)은 낮은 유전률(로우-k)의 재료를 이용하여 형성되는 것이 바람직한데, 이것은 전극이나 배선의 중첩으로 인해 용량이 충분히 저감될 수 있기 때문이다. 절연막(712) 및 절연막(713)으로서, 이러한 재료를 포함하는 다공성 절연막이 채용될 수도 있다는 점에 유의한다. 다공성 절연막은 조밀한 절연막보다 유전률이 낮기 때문에, 전극이나 배선으로 인한 기생 용량이 더욱 저감될 수 있다.
본 실시형태에서는, 절연막(712)으로서 산화 질화 실리콘이 이용되고 절연막(713)으로서 질화 산화 실리콘이 이용되는 예가 설명된다. 또한, 본 실시형태에서는, 게이트 전극(707) 위에 절연막(712) 및 절연막(713)이 형성되는 예가 도시되지만, 본 발명에서는, 게이트 전극(707) 위에 단 하나의 절연막이 형성되거나, 3층 이상의 복수의 절연막이 적층될 수 있다.
그 다음, 도 9b에 나타낸 바와 같이, 절연막(713)이 CMP(화학적 기계적 연마) 또는 에칭 처리되어, 절연막(713)의 표면이 평탄화된다. 이후에 형성되는 트랜지스터(101)의 특성을 향상시키기 위해서, 절연막(713)의 표면을 가능한 한 평탄화하는 것이 바람직하다는 점에 유의한다.
이상의 단계들을 통해, 트랜지스터(103)가 형성할 수 있다.
그 다음, 트랜지스터(101)를 형성하기 위한 방법이 설명된다. 우선, 도 9c에 나타낸 바와 같이, 절연막(713) 위에 산화물 반도체층(716)이 형성된다.
산화물 반도체층(716)은 절연막(713) 위에 형성된 산화물 반도체막을 원하는 형상으로 가공함으로써 형성될 수 있다. 산화물 반도체막의 두께는, 2 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 50 nm 이하, 더욱 바람직하게는 3 nm 이상 20 nm 이하이다. 산화물 반도체막은 스퍼터링에 의해 성막(deposit)된다. 대안으로서, 산화물 반도체막은 희가스(예를 들어, 아르곤) 분위기, 산소 분위기, 또는 희가스(예를 들어, 아르곤) 및 산소의 혼합된 분위기에서 스퍼터링에 의해 형성될 수 있다.
산화물 반도체막이 스퍼터링에 의해 성막되기 전에, 아르곤 가스를 도입해 플라즈마를 발생시키는 역스퍼터링에 의해 절연막(713)의 표면에 부착된 먼지를 제거하는 것이 바람직하다는 점에 유의한다. 역스퍼터링이란, 타겟 측에 전압을 인가하지 않고, RF 전원을 이용해 아르곤 분위기에서 기판측에 전압을 인가해 기판 부근에 플라즈마를 생성하여 기판 표면을 변형하는 방법이다. 아르곤 분위기에 대신에 질소, 헬륨 등이 이용될 수도 있다는 점에 유의한다. 대안으로서, 산소, 아산화 질소(nitrous oxide) 등을 첨가한 아르곤 분위기가 이용될 수도 있다. 대안으로서, 염소, 4불화탄소 등을 첨가한 아르곤 분위기가 이용될 수도 있다.
이용되는 산화물 반도체는, 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 특히 In과 Zn이 포함되는 것이 바람직하다. 또한, 산화물 반도체를 포함하는 트랜지스터의 전기 특성의 편차(variation)를 저감하기 위한 안정자(stabilizer)로서 In 및 Zn에 추가하여 갈륨(Ga)이 포함되는 것이 바람직하다. 안정자로서 주석(Sn)이 포함되는 것이 바람직하다. 안정자로서 하프늄(Hf)이 포함되는 것이 바람직하다. 안정자로서 알루미늄(Al)이 포함되는 것이 바람직하다.
또 다른 안정자로서, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 튤륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등의 하나 이상의 란타노이드 종이 포함될 수도 있다.
예를 들어, 산화 인듐; 산화 주석; 산화 아연; In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물 등의 2원계 금속의 산화물; In-Ga-Zn계 산화물(IGZO라고도 함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물 등의 3원계 금속의 산화물; In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물 등의 4원계 금속의 산화물이 이용될 수 있다. 또한, 상기 산화물 반도체들 중 임의의 것은, In, Ga, Sn, 및 Zn 이외의 원소, 예를 들어, SiO2를 포함할 수도 있다.
여기서, 예를 들어, "In-Ga-Zn계 산화물"이란, 주성분으로서 In, Ga, 및 Zn을 포함하는 산화물을 의미하며, In, Ga, 및 Zn의 비율에 관한 특별한 제한은 없다는 점에 유의한다. In-Ga-Zn계 산화물은, In, Ga, 및 Zn 이외의 금속 원소를 포함할 수도 있다.
산화물 반도체로서, InMO3(ZnO)m(m＞0이고, m은 정수가 아님)으로 표기되는 재료가 이용될 수도 있다. 게다가, M은, Ga, Fe, Mn 및 Co 중에서 선택된 하나 이상의 금속 원소를 나타낸다는 점에 유의한다. 대안으로서, 산화물 반도체로서, In3SnO5(ZnO)n(n＞0이고, n은 정수)으로 표기되는 재료가 이용될 수도 있다.
예를 들어, In：Ga：Zn=1：1：1(=1/3：1/3：1/3) 또는 In：Ga：Zn=2：2：1(=2/5：2/5：1/5)인 원자비의 In-Ga-Zn계 산화물, 또는 상기 조성 부근의 산화물이 이용될 수 있다. 대안으로서, In：Sn：Zn=1：1：1(=1/3：1/3：1/3), In：Sn：Zn=2：1：3(=1/3：1/6：1/2) 또는 In：Sn：Zn=2：1：5(=1/4：1/8：5/8)인 원자비의 In-Sn-Zn계 산화물, 또는 상기 조성 부근의 산화물이 이용될 수 있다.
그러나, 조성은 전술된 것으로 제한되지 않고, 필요한 반도체 특성(예를 들어, 이동도, 임계 전압, 및 편차)에 따라 적절한 조성을 갖는 재료가 이용될 수도 있다. 필요한 반도체 특성을 얻기 위하여, 캐리어 농도, 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자비, 원자간 거리, 밀도 등이 적절한 값으로 설정되는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물을 이용하는 경우 높은 이동도가 비교적 용이하게 얻어질 수 있다. 그러나, In-Ga-Zn계 산화물을 이용하는 경우에도 벌크내 결함 밀도를 줄임으로써 이동도가 증가될 수 있다.
예를 들어, "In, Ga, Zn의 원자비 In：Ga：Zn=a：b：c(a+b+c=1)인 In, Ga, 및 Zn을 포함하는 산화물의 조성이, 원자비 In：Ga：Zn=A：B：C(A+B+C=1)인 In, Ga, 및 Zn을 포함하는 산화물의 조성의 부근이다"라는 표현은, a, b, 및 c가 (a-A)2+(b-B)2+(c-C)2 ≤ r2를 만족하고, 예를 들어, r은 0.05일 수 있다는 점에 유의한다. 다른 산화물들에 대해서도 마찬가지이다.
산화물 반도체는 단결정이거나 비단결정일 수도 있다. 후자의 경우, 산화물 반도체는 아몰퍼스(amorphous) 또는 다결정일 수도 있다. 또한, 산화물 반도체는, 결정성을 갖는 부분을 포함하는 아몰퍼스 구조 또는 비아몰퍼스 구조를 가질 수도 있다.
아몰퍼스 상태의 산화물 반도체에서, 비교적 용이하게 평탄한 표면을 얻을 수 있어서, 산화물 반도체를 이용하여 트랜지스터가 제조되는 경우, 계면 산란이 저감될 수 있고, 비교적 높은 이동도가 비교적 용이하게 얻어질 수 있다.
결정성을 갖는 산화물 반도체에서는, 벌크내 결함을 더욱 줄일 수 있고 표면 평탄성이 증가되면 아몰퍼스 상태의 산화물 반도체보다 높은 이동도가 얻어질 수 있다. 표면 평탄성을 높이기 위하여, 산화물 반도체가 평탄한 표면 위에 형성되는 것이 바람직하다. 구체적으로는, 평균면 거칠기(Ra)가 1 nm이하, 바람직하게는 0.3 nm이하, 보다 바람직하게는 0.1 nm이하인 표면 위에 산화물 반도체가 형성될 수도 있다.
Ra는 평면에 적용되도록 JIS B 0601에 의해 정의된 중심선 평균 거칠기의 3차원 확장에 의해 얻어진다는 점에 유의한다. Ra는 “기준면으로부터 지정면까지의 편차의 절대치를 평균한 값”이라고 표현될 수 있고 이하의 수학식 1에 의해 정의된다.
Figure pct00001
상기 수학식에서, S0는, 좌표 (x1, y1), (x1, y2), (x2, y1), 및 (x2, y2)로 표시되는 4개 점에 의해 정의되는 직사각형 영역인 측정면의 면적을 나타내고, Z0은 측정면의 평균 높이를 나타낸다. Ra는 원자간력 현미경(AFM：Atomic Force Microscope)을 이용해 측정될 수 있다.
본 실시형태에서는, 산화물 반도체막으로서, 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 타겟을 이용한 스퍼터링에 의해 얻어지는 30 nm 두께의 In-Ga-Zn계 산화물 반도체의 박막이 이용된다. 타겟으로서, 예를 들어, 금속들의 조성비가 In:Ga:Zn=1:1:0.5, In:Ga:Zn=1:1:1, 또는 In:Ga:Zn=1:1:2인 타겟이 이용될 수 있다. 또한, In, Ga, 및 Zn을 포함하는 타겟의 충전률은 90%이상 100%이하, 바람직하게는 95%이상 100%미만이다. 충전률이 높은 타겟을 이용하면, 치밀한 산화물 반도체막이 형성된다.
본 실시형태에서는, 감압 상태로 유지된 처리 챔버에 기판을 보유하고, 처리 챔버 내의 잔류 수분을 제거하며, 수소 및 수분이 제거된 스퍼터링 가스를 도입하여, 타겟을 이용해 산화물 반도체막이 성막된다. 성막 동안에, 기판 온도는 100℃이상 600℃이하, 바람직하게는 200℃이상 400℃이하일 수 있다. 기판을 가열하면서 산화물 반도체막을 성막함으로써, 성막된 산화물 반도체막에 포함되는 불순물의 농도를 줄일 수 있다. 또한, 스퍼터링에 의한 손상을 줄일 수 있다. 처리 챔버 내의 잔류 수분을 제거하기 위하여, 흡착형 진공 펌프(absorption vacuum pump)가 이용되는 것이 바람직하다. 예를 들어, 크라이오펌프(cryopump), 이온 펌프, 또는 티타늄 승화 펌프(titanium sublimation pump)가 이용되는 것이 바람직하다. 배기 유닛으로서, 콜드 트랩(cold trap)이 추가된 터보 펌프(turbo pump)가 이용될 수도 있다. 예를 들어, 수소 원자, 물(H2O) 등의 수소 원자를 포함하는 화합물(바람직하게는 탄소 원자를 포함하는 화합물) 등이 크라이오펌프를 이용하여 처리 챔버로부터 배기된다. 처리 챔버에서 성막된 산화물 반도체막에 포함되는 불순물의 농도가 저감될 수 있다.
성막 조건의 예로서, 다음과 같은 조건이 채용된다: 기판과 타겟 사이의 거리는 100 mm, 압력은 0.6 Pa, 직류 (DC) 전력이 0.5 kW, 분위기는 산소 분위기(산소 유량비는 100 %). 성막 동안에 발생되는 먼지를 줄일 수 있고 막 두께가 균일해질 수 있기 때문에 펄스 직류(DC) 전력을 이용하는 것이 바람직하다는 점에 유의한다.
또한, 스퍼터링 장치의 처리 챔버의 리크 레이트(leakage rate)가 1×10-10 Pa·m3/초 이하로 설정되면, 스퍼터링에 의해 형성 중에 있는 산화물 반도체막으로의 알칼리 금속 또는 수소화물 등의 불순물의 혼입이 저감될 수 있다. 또한, 배기 시스템으로서 흡착형 진공 펌프를 이용하면, 배기 시스템으로부터의 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 줄일 수 있다.
타겟의 순도가 99.99% 이상으로 설정되면, 산화물 반도체막에 혼입되는 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등이 저감될 수 있다. 또한, 타겟의 이용에 의해, 산화물 반도체막에서, 리튬, 나트륨, 칼륨 등의 알칼리 금속의 농도가 저감될 수 있다.
산화물 반도체막에 수소, 수산기, 및 수분이 가능한 한 적게 포함되도록 하기 위해, 성막의 사전 처리로서, 스퍼터링 장치의 예비 가열 챔버에서 절연막(712) 및 절연막(713)까지 형성된 기판(700)의 예비가열에 의해, 기판(700)에 흡착된 수분 또는 수소 등의 불순물이 제거되어 배기되는 것이 바람직하다는 점에 유의한다. 예비가열의 온도는 100°C이상 400°C이하, 바람직하게는, 150°C이상 300°C이하이다. 예비가열 챔버에 제공되는 배기 유닛으로서, 크라이오펌프가 바람직하다. 예비가열 처리는 생략될 수도 있다는 점에 유의한다. 이 예비가열은, 이후 단계에서의 게이트 절연막(721)의 성막전에 도전층(719) 및 도전층(720)까지 형성된 기판(700)에도 마찬가지로 실시될 수 있다.
산화물 반도체층(716)의 형성을 위한 에칭은, 건식 에칭, 습식 에칭, 또는 이들 양쪽 모두일 수도 있다는 점에 유의한다. 건식 에칭에 이용되는 에칭 가스로서, 염소를 포함하는 가스(염소(Cl2), 3염화 붕소(BCl3), 4염화 실리콘(SiCl4), 4염화 탄소(CCl4)와 같은 염소계 가스)가 이용되는 것이 바람직하다. 대안으로서, 불소를 포함하는 가스(4 불화 탄소(CF4), 6 불화 유황(SF6), 3 불화 질소(NF3), 또는 3 불화 메탄(CHF3) 등의 불소계 가스), 브로민화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar) 등의 희가스를 첨가한 가스 등이 이용될 수 있다.
건식 에칭으로서, 평행 평판형 반응성 이온 에칭(RIE; reactive ion etching), 또는 유도 결합형 플라즈마(ICP; inductively coupled plasma) 에칭이 이용될 수 있다. 원하는 형상을 갖도록 막을 에칭하기 위하여, 에칭 조건(예를 들어, 코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 및 기판측의 전극 온도)이 적절하게 조정된다.
습식 에칭에 이용되는 에칭액으로서, 인산과 아세트산과 질산의 혼합 용액, 시트르산이나 옥살산 등의 유기산 등이 이용될 수 있다. 본 실시형태에서는, ITO-07N(칸토 화학사 제조)이 이용된다.
산화물 반도체층(716)을 형성하기 위한 레지스트 마스크는 잉크젯법에 의해 형성될 수도 있다. 레지스트 마스크가 잉크젯법에 의해 형성되면, 포토마스크가 이용되지 않는다; 따라서, 제조 비용이 절감될 수 있다.
다음 단계에서 도전막이 형성되기 전에 역스퍼터링을 실시해 산화물 반도체층(716) 및 절연막(713)의 표면에 부착된 레지스터 잔여물 등이 제거되는 것이 바람직하다는 점에 유의한다.
스퍼터링 등에 의해 성막된 산화물 반도체는 어떤 경우에는 불순물로서 수분이나 수소(수산기 포함)를 포함한다는 점에 유의한다. 물이나 수소는 쉽게 도너 준위를 형성하므로, 산화물 반도체에서 불순물로서 역할한다. 따라서, 본 발명의 한 형태에서는, 산화물 반도체막 내의 수분이나 수소 등의 불순물을 저감하기 위하여(탈수화 또는 탈수소화를 실시하기 위하여), 산화물 반도체층(716)이, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기 하, 또는 초건조 공기(CRDS(cavity ring down laser spectroscopy) 방식의 이슬점 계측기를 이용해 측정하는 경우 수분량이 20 ppm(이슬점 환산으로는 -55℃) 이하, 바람직하게는 1 ppm 이하, 더욱 바람직하게는 10 ppb 이하) 분위기 하에서 열 처리된다.
산화물 반도체층(716)에 열 처리를 실시함으로써, 산화물 반도체층(716) 내의 수분 또는 수소가 제거될 수 있다. 구체적으로는, 열 처리는, 250℃이상 750℃이하, 바람직하게는, 400℃이상 기판의 변형점 미만의 온도에서 실시될 수 있다. 예를 들어, 열 처리는, 500℃에서 3분이상 6분이하 동안 실시될 수 있다. 열 처리에 RTA가 이용되면, 단시간에 탈수화 또는 탈수소화가 실시될 수 있다; 따라서, 유리 기판의 변형점보다 높은 온도에서도 처리가 실시될 수 있다.
본 실시형태에서는, 열 처리 장치의 하나인 전기로(electric furnace)가 이용된다.
열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열 전도 또는 열 복사에 의해 물체를 가열하기 위한 장치를 갖출 수도 있다는 점에 유의한다. 예를 들어, GRTA(gas rapid thermal annealing) 장치 또는 LRTA(lamp rapid thermal annealing) 장치 등의 RTA(rapid thermal annealing) 장치가 이용될 수 있다. LRTA 장치란, 할로겐 램프(halogen lamp), 메탈 핼라이드 램프(metal halide lamp), 크세논 아크 램프(xenon arc lamp), 카본 아크 램프(carbon arc lamp), 고압 나트륨 램프(high pressure sodium lamp), 또는 고압 수은 램프(high pressure mercury lamp) 등의 램프로부터 방출되는 광(전자기파)의 복사에 의해 물체를 가열하기 위한 장치이다. GRTA 장치란 고온의 가스를 이용하여 열 처리를 실시하는 장치이다. 가스로서는, 질소나 희가스(예를 들어, 아르곤) 등의, 열 처리에 의해 물체와 반응하지 않는 불활성 가스가 이용된다.
열 처리에서, 질소나, 헬륨, 네온, 아르곤 등의 희가스에, 수분, 수소 등이 포함되지 않는 것이 바람직하다. 대안으로서, 열 처리 장치 내에 도입되는 헬륨, 네온, 또는 아르곤 등의 희가스나 질소의 순도는 바람직하게는 6N(99.9999 %)이상, 더욱 바람직하게는 7N(99.99999 %) 이상이다(즉, 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하이다).
산화물 반도체는 불순물에 둔감하고, 막 내에 상당한 양의 금속 불순물이 포함되어도 문제가 없고, 나트륨 등의 알칼리 금속을 다량으로 포함하는 저렴한 소다-석회 유리도 이용될 수 있다고 지적되고 있다(Kamiya, Nomura, 및 Hosono, "Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors: The present status", KOTAI BUTSUR1 {SOLID STATE PHYSICS), 2009, Vol. 44, pp. 621-633)는 점에 유의한다. 그러나, 이러한 고찰은 적절하지 않다. 알칼리 금속은 산화물 반도체에 포함되는 원소가 아니므로 불순물이다. 알칼리 토류 금속도 산화물 반도체에 포함되는 원소가 아닌 경우에는 불순물이다. 특히, 알칼리 금속 Na는, 산화물 반도체층에 접하는 절연막이 산화물인 경우 Na+가 되고, Na는 절연막으로 확산된다. 또한, 산화물 반도체층에서, Na는 산화물 반도체에 포함되는 금속과 산소 사이의 결합을 단절시키거나 그 결합에 끼어든다. 그 결과, 예를 들어, 음의 방향으로의 임계 전압의 이동에 기인한 트랜지스터의 노멀리 온 상태 또는 이동도의 저하 등의, 트랜지스터의 특성의 열화가 발생한다. 특성에서의 편차도 역시 발생한다. 불순물로 인한 트랜지스터의 특성의 열화와 특성 편차는, 산화물 반도체층 내의 수소의 농도가 극히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체층 내의 수소 농도가 1×1018/cm3 이하, 보다 바람직하게는 1×1017/cm3 이하인 경우에는, 불순물의 농도가 저감되는 것이 바람직하다. 구체적으로, 2차 이온 질량분석법에 의한 Na 농도의 측정치는, 바람직하게는 5×1016/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하, 더욱 더 바람직하게는 1×1015/cm3 이하이다. 마찬가지로, Li 농도의 측정치는, 바람직하게는 5×1015/cm3 이하, 더욱 바람직하게는 1×1015/cm3 이하이다. 마찬가지로, K 농도의 측정치는, 바람직하게는 5×1015/cm3 이하, 더욱 바람직하게는 1×1015/cm3 이하이다.
이상의 단계들을 통해, 산화물 반도체층(716) 내의 수소의 농도가 저감될 수 있다. 따라서, 산화물 반도체층이 안정화될 수 있다. 또한, 유리 전이 온도(glass transition temperature) 이하의 온도에서의 열 처리는, 캐리어 밀도가 극히 낮고 밴드 갭이 넓은 산화물 반도체막을 형성할 수 있게 한다. 따라서, 대형 기판을 이용해 트랜지스터가 형성될 수 있어서, 양산성이 높아질 수 있다. 또한, 수소 농도가 저감된 산화물 반도체층을 이용함으로써, 내압성이 높고, 오프-상태 전류가 극히 낮은 트랜지스터를 제조할 수 있다. 열 처리는 산화물 반도체층이 성막된 이후에는 언제라도 실시될 수 있다.
산화물 반도체층은 아몰퍼스이거나 결정성일 수도 있다는 점에 유의한다. 결정성을 갖는 산화물 반도체층은, 예를 들어, CAAC-OS(c-axis aligned crystalline oxide semiconductor) 막을 이용해 형성될 수 있다.
CAAC-OS막은, 완전한 단결정도 아니고, 완전한 아몰퍼스도 아니다. CAAC-OS막은, 아몰퍼스 상(amorphous phase)에 결정부(결정 영역) 및 아몰퍼스부(아몰퍼스 영역)가 포함되는 결정-아몰퍼스 혼상 구조의 산화물 반도체막이다. 대부분의 경우, 결정부는 한 변이 100 nm미만인 입방체 내부에 들어맞는다는 점에 유의한다. 또한, 투과형 전자현미경(TEM：transmission electron microscope)으로 얻은 관찰상으로부터, CAAC-OS막 내의 아몰퍼스부와 결정부 사이의 경계는 명확하지 않다. 또한, TEM에 의해, CAAC-OS막 내의 그레인 경계(grain boundary)는 발견되지 않는다. 따라서, CAAC-OS막에서, 그레인 경계로 인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부들 각각에서, c축은 CAAC-OS막이 형성되는 면의 법선 벡터 또는 CAAC-OS막의 표면의 법선 벡터에 평행한 방향으로 정렬되고, a-b면에 수직인 방향으로부터 보았을 때 삼각형 또는 육각형의 원자 배열이 형성되며, c축에 수직인 방향으로부터 보았을 때 금속 원자가 적층식으로 배열되거나 금속 원자와 산소 원자가 적층식으로 배열된다. 결정부들 중에서, 한 결정부의 a축 및 b축의 방향은 다른 결정부의 경우와 상이할 수 있다는 점에 유의한다. 본 명세서에서, 간단히 "수직인"이라는 용어는, 85° 내지 95° 범위를 포함한다. 본 명세서에서, 간단히 "평행한"이라는 용어는, -5° 내지 5° 범위를 포함한다.
CAAC-OS막에서, 결정부의 분포는 반드시 균일한 것은 아니다. 예를 들어, CAAC-OS막의 형성 과정에서, 산화물 반도체막의 표면측으로부터 결정 성장이 발생하는 경우, 일부 경우에는 산화물 반도체막의 표면 부근에서의 결정부의 비율이 산화물 반도체막이 형성되는 표면 부근에서보다 더 높다. 또한, CAAC-OS막에 불순물이 첨가될 때, 일부 경우에는 불순물이 첨가되는 영역의 결정부가 아몰퍼스가 된다.
CAAC-OS막에 포함되는 결정부의 c축은, CAAC-OS막이 형성되는 표면의 법선 벡터 또는 CAAC-OS막의 표면의 법선 벡터에 평행한 방향으로 정렬되므로, c축의 방향은 CAAC-OS막의 형상(CAAC-OS막이 형성되는 표면의 단면 형상 또는 CAAC-OS막의 표면의 단면 형상)에 따라 서로 상이할 수 있다. CAAC-OS막이 형성될 때, 결정부의 c축의 방향은 CAAC-OS막이 형성되는 표면의 법선 벡터 또는 CAAC-OS막의 표면의 법선 벡터에 평행한 방향이라는 점에 유의한다. 결정부는 성막에 의해 형성되거나 성막 후에 열 처리 등의 결정화를 위한 처리를 실시함으로써 형성된다.
트랜지스터에서 CAAC-OS막의 이용에 의해, 가시광이나 자외선의 조사로 인한 트랜지스터의 전기 특성의 변동이 저감될 수 있다. 따라서, 트랜지스터는 신뢰성이 높다.
CAAC-OS막의 구성요소인 산소의 일부는 질소로 치환될 수도 있다.
CAAC-OS막은, 그 조성 등에 따라, 도체, 반도체, 또는 절연체가 된다. CAAC-OS막은, 그 조성 등에 따라, 가시광을 투과하거나 투과하지 않는다.
이러한 CAAC-OS막의 예로서, 막 형상으로 형성되고 막의 표면 또는 지지 기판면에 수직인 방향으로부터 관찰할 때 삼각형 또는 육각형 원자 배열을 갖고, 막의 단면을 관찰할 때 금속 원자가 적층식으로 배열되거나 금속 원자 및 산소 원자(또는 질소 원자)가 적층식으로 배열되는 결정을 들 수 있다.
CAAC-OS막의 결정 구조의 예가 도 16a 내지 도 16e, 도 17의 (a) 내지 (c), 및 도 18의 (a) 내지 (c)를 참조하여 상세하게 설명될 것이다. 도 16a 내지 도 16e, 도 17의 (a) 내지 (c), 및 도 18의 (a) 내지 (c)에서, 달리 명시하지 않는 한, 수직 방향은 c축에 대응하고, c축 방향에 수직인 면은 a-b면에 대응한다. 표현 "상반부" 및 "하반부"는 간단히 사용되는 경우, 이들은 a-b면 위의 상반부와 a-b면 아래의 하반부(a-b면에 관한 상반부 및 하반부)를 말한다. 또한, 도 16a 내지 도 16e에서, 원으로 둘러싸인 O는 4배위(tetracoordinate) O를 나타내고, 이중 원으로 둘러싸인 O는 3배위(tricoordinate) O를 나타낸다.
도 16a는 1개의 6배위 In 원자와 In 원자에 근접한 6개의 4배위 산소(이하, 4배위 O라고 함) 원자를 포함하는 구조를 나타낸다. 여기서, 1개의 금속 원자와 이에 근접한 산소 원자를 포함하는 구조를 소그룹(small group)이라고 한다. 도 16a의 구조는 실제로는 8면체 구조이지만, 간소화를 위해 평면 구조로서 예시되어 있다. 도 16a의 상반부 및 하반부 각각에는 3개의 4배위 O 원자가 존재한다는 점에 유의한다. 도 16a에 나타낸 소그룹에서, 전하는 0(제로)이다.
도 16b는, 1개의 5배위 Ga 원자, Ga 원자에 근접한 3개의 3배위 산소 원자(이하 3배위 O라고 함), 및 Ga 원자에 근접한(또는 이웃 Ga 원자 부근의) 2개의 4배위 O 원자를 포함하는 구조를 나타낸다. 모든 3배위 O 원자는 a-b면에 존재한다. 도 16b의 상반부 및 하반부 각각에는 1개의 4배위 O 원자가 존재한다. In 원자는 5개 리간드(ligand)를 가질 수 있기 때문에, In 원자도 도 16b에 나타낸 구조를 가질 수 있다. 도 16b에 나타낸 소그룹에서, 전하는 0이다.
도 16c는 1개의 4배위 Zn 원자와 Zn 원자에 근접한 4개의 4배위 O 원자를 포함하는 구조를 나타낸다. 도 16c에서, 상반부에는 1개의 4배위 O 원자가 존재하고, 하반부에는 3개의 4배위 O 원자가 존재한다. 도 16c에 나타낸 소그룹에서, 전하는 0이다.
도 16d는 1개의 6배위 Sn 원자와 Sn 원자에 근접한 6개의 4배위 O 원자를 포함하는 구조를 나타낸다. 도 16d에서, 상반부 및 하반부 각각에는 3개의 4배위 O 원자가 존재한다. 도 16d에 나타낸 소그룹에서, 전하는 +1이다.
도 16e는 2개의 Zn 원자를 포함하는 소그룹을 나타낸다. 도 16e에서, 상반부 및 하반부 각각에는 1개의 4배위 O 원자가 존재한다. 도 16e에 나타낸 소그룹에서, 전하는 -1이다.
여기서, 복수의 소그룹은 중간 그룹을 형성하고, 복수의 중간 그룹은 대그룹(유닛 셀이라고도 함)을 형성한다.
이제, 소그룹들간의 결합 규칙이 설명될 것이다. 도 16a의 6배위 In 원자의 상반부의 3개의 O 원자는 아래방향에 3개의 근접한 In 원자를 가지며, 하반부의 3개의 O 원자는 윗방향에 3개의 근접한 In 원자를 가진다. 도 16b의 5배위 Ga 원자의 상반부의 1개의 O 원자는 아래방향에 1개의 근접한 Ga 원자를 가지며, 하반부의 1개의 O 원자는 윗방향에 1개의 근접한 Ga 원자를 가진다. 도 16c의 1개의 4배위 Zn 원자의 상반부의 1개의 O 원자는 아래방향에 1개의 근접한 Zn 원자를 가지며, 하반부의 3개의 O 원자는 윗방향에 3개의 근접한 Zn 원자를 가진다. 이런 방식으로, 금속 원자 위의 4배위 O 원자의 수는 4배위 O 원자의 아래의 근접한 금속 원자의 수와 동일하다; 마찬가지로, 금속 원자 아래의 4배위 O 원자의 수는 4배위 O 원자 위의 근접한 금속 원자의 수와 동일하다. 4배위 O 원자의 배위수(coordination number)는 4이므로, O 원자 아래의 근접한 금속 원자의 수와 O 원자 위의 근접한 금속 원자의 수의 합은 4이다. 따라서, 금속 원자 위의 4배위 O 원자의 수와 또 다른 금속 원자 아래의 4배위 O 원자의 수의 합이 4일 때, 금속 원자를 포함하는 2종의 소그룹들은 서로 결합될 수 있다. 예를 들어, 6배위 금속 원자(In 또는 Sn)가 하반부의 3개의 4배위 O 원자를 통해 결합되는 경우, 이것은 5배위 금속 원자(Ga 또는 In) 또는 4배위 금속 원자(Zn)에 결합된다.
배위수가 4, 5, 또는 6인 금속 원자는, c축 방향에서, 4배위 O 원자를 통해 또 다른 금속 원자에 결합된다. 또한, 중간 그룹은, 적층된 구조의 총 전하가 0이 되도록 복수의 소그룹을 결합함으로써 상이한 방식으로 형성될 수 있다.
도 17의 (a)는 In-Sn-Zn계의 산화물의 적층 구조에 포함되는 중간 그룹의 모델을 나타낸다. 도 17의 (b)는 3개의 중간 그룹을 포함하는 대그룹을 나타낸다. 도 17의 (c)는 도 17의 (b)의 적층 구조를 c축 방향으로부터 관찰했을 때의 원자 배열을 나타낸다.
도 17의 (a)에서, 간소화를 위해 3배위 O 원자는 생략되고, 4배위 O 원자는 원으로 나타낸다; 원 안의 수는 4배위 O 원자의 수를 나타낸다. 예를 들어, Sn 원자에 관해 상반부 및 하반부 각각에 존재하는 3개의 4배위 O 원자는 원으로 둘러싼 3으로 표기된다. 마찬가지로, 도 17의 (a)에서, In 원자에 관해 상반부 및 하반부 각각에 존재하는 1개의 4배위 O 원자는 원으로 둘러싼 1로 표기된다. 도 17의 (a)는 또한, 하반부의 1개의 4배위 O 원자와 상반부의 3개의 4배위 O 원자에 근접한 Zn 원자, 및 상반부의 1개의 4배위 O 원자와 하반부의 3개의 4배위 O 원자에 근접한 Zn를 나타낸다.
도 17의 (a)의 In-Sn-Zn계의 산화물의 적층 구조에 포함되는 중간 그룹에서, 위에서부터 시작하는 순서로, 상반부 및 하반부 각각에서 3개의 4배위 O 원자에 근접한 Sn이, 상반부 및 하반부 각각에서 1개의 4배위 O 원자에 근접한 In 원자에 결합되고, In 원자는 상반부의 3개의 4배위 O 원자에 근접한 Zn 원자와 결합되며, Zn 원자는 Zn 원자에 관해 하반부의 1개의 4배위 O 원자를 통해 상반부 및 하반부 각각에서 3개의 4배위 O 원자에 근접한 In 원자에 결합되고, In 원자는 상반부의 1개의 4배위 O 원자에 근접하고 2개의 Zn 원자를 포함하는 소그룹과 결합되며, 소그룹은 소그룹에 관해 하반부의 1개의 4배위 O 원자를 통해 상반부 및 하반부 각각의 3개의 4배위 O 원자에 근접한 Sn 원자에 결합된다. 복수의 이러한 중간 그룹이 결합되어 대그룹이 형성된다.
여기서, 3배위 O 원자의 1개 결합에 대한 전하와 4배위 O 원자의 1개 결합에 대한 전하는 각각 -0.667 및 -0.5인 것으로 가정될 수 있다. 예를 들어, (6배위 또는 5배위) In 원자의 전하, (4배위) Zn 원자의 전하, 및 (5배위 또는 6배위) Sn 원자의 전하는 각각 +3, +2, 및 +4이다. 따라서, Sn 원자를 포함하는 소그룹의 전하는 +1이다. 따라서, Sn 원자를 포함하는 적층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요하다. 전하 -1을 갖는 구조로서, 도 16e에 나타낸 2개의 Zn 원자를 포함하는 소그룹을 들 수 있다. 예를 들어, 2개의 Zn 원자를 포함하는 1개의 소그룹에 의해, Sn 원자를 포함하는 1개의 소그룹의 전하가 상쇄될 수 있어, 적층 구조의 총 전하는 0이 될 수 있다.
도 17의 (b)에 나타낸 대그룹이 반복될 때, In-Sn-Zn계의 산화물의 결정(In2SnZn3O8)이 얻어질 수 있다. 얻어지는 In-Sn-Zn-O계의 결정의 적층 구조는, 조성식 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)으로 표현될 수 있다.
전술된 규칙은 다음과 같은 산화물들에도 역시 적용된다: In-Sn-Ga-Zn계 산화물 등의 4원계 금속의 산화물; In-Ga-Zn계 산화물(IGZO라고도 함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, 또는 In-Lu-Zn계 산화물 등의 3원계 금속의 산화물; In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물이나, 또는 In-Ga계 산화물 등의 2원계 금속의 산화물; In계 산화물, Sn계 산화물, 또는 Zn계 산화물 등의 1원계 금속의 산화물.
예를 들어, 도 18의 (a)는 In-Ga-Zn계 산화물의 적층 구조에 포함되는 중간 그룹의 모델을 나타낸다.
도 18의 (a)의 In-Ga-Zn계 산화물의 적층 구조에 포함되는 중간 그룹에서, 위에서부터 시작하는 순서로, 상반부 및 하반부 각각에서 3개의 4배위 O 원자에 근접한 In 원자는 상반부의 1개의 4배위 O 원자에 근접한 Zn 원자에 결합되고, Zn 원자는 Zn 원자에 관해 하반부의 3개의 4배위 O 원자를 통해 상반부 및 하반부 각각에서 1개의 4배위 O 원자에 근접한 Ga 원자에 결합되고, Ga 원자는, Ga 원자에 관해 하반부의 1개의 4배위 O를 통해 상반부 및 하반부 각각에서 3개의 4배위 O 원자에 근접한 In 원자에 결합된다. 복수의 이러한 중간 그룹이 결합되어 대그룹이 형성된다.
도 18의 (b)는 3개의 중간 그룹을 포함하는 대그룹을 나타낸다. 도 18의 (c)는 도 18의 (b)의 적층 구조를 c축 방향으로부터 관찰했을 경우의 원자 배열을 나타낸다.
여기서, (6배위 또는 5배위) In 원자의 전하, (4배위) Zn 원자의 전하, 및 (5배위) Ga 원자의 전하는 각각 +3, +2, 및 +3이므로, In 원자, Zn 원자 및 Ga 원자 중 임의의 것을 포함하는 소그룹의 전하는 0이다. 그 결과, 이러한 소그룹의 조합을 갖는 중간 그룹의 총 전하는 항상 0이다.
In-Ga-Zn계의 산화물의 적층 구조를 형성하기 위하여, 도 18의 (a)에 나타낸 중간 그룹 뿐만 아니라 In 원자, Ga 원자, 및 Zn 원자의 배열이 도 18의 (a)의 경우와 상이한 중간 그룹을 이용하여 대그룹이 형성될 수 있다.
CAAC-OS막에서, 금속 원자와 산소 원자는 아몰퍼스 산화물 반도체막에 비해 질서정연하게 결합된다. 즉, 산화물 반도체가 아몰퍼스인 경우, 다양한 금속 원자들간에 배위수는 달라질 수 있지만, CAAC-OS막에서 금속 원자들의 배위수는 서로 거의 동일하다. 따라서, 미시적인 산소의 결손이 저감될 수 있고 수소 원자(수소 이온 포함) 또는 알칼리 금속 원자의 착탈에 기인한 불안정성 및 전하의 이동이 저감될 수 있다.
따라서, CAAC-OS막을 포함하는 산화물 반도체막을 이용해 트랜지스터가 형성됨으로써, 광 조사 및 트랜지스터에 바이어스-온도(BT) 스트레스 테스트를 실시한 후에 생기는 트랜지스터의 임계 전압의 변화량이 저감될 수 있다. 따라서, 전기 특성이 안정적인 트랜지스터가 형성될 수 있다.
그 다음, 도 10a에 나타낸 바와 같이, 산화물 반도체층(716)과 접하는 도전층(719), 및 산화물 반도체층(716)과 접하는 도전층(720)이 형성된다. 도전층(719) 및 도전층(720)은 소스 및 드레인 전극들로서 기능한다.
구체적으로, 도전층(719) 및 도전층(720)은, 도전막이 스퍼터링이나 진공 증착에 의해 형성된 다음 미리결정된 형상으로 가공되는 방식으로 형성될 수 있다.
도전층(719) 및 도전층(720)으로서 역할하는 도전막으로서, 다음과 같은 재료들 중 임의의 것이 이용될 수 있다: 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소; 이들 원소들 중 임의의 것을 포함하는 합금; 상기 원소들을 조합하여 포함하는 합금막 등. 대안으로서, 알루미늄, 구리 등의 금속막의 위 또는 아래에 크롬, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐 등의 고융점 금속(refractory metal)의 막이 적층된 구조가 채용될 수도 있다. 알루미늄 또는 구리는, 내열성 및 부식에 관한 문제를 회피하기 위해 고융점 금속 재료와 조합하여 이용되는 것이 바람직하다. 고융점 금속 재료로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐, 이트륨 등이 이용될 수 있다.
또한, 도전층(719) 및 도전층(720)으로서 역할하는 도전막은 단층 구조를 갖거나, 2층 이상의 적층 구조를 가질 수도 있다. 예를 들어, 실리콘을 포함하는 알루미늄 막의 단층 구조, 알루미늄 막 위에 티타늄 막이 적층된 2층 구조, 티타늄막과 알루미늄 막과 티타늄막이 이 순서로 적층된 3층 구조 등을 들 수 있다. Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 및 Mo는 산화막과의 밀착성이 높다. 따라서, 도전층(719)과 도전층(720)의 경우, 하층에 대해 Cu-Mg-Al 합금, Mo-Ti 합금, Ti, 또는 Mo를 포함하는 도전막이 이용되고, 상층에 대해 Cu를 포함하는 도전막이 이용되는 적층된 구조가 채용된다. 결과적으로, 산화막인 절연막과 도전층(719) 및 도전층(720) 사이의 밀착성이 증가될 수 있다.
도전층(719) 및 도전층(720)으로서 역할하는 도전막의 경우, 도전성 금속 산화물이 이용될 수도 있다. 도전성 금속 산화물로서, 산화 인듐, 산화 주석, 산화 아연, 산화 인듐 주석, 산화 인듐 아연, 또는 실리콘 또는 산화 실리콘을 포함하는 도전성 금속 산화물 재료가 이용될 수 있다.
도전막의 형성 후에 열 처리가 실시되는 경우, 도전막은 열 처리를 견디기에 충분히 높은 내열성을 갖는 것이 바람직하다.
도전막의 에칭 동안에, 산화물 반도체층(716)이 가능한 한 제거되지 않도록 각각의 재료 및 에칭 조건이 적절하게 조절된다는 점에 유의한다. 에칭 조건에 따라, 산화물 반도체층(716)의 노출된 부분은 부분적으로 에칭되어, 일부 경우에는 그루브(groove)(철부)가 형성된다.
본 실시형태에서는, 도전막으로서 티타늄막이 이용된다. 따라서, 도전막은, 암모니아와 과산화 수소수를 포함하는 용액(암모니아과수)을 이용한 습식 에칭에 의해 선택적으로 에칭될 수 있다. 구체적으로는, 31 중량%의 과산화 수소수와 28 중량%의 암모니아수와 물이 체적비 5：2：2로 혼합된 암모니아과수가 이용된다. 대안으로서, 염소(Cl2), 염화붕소(BCl3) 등을 포함한 가스를 이용하여 도전막에 건식 에칭이 실시될 수도 있다.
포토리소그래피 공정에 이용되는 포토마스크수를 줄이고 공정수를 줄이기 위하여, 복수의 강도를 갖도록 빛이 투과되는 다계조 마스크(multi-tone mask)를 이용해 형성된 레지스트를 이용하여 에칭 공정이 실시될 수도 있다는 점에 유의한다. 다계조 마스크를 이용하여 형성된 레지스트 마스크는 복수의 두께를 가지며, 애칭에 의해 형상이 변할 수 있다; 따라서, 레지스트 마스크는 막을 상이한 패턴으로 가공하기 위한 복수의 에칭 공정에서 이용될 수 있다. 따라서, 적어도 2종류 이상의 상이한 패턴에 대응하는 레지스트 마스크가 하나의 다계조 마스크에 의해 형성될 수 있다. 따라서, 노광 마스크의 수와 대응하는 포토리소그래피 공정수가 저감될 수 있어서, 공정이 간략화될 수 있다.
또한, 산화물 반도체층(716)과 소스 및 드레인 전극들로서 기능하는 도전층(719) 및 도전층(720) 사이에, 소스 및 드레인 영역들로서 기능하는 산화물 도전막이 제공될 수도 있다. 산화물 도전막의 재료는 성분으로서 산화 아연을 포함하는 것이 바람직하고, 산화 인듐을 포함하지 않는 것이 바람직하다. 이러한 산화물 도전막을 위해, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 산화 갈륨 아연 등이 이용될 수 있다.
예를 들어, 산화물 도전막이 형성되는 경우, 산화물 도전막을 형성하기 위한 에칭과 도전층(719) 및 도전층(720)을 형성하기 위한 에칭이 동시에 실시될 수도 있다.
소스 및 드레인 영역으로서 기능하는 산화물 도전막의 제공에 의해, 산화물 반도체층(716)과 도전층(719) 및 도전층(720) 사이의 저항이 저감될 수 있어서, 트랜지스터가 고속으로 동작할 수 있다. 또한, 소스 및 드레인 영역으로서 기능하는 산화물 도전막의 제공에 의해, 트랜지스터의 내압이 증가될 수 있다.
그 다음, N2O, N2, 또는 Ar 등의 가스를 이용하여 플라즈마 처리가 실시될 수 있다. 이 플라즈마 처리에 의해, 산화물 반도체층의 노출된 표면에 부착된 물 등이 제거된다. 대안으로서, 산소와 아르곤의 혼합 가스를 이용하여 플라즈마 처리가 실시될 수도 있다.
플라즈마 처리 후, 도 10b에 나타낸 바와 같이, 도전층(719), 도전층(720), 및 산화물 반도체층(716)을 덮도록 게이트 절연막(721)이 형성된다. 그 다음, 게이트 절연막(721) 위에서 산화물 반도체층(716)과 중첩하도록 게이트 전극(722)이 형성된다.
그 다음, 게이트 전극(722)이 형성된 후에, 게이트 전극(722)을 마스크로서 이용하여 산화물 반도체층(716)에 n형의 도전성을 부여하는 도펀트를 첨가함으로써 한 쌍의 고농도 영역(908)이 형성된다. 게이트 절연막(721)을 사이에 두고 게이트 전극(722)과 중첩하는 산화물 반도체층(716)의 영역이 채널 형성 영역이라는 점에 유의한다. 산화물 반도체층(716)은 한 쌍의 고농도 영역(908)의 사이에 채널 형성 영역을 포함한다. 한 쌍의 고농도 영역(908)을 형성하기 위한 도펀트의 첨가는 이온 주입에 의해 실시될 수 있다. 예를 들어, 도펀트로서, 헬륨, 아르곤, 또는 크세논 등의 희가스; 질소, 인, 비소, 또는 안티몬 등의 15족 원자 등이 이용될 수 있다. 예를 들어, 질소가 도펀트로서 이용되는 경우, 고농도 영역(908) 내의 질소 원자의 농도는 5×1019/cm3 이상 1×1022/cm3 이하인 것이 바람직하다. n형 도전성을 부여하는 도펀트가 첨가되는 고농도 영역(908)은 산화물 반도체층(716) 내의 다른 영역에 비해 도전성이 높다. 따라서, 산화물 반도체층(716)에서의 한 쌍의 고농도 영역(908)의 제공에 의해, 소스 전극과 드레인 전극(도전층(719)과 도전층(720))의 사이의 저항이 저감될 수 있다.
소스 전극과 드레인 전극(도전층(719)과 도전층(720))의 사이의 저항이 저감되면, 트랜지스터(101)가 미세화되더라도 높은 온-상태 전류와 고속 동작이 확보될 수 있다. 또한, 트랜지스터(101)의 미세화에 의해, 트랜지스터를 포함하는 메모리 셀 어레이의 면적이 저감되어, 단위 면적당 메모리 용량이 증가될 수 있다.
In-Ga-Zn계 산화물 반도체가 산화물 반도체층(716)에 이용되는 경우, 질소의 첨가 후, 300℃이상 600℃이하의 온도에서 1시간 동안의 열 처리에 의해 한 쌍의 고농도 영역(908) 내의 산화물 반도체가 우르츠 결정 구조(wurtzite crystal structure)를 가진다. 한 쌍의 고농도 영역(908) 내의 산화물 반도체가 우르츠 결정 구조를 가지면, 한 쌍의 고농도 영역(908)의 도전성이 더욱 증가될 수 있고 소스 전극과 드레인 전극(도전층(719)과 도전층(720))의 사이의 저항이 더욱 저감될 수 있다. 우르츠 결정 구조를 갖는 산화물 반도체를 형성함으로써 소스 전극과 드레인 전극(도전층(719)과 도전층(720))의 사이의 저항을 효과적으로 저감하기 위하여, 질소를 불순물로서 이용하는 경우, 고농도 영역(908) 내의 질소 원자의 농도는 1×1020/cm3 이상 7 원자% 이하인 것이 바람직하다는 점에 유의한다. 질소 원자의 농도가 상기 범위보다 낮은 경우라도, 일부 경우에는 우르츠 결정 구조를 갖는 산화물 반도체가 얻어질 수 있다.
게이트 절연막(721)은 게이트 절연막(703)과 유사한 재료와 적층 구조를 이용하여 형성될 수 있다. 게이트 절연막(721)은, 수분이나, 수소 등의 불순물을 가능한 한 적게 포함하는 것이 바람직하고, 게이트 절연막(721)은 단층의 절연막 또는 적층된 복수의 절연막을 이용하여 형성될 수도 있다는 점에 유의한다. 게이트 절연막(721)에 수소가 포함되면, 그 수소가 산화물 반도체층(716)에 침입하거나 수소에 의해 산화물 반도체층(716) 내의 산소가 취출됨으로써, 산화물 반도체층(716)이 저저항(n형 도전성)을 갖는다; 따라서, 기생 채널이 형성될 수 있다. 따라서, 가능한 한 수소를 적게 포함하는 게이트 절연막(721)을 형성하기 위해, 수소가 이용되지 않는 성막 방법이 채용되는 것이 중요하다. 게이트 절연막(721)에 대해, 장벽 특성이 높은 재료가 이용되는 것이 바람직하다. 장벽 특성이 높은 절연막으로서, 예로서, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 질화 산화 알루미늄막 등이 이용될 수 있다. 복수의 적층된 절연막이 이용되는 경우, 산화 실리콘막 또는 산화 질화 실리콘막 등의 질소의 비율이 낮은 절연막이, 장벽 특성이 높은 절연막보다 산화물 반도체층(716)에 가까운 측에 형성된다. 그 다음, 질소의 비율이 낮은 절연막을 사이에 두고, 도전층(719) 및 도전층(720) 및 산화물 반도체층(716)과 중첩하도록 장벽 특성이 높은 절연막이 형성된다. 장벽 특성이 높은 절연막이 이용될 때, 산화물 반도체층(716), 게이트 절연막(721), 또는 산화물 반도체층(716)과 또 다른 절연막 사이의 계면과 그 부근으로, 수분 또는 수소 등의 불순물이 침투하는 것이 방지될 수 있다. 또한, 산화물 반도체층(716)에 접하도록 산화 실리콘막 또는 산화 질화 실리콘막 등의 질소의 비율이 낮은 절연막이 형성되어, 장벽 특성이 높은 절연막이 산화물 반도체층(716)에 직접 접하는 것이 방지될 수 있다.
본 실시형태에서는, 스퍼터링에 의해 형성된 200 nm 두께의 산화 실리콘막 위에, 스퍼터링에 의해 형성된 100 nm 두께의 질화 실리콘막이 적층된 구조를 갖는 게이트 절연막(721)이 형성된다. 성막 동안의 기판 온도는 실온 이상 300℃이하 일 수 있고, 본 실시형태에서는 100℃이다.
게이트 절연막(721)이 형성된 후, 열 처리가 실시될 수도 있다. 열 처리는, 질소 분위기, 초건조 공기, 또는 희가스(예를 들어, 아르곤, 헬륨) 분위기에서, 바람직하게는 200℃이상 400℃이하, 예를 들어, 250℃이상 350℃이하의 온도에서 실시된다. 가스 내의 물의 함유량이 20 ppm 이하, 바람직하게는 1 ppm 이하, 더욱 바람직하게는 10 ppb 이하인 것이 바람직하다. 본 실시형태에서는, 열 처리는, 예를 들어, 250℃, 질소 분위기에서 1시간 동안 실시된다. 대안으로서, 도전층(719) 및 도전층(720)이 형성되기 전에, 수분 또는 수소를 저감시키기 위해 산화물 반도체층에 실시되는 열 처리와 유사한 방식으로, 고온 단시간의 RTA 처리가 실시될 수도 있다. 산소를 포함하는 게이트 절연막(721)이 제공된 후에 열 처리를 실시함으로써 산화물 반도체층(716)에 실시된 열 처리에 의해 산화물 반도체층(716)에 산소 결손이 발생되더라도, 게이트 절연막(721)으로부터 산화물 반도체층(716)으로 산소가 공급된다. 산화물 반도체층(716)으로의 산소의 공급에 의해, 도너로서 역할하는 산소 결손이 산화물 반도체층(716)에서 저감될 수 있고 화학량론적 비율이 만족될 수 있다. 산화물 반도체층(716)은 조성비가 화학량론적 조성비를 초과하는 산소를 포함하는 것이 바람직하다. 그 결과, 산화물 반도체층(716)은 실질적으로 진성으로 될 수 있고 산소 결손으로 인한 트랜지스터의 전기 특성의 편차가 저감될 수 있다; 따라서, 전기 특성이 향상될 수 있다. 이 열 처리의 타이밍은 게이트 절연막(721)의 형성 이후라면 특별히 제한되지 않는다. 이 열 처리가 다른 단계(예를 들어, 수지막 형성 동안의 열 처리나, 투명 도전막을 저저항화를 위한 열 처리)의 열 처리로서도 역할한다면, 단계수를 증가시키지 않고 산화물 반도체층(716)이 실질적으로 진성으로 될 수 있다.
대안으로서, 산소 분위기에서 산화물 반도체층(716)에 열 처리를 실시하여 산화물 반도체에 산소를 첨가함으로써, 산화물 반도체층(716) 내의 도너로서 역할하는 산소 결손이 저감될 수도 있다. 열 처리는, 예를 들어, 100℃이상 350℃미만, 바람직하게는 150℃이상 250℃미만의 온도에서 실시된다. 산소 분위기에서의 열 처리에 이용되는 산소 가스는, 물, 수소 등을 포함하지 않는 것이 바람직하다. 대안으로서, 열 처리 장치 내에 도입되는 산소 가스의 순도는, 바람직하게는 6N(99.9999%) 이상, 더욱 바람직하게는 7N(99.99999%) 이상(즉, 산소중의 불순물 농도가 1 ppm 이하, 바람직하게는 0.1 ppm 이하)이다.
대안으로서, 이온 주입, 이온 도핑 등에 의해 산화물 반도체층(716)에 산소가 첨가되어, 도너로서 역할하는 산소 결손이 저감될 수 있다. 예를 들어, 2.45 GHz의 마이크로파로 플라즈마화된 산소가 산화물 반도체층(716)에 첨가될 수도 있다.
게이트 전극(722)은 게이트 절연막(721) 위에 도전막이 형성된 다음 에칭되는 방식으로 형성될 수 있다. 게이트 전극(722)은 게이트 전극(707), 도전층(719) 및 도전층(720)과 유사한 재료를 이용해 형성될 수 있다.
게이트 전극(722)의 두께는, 10 nm 이상 400 nm 이하, 바람직하게는 100 nm 이상 200 nm 이하이다. 본 실시형태에서는, 텅스텐 타겟을 이용한 스퍼터링에 의해 게이트 전극용의 150 nm 두께의 도전막이 형성된 후, 그 도전막이 에칭에 의해 원하는 형상으로 가공되어 게이트 전극(722)이 형성된다. 레지스트 마스크는 잉크젯법에 의해 형성될 수 있다. 레지스트 마스크가 잉크젯법에 의해 형성되면, 포토마스크가 이용되지 않는다; 따라서, 제조 비용이 절감될 수 있다.
이상의 단계들을 통해, 트랜지스터(101)가 형성된다.
트랜지스터(101)에서, 소스 및 드레인 전극(도전층(719) 및 도전층(720))은 게이트 전극(722)과 중첩되지 않는다. 즉, 소스 및 드레인 전극(도전층(719) 및 도전층(720))과 게이트 전극(722) 사이에는, 게이트 절연막(721)의 두께보다 큰 간격이 제공된다. 따라서, 트랜지스터(101)에서, 소스 및 드레인 전극과 게이트 전극 사이에 형성되는 기생 용량이 저감될 수 있다. 결과적으로, 고속 동작이 실현될 수 있다.
트랜지스터(101)는 산화물 반도체층에 채널을 갖는 트랜지스터로 제한되지 않고, 실리콘보다 밴드 갭이 넓고 진성 캐리어 밀도가 실리콘보다 낮은 반도체 재료를 채널 형성 영역에 포함하는 트랜지스터를 이용할 수 있다는 점에 유의한다. 이러한 반도체 재료로서, 산화물 반도체 대신에, 예를 들어, 탄화 실리콘, 질화 갈륨 등이 이용될 수 있다. 이러한 반도체 재료를 포함하는 채널 형성 영역에 의해, 오프-상태 전류가 극히 낮은 트랜지스터가 얻어질 수 있다.
트랜지스터(101)는 단일-게이트 트랜지스터로서 설명되었지만, 필요에 따라, 전기적으로 접속된 복수의 게이트 전극이 포함될 때 복수의 채널 형성 영역을 포함하는 멀티-게이트 트랜지스터가 형성될 수 있다.
산화물 반도체층(716)에 접하는 절연막(본 실시형태에서는, 게이트 절연막(721)에 대응)은, 13족에 속하는 원소 및 산소를 포함하는 절연 재료를 이용해 형성될 수도 있다는 점에 유의한다. 많은 산화물 반도체 재료는 13족에 속하는 원소를 포함하고, 13족에 속하는 원소를 포함하는 절연 재료는 산화물 반도체와 훌륭하게 동작한다. 산화물 반도체층에 접하는 절연막을 위해 13족에 속하는 원소를 포함하는 이러한 절연 재료를 이용함으로써, 산화물 반도체층과의 계면 상태가 양호하게 유지될 수 있다.
13족에 속하는 원소를 포함하는 절연 재료란, 13족에 속하는 하나 이상의 원소를 포함하는 절연 재료를 말한다. 13족에 속하는 원소를 포함하는 절연 재료의 예로서는, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄이 포함된다. 여기서, 산화 알루미늄 갈륨은, 원자 퍼센트에서의 알루미늄의 함유량이 원자 퍼센트에서의 갈륨의 함유량보다 많은 재료이고, 산화 갈륨 알루미늄은, 원자 퍼센트에서의 갈륨의 함유량이 알루미늄의 함유량 이상인 재료이다.
예를 들어, 갈륨을 함유하는 산화물 반도체층에 접하여 절연막이 형성되는 경우, 산화 갈륨을 포함하는 재료가 절연막에 이용될 때, 산화물 반도체층과 절연막 사이의 계면에서 양호한 특성이 유지될 수 있다. 예를 들어, 산화물 반도체층과 산화 갈륨을 포함한 절연막이 서로 접하여 제공될 때, 산화물 반도체층과 절연막 사이의 계면에서의 수소의 파일 업(pileup)이 저감될 수 있다. 산화물 반도체의 성분 원소와 동일한 족에 속하는 원소가 절연막에 이용되는 경우 동일한 효과가 얻어질 수 있다는 점에 유의한다. 예를 들어, 산화 알루미늄을 포함하는 재료의 이용에 의해 절연막을 형성하는 것도 유효하다. 산화 알루미늄은 물을 쉽게 투과시키지 않는다. 따라서, 산화물 반도체에 물이 침투하는 것을 방지하기 위해 산화 알루미늄을 포함하는 재료를 이용하는 것이 바람직하다.
산화물 반도체층(716)에 접하는 절연막은, 산소 분위기에서의 열 처리, 산소 도핑 등에 의해, 절연 재료를 화학량론적 조성비보다 높은 비율로 산소를 포함하는 것이 바람직하다. 산소 도핑이란 산소를 벌크에 첨가하는 것을 말한다. 용어 "벌크"는, 산소가 박막 표면 뿐만 아니라 박막 내부에도 첨가된다는 것을 명확하게 하기 위해 사용된다는 점에 유의한다. 또한, 용어 "산소 도핑"은, 플라즈마화된 산소가 벌크에 첨가되는 "산소 플라즈마 도핑"을 포함한다. 산소 도핑은, 이온 주입 또는 이온 도핑에 의해 실시될 수도 있다.
예를 들어, 산화물 반도체층(716)에 접하는 절연막이 산화 갈륨을 이용하여 형성되는 경우, 산소 분위기에서의 열 처리나 산소 도핑에 의해 산화 갈륨의 조성이 Ga2OX(X=3+α, 0＜α＜1)로 설정될 수 있다.
예를 들어, 산화물 반도체층(716)에 접하는 절연막이 산화 알루미늄을 이용하여 형성되는 경우, 산소 분위기에서의 열 처리나 산소 도핑에 의해 산화 알루미늄의 조성이 Al2OX(X=3+α, 0＜α＜1)로 설정될 수 있다.
예를 들어, 산화물 반도체층(716)에 접하는 절연막이 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 이용하여 형성되는 경우, 산소 분위기에서의 열 처리나 산소 도핑에 의해 산화 갈륨 알루미늄(산화 알루미늄 갈륨)의 조성이 GaXAl2-XO3+α(0＜X＜2, 0＜α＜1)로 설정될 수 있다.
산소 도핑에 의해, 산소의 비율이 화학량론적 조성비보다 높은 영역을 포함하는 절연막이 형성될 수 있다. 이러한 영역을 포함하는 절연막이 산화물 반도체층에 접할 때, 절연막 내에 과잉 존재하는 산소가 산화물 반도체층에 공급되고, 산화물 반도체층내, 또는 산화물 반도체층과 절연막 사이의 계면에서의 산소 결손이 저감된다. 따라서, 산화물 반도체층이 진성 또는 실질적 진성의 산화물 반도체가 될 수 있다.
산소의 비율이 화학량론적 조성비보다 높은 영역을 포함하는 절연막은, 산화물 반도체층(716)에 접하는 절연막 중, 산화물 반도체층의 상측에 위치하는 절연막 또는 산화물 반도체층의 하측에 위치하는 절연막에 이용될 수 있다; 그러나, 산화물 반도체층(716)과 접하는 양측 모두의 절연막에 이러한 절연막을 이용하는 것이 바람직하다. 각각이 산소의 비율이 화학량론적 조성비보다 높은 영역을 포함하고, 산화물 반도체층(716)에 접하는 절연막으로서 이용되고 산화물 반도체층(716)의 상측 및 하측에 위치하는, 절연막들 사이에 산화물 반도체층(716)이 개재되는 구조에 의해, 상기 유익한 효과가 향상될 수 있다.
산화물 반도체층(716)의 상측 또는 하측의 절연막은, 동일한 구성 원소 또는 상이한 구성 원소를 포함할 수 있다. 예를 들어, 조성이 Ga2OX(X=3+α, 0＜α＜1)인 산화 갈륨을 이용하여 상측 및 하측의 절연막 양쪽 모두가 형성될 수도 있다. 대안으로서, 상측 및 하측의 절연막 중 하나는 조성이 Ga2OX(X=3+α, 0＜α＜1)인 산화 갈륨을 이용하여 형성되고, 다른 하나는 조성이 Al2OX(X=3+α, 0＜α＜1)인 산화 알루미늄을 이용하여 형성될 수도 있다.
또한, 산화물 반도체층(716)에 접하는 절연막은, 산소의 비율이 화학량론적 조성비보다 높은 영역을 포함하는 절연막들의 적층에 의해 형성될 수도 있다. 예를 들어, 산화물 반도체층(716)의 상측의 절연막은 다음과 같이 형성될 수 있다: 조성이 Ga2OX(X=3+α, 0＜α＜1)인 산화 갈륨이 형성되고, 그 위에 조성이 GaXAl2-XO3+α(0＜X＜2, 0＜α＜1)인 산화 갈륨 알루미늄(산화 알루미늄 갈륨)이 형성될 수도 있다. 또한, 산화물 반도체층(716)의 하측의 절연막은, 산소의 비율이 화학량론적 조성비보다 높은 영역을 포함하는 절연막들의 적층에 의해 형성될 수도 있다는 점에 유의한다. 대안으로서, 산화물 반도체층(716)의 상측 및 하측의 절연막 양쪽 모두가, 산소의 비율이 화학량론적 조성비보다 높은 영역을 포함하는 절연막들의 적층에 의해 형성될 수도 있다.
그 다음, 도 10c에 나타낸 바와 같이, 게이트 절연막(721) 및 게이트 전극(722)을 덮도록 절연막(724)이 형성된다. 절연막(724)은 PVD, CVD 등에 의해 형성될 수 있다. 절연막(724)은, 산화 실리콘, 산화 질화 실리콘, 질화 실리콘, 산화 하프늄, 산화 갈륨, 또는 산화 알루미늄 등의 무기 절연 재료를 포함하는 재료를 이용해 형성될 수 있다. 절연막(724)에 대해, 유전율이 낮은 재료나 유전율의 낮은 구조(예를 들어, 다공성 구조)를 이용하는 것이 바람직하다는 점에 유의한다. 절연막(724)의 유전율이 저감될 때, 배선이나 전극들 사이에 생성되는 기생 용량이 저감되어, 고속 동작으로 이어질 수 있다. 본 실시형태에서는 절연막(724)이 단층 구조를 갖지만, 본 발명의 한 형태는 이 구조로 제한되지 않는다는 점에 유의한다. 절연막(724)은 2층 이상의 적층 구조를 가질 수도 있다.
그 다음, 게이트 절연막(721) 및 절연막(724)에 개구가 형성되어, 도전층(720)의 일부가 노출된다. 그 후, 상기 개구를 통해 도전층(720)과 접하는 배선(726)이 절연막(724) 위에 형성된다.
PVD나 CVD에 의해 도전막이 형성된 다음 에칭되어, 배선(726)이 형성된다. 도전막의 재료로서, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 또는 텅스텐으로부터 선택된 원소; 이들 원소들 중 임의의 원소를 성분으로서 포함하는 합금 등이 이용될 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 및 스칸듐 중 하나 또는 이들 중 임의의 조합을 포함하는 재료가 이용될 수 있다.
구체적으로는, 예를 들어, 절연막(724)의 개구를 포함하는 영역에 PVD에 의해 얇은 티타늄막이 형성되고 PVD에 의해 (약 5 nm의 두께를 갖는) 얇은 티타늄막이 형성된 다음, 개구에 매립되도록 알루미늄막이 형성되는 방법을 채용할 수 있다. 여기서, PVD에 의해 형성되는 티타늄막은, 티타늄막이 형성되는 면 위에 형성되는 산화막(예를 들어, 자연 산화막)을 환원해, 하부 전극 등(여기서는, 도전층(720))과의 접촉 저항을 저감시키는 기능을 가진다. 또한, 알루미늄막의 힐록(hillock)이 방지될 수 있다. 티타늄, 질화 티타늄 등의 배리어막이 형성된 후에, 도금법에 의해 구리막이 형성될 수도 있다.
그 다음, 도 10d에 나타낸 바와 같이, 배선(726)을 덮도록 절연막(727)이 형성된다. 또한, 절연막(727) 위에 도전막이 형성된 다음 에칭되어, 도전층(7301)이 형성된다. 그 후, 도전층(7301)을 덮도록 절연막(7302)이 형성되고, 절연막(7302) 위에 도전막(7303)이 형성된다. 이런 방식으로, 용량 소자(102)가 형성될 수 있다. 용량 소자(102)의 한 쌍의 전극 중 하나는 도전층(7301)에 대응하고, 용량 소자(102)의 한 쌍의 전극 중 다른 하나는 도전막(7303)에 대응하며, 용량 소자(102)의 유전체층은 절연막(7302)에 대응한다. 여기서, 절연막(727), 도전층(7301), 절연막(7302), 및 도전막(7303)은, 다른 절연막 및 도전층과 유사한 재료를 이용하여 형성될 수 있다.
상기 일련의 단계들을 통해, 신호 처리 회로(2000)가 형성될 수 있다.
본 실시형태는 임의의 다른 실시형태와 적절히 조합될 수 있다.
[실시형태 5]
본 실시형태에서는, 실시형태 4와는 상이한 구조를 갖는 산화물 반도체층을 포함하는 트랜지스터가 설명될 것이다. 도 10a 내지 도 10d와 동일한 부분은 동일한 참조 번호로 표기되고 그 설명은 생략된다는 점에 유의한다.
도 11a에 나타낸 트랜지스터(911)는, 게이트 전극(722)이 산화물 반도체층(716) 위에 형성되는 탑-게이트 트랜지스터이고, 또한 소스 및 드레인 전극(도전층(719) 및 도전층(720))이 산화물 반도체층(716) 아래에 형성되는 바텀-컨택트 트랜지스터이다.
산화물 반도체층(716)은, 게이트 전극(722)이 형성된 후에 산화물 반도체층(716)에 n형 도전성을 부여하는 도펀트를 첨가함으로써 얻어질 수 있는 한 쌍의 고농도 영역(918)을 포함한다. 또한, 게이트 절연막(721)을 사이에 두고 게이트 전극(722)과 중첩하는 산화물 반도체층(716)의 영역이 채널 형성 영역(919)이다. 산화물 반도체층(716)은 한 쌍의 고농도 영역(918)의 사이에 채널 형성 영역(919)을 포함한다.
한 쌍의 고농도 영역(918)은, 실시형태 4에서 설명된 한 쌍의 고농도 영역(908)과 유사한 방식으로 형성될 수 있다.
도 11b에 나타낸 트랜지스터(911)는, 게이트 전극(722)이 산화물 반도체층(716) 위에 형성되는 탑-게이트 트랜지스터이고, 또한 소스 및 드레인 전극(도전층(719) 및 도전층(720))이 산화물 반도체층(716) 위에 형성되는 바텀-컨택트 트랜지스터이다. 트랜지스터(911)는 게이트 전극(722)의 끝에 제공되고 절연막을 이용하여 형성되는 측벽(930)을 더 포함한다.
산화물 반도체층(716)은, 게이트 전극(722)이 형성된 후에 산화물 반도체층(716)에 n형 도전성을 부여하는 도펀트를 첨가함으로써 얻어질 수 있는 한 쌍의 고농도 영역(928) 및 한 쌍의 저농도 영역(929)을 포함한다. 또한, 게이트 절연막(721)을 사이에 두고 게이트 전극(722)과 중첩하는 산화물 반도체층(716)의 영역이 채널 형성 영역(931)이다. 산화물 반도체층(716)은, 한 쌍의 고농도 영역(928)의 사이에 한 쌍의 저농도 영역(929)을 포함하고, 한 쌍의 저농도 영역(929) 사이에 채널 형성 영역(931)을 포함한다. 또한, 한 쌍의 저농도 영역(929)은, 산화물 반도체층(716) 중, 게이트 절연막(721)을 사이에 두고 측벽(930)과 중첩하는 영역에 제공된다.
한 쌍의 고농도 영역(928) 및 한 쌍의 저농도 영역(929)은, 실시형태 4에서 설명된 한 쌍의 고농도 영역(908)과 유사한 방식으로 형성될 수 있다.
도 11c에 나타낸 트랜지스터(911)는, 게이트 전극(722)이 산화물 반도체층(716) 위에 형성되는 탑-게이트 트랜지스터이고, 또한 소스 및 드레인 전극(도전층(719) 및 도전층(720))이 산화물 반도체층(716) 아래에 형성되는 바텀-컨택트 트랜지스터이다. 트랜지스터(911)는 게이트 전극(722)의 끝에 제공되고 절연막을 이용하여 형성되는 측벽(950)을 더 포함한다.
산화물 반도체층(716)은, 게이트 전극(722)이 형성된 후에 산화물 반도체층(716)에 n형 도전성을 부여하는 도펀트를 첨가함으로써 얻어질 수 있는 한 쌍의 고농도 영역(948) 및 한 쌍의 저농도 영역(949)을 포함한다. 또한, 게이트 절연막(721)을 사이에 두고 게이트 전극(722)과 중첩하는 산화물 반도체층(716)의 영역이 채널 형성 영역(951)이다. 산화물 반도체층(716)은, 한 쌍의 고농도 영역(948)의 사이에 한 쌍의 저농도 영역(949)을 포함하고, 한 쌍의 저농도 영역(949) 사이에 채널 형성 영역(951)을 포함한다. 또한, 한 쌍의 저농도 영역(949)은, 산화물 반도체층(716) 중, 게이트 절연막(721)을 사이에 두고 측벽(950)과 중첩하는 영역에 제공된다.
한 쌍의 고농도 영역(948) 및 한 쌍의 저농도 영역(949)은, 실시형태 4에서 설명된 한 쌍의 고농도 영역(908)과 유사한 방식으로 형성될 수 있다.
산화물 반도체를 포함하는 트랜지스터에서 소스 영역 또는 드레인 영역으로서 기능하는 고농도 영역을 자기-정렬 프로세스를 통해 형성하기 위한 방법의 하나로서, 산화물 반도체층의 표면을 노출시키고, 아르곤 플라즈마 처리를 실시하여, 플라즈마에 노출된 산화물 반도체층의 영역의 저항률을 저하시키는 방법이 개시되고 있다(S. Jeon 등. ”180 nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications”, IEDM Tech. Dig., pp. 504-507, 2010)는 점에 유의한다.
그러나, 이 형성 방법에서는, 게이트 절연막이 형성된 후에, 소스 영역 또는 드레인 영역으로 역할하는 부분이 노출되도록 게이트 절연막을 부분적으로 제거할 필요가 있다. 따라서, 게이트 절연막이 제거될 때, 게이트 절연막 아래의 산화물 반도체층이 부분적으로 오버에칭 되어, 소스 영역 또는 드레인 영역으로 역할하는 영역의 두께가 감소된다. 결과적으로, 소스 영역 또는 드레인 영역의 저항이 증가되고, 오버에칭으로 인한 트랜지스터의 특성 결함이 발생하기 쉬워진다.
트랜지스터를 미세화하기 위하여, 가공 정밀도가 높은 건식 에칭법을 채용할 필요가 있다. 그러나, 오버에칭은, 특히, 게이트 절연막에 관한 산화물 반도체층의 선택성을 충분히 확보할 수 없는 건식 에칭이 채용되는 경우에 발생하기 쉽다.
예를 들어, 산화물 반도체층이 충분히 큰 두께를 가진다면 오버 에칭은 문제가 되지 않는다. 그러나, 채널 길이가 200 nm이하인 경우에, 단채널 효과를 방지하기 위하여 채널 형성 영역으로서 역할하는 산화물 반도체층의 영역의 두께는 20 nm이하, 바람직하게는 10 nm이하일 것이 필요하다. 이러한 얇은 산화물 반도체층이 이용되는 경우, 산화물 반도체층의 오버 에칭은, 전술된 바와 같이 소스 영역 또는 드레인 영역의 저항이 증가되고 트랜지스터의 특성 결함이 발생하기 때문에 바람직하지 않다.
그러나, 본 발명의 한 형태에서와 같이, 산화물 반도체층이 노출되지 않고 게이트 절연막이 남겨진 채로 산화물 반도체층에 도펀트가 첨가될 때, 산화물 반도체층의 오버 에칭이 방지되고 산화물 반도체층에 대한 과잉 손상이 저감될 수 있다. 또한, 산화물 반도체층과 게이트 절연막 사이의 계면이 청정하게 유지된다. 따라서, 트랜지스터의 특성 및 신뢰성이 향상될 수 있다.
본 실시형태는 임의의 다른 실시형태와 적절히 조합될 수 있다.
[실시형태 6]
본 실시형태에서는, 실시형태 4 및 실시형태 5와는 상이한 구조를 갖는 산화물 반도체층을 포함하는 트랜지스터가 설명될 것이다. 도 10a 내지 도 10d와 동일한 부분은 동일한 참조 번호로 표기되고 그 설명은 생략된다는 점에 유의한다. 본 실시형태에서 설명되는 트랜지스터(101)에서, 게이트 전극(722)은 도전층(719) 및 도전층(720)과 중첩하도록 제공된다. 또한, 본 실시형태의 트랜지스터(101)는, 게이트 전극(722)을 마스크로서 이용하여 도전성을 부여하는 불순물 원소가 산화물 반도체층(716)에 첨가되지 않는다는 점에서, 실시형태 4 또는 실시형태 5에 설명된 트랜지스터(101)와는 상이하다.
도 12a는 도전층(719) 및 도전층(720)의 아래에 산화물 반도체층(716)이 제공되는 트랜지스터(101)의 예를 나타내는 반면, 도 12b는 도전층(719) 및 도전층(720) 위에 산화물 반도체층(716)이 제공되는 트랜지스터(101)의 예를 나타낸다. 도 12a 및 도 12b 각각에서 절연막(724)의 상부 표면이 평탄화되어 있지 않지만, 본 발명의 한 형태는 이 구조로 제한되지 않는다는 점에 유의한다. 절연막(724)의 상부 표면은 평탄화될 수도 있다.
본 실시형태는 임의의 다른 실시형태와 적절히 조합될 수 있다.
[실시형태 7]
실제로 측정된 절연 게이트 트랜지스터의 전계 효과 이동도는 다양한 이유로 인해 본래의 이동도보다 낮을 수 있다; 이 현상은 산화물 반도체를 이용하는 경우에만 발생하는 것은 아니다. 이동도를 저하시키는 이유들 중 하나는 반도체 내부의 결함 또는 반도체와 절연막 사이의 계면의 결함이다. 레빈슨(Levinson) 모델을 이용하면, 반도체 내부에 결함이 없다고 가정하여 전계 효과 이동도가 이론적으로 계산될 수 있다. 본 실시형태에서는, 반도체 내부에 결함이 없는 이상적인 산화물 반도체의 전계 효과 이동도를 이론적으로 계산하고, 이러한 산화물 반도체를 이용해 제조되는 미세한 트랜지스터의 특성의 계산 결과를 나타낸다.
반도체 본래의 이동도와 측정된 전계 효과 이동도가 각각 μ0 및 μ이고, 반도체 내에 전위 장벽(그레인 경계 등)이 존재한다고 가정하면, 측정된 전계 효과 이동도는 다음과 같은 수학식 2에 의해 표현된다.
Figure pct00002
여기서, E는 전위 장벽의 높이를 나타내고, k는 볼츠만 상수를 나타내며, T는 절대 온도를 나타낸다. 전위 장벽이 결함 때문에 유래하는 것으로 가정할 때, 전위 장벽의 높이는 레빈슨(Levinson) 모델에 따라 다음과 같은 수학식 3으로 표현된다.
Figure pct00003
여기서, e는 기본 전하(elementary charge)를 나타내고, N은 채널 내의 단위면적 당 평균 결함 밀도를 나타내며, ε은 반도체의 유전률을 나타내고, n은 단위면적 당 채널 내의 캐리어수를 나타내며, C ox 는 단위면적 당의 용량을 나타내고, V g는 게이트 전압을 나타내며, t는 채널의 두께를 나타낸다. 산화물 반도체층의 두께가 30 nm이하인 경우, 채널의 두께는 반도체층의 두께와 동일하다고 간주될 수 있다. 선형 영역에서의 드레인 전류 I d는 다음과 같은 수학식 4로 표현된다.
Figure pct00004
여기서, L은 채널 길이를 나타내고, W는 채널폭을 나타내며, L과 W 각각은 10 μm이다. 또한, V d는 드레인 전압을 나타낸다. 상기 수학식의 양변을 V g로 나눈 다음 양변의 대수를 취하면, 다음과 같은 수학식 5가 얻어질 수 있다.
Figure pct00005
수학식 5의 우변은 V g의 함수이다. 이 수학식으로부터, 종축 ln(I d/V g)과 횡축 1/V g로서 실측치를 플로팅함으로써 얻어지는 그래프의 직선의 기울기로부터 결함 밀도 N이 얻어질 수 있다는 것을 알 수 있다. 즉, 트랜지스터의 I d-V g특성으로부터 결함 밀도가 평가될 수 있다. 인듐(In), 주석(Sn), 아연(Zn)의 비율이 1：1：1인 산화물 반도체의 결함 밀도 N은 약 1×1012/cm2이다.
이런 방식으로 얻어진 결함 밀도 등에 기초하여, 수학식 2 및 수학식 3으로부터 μ0는 120 cm2/Vs인 것으로 계산될 수 있다. 결함을 포함하는 In-Sn-Zn계 산화물의 측정된 이동도는 약 40 cm2/Vs이다. 그러나, 반도체 내부 및 반도체와 절연막과의 계면에서 결함이 없다고 가정하면, 산화물 반도체의 이동도 μ0은 120 cm2/Vs라고 예상된다.
반도체 내부에 결함이 없더라도, 채널과 게이트 절연막 사이의 계면에서의 산란은 트랜지스터의 수송 특성에 영향을 미친다는 점에 유의한다. 즉, 채널과 게이트 절연막 사이의 계면으로부터 거리 x인 위치에서의 이동도 μ1은 다음과 같은 수학식으로 표현될 수 있다.
Figure pct00006
여기서, D는 게이트 방향의 전계를 나타내고, B와 G는 상수이다. B와 G는, 실제의 측정 결과로부터 얻어질 수 있고, 상기 측정 결과에 따라, B는 4.75×107cm/s, G는 10 nm(계면 산란의 영향이 미치는 깊이)이다. D가 증가될 때(즉, 게이트 전압이 증가될 때), 수학식 6의 제2 항이 증가되어, 이동도 μ1은 감소된다.
반도체 내부의 결함이 없는 이상적인 산화물 반도체를 포함하는 채널을 갖는 트랜지스터의 이동도 μ2의 계산 결과가 도 19에 도시되어 있다. 계산을 위해, 시놉시스사(Synopsys, Inc.)의 디바이스 시뮬레이션 소프트 센타우루스 디바이스(Sentaurus Device)가 이용되었고, 산화물 반도체의 밴드 갭, 전자 친화력, 비유전률, 및 두께는 각각, 2.8 eV, 4.7 eV, 15 및 15nm인 것으로 가정하였다. 이들 값은 스퍼터링에 의해 형성된 박막의 측정에 의해 얻어졌다.
또한, 게이트, 소스, 및 드레인의 일 함수는 각각, 5.5 eV, 4.6 eV, 및 4.6 eV인 것으로 가정되었다. 또한, 게이트 절연막의 두께는 100 nm, 비유전률은 4.1인 것으로 가정되었다. 채널 길이 및 채널폭은 각각 10 μm, 드레인 전압 V d는 0.1 V인 것으로 가정되었다.
도 19에 도시된 바와 같이, 이동도는 1 V를 약간 상회하는 게이트 전압에서 100 cm2/Vs 이상의 피크를 갖고, 게이트 전압이 높아짐에 따라 계면의 영향이 증가되므로 감소된다. 계면 산란을 저감하기 위해서는, 반도체층 표면은 원자 수준에서 평탄한 것(원자층 평탄성)이 바람직하다는 점에 유의한다.
이러한 이동도를 갖는 산화물 반도체를 이용해 형성된 미세한 트랜지스터의 특성의 계산 결과가 도 20a 내지 도 20c, 도 21a 내지 도 21c, 및 도 22a 내지 도 22c에 도시되어 있다. 도 23a 및 도 23b는 계산에 이용된 트랜지스터의 단면 구조를 나타낸다. 도 23a 및 도 23b의 트랜지스터 각각은 산화물 반도체층에서 n+형 도전성을 갖는 반도체 영역(803a) 및 반도체 영역(803c)을 포함한다. 반도체 영역(803a) 및 반도체 영역(803c)의 저항률은 각각 2×10-3 Ωcm이다.
도 23a의 트랜지스터는, 기초 절연층(801)과 기초 절연층(801)에 매립되고 산화 알루미늄으로 형성되는 매립 절연체(802) 위에 형성된다. 트랜지스터는, 반도체 영역(803a), 반도체 영역(803c), 반도체 영역(803a 및 803c) 사이에 배치되고 채널 형성 영역으로서 역할하는 진성 반도체 영역(803b), 및 게이트(805)를 포함한다. 게이트(805)의 폭은 33 nm이다.
게이트 절연막(804)은 게이트(805)와 반도체 영역(803b) 사이에 형성된다. 게이트(805)의 양 측면에는 측벽 절연체(806a) 및 측벽 절연체(806b)가 형성되고, 게이트(805) 위에는 게이트(805)와 다른 배선 사이의 합선(short circuit)을 방지하도록 절연체(807)가 형성된다. 측벽 절연체는 5 nm의 폭을 가진다. 또한, 각각, 반도체 영역(803a) 및 반도체 영역(803c)에 접하여 소스(808a) 및 드레인(808b)이 제공된다. 이 트랜지스터의 채널 폭은 40 nm이라는 점에 유의한다.
도 23b의 트랜지스터는, 기초 절연층(801)과 산화 알루미늄으로 형성된 매립 절연체(802) 위에 형성되고 반도체 영역(803a), 반도체 영역(803c), 이들 사이에 제공된 진성 반도체 영역(803b), 폭 33 nm의 게이트(805), 게이트 절연막(804), 측벽 절연체(806a), 측벽 절연체(806b), 절연물(807), 소스(808a), 및 드레인(808b)을 포함한다는 점에서 도 23a의 트랜지스터와 같다.
도 23a의 트랜지스터와 도 23b의 트랜지스터 사이의 차이점은, 측벽 절연체(806a) 및 측벽 절연체(806b) 아래의 반도체 영역의 도전형이다. 도 23a의 트랜지스터에서, 측벽 절연체(806a) 및 측벽 절연체(806b) 아래의 반도체 영역은 n+의 도전형을 갖는 반도체 영역(803a)의 일부 및 n+의 도전형을 갖는 반도체 영역(803c)의 일부이지만, 도 23b의 트랜지스터에서, 측벽 절연체(806a) 및 측벽 절연체(806b) 아래의 반도체 영역은 진성의 반도체 영역(803b)의 일부이다. 즉, 게이트(805)가 반도체 영역(803a)(반도체 영역(803c))과 중첩하지 않는, 폭이 Loff인 영역이 있다. 이 영역은 오프셋 영역이라 부르고, 폭 Loff는 오프셋 길이라고 부른다. 도면으로부터 알 수 있는 바와 같이, 오프셋 길이는 측벽 절연체(806a)(측벽 절연체(806b))의 폭과 같다.
계산에 이용되는 다른 파라미터들은 전술된 바와 같다. 계산을 위해, 시놉시스사(Synopsys, Inc.)의 디바이스 시뮬레이션 소프트 센타우루스 디바이스(Sentaurus Device)가 이용되었다. 도 20a 내지 도 20c는, 도 23a에 나타나는 구조를 갖는 트랜지스터의 드레인 전류(I d, 실선) 및 이동도(μ, 점선)의 게이트 전압(V g: 게이트와 소스의 전위차) 의존성을 도시한다. 드레인 전류 I d는 드레인 전압(드레인과 소스 사이의 전위차)이 +1 V라는 가정하에 계산에 의해 얻어지고, 이동도 μ는 드레인 전압이 +0.1V라는 가정하에 계산에 의해 얻어진다.
도 20a는 게이트 절연층의 두께가 15 nm인 경우에 트랜지스터의 게이트 전압 의존성을 도시하고, 도 20b는 게이트 절연층의 두께가 10 nm인 경우에 트랜지스터의 게이트 전압 의존성을 도시하며, 도 20c는 게이트 절연층의 두께가 5 nm인 경우에 트랜지스터의 게이트 전압 의존성을 도시한다. 게이트 절연층이 두꺼워짐에 따라, 특히 오프 상태에서의 드레인 전류 I d(오프-상태 전류)가 상당히 감소된다. 대조적으로, 이동도 μ의 피크치 및 온 상태에서의 드레인 전류 I d(온-상태 전류)에서는 눈에 띄는 변화가 없다. 그래프는 약 1V의 게이트 전압에서 드레인 전류가 10 μA를 초과하는 것을 보여준다.
도 21a 내지 도 21c는, 도 23b의 구조와 5 nm의 오프셋 길이 Loff를 갖는 트랜지스터의 드레인 전류 I d(실선) 및 이동도 μ(점선)의 게이트 전압 V g 의존성을 도시한다. 드레인 전류 I d는 드레인 전압이 +1 V라는 가정하에 계산에 의해 얻어지고, 이동도 μ는 드레인 전압이 +0.1V라는 가정하에 계산에 의해 얻어진다. 도 21a는 게이트 절연층의 두께가 15 nm인 경우에 트랜지스터의 게이트 전압 의존성을 도시하고, 도 21b는 게이트 절연층의 두께가 10 nm인 경우에 트랜지스터의 게이트 전압 의존성을 도시하며, 도 21c는 게이트 절연층의 두께가 5 nm인 경우에 트랜지스터의 게이트 전압 의존성을 도시한다.
도 22a 내지 도 22c는, 도 23b의 구조와 15 nm의 오프셋 길이 Loff를 갖는 트랜지스터의 드레인 전류 I d(실선) 및 이동도 μ(점선)의 게이트 전압 의존성을 도시한다. 드레인 전류 I d는 드레인 전압이 +1 V라는 가정하에 계산에 의해 얻어지고, 이동도 μ는 드레인 전압이 +0.1V라는 가정하에 계산에 의해 얻어진다. 도 22a는 게이트 절연층의 두께가 15 nm인 경우에 트랜지스터의 게이트 전압 의존성을 도시하고, 도 22b는 게이트 절연층의 두께가 10 nm인 경우에 트랜지스터의 게이트 전압 의존성을 도시하며, 도 22c는 게이트 절연층의 두께가 5 nm인 경우에 트랜지스터의 게이트 전압 의존성을 도시한다.
어느 쪽의 구조에서도, 게이트 절연막이 얇아질수록, 오프-상태 전류가 상당히 감소되는 반면, 이동도 μ의 피크치 및 온-상태 전류에서는 눈에 띄는 변화가 없다.
이동도 μ의 피크는, 도 20a 내지 도 20c에서는 약 80 cm2/Vs이고, 도 21a 내지 도 21c에서는 약 60 cm2/Vs이고, 도 22a 내지 도 22c에서는 약 40 cm2/Vs이다; 따라서, 오프셋 길이 Loff가 증가함에 따라 이동도 μ는 감소된다는 점에 유의한다. 또한, 오프-상태 전류에도 마찬가지로 적용된다. 온-상태 전류도 오프셋 길이 Loff가 증가됨에 따라 감소된다; 그러나, 온-상태 전류에서의 감소는 오프-상태 전류에서의 감소보다 훨씬 완만하다. 또한, 그래프는, 어느 쪽의 구조에서도, 약 1V의 게이트 전압에서 드레인 전류는 메모리 소자 등에 요구되는 10 μA를 초과한다는 것을 보여주고 있다.
본 실시형태는 임의의 다른 실시형태와 적절히 조합될 수 있다.
[실시형태 8]
본 발명의 한 형태에 따른 신호 처리 회로에 이용될 수 있는, In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체를 채널 형성 영역에 포함하는 트랜지스터는, 기판을 가열하면서 산화물 반도체를 성막하거나 산화물 반도체막이 형성된 후에 열 처리를 실시함으로써, 양호한 특성을 가질 수 있다. 주 성분이란 조성비에서 5 원자%이상 포함되는 원소를 말한다는 점에 유의한다.
In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막의 성막 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도가 향상될 수 있다. 또한, 트랜지스터의 임계 전압이 양으로 이동되어 트랜지스터를 노멀리 오프화시킬 수 있다.
예를 들어, 도 24a 내지 도 24c 각각은, In, Sn, 및 Zn을 주성분으로 하고 채널 길이 L이 3 μm이고 채널폭 W가 10 μm인 산화물 반도체막과 두께 100 nm의 게이트 절연막을 포함하는 트랜지스터의 특성을 도시한다. Vd는 10 V로 설정되었다는 점에 유의한다.
도 24a는 기판을 의도적으로 가열하지 않고 스퍼터링에 의해 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막이 형성된 트랜지스터의 특성을 도시한다. 트랜지스터의 전계 효과 이동도는 18.8cm2/Vs이다. 기판을 의도적으로 가열하면서 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막이 형성되면, 전계 효과 이동도가 향상될 수 있다. 도 24b는 기판을 200℃로 가열하면서 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막이 형성된 트랜지스터의 특성을 도시한다. 트랜지스터의 전계 효과 이동도는 32.2cm2/Vs이다.
전계 효과 이동도는, In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막이 형성된 후에 열 처리를 실시함으로써 더욱 향상될 수 있다. 도 24c는, In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막이 200℃에서 스퍼터링에 의해 성막된 다음 650℃에서 열 처리된 트랜지스터 특성을 나타낸다. 트랜지스터의 전계 효과 이동도는 34.5cm2/Vs이다.
기판의 의도적 가열은 스퍼터링에 의한 성막 동안에 산화물 반도체막 내로 침투하는 수분을 저감할 수 있다. 또한, 성막 후에 열 처리에 의해, 산화물 반도체막으로부터, 수소, 수산기, 또는 수분이 방출되어 제거될 수 있게 한다. 이런 방식으로, 전계 효과 이동도가 향상될 수 있다. 이러한 전계 효과 이동도의 향상은, 탈수화 또는 탈수소화에 의한 불순물의 제거 뿐만 아니라, 밀도 증가에 기인한 원자간 거리의 단축에 의해서도 달성된다고 추정된다. 또한, 산화물 반도체는, 산화물 반도체로부터의 불순물 제거에 의해 고순도화됨으로써 결정화될 수 있다. 이러한 고순도화된 비단결정 산화물 반도체를 이용하는 경우, 이상적으로는, 100 cm2/Vs를 초과하는 전계 효과 이동도가 실현될 것으로 예상된다.
In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체는 다음과 같은 방식으로 결정화될 수 있다: 산화물 반도체 내에 산소 이온이 주입된다; 열 처리에 의해 해산화물 반도체에 포함된 수소, 수산기, 또는 수분이 방출된다; 그 열 처리를 통해 또는 이후에 실시되는 또 다른 열 처리에 의해 산화물 반도체가 결정화된다. 이러한 결정화 또는 재결정화의 처리에 의해, 결정성이 좋은 비단결정 산화물 반도체가 얻어질 수 있다.
성막 동안의 기판의 의도적 가열 및/또는 성막 후의 열 처리는, 전계 효과 이동도의 향상 뿐만 아니라, 트랜지스터를 노멀리 오프화하는데 기여한다. 기판을 의도적으로 가열하지 않고 형성된 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막이 채널 형성 영역으로서 이용되는 트랜지스터에서, 임계 전압이 음으로 이동하는 경향이 있다. 대조적으로, 기판을 의도적으로 가열하면서 형성된 산화물 반도체막이 이용될 때, 임계 전압의 음으로의 이동의 문제가 해결될 수 있다. 즉, 임계 전압이 이동되어 트랜지스터가 노멀리 오프화된다; 이러한 경향은 도 24a 및 도 24b 사이의 비교에 의해 확인될 수 있다.
임계 전압은 In, Sn 및 Zn의 비율을 변경함으로써 제어될 수 있다; In：Sn：Zn의 조성비가 2：1：3일 때, 노멀리 오프 트랜지스터가 형성될 수 있다는 점에 유의한다. 또한, 타겟의 조성비를 In：Sn：Zn=2：1：3으로 설정함으로써 결정성이 높은 산화물 반도체막이 얻어질 수 있다.
의도적인 기판 가열 온도 또는 열 처리 온도는 150℃이상, 바람직하게는 200℃이상, 더욱 바람직하게는 400℃이상이다. 성막 또는 열 처리가 고온에서 실시되면, 트랜지스터가 노멀리 오프화될 수 있다.
또한, 성막 동안에 의도적으로 기판을 가열함으로써 및/또는 성막 후에 열 처리를 실시함으로써, 게이트-바이어스 스트레스에 대한 안정성이 증가될 수 있다. 예를 들어, 게이트 바이어스가 2 MV/cm의 강도로 150℃에서 1시간 동안 인가될 때, 임계 전압의 드리프트는 ±1.5 V미만, 바람직하게는 ±1.0 V 미만이 될 수 있다.
다음과 같은 2개의 트랜지스터들에 관해 BT 시험이 실시되었다: 산화물 반도체막의 성막 후에 열 처리가 실시되지 않은 샘플 1; 및 산화물 반도체막의 성막 후에 650℃에서 열 처리가 실시된 샘플 2.
우선, 25℃의 기판 온도와 10 V의 V ds에서 트랜지스터의 V g-I d 특성이 측정되었다. 그 다음, 기판 온도가 150℃로 설정되었고, V ds는 0.1 V로 설정되었다. 그 후, 게이트 절연막에 인가되는 전계의 강도가 2 MV/cm가 되도록 20 V의 V g가 인가되었고, 이 조건이 1시간 동안 유지되었다. 그 다음, V g는 0 V로 설정되었다. 그 다음, 25℃의 기판 온도와 10 V의 V ds에서 트랜지스터의 V g-I d 특성이 측정되었다. 이 과정을 양극 BT 시험이라고 부른다.
유사한 방식으로, 25℃의 기판 온도와 10 V의 V ds에서 트랜지스터의 V g-I d 특성이 측정되었다. 그 다음, 기판 온도가 150℃로 설정되었고, V ds는 0.1 V로 설정되었다. 그 후, 게이트 절연막에 인가되는 전계의 강도가 -2 MV/cm가 되도록 -20 V의 V g가 인가되었고, 이 조건이 1시간 동안 유지되었다. 그 다음, V g는 0 V로 설정되었다. 그 다음, 25℃의 기판 온도와 10 V의 V ds에서 트랜지스터의 V g-I d 특성이 측정되었다. 이 과정을 음극 BT 시험이라고 부른다.
도 25a 및 도 25b는 각각 샘플 1의 양극 BT 시험 및 음극 BT 시험의 결과를 도시한다. 도 26a 및 도 26b는 각각 샘플 2의 양극 BT 시험 및 음극 BT 시험의 결과를 도시한다.
양극 BT 시험 및 음극 BT 시험에 기인한 샘플 1의 임계 전압의 변동은 각각 1.80 V 및 -0.42 V였다. 양극 BT 시험 및 음극 BT 시험에 기인한 샘플 2의 임계 전압의 변동은 각각 0.79 V 및 -0.76 V였다. 샘플 1 및 샘플 2 각각에서, BT 시험 전후간의 임계 전압의 변동은 작고 신뢰성이 높다는 것을 알 수 있다.
열 처리는 산소 분위기에서 실시될 수 있다; 대안으로서, 열 처리는, 우선 질소 또는 불활성 가스 또는 감압하에서 실시된 다음, 산소를 포함한 분위기에서 실시될 수도 있다. 탈수화 또는 탈수소화 후에 산소가 산화물 반도체에 공급됨으로써, 열 처리의 유익한 효과가 더욱 증가될 수 있다. 또한, 탈수화 또는 탈수소화 후에 산소를 공급하기 위한 방법으로서, 전계에 의해 산소 이온이 가속되고 산화물 반도체막에 주입되는 방법이 채용될 수도 있다.
산화물 반도체내 및 산화물 반도체와 산화물 반도체에 접하는 막 사이의 계면에는, 산소 결손에 의한 결함이 생성되기 쉽다; 열 처리에 의해 산화물 반도체에 과잉 산소가 포함되면, 이후에 생성되는 산소 결손이 과잉 산소에 의해 보상될 수 있다. 과잉 산소는 주로 격자 사이에 존재하는 산소이다. 산소의 농도가 1×1016/cm3이상 2×1020/cm3이하로 설정되면, 결정 왜곡 등을 야기하지 않고 산화물 반도체에 과잉 산소가 포함될 수 있다.
열 처리가 실시되어 산화물 반도체의 적어도 일부가 결정을 포함하면, 더욱 안정적인 산화물 반도체막이 얻어질 수 있다. 예를 들어, 조성비 In：Sn：Zn = 1：1：1인 타겟을 이용해, 기판을 의도적으로 가열하지 않고 스퍼터링에 의해 형성된 산화물 반도체막이, X선 회절(XRD：X-Ray Diffraction)에 의해 분석되었다. 이 성막된 산화물 반도체막은 열 처리됨으로써 결정화될 수 있다. 열 처리 온도는 적절하게 설정될 수 있다; 열 처리가 650℃에서 실시되면, X선 회절에 의해 명확한 회절 피크가 관찰될 수 있다.
In-Sn-Zn계의 산화막의 XRD 분석이 실시되었다. XRD 분석은, Bruker AXS의 X선 회절 장치 D8 ADVANCE를 이용해 실시되었고, 측정은 면외(Out-of-Plane) 기법에 의해 실시되었다.
샘플 A 및 샘플 B가 준비되었고 이들에 관해 XRD 분석이 실시되었다. 이하에서 샘플 A 및 샘플 B의 형성 방법이 설명될 것이다.
탈수소화 처리된 석영 기판 위에 두께 100 nm의 In-Sn-Zn계의 산화막이 성막되었다.
In-Sn-Zn계의 산화막이 스퍼터링 장치를 이용해 산소 분위기에서 100 W(DC)의 전력으로서 형성되었다. 타겟으로서, In：Sn：Zn=1：1：1[원자비]의 In-Sn-Zn-O 타겟이 이용되었다. 성막 동안의 기판 가열 온도는 200℃로 설정되었다. 이런 방식으로 형성된 샘플이 샘플 A로서 이용되었다.
그 다음, 샘플 A와 유사한 방법으로 형성된 샘플에 650℃에서 열 처리가 실시되었다. 열 처리로서, 먼저 질소 분위기에서 1시간 동안의 열 처리가 실시되었고, 온도를 내리지 않고 산소 분위기에서 시간 동안의 열 처리가 실시되었다. 이런 방식으로 형성된 샘플이 샘플 B로서 이용되었다.
도 27은 샘플 A 및 샘플 B의 XRD 스펙트럼을 도시한다. 샘플 A에서는 결정으로부터 유래하는 피크가 관찰되지 않은 반면, 샘플 B에서는 2θ가 35 deg 부근 및 37 deg 내지 38 deg에서 결정으로부터 유래하는 피크가 관찰되었다.
전술된 바와 같이, In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체의 성막 동안에 의도적으로 가열함으로써 및/또는 성막 후에 열 처리를 실시함으로써, 트랜지스터의 특성이 향상될 수 있다.
이들 기판 가열 및 열 처리는, 산화물 반도체에 대한 불리한 불순물인 수소 및 수산기가 막 내에 포함되지 않게 하고, 막으로부터 수소 및 수산기를 제거하는 유익한 효과를 가진다. 즉, 산화물 반도체로부터 도너 불순물로서 역할하는 수소를 제거함으로써 산화물 반도체가 고순도화될 수 있고, 이로써 노멀리 오프 트랜지스터가 얻어질 수 있다. 산화물 반도체의 고순도화에 의해 트랜지스터의 오프-상태 전류가 1 aA/㎛이하로 될 수 있다. 여기서, 상기 오프-상태 전류의 단위는, 채널폭의 마이크로미터 당 전류를 나타낸다.
도 28은 트랜지스터의 오프-상태 전류와 측정시의 기판 온도(절대 온도)의 역수 사이의 관계를 도시한다. 여기서는, 간소화를 위해, 횡축은 정시의 기판 온도의 역수에 1000을 곱하여 얻어진 값(1000/T)을 나타낸다.
구체적으로는, 도 28에 도시된 바와 같이, 오프-상태 전류는, 기판 온도가 125℃, 85℃, 및 실온(27℃)일 때 각각 1 aA/㎛(1×10-18 A/㎛)이하, 100 zA/㎛(1×10-19 A/㎛) 이하, 1 zA/㎛(1×10-21 A/㎛) 이하일 수 있다. 바람직하게는, 오프-상태 전류는, 125℃, 85℃, 및 실온에서, 각각 0.1aA/㎛(1×10-19 A/㎛)이하, 10 zA/㎛(1×10-20 A/㎛) 이하, 0.1zA/㎛(1×10-22 A/㎛) 이하일 수 있다.
성막 동안에 산화물 반도체막에 수소 및 수분이 포함되지 않게 하기 위하여, 성막 챔버 외부로부터의 리크(leakage) 및 성막 챔버의 내벽으로부터의 탈가스(degasification)를 충분히 억제함으로써 스퍼터링의 순도를 증가시키는 것이 바람직하다. 예를 들어, 수분이 막에 포함되지 않게 하기 위하여 스퍼터링 가스로서 이슬점이 -70℃이하인 가스를 이용하는 것이 바람직하다. 또한, 수소 및 수분 등의 불순물을 포함하지 않도록 고순도화된 타겟을 이용하는 것이 바람직하다. In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체막으로부터 열 처리에 의해 수분을 제거할 수 있지만, In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체는 In, Ga, 및 Zn을 주성분으로 하는 산화물 반도체보다 높은 온도에서 수분이 방출되기 때문에, 바람직하게는 처음부터 수분을 포함하지 않는 막을 형성하는 것이 바람직하다.
산화물 반도체막의 성막 후에 650℃의 열 처리가 실시된 샘플의 트랜지스터의 기판 온도와 전기적 특성 사이의 관계가 평가되었다.
측정에 이용한 트랜지스터는, 채널 길이 L가 3 μm, 채널 폭 W가 10 μm, Lov가 0 μm, dW가 0 μm이다. V ds는 10 V로 설정되었다는 점에 유의한다. 기판 온도는 -40℃, -25℃, 25℃, 75℃, 125℃ 및 150℃였다는 점에 유의한다. 여기서, 트랜지스터에서, 게이트 전극이 한 쌍의 전극과 중첩하는 부분의 폭을 Lov라고 하고, 산화물 반도체막과 중첩하지 않는 한 쌍의 전극의 일부의 폭을 dW라고 한다.
도 29는 I d(실선) 및 전계 효과 이동도(점선)의 V g 의존성을 도시한다. 도 30a는 기판 온도와 임계 전압 사이의 관계를 도시하고, 도 30b는 기판 온도와 전계 효과 이동도 사이의 관계를 도시한다.
도 30a로부터, 기판 온도가 증가함에 따라 임계 전압은 낮아진다는 것을 알 수 있다. 임계 전압은 -40℃ 내지 150℃의 범위에서 1.09V로부터 -0.23V로 감소한다는 점에 유의한다.
도 30b로부터, 기판 온도가 증가함에 따라 전계 효과 이동도는 낮아진다는 것을 알 수 있다. 전계 효과 이동도는 -40℃ 내지 150℃의 범위에서 36 cm2/Vs로부터 32 cm2/Vs로 감소한다는 점에 유의한다. 따라서, 상기 온도 범위에서 전기 특성의 변동이 작다는 것을 알 수 있다.
이와 같은 In, Sn, 및 Zn을 주성분으로 하는 산화물 반도체가 채널 형성 영역에 이용되는 트랜지스터에서, 오프-상태 전류를 1 aA/㎛이하로 유지하면 전계 효과 이동도가 30 cm2/Vs이상, 바람직하게는 40 cm2/Vs이상, 더욱 바람직하게는 60 cm2/Vs이상의 전계 효과 이동도가 얻어질 수 있고, 이것은 LSI에 필요한 온-상태 전류를 달성할 수 있다. 예를 들어, L/W=33 nm/40 nm인 FET에서, 게이트 전압 2.7 V이고 드레인 전압이 1.0 V이면 12 μA이상의 온-상태 존류가 흐를 수 있다. 또한, 트랜지스터의 동작에 필요한 온도 범위에서 충분한 전기적 특성이 보장될 수 있다. 이러한 특성에 의해, Si 반도체를 이용해 형성되는 집적 회로에 산화물 반도체를 포함하는 트랜지스터가 제공되어도, 동작 속도를 감소시키지 않고 새로운 기능을 갖는 집적 회로가 실현될 수 있다.
본 실시형태는 임의의 다른 실시형태와 적절히 조합될 수 있다.
[실시형태 9]
본 실시형태에서는, 상기 실시형태와는 상이한 구조를 갖는 산화물 반도체막을 포함하는 트랜지스터가 설명될 것이다. 산화물 반도체막에 포함되는 산화물 반도체는, In, Sn, 및 Zn을 포함한 산화물 반도체(In-Sn-Zn계 산화물 반도체)을 이용하거나, 임의의 다른 실시형태에서 설명된 또 다른 산화물 반도체를 이용해 형성될 수도 있다.
도 31a 및 도 31b는 탑 게이트 탑-컨택트 구조를 갖는 코플래너 트랜지스터(coplanar transistor)의 상부도 및 단면도이다. 도 31a는 트랜지스터의 상부도이다. 도 31b는 도 31a의 일점 쇄선 A-B에 대응하는 단면 A-B를 나타낸다.
도 31b에 나타낸 트랜지스터는, 기판(2100); 기판(2100) 위에 제공된 기초 절연막(2102); 기초 절연막(2102)의 주변에 제공된 보호 절연막(2104); 기초 절연막(2102) 및 보호 절연막(2104) 위에 제공되고 고저항 영역(2106a) 및 저저항 영역(2106b)을 포함하는 산화물 반도체막(2106); 산화물 반도체막(2106) 위에 제공된 게이트 절연막(2108); 게이트 절연막(2108)을 사이에 두고 산화물 반도체막(2106)과 중첩하도록 제공된 게이트 전극(2110); 게이트 전극(2110)의 측면과 접하여 제공되는 측벽 절연막(2112); 적어도 저저항 영역(2106b)과 접하여 제공된 한 쌍의 전극(2114); 적어도 산화물 반도체막(2106), 게이트 전극(2110) 및 한 쌍의 전극(2114)을 덮도록 제공된 층간 절연막(2116); 층간 절연막(2116)에 제공된 개구를 통해 한 쌍의 전극(2114) 중 적어도 하나에 접속하도록 제공된 배선(2118)을 포함한다.
도시되지는 않았지만, 보호막이 층간 절연막(2116) 및 배선(2118)을 덮도록 제공될 수 있다. 보호막에 의해, 층간 절연막(2116)의 표면 전도에 의해 생성되는 미소량의 리크 전류가 저감될 수 있어서, 트랜지스터의 오프-상태 전류가 저감될 수 있다.
본 실시형태는 임의의 다른 실시형태와 적절히 조합될 수 있다.
[실시형태 10]
본 실시형태에서는, 상기 실시형태와는 상이한 구조를 갖는 산화물 반도체막을 포함하는 트랜지스터가 설명될 것이다. 본 실시형태에서는 산화물 반도체막에 포함되는 산화물 반도체로서 In, Sn, 및 Zn을 포함하는 산화물 반도체(In-Sn-Zn계 산화물 반도체)가 이용되는 경우가 설명되지만, 임의의 다른 실시형태에서 설명된 또 다른 산화물 반도체도 역시 이용될 수 있다.
도 32a 및 도 32b는 트랜지스터의 구조를 나타내는 상부도 및 단면도이다. 도 32a는 트랜지스터의 상부도이다. 도 32b는 도 32a의 일점 쇄선 A-B를 따라 취해진 단면도이다.
도 32b에 나타낸 트랜지스터는, 기판(2600); 기판(2600) 위에 제공된 기초 절연막(2602); 기초 절연막(2602) 위에 제공된 산화물 반도체막(2606); 산화물 반도체막(2606)에 접하는 한 쌍의 전극(2614); 산화물 반도체막(2606) 및 한 쌍의 전극(2614) 위에 제공된 게이트 절연막(2608); 게이트 절연막(2608)을 사이에 두고 산화물 반도체막(2606)과 중첩하도록 제공된 게이트 전극(2610); 게이트 절연막(2608) 및 게이트 전극(2610)을 덮도록 제공된 층간 절연막(2616); 층간 절연막(2616)에 형성된 개구를 통해 한 쌍의 전극(2614)에 접속되는 배선(2618); 및 층간 절연막(2616) 및 배선(2618)을 덮도록 제공된 보호막(2620)을 포함한다.
기판(2600)으로서, 유리 기판이 이용되었다. 기초 절연막(2602)으로서, 산화 실리콘막이 이용되었다. 산화물 반도체막(2606)으로서, In-Sn-Zn계의 산화막이 이용되었다. 한 쌍의 전극(2614)으로서, 텅스텐막이 이용되었다. 게이트 절연막(2608)으로서, 산화 실리콘막이 이용되었다. 게이트 전극(2610)은 질화 탄탈막과 텅스텐막의 적층 구조를 가졌다. 층간 절연막(2616)은 산화 질화 실리콘막과 폴리이미드막의 적층 구조를 가졌다. 배선(2618)은, 티타늄막, 알루미늄막, 티타늄막이 이 순서대로 형성된 적층 구조를 가졌다. 보호막(2620)으로서, 폴리이미드막이 이용되었다.
도 32a에 나타낸 구조를 갖는 트랜지스터에서, 게이트 전극(2610)이 한 쌍의 전극(2614) 중 하나와 중첩하는 부분의 폭을 Lov라고 부른다. 마찬가지로, 산화물 반도체막(2606)과 중첩하지 않는 한 쌍의 전극(2614)의 부분의 폭을 dW라고 부른다.
[실시형태 11]
일반적으로, 자기 터널 접합 소자(MTJ 소자)는 비휘발성 랜덤 액세스 메모리라고 알려져 있다. MTJ 소자는, 절연막을 사이에 두고 형성되는 막 내의 스핀 방향이 평행이면 저저항 상태로 정보를 기억하고, 스핀 방향이 평행하지 않으면 고저항 상태로 정보를 기억하기 위한 소자이다. 한편, 산화물 반도체층에 채널을 갖는 트랜지스터를 이용하는 상기 실시형태에서 설명된 비휘발성 메모리 회로의 원리는 MTJ 소자와는 완전히 상이하다. 표 1은 MTJ 소자(표에서는, “스핀트로닉스(MTJ 소자)”로 표시됨)와 상기 실시형태에서 설명되는 산화물 반도체를 포함하는 비휘발성 메모리 회로(표에서는 “산화물 반도체/Si”로 표시됨) 사이의 비교를 나타낸다.
Figure pct00007
MTJ 소자는 자성 재료가 이용되기 때문에 온도가 퀴리 온도 이상이면 자성이 소실된다는 단점을 가진다. 또한, MTJ 소자는 전류 구동이 채용되기 때문에 실리콘 바이폴라 장치와 호환된다; 그러나, 바이폴라 장치는 고집적화에 적합하지 않다. 또한, MTJ 소자의 기입 전류는 미소하지만 메모리 용량 증가에 의해 전력 소비가 증간된다는 문제가 있다.
원리적으로, MTJ 소자는 자계에 대한 내성이 낮고, MTJ 소자가 높은 자계에 노출되면 스핀의 방향이 변하기 쉽다. 또한, MTJ 소자에 이용되는 자성체의 나노스케일화에 의해 생기는 자기 요동(magnetic fluctuation)을 제어할 필요가 있다.
또한, MTJ 소자에 대해 희토류 원소가 이용된다; 따라서, 금속 오염을 회피하는 실리콘 반도체의 프로세스 내에 MTJ 소자의 프로세스를 병합하려면 높은 주의가 요구된다. MTJ 소자의 비트 당 재료 비용은 비싸다.
한편, 상기 실시형태에서 설명된 비휘발성 메모리 회로에 포함되는 산화물 반도체층에 채널을 갖는 트랜지스터는, 채널이 형성되는 영역이 금속 산화물을 포함하는 것을 제외하고는, 소자 구조와 동작 원리에서 실리콘 MOSFET과 유사하다. 또한, 산화물 반도체층에 채널을 갖는 트랜지스터는 자계의 영향을 받지 않고, 소프트 에러도 야기하지 않는다. 이것은 트랜지스터가 실리콘 집적 회로와 호환성이 높다는 것을 보여준다.
[예 1]
본 발명의 한 형태에 따른 신호 처리 회로의 이용에 의해, 전력 소비가 낮은 전자 장치가 제공될 수 있다. 특히 전력을 지속적으로 받기 곤란한 휴대 전자 장치의 경우, 본 발명의 한 형태에 따른 전력 소비가 낮은 신호 처리 회로가 그 장치의 구성요소로서 추가되면, 연속 동작 시간이 증가한다는 이점이 얻어질 수 있다.
본 발명의 한 형태에 따른 신호 처리 장치는, 표시 장치, 개인용 컴퓨터, 또는 기록 매체를 갖춘 화상 재생 장치(대표적으로는, DVD 등의 기록 매체의 콘텐츠를 재생하고, 그 재생된 화상을 표시하기 위한 디스플레이를 갖춘 장치)에 이용될 수 있다. 상기 외에도, 본 발명의 한 형태에 따른 신호 처리 회로를 채용할 수 있는 전자 장치로서는, 모바일 전화, 휴대형 게임기, 휴대형 정보 단말, 전자서적 리더기, 비디오 카메라 및 디지털 카메라 등의 카메라, 고글 타입 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 오디오 재생 장치(카 오디오 시스템 및 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다.
본 발명의 한 형태에 따른 신호 처리 회로가, 모바일 전화, 스마트 폰, 전자 서적 리더기 등의 휴대 전자 장치에 적용되는 경우가 설명된다.
도 13은 휴대 전자 장치의 블록도이다. 도 13에 나타낸 휴대 전자 장치는, RF 회로(421), 아날로그 기저대역 회로(422), 디지털 기저대역 회로(423), 배터리(424), 전원 회로(425), 애플리케이션 프로세서(426), 플래쉬 메모리(430), 디스플레이 제어기(431), 메모리 회로(432), 디스플레이(433), 터치 센서(439), 오디오 회로(437), 키보드(438) 등을 포함한다. 디스플레이(433)는, 표시부(434), 소스 드라이버(435), 및 게이트 드라이버(436)를 포함한다. 애플리케이션 프로세서(426)는, CPU(427), DSP(428), 및 인터페이스(429)를 포함한다. 상기 실시형태에서 설명된 신호 처리 회로는, 예를 들어, CPU(427)에 채용됨으로써, 전력 소비가 절감될 수 있다.
도 14 전자 서적 리더기(e-book reader)의 블록도이다. 전자 서적 리더기는, 배터리(451), 전원 회로(452), 마이크로프로세서(453), 플래쉬 메모리(454), 오디오 회로(455), 키보드(456), 메모리 회로(457), 터치 패널(458), 디스플레이(459), 및 디스플레이 제어기(460)를 포함한다. 마이크로프로세서(453)는, CPU(461), DSP(462), 및 인터페이스(463)를 포함한다. 상기 실시형태에서 설명된 신호 처리 회로는, 예를 들어, CPU(461)에 채용됨으로써, 전력 소비가 절감될 수 있다.
본 예는 임의의 상기 실시형태와 적절히 조합될 수 있다.
본 출원은, 2011년 3월 24일 일본 특허청에 출원된 일본 특허 출원 번호 제2011-065210호와 2011년 5월 14일 일본 특허청에 출원된 일본 특허 출원 번호 제2011-108886호에 기초하고 있으며, 그 전체 내용을 참조에 의해 본 명세서에 포함한다.
100: 메모리 회로, 101: 트랜지스터, 102: 용량 소자, 103: 트랜지스터, 200: 메모리 회로, 201: 연산 회로, 202: 연산 회로, 203: 스위치, 303: 한 쌍의 전극 중 다른 하나, 400: 메모리 셀 어레이, 401: 센스 증폭기, 402: 프리챠지 회로, 403: 열 디코더, 404: 행 디코더, 421: RF 회로, 422: 아날로그 기저대역 회로, 423: 디지털 기저대역 회로, 424: 배터리, 425: 전원 회로, 426: 애플리케이션 프로세서, 427: CPU, 428: DSP, 429: 인터페이스, 430: 플래쉬 메모리, 431: 디스플레이 제어기, 432: 메모리 회로, 433: 디스플레이, 434: 표시부, 435: 소스 드라이버, 436: 게이트 드라이버, 437: 오디오 회로, 438: 키보드, 439: 터치 센서, 443: 래치 회로, 444: 인버터, 445, 인버터, 446: 스위치, 451: 배터리, 452: 전원 회로, 453: 마이크로프로세서, 454: 플래쉬 메모리, 455: 오디오 회로, 456: 키보드, 457: 메모리 회로, 458: 터치 패널, 459: 디스플레이, 460: 디스플레이 제어기, 461: CPU, 462: DSP, 463: 인터페이스, 700: 기판, 701: 절연막, 702: 반도체막, 703: 게이트 절연막, 704: 반도체층, 707: 게이트 전극, 709: 불순물 영역, 710: 채널 형성 영역, 712: 절연막, 713: 절연막, 716: 산화물 반도체층, 719: 도전층, 720: 도전층, 721: 게이트 절연막, 722: 절연막, 724: 절연막, 726: 배선, 727: 절연막, 801: 기초 절연층, 802: 매립 절연체, 803a: 반도체 영역, 803b: 반도체 영역, 803c: 반도체 영역, 사이에 진성 반도체 개재, 804: 게이트 절연막, 805: 게이트, 806a: 측벽 절연체, 806b: 측벽 절연체, 807: 절연체, 808a: 소스, 808b: 드레인, 908: 고농도 영역, 918: 고농도 영역, 919: 채널 형성 영역, 928: 고농도 영역, 929: 저농도 영역, 930: 측벽, 931: 채널 형성 영역, 948: 고농도 영역, 949: 저농도 영역, 950: 측벽, 951: 채널 형성 영역, 101a: 트랜지스터, 101b: 트랜지스터, 101c: 트랜지스터, 101d: 트랜지스터, 102a: 용량 소자, 102b: 용량 소자, 102c: 용량 소자, 102d: 용량 소자, 103a: 트랜지스터, 103b: 트랜지스터, 1101: 회로 그룹, 1103: 회로 그룹, 1111: 회로 그룹, 2000: 신호 처리 회로, 2001: 디코더, 2002: 제어 회로, 2003: ALU, 2004: 레지스터, 2005: 메모리, 2006: 전원 회로, 2100: 기판, 2102: 기초 절연막, 2104: 보호 절연막, 2106: 산화물 반도체막, 2106a: 고저항 영역, 2106b: 저저항 영역, 2108: 게이트 절연막, 2110: 게이트 전극, 2112: 측벽 절연막, 2114: 전극, 2116: 층간 절연막, 2118: 배선, 2600: 기판, 2602: 기초 절연막, 2606: 산화물 반도체막, 2608: 게이트 절연막, 2610: 게이트 전극, 2614:전극, 2616: 층간 절연막, 2618: 배선, 2620: 보호막, 301a: 한 쌍의 전극 중 하나, 301b: 한 쌍의 전극 중 하나, 302a: 유전체층, 7301: 도전층, 7302: 절연막, 7303: 도전막, 및 1101b: 회로 그룹의 일부.

Claims (21)

  1. 신호 처리 회로로서,
    연산부;
    메모리; 및
    상기 연산부와 상기 메모리를 제어하기 위한 제어부
    를 포함하고,
    상기 제어부는 한 세트를 이루는 제1 휘발성 메모리 회로와 상기 제1 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제1 비휘발성 메모리 회로를 포함하고,
    상기 메모리는 매트릭스로 배열된 복수의 제2 비휘발성 메모리 회로를 포함하며,
    상기 제1 비휘발성 메모리 회로와 상기 복수의 제2 비휘발성 메모리 회로 각각은 산화물 반도체 층에 채널 형성 영역을 포함하는 트랜지스터를 포함하고,
    상기 제1 비휘발성 메모리 회로와 상기 복수의 제2 비휘발성 메모리 회로 각각은 용량 소자를 포함하고, 상기 용량 소자의 한 쌍의 전극들 중 하나는 상기 트랜지스터가 오프일 때 플로팅 상태로 설정되는 노드에 전기적으로 접속되는, 신호 처리 회로.
  2. 제1항에 있어서, 상기 제1 비휘발성 메모리 회로에 포함되는 상기 용량 소자의 한 쌍의 전극들 중 다른 하나와 상기 복수의 제2 비휘발성 메모리 회로 각각에 포함되는 상기 용량 소자의 한 쌍의 전극들 중 다른 하나는, 서로 분리되지 않고 공통으로 제공되고 상기 연산부에 포함되는 트랜지스터를 덮도록 제공되며, 상기 트랜지스터는 상기 메모리에 포함되고, 상기 트랜지스터는 상기 제어부에 포함되는, 신호 처리 회로.
  3. 제1항에 있어서, 상기 산화물 반도체층은 아몰퍼스 상(amorphous phase) 중에 결정 영역을 포함하는, 신호 처리 회로.
  4. 제1항에 있어서, 상기 산화물 반도체층은 인듐 및 갈륨 중 적어도 하나를 포함하는, 신호 처리 회로.
  5. 제1항에 따른 신호 처리 회로를 포함하는 전자 장치.
  6. 신호 처리 회로로서,
    연산부;
    메모리; 및
    상기 연산부와 상기 메모리를 제어하기 위한 제어부
    를 포함하고,
    상기 제어부는 한 세트를 이루는 제1 휘발성 메모리 회로와 상기 제1 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제1 비휘발성 메모리 회로를 포함하고,
    상기 메모리는 매트릭스로 배열된 복수의 제2 비휘발성 메모리 회로를 포함하며,
    상기 연산부는 한 세트를 이루는 제2 휘발성 메모리 회로와 상기 제2 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제3 비휘발성 메모리 회로를 포함하고,
    상기 제1 비휘발성 메모리 회로, 상기 복수의 제2 비휘발성 메모리 회로, 및 상기 제3 비휘발성 메모리 회로 각각은 산화물 반도체 층에 채널 형성 영역을 포함하는 트랜지스터를 포함하며,
    상기 제1 비휘발성 메모리 회로, 상기 복수의 제2 비휘발성 메모리 회로, 및 상기 제3 비휘발성 메모리 회로 각각은 용량 소자를 포함하고, 상기 용량 소자의 한 쌍의 전극들 중 하나는 상기 트랜지스터가 오프일 때 플로팅 상태로 설정되는 노드에 전기적으로 접속되는, 신호 처리 회로.
  7. 제6항에 있어서, 상기 제1 비휘발성 메모리 회로에 포함되는 상기 용량 소자의 한 쌍의 전극들 중 다른 하나, 상기 복수의 제2 비휘발성 메모리 회로 각각에 포함되는 용량 소자의 한 쌍의 전극들 중 다른 하나, 및 상기 제3 비휘발성 메모리 회로에 포함되는 상기 용량 소자의 한 쌍의 전극들 중 다른 하나는, 서로 분리되지 않고 공통으로 제공되고 상기 연산부에 포함되는 트랜지스터를 덮도록 제공되며, 상기 트랜지스터는 상기 메모리에 포함되고, 상기 트랜지스터는 상기 제어부에 포함되는, 신호 처리 회로.
  8. 제6항에 있어서, 상기 산화물 반도체층은 아몰퍼스 상 중에 결정 영역을 포함하는, 신호 처리 회로.
  9. 제6항에 있어서, 상기 산화물 반도체층은 인듐 및 갈륨 중 적어도 하나를 포함하는, 신호 처리 회로.
  10. 제6항에 따른 신호 처리 회로를 포함하는 전자 장치.
  11. 신호 처리 회로로서,
    연산부;
    메모리; 및
    상기 연산부와 상기 메모리를 제어하기 위한 제어부를 포함하고,
    상기 제어부는,
    명령을 디코딩하기 위한 디코더;
    상기 연산부에 입력되는 데이터나 상기 연산부로부터 출력되는 데이터를 기억하기 위한 레지스터;
    상기 레지스터 및 상기 연산부를 제어하기 위한 제어 회로; 및
    상기 연산부, 상기 제어 회로, 상기 레지스터, 및 상기 메모리 중 적어도 하나로의 전원 전압의 공급을 제어하기 위한 전원 회로를 포함하고,
    상기 메모리는 매트릭스로 배열된 복수의 제2 비휘발성 메모리 회로를 포함하며,
    상기 레지스터는 한 세트를 이루는 제3 휘발성 메모리 회로와 상기 제3 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제4 비휘발성 메모리 회로를 포함하고,
    상기 제어 회로는 한 세트를 이루는 제4 휘발성 메모리 회로와 상기 제4 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제5 비휘발성 메모리 회로를 포함하며,
    상기 복수의 제2 비휘발성 메모리 회로, 상기 제4 비휘발성 메모리 회로, 및 상기 제5 비휘발성 메모리 회로 각각은 산화물 반도체 층에 채널 형성 영역을 포함하는 트랜지스터를 포함하고,
    상기 복수의 제2 비휘발성 메모리 회로, 상기 제4 비휘발성 메모리 회로, 및 상기 제5 비휘발성 메모리 회로 각각은 용량 소자를 포함하고, 상기 용량 소자의 한 쌍의 전극들 중 하나는 상기 트랜지스터가 오프일 때 플로팅 상태로 설정되는 노드에 전기적으로 접속되는, 신호 처리 회로.
  12. 제11항에 있어서, 상기 복수의 제2 비휘발성 메모리 회로 각각에 포함되는 상기 용량 소자의 한 쌍의 전극들 중 다른 하나, 상기 제4 비휘발성 메모리 회로에 포함되는 상기 용량 소자의 한 쌍의 전극들 중 다른 하나, 및 상기 제5 비휘발성 메모리 회로에 포함되는 상기 용량 소자의 한 쌍의 전극들 중 다른 하나는, 서로 분리되지 않고 공통으로 제공되고 상기 연산부에 포함되는 트랜지스터를 덮도록 제공되며, 상기 트랜지스터는 상기 메모리에 포함되고, 상기 트랜지스터는 상기 제어부에 포함되는, 신호 처리 회로.
  13. 제11항에 있어서, 상기 산화물 반도체층은 아몰퍼스 상 중에 결정 영역을 포함하는, 신호 처리 회로.
  14. 제11항에 있어서, 상기 산화물 반도체층은 인듐 및 갈륨 중 적어도 하나를 포함하는, 신호 처리 회로.
  15. 제11항에 따른 신호 처리 회로를 포함하는 전자 장치.
  16. 신호 처리 회로로서,
    연산부;
    메모리; 및
    상기 연산부와 상기 메모리를 제어하기 위한 제어부
    를 포함하고,
    상기 제어부는,
    명령을 디코딩하기 위한 디코더;
    상기 연산부에 입력되는 데이터나 상기 연산부로부터 출력되는 데이터를 기억하기 위한 레지스터;
    상기 레지스터 및 상기 연산부를 제어하기 위한 제어 회로; 및
    상기 연산부, 상기 제어 회로, 상기 레지스터, 및 상기 메모리 중 적어도 하나로의 전원 전압의 공급을 제어하기 위한 전원 회로를 포함하고,
    상기 메모리는 매트릭스로 배열된 복수의 제2 비휘발성 메모리 회로를 포함하며,
    상기 연산부는 한 세트를 이루는 제2 휘발성 메모리 회로와 상기 제2 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제3 비휘발성 메모리 회로를 포함하고,
    상기 레지스터는 한 세트를 이루는 제3 휘발성 메모리 회로와 상기 제3 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제4 비휘발성 메모리 회로를 포함하고,
    상기 제어 회로는 한 세트를 이루는 제4 휘발성 메모리 회로와 상기 제4 휘발성 메모리 회로에 유지된 데이터를 기억하기 위한 제5 비휘발성 메모리 회로를 포함하며,
    상기 복수의 제2 비휘발성 메모리 회로, 상기 제3 비휘발성 메모리 회로, 상기 제4 비휘발성 메모리 회로, 및 상기 제5 비휘발성 메모리 회로 각각은 산화물 반도체 층에 채널 형성 영역을 포함하는 트랜지스터를 포함하고,
    상기 복수의 제2 비휘발성 메모리 회로, 상기 제3 비휘발성 메모리 회로, 상기 제4 비휘발성 메모리 회로, 및 상기 제5 비휘발성 메모리 회로 각각은 용량 소자를 포함하고, 상기 용량 소자의 한 쌍의 전극들 중 하나는 상기 트랜지스터가 오프일 때 플로팅 상태로 설정되는 노드에 전기적으로 접속되는, 신호 처리 회로.
  17. 제16항에 있어서, 상기 레지스터는 상기 제3 휘발성 메모리 회로에 제공되는 또 다른 제4 비휘발성 메모리 회로를 더 포함하는, 신호 처리 회로.
  18. 제16항에 있어서, 상기 복수의 제2 비휘발성 메모리 회로 각각에 포함되는 상기 용량 소자의 한 쌍의 전극들 중 다른 하나, 상기 제3 비휘발성 메모리 회로에 포함되는 상기 용량 소자의 한 쌍의 전극들 중 다른 하나, 상기 제4 비휘발성 메모리 회로에 포함되는 상기 용량 소자의 한 쌍의 전극들 중 다른 하나, 및 상기 제5 비휘발성 메모리 회로에 포함되는 상기 용량 소자의 한 쌍의 전극들 중 다른 하나는, 서로 분리되지 않고 공통으로 제공되고 상기 연산부에 포함되는 트랜지스터를 덮도록 제공되며, 상기 트랜지스터는 상기 메모리에 포함되고, 상기 트랜지스터는 상기 제어부에 포함되는, 신호 처리 회로.
  19. 제16항에 있어서, 상기 산화물 반도체층은 아몰퍼스 상 중에 결정 영역을 포함하는, 신호 처리 회로.
  20. 제16항에 있어서, 상기 산화물 반도체층은 인듐 및 갈륨 중 적어도 하나를 포함하는, 신호 처리 회로.
  21. 제16항에 따른 신호 처리 회로를 포함하는 전자 장치.
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