TWI524558B - Semiconductor light emitting element and electrode film forming method - Google Patents

Description

半導體發光元件及電極成膜方法

本發明係關於一種以發光二極體(LED：Light Emitting Diode)等為代表之半導體發光元件及該半導體發光元件所具備之電極之成膜方法。

以LED等為代表之半導體發光元件由於具有低電力消耗、小型、高亮度、長壽命等優點，故近年來被利用於各種用途中。例如，作為電力消耗較大之白熾燈之代替，而被利用於照明裝置。

又，為了進一步提高光之出射效率，提出有一種於電極中具備可反射自發光層出射之光之反射膜之半導體發光元件。例如，於日本專利特開2002-26392號公報、日本專利特開2008-41866號公報、日本專利特開2011-66461號公報、日本專利特開2006-80469號公報、日本專利特開2006-93358號公報、及日本專利特開2011-204804號公報(以下，稱為「公知文獻1~6」)中，提出有一種將反射率較大且廉價之Al用作反射膜之半導體發光元件。

然而，由於Al熔點較低，於化學上為活性之材料，故而存在表面易被腐蝕，內部易產生空隙、小凸起(hillock)、電子遷移之問題。又，Al為於與異種金屬接觸之情形時容易相互擴散之材料，例如若與Au接觸，則因相互擴散而形成高電阻且脆弱之AuAl之金屬間化合物，而成為半導體發光元件之驅動電壓上升、或電極之密著強度劣化等破壞半 導體發光元件之可靠性之主要因素。

Au大多數情況下被用作連接外部之電源裝置與半導體發光元件之金屬線，大多數情況下為了良好地與該金屬線連接，而將Au用作電極之焊墊膜。然而，於Al膜與Au膜均包含於電極之情形時，會產生上述接觸之問題。

因此，例如於公知文獻1~6中，提出有具有如下電極之半導體發光元件，即，藉由在Al膜與Au膜之間插入包含除Al及Au以外之材料之膜，而抑制Al膜與Au膜之直接接觸。

於公知文獻1~5中，提出有具有如下構造之電極之半導體發光元件，即，於Al膜與Au膜之間插入包含Ti、Pt、W、Ta、Pd等材料之膜。然而，於該等半導體發光元件之電極中，由於Al膜之側面成為裸露，故而有Al膜之側面受到腐蝕之可能。又，有於Al膜之側面無意地形成有Au膜之可能，有藉由Al及Au相互擴散而形成高電阻且脆弱之AuAl層之可能。

另一方面，於公知文獻6中，提出有具有如下構造之電極之半導體發光元件，即，利用W膜覆蓋Al膜之上表面及側面，進而利用Au膜覆蓋W膜之上表面及側面。然而，於該半導體發光元件之電極中，由於Au膜不僅存在於Al膜之上方，亦存在於Al膜之側方，故而Al膜及Au膜接近之部分增多，而使發生Al及Au之相互擴散之可能性升高。又，為了製作該半導體發光元件之電極，需要進行複數次光微影法步驟與複數次成膜步驟，而使製造步驟變得煩雜並且使 成本升高，不具有實用性。

本發明係鑒於上述問題點而完成，其目的在於提供一種具備可利用簡易之方法製造並且不易劣化之電極的半導體發光元件及該電極之成膜方法。

為了達成上述目的，本發明係提供一種半導體發光元件，其特徵在於包括：半導體積層構造，其具有藉由供給電力而發光之發光層；及電極，其形成於上述半導體積層構造上；且上述電極包括：反射膜，其反射上述發光層所出射之光；障壁膜，其形成於上述反射膜之上方及側面；及焊墊膜，其僅形成於上述障壁膜之上表面。

根據該半導體發光元件，成為藉由障壁膜覆蓋反射膜之側面，並且焊墊膜並不形成於反射膜之側方之構造。因此，可抑制反射膜之腐蝕，並且抑制形成反射膜之材料與形成焊墊膜之材料相互擴散。

進而，如上述特徵之半導體發光元件，其中若上述反射膜包含Al，上述焊墊膜包含Au，則較佳。

根據該半導體發光元件，可藉由障壁膜而抑制包含Al之反射膜之腐蝕，並且抑制因形成反射膜之Al與形成焊墊膜之Au相互擴散而形成AuAl層。

進而，如上述特徵之半導體發光元件，其中若上述反射 膜之膜厚為40 nm以上且70 nm以下，則較佳。

根據該半導體發光元件，可確保充分之反射率，並且可抑制於包含Al之反射膜中產生空隙、或形成反射膜之Al與形成焊墊膜之Au相互擴散而形成AuAl層。

進而，如上述特徵之半導體發光元件，其中若上述障壁膜包含熔點高於Al及Au之高熔點金屬，則較佳。

尤其是，若上述障壁膜含有Pt、Mo、及W中之至少一種，則較佳。

根據該半導體發光元件，可較佳地抑制電極之劣化。

進而，如上述特徵之半導體發光元件，其中若上述障壁膜之膜厚為200 nm以上，則較佳。

根據該半導體發光元件，可確實性較高地獲得於反射膜之側方不存在焊墊膜之構造之電極。

進而，如上述特徵之半導體發光元件，其中若上述障壁膜之膜厚為300 nm以下，則較佳。

根據該半導體發光元件，可抑制無用地使障壁膜較厚地成膜。

進而，如上述特徵之半導體發光元件，其中若形成於上述反射膜之側面之上述障壁膜之膜厚為20 nm以上，則較佳。

根據該半導體發光元件，對於反射膜之側面形成有充分之膜厚之障壁膜。因此，可較佳地抑制電極之劣化。

進而，如上述特徵之半導體發光元件，若上述電極進而包含與上述半導體積層構造之上表面接觸之接觸膜，且 上述反射膜形成於上述接觸膜之上表面，則較佳。

根據該半導體發光元件，藉由設置接觸膜，可使電極與半導體積層構造較佳地接觸(例如歐姆接觸)。

進而，如上述特徵之半導體發光元件，其中若上述接觸膜包含Ni，且其膜厚為4 nm以下，則較佳。

根據該半導體發光元件，可較佳地抑制藉由設置接觸膜而光之反射率之降低。

進而，如上述特徵之半導體發光元件，其中若上述接觸膜包含Ni，且其膜厚為2 nm以上，則較佳。

根據該半導體發光元件，由於可增大電極之剝離強度，故而可防止電極之一部分或全部之剝落。因此，可提高半導體發光元件之良率，並且抑制於半導體發光元件之使用時之問題之產生。

又，本發明提供一種電極成膜方法，其特徵在於包括：抗蝕劑形成步驟，其於具有藉由供給電力而發光之發光層之半導體積層構造上形成懸突(overhang)形狀之抗蝕劑；反射膜形成步驟，其於形成有上述抗蝕劑之面上形成反射膜；障壁膜形成步驟，其於上述反射膜形成步驟後形成障壁膜；焊墊膜形成步驟，其於上述障壁膜形成步驟後形成焊墊膜；以及剝離步驟，其於上述焊墊膜形成步驟後除去上述抗蝕 劑；且將成為基底之膜之側面之成膜速度除以成為該基底之膜之上表面之成膜速度所得的值即側面被覆率係於上述障壁膜形成步驟之開始時刻為15%以上，於上述障壁膜形成步驟之結束時刻及上述焊墊膜形成步驟中為0%。

根據該電極成膜方法，可使用1個抗蝕劑而使於反射膜之側方不存在焊墊膜之構造之電極容易地成膜。

進而，如上述特徵之電極成膜方法，若上述反射膜形成步驟、上述障壁膜形成步驟、及上述焊墊膜形成步驟係藉由連續成膜而形成上述反射膜、上述障壁膜、及上述焊墊膜，則較佳。

根據該電極成膜方法，可使各膜迅速且容易地成膜。

進而，如上述特徵之電極成膜方法，其中若上述障壁膜形成步驟之結束時刻之上述障壁膜之膜厚為200 nm以上，則較佳。

根據該電極成膜方法，可確實性較高地獲得於反射膜之側方不存在焊墊膜之構造之電極。

進而，如上述特徵之電極成膜方法，若於上述抗蝕劑形成步驟與上述反射膜形成步驟之間進而包括形成與上述半導體積層構造之上表面接觸之接觸膜的接觸膜形成步驟，且上述接觸膜形成步驟中之上述接觸膜之成膜速度為大於0 nm/sec且0.05 nm/sec以下，則較佳。

根據該電極成膜方法，由於可減小膜厚之偏差，故而可再現性良好地獲得按照設計之半導體發光元件。進而，由於可使接觸膜之膜厚均一化，故而可提高接觸膜之密著性。因此，可防止電極之剝落，並且降低接觸電阻。

根據上述特徵之半導體發光元件及電極成膜方法，可抑制電極之劣化，並且可利用簡易之方法使該電極成膜。

以下，作為本發明之實施形態，對將本發明應用於LED之情形時進行例示。但是，可應用本發明之半導體發光元件並不限於LED。例如可對雷射二極體等所有藉由經由電極供給之電力而發光之半導體發光元件應用本發明。

<半導體發光元件>

首先，參照圖1~圖3，對本發明之實施形態之半導體發光元件及其製造方法之一例進行說明。圖1~圖3係表示本發明之實施形態之半導體發光元件之製造方法之一例的剖面圖。圖1係對各種半導體層之積層方法(半導體積層構造之形成方法)進行例示者。又，圖2係表示圖1之後之步驟者，且係對電極之成膜方法進行例示者。又，圖3係表示圖2之後之步驟者，且係對保護膜之形成方法進行例示者。

首先，如圖1(a)所示，準備包含藍寶石等之基板10。繼而，如圖1(b)所示，將基板10之一主面(以下稱為表面)加工成凹凸狀。例如，此種凹凸狀可藉由如下方式而形成，即，除應形成凹部(槽)之部分以外，於基板10之表面上形 成抗蝕劑，並進行使用鹵素系氣體(例如，BCl₃、Cl₂、及Ar之混合氣體)之ICP(Inductively Coupled Plasma，感應耦合電漿)等蝕刻。

其次，如圖1(c)所示，於成為凹凸狀之基板10之表面上，交替積層包含n型GaN之n包覆層11、包含GaN之障壁層、及包含In_xGa_1-xN(0<x≦1)之井層，並且依序積層具備最先及最後之層成為障壁層之多重量子井構造之發光層(活性層)12、以及包含p型GaN之p包覆層13。

n包覆層11、發光層12、及p包覆層13例如可藉由MOCVD(Metal Organic Chemical Vapor Deposition，金屬有機化學氣相沈積)等而積層。又，作為n型GaN之摻雜劑，例如可使用Si。又，作為p型GaN之摻雜劑，例如可使用Mg。又，亦可於該p包覆層13之積層後，進行為了使p型摻雜劑活化之退火。又，亦可於構成n包覆層11、發光層12、及p包覆層13之GaN或In_xGa_1-xN中含有Al等其他元素。

其次，如圖1(d)所示，於p包覆層13上形成包含ITO(Indium Tin Oxide，氧化銦錫)之透明電極14。該透明電極14例如可藉由濺鍍(spatter)等而形成。

於本例之半導體發光元件之製造方法中，為了於後續步驟中在n包覆層11形成電極，而必須對形成該電極之區域使n包覆層11露出。因此，如圖1(e)所示，將該區域中之透明電極14、p包覆層13、發光層12、及n包覆層11之一部分除去。

例如，透明電極14可藉由使用王水等蝕刻而除去。進而例如，p包覆層13、發光層12、及n包覆層11可藉由使用鹵素系氣體(例如SiCl₄)之ICP等蝕刻而除去。但是，於進行該等蝕刻之情形時，必需於除應除去之部分以外形成抗蝕劑。再者，於各自之蝕刻結束後除去在各自之蝕刻中所使用之各抗蝕劑。

其次，對電極之成膜方法進行說明。再者，以下為了簡化說明，僅對p電極之成膜方法進行例示，但n電極之成膜方法亦相同。但是，p電極設置於透明電極14之上表面之一部分，n電極設置於藉由上述蝕刻而露出之n包覆層11之上表面之一部分。

首先，如圖2(a)所示，於透明電極14之上表面形成懸突形狀之抗蝕劑R。再者，雖然於圖2(a)中未圖示，但是於藉由上述蝕刻而露出之n包覆層11之上表面亦同樣地形成懸突形狀之抗蝕劑R。

作為懸突形狀之抗蝕劑R之形成方法，可使用周知之任一種形成方法。例如，可使用於形成開口部之壁面為垂直之通常之抗蝕劑後，藉由使透明電極14之上表面側或n包覆層11之上表面側選擇性地收縮或溶解，從而形成懸突形狀之抗蝕劑R。又，例如亦可使用於形成無開口部之抗蝕劑後，藉由以成為懸突形狀之方式而選擇性地溶解，從而形成懸突形狀之抗蝕劑R。再者，如圖2(a)所示，若將抗蝕劑R之開口部RO之周邊設為凹狀，則例如可高效地將電極材料向開口部RO內導入，故而較佳。

其次，如圖2(b)所示，對形成有抗蝕劑R之透明電極14之上表面與n包覆層11之上表面藉由蒸鍍等，而使構成電極之各種膜依序成膜。具體而言，首先使包含Ni之第1Ni膜2a(接觸膜)成膜，其次使包含Al之Al膜2b(反射膜)成膜，然後使包含Ni之第2Ni膜2c成膜，繼而使包含Pt之Pt膜2d(障壁膜)成膜，接著使包含Au之Au膜2e(焊墊膜)成膜，其次使包含Ni之第3Ni膜2f成膜。

各膜2a~2f成膜於抗蝕劑R之上表面，並且亦可藉由使形成各膜2a~2f之材料自抗蝕劑R之開口部RO進入，而成膜於透明電極14之上表面與n包覆層11之上表面之各者。尤其，於透明電極14之上表面與n包覆層11之上表面之各者，自透明電極14之上表面及n包覆層11之上表面向上方，依照第1Ni膜2a、Al膜2b、第2Ni膜2c、Pt膜2d、Au膜2e、及第3Ni膜2f之順序而使各膜2a~2f成膜。再者，若各膜2a~2f藉由連續成膜而成膜，則可迅速且容易地成膜，故而較佳。

於透明電極14之上表面與n包覆層11之上表面之各者，Pt膜2d形成於第2Ni膜2c之上表面，並且亦形成於Al膜2b之側面。另一方面，Au膜2e僅形成於Pt膜2d之上表面。再者，亦可使Pt膜2d之一部分不僅形成於Al膜2b之側面，亦形成於第1Ni膜2a或第2Ni膜2c之側面。

對可形成上述膜之條件之詳細情況於下文進行敍述，但是例如若將各膜2a~2f之膜厚設為第1Ni膜2a為4 nm、Al膜2b為50 nm、第2Ni膜2c為40 nm、Pt膜2d為250 nm、Au 膜2e為700 nm、第3Ni膜2f為20 nm，則較佳。

第1Ni膜2a與透明電極14及n包覆層11之各者進行歐姆接觸。又，Al膜2b反射發光層12所出射之光之至少一部分。又，第2Ni膜2c牢固地結合Al膜2b及Pt膜2d。又，Pt膜2d確保Al膜2b與Au膜2e之隔開距離，從而防止Al及Au之相互擴散。又，Au膜2e及第3Ni膜2f與用以與供給電力之外部之電源裝置電性連接之金屬線等電性及機械連接。

而且，如圖2(c)所示，利用濕式蝕刻等將於上表面形成有各膜2a~2f之抗蝕劑R除去(剝離)。再者，雖然舉例說明了針對透明電極14之上表面與n包覆層11之上表面之各者，同時使各膜2a~2f成膜之方法，但是亦可使其等分別成膜。又，視需要，亦可於除去抗蝕劑R後進行熱處理。

其次，如圖3所示，針對透明電極14之上表面、n包覆層11之上表面、以及各膜2a~2f之側面及上表面之一部分之各者，形成包含SiO₂之保護膜30。保護膜30例如可藉由如下方法而形成，即，於藉由電漿CVD(Chemical Vapor Deposition，化學氣相沈積)等而於整個面形成SiO₂後，於各膜2a~2f之除頂面之一部分(焊接有金屬線等之部分)以外形成抗蝕劑，並使用氫氟酸等蝕刻劑而除去該部分之SiO₂。進而此時，亦對第3Ni膜2f進行蝕刻，而使基底之Au膜2e露出。藉此，於透明電極14之上表面形成有n電極21，於n包覆層11之上表面形成有p電極22。再者，於蝕刻結束後除去蝕刻中所使用之抗蝕劑。

藉由以上步驟，而形成半導體發光元件1。但是，由於 半導體發光元件在該階段中為晶圓之狀態(基板10及n包覆層11成為共用，複數個半導體發光元件1成為一體之狀態)，故而視需要而進行分割成晶片之處理。該分割係以半導體發光元件1為單位而進行，且於1個晶片中至少包含1個半導體發光元件1。

於該分割步驟中，首先，針對n包覆層11而形成分割槽。該分割槽例如可藉由如下方式形成，即，於除應形成分割槽之部分以外形成抗蝕劑，並進行使用鹵素系氣體(例如SiCl₄)之ICP等蝕刻。再者，於蝕刻結束後除去蝕刻中所使用之抗蝕劑。

其次，藉由研磨等使基板10之未形成有凹凸之面(以下稱為背面)變薄。繼而，針對該基板10之背面，藉由雷射劃線等形成劃線槽。此時，使基板10中之劃線槽形成於n包覆層11中之與分割槽相對向之位置。繼而，例如藉由對形成於基板10之背面側之劃線槽抵壓刀而使劃線槽與分割槽之間斷裂，從而分割晶圓。

藉由上述分割而生成之晶片化之半導體發光元件1(以下稱為晶片)例如藉由金屬線焊接封裝而封裝。於此情形時，發光層12所出射之光自晶片之上表面及側面被提取至外部。

發光層12所出射之光中有被直接提取至外部者，亦有入射至p電極21及n電極22者。然而，入射至p電極21及n電極22之光可藉由經p電極21及n電極22中之Al膜2b反射，進而經凹凸狀之基板10之表面反射，而自晶片之上表面及側面 被提取至外部。因此，可高效地使光自晶片出射。

如上所述，根據本實施形態之半導體發光元件1及電極成膜方法，成為藉由Pt膜2d覆蓋Al膜2b之側面，並且Au膜2e不形成於Al膜2b之側方之構造。因此，可抑制Al膜2b之腐蝕，並且抑制形成Al膜2b之Al與形成Au膜2e之Au相互擴散而形成AuAl層。又，可使用1個抗蝕劑R而使於Al膜2b之側方不存在Au膜2e之構造的電極21、22容易地成膜。因此，可抑制電極21、22之劣化，並且利用簡易之方法使該電極21、22成膜。

<形成電極之各膜之較佳條件>

其次，參照圖式對形成電極21、22之各膜2a~2f之較佳條件進行說明。

首先，參照圖4及圖5對用以確保充分之反射率之Al膜2b之膜厚條件進行說明。圖4係表示於將Al膜之膜厚設為各種大小之情形時之光之波長與反射率之關係的曲線圖。圖5係表示於光之波長為450 nm之情形時之Al膜之膜厚與反射率之關係的曲線圖。再者，於圖4之曲線圖中，縱軸為反射率(%)，橫軸為光之波長(nm)。又，於圖5之曲線圖中，縱軸為反射率(%)，橫軸為Al膜2b之膜厚(nm)。

如圖4所示，於大致上述半導體發光元件1可出射之光之波長區域中，若減小Al膜2b之膜厚，則反射率會降低。尤其是，如圖5所示，若將Al膜2b之膜厚減小至小於40 nm，則反射率會急遽地降低。另一方面，若將Al膜2b之膜厚設為40 nm以上，則反射率會穩定地升高。因此，若將Al膜 2b之膜厚設為亦包含製造偏差而為40 nm以上，則較佳。

其次，參照圖6及圖7對用以抑制電極21、22之劣化之Al膜2b之膜厚條件進行說明。圖6係表示Al膜之膜厚與產生於Al膜之空隙佔有率之關係的曲線圖。圖7係表示Al膜之膜厚與AuAl層形成率之關係的曲線圖。再者，於圖6之曲線圖中，縱軸為產生於Al膜2b之每單位長度之空隙佔有率(%)，橫軸為Al膜2b之膜厚(nm)。又，於圖7之曲線圖中，縱軸為產生於Al膜2b之每單位長度之AuAl層之形成率(%)，橫軸為Al膜2b之膜厚(nm)。

本案之發明者對以高於LED之保証溫度(140~150℃)之各種溫度(250~450℃)對電極21、22以各種時間加熱所得的各個試樣，進行剖面SEM(Scanning Electron Microscope，掃描式電子顯微鏡)觀察，而求出空隙之長度佔Al膜2b之每單位長度即空隙佔有率。而且，自該觀察結果得出如下見解：Al膜2b之膜厚越大，加熱溫度越高，空隙佔有率越大。

尤其本案之發明者根據該觀察結果之阿列尼厄斯圖表(Arrhenius plot)而求出Al膜2b之膜厚與空隙成長之活化能的關係。其結果，膜厚為50 nm時之活化能為0.41 eV，膜厚為75 nm時之活化能為0.32 eV，膜厚為100 nm時之活化能為0.25 eV。即，發現：Al膜2b之膜厚越小，空隙成長之活化能越大，越難以形成空隙。

根據上述結果，將使空隙佔有率模式化者示於下述式(1)。於下述式(1)中，S表示空隙佔有率，S₀表示初始空隙 佔有率，C_s表示常數，Ea_s表示空隙成長之活化能，k表示玻耳茲曼常數，T表示絕對溫度，t表示加熱時間。

S=S₀+C_s．EXP(-Ea_s/kT)．ln(t) (1)

圖6係將上述式(1)適用於LED之實際使用條件所得之曲線圖。具體而言，係將上述式(1)中之絕對溫度T設為418 K(145℃)，將加熱時間t設為10萬小時，而求出於Al膜2b之各種膜厚下之空隙佔有率S，並將其曲線圖化者。

如圖6所示，若將Al膜2b之膜厚設為過大，則Al膜2b中之空隙佔有率會變大。尤其若將Al膜2b之膜厚設為大於70 nm，則Al膜2b中之空隙佔有率會急遽地增大。另一方面，若將Al膜2b之膜厚設為70 nm以下，則空隙佔有率會穩定地降低。因此，就較佳地抑制空隙之產生之觀點而言，若將Al膜2b之膜厚設為70 nm以下，則較佳。

同樣地，本案之發明者對以高於LED之保証溫度(140~150℃)之各種溫度(250~450℃)將電極21、22以各種時間加熱所得的各個試樣進行剖面SEM觀察，並求出AuAl層之長度佔Al膜2b之每單位長度即AuAl層形成率。而且，自該觀察結果得出如下見解：Al膜2b之膜厚越大，加熱溫度越高，AuAl層形成率越大。

尤其本案之發明者根據該觀察結果之阿列尼厄斯圖表而求出Al膜2b之膜厚與AuAl層成長之活化能的關係。其結果，膜厚為50 nm時之活化能為1.45 eV，膜厚為100 nm時之活化能為1.22 eV，膜厚為200 nm時之活化能為0.97 eV。即，發現：Al膜2b之膜厚越小，AuAl層成長之活化 能越大，越難以形成AuAl層(Au及Al之相互擴散得以抑制)。

根據上述結果，將使AuAl層形成率模式化者示於下述式(2)。於下述式(2)中，X表示AuAl層形成率，C_x表示常數，Ea_x表示AuAl層成長之活化能，k表示玻耳茲曼常數，T表示絕對溫度，t表示加熱時間。

X=C_x．EXP(-Ea_x/kT)．ln(t) (2)

圖7係將上述式(2)適用於LED之實際使用條件所得之曲線圖。具體而言，將上述式(2)中之絕對溫度T設為418 K(145℃)，將加熱時間t設為10萬小時，而求出於Al膜2b之各種膜厚下之AuAl層形成率X，並將其曲線圖化者。

如圖7所示，若將Al膜2b之膜厚設為過大，則AuAl層形成率會變大。尤其是，若將Al膜2b之膜厚設為大於150 nm，則AuAl層形成率會急遽地增大。另一方面，若將Al膜2b之膜厚設為150 nm以下，則AuAl層形成率會穩定地降低。因此，就較佳地抑制AuAl層之形成(Au及Al之相互擴散)之觀點而言，若將Al膜2b之膜厚設為150 nm以下，則較佳。

如此，藉由將Al膜2b之膜厚設為40 nm以上且70 nm以下，可確保充分之反射率，並且可抑制於Al膜2b中產生空隙、或抑制Al及Au相互擴散而形成AuAl層。

其次，參照圖8對第1Ni膜2a之膜厚條件進行說明。圖8係表示於光之波長為450 nm之情形時之第1Ni膜之膜厚與反射率之關係的曲線圖。再者，於圖8之曲線圖中，縱軸 為反射率(%)，橫軸為第1Ni膜2a之膜厚(nm)。

如圖8所示，若使第1Ni膜2a之膜厚變大，則反射率會降低。尤其是，若將第1Ni膜2a之膜厚設為大於4 nm，則反射率會急遽地降低。另一方面，若將第1Ni膜2a之膜厚設為4 nm以下，則反射率會穩定地升高。因此，若將第1Ni膜2a之膜厚設為4 nm以下，則較佳。

如此，藉由將第1Ni膜2a之膜厚設為4 nm以下，可較佳地抑制因設置第1Ni膜2a而引起之光之反射率之降低。

進而，參照圖9對第1Ni膜2a之膜厚條件進行說明。圖9係表示第1Ni膜之膜厚與電極之剝離強度之關係的曲線圖。再者，於圖9之曲線圖中，縱軸為電極21、22之剝離強度(gF：克重)，橫軸為第1Ni膜2a之膜厚(nm)。此處，所謂剝離強度，係指用以將對象物(於本例中為電極21、22)自接著面剝下所需之力。又，於圖9中，將電極21、22之剝離強度之單位設為gF(克重)，且1gF≒9.8×10^-3 N。

如圖9所示，若將第1Ni膜2a之膜厚設為小於2 nm，則電極21、22之剝離強度會急遽地減少。另一方面，若將第1Ni膜2a之膜厚設為2 nm以上，則電極21、22之剝離強度會穩定地升高。因此，若將第1Ni膜2a之膜厚設為2 nm以上，則較佳。

如此，藉由將第1Ni膜2a之膜厚設為2 nm以上，可使電極21、22之剝離強度增大，故而可防止電極21、22之一部分或全部之剝落。因此，可提高半導體發光元件1之良率，並且抑制於半導體發光元件1之使用時之不良之產 生。

其次，參照圖10對第1Ni膜2a之成膜條件進行說明。圖10係表示第1Ni膜之成膜速度與批次間之膜厚偏差之關係的曲線圖。再者，於圖10之曲線圖中，縱軸為以3σ(nm)表現第1Ni膜2a之批次間之膜厚偏差者，橫軸為第1Ni膜2a之成膜速度(nm/sec)。此處，所謂3σ，係指標準偏差之3倍，且大致所有資料(膜厚)屬於平均值±3σ之範圍內(於偏差為常態分佈之情形時，99.7%之資料(膜厚)屬於該範圍內)者。因此，3σ越小，資料(膜厚)之整體上之偏差會越小，資料(膜厚)會集中於特定值之附近。

如圖10所示，若將第1Ni膜2a之成膜速度設為大於0.05 nm/sec，則批次間之膜厚偏差3σ會急遽地增大。另一方面，若將第1Ni膜2a之成膜速度設為0.05 nm/sec以下，則批次間之膜厚偏差3σ會穩定地減小(於圖10之例中，大致為0)。因此，若將第1Ni膜2a之成膜速度設為0.05 nm/sec以下，則較佳。再者，第1Ni膜2a之成膜速度當然為大於0 nm/sec者。

如此，藉由將第1Ni膜2a之成膜速度設為0.05 nm/sec以下，可降低膜厚之偏差，故而可再現性良好地獲得按照設計之半導體發光元件1。進而，由於可將第1Ni膜2a之膜厚設為均一化，故而可提高第1Ni膜2a之密著性。因此，可防止電極21、22之剝落，並且降低接觸電阻。

其次，參照圖11及圖12對Pt膜2d之膜厚條件進行說明。再者，以下為了說明方便起見，與至此為止同樣地將上表 面方向之膜厚稱為「膜厚」，將側面方向之膜厚(尤其是，Al膜2b之側面方向之膜厚)稱為「側面膜厚」而加以區別。

圖11(a)係表示於依序使第1Ni膜2a、Al膜2b、第2Ni膜2c、Pt膜2d、及Au膜2e成膜(連續成膜)時的膜厚之累積值(累積膜厚)與側面膜厚之關係的曲線圖，圖11(b)係說明側面被覆率之模式圖。再者，於圖11(a)之實線之曲線圖中，縱軸為Pt膜2d及Au膜2e之側面膜厚(nm)，橫軸為累積膜厚(nm)。又，於圖11(a)之單點劃線之曲線圖中，縱軸為Pt膜2d及Au膜2e之側面被覆率(%)，橫軸為累積膜厚(nm)。又，圖11(a)所示之曲線圖係對在第1Ni膜2a之膜厚為4 nm、Al膜2b之膜厚為50 nm、第2Ni膜2c之膜厚為40 nm之情形時進行例示者。

又，圖12係表示Pt膜之膜厚與Au膜之側面膜厚之關係的曲線圖。再者，於圖12之曲線圖中，縱軸為Au膜2e之側面膜厚，橫軸為Pt膜2d之膜厚。

如圖11(a)之實線之曲線圖所示，成膜於Al膜2b之側面之Pt膜2d之側面膜厚在膜厚成為200 nm之前會增加，但是若膜厚成為200 nm以上，則側面膜厚會固定為20 nm以上之值。即，若Pt膜2d之膜厚成為200 nm以上，則其後不會於Al膜2b之側面形成Pt膜2d及Au膜2e，而僅於上方形成Pt膜2d及Au膜2e。

基於側面被覆率對相同情況進行說明。再者，所謂側面被覆率，如圖11(b)所示，係指使側面膜厚之成膜速度(增 加量)T_L除以膜厚之成膜速度(增加量)T_V所得之值(T_L/T_V)。

如圖11(a)之單點劃線之曲線圖所示，隨著Pt膜2d及Au膜2e之成膜之進行及整體膜厚之增加，於Pt膜2d之成膜開始時為15%以上之側面被覆率會逐漸降低。即，越增加Pt膜2d之膜厚，於Al膜2b之側面越難以形成Pt膜2d及Au膜2e。而且，若Pt膜2d之膜厚成為200 nm以上，則側面被覆率會成為0%。即，若Pt膜2d之膜厚成為200 nm以上，則於Al膜2b之側面未形成有Pt膜2d及Au膜2e。

又，如圖12所示，若將Pt膜2d之膜厚設定為小於200 nm，則Au膜2e之側面膜厚會變得大於0 nm(於Al膜2b之側面方向形成有Au膜2e)。另一方面，若將Pt膜2d之膜厚設定為200 nm以上，則Au膜2e之側面膜厚成為0 nm(於Al膜2b之側面方向未形成有Au膜2e)。

因此，藉由利用該特性將Pt膜2d之膜厚設定為200 nm以上，可防止於Au膜2e之成膜階段在Al膜2b之側方形成Au膜2e。

另一方面，考慮到每個製品之偏差等，若將Pt膜2d之膜厚設定為上述下限值即200 nm以上，則較佳。但是，若將Pt膜2d之膜厚設得過大，則所需之原料之量會變大，製造步驟所花費之時間會變長，故而欠佳。因此，若將Pt膜2d之膜厚設為例如300 nm以下，則較佳。具體而言，例如，於假定每個製品之偏差為±50 nm左右之情形時，若將Pt膜2d設定為250 nm，則較佳。

如此，若將Pt膜2d之膜厚設為200 nm以上且300 nm以下，則較佳。於此情形時，可確實性較高地獲得於Al膜2b之側方不存在Au膜2e之構造之電極21、22。又，針對Al膜2b之側面，可成膜能夠較佳地抑制電極21、22之劣化之充分之側面膜厚(20 nm以上)之Pt膜2d。進而，可抑制無用地使Pt膜2d較厚地成膜。

其次，參照圖13分別說明滿足上述條件之半導體發光元件1(以下稱為實施例)之動作例、及不滿足上述條件且不具備反射膜之半導體發光元件(以下稱為比較例)之動作例。圖13係表示實施例及比較例之各自之動作例的曲線圖。

圖13之曲線圖係將對半導體發光元件供給特定之電流(例如85 mA)、並藉由積分球對所出射之光進行聚光而計測的結果作為每個波長之光輸出而表示者。再者，於圖13中，將實施例之動作結果用圖中之◆表示，將比較例之動作結果用圖中之□表示。再者，圖12之曲線圖之縱軸為光輸出(mW)，橫軸為波長(nm)。

如圖13所示，於發光波長之整體中，實施例所出射之光之光輸出大於比較例所出射之光的光輸出(於本例之情形時為3.8 mW左右，比率為4%左右)。即，實施例可較比較例高效地出射光。

又，對實施例進行了高溫高濕偏壓試驗(溫度：85℃、濕度：85%、逆向偏壓：-5V、驅動時間：1000小時)，可確認於驅動電壓特性、光輸出特性、及耐壓特性方面並無問題，並且可確認於腐蝕方面亦無問題。

又，參照圖14及圖15對在實際使用條件下(溫度：145℃)之實施例之空隙產生率與AuAl層形成率進行說明。圖14係表示實施例之於實際使用條件下之經過時間與產生於Al膜之空隙佔有率之關係的曲線圖。又，圖15係表示實施例之於實際使用條件下之經過時間與AuAl層形成率之關係的曲線圖。再者，圖14之曲線圖係於將Al膜2b之膜厚設為70 nm之情形時自上述式(1)所得者，圖15之曲線圖係於將Al膜2b之膜厚設為70 nm之情形時自上述式(2)所得者。又，於圖14之曲線圖中，縱軸為產生於Al膜2b之每單位長度之空隙佔有率(%)，橫軸為於實際使用條件下之經過時間(h)。又，於圖15之曲線圖中，縱軸為產生於Al膜2b之每單位長度之AuAl層之形成率(%)，橫軸為於實際使用條件下之經過時間(h)。

如圖14所示，經過10萬小時後之空隙產生率為1.8%。另一方面，如圖15所示，經過10萬小時後之AuAl層形成率為8×10^-5%。任一值均為於半導體發光元件之可靠性方面無問題之水準(level)。

<變形等>

上述半導體發光元件1之構成僅為一例，亦可適當進行變更。例如，關於半導體積層構造11~14亦可採用周知之任何構造。但是，若半導體發光元件為包含發光層、及用以對該發光層供給電力之電極之構造，則較佳。

又，上述p電極21及n電極22之構成僅為一例，只要包含反射發光層12所出射之光之至少一部分之反射膜、焊墊膜、以及抑制反射膜及焊墊膜之反應之障壁膜，可採取任 何構成。

又，於上述例中，雖然對構成p電極21及n電極22之各個膜2a~2f包含1種金屬之情形進行了例示，但是亦可為其等中之至少1個包含複數種金屬者。又，亦可使構成p電極21及n電極22之各個膜2a~2f之一部分或全部為與上述例不同者。

例如，雖然對障壁膜包含Pt之情形進行了例示，但是障壁膜亦可為包含除此以外之材料者。但是，就較佳地抑制電極21、22之劣化之觀點而言，若包含熔點至少高於形成反射膜之材料(Al)及形成焊墊膜之材料(Au)之高熔點金屬(例如，含有Pt、Mo、及W中之至少1種)，則較佳。

本發明之半導體發光元件及電極成膜方法可較佳地應用於搭載於照明裝置等之LED等。

1‧‧‧半導體發光元件

2a‧‧‧第1Ni膜

2b‧‧‧Al膜

2c‧‧‧第2Ni膜

2d‧‧‧Pt膜

2e‧‧‧Au膜

2f‧‧‧第3Ni膜

10‧‧‧基板

11‧‧‧n包覆層

12‧‧‧發光層

13‧‧‧p包覆層

14‧‧‧透明電極

21‧‧‧p電極

22‧‧‧n電極

30‧‧‧保護膜

R‧‧‧抗蝕劑

RO‧‧‧開口部

T_L‧‧‧側面膜厚之成膜速度(增加量)

T_V‧‧‧膜厚之成膜速度(增加量)

圖1(a)~(e)係表示本發明之實施形態之半導體發光元件之製造方法之一例的剖面圖。

圖2(a)~(c)係表示本發明之實施形態之半導體發光元件之製造方法之一例的剖面圖。

圖3係表示本發明之實施形態之半導體發光元件之製造方法之一例的剖面圖。

圖4係表示於將Al膜之膜厚設為各種大小之情形時之光之波長與反射率之關係的曲線圖。

圖5係表示於光之波長為450 nm之情形時之Al膜之膜厚與反射率之關係的曲線圖。

圖6係表示Al膜之膜厚與產生於Al膜之空隙佔有率之關係的曲線圖。

圖7係表示Al膜之膜厚與AuAl層形成率之關係的曲線圖。

圖8係表示於光之波長為450 nm之情形時之第1Ni膜之膜厚與反射率之關係的曲線圖。

圖9係表示第1Ni膜之膜厚與電極之剝離強度之關係的曲線圖。

圖10係表示第1Ni膜之成膜速度與批次間之膜厚偏差之關係的曲線圖。

圖11(a)~(b)係表示累積膜厚與側面膜厚之關係之曲線圖、以及說明側面被覆率的模式圖。

圖12係表示Pt膜之膜厚與Au膜之側面膜厚之關係的曲線圖。

圖13係表示實施例及比較例之各自之動作例的曲線圖。

圖14係表示實施例之於實際使用條件下之經過時間與產生於Al膜之空隙佔有率之關係的曲線圖。

圖15係表示實施例之於實際使用條件下之經過時間與AuAl層形成率之關係的曲線圖。

1‧‧‧半導體發光元件

2a‧‧‧第1Ni膜

2b‧‧‧Al膜

2c‧‧‧第2Ni膜

2d‧‧‧Pt膜

2e‧‧‧Au膜

2f‧‧‧第3Ni膜

10‧‧‧基板

11‧‧‧n包覆層

12‧‧‧發光層

13‧‧‧p包覆層

14‧‧‧透明電極

21‧‧‧p電極

22‧‧‧n電極

30‧‧‧保護膜

Claims (16)

1. 一種半導體發光元件，其包括：半導體積層構造，其具有藉由供給電力而發光之發光層；及電極，其形成於上述半導體積層構造上；且上述電極包括：包含Al之反射膜，其反射上述發光層所出射之光；障壁膜，其形成於上述反射膜之上方及側面；包含Au之焊墊膜，其僅形成於上述障壁膜之上表面；及包含Ni之膜，其形成於上述焊墊膜之上表面，其中上述反射膜之膜厚係40nm以上且70nm以下。
2. 一種半導體發光元件，其包括：半導體積層構造，其具有藉由供給電力而發光之發光層；及電極，其形成於上述半導體積層構造上；且上述電極包括：包含Al之反射膜，其反射上述發光層所出射之光；障壁膜，其形成於上述反射膜之上方及側面；包含Au之焊墊膜，其僅形成於上述障壁膜之上表面；及包含Ni之膜，其形成於上述焊墊膜之上表面，其中上述障壁膜於上述反射膜之上方之膜厚係200nm以上，且形成於上述反射膜之側面之膜厚係20nm以上。
3. 如請求項2之半導體發光元件，其中上述反射膜之膜厚為40nm以上且70nm以下。
4. 如請求項1或2之半導體發光元件，其中上述障壁膜包含熔點高於Al及Au之高熔點金屬。
5. 如請求項4之半導體發光元件，其中上述障壁膜含有Pt、Mo、及W中之至少一種。
6. 如請求項1之半導體發光元件，其中上述障壁膜之膜厚為200nm以上。
7. 如請求項1或2之半導體發光元件，其中上述障壁膜之膜厚為300nm以下。
8. 如請求項1之半導體發光元件，其中形成於上述反射膜之側面之上述障壁膜之膜厚為20nm以上。
9. 如請求項1或2之半導體發光元件，其中上述電極進而包含與上述半導體積層構造之上表面接觸之接觸膜；上述反射膜形成於上述接觸膜之上表面。
10. 如請求項9之半導體發光元件，其中上述接觸膜包含Ni，且其膜厚為4nm以下。
11. 如請求項9之半導體發光元件，其中上述接觸膜包含Ni，且其膜厚為2nm以上。
12. 如請求項1或2之半導體發光元件，其中上述電極進而包括包含Ni之膜，且其形成於上述反射膜與上述障壁膜之間。
13. 一種電極成膜方法，其包括：抗蝕劑形成步驟，其於具有藉由供給電力而發光之發光層之半導體積層構造上形成懸突形狀之抗蝕劑；反射膜形成步驟，其於形成有上述抗蝕劑之面上形成 反射膜；障壁膜形成步驟，其於上述反射膜形成步驟後形成障壁膜；焊墊膜形成步驟，其於上述障壁膜形成步驟後形成焊墊膜；以及剝離步驟，其於上述焊墊膜形成步驟後除去上述抗蝕劑；且將成為基底之膜之側面之成膜速度除以成為該基底之膜之上表面之成膜速度所得的值即側面被覆率係於上述障壁膜形成步驟之開始時刻為15%以上，於上述障壁膜形成步驟之結束時刻及上述焊墊膜形成步驟中為0%。
14. 如請求項13之電極成膜方法，其中上述反射膜形成步驟、上述障壁膜形成步驟、及上述焊墊膜形成步驟係藉由連續成膜而形成上述反射膜、上述障壁膜、及上述焊墊膜。
15. 如請求項13之電極成膜方法，其中上述障壁膜形成步驟之結束時刻之上述障壁膜之膜厚為200nm以上。
16. 如請求項13至15中任一項之電極成膜方法，其中於上述抗蝕劑形成步驟與上述反射膜形成步驟之間，進而包括形成與上述半導體積層構造之上表面接觸之接觸膜的接觸膜形成步驟；上述接觸膜形成步驟中之上述接觸膜之成膜速度為大於0nm/sec且0.05nm/sec以下。