JP5639626B2 - 半導体発光素子及び電極成膜方法 - Google Patents

Description

本発明は、発光ダイオード（ＬＥＤ：Light Emitting Diode）などに代表される半導体発光素子と、当該半導体発光素子が備える電極の成膜方法に関する。

ＬＥＤなどに代表される半導体発光素子は、低消費電力、小型、高輝度、長寿命などの利点があるため、近年様々な用途で利用されている。例えば、消費電力の大きい白熱灯の代替として、照明装置に利用されるようになってきている。

また、光の出射効率をより高くするために、発光層から出射される光を反射し得る反射膜を電極に備える半導体発光素子が提案されている。例えば、特許文献１〜６では、反射率が大きく安価であるＡｌを反射膜として用いた半導体発光素子が提案されている。

しかしながら、Ａｌは融点が低く、化学的に活性な材料であるため、表面は腐食しやすく、内部はボイドやヒロック、マイグレーションが生じやすいという問題がある。また、Ａｌは、異種金属と接触した場合に相互拡散しやすい材料であるが、例えばＡｕと接触すると、相互拡散によって高抵抗かつ脆弱なＡｕＡｌの金属間化合物が形成され、半導体発光素子の駆動電圧が上昇したり、電極の密着強度が劣化したりするなど、半導体発光素子の信頼性が損なわれる要因になる。

Ａｕは、外部の電源装置と半導体発光素子とを接続するワイヤとして利用されることが多く、このワイヤと良好に接続するために、電極のパッド膜としてＡｕが利用されることが多い。しかし、Ａｌ膜とＡｕ膜とがともに電極に含まれる場合、上述した接触の問題が生じる。

そこで、例えば特許文献１〜６では、Ａｌ膜とＡｕ膜との間に、Ａｌ及びＡｕ以外の材料から成る膜を挿入することで、Ａｌ膜とＡｕ膜とが直接的に接触することを抑制した電極を有する半導体発光素子が提案されている。

特開２００２−２６３９２号公報 特開２００８−４１８６６号公報 特開２０１１−６６４６１号公報 特開２００６−８０４６９号公報 特開２００６−９３３５８号公報 特開２０１１−２０４８０４号公報

特許文献１〜５では、Ａｌ膜とＡｕ膜との間に、Ｔｉ，Ｐｔ，Ｗ，Ｔａ，Ｐｄなどの材料から成る膜が挿入された構造の電極を有する半導体発光素子が提案されている。しかしながら、これらの半導体発光素子の電極では、Ａｌ膜の側面が剥き出しとなるため、Ａｌ膜の側面が腐食する可能性がある。また、Ａｌ膜の側面に、意図せずＡｕ膜が形成される可能性があり、Ａｌ及びＡｕが相互拡散することで高抵抗かつ脆弱なＡｕＡｌ層が形成される可能性がある。

一方、特許文献６では、Ａｌ膜の上面及び側面をＷ膜で覆い、さらにＷ膜の上面及び側面をＡｕ膜で覆う構造の電極を有する半導体発光素子が提案されている。しかしながら、この半導体発光素子の電極では、Ａｌ膜の上方だけでなくＡｌ膜の側方にもＡｕ膜が存在することから、Ａｌ膜及びＡｕ膜が近接する部分が多くなり、Ａｌ及びＡｕの相互拡散が発生する可能性が高くなる。また、この半導体発光素子の電極を作製するためには、複数回のフォトリソグラフィ工程と複数回の成膜工程とが必要になり、製造工程が煩雑になるとともにコストが高くなり、実用的ではない。

本発明は、上記の問題点に鑑み、簡易的な方法で製造可能であるとともに劣化しにくい電極を備えた半導体発光素子と、当該電極の成膜方法とを提供することを目的とする。

上記目的を達成するため、本発明は、電力を供給することで発光する発光層を有した半導体積層構造と、
前記半導体積層構造上に形成される電極と、を備え、
前記電極は、
前記発光層が出射する光を反射する反射膜と、
前記反射膜の上方及び側面に形成されるバリア膜と、
前記バリア膜の上面のみに形成されるパッド膜と、を備えることを特徴とする半導体発光素子を提供する。

この半導体発光素子によれば、バリア膜によって反射膜の側面が覆われるとともに、パッド膜が反射膜の側方に形成されない構造になる。そのため、反射膜の腐食を抑制するとともに、反射膜を成す材料とパッド膜を成す材料とが相互拡散することを抑制することが可能になる。

さらに、上記特徴の半導体発光素子は、前記反射膜がＡｌから成り、前記パッド膜がＡｕから成ると、好ましい。

この半導体発光素子によれば、バリア膜によって、Ａｌから成る反射膜の腐食を抑制するとともに、反射膜を成すＡｌとパッド膜を成すＡｕとが相互拡散することでＡｕＡｌ層が形成されることを抑制することが可能になる。

さらに、上記特徴の半導体発光素子は、前記反射膜の膜厚が、４０ｎｍ以上かつ７０ｎｍ以下であると、好ましい。

この半導体発光素子によれば、十分な反射率を確保するとともに、Ａｌから成る反射膜中にボイドが発生することを抑制したり、反射膜を成すＡｌとパッド膜を成すＡｕとが相互拡散してＡｕＡｌ層が形成されることを抑制したりすることが可能になる。

さらに、上記特徴の半導体発光素子は、前記バリア膜が、Ａｌ及びＡｕよりも融点が高い高融点金属から成ると、好ましい。
特に、前記バリア膜が、Ｐｔ、Ｍｏ及びＷの少なくとも一つを含むと、好ましい。

この半導体発光素子によれば、電極の劣化を好適に抑制することが可能になる。

さらに、上記特徴の半導体発光素子は、前記バリア膜の膜厚が、２００ｎｍ以上であると、好ましい。

この半導体発光素子によれば、反射膜の側方にパッド膜が存在しない構造の電極を、確実性高く得ることができる。

さらに、上記特徴の半導体発光素子は、前記バリア膜の膜厚が、３００ｎｍ以下であると、好ましい。

この半導体発光素子によれば、無用にバリア膜を厚く成膜することを、抑制することが可能になる。

さらに、上記特徴の半導体発光素子は、前記反射膜の側面に形成される前記バリア膜の膜厚が、２０ｎｍ以上であると、好ましい。

この半導体発光素子によれば、反射膜の側面に対して、十分な膜厚のバリア膜が形成される。そのため、電極の劣化を好適に抑制することが可能になる。

さらに、上記特徴の半導体発光素子は、前記電極が、前記半導体積層構造の上面に接触する接触膜を、さらに備え、
前記反射膜が、前記接触膜の上面に形成されると、好ましい。

この半導体発光素子によれば、接触膜を設けることによって、電極と半導体積層構造とを好適に接触（例えば、オーミック接触）させることが可能になる。

さらに、上記特徴の半導体発光素子は、前記接触膜がＮｉから成り、その膜厚が４ｎｍ以下であると、好ましい。

この半導体発光素子によれば、接触膜を設けることで光の反射率が低下することを、好適に抑制することができる。

さらに、上記特徴の半導体発光素子は、前記接触膜がＮｉから成り、その膜厚が２ｎｍ以上であると、好ましい。

この半導体発光素子によれば、電極のピール強度を増大させることができるため、電極の一部または全部の剥がれを防止することが可能になる。したがって、半導体発光素子の歩留まりを高くするとともに、半導体発光素子の使用時における不具合の発生を抑制することが可能になる。

また、本発明は、電力を供給することで発光する発光層を有した半導体積層構造上に、オーバーハング形状のレジストを形成するレジスト形成工程と、
前記レジストが形成された面上に反射膜を形成する反射膜形成工程と、
前記反射膜形成工程よりも後にバリア膜を形成するバリア膜形成工程と、
前記バリア膜形成工程よりも後にパッド膜を形成するパッド膜形成工程と、
前記パッド膜形成工程よりも後に前記レジストを除去するリフトオフ工程と、を備え、
下地となる膜の側面における成膜速度を、当該下地となる膜の上面における成膜速度で除した値である側面カバレジが、
前記バリア膜形成工程の開始時点で１５％以上になり、前記バリア膜形成工程の終了時点及び前記パッド膜形成工程で０％になることを特徴とする電極成膜方法を提供する。

この電極成膜方法によれば、反射膜の側方にパッド膜が存在しない構造の電極を、１つのレジストを用いて容易に成膜することが可能になる。

さらに、上記特徴の電極成膜方法は、前記反射膜形成工程、前記バリア膜形成工程及び前記パッド膜形成工程が、連続成膜によって前記反射膜、前記バリア膜及び前記パッド膜を形成するものであると、好ましい。

この電極成膜方法によれば、各膜を迅速かつ容易に成膜することが可能になる。

さらに、上記特徴の電極成膜方法は、前記バリア膜形成工程の終了時点における前記バリア膜の膜厚が、２００ｎｍ以上であると、好ましい。

この電極成膜方法によれば、反射膜の側方にパッド膜が存在しない構造の電極を、確実性高く得ることができる。

さらに、上記特徴の電極成膜方法は、前記レジスト形成工程と前記反射膜形成工程との間に、前記半導体積層構造の上面に接触する接触膜を形成する接触膜形成工程をさらに備え、
前記接触膜形成工程における前記接触膜の成膜速度が、０ｎｍ/ｓｅｃよりも大きく０．０５ｎｍ/ｓｅｃ以下であると、好ましい。

この電極成膜方法によれば、膜厚のばらつきを小さくすることができるため、設計通りの半導体発光素子を再現性良く得ることが可能になる。さらに、接触膜の膜厚を均一化することができるため、接触膜の密着性を高めることが可能となる。したがって、電極の剥がれを防止するとともに、接触抵抗を低減することが可能になる。

上記特徴の半導体発光素子及び電極成膜方法によれば、電極の劣化を抑制するとともに、当該電極を簡易的な方法で成膜することが可能になる。

本発明の実施形態に係る半導体発光素子の製造方法の一例を示す断面図。 本発明の実施形態に係る半導体発光素子の製造方法の一例を示す断面図。 本発明の実施形態に係る半導体発光素子の製造方法の一例を示す断面図。 Ａｌ膜の膜厚を種々の大きさにした場合における、光の波長と反射率との関係を示すグラフ。 光の波長が４５０ｎｍの場合における、Ａｌ膜の膜厚と反射率との関係を示すグラフ。 Ａｌ膜の膜厚とＡｌ膜に生じるボイド占有率との関係を示すグラフ。 Ａｌ膜の膜厚とＡｕＡｌ層形成率との関係を示すグラフ。 光の波長が４５０ｎｍの場合における、第１Ｎｉ膜の膜厚と反射率との関係を示すグラフ。 第１Ｎｉ膜の膜厚と電極のピール強度との関係を示すグラフ。 第１Ｎｉ膜の成膜速度とバッチ間の膜厚ばらつきとの関係を示すグラフ。 累積膜厚と側面膜厚との関係を示すグラフと、側面カバレジについて説明する模式図。 Ｐｔ膜の膜厚と、Ａｕ膜の側面膜厚との関係について示したグラフ。 実施例及び比較例のそれぞれの動作例を示すグラフ。 実施例の実使用条件下における、経過時間とＡｌ膜に生じるボイド占有率との関係を示すグラフ。 実施例の実使用条件下における、経過時間とＡｕＡｌ層形成率との関係を示すグラフ。

以下、本発明の実施形態として、本発明をＬＥＤに適用する場合を例示する。ただし、本発明が適用可能な半導体発光素子は、ＬＥＤに限られない。例えばレーザダイオードなど、電極を介して供給される電力により発光する半導体発光素子の全般に対して、本発明を適用することが可能である。

＜半導体発光素子＞
最初に、本発明の実施形態に係る半導体発光素子及びその製造方法の一例について、図１〜図３を参照して説明する。図１〜図３は、本発明の実施形態に係る半導体発光素子の製造方法の一例を示す断面図である。図１は、各種半導体層の積層方法（半導体積層構造の形成方法）について例示したものである。また、図２は、図１の後の工程を示したものであり、電極の成膜方法について例示したものである。また、図３は、図２の後の工程を示したものであり、保護膜の形成方法について例示したものである。

最初に、図１（ａ）に示すように、サファイアなどから成る基板１０を用意する。そして、図１（ｂ）に示すように、基板１０の一方の主面（以下、表面とする）を凹凸状に加工する。例えば、このような凹凸状は、凹部（溝）を形成すべき部分を除いて基板１０の表面上にレジストを形成し、ハロゲン系ガス（例えば、ＢＣｌ_３、Ｃｌ_２及びＡｒの混合ガス）を用いたＩＣＰ（Inductively Coupled Plasma）等のエッチングを行うことで、形成することができる。

次に、図１（ｃ）に示すように、凹凸状になった基板１０の表面上に、ｎ型のＧａＮから成るｎクラッド層１１、ＧａＮから成る障壁層とＩｎ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）から成る井戸層とが交互に積層されるとともに最初及び最後の層が障壁層となる多重量子井戸構造を備えた発光層（活性層）１２、ｐ型のＧａＮから成るｐクラッド層１３を、この順番で積層する。

ｎクラッド層１１、発光層１２及びｐクラッド層１３は、例えばＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）などによって積層することができる。また、ｎ型のＧａＮのドーパントとして、例えばＳｉを用いることができる。また、ｐ型のＧａＮのドーパントとして、例えばＭｇを用いることができる。また、このｐクラッド層１３の積層後、ｐ型ドーパンドを活性化するべくアニールを行ってもよい。また、ｎクラッド層１１、発光層１２及びｐクラッド層１３を構成するＧａＮやＩｎ_ｘＧａ_１−ｘＮに、Ａｌなどの他の元素が含まれていてもよい。

次に、図１（ｄ）に示すように、ｐクラッド層１３上に、ＩＴＯ（Indium Tin Oxide）から成る透明電極１４を形成する。この透明電極１４は、例えばスパッタなどによって形成することができる。

本例の半導体発光素子の製造方法では、後の工程でｎクラッド層１１に電極を形成するため、当該電極を形成する領域についてはｎクラッド層１１を露出させる必要がある。そこで、図１（ｅ）に示すように、当該領域における透明電極１４と、ｐクラッド層１３と、発光層１２と、ｎクラッド層１１の一部と、を除去する。

例えば、透明電極１４は、王水等によるエッチングによって除去することができる。さらに例えば、ｐクラッド層１３、発光層１２及びｎクラッド層１１は、ハロゲン系ガス（例えば、ＳｉＣｌ_４）を用いたＩＣＰ等のエッチングによって除去することができる。ただし、これらのエッチングを行う場合、除去すべき部分を除いてレジストを形成する必要がある。なお、それぞれのエッチングで使用したそれぞれのレジストは、それぞれのエッチングの終了後に除去する。

次に、電極の成膜方法について説明する。なお、以下では説明の簡略化のため、ｐ電極の成膜方法についてのみ例示するが、ｎ電極の成膜方法についても同様である。ただし、ｐ電極は透明電極１４の上面の一部に設けられ、ｎ電極は上述のエッチングによって露出させたｎクラッド層１１の上面の一部に設けられる。

まず、図２（ａ）に示すように、透明電極１４の上面に、オーバーハング形状のレジストＲを形成する。なお、図２（ａ）では図示していないが、上述のエッチングによって露出させたｎクラッド層１１の上面にも、同様にオーバーハング形状のレジストＲを形成する。

オーバーハング形状のレジストＲの形成方法として、周知のどのような形成方法を用いてもよい。例えば、開口部の壁面が垂直である通常のレジストを形成した後に、透明電極１４の上面側やｎクラッド層１１の上面側を選択的に収縮または溶解させることで、オーバーハング形状のレジストＲを形成してもよい。また例えば、開口部のないレジストを形成した後に、オーバーハング形状となるように選択的に溶解させることで、オーバーハング形状のレジストＲを形成してもよい。なお、図２（ａ）に示すように、レジストＲの開口部ＲＯの周辺を凹状にすると、例えば電極の材料を開口部ＲＯ内へ効率良く導入することができるため、好ましい。

次に、図２（ｂ）に示すように、レジストＲを形成した透明電極１４の上面とｎクラッド層１１の上面に対して、電極を構成する各種の膜を蒸着等によって順次成膜する。具体的には、最初にＮｉから成る第１Ｎｉ膜２ａ（接触膜）を成膜し、その次にＡｌから成るＡｌ膜２ｂ（反射膜）を成膜し、その次にＮｉから成る第２Ｎｉ膜２ｃを成膜し、その次にＰｔから成るＰｔ膜２ｄ（バリア膜）を成膜し、その次にＡｕから成るＡｕ膜２ｅ（パッド膜）を成膜し、その次にＮｉから成る第３Ｎｉ膜２ｆを成膜する。

各膜２ａ〜２ｆは、レジストＲの上面に成膜されるとともに、レジストＲの開口部ＲＯから各膜２ａ〜２ｆを成す材料が進入することで、透明電極１４の上面とｎクラッド層１１の上面とのそれぞれにも成膜される。特に、透明電極１４の上面とｎクラッド層１１の上面とのそれぞれにおいて、透明電極１４の上面及びｎクラッド層１１の上面から上方に向かって、第１Ｎｉ膜２ａ、Ａｌ膜２ｂ、第２Ｎｉ膜２ｃ、Ｐｔ膜２ｄ、Ａｕ膜２ｅ、第３Ｎｉ膜２ｆの順番で、各膜２ａ〜２ｆが成膜される。なお、各膜２ａ〜２ｆは、連続成膜によって成膜すると、迅速かつ容易に成膜することが可能になるため、好ましい。

透明電極１４の上面とｎクラッド層１１の上面とのそれぞれにおいて、Ｐｔ膜２ｄは、第２Ｎｉ膜２ｃの上面に形成されるとともに、Ａｌ膜２ｂの側面にも形成される。一方、Ａｕ膜２ｅは、Ｐｔ膜２ｄの上面のみに形成される。なお、Ｐｔ膜２ｄの一部が、Ａｌ膜２ｂの側面だけでなく、第１Ｎｉ膜２ａや第２Ｎｉ膜２ｃの側面に形成されるようにしてもよい。

上記のような膜が形成され得る条件の詳細については後述するが、例えば各膜２ａ〜２ｆの膜厚を、第１Ｎｉ膜２ａが４ｎｍ、Ａｌ膜２ｂが５０ｎｍ、第２Ｎｉ膜２ｃが４０ｎｍ、Ｐｔ膜２ｄが２５０ｎｍ、Ａｕ膜２ｅが７００ｎｍ、第３Ｎｉ膜２ｆが２０ｎｍになるようにすると、好ましい。

第１Ｎｉ膜２ａは、透明電極１４及びｎクラッド層１１のそれぞれとオーミック接触する。また、Ａｌ膜２ｂは、発光層１２が出射する光の少なくとも一部を反射する。また、第２Ｎｉ膜２ｃは、Ａｌ膜２ｂ及びＰｔ膜２ｄを強固に結びつける。また、Ｐｔ膜２ｄは、Ａｌ膜２ｂとＡｕ膜２ｅとの離間距離を確保して、Ａｌ及びＡｕの相互拡散を防止する。また、Ａｕ膜２ｅ及び第３Ｎｉ膜２ｆは、電力を供給する外部の電源装置と電気的に接続するためのワイヤ等と、電気的及び機械的に接続する。

そして、図２（ｃ）に示すように、各膜２ａ〜２ｆが上面に形成されたレジストＲを、ウエットエッチング等で除去する（リフトオフする）。なお、透明電極１４の上面とｎクラッド層１１の上面とのそれぞれに対して、同時に各膜２ａ〜２ｆを成膜する方法を例に挙げて説明したが、これらを別々に成膜することも可能である。また、必要に応じて、レジストＲの除去後に熱処理を行ってもよい。

次に、図３に示すように、透明電極１４の上面と、ｎクラッド層１１の上面と、各膜２ａ〜２ｆの側面及び上面の一部と、のそれぞれに対して、ＳｉＯ_２から成る保護膜３０を形成する。保護膜３０は、例えばプラズマＣＶＤ等によりＳｉＯ_２を全面的に形成した後、各膜２ａ〜２ｆの頂面の一部（ワイヤ等がボンディングされる部分）を除いてレジストを形成し、フッ酸等のエッチャントを用いて当該部分のＳｉＯ_２を除去することで、形成される。さらにこのとき、第３Ｎｉ膜２ｆについてもエッチングを行い、下地のＡｕ膜２ｅを露出させる。これにより、透明電極１４の上面にｎ電極２１が形成され、ｎクラッド層１１の上面にｐ電極２２が形成される。なお、エッチングで使用したレジストは、エッチングの終了後に除去する。

以上の工程によって、半導体発光素子１が形成される。ただし、この段階ではウエハの状態（基板１０及びｎクラッド層１１が共通となり、複数の半導体発光素子１が一体となっている状態）であるため、必要に応じてチップへの分割を行う。この分割は、半導体発光素子１を単位として行われ、１つのチップには少なくとも１つの半導体発光素子１が含まれる。

この分割工程では、まず、ｎクラッド層１１に対して分割溝を形成する。この分割溝は、例えば分割溝を形成すべき部分を除いてレジストを形成し、ハロゲン系ガス（例えば、ＳｉＣｌ_４）を用いたＩＣＰ等のエッチングを行うことで、形成することができる。なお、エッチングで使用したレジストは、エッチングの終了後に除去する。

次に、基板１０の凹凸が形成されていない方の面（以下、裏面とする）を、研磨等によって薄くする。そして、当該基板１０の裏面に対して、レーザスクライブ等によってスクライブ溝を形成する。このとき、基板１０におけるスクライブ溝を、ｎクラッド層１１における分割溝と対向する位置に形成する。そして、例えば基板１０の裏面側に形成されたスクライブ溝に刃を押し当てることで、スクライブ溝と分割溝との間が割れ、ウエハが分割される。

上記の分割によって生成される、チップ化された半導体発光素子１（以下、チップとする）は、例えばワイヤボンディング実装により実装される。この場合、発光層１２が出射する光は、チップの上面や側面から外部に取り出される。

発光層１２が出射する光は、そのまま外部に取り出されるものもあるが、ｐ電極２１及びｎ電極２２に入射するものもある。しかし、ｐ電極２１及びｎ電極２２に入射する光は、ｐ電極２１及びｎ電極２２中のＡｌ膜２ｂで反射され、さらに凹凸状の基板１０の表面で反射されることで、チップの上面や側面から外部に取り出され得る。そのため、効率よくチップから光を出射することが可能になる。

以上のように、本実施形態の半導体発光素子１及び電極成膜方法によれば、Ｐｔ膜２ｄによってＡｌ膜２ｂの側面が覆われるとともに、Ａｕ膜２ｅがＡｌ膜２ｂの側方に形成されない構造になる。そのため、Ａｌ膜２ｂの腐食を抑制するとともに、Ａｌ膜２ｂを成すＡｌとＡｕ膜２ｅを成すＡｕとが相互拡散してＡｕＡｌ層が形成されることを抑制することが可能になる。また、Ａｌ膜２ｂの側方にＡｕ膜２ｅが存在しない構造の電極２１，２２を、１つのレジストＲを用いて容易に成膜することが可能になる。したがって、電極２１，２２の劣化を抑制するとともに、当該電極２１，２２を簡易的な方法で成膜することが可能になる。

＜電極を成す各膜の好適な条件＞
次に、電極２１，２２を成す各膜２ａ〜２ｆの好適な条件について、図面を参照して説明する。

最初に、十分な反射率を確保するためのＡｌ膜２ｂの膜厚条件について、図４及び図５を参照して説明する。図４は、Ａｌ膜の膜厚を種々の大きさにした場合における、光の波長と反射率との関係を示すグラフである。図５は、光の波長が４５０ｎｍの場合における、Ａｌ膜の膜厚と反射率との関係を示すグラフである。なお、図４のグラフにおいて、縦軸は反射率（％）であり、横軸は光の波長（ｎｍ）である。また、図５のグラフにおいて、縦軸は反射率（％）であり、横軸はＡｌ膜２ｂの膜厚（ｎｍ）である。

図４に示すように、およそ上述の半導体発光素子１が出射し得る光の波長域において、Ａｌ膜２ｂの膜厚を小さくすると、反射率が低下する。特に、図５に示すように、Ａｌ膜２ｂの膜厚を４０ｎｍよりも小さくすると、反射率が急峻に低下する。一方、Ａｌ膜２ｂの膜厚を４０ｎｍ以上にすると、反射率が安定して高くなる。したがって、Ａｌ膜２ｂの膜厚は、製造ばらつきも含めて４０ｎｍ以上にすると、好ましい。

次に、電極２１，２２の劣化を抑制するためのＡｌ膜２ｂの膜厚条件について、図６及び図７を参照して説明する。図６は、Ａｌ膜の膜厚とＡｌ膜に生じるボイド占有率との関係を示すグラフである。図７は、Ａｌ膜の膜厚とＡｕＡｌ層形成率との関係を示すグラフである。なお、図６のグラフにおいて、縦軸はＡｌ膜２ｂの単位長さ当たりに生じるボイド占有率（％）であり、横軸はＡｌ膜２ｂの膜厚（ｎｍ）である。また、図７のグラフにおいて、縦軸はＡｌ膜２ｂの単位長さ当たりに生じるＡｕＡｌ層の形成率（％）であり、横軸はＡｌ膜２ｂの膜厚（ｎｍ）である。

本願の発明者は、ＬＥＤの保証温度（１４０〜１５０℃）よりも高い種々の温度（２５０〜４５０℃）で、電極２１，２２を種々の時間加熱して得られたそれぞれの試料に対して、断面ＳＥＭ（Scanning Electron Microscope）観察を行い、Ａｌ膜２ｂの単位長さ当たりに占めるボイドの長さであるボイド占有率を求めた。そして、この観察結果から、Ａｌ膜２ｂの膜厚が大きいほど、加熱温度が高いほど、ボイド占有率が大きくなるという知見を得た。

特に、本願の発明者は、この観察結果のアーレニウスプロットから、Ａｌ膜２ｂの膜厚と、ボイド成長の活性化エネルギーとの関係を求めた。その結果、膜厚５０ｎｍにおける活性化エネルギーが０．４１ｅＶ、膜厚７５ｎｍにおける活性化エネルギーが０．３２ｅＶ、膜厚１００ｎｍにおける活性化エネルギーが０．２５ｅＶとなった。即ち、Ａｌ膜２ｂの膜厚を小さくするほど、ボイド成長の活性化エネルギーが大きくなり、ボイドが形成されにくくなることが見出された。

上記結果より、ボイド占有率をモデル化したものを、下記式（１）に示す。下記式（１）中、Ｓがボイド占有率、Ｓ_０が初期ボイド占有率、Ｃ_ｓが定数、Ｅａ_ｓがボイド成長の活性化エネルギー、ｋがボルツマン定数、Ｔが絶対温度、ｔが加熱時間を示している。
Ｓ＝Ｓ_０+Ｃ_ｓ・ＥＸＰ（−Ｅａ_ｓ/ｋＴ）・ｌｎ（t） ・・・（１）

図６は、上記式（１）を、ＬＥＤの実使用条件に当てはめて得られたグラフである。具体的には、上記式（１）中の絶対温度Ｔを４１８Ｋ（１４５℃）とし、加熱時間ｔを１０万時間として、Ａｌ膜２ｂの種々の膜厚におけるボイド占有率Ｓを求め、グラフ化したものである。

図６に示すように、Ａｌ膜２ｂの膜厚を大きくし過ぎると、Ａｌ膜２ｂ中のボイド占有率が大きくなる。特に、Ａｌ膜２ｂの膜厚を７０ｎｍよりも大きくすると、Ａｌ膜２ｂ中のボイド占有率が急峻に増大する。一方、Ａｌ膜２ｂの膜厚を７０ｎｍ以下にすると、ボイド占有率が安定して低くなる。したがって、ボイドの発生を好適に抑制する観点から、Ａｌ膜２ｂの膜厚を７０ｎｍ以下にすると、好ましい。

同様に、本願の発明者は、ＬＥＤの保証温度（１４０〜１５０℃）よりも高い種々の温度（２５０〜４５０℃）で、電極２１，２２を種々の時間加熱して得られたそれぞれの試料に対して、断面ＳＥＭ観察を行い、Ａｌ膜２ｂの単位長さ当たりに占めるＡｕＡｌ層の長さであるＡｕＡｌ層形成率を求めた。そして、この観察結果から、Ａｌ膜２ｂの膜厚が大きいほど、加熱温度が高いほど、ＡｕＡｌ層形成率が大きくなるという知見を得た。

特に、本願の発明者は、この観察結果のアーレニウスプロットから、Ａｌ膜２ｂの膜厚と、ＡｕＡｌ層成長の活性化エネルギーとの関係を求めた。その結果、膜厚５０ｎｍにおける活性化エネルギーが１．４５ｅＶ、膜厚１００ｎｍにおける活性化エネルギーが１．２２ｅＶ、膜厚２００ｎｍにおける活性化エネルギーが０．９７ｅＶとなった。即ち、Ａｌ膜２ｂの膜厚を小さくするほど、ＡｕＡｌ層成長の活性化エネルギーが大きくなり、ＡｕＡｌ層が形成されにくくなる（Ａｕ及びＡｌの相互拡散が抑制される）ことが見出された。

上記結果より、ＡｕＡｌ層形成率をモデル化したものを、下記式（２）に示す。下記式（２）中、ＸがＡｕＡｌ層形成率、Ｃ_ｘが定数、Ｅａ_ｘがＡｕＡｌ層成長の活性化エネルギー、ｋがボルツマン定数、Ｔが絶対温度、ｔが加熱時間を示している。
Ｘ＝Ｃ_ｘ・ＥＸＰ（−Ｅａ_ｘ/ｋＴ）・ｌｎ（t） ・・・（２）

図７は、上記式（２）を、ＬＥＤの実使用条件に当てはめて得られたグラフである。具体的には、上記式（２）中の絶対温度Ｔを４１８Ｋ（１４５℃）とし、加熱時間ｔを１０万時間として、Ａｌ膜２ｂの種々の膜厚におけるＡｕＡｌ層形成率Ｘを求め、グラフ化したものである。

図７に示すように、Ａｌ膜２ｂの膜厚を大きくし過ぎると、ＡｕＡｌ層形成率が大きくなる。特に、Ａｌ膜２ｂの膜厚を１５０ｎｍよりも大きくすると、ＡｕＡｌ層形成率が急峻に増大する。一方、Ａｌ膜２ｂの膜厚を１５０ｎｍ以下にすると、ＡｕＡｌ層形成率が安定して低くなる。したがって、ＡｕＡｌ層の形成（Ａｕ及びＡｌの相互拡散）を好適に抑制する観点から、Ａｌ膜２ｂの膜厚を１５０ｎｍ以下にすると、好ましい。

このように、Ａｌ膜２ｂの膜厚を、４０ｎｍ以上かつ７０ｎｍ以下にすることで、十分な反射率を確保するとともに、Ａｌ膜２ｂ中にボイドが発生することを抑制したり、Ａｌ及びＡｕが相互拡散してＡｕＡｌ層が形成されることを抑制したりすることが可能になる。

次に、第１Ｎｉ膜２ａの膜厚条件について、図８を参照して説明する。図８は、光の波長が４５０ｎｍの場合における、第１Ｎｉ膜の膜厚と反射率との関係を示すグラフである。なお、図８のグラフにおいて、縦軸は反射率（％）であり、横軸は第１Ｎｉ膜２ａの膜厚（ｎｍ）である。

図８に示すように、第１Ｎｉ膜２ａの膜厚を大きくすると、反射率が低下する。特に、第１Ｎｉ膜２ａの膜厚を４ｎｍよりも大きくすると、反射率が急峻に低下する。一方、第１Ｎｉ膜２ａの膜厚を４ｎｍ以下にすると、反射率が安定して高くなる。したがって、第１Ｎｉ膜２ａの膜厚は、４ｎｍ以下にすると、好ましい。

このように、第１Ｎｉ膜２ａの膜厚を４ｎｍに以下にすることで、第１Ｎｉ膜２ａを設けることによって光の反射率が低下することを、好適に抑制することができる。

さらに、第１Ｎｉ膜２ａの膜厚条件について、図９を参照して説明する。図９は、第１Ｎｉ膜の膜厚と電極のピール強度との関係を示すグラフである。なお、図９のグラフにおいて、縦軸は電極２１，２２のピール強度（ｇＦ：グラム重）であり、横軸は第１Ｎｉ膜２ａの膜厚（ｎｍ）である。ここで、ピール強度とは、対象物（本例では電極２１，２２）を接着された面から引き剥がすために必要な力である。また、図９では、電極２１，２２のピール強度の単位をｇＦ（グラム重）としているが、１ｇＦ≒９．８×１０^−３Ｎである。

図９に示すように、第１Ｎｉ膜２ａの膜厚を２ｎｍよりも小さくすると、電極２１，２２のピール強度が急峻に減少する。一方、第１Ｎｉ膜２ａの膜厚を２ｎｍ以上にすると、電極２１，２２のピール強度が安定して高くなる。したがって、第１Ｎｉ膜２ａの膜厚は、２ｎｍ以上にすると、好ましい。

このように、第１Ｎｉ膜２ａの膜厚を２ｎｍ以上にすることで、電極２１，２２のピール強度を増大させることができるため、電極２１，２２の一部または全部の剥がれを防止することが可能になる。したがって、半導体発光素子１の歩留まりを高くするとともに、半導体発光素子１の使用時における不具合の発生を抑制することが可能になる。

次に、第１Ｎｉ膜２ａの成膜条件について、図１０を参照して説明する。図１０は、第１Ｎｉ膜の成膜速度とバッチ間の膜厚ばらつきとの関係を示すグラフである。なお、図１０のグラフにおいて、縦軸は第１Ｎｉ膜２ａのバッチ間の膜厚ばらつきを３σ（ｎｍ）で表現したものであり、横軸は第１Ｎｉ膜２ａの成膜速度（ｎｍ／ｓｅｃ）である。ここで、３σとは、標準偏差の３倍であって、平均値±３σの範囲内にほぼ全てのデータ（膜厚）が属する（ばらつきが正規分布である場合、９９．７％のデータ（膜厚）がこの範囲内に属する）ものである。したがって、３σが小さいほど、データ（膜厚）の全体的なばらつきが小さいものとなり、データ（膜厚）が所定の値の付近でまとまっていることになる。

図１０に示すように、第１Ｎｉ膜２ａの成膜速度を０．０５ｎｍ/ｓｅｃよりも大きくすると、バッチ間の膜厚ばらつき３σが急峻に増大する。一方、第１Ｎｉ膜２ａの成膜速度を０．０５ｎｍ/ｓｅｃ以下にすると、バッチ間の膜厚ばらつき３σが安定して小さくなる（図１０の例では、略０になる）。したがって、第１Ｎｉ膜２ａの成膜速度は、０．０５ｎｍ/ｓｅｃ以下にすると、好ましい。なお、第１Ｎｉ膜２ａの成膜速度は、当然に０ｎｍ/ｓｅｃよりも大きいものである。

このように、第１Ｎｉ膜２ａの成膜速度を０．０５ｎｍ/ｓｅｃ以下にすることで、膜厚のばらつきを小さくすることができるため、設計通りの半導体発光素子１を再現性良く得ることが可能になる。さらに、第１Ｎｉ膜２ａの膜厚を均一化することができるため、第１Ｎｉ膜２ａの密着性を高めることが可能となる。したがって、電極２１，２２の剥がれを防止するとともに、接触抵抗を低減することが可能になる。

次に、Ｐｔ膜２ｄの膜厚条件について、図１１及び図１２を参照して説明する。なお、以下では説明の便宜上、上面方向の膜厚についてはこれまで通り「膜厚」と称するが、側面方向の膜厚（特に、Ａｌ膜２ｂの側面方向における膜厚）については「側面膜厚」と称して区別する。

図１１（ａ）は、第１Ｎｉ膜２ａ、Ａｌ膜２ｂ、第２Ｎｉ膜２ｃ、Ｐｔ膜２ｄ、Ａｕ膜２ｅを順に成膜（連続成膜）する時における、膜厚の累積値（累積膜厚）と側面膜厚との関係を示すグラフであり、図１１（ｂ）は、側面カバレジについて説明する模式図である。なお、図１１（ａ）の実線のグラフにおいて、縦軸はＰｔ膜２ｄ及びＡｕ膜２ｅの側面膜厚（ｎｍ）であり、横軸は累積膜厚（ｎｍ）である。また、図１１（ａ）の一点鎖線のグラフにおいて、縦軸はＰｔ膜２ｄ及びＡｕ膜２ｅの側面カバレジ（％）であり、横軸は累積膜厚（ｎｍ）である。また、図１１（ａ）に示すグラフは、第１Ｎｉ膜２ａの膜厚が４ｎｍ、Ａｌ膜２ｂの膜厚が５０ｎｍ、第２Ｎｉ膜２ｃの膜厚が４０ｎｍである場合について例示したものである。

また、図１２は、Ｐｔ膜の膜厚と、Ａｕ膜の側面膜厚との関係について示したグラフである。なお、図１２のグラフにおいて、縦軸はＡｕ膜２ｅの側面膜厚であり、横軸はＰｔ膜２ｄの膜厚である。

図１１（ａ）の実線のグラフに示すように、Ａｌ膜２ｂの側面に成膜されるＰｔ膜２ｄの側面膜厚は、膜厚が２００ｎｍになるまでは増加するが、膜厚が２００ｎｍ以上になると側面膜厚が２０ｎｍ以上の値で一定となる。即ち、Ｐｔ膜２ｄの膜厚が２００ｎｍ以上になると、それ以降はＡｌ膜２ｂの側面にＰｔ膜２ｄ及びＡｕ膜２ｅは形成されず、上方向にのみＰｔ膜２ｄ及びＡｕ膜２ｅが形成されることになる。

同様のことについて、側面カバレジに基づいて説明する。なお、側面カバレジとは、図１１（ｂ）に示すように、側面膜厚の成膜速度（増加量）Ｔ_Lを膜厚の成膜速度（増加量）Ｔ_Ｖで除した値（Ｔ_L／Ｔ_Ｖ）である。

図１１（ａ）の一点鎖線のグラフに示すように、Ｐｔ膜２ｄ及びＡｕ膜２ｅの成膜が進み全体の膜厚の増加するにつれ、Ｐｔ膜２ｄの成膜開始時には１５％以上あった側面カバレジは、次第に低下していく。即ち、Ｐｔ膜２ｄの膜厚が増加するほど、Ａｌ膜２ｂの側面に、Ｐｔ膜２ｄ及びＡｕ膜２ｅが形成されにくくなる。そして、Ｐｔ膜２ｄの膜厚が２００ｎｍ以上になると、側面カバレジは０％になる。即ち、Ｐｔ膜２ｄの膜厚が２００ｎｍ以上になると、Ａｌ膜２ｂの側面に、Ｐｔ膜２ｄ及びＡｕ膜２ｅが形成されなくなる。

また、図１２に示すように、Ｐｔ膜２ｄの膜厚が２００ｎｍよりも小さくなるように設定すると、Ａｕ膜２ｅの側面膜厚が０ｎｍよりも大きくなる（Ａｌ膜２ｂの側面方向にＡｕ膜２ｅが形成される）。一方、Ｐｔ膜２ｄの膜厚が２００ｎｍ以上になるように設定すると、Ａｕ膜２ｅの側面膜厚が０ｎｍになる（Ａｌ膜２ｂの側面方向にＡｕ膜２ｅが形成されなくなる）。

したがって、この特性を利用して、Ｐｔ膜２ｄの膜厚が２００ｎｍ以上になるように設定することにより、Ａｕ膜２ｅの成膜段階においてＡｌ膜２ｂの側方にＡｕ膜２ｅが形成されることを防止することが可能になる。

一方、Ｐｔ膜２ｄの膜厚は、製品毎のばらつき等を考慮して、上述した下限値である２００ｎｍ以上に設定すると、好ましい。ただし、Ｐｔ膜２ｄの膜厚を過度に大きくすると、必要となる原料の量が大きくなったり、製造工程にかかる時間が長くなったりするため、好ましくない。そこで、Ｐｔ膜２ｄの膜厚は、例えば３００ｎｍ以下にすると、好ましい。具体的に例えば、製品毎のばらつきが±５０ｎｍ程度であると仮定する場合、Ｐｔ膜２ｄを２５０ｎｍに設定すると、好ましい。

このように、Ｐｔ膜２ｄの膜厚を、２００ｎｍ以上かつ３００ｎｍ以下にすると、好ましい。この場合、Ａｌ膜２ｂの側方にＡｕ膜２ｅが存在しない構造の電極２１，２２を、確実性高く得ることができる。また、Ａｌ膜２ｂの側面に対して、電極２１，２２の劣化を好適に抑制可能となる十分な側面膜厚（２０ｎｍ以上）のＰｔ膜２ｄを、成膜することが可能になる。さらに、無用にＰｔ膜２ｄを厚く成膜することを、抑制することが可能になる。

次に、上記の条件を満たす半導体発光素子１（以下、実施例とする）の動作例と、上記の条件を満たさず反射膜を備えない半導体発光素子（以下、比較例とする）の動作例と、のそれぞれについて図１３を参照して説明する。図１３は、実施例及び比較例のそれぞれの動作例を示すグラフである。

図１３のグラフは、半導体発光素子に対して所定の電流（例えば、８５ｍＡ）を供給し、出射される光を積分球により集光して計測した結果を、波長毎の光出力として表したものである。なお、図１３では、実施例の動作結果を図中の◆で示し、比較例の動作結果を図中の□で示している。なお、図１２のグラフの縦軸は光出力（ｍＷ）であり、横軸は波長（ｎｍ）である。

図１３に示すように、発光波長の全体において、実施例が出射する光の光出力が、比較例が出射する光の光出力よりも大きくなる（本例の場合、３．８ｍＷ程度、割合では４％程度）。即ち、実施例の方が、比較例よりも効率よく光を出射することが可能である。

また、実施例に対して、高温高湿バイアス試験（温度：８５℃、湿度：８５％、逆バイアス：−５Ｖ、駆動時間：１０００時間）を行ったが、駆動電圧特性、光出力特性、耐圧特性について問題がないことを確認するとともに、腐食についても問題がない事を確認することができた。

また、実使用条件下（温度：１４５℃）における、実施例のボイド発生率とＡｕＡｌ層形成率とについて、図１４及び図１５を参照して説明する。図１４は、実施例の実使用条件下における、経過時間とＡｌ膜に生じるボイド占有率との関係を示すグラフである。また、図１５は、実施例の実使用条件下における、経過時間とＡｕＡｌ層形成率との関係を示すグラフである。なお、図１４のグラフは、Ａｌ膜２ｂの膜厚を７０ｎｍとした場合に上記式（１）から得られるものであり、図１５のグラフは、Ａｌ膜２ｂの膜厚を７０ｎｍとした場合に上記式（２）から得られるものである。また、図１４のグラフにおいて、縦軸はＡｌ膜２ｂの単位長さ当たりに生じるボイド占有率（％）であり、横軸は実使用条件下での経過時間（ｈ）である。また、図１５のグラフにおいて、縦軸はＡｌ膜２ｂの単位長さ当たりに生じるＡｕＡｌ層の形成率（％）であり、横軸は実使用条件下での経過時間（ｈ）である。

図１４に示すように、１０万時間経過後のボイド発生率は、１．８％である。一方、図１５に示すように、１０万時間経過後のＡｕＡｌ層形成率は、８×１０^−５％である。いずれの値も、半導体発光素子の信頼性上、問題のないレベルとなっている。

＜変形等＞
上述した半導体発光素子１の構成は一例に過ぎず、適宜変更してもよい。例えば、半導体積層構造１１〜１４については、周知のどのような構造を採用してもよい。ただし、半導体発光素子が、発光層と、当該発光層に電力を供給するための電極と、を備えた構造であると、好ましい。

また、上述したｐ電極２１及びｎ電極２２の構成は一例に過ぎず、発光層１２が出射する光の少なくとも一部を反射する反射膜と、パッド膜と、反射膜及びパッド膜の反応を抑制するバリア膜と、を備える限り、どのような構成にしてもよい。

また、上述の例では、ｐ電極２１及びｎ電極２２を構成するそれぞれの膜２ａ〜２ｆが、１種類の金属から成る場合について例示したが、これらの少なくとも１つが複数種類の金属を含むものであってもよい。また、ｐ電極２１及びｎ電極２２を構成するそれぞれの膜２ａ〜２ｆの一部または全部が、上述の例とは異なるものであってもよい。

例えば、バリア膜がＰｔから成る場合について例示したが、バリア膜がこれ以外の材料から成るものであってもよい。ただし、電極２１，２２の劣化を好適に抑制する観点から、少なくとも反射膜を成す材料（Ａｌ）及びパッド膜を成す材料（Ａｕ）よりも融点が高い高融点金属から成る（例えば、Ｐｔ、Ｍｏ及びＷの少なくとも１つを含む）と、好ましい。

本発明に係る半導体発光素子及び電極成膜方法は、照明装置等に搭載されるＬＥＤ等に、好適に利用され得る。

１ ： 半導体発光素子
１０ ： 基板
１１ ： ｎクラッド層
１２ ： 発光層
１３ ： ｐクラッド層
１４ ： 透明電極
２１ ： ｐ電極
２２ ： ｎ電極
２ａ ： 第１Ｎｉ膜（接触膜）
２ｂ ： Ａｌ膜（反射膜）
２ｃ ： 第２Ｎｉ膜
２ｄ ： Ｐｔ膜（バリア膜）
２ｅ ： Ａｕ膜（パッド膜）
２ｆ ： 第３Ｎｉ膜
３０ ： 保護膜
Ｒ ： レジスト
ＲＯ ： 開口部

Claims (11)

1. 電力を供給することで発光する発光層を有した半導体積層構造と、
   前記半導体積層構造上に形成される電極と、を備え、
   前記電極は、
   前記発光層が出射する光を反射する、Ａｌから成る反射膜と、
   前記反射膜の上方及び側面に形成されるＰｔから成るバリア膜と、
   前記バリア膜の上面のみに形成される、Ａｕから成るパッド膜と、
   前記反射膜と前記バリア膜との間に形成されるＮｉから成る膜と、を備え、
   前記バリア膜は、前記反射膜の上方における膜厚が２００ｎｍ以上であって、前記反射膜の側面に形成される膜厚が２０ｎｍ以上であることを特徴とする半導体発光素子。
2. 前記反射膜の膜厚が、４０ｎｍ以上かつ７０ｎｍ以下であることを特徴とする請求項１に記載の半導体発光素子。
3. 前記バリア膜の膜厚が、３００ｎｍ以下であることを特徴とする請求項１または２に記載の半導体発光素子。
4. 前記電極が、
   前記半導体積層構造の上面に接触する接触膜を、さらに備え、
   前記反射膜が、前記接触膜の上面に形成されることを特徴とする請求項１〜３のいずれか１項に記載の半導体発光素子。
5. 前記接触膜がＮｉから成り、その膜厚が４ｎｍ以下であることを特徴とする請求項４に記載の半導体発光素子。
6. 前記接触膜がＮｉから成り、その膜厚が２ｎｍ以上であることを特徴とする請求項４または５に記載の半導体発光素子
7. 前記電極が、
   前記パッド膜の上面に形成されるＮｉから成る膜を、さらに備えることを特徴とする請求項１〜６のいずれか１項に記載の半導体発光素子。
8. 電力を供給することで発光する発光層を有した半導体積層構造上に、オーバーハング形状のレジストを形成するレジスト形成工程と、
   前記レジストが形成された面上に反射膜を形成する反射膜形成工程と、
   前記反射膜形成工程よりも後にバリア膜を形成するバリア膜形成工程と、
   前記バリア膜形成工程よりも後にパッド膜を形成するパッド膜形成工程と、
   前記パッド膜形成工程よりも後に前記レジストを除去するリフトオフ工程と、を備え、
   下地となる膜の側面における成膜速度を、当該下地となる膜の上面における成膜速度で除した値である側面カバレジが、
   前記バリア膜形成工程の開始時点で１５％以上になり、前記バリア膜形成工程の終了時点及び前記パッド膜形成工程で０％になることを特徴とする電極成膜方法。
9. 前記反射膜形成工程、前記バリア膜形成工程及び前記パッド膜形成工程が、連続成膜によって前記反射膜、前記バリア膜及び前記パッド膜を形成するものであることを特徴とする請求項８に記載の電極成膜方法。
10. 前記バリア膜形成工程の終了時点における前記バリア膜の膜厚が、２００ｎｍ以上であることを特徴とする請求項８または９に記載の電極成膜方法。
11. 前記レジスト形成工程と前記反射膜形成工程との間に、前記半導体積層構造の上面に接触する接触膜を形成する接触膜形成工程をさらに備え、
    前記接触膜形成工程における前記接触膜の成膜速度が、０ｎｍ/ｓｅｃよりも大きく０．０５ｎｍ/ｓｅｃ以下であることを特徴とする請求項８〜１０のいずれか１項に記載の電極成膜方法。
    

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