KR101437746B1 - 반도체 발광 소자 및 전극 성막 방법 - Google Patents

반도체 발광 소자 및 전극 성막 방법 Download PDF

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Abstract

간이적인 방법으로 제조 가능함과 함께 열화되기 어려운 전극을 구비한 반도체 발광 소자와 당해 전극의 성막 방법을 제공한다.
본 발명에 관한 반도체 발광 소자 (1) 는, 전력을 공급함으로써 발광하는 발광층 (12) 을 가진 반도체 적층 구조 (10 ∼ 14) 와, 반도체 적층 구조 (10 ∼ 14) 상에 형성되는 전극 (21, 22) 을 구비한다. 전극 (21, 22) 은, 발광층 (12) 이 출사하는 광을 반사하는 반사막 (2b) 과, 반사막 (2b) 의 상방 및 측면에 형성되는 배리어막 (2d) 과, 배리어막 (2d) 의 상면에만 형성되는 패드막 (2e) 을 구비한다.

Description

반도체 발광 소자 및 전극 성막 방법{SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD OF FORMING ELECTRODE}
본 발명은, 발광 다이오드 (LED : Light Emitting Diode) 등으로 대표되는 반도체 발광 소자와, 당해 반도체 발광 소자가 구비하는 전극의 성막 방법에 관한 것이다.
LED 등으로 대표되는 반도체 발광 소자는, 저소비 전력, 소형, 고휘도, 긴 수명 등의 이점이 있으므로, 최근 다양한 용도로 이용되고 있다. 예를 들어, 소비 전력이 큰 백열등의 대체로서 조명 장치에 이용되도록 되어 왔다.
또한, 광의 출사 효율을 보다 높게 하기 위해, 발광층으로부터 출사되는 광을 반사할 수 있는 반사막을 전극에 구비하는 반도체 발광 소자가 제안되어 있다. 예를 들어, 일본 공개특허공보 2002-26392호, 일본 공개특허공보 2008-41866호, 일본 공개특허공보 2011-66461호, 일본 공개특허공보 2006-80469호, 일본 공개특허공보 2006-93358호, 일본 공개특허공보 2011-204804호 (이하, 「공지 문헌 1 ∼ 6」 이라 한다) 에서는, 반사율이 크고 저렴한 Al 을 반사막으로서 사용한 반도체 발광 소자가 제안되어 있다.
그러나, Al 은 융점이 낮고 화학적으로 활성인 재료이므로, 표면은 부식하기 쉽고 내부는 보이드나 힐록, 마이그레이션이 생기기 쉽다고 하는 문제가 있다. 또한, Al 은 이종 (異種) 금속과 접촉했을 경우에 상호 확산하기 쉬운 재료인데, 예를 들어 Au 와 접촉하면, 상호 확산에 의해 고저항이면서 취약한 AuAl 의 금속간 화합물이 형성되어, 반도체 발광 소자의 구동 전압이 상승하거나 전극의 밀착 강도가 열화되는 등, 반도체 발광 소자의 신뢰성이 손상되는 요인이 된다.
Au 는 외부의 전원 장치와 반도체 발광 소자를 접속하는 와이어로서 이용되는 경우가 많고, 이 와이어와 양호하게 접속하기 위해 전극의 패드막으로서 Au 가 이용되는 경우가 많다. 그러나, Al 막과 Au 막이 함께 전극에 포함되는 경우 상기 서술한 접촉의 문제가 생긴다.
따라서, 예를 들어 공지 문헌 1 ∼ 6 에서는, Al 막과 Au 막 사이에 Al 및 Au 이외의 재료로 이루어진 막을 삽입함으로써, Al 막과 Au 막이 직접적으로 접촉하는 것을 억제한 전극을 갖는 반도체 발광 소자가 제안되어 있다.
공지 문헌 1 ∼ 5 에서는, Al 막과 Au 막 사이에 Ti, Pt, W, Ta, Pd 등의 재료로 이루어진 막이 삽입된 구조의 전극을 갖는 반도체 발광 소자가 제안되어 있다. 그러나, 이들 반도체 발광 소자의 전극에서는, Al 막의 측면이 노출되므로 Al 막의 측면이 부식될 가능성이 있다. 또한, Al 막의 측면에 의도하지 않게 Au 막이 형성될 가능성이 있어, Al 및 Au 가 상호 확산됨으로써 고저항이면서 취약한 AuAl 층이 형성될 가능성이 있다.
한편, 공지 문헌 6 에서는, Al 막의 상면 및 측면을 W 막으로 덮고, 추가로 W 막의 상면 및 측면을 Au 막으로 덮는 구조의 전극을 갖는 반도체 발광 소자가 제안되어 있다. 그러나, 이 반도체 발광 소자의 전극에서는, Al 막의 상방뿐만 아니라 Al 막의 측방에도 Au 막이 존재하는 점에서, Al 막 및 Au 막이 근접하는 부분이 많아져, Al 및 Au 의 상호 확산이 발생할 가능성이 높아진다. 또한, 이 반도체 발광 소자의 전극을 제작하기 위해서는, 복수회의 포토리소그래피 공정과 복수회의 성막 공정이 필요하게 되어, 제조 공정이 번잡해짐과 함께 비용이 높아져 실용적이지 않다.
본 발명은, 상기의 문제점을 감안하여, 간이적인 방법으로 제조 가능함과 함께 열화되기 어려운 전극을 구비한 반도체 발광 소자와, 당해 전극의 성막 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명은, 전력을 공급함으로써 발광하는 발광층을 가진 반도체 적층 구조와,
상기 반도체 적층 구조 상에 형성되는 전극을 구비하고,
상기 전극은,
상기 발광층이 출사하는 광을 반사하는 반사막과,
상기 반사막의 상방 및 측면에 형성되는 배리어막과,
상기 배리어막의 상면에만 형성되는 패드막을 구비하는 것을 특징으로 하는 반도체 발광 소자를 제공한다.
이 반도체 발광 소자에 의하면, 배리어막에 의해 반사막의 측면이 덮임과 함께, 패드막이 반사막의 측방에 형성되지 않는 구조가 된다. 그로 인해, 반사막의 부식을 억제함과 함께, 반사막을 이루는 재료와 패드막을 이루는 재료가 상호 확산하는 것을 억제하는 것이 가능해진다.
또한, 상기 특징의 반도체 발광 소자는, 상기 반사막이 Al 로 이루어지고, 상기 패드막이 Au 로 이루어지면 바람직하다.
이 반도체 발광 소자에 의하면, 배리어막에 의해 Al 로 이루어진 반사막의 부식을 억제함과 함께, 반사막을 이루는 Al 과 패드막을 이루는 Au 가 상호 확산함으로써 AuAl 층이 형성되는 것을 억제하는 것이 가능해진다.
또한, 상기 특징의 반도체 발광 소자는, 상기 반사막의 막두께가 40 ㎚ 이상 그리고 70 ㎚ 이하이면 바람직하다.
이 반도체 발광 소자에 의하면, 충분한 반사율을 확보함과 함께, Al 로 이루어진 반사막 중에 보이드가 발생하는 것을 억제하고, 반사막을 이루는 Al 과 패드막을 이루는 Au 가 상호 확산하여 AuAl 층이 형성되는 것을 억제하는 것이 가능해진다.
또한, 상기 특징의 반도체 발광 소자는, 상기 배리어막이 Al 및 Au 보다 융점이 높은 고융점 금속으로 이루어지면 바람직하다.
특히, 상기 배리어막이, Pt, Mo 및 W 중 적어도 하나를 포함하면 바람직하다.
이 반도체 발광 소자에 의하면, 전극의 열화를 바람직하게 억제하는 것이 가능해진다.
또한, 상기 특징의 반도체 발광 소자는, 상기 배리어막의 막두께가 200 ㎚ 이상이면 바람직하다.
이 반도체 발광 소자에 의하면, 반사막의 측방에 패드막이 존재하지 않는 구조의 전극을 확실성 높게 얻을 수 있다.
또한, 상기 특징의 반도체 발광 소자는, 상기 배리어막의 막두께가 300 ㎚ 이하이면 바람직하다.
이 반도체 발광 소자에 의하면, 불필요하게 배리어막을 두껍게 성막하는 것을 억제하는 것이 가능해진다.
또한, 상기 특징의 반도체 발광 소자는, 상기 반사막의 측면에 형성되는 상기 배리어막의 막두께가 20 ㎚ 이상이면 바람직하다.
이 반도체 발광 소자에 의하면, 반사막의 측면에 대해 충분한 막두께의 배리어막이 형성된다. 그로 인해, 전극의 열화를 바람직하게 억제하는 것이 가능해진다.
또한, 상기 특징의 반도체 발광 소자는, 상기 전극이 상기 반도체 적층 구조의 상면에 접촉하는 접촉막을 추가로 구비하고,
상기 반사막이 상기 접촉막의 상면에 형성되면 바람직하다.
이 반도체 발광 소자에 의하면, 접촉막을 형성함으로써, 전극과 반도체 적층 구조를 바람직하게 접촉 (예를 들어, 오믹 접촉) 시키는 것이 가능해진다.
또한, 상기 특징의 반도체 발광 소자는, 상기 접촉막이 Ni 로 이루어지고, 그 막두께가 4 ㎚ 이하이면 바람직하다.
이 반도체 발광 소자에 의하면, 접촉막을 형성함으로써 광의 반사율이 저하되는 것을 바람직하게 억제할 수 있다.
또한, 상기 특징의 반도체 발광 소자는, 상기 접촉막이 Ni 로 이루어지고, 그 막두께가 2 ㎚ 이상이면 바람직하다.
이 반도체 발광 소자에 의하면, 전극의 필 강도를 증대시킬 수 있으므로, 전극의 일부 또는 전부의 박리를 방지하는 것이 가능해진다. 따라서, 반도체 발광 소자의 수율을 높게 함과 함께, 반도체 발광 소자의 사용시에 있어서의 문제의 발생을 억제하는 것이 가능해진다.
또한, 본 발명은, 전력을 공급함으로써 발광하는 발광층을 가진 반도체 적층 구조 상에, 오버행 형상의 레지스트를 형성하는 레지스트 형성 공정과,
상기 레지스트가 형성된 면 상에 반사막을 형성하는 반사막 형성 공정과,
상기 반사막 형성 공정보다 후에 배리어막을 형성하는 배리어막 형성 공정과,
상기 배리어막 형성 공정보다 후에 패드막을 형성하는 패드막 형성 공정과,
상기 패드막 형성 공정보다 후에 상기 레지스트를 제거하는 리프트 오프 공정을 구비하고,
하지가 되는 막의 측면에 있어서의 성막 속도를, 당해 하지가 되는 막의 상면에 있어서의 성막 속도로 나눈 값인 측면 커버리지가,
상기 배리어막 형성 공정의 개시 시점에서 15 % 이상이 되고, 상기 배리어막 형성 공정의 종료 시점 및 상기 패드막 형성 공정에서 0 % 가 되는 것을 특징으로 하는 전극 성막 방법을 제공한다.
이 전극 성막 방법에 의하면, 반사막의 측방에 패드막이 존재하지 않는 구조의 전극을 하나의 레지스트를 이용하여 용이하게 성막하는 것이 가능해진다.
또한, 상기 특징의 전극 성막 방법은, 상기 반사막 형성 공정, 상기 배리어막 형성 공정 및 상기 패드막 형성 공정이, 연속 성막에 의해 상기 반사막, 상기 배리어막 및 상기 패드막을 형성하는 것이면 바람직하다.
이 전극 성막 방법에 의하면, 각 막을 신속하고 용이하게 성막하는 것이 가능해진다.
또한, 상기 특징의 전극 성막 방법은, 상기 배리어막 형성 공정의 종료 시점에 있어서의 상기 배리어막의 막두께가 200 ㎚ 이상이면 바람직하다.
이 전극 성막 방법에 의하면, 반사막의 측방에 패드막이 존재하지 않는 구조의 전극을 확실성 높게 얻을 수 있다.
또한, 상기 특징의 전극 성막 방법은, 상기 레지스트 형성 공정과 상기 반사막 형성 공정의 사이에, 상기 반도체 적층 구조의 상면에 접촉하는 접촉막을 형성하는 접촉막 형성 공정을 추가로 구비하고,
상기 접촉막 형성 공정에 있어서의 상기 접촉막의 성막 속도가 0 ㎚/sec 보다 크고 0.05 ㎚/sec 이하이면 바람직하다.
이 전극 성막 방법에 의하면, 막두께의 편차를 작게 할 수 있으므로, 설계대로의 반도체 발광 소자를 재현성 좋게 얻는 것이 가능해진다. 또한, 접촉막의 막두께를 균일화할 수 있으므로, 접촉막의 밀착성을 높이는 것이 가능해진다. 따라서, 전극의 박리를 방지함과 함께, 접촉 저항을 저감하는 것이 가능해진다.
상기 특징의 반도체 발광 소자 및 전극 성막 방법에 의하면, 전극의 열화를 억제함과 함께, 당해 전극을 간이적인 방법으로 성막하는 것이 가능해진다.
도 1 은 본 발명의 실시형태에 관한 반도체 발광 소자의 제조 방법의 일례를 나타내는 단면도.
도 2 는 본 발명의 실시형태에 관한 반도체 발광 소자의 제조 방법의 일례를 나타내는 단면도.
도 3 은 본 발명의 실시형태에 관한 반도체 발광 소자의 제조 방법의 일례를 나타내는 단면도.
도 4 는 Al 막의 막두께를 여러 가지의 크기로 했을 경우에 있어서의 광의 파장과 반사율의 관계를 나타내는 그래프.
도 5 는 광의 파장이 450 ㎚ 인 경우에 있어서의 Al 막의 막두께와 반사율의 관계를 나타내는 그래프.
도 6 은 Al 막의 막두께와 Al 막에 생기는 보이드 점유율의 관계를 나타내는 그래프.
도 7 은 Al 막의 막두께와 AuAl 층 형성률의 관계를 나타내는 그래프.
도 8 은 광의 파장이 450 ㎚ 인 경우에 있어서의 제 1 Ni 막의 막두께와 반사율의 관계를 나타내는 그래프.
도 9 는 제 1 Ni 막의 막두께와 전극의 필 강도의 관계를 나타내는 그래프.
도 10 은 제 1 Ni 막의 성막 속도와 배치간 막두께 편차의 관계를 나타내는 그래프.
도 11 은 누적 막두께와 측면 막두께와의 관계를 나타내는 그래프와 측면 커버리지에 대해 설명하는 모식도.
도 12 는 Pt 막의 막두께와 Au 막의 측면 막두께의 관계에 대해 나타내는 그래프.
도 13 은 실시예 및 비교예의 각각의 동작예를 나타내는 그래프.
도 14 는 실시예의 실사용 조건 하에 있어서의 경과 시간과 Al 막에 생기는 보이드 점유율의 관계를 나타내는 그래프.
도 15 는 실시예의 실사용 조건 하에 있어서의 경과 시간과 AuAl 층 형성률의 관계를 나타내는 그래프.
이하, 본 발명의 실시형태로서 본 발명을 LED 에 적용하는 경우를 예시한다. 단, 본 발명이 적용 가능한 반도체 발광 소자는 LED 에 한정되지 않는다. 예를 들어 레이저 다이오드 등, 전극을 개재하여 공급되는 전력에 의해 발광하는 반도체 발광 소자의 전반에 대해 본 발명을 적용하는 것이 가능하다.
<반도체 발광 소자>
먼저, 본 발명의 실시형태에 관한 반도체 발광 소자 및 그 제조 방법의 일례에 대해 도 1 ∼ 도 3 을 참조하여 설명한다. 도 1 ∼ 도 3 은, 본 발명의 실시형태에 관한 반도체 발광 소자의 제조 방법의 일례를 나타내는 단면도이다. 도 1 은, 각종 반도체층의 적층 방법 (반도체 적층 구조의 형성 방법) 에 대해 예시한 것이다. 또한, 도 2 는, 도 1 의 후의 공정을 나타낸 것으로, 전극의 성막 방법에 대해 예시한 것이다. 또한, 도 3 은, 도 2 의 후의 공정을 나타낸 것으로, 보호막의 형성 방법에 대해 예시한 것이다.
먼저, 도 1(a) 에 나타내는 바와 같이, 사파이어 등으로 이루어진 기판 (10) 을 준비한다. 그리고, 도 1(b) 에 나타내는 바와 같이, 기판 (10) 의 일방의 주면 (이하, 표면이라 한다) 을 요철상으로 가공한다. 예를 들어, 이와 같은 요철상은, 오목부 (홈) 를 형성해야 할 부분을 제외하고 기판 (10) 의 표면 상에 레지스트를 형성하여, 할로겐계 가스 (예를 들어, BCl3, Cl2 및 Ar 의 혼합 가스) 를 사용한 ICP (Inductively Coupled Plasma) 등의 에칭을 실시함으로써 형성할 수 있다.
다음으로, 도 1(c) 에 나타내는 바와 같이, 요철상이 된 기판 (10) 의 표면 상에, n 형의 GaN 으로 이루어진 n 클래드층 (11), GaN 으로 이루어진 장벽층과 InxGa1 - xN (0<x≤1) 으로 이루어진 우물층이 교대로 적층됨과 함께 최초 및 최후의 층이 장벽층이 되는 다중 양자 우물 구조를 구비한 발광층 (활성층)(12), p 형의 GaN 으로 이루어진 p 클래드층 (13) 을, 이 순서대로 적층한다.
n 클래드층 (11), 발광층 (12) 및 p 클래드층 (13) 은, 예를 들어 MOCVD (Metal Organic Chemical Vapor Deposition) 등에 의해 적층할 수 있다. 또한, n 형의 GaN 의 도펀트로서 예를 들어 Si 를 사용할 수 있다. 또한, p 형의 GaN 의 도펀트로서 예를 들어 Mg 를 사용할 수 있다. 또한, 이 p 클래드층 (13) 의 적층 후, p 형 도펀트를 활성화하기 위해 어닐을 실시해도 된다. 또한, n 클래드층 (11), 발광층 (12) 및 p 클래드층 (13) 을 구성하는 GaN 이나 InxGa1 - xN 에, Al 등의 다른 원소가 포함되어 있어도 된다.
다음으로, 도 1(d) 에 나타내는 바와 같이, p 클래드층 (13) 상에, ITO (Indium Tin Oxide) 로 이루어진 투명 전극 (14) 을 형성한다. 이 투명 전극 (14) 은, 예를 들어 스퍼터 등에 의해 형성할 수 있다.
본 예의 반도체 발광 소자의 제조 방법에서는, 후의 공정에서 n 클래드층 (11) 에 전극을 형성하므로, 당해 전극을 형성하는 영역에 대해서는 n 클래드층 (11) 을 노출시킬 필요가 있다. 그래서, 도 1(e) 에 나타내는 바와 같이, 당해 영역에 있어서의 투명 전극 (14) 과, p 클래드층 (13) 과, 발광층 (12) 과, n 클래드층 (11) 의 일부를 제거한다.
예를 들어, 투명 전극 (14) 은, 왕수 등에 의한 에칭에 의해 제거할 수 있다. 또한 예를 들어, p 클래드층 (13), 발광층 (12) 및 n 클래드층 (11) 은, 할로겐계 가스 (예를 들어, SiCl4) 를 사용한 ICP 등의 에칭에 의해 제거할 수 있다. 단, 이들의 에칭을 실시하는 경우, 제거해야 할 부분을 제외하고 레지스트를 형성할 필요가 있다. 또한, 각각의 에칭에서 사용한 각각의 레지스트는, 각각의 에칭의 종료 후에 제거한다.
다음으로, 전극의 성막 방법에 대해 설명한다. 또한, 이하에서는 설명의 간략화를 위해, p 전극의 성막 방법에 대해서만 예시하나, n 전극의 성막 방법에 대해서도 동일하다. 단, p 전극은 투명 전극 (14) 의 상면의 일부에 형성되고, n 전극은 상기 서술한 에칭에 의해 노출시킨 n 클래드층 (11) 의 상면의 일부에 형성된다.
먼저, 도 2(a) 에 나타내는 바와 같이, 투명 전극 (14) 의 상면에, 오버행 형상의 레지스트 (R) 를 형성한다. 또한, 도 2(a) 에서는 도시하지 않았으나, 상기 서술한 에칭에 의해 노출시킨 n 클래드층 (11) 의 상면에도 동일하게 오버행 형상의 레지스트 (R) 를 형성한다.
오버행 형상의 레지스트 (R) 의 형성 방법으로서, 주지의 어떠한 형성 방법을 사용해도 된다. 예를 들어, 개구부의 벽면이 수직인 통상의 레지스트를 형성한 후에, 투명 전극 (14) 의 상면측이나 n 클래드층 (11) 의 상면측을 선택적으로 수축 또는 용해시킴으로써, 오버행 형상의 레지스트 (R) 를 형성해도 된다. 또한 예를 들어, 개구부가 없는 레지스트를 형성한 후에, 오버행 형상이 되도록 선택적으로 용해시킴으로써, 오버행 형상의 레지스트 (R) 를 형성해도 된다. 또한, 도 2(a) 에 나타내는 바와 같이, 레지스트 (R) 의 개구부 (RO) 의 주변을 오목 형상으로 하면, 예를 들어 전극의 재료를 개구부 (RO) 내에 효율적으로 도입할 수 있으므로 바람직하다.
다음으로, 도 2(b) 에 나타내는 바와 같이, 레지스트 (R) 를 형성한 투명 전극 (14) 의 상면과 n 클래드층 (11) 의 상면에 대해, 전극을 구성하는 각종의 막을 증착 등에 의해 순차 성막한다. 구체적으로는, 먼저 Ni 로 이루어진 제 1 Ni 막 (2a)(접촉막) 을 성막하고, 그 다음에 Al 로 이루어진 Al 막 (2b)(반사막) 을 성막하고, 그 다음에 Ni 로 이루어진 제 2 Ni 막 (2c) 을 성막하고, 그 다음에 Pt 로 이루어진 Pt 막 (2d)(배리어막) 을 성막하고, 그 다음에 Au 로 이루어진 Au 막 (2e)(패드막) 을 성막하고, 그 다음에 Ni 로 이루어진 제 3 Ni 막 (2f) 을 성막한다.
각 막 (2a ∼ 2f) 은, 레지스트 (R) 의 상면에 성막됨과 함께, 레지스트 (R) 의 개구부 (RO) 로부터 각 막 (2a ∼ 2f) 을 이루는 재료가 진입함으로써, 투명 전극 (14) 의 상면과 n 클래드층 (11) 의 상면의 각각에도 성막된다. 특히, 투명 전극 (14) 의 상면과 n 클래드층 (11) 의 상면의 각각에 있어서, 투명 전극 (14) 의 상면 및 n 클래드층 (11) 의 상면에서 상방을 향하여, 제 1 Ni 막 (2a), Al 막 (2b), 제 2 Ni 막 (2c), Pt 막 (2d), Au 막 (2e), 제 3 Ni 막 (2f) 의 순서대로 각 막 (2a ∼ 2f) 이 성막된다. 또한, 각 막 (2a ∼ 2f) 은, 연속 성막에 의해 성막하면, 신속하고 용이하게 성막하는 것이 가능해지므로 바람직하다.
투명 전극 (14) 의 상면과 n 클래드층 (11) 의 상면의 각각에 있어서, Pt 막 (2d) 은, 제 2 Ni 막 (2c) 의 상면에 형성됨과 함께 Al 막 (2b) 의 측면에도 형성된다. 한편, Au 막 (2e) 은 Pt 막 (2d) 의 상면에만 형성된다. 또한, Pt 막 (2d) 의 일부가 Al 막 (2b) 의 측면뿐만 아니라, 제 1 Ni 막 (2a) 이나 제 2 Ni 막 (2c) 의 측면에 형성되도록 하여도 된다.
상기와 같은 막이 형성될 수 있는 조건의 상세한 내용에 대해서는 후술하나, 예를 들어 각 막 (2a ∼ 2f) 의 막두께를, 제 1 Ni 막 (2a) 이 4 ㎚, Al 막 (2b) 이 50 ㎚, 제 2 Ni 막 (2c) 이 40 ㎚, Pt 막 (2d) 이 250 ㎚, Au 막 (2e) 이 700 ㎚, 제 3 Ni 막 (2f) 이 20 ㎚ 가 되도록 하면 바람직하다.
제 1 Ni 막 (2a) 은, 투명 전극 (14) 및 n 클래드층 (11) 의 각각과 오믹 접촉한다. 또한, Al 막 (2b) 은, 발광층 (12) 이 출사하는 광의 적어도 일부를 반사한다. 또한, 제 2 Ni 막 (2c) 은, Al 막 (2b) 및 Pt 막 (2d) 을 강고하게 결속한다. 또한, Pt 막 (2d) 은, Al 막 (2b) 과 Au 막 (2e) 의 이간 거리를 확보하여 Al 및 Au 의 상호 확산을 방지한다. 또한, Au 막 (2e) 및 제 3 Ni 막 (2f) 은, 전력을 공급하는 외부의 전원 장치와 전기적으로 접속하기 위한 와이어 등과 전기적 및 기계적으로 접속한다.
그리고, 도 2(c) 에 나타내는 바와 같이, 각 막 (2a ∼ 2f) 이 상면에 형성된 레지스트 (R) 를 웨트 에칭 등으로 제거한다 (리프트 오프한다). 또한, 투명 전극 (14) 의 상면과 n 클래드층 (11) 의 상면의 각각에 대해, 동시에 각 막 (2a ∼ 2f) 을 성막하는 방법을 예로 들어 설명하였으나, 이들을 따로따로 성막할 수도 있다. 또한, 필요에 따라, 레지스트 (R) 의 제거 후에 열처리를 실시해도 된다.
다음으로, 도 3 에 나타내는 바와 같이, 투명 전극 (14) 의 상면과, n 클래드층 (11) 의 상면과, 각 막 (2a ∼ 2f) 의 측면 및 상면의 일부의 각각에 대해, SiO2 로 이루어진 보호막 (30) 을 형성한다. 보호막 (30) 은, 예를 들어 플라즈마 CVD 등에 의해 SiO2 를 전면적으로 형성한 후, 각 막 (2a ∼ 2f) 의 정면 (頂面) 의 일부 (와이어 등이 본딩되는 부분) 를 제외하고 레지스트를 형성하여, 불산 등의 에천트를 이용하여 당해 부분의 SiO2 를 제거함으로써 형성된다. 또한 이때, 제 3 Ni 막 (2f) 에 대해서도 에칭을 실시하여 하지의 Au 막 (2e) 을 노출시킨다. 이로써, 투명 전극 (14) 의 상면에 n 전극 (21) 이 형성되고, n 클래드층 (11) 의 상면에 p 전극 (22) 이 형성된다. 또한, 에칭에서 사용한 레지스트는 에칭 종료 후에 제거한다.
이상의 공정에 의해, 반도체 발광 소자 (1) 가 형성된다. 단, 이 단계에서는 웨이퍼의 상태 (기판 (10) 및 n 클래드층 (11) 이 공통이 되고, 복수의 반도체 발광 소자 (1) 가 일체가 되어 있는 상태) 이므로, 필요에 따라 칩으로의 분할을 실시한다. 이 분할은, 반도체 발광 소자 (1) 를 단위로 하여 실시되며, 1 개의 칩에는 적어도 1 개의 반도체 발광 소자 (1) 가 포함된다.
이 분할 공정에서는, 먼저, n 클래드층 (11) 에 대해 분할 홈을 형성한다. 이 분할 홈은, 예를 들어 분할 홈을 형성해야 할 부분을 제외하고 레지스트를 형성하고, 할로겐계 가스 (예를 들어, SiCl4) 를 사용한 ICP 등의 에칭을 실시함으로써 형성할 수 있다. 또한, 에칭에서 사용한 레지스트는 에칭 종료 후에 제거한다.
다음으로, 기판 (10) 의 요철이 형성되어 있지 않은 쪽의 면 (이하, 이면이라 한다) 을 연마 등에 의해 얇게 한다. 그리고, 당해 기판 (10) 의 이면에 대해, 레이저 스크라이브 등에 의해 스크라이브 홈을 형성한다. 이때, 기판 (10) 에 있어서의 스크라이브 홈을 n 클래드층 (11) 에 있어서의 분할 홈과 대향하는 위치에 형성한다. 그리고, 예를 들어 기판 (10) 의 이면측에 형성된 스크라이브 홈에 칼날을 대고 누름으로써, 스크라이브 홈과 분할 홈의 사이가 갈라져 웨이퍼가 분할된다.
상기의 분할에 의해 생성되는 칩화된 반도체 발광 소자 (1)(이하, 칩이라 한다) 는, 예를 들어 와이어 본딩 실장에 의해 실장된다. 이 경우, 발광층 (12) 이 출사하는 광은, 칩의 상면이나 측면에서 외부로 취출된다.
발광층 (12) 이 출사하는 광은, 그대로 외부로 취출되는 것도 있지만, p 전극 (21) 및 n 전극 (22) 에 입사하는 것도 있다. 그러나, p 전극 (21) 및 n 전극 (22) 에 입사하는 광은, p 전극 (21) 및 n 전극 (22) 중의 Al 막 (2b) 에서 반사되고, 또한 요철상의 기판 (10) 의 표면에서 반사됨으로써, 칩의 상면이나 측면에서 외부로 취출될 수 있다. 그러므로, 효율적으로 칩에서 광을 출사하는 것이 가능해진다.
이상과 같이, 본 실시형태의 반도체 발광 소자 (1) 및 전극 성막 방법에 의하면, Pt 막 (2d) 에 의해 Al 막 (2b) 의 측면이 덮임과 함께, Au 막 (2e) 이 Al 막 (2b) 의 측방에 형성되지 않는 구조가 된다. 그러므로, Al 막 (2b) 의 부식을 억제함과 함께, Al 막 (2b) 을 이루는 Al 과 Au 막 (2e) 을 이루는 Au 가 상호 확산하여 AuAl 층이 형성되는 것을 억제하는 것이 가능해진다. 또한, Al 막 (2b) 의 측방에 Au 막 (2e) 이 존재하지 않는 구조의 전극 (21, 22) 을, 하나의 레지스트 (R) 를 이용하여 용이하게 성막하는 것이 가능해진다. 따라서, 전극 (21, 22) 의 열화를 억제함과 함께, 당해 전극 (21, 22) 을 간이적인 방법으로 성막하는 것이 가능해진다.
<전극을 이루는 각 막의 바람직한 조건>
다음으로, 전극 (21, 22) 을 이루는 각 막 (2a ∼ 2f) 의 바람직한 조건에 대해 도면을 참조하여 설명한다.
먼저, 충분한 반사율을 확보하기 위한 Al 막 (2b) 의 막두께 조건에 대해 도 4 및 도 5 를 참조하여 설명한다. 도 4 는, Al 막의 막두께를 여러 가지 크기로 했을 경우에 있어서의 광의 파장과 반사율의 관계를 나타내는 그래프이다. 도 5 는, 광의 파장이 450 ㎚ 인 경우에 있어서의 Al 막의 막두께와 반사율의 관계를 나타내는 그래프이다. 또한, 도 4 의 그래프에 있어서, 세로축은 반사율 (%) 이며 가로축은 광의 파장 (㎚) 이다. 또한, 도 5 의 그래프에 있어서, 세로축은 반사율 (%) 이며 가로축은 Al 막 (2b) 의 막두께 (㎚) 이다.
도 4 에 나타내는 바와 같이, 대략 상기 서술한 반도체 발광 소자 (1) 가 출사할 수 있는 광의 파장역에 있어서, Al 막 (2b) 의 막두께를 작게 하면 반사율이 저하된다. 특히, 도 5 에 나타내는 바와 같이, Al 막 (2b) 의 막두께를 40 ㎚ 보다 작게 하면 반사율이 급격하게 저하된다. 한편, Al 막 (2b) 의 막두께를 40 ㎚ 이상으로 하면 반사율이 안정적으로 높아진다. 따라서, Al 막 (2b) 의 막두께는, 제조 편차도 포함하여 40 ㎚ 이상으로 하면 바람직하다.
다음으로, 전극 (21, 22) 의 열화를 억제하기 위한 Al 막 (2b) 의 막두께 조건에 대해 도 6 및 도 7 을 참조하여 설명한다. 도 6 은, Al 막의 막두께와 Al 막에 생기는 보이드 점유율의 관계를 나타내는 그래프이다. 도 7 은, Al 막의 막두께와 AuAl 층 형성률의 관계를 나타내는 그래프이다. 또한, 도 6 의 그래프에 있어서, 세로축은 Al 막 (2b) 의 단위 길이당 생기는 보이드 점유율 (%) 이며, 가로축은 Al 막 (2b) 의 막두께 (㎚) 이다. 또한, 도 7 의 그래프에 있어서, 세로축은 Al 막 (2b) 의 단위 길이당 생기는 AuAl 층의 형성률 (%) 이며, 가로축은 Al 막 (2b) 의 막두께 (㎚) 이다.
본원 발명자는, LED 의 보증 온도 (140 ∼ 150 ℃) 보다 높은 여러 가지 온도 (250 ∼ 450 ℃) 에서 전극 (21, 22) 을 다양한 시간 가열하여 얻어진 각각의 시료에 대해, 단면 SEM (Scanning Electron Microscope) 관찰을 실시하여, Al 막 (2b) 의 단위 길이당 차지하는 보이드의 길이인 보이드 점유율을 구하였다. 그리고, 이 관찰 결과로부터, Al 막 (2b) 의 막두께가 클수록, 가열 온도가 높을수록, 보이드 점유율이 커진다고 하는 지견을 얻었다.
특히, 본원 발명자는, 이 관찰 결과의 아레니우스 도표로부터, Al 막 (2b) 의 막두께와 보이드 성장의 활성화 에너지의 관계를 구하였다. 그 결과, 막두께 50 ㎚ 에 있어서의 활성화 에너지가 0.41 eV, 막두께 75 ㎚ 에 있어서의 활성화 에너지가 0.32 eV, 막두께 100 ㎚ 에 있어서의 활성화 에너지가 0.25 eV 가 되었다. 즉, Al 막 (2b) 의 막두께를 작게 할수록 보이드 성장의 활성화 에너지가 커져, 보이드가 형성되기 어려워지는 것을 알아냈다.
상기 결과에서, 보이드 점유율을 모델화한 것을 하기 식 (1) 에 나타낸다. 하기 식 (1) 중, S 가 보이드 점유율, S0 이 초기 보이드 점유율, Cs 가 상수, Eas 가 보이드 성장의 활성화 에너지, k 가 볼츠만 상수, T 가 절대 온도, t 가 가열 시간을 나타내고 있다.
S = S0 + Cs · EXP (-Eas / kT) · ln (t) ··· (1)
도 6 은, 상기 식 (1) 을 LED 의 실사용 조건에 적용시켜 얻어진 그래프이다. 구체적으로는, 상기 식(1) 중의 절대 온도 (T) 를 418 K (145℃) 로 하고, 가열 시간 (t) 을 10만 시간으로 하여, Al 막 (2b) 의 여러 가지의 막두께에 있어서의 보이드 점유율 (S) 을 구하여 그래프화한 것이다.
도 6 에 나타내는 바와 같이, Al 막 (2b) 의 막두께를 너무 크게 하면, Al 막 (2b) 중의 보이드 점유율이 커진다. 특히, Al 막 (2b) 의 막두께를 70 ㎚ 보다 크게 하면, Al 막 (2b) 중의 보이드 점유율이 급격하게 증대된다. 한편, Al 막 (2b) 의 막두께를 70 ㎚ 이하로 하면, 보이드 점유율이 안정적으로 낮아진다. 따라서, 보이드의 발생을 바람직하게 억제하는 관점에서, Al 막 (2b) 의 막두께를 70 ㎚ 이하로 하면 바람직하다.
동일하게, 본원 발명자는, LED 의 보증 온도 (140 ∼ 150 ℃) 보다 높은 여러 가지의 온도 (250 ∼ 450℃) 에서, 전극 (21, 22) 을 다양한 시간 가열하여 얻어진 각각의 시료에 대해 단면 SEM 관찰을 실시하여, Al 막 (2b) 의 단위 길이당 차지하는 AuAl 층의 길이인 AuAl 층 형성률을 구하였다. 그리고, 이 관찰 결과로부터, Al 막 (2b) 의 막두께가 클수록, 가열 온도가 높을수록, AuAl 층 형성률이 커진다고 하는 지견을 얻었다.
특히, 본원 발명자는, 이 관찰 결과의 아레니우스 도표로부터, Al 막 (2b) 의 막두께와 AuAl 층 성장의 활성화 에너지의 관계를 구하였다. 그 결과, 막두께 50 ㎚ 에 있어서의 활성화 에너지가 1.45 eV, 막두께 100 ㎚ 에 있어서의 활성화 에너지가 1.22 eV, 막두께 200 ㎚ 에 있어서의 활성화 에너지가 0.97 eV 가 되었다. 즉, Al 막 (2b) 의 막두께를 작게 할수록 AuAl 층 성장의 활성화 에너지가 커져, AuAl 층이 형성되기 어려워지는 (Au 및 Al 의 상호 확산이 억제되는) 것을 알아냈다.
상기 결과에서, AuAl 층 형성률을 모델화한 것을 하기 식 (2) 에 나타낸다. 하기 식 (2) 중, X 가 AuAl 층 형성률, Cx 가 상수, Eax 가 AuAl 층 성장의 활성화 에너지, k 가 볼츠만 상수, T 가 절대 온도, t 가 가열 시간을 나타내고 있다.
X = Cx · EXP (-Eax / kT) · ln (t) ··· (2)
도 7 은, 상기 식 (2) 를 LED 의 실사용 조건에 적용시켜 얻어진 그래프이다. 구체적으로는, 상기 식 (2) 중의 절대 온도 (T) 를 418 K (145℃) 로 하고, 가열 시간 (t) 을 10만 시간으로 하여, Al 막 (2b) 의 여러 가지의 막두께에 있어서의 AuAl 층 형성률 (X) 을 구하여 그래프화한 것이다.
도 7 에 나타내는 바와 같이, Al 막 (2b) 의 막두께를 너무 크게 하면, AuAl 층 형성률이 커진다. 특히, Al 막 (2b) 의 막두께를 150 ㎚ 보다 크게 하면, AuAl 층 형성률이 급격하게 증대된다. 한편, Al 막 (2b) 의 막두께를 150 ㎚ 이하로 하면, AuAl 층 형성률이 안정적으로 낮아진다. 따라서, AuAl 층의 형성 (Au 및 Al의 상호 확산) 을 바람직하게 억제하는 관점에서, Al 막 (2b) 의 막두께를 150 ㎚ 이하로 하면 바람직하다.
이와 같이, Al 막 (2b) 의 막두께를 40 ㎚ 이상 그리고 70 ㎚ 이하로 함으로써, 충분한 반사율을 확보함과 함께, Al 막 (2b) 중에 보이드가 발생하는 것을 억제하고, Al 및 Au 가 상호 확산하여 AuAl 층이 형성되는 것을 억제하는 것이 가능해진다.
다음으로, 제 1 Ni 막 (2a) 의 막두께 조건에 대해 도 8 을 참조하여 설명한다. 도 8 은, 광의 파장이 450 ㎚ 인 경우에 있어서의 제 1 Ni 막의 막두께와 반사율의 관계를 나타내는 그래프이다. 또한, 도 8 의 그래프에 있어서, 세로축은 반사율 (%) 이며, 가로축은 제 1 Ni 막 (2a) 의 막두께 (㎚) 이다.
도 8 에 나타내는 바와 같이, 제 1 Ni 막 (2a) 의 막두께를 크게 하면, 반사율이 저하된다. 특히, 제 1 Ni 막 (2a) 의 막두께를 4 ㎚ 보다 크게 하면, 반사율이 급격하게 저하된다. 한편, 제 1 Ni 막 (2a) 의 막두께를 4 ㎚ 이하로 하면, 반사율이 안정적으로 높아진다. 따라서, 제 1 Ni 막 (2a) 의 막두께는, 4 ㎚ 이하로 하면 바람직하다.
이와 같이, 제 1 Ni 막 (2a) 의 막두께를 4 ㎚ 이하로 함으로써, 제 1 Ni 막 (2a) 을 형성하는 것에 의해 광의 반사율이 저하되는 것을 바람직하게 억제할 수 있다.
또한, 제 1 Ni 막 (2a) 의 막두께 조건에 대해 도 9 를 참조하여 설명한다. 도 9 는, 제 1 Ni 막의 막두께와 전극의 필 강도의 관계를 나타내는 그래프이다. 또한, 도 9 의 그래프에 있어서, 세로축은 전극 (21, 22) 의 필 강도 (gF : 그램중) 이며, 가로축은 제 1 Ni 막 (2a) 의 막두께 (㎚) 이다. 여기서, 필 강도란, 대상물 (본 예에서는 전극 (21, 22)) 을 접착된 면에서 벗겨내기 위해 필요한 힘이다. 또한, 도 9 에서는, 전극 (21, 22) 의 필 강도의 단위를 gF (그램중) 로 하고 있는데, 1 gF ≒ 9.8 × 10-3 N 이다.
도 9 에 나타내는 바와 같이, 제 1 Ni 막 (2a) 의 막두께를 2 ㎚ 보다 작게 하면, 전극 (21, 22) 의 필 강도가 급격하게 감소한다. 한편, 제 1 Ni 막 (2a) 의 막두께를 2 ㎚ 이상으로 하면, 전극 (21, 22) 의 필 강도가 안정적으로 높아진다. 따라서, 제 1 Ni 막 (2a) 의 막두께는, 2 ㎚ 이상으로 하면 바람직하다.
이와 같이, 제 1 Ni 막 (2a) 의 막두께를 2 ㎚ 이상으로 함으로써, 전극 (21, 22) 의 필 강도를 증대시킬 수 있으므로, 전극 (21, 22) 의 일부 또는 전부의 박리를 방지하는 것이 가능해진다. 따라서, 반도체 발광 소자 (1) 의 수율을 높임과 함께, 반도체 발광 소자 (1) 의 사용 시에 있어서의 문제의 발생을 억제하는 것이 가능해진다.
다음으로, 제 1 Ni 막 (2a) 의 성막 조건에 대해 도 10 을 참조하여 설명한다. 도 10 은, 제 1 Ni 막의 성막 속도와 배치간의 막두께 편차의 관계를 나타내는 그래프이다. 또한, 도 10 의 그래프에 있어서, 세로축은 제 1 Ni 막 (2a) 의 배치간의 막두께 편차를 3σ (㎚) 으로 표현한 것이며, 가로축은 제 1 Ni 막 (2a) 의 성막 속도 (㎚/sec) 이다. 여기서, 3σ 이란, 표준 편차의 3 배로서, 평균치 ±3σ 의 범위 내에 거의 모든 데이터 (막두께) 가 속하는 (편차가 정규 분포인 경우, 99.7 % 의 데이터 (막두께) 가 이 범위 내에 속한다) 것이다. 따라서, 3σ 가 작을수록 데이터 (막두께) 의 전체적인 편차가 작은 것이 되어, 데이터 (막두께) 가 소정 값 부근에 모여 있게 된다.
도 10 에 나타내는 바와 같이, 제 1 Ni 막 (2a) 의 성막 속도를 0.05 ㎚/sec 보다 크게 하면, 배치간의 막두께 편차 (3σ) 가 급격하게 증대된다. 한편, 제 1 Ni 막 (2a) 의 성막 속도를 0.05 ㎚/sec 이하로 하면, 배치간의 막두께 편차 (3σ) 가 안정적으로 작아진다 (도 10 의 예에서는, 대략 0 이 된다). 따라서, 제 1 Ni 막 (2a) 의 성막 속도는, 0.05 ㎚/sec 이하로 하면 바람직하다. 또한, 제 1 Ni 막 (2a) 의 성막 속도는 당연히 0 ㎚/sec 보다 큰 것이다.
이와 같이, 제 1 Ni 막 (2a) 의 성막 속도를 0.05 ㎚/sec 이하로 함으로써, 막두께의 편차를 작게 할 수 있으므로, 설계대로의 반도체 발광 소자 (1) 를 재현성 좋게 얻는 것이 가능해진다. 또한, 제 1 Ni 막 (2a) 의 막두께를 균일화할 수 있으므로 제 1 Ni 막 (2a) 의 밀착성을 높이는 것이 가능해진다. 따라서, 전극 (21, 22) 의 박리를 방지함과 함께, 접촉 저항을 저감하는 것이 가능해진다.
다음으로, Pt 막 (2d) 의 막두께 조건에 대해 도 11 및 도 12 를 참조하여 설명한다. 또한, 이하에서는 설명의 편의상, 상면 방향의 막두께에 대해서는 지금까지와 같이 「막두께」 라 하나, 측면 방향의 막두께 (특히, Al 막 (2b) 의 측면 방향에 있어서의 막두께) 에 대해서는 「측면 막두께」 라 하여 구별한다.
도 11(a) 는, 제 1 Ni 막 (2a), Al 막 (2b), 제 2 Ni 막 (2c), Pt 막 (2d), Au 막 (2e) 을 순서대로 성막 (연속 성막) 할 때에 있어서의, 막두께의 누적치 (누적 막두께) 와 측면 막두께의 관계를 나타내는 그래프이며, 도 11(b) 는, 측면 커버리지에 대해 설명하는 모식도이다. 또한, 도 11(a) 의 실선의 그래프에 있어서, 세로축은 Pt 막 (2d) 및 Au 막 (2e) 의 측면 막두께 (㎚) 이고, 가로축은 누적 막두께 (㎚) 이다. 또한, 도 11(a) 의 일점 쇄선의 그래프에 있어서, 세로축은 Pt 막 (2d) 및 Au 막 (2e) 의 측면 커버리지 (%) 이며, 가로축은 누적 막두께 (㎚) 이다. 또한, 도 11(a) 에 나타내는 그래프는, 제 1 Ni 막 (2a) 의 막두께가 4 ㎚, Al 막 (2b) 의 막두께가 50 ㎚, 제 2 Ni 막 (2c) 의 막두께가 40 ㎚ 인 경우에 대해 예시한 것이다.
또한, 도 12 는, Pt 막의 막두께와 Au 막의 측면 막두께의 관계에 대해 나타낸 그래프이다. 또한, 도 12 의 그래프에 있어서, 세로축은 Au 막 (2e) 의 측면 막두께이며 가로축은 Pt 막 (2d) 의 막두께이다.
도 11(a) 의 실선의 그래프에 나타내는 바와 같이, Al 막 (2b) 의 측면에 성막되는 Pt 막 (2d) 의 측면 막두께는, 막두께가 200 ㎚ 가 될 때까지는 증가하지만, 막두께가 200 ㎚ 이상이 되면 측면 막두께가 20 ㎚ 이상의 값으로 일정해진다. 즉, Pt 막 (2d) 의 막두께가 200 ㎚ 이상이 되면, 그 이후는 Al 막 (2b) 의 측면에 Pt 막 (2d) 및 Au 막 (2e) 은 형성되지 않고, 상방향에만 Pt 막 (2d) 및 Au 막 (2e) 이 형성되게 된다.
동일한 것에 대하여, 측면 커버리지에 기초하여 설명한다. 또한, 측면 커버리지란, 도 11(b) 에 나타내는 바와 같이, 측면 막두께의 성막 속도 (증가량)(TL) 를 막두께의 성막 속도 (증가량)(TV) 로 나눈 값 (TL/TV) 이다.
도 11(a) 의 일점 쇄선의 그래프에 나타내는 바와 같이, Pt 막 (2d) 및 Au 막 (2e) 의 성막이 진행되어 전체 막두께가 증가함에 따라, Pt 막 (2d) 의 성막 개시 시에는 15 % 이상이었던 측면 커버리지는 점차 저하되어 간다. 즉, Pt 막 (2d) 의 막두께가 증가할수록, Al 막 (2b) 의 측면에 Pt 막 (2d) 및 Au 막 (2e) 이 형성되기 어려워진다. 그리고, Pt 막 (2d) 의 막두께가 200 ㎚ 이상이 되면, 측면 커버리지는 0 % 가 된다. 즉, Pt 막 (2d) 의 막두께가 200 ㎚ 이상이 되면, Al 막 (2b) 의 측면에 Pt 막 (2d) 및 Au 막 (2e) 이 형성되지 않게 된다.
또한, 도 12 에 나타내는 바와 같이, Pt 막 (2d) 의 막두께가 200 ㎚ 보다 작아지도록 설정하면, Au 막 (2e) 의 측면 막두께가 0 ㎚ 보다 커진다 (Al 막 (2b) 의 측면 방향에 Au 막 (2e) 이 형성된다). 한편, Pt 막 (2d) 의 막두께가 200 ㎚ 이상이 되도록 설정하면, Au 막 (2e) 의 측면 막두께가 0 ㎚ 가 된다 (Al 막 (2b) 의 측면 방향에 Au 막 (2e) 이 형성되지 않게 된다).
따라서, 이 특성을 이용하여, Pt 막 (2d) 의 막두께가 200 ㎚ 이상이 되도록 설정함으로써, Au 막 (2e) 의 성막 단계에 있어서 Al 막 (2b) 의 측방에 Au 막 (2e) 이 형성되는 것을 방지하는 것이 가능해진다.
한편, Pt 막 (2d) 의 막두께는, 제품별 편차 등을 고려하여, 상기 서술한 하한치인 200 ㎚ 이상으로 설정하면 바람직하다. 단, Pt 막 (2d) 의 막두께를 과도하게 크게 하면, 필요한 원료의 양이 커지거나 제조 공정에 걸리는 시간이 길어지므로 바람직하지 않다. 따라서, Pt 막 (2d) 의 막두께는, 예를 들어 300 ㎚ 이하로 하면 바람직하다. 구체적으로 예를 들어, 제품별 편차가 ±50 ㎚ 정도라고 가정하는 경우, Pt 막 (2d) 을 250 ㎚ 로 설정하면 바람직하다.
이와 같이, Pt 막 (2d) 의 막두께를 200 ㎚ 이상 그리고 300 ㎚ 이하로 하면 바람직하다. 이 경우, Al 막 (2b) 의 측방에 Au 막 (2e) 이 존재하지 않는 구조의 전극 (21, 22) 을 확실성 높게 얻을 수 있다. 또한, Al 막 (2b) 의 측면에 대해, 전극 (21, 22) 의 열화를 바람직하게 억제 가능하게 되는 충분한 측면 막두께 (20 ㎚ 이상) 의 Pt 막 (2d) 을 성막하는 것이 가능해진다. 또한, 불필요하게 Pt 막 (2d) 을 두껍게 성막하는 것을 억제하는 것이 가능해진다.
다음으로, 상기 조건을 만족하는 반도체 발광 소자 (1)(이하, 실시예라 한다) 의 동작예와, 상기 조건을 만족하지 않아 반사막을 구비하지 않는 반도체 발광 소자 (이하, 비교예라 한다) 의 동작예의 각각에 대해 도 13 을 참조하여 설명한다. 도 13 은, 실시예 및 비교예의 각각의 동작예를 나타내는 그래프이다.
도 13 의 그래프는, 반도체 발광 소자에 대해 소정의 전류 (예를 들어, 85 mA) 를 공급하여, 출사되는 광을 적분구에 의해 집광하여 계측한 결과를 파장별 광 출력으로서 나타낸 것이다. 또한, 도 13 에서는, 실시예의 동작 결과를 도면 중의 ◆ 로 나타내고, 비교예의 동작 결과를 도면 중의 □ 로 나타내고 있다. 또한, 도 13 의 그래프의 세로축은 광 출력 (mW) 이며, 가로축은 파장 (㎚) 이다.
도 13 에 나타내는 바와 같이, 발광 파장의 전체에 있어서, 실시예가 출사하는 광의 광 출력이, 비교예가 출사하는 광의 광 출력보다 커진다 (본 예의 경우, 3.8 mW 정도, 비율로는 4 % 정도). 즉, 실시예가 비교예보다 효율적으로 광을 출사하는 것이 가능하다.
또한, 실시예에 대해, 고온 고습 바이어스 시험 (온도 : 85 ℃, 습도 : 85 %, 역바이어스 : -5 V, 구동 시간 : 1000 시간) 을 실시하였으나, 구동 전압 특성, 광 출력 특성, 내압 특성에 대해 문제가 없는 것을 확인함과 함께, 부식에 대해서도 문제가 없는 것을 확인할 수 있었다.
또한, 실사용 조건 하 (온도 : 145 ℃) 에 있어서의 실시예의 보이드 발생률과 AuAl 층 형성률에 대해 도 14 및 도 15 를 참조하여 설명한다. 도 14 는, 실시예의 실사용 조건 하에 있어서의, 경과 시간과 Al 막에 생기는 보이드 점유율의 관계를 나타내는 그래프이다. 또한, 도 15 는, 실시예의 실사용 조건 하에 있어서의, 경과 시간과 AuAl 층 형성률의 관계를 나타내는 그래프이다. 또한, 도 14 의 그래프는, Al 막 (2b) 의 막두께를 70 ㎚ 로 했을 경우에 상기 식 (1) 로부터 얻어지는 것이며, 도 15 의 그래프는, Al 막 (2b) 의 막두께를 70 ㎚ 로 했을 경우에 상기 식 (2) 로부터 얻어지는 것이다. 또한, 도 14 의 그래프에 있어서, 세로축은 Al 막 (2b) 의 단위 길이당 생기는 보이드 점유율 (%) 이며, 가로축은 실사용 조건 하에서의 경과 시간 (h) 이다. 또한, 도 15 의 그래프에 있어서, 세로축은 Al 막 (2b) 의 단위 길이당 생기는 AuAl 층의 형성률 (%) 이며, 가로축은 실사용 조건 하에서의 경과 시간 (h) 이다.
도 14 에 나타내는 바와 같이, 10만 시간 경과 후의 보이드 발생률은 1.8 % 이다. 한편, 도 15 에 나타내는 바와 같이, 10만 시간 경과 후의 AuAl 층 형성률은 8 × 10-5 % 이다. 어떠한 값도 반도체 발광 소자의 신뢰성 상, 문제가 없는 레벨이 되어 있다.
<변형 등>
상기 서술한 반도체 발광 소자 (1) 의 구성은 일례에 지나지 않으며, 적절히 변경해도 된다. 예를 들어, 반도체 적층 구조 (11 ∼ 14) 에 대해서는, 주지의 어떠한 구조를 채용해도 된다. 단, 반도체 발광 소자가, 발광층과, 당해 발광층에 전력을 공급하기 위한 전극을 구비한 구조이면 바람직하다.
또한, 상기 서술한 p 전극 (21) 및 n 전극 (22) 의 구성은 일례에 지나지 않으며, 발광층 (12) 이 출사하는 광의 적어도 일부를 반사하는 반사막과, 패드막과, 반사막 및 패드막의 반응을 억제하는 배리어막을 구비하는 한, 어떠한 구성으로 해도 된다.
또한, 상기 서술한 예에서는, p 전극 (21) 및 n 전극 (22) 을 구성하는 각각의 막 (2a ∼ 2f) 이 1 종류의 금속으로 이루어진 경우에 대해 예시하였으나, 이들의 적어도 1 개가 복수 종류의 금속을 포함하는 것이어도 된다. 또한, p 전극 (21) 및 n 전극 (22) 을 구성하는 각각의 막 (2a ∼ 2f) 의 일부 또는 전부가 상기 서술한 예와는 다른 것이어도 된다.
예를 들어, 배리어막이 Pt 로 이루어진 경우에 대해 예시하였으나, 배리어막이 이외의 재료로 이루어진 것이어도 된다. 단, 전극 (21, 22) 의 열화를 바람직하게 억제하는 관점에서, 적어도 반사막을 이루는 재료 (Al) 및 패드막을 이루는 재료 (Au) 보다 융점이 높은 고융점 금속으로 이루어지면 (예를 들어, Pt, Mo 및 W 중 적어도 1 개를 포함) 바람직하다.
본 발명에 관한 반도체 발광 소자 및 전극 성막 방법은, 조명 장치 등에 탑재되는 LED 등에 바람직하게 이용될 수 있다.

Claims (20)

  1. 반도체 발광 소자로서,
    전력을 공급함으로써 발광하는 발광층을 가진 반도체 적층 구조와,
    상기 반도체 적층 구조 상에 형성되는 전극과,
    상기 전극의 측면을 덮도록 형성되는 보호막을 구비하고,
    상기 전극은,
    상기 발광층이 출사하는 광을 반사하는 반사막과,
    상기 반사막의 상방 및 측면에 형성되는 배리어막과,
    상기 배리어막의 상면에만 형성되는 패드막을 구비하고,
    상기 패드막은, 상기 배리어막의 상면의 전면 (全面) 에 형성되는, 반도체 발광 소자.
  2. 반도체 발광 소자로서,
    전력을 공급함으로써 발광하는 발광층을 가진 반도체 적층 구조와,
    상기 반도체 적층 구조 상에 형성되는 전극을 구비하고,
    상기 전극은,
    상기 발광층이 출사하는 광을 반사하는 반사막과,
    상기 반사막의 상방 및 측면에 형성되는 배리어막과,
    상기 배리어막의 상면에만 형성되는 패드막을 구비하고,
    상기 배리어막의 막두께가 200 nm 이상 300 nm 이하이고, 상기 반사막의 측면에 있어서의 상기 배리어막의 막두께가 20 nm 이상이 되는, 반도체 발광 소자.
  3. 반도체 발광 소자로서,
    전력을 공급함으로써 발광하는 발광층을 가진 반도체 적층 구조와,
    상기 반도체 적층 구조 상에 형성되는 전극을 구비하고,
    상기 전극은,
    상기 발광층이 출사하는 광을 반사하는 반사막과,
    상기 반사막의 상방 및 측면에 형성되는 배리어막과,
    상기 배리어막의 상면에만 형성되는 패드막을 구비하고,
    상기 반사막의 막두께가 40 ㎚ 이상 그리고 70 ㎚ 이하인, 반도체 발광 소자.
  4. 반도체 발광 소자로서,
    전력을 공급함으로써 발광하는 발광층을 가진 반도체 적층 구조와,
    상기 반도체 적층 구조 상에 형성되는 전극을 구비하고,
    상기 전극은,
    상기 반도체 적층 구조의 상면에 접촉하는 접촉막과,
    상기 접촉막의 상면에 형성되고, 상기 발광층이 출사하는 광을 반사하는 반사막과,
    상기 반사막의 상방 및 측면에 형성되는 배리어막과,
    상기 배리어막의 상면에만 형성되는 패드막을 구비하고,
    상기 접촉막이 Ni 로 이루어지고, 그 막두께가 2 nm 이상 그리고 4 nm 이하인, 반도체 발광 소자.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 반사막이 Al 로 이루어지고, 상기 패드막이 Au 로 이루어지는, 반도체 발광 소자.
  6. 제 1 항, 제 2 항 또는 제 4 항에 있어서,
    상기 반사막의 막두께가 40 ㎚ 이상 그리고 70 ㎚ 이하인, 반도체 발광 소자.
  7. 제 5 항에 있어서,
    상기 배리어막이, Al 및 Au 보다 융점이 높은 고융점 금속으로 이루어지는, 반도체 발광 소자.
  8. 제 7 항에 있어서,
    상기 배리어막이, Pt, Mo 및 W 중 적어도 하나를 포함하는, 반도체 발광 소자.
  9. 제 1 항, 제 3 항 또는 제 4 항에 있어서,
    상기 배리어막의 막두께가 200 ㎚ 이상 300 nm 이하인, 반도체 발광 소자.
  10. 삭제
  11. 제 1 항, 제 3 항 또는 제 4 항에 있어서,
    상기 반사막의 측면에 형성되는 상기 배리어막의 막두께가 20 ㎚ 이상인, 반도체 발광 소자.
  12. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 전극이,
    상기 반도체 적층 구조의 상면에 접촉하는 접촉막을 추가로 구비하고,
    상기 반사막이 상기 접촉막의 상면에 형성되는, 반도체 발광 소자.
  13. 제 12 항에 있어서,
    상기 접촉막이 Ni 로 이루어지는, 반도체 발광 소자.
  14. 제 12 항에 있어서,
    상기 접촉막이 Ni 로 이루어지고, 그 막두께가 2 ㎚ 이상 그리고 4 nm 이하인, 반도체 발광 소자.
  15. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전극이,
    상기 반사막과 상기 배리어막 사이에 형성되는 Ni 로 이루어지는 막을 추가로 구비하는, 반도체 발광 소자.
  16. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 전극이,
    상기 패드막 상에 형성되는 Ni 로 이루어지는 막을 추가로 구비하는, 반도체 발광 소자.
  17. 전극 성막 방법으로서,
    전력을 공급함으로써 발광하는 발광층을 가진 반도체 적층 구조 상에, 오버행 형상의 레지스트를 형성하는 레지스트 형성 공정과,
    상기 레지스트가 형성된 면 상에 반사막을 형성하는 반사막 형성 공정과,
    상기 반사막 형성 공정보다 후에 배리어막을 형성하는 배리어막 형성 공정과,
    상기 배리어막 형성 공정보다 후에 패드막을 형성하는 패드막 형성 공정과,
    상기 패드막 형성 공정보다 후에 상기 레지스트를 제거하는 리프트 오프 공정을 구비하고,
    하지가 되는 막의 측면에 있어서의 성막 속도를, 당해 하지가 되는 막의 상면에 있어서의 성막 속도로 나눈 값인 측면 커버리지가,
    상기 배리어막 형성 공정의 개시 시점에서 15 % 이상이 되며, 상기 배리어막 형성 공정의 종료 시점 및 상기 패드막 형성 공정에서 0 % 가 되는, 전극 성막 방법.
  18. 제 17 항에 있어서,
    상기 반사막 형성 공정, 상기 배리어막 형성 공정 및 상기 패드막 형성 공정이, 연속 성막에 의해 상기 반사막, 상기 배리어막 및 상기 패드막을 형성하는 것인, 전극 성막 방법.
  19. 제 17 항에 있어서,
    상기 배리어막 형성 공정의 종료 시점에 있어서의 상기 배리어막의 막두께가 200 ㎚ 이상 300 nm 이하인, 전극 성막 방법.
  20. 제 17 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 레지스트 형성 공정과 상기 반사막 형성 공정 사이에, 상기 반도체 적층 구조의 상면에 접촉하는 접촉막을 형성하는 접촉막 형성 공정을 추가로 구비하고,
    상기 접촉막 형성 공정에 있어서의 상기 접촉막의 성막 속도가, 0 ㎚/sec 보다 크고 0.05 ㎚/sec 이하인, 전극 성막 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103594596B (zh) * 2013-10-22 2016-03-02 溧阳市东大技术转移中心有限公司 一种叠层电极的制备方法
JP6252123B2 (ja) * 2013-11-14 2017-12-27 日亜化学工業株式会社 発光素子の製造方法
KR101534304B1 (ko) * 2013-11-15 2015-07-07 한국광기술원 3족 질화물 반도체 발광소자
JP6217528B2 (ja) 2014-05-27 2017-10-25 豊田合成株式会社 発光素子
TWI583019B (zh) * 2015-02-17 2017-05-11 新世紀光電股份有限公司 Light emitting diode and manufacturing method thereof
CN106129214B (zh) * 2016-07-15 2018-08-14 厦门乾照光电股份有限公司 一种led芯片的p电极结构、led芯片结构及其制造方法
CN109585625B (zh) * 2018-12-05 2020-07-28 湘能华磊光电股份有限公司 一种透明导电膜、其制备方法及含此透明导电膜的led芯片
JP6844630B2 (ja) 2019-01-29 2021-03-17 日亜化学工業株式会社 発光素子の製造方法
CN110429166B (zh) * 2019-08-23 2020-12-04 厦门乾照光电股份有限公司 一种led芯片
CN112054104B (zh) * 2020-07-30 2021-10-08 华灿光电（浙江）有限公司 发光二极管芯片及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004260178A (ja) 2003-02-26 2004-09-16 Osram Opto Semiconductors Gmbh 光電子半導体チップに用いられる電気的なコンタクトならびに該電気的なコンタクトを製造するための方法
KR20060109375A (ko) * 2005-04-15 2006-10-20 삼성전기주식회사 플립칩용 질화물 반도체 발광소자 및 그 제조방법
KR20070041506A (ko) * 2004-07-29 2007-04-18 쇼와 덴코 가부시키가이샤 반도체 발광소자용 양전극
KR20110139909A (ko) * 2010-06-24 2011-12-30 삼성엘이디 주식회사 질화물 반도체 발광소자의 제조방법 및 이에 의해 제조된 질화물 반도체 발광소자

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10270753A (ja) * 1997-03-21 1998-10-09 Sanyo Electric Co Ltd 半導体発光素子および表示装置
JP2002033511A (ja) * 2000-05-10 2002-01-31 Nichia Chem Ind Ltd 窒化物半導体素子
JP4024994B2 (ja) 2000-06-30 2007-12-19 株式会社東芝 半導体発光素子
JP2006080469A (ja) 2004-09-13 2006-03-23 Mitsubishi Cable Ind Ltd 窒化物半導体発光素子
JP4457826B2 (ja) * 2004-09-22 2010-04-28 三菱化学株式会社 窒化物半導体を用いた発光ダイオード
TWI257714B (en) * 2004-10-20 2006-07-01 Arima Optoelectronics Corp Light-emitting device using multilayer composite metal plated layer as flip-chip electrode
JP2006269912A (ja) 2005-03-25 2006-10-05 Matsushita Electric Ind Co Ltd 発光素子及びその製造方法
JP2008041866A (ja) 2006-08-04 2008-02-21 Nichia Chem Ind Ltd 窒化物半導体素子
JP2008140841A (ja) * 2006-11-30 2008-06-19 Matsushita Electric Ind Co Ltd 発光素子
CN102779918B (zh) * 2007-02-01 2015-09-02 日亚化学工业株式会社 半导体发光元件
WO2009057241A1 (ja) * 2007-11-01 2009-05-07 Panasonic Corporation 半導体発光素子およびそれを用いた半導体発光装置
JP5258275B2 (ja) * 2007-12-07 2013-08-07 三菱電機株式会社 窒化物半導体装置およびその製造方法
WO2009147822A1 (ja) * 2008-06-06 2009-12-10 パナソニック株式会社 発光素子
CN102124574B (zh) * 2008-06-16 2013-07-17 丰田合成株式会社 半导体发光元件、其电极及制造方法以及灯
WO2011018942A1 (ja) * 2009-08-13 2011-02-17 昭和電工株式会社 半導体発光素子、半導体発光装置、半導体発光素子の製造方法、半導体発光装置の製造方法、半導体発光装置を用いた照明装置および電子機器
US8637888B2 (en) * 2009-12-11 2014-01-28 Toyoda Gosei Co., Ltd. Semiconductor light emitting element, light emitting device using semiconductor light emitting element, and electronic apparatus
TWI470832B (zh) * 2010-03-08 2015-01-21 Lg Innotek Co Ltd 發光裝置
JP2011204804A (ja) 2010-03-24 2011-10-13 Toshiba Corp 化合物半導体装置及びその製造方法
JP2011233808A (ja) * 2010-04-30 2011-11-17 Mitsubishi Chemicals Corp 半導体発光素子、その製造方法および半導体発光素子の電極の設計方法
CN103797591A (zh) * 2011-08-17 2014-05-14 三星电子株式会社 制造氮化物半导体发光器件的方法以及由此制造出的氮化物半导体发光器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004260178A (ja) 2003-02-26 2004-09-16 Osram Opto Semiconductors Gmbh 光電子半導体チップに用いられる電気的なコンタクトならびに該電気的なコンタクトを製造するための方法
KR20070041506A (ko) * 2004-07-29 2007-04-18 쇼와 덴코 가부시키가이샤 반도체 발광소자용 양전극
KR20060109375A (ko) * 2005-04-15 2006-10-20 삼성전기주식회사 플립칩용 질화물 반도체 발광소자 및 그 제조방법
KR20110139909A (ko) * 2010-06-24 2011-12-30 삼성엘이디 주식회사 질화물 반도체 발광소자의 제조방법 및 이에 의해 제조된 질화물 반도체 발광소자

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Publication number Publication date
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US20130181244A1 (en) 2013-07-18
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US20160118544A1 (en) 2016-04-28
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JP2013165252A (ja) 2013-08-22
KR20130083816A (ko) 2013-07-23
US9263644B2 (en) 2016-02-16

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