JP5945409B2

JP5945409B2 - 半導体素子とその製造方法

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Publication number: JP5945409B2
Application number: JP2011269830A
Authority: JP
Inventors: 崇子千野根
Original assignee: Stanley Electric Co Ltd
Current assignee: Stanley Electric Co Ltd
Priority date: 2011-12-09
Filing date: 2011-12-09
Publication date: 2016-07-05
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Description

本発明は、半導体素子とその製造方法に関する。

ＧａＮ等の窒化物半導体発光ダイオードは、紫外光ないし青色光を発光でき、蛍光体を利用することにより白色光を発光できる。高出力の白色光を発生できるＬＥＤは照明用としても用いられる。

近年、半導体発光素子の高出力化に伴い、光取り出し構造形成などの点から放熱支持基板に半導体膜を貼付・支持させた構造のデバイスが用いられている。高出力を実現するためには半導体膜と支持基板との間に高反射率の電極として、Ａｇ又はＡｇ合金からなる反射電極が形成されている。

Ａｇは反射率が高いが、Ａｇイオンのマイグレーション即ち移動を起こしやすく、特に通電時や温度変化などによってマイグレーションを起こしやすい事が知られている。Ａｇイオンのマイグレーションが起こると、リークなどの素子の特性、信頼性に影響を与える現象が発生する。

Ａｇイオンのマイグレーションを防止するために、Ｔｉ、Ｐｔなどの高融点金属や、ＩＴＯなどの金属酸化物からなる拡散防止層を形成することが広く行われている。例えば、窒化物半導体側に透光性電極としてＩＴＯなどの金属酸化物などを形成し、その上にＡｇ系反射電極層、次いで、拡散防止層として高融点金属又は金属窒化物などを含む層を形成することが知られている（例えば、特許文献１参照）。

特開２００８−１９２７８２号公報

図１７は、従来例による窒化物半導体発光素子（ＬＥＤ素子）の一部の概略断面図である。

サファイア等からなる成長基板１上に、例えば、アンドープのＧａＮ層、Ｓｉ等をドープしたｎ型ＧａＮ層、ＧａＮ／ＩｎＧａＮを含む歪緩和層、ＧａＮ／ＩｎＧａＮ多層膜からなる多重量子井戸構造を有する活性層、ｐ型ＡｌＧａＮ層（クラッド層）及びｐ型ＧａＮ層（コンタクト層）を含むＧａＮ系半導体層（発光部）２を形成し、その上に直接Ａｇ層４２を形成してエッチングによりパターニングし、当該Ａｇ層４２を覆うようにキャップ層５を形成した段階を示している。

Ａｇ層４２は、ＧａＮに対する密着性が低いため、パターニング工程においてサイドエッチが進み、図１７に示すようにＧａＮ層２との界面における接触面の面積が、キャップ層５側の表面積に比べて小さくなり、Ａｇ層４２のエッジ形状が逆テーパー状になっている。

逆テーパー状のＡｇ層４２を覆うようにキャップ層５を形成すると、キャップ層５のカバレッジが十分に行えず、例えば、Ａｇ層４２のエッジ部（図中は線の丸で囲んだ部分）において、Ａｇ層４２が露出する場合がある。この露出部よりＡｇのマイグレーションが進み、素子特定の低下及び信頼性の低下を引き起こすことがある。

また、キャップ層５のカバレッジが十分でない場合には、隙間から硫化成分が入り込み、Ａｇが硫化して反射率の低下を招くことがある。

本発明の目的は、Ａｇを反射膜として用いる半導体素子において、Ａｇのマイグレーションによるリークを抑制することである。

また、本発明の他の目的は、Ａｇを反射膜として用いる半導体素子において、Ａｇの硫化を防止することである。

本発明の一観点によれば、半導体素子は、第１導電型の第１の半導体層と、該第１の半導体層の上に形成される活性層と、該活性層の上に形成される第２導電型の第２の半導体層とを含む半導体積層と、前記半導体積層の一方の主面上に形成されるＲｈ層と、前記Ｒｈ層の上に、前記Ｒｈ層に接して、前記Ｒｈ層の面積より小さい面積を有するＡｇ層と、前記Ａｇ層を覆うキャップ層とを有し、前記Ａｇ層は、前記キャップ層側よりも前記Ｒｈ層側において面内方向の断面積が大きい。

また、本発明の他の観点によれば、半導体素子の製造方法は、（ａ）成長基板を準備する工程と、（ｂ）前記成長基板上に、第１導電型の第１の半導体層と、該第１の半導体層の上に形成される活性層と、該活性層の上に形成される第２導電型の第２の半導体層とを含む半導体積層を成長する工程と、（ｃ）前記半導体積層の一方の主面上全面にＲｈ層を形成する工程と、（ｄ）前記Ｒｈ層上全面に、前記Ｒｈ層に接して、Ａｇ層を形成する工程と、（ｅ）前記Ａｇ層をエッチングすることによりパターニングする工程と、（ｆ）前記Ａｇ層を覆って、キャップ層を形成する工程とを有し、前記工程（ｅ）において、前記Ａｇ層は、面内方向の断面積が、前記キャップ層側よりも前記Ｒｈ層側において大きくなるよう形成される。

本発明によれば、Ａｇを反射膜として用いる半導体素子において、Ａｇのマイグレーションによるリークを抑制することができる。

また、本発明によれば、Ａｇを反射膜として用いる半導体素子において、Ａｇの硫化を防止することができる。

本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の素子構造を表す概略断面図である。本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明するための概略断面図である。本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明するための概略断面図である。本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明するための概略断面図である。本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明するための概略断面図である。本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明するための概略断面図である。本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明するための概略断面図である。本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明するための概略断面図である。本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明するための概略断面図である。本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明するための概略断面図である。本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明するための概略断面図である。本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明するための概略断面図である。本発明の実施例による窒化物半導体発光素子１０１の断面ＳＥＭ写真である。本発明の実施例の変形例によるＲｈ膜４１を示す概略断面図である。本発明の実施例を適用したフリップチップタイプの窒化物半導体発光素子（ＬＥＤ素子）の素子構造を表す概略断面図である。本発明の実施例を適用したジャンクションダウンタイプの窒化物半導体発光素子（ＬＥＤ素子）の素子構造を表す概略断面図である。従来例による窒化物半導体発光素子（ＬＥＤ素子）の一部の概略断面図である。比較例による窒化物半導体発光素子（ＬＥＤ素子）の断面ＳＥＭ写真である。

図１は、本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の素子構造を表す概略断面図である。

窒化物半導体発光素子（ＬＥＤ素子）１０１は、例えば、アンドープのＧａＮ層２１、Ｓｉ等をドープしたｎ型ＧａＮ層２２、ＧａＮ／ＩｎＧａＮを含む歪緩和層２３、ＧａＮ／ＩｎＧａＮ多層膜からなる多重量子井戸構造を有する活性層２４、ｐ型ＡｌＧａＮ層（クラッド層）２５及びｐ型ＧａＮ層（コンタクト層）２６を含むＧａＮ系半導体層（発光部）２、ＧａＮ系半導体層（発光部）２の一方の主面上に形成されるＲｈ層４１及びＡｇ層４２からなる反射電極層４、反射電極層４を覆い、Ａｇの拡散防止層としてのＴｉＷ／Ｔｉ／Ｐｔの積層からなるキャップ層５、ＧａＮ系半導体層（発光部）２の他方の主面上に形成されるｎ側電極（配線電極）１６、例えばＰｔ／Ｔｉ／Ｎｉ／Ａｕ／Ｐｔ／ＡｕＳｎからなる共晶材を含む共晶層７とＡｕ層６との共晶合金層、該共晶合金層を介してキャップ層５と結合するシリコン（Ｓｉ）支持基板１０を含んで構成される。

Ｒｈ、Ｐｔ、Ｎｉ、Ｔｉなどの金属はＧａＮ系半導体に対する密着性がよく、また、接触抵抗を低くすることが可能である。なかでもＲｈは、反射率も比較的高く、反射電極であるＡｇよりもエッチング耐性が高く、さらには、Ａｇ等の硫化防止機能を有している。

Ｒｈは、膜厚１Å未満では成膜のコントロールが困難であるが、１Å以上であれば、Ａｇのｐ型ＧａＮに対する密着性を向上させることができる。一方、膜厚を２０Åよりも厚くすると波長４５０ｎｍ付近での反射率が８０％以下となり、デバイスの特性が著しく低下することが予想される。なお、Ｒｈ層４１の膜厚に対する反射電極層４の反射率は、５Åのとき９２％、１０Åのとき８８％、２０Åのとき８０％である。

また、膜厚１Å〜１０Åの範囲では、Ｒｈ薄膜の抵抗が非常に高くなる。本発明者らが、実際に膜厚が１Å〜１０Åの範囲のＲｈ膜４１を有する図１に示す半導体素子を作製した際に、素子分離工程前の段階で測定したところ、隣接電極間のＲｈ膜４１を介した導通はほぼ見られなかった。したがって、この膜厚範囲（１Å〜１０Å）では、プロセス中にＲｈが脱離し、近接するｐｎジャンクションでのリーク原因となる可能性が極めて低くなると考えられる。

以上のことから、本実施例では、ＧａＮ系半導体層２（ｐ型ＧａＮ層２６）とＡｇ層４２との界面に、厚さ１〜１０Å（好ましくは、反射率が９０％以上となる１〜５Å）のＲｈ膜４１を密着層（硫化防止層）として挿入している。

本実施例のＡｇ層４２は、図１に示すように、Ｒｈ膜４１（ＧａＮ系半導体層２）との界面における面積が、反対側のキャップ層５との界面における面積よりも狭くなる形状、例えば、面内方向の断面積が徐々に減少するテーパー形状になっている。これは、上述したように、Ｒｈ膜４１のエッチング耐性がＡｇ膜４２対して高く（エッチング速度が遅く）なっており、また、ＡｇはＧａＮ系半導体上に直接成膜されるよりも、Ｒｈ膜４１上に成膜されたほうが密着性も上がる。したがって、Ｒｈ膜４１との界面に近づくにつれ、Ａｇ膜４２のエッチング速度は遅くなり、サイドエッチングされにくくなり、図１に示すように、Ａｇ膜４２はテーパー形状となる。

Ａｇ膜４２をテーパー形状とすることにより、その上に形成されるキャップ層５をＡｇ膜４２の側面が垂直又はほぼ垂直に近い場合に比べて、キャップ層５によりＡｇ膜４２の側面を覆いやすくなる。Ａｇ膜４２はＲｈ膜４１とキャップ層５とにより包まれる。したがって、キャップ層５によるＡｇの拡散防止機能も向上する。

また、Ｒｈ膜４１は、Ａｇ膜４２よりも大きい面積となるように形成されており、平面視上Ｒｈ膜４１がＡｇ膜４２の全周を囲むように形成される。このようにすることで、キャップ層５の端部から入り込もうとする硫化成分は、Ａｇ膜４２よりも先にＲｈ膜４１に到達することになり、Ｒｈ膜４１が十分に硫化防止機能を果たすことが可能となる。

以下、図１〜図１２を参照して、本発明の実施例による窒化物半導体発光素子（ＬＥＤ素子）１０１の製造方法を説明する。

まず図２に示すように、サファイア基板（成長基板）１を準備し、サーマルクリーニングを行い、ＭＯＣＶＤにより、ＧａＮバッファ層２０を、例えば、５００℃で低温成長した後、基板温度を１０００℃に昇温して、結晶化させる。その後、ＧａＮバッファ層２０上に、ＧａＮ系半導体層２を成長させる。例えば、サファイア基板１をＭＯＣＶＤ装置に投入後、バッファ層２０を成長した後に、アンドープのＧａＮ層２１、Ｓｉ等をドープしたｎ型ＧａＮ層２２を成長温度１０００℃で成長させる。その後、成長温度７３０℃でＧａＮ／ＩｎＧａＮを含む歪緩和層２３を成長させる。続いて、活性層２４として、例えば、ＧａＮ／ＩｎＧａＮ多層膜からなる多重量子井戸構造を成長温度７００℃で成長させる。さらに、活性層２４上にｐ型ＡｌＧａＮ層（クラッド層）２５及びｐ型ＧａＮ層（コンタクト層）２６を順次成長させる。なお、バッファ層２０及びＧａＮ系半導体層２の膜厚は、例えば、６μｍ程度である。なお、成長基板はサファイアに限らず、ＧａＮやＳｉＣ基板などでもよい。

続いて、図３に示すように、反射電極層４を成膜する。例えば、Ｒｈ層４１を約５Å、Ａｇ層４２を約３０００Åの順に電子ビーム（ＥＢ）蒸着にて成膜を行う。次に、図４に示すように、発光パターンの大きさにレジストマスクＰＲを形成する。なお、成膜はＥＢ蒸着の他、スパッタなどでも良い。

次に、図５に示すように、｛硝酸：水：酢酸：リン酸｝＝｛１：１：８：１０｝の割合で調整したエッチャントで２５℃、２０秒間、Ａｇ層４２をエッチングして、レジストマスクＰＲを除去し、図６に示す状態にする。Ｒｈ層４１は上記エッチング条件では、図６に示すようにエッチングされずに残る。その後、酸素が含まれるガスの雰囲気で、４００度で２分加熱処理する。

エッチャントとしては、硝酸を含むものであれば良いが、エッチャントの配合によって処理温度や処理時間を変化させる必要がある。処理温度を上げることで、Ｒｈがエッチングされてくるが、Ａｇに比べてＲｈのエッチング速度は格段に遅いため、Ｒｈ膜４１は残り、Ｒｈ膜４１の面積はＡｇ膜４２よりも大きくなる。

上述したように、Ｒｈ層４１は、Ａｇ層４２のｐ型ＧａＮ層２６への密着性を向上させるとともに、透明電極の機能を有し、Ａｇ層４２は反射電極としての機能を有する。また、Ａｇ層４２の硫化防止機能を併せ持つ。なお、Ｒｈ層４１の膜厚は、上述したように１〜１０Åであることが好ましく、１〜５Åであることがさらに好ましい。

また、本実施例のようにエッチングにより電極パターン形成を行うことにより、反射電極層４（Ｒｈ層４１の膜厚５Å）の接触抵抗を計測したところ５×１０^−４Ωｃｍ^２であった。一方、リフトオフで電極パターン形成を行った場合（ｐ型ＧａＮ層２６上に所定のパターンのレジストマスクを形成後に反射電極層４（Ｒｈ層４１の膜厚５Å）を蒸着し、レジストマスクとレジストマスク上の膜を除去）には、反射電極層４の接触抵抗は、２×１０^−３Ωｃｍ^２であった。また、Ｒｈ層４１を形成しない場合（Ａｇ層４２のみの反射電極層４をエッチングでパターン形成）の接触抵抗は、１×１０^−３Ωｃｍ^２であった。この結果から、エッチングにより電極パターン形成を行うことにより、リフトオフにより電極パターン形成を行う場合と比較して、接触抵抗の低い反射電極層４を形成できることがわかった。

次に、図７に示すように、例えば、ＴｉＷ（３０００Å）／Ｔｉ（５００Å）／Ｐｔ（１０００Å）からなるキャップ層５を、反射電極層４を覆うように形成する。その後、キャップ層５の積層を覆って、膜厚２０００Å程度のＡｕからなる共晶（Ａｕ）層６を成膜する。

本実施例では、Ａｇ層４２とＧａＮ系半導体層２との界面にＲｈ層４１を形成したので、図５に示すエッチング工程でＲｈ層４１に接触するＡｇ層４２の逆テーパー状のサイドエッチが防止されて、図６に示すようにＡｇ層の断面が順テーパー状（Ｒｈ層４１から離れるに従い面内方向の断面積が減少する形状）となる。キャップ層５は、当該テーパー形状に沿って成膜されるため、Ｒｈ層４１とともにＡｇ層４２を包み込み、Ａｇ層４２が露出することを防止できる。

なお、図１７に示す従来例のように、Ａｇ層４２とＧａＮ系半導体層２との界面にＲｈ層４１を形成しない場合において、エッチングにより反射電極層４を形成すると、ＡｇのＧａＮ面との密着性が弱いため、界面部分のエッチングが早く進み、キャップ層５でＡｇが覆われていない部分が発生することがある。この覆われなかった部分からＡｇのマイグレーションが進み、素子の安定性が低下することがある。

図１８に、Ｒｈ層４１を含まない以外において本実施例と同様の層構成で作製した比較例による窒化物半導体発光素子の断面ＳＥＭ写真を示す。Ａｇ層４２は、ＧａＮ層２との界面における接触面積がキャップ層５側の表面積に比べて小さくなり、Ａｇ層４２のエッジに逆テーパー形状が形成されており、キャップ層５がＡｇ層４２を覆いきれずＡｇ層４２のエッジ部が露出している。

次に、表面にＰｔ／Ｔｉ／Ｎｉ／Ａｕ／Ｐｔ／ＡｕＳｎからなる共晶材を含む共晶層７を成膜したＳｉ基板１０を準備し、図８に示すように、Ａｕ層６と共晶層７とを張り合わせて、真空中、６ｋＮの圧力、温度３３０〜３５０℃で熱圧着（共晶）させる。

次に、図９に示すように、サファイア基板１の裏面（サファイア基板側）よりエキシマレーザを照射して、バッファ層２０を分解させ、サファイア基板１とＧａＮ系半導体層２とを分離し、図１０に示す状態とする。レーザーリフトオフにより発生したＧａを熱水などで除去し、その後塩酸で表面処理する。表面処理には窒化物半導体をエッチングできるものであればよく、リン酸、硫酸、ＫＯＨ、ＮａＯＨなどの酸やアルカリなどの薬剤を用いることができる。また、表面処理はＡｒプラズマや塩素系プラズマを用いたドライエッチングや、研磨などで行ってもよい。

その後、図１１に示すように、既存のフォトリソグラフィ技術によりＧａＮ系半導体層２をパターニングし、各素子１０１間にストリート部ＳＴを形成する。具体的には、ＧａＮ系半導体層２表面にフォトレジストを塗布、露光、現像し、ドライエッチングにてＧａＮ系半導体層２の不要な一部（露出部分）を除去して、隣接するＧａＮ系半導体層２間にストリート部ＳＴを形成する。その後、フォトレジストをリムーバで除去する。

次に、ｎ側電極（配線電極）１６として、Ｔｉ／Ａｌ／Ｔｉ／Ｐｔ／Ａｕを順に成膜し、図１１に示す状態とする。なお、ｎ側電極１６に用いられる電極構成としては接触抵抗が、１×１０^−４Ωｃｍ^２以下となること望ましく、それに見合う電極構成であればそのほかの材料でもよい。ｎ側電極１６は、例えば、ＧａＮ系半導体層２の主面の全面積の５〜１５％程度の面積を有するストライプ等の平面形状を有する。

以上により、窒化物半導体発光素子１０１が完成する。一枚の基板から複数の素子を製造する場合は、図１２に示すように、スクライブ後ブレイキングして素子分離を行う。

なお、青色ＧａＮの発光素子を白色化するには発光素子を封止充填する樹脂に黄色の蛍光体を入れる。

図１３は、本発明の実施例による窒化物半導体発光素子１０１の断面ＳＥＭ写真である。

Ａｇ層４２の形状が、Ｒｈ膜４１（ＧａＮ系半導体層２）との界面における面積が、反対側のキャップ層５との界面における面積よりも狭くなる形状、すなわち、面内方向の断面積が徐々に減少するテーパー形状になっていることが観察できる。

また、キャップ層５が、テーパー形状のＡｇ層４２に沿って成膜され、Ａｇ層４２をほぼ完全に覆っていることが観察できる。

以上、本発明の実施例によれば、ＧａＮ系半導体層２（ｐ型ＧａＮ層２６）の上に、厚さ１〜１０Å（好ましくは、１〜５Å）のＲｈ膜４１を形成し、その上にＡｇ層４２を形成する。その際、エッチングにより電極形成パターニングを行うことにより、リフトオフにより電極形勢パターニングを行う場合と比較して、反射電極層４の接触抵抗を下げることが可能となる。

また、上記構成により、Ｒｈ層を含まない構成と比較して、反射電極層４の反射率を維持しながら、ＧａＮ系半導体層２との密着性をあげることができ、素子作製工程でのＡｇのリークの可能性を最小限に抑えることが可能となる。

さらに、Ｒｈ膜４１の面積をＡｇ層４２の面積よりも大きくし、且つ、Ｒｈ膜４１が平面視上Ａｇ層４２を囲むように形成することにより、キャップ層５のエッジ等から硫化成分が入り込んだ場合でも、当該硫化成分はＲｈ膜４１と最初に出会うため、Ａｇ層４２の硫化を防止することができる。

また、Ａｇ層４２の密着性が向上したこと、及びＲｈ層４１のエッチング速度がＡｇ層４２のエッチング速度よりも十分遅いことから、Ａｇ層４２の断面がテーパー形状（Ｒｈ層４１に近いほうが広い形状）となり、その上に形成するキャップ層５のカバレッジ性能を向上させることができる。よって、Ａｇのマイグレーションを抑えることが可能となり、素子の特性及び信頼性を向上させることができる。

なお、上述の実施例では、図４〜図６に示すエッチング工程において、常温（２５℃）でウェットエッチングを行った。エッチングは常温でのウェットエッチングがＲｈ膜４１の残面積が大きくなるため好ましいが、高温化でのウェットエッチングもしくはアルゴン等を用いたドライエッチングでも可能である。その場合には、Ｒｈ層４１もＡｇ層４２とともにエッチングされるが、Ｒｈ層４１のエッチング速度が十分に遅いため、図１４に示すように、Ｒｈ層４１の面積はＡｇ層４２よりも大きくなり、平面視上Ｒｈ層４１がＡｇ層４２を取り囲むようになる。なお、ドライエッチングで行う場合は、ＧａＮ界面に近いＲｈ膜４１の面積を大きくしたいため、順テーパーの角度を大きくした（寝かせた）条件でレジストマスクＰＲを形成し、エッチングすることが好ましい。

また、上述の実施例では、成長基板１としてサファイア基板を用いたが、これ以外にもＧａＮ基板やＳｉＣ基板などを成長基板として用いることができる。また、半導体層２の材料はＧａＮに限らず、ＡｌＧａＩｎＰや、ＺｎＯ等でもよい。

以上、実施例、及び変形例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。

例えば、本発明の実施例はＡｇ層４２が反射電極層４に含まれれば、図１５に示す成長基板１を除去しないフリップチップタイプや、図１６に示す成長基板１としてＧａＮやＳｉＣなどの透明導電性基板を用いたジャンクションダウンタイプにも適用可能である。

１…成長基板、２…ＧａＮ系半導体層（発光部）、４…反射電極層、５…キャップ層、６…Ａｕ層、７…共晶層、１０…シリコン（Ｓｉ）基板、１６…ｎ側電極（配線電極）、２０…バッファ層、２１…アンドープＧａＮ層、２２…Ｓｉドープｎ型ＧａＮ層、２３…歪緩和層、２４…活性層、２５…ｐ型ＡｌＧａＮ層（クラッド層）、２６…ｐ型ＧａＮ層（コンタクト層）、４１…Ｒｈ層、４２…Ａｇ層、１０１…窒化物半導体発光素子（ＬＥＤ素子）

Claims

第１導電型の第１の半導体層と、該第１の半導体層の上に形成される活性層と、該活性層の上に形成される第２導電型の第２の半導体層とを含む半導体積層と、
前記半導体積層の一方の主面上に形成されるＲｈ層と、
前記Ｒｈ層の上に、前記Ｒｈ層に接して、前記Ｒｈ層の面積より小さい面積を有するＡｇ層と、
前記Ａｇ層を覆うキャップ層と
を有し、
前記Ａｇ層は、前記キャップ層側よりも前記Ｒｈ層側において面内方向の断面積が大きい半導体素子。
さらに、共晶層を介して前記キャップ層と結合する支持基板と、
前記半導体積層の他方の主面上に形成される配線電極層とを有する請求項１記載の半導体素子。
前記Ｒｈ層の厚さは、１Å以上１０Å以下である請求項１又は２記載の半導体素子。
（ａ）成長基板を準備する工程と、
（ｂ）前記成長基板上に、第１導電型の第１の半導体層と、該第１の半導体層の上に形成される活性層と、該活性層の上に形成される第２導電型の第２の半導体層とを含む半導体積層を成長する工程と、
（ｃ）前記半導体積層の一方の主面上全面にＲｈ層を形成する工程と、
（ｄ）前記Ｒｈ層上全面に、前記Ｒｈ層に接して、Ａｇ層を形成する工程と、
（ｅ）前記Ａｇ層をエッチングすることによりパターニングする工程と、
（ｆ）前記Ａｇ層を覆って、キャップ層を形成する工程と
を有し、
前記工程（ｅ）において、前記Ａｇ層は、面内方向の断面積が、前記キャップ層側よりも前記Ｒｈ層側において大きくなるよう形成される半導体素子の製造方法。
前記工程（ｅ）におけるエッチング後において、前記Ａｇ層の残面積は前記Ｒｈ層の残面積より小さい請求項４記載の半導体素子の製造方法。
さらに、
（ｇ）前記キャップ層上に、Ａｕ層を形成する工程と、
（ｈ）一方の主面に、共晶層が形成された支持基板を準備する工程と、
（ｉ）前記Ａｕ層と前記共晶層とを貼り合わせて、共晶させる工程と
を有する請求項４又は５記載の半導体素子の製造方法。
さらに、
（ｊ）前記成長基板を除去する工程と、
（ｋ）前記工程（ｊ）で露出した前記半導体積層の他方の主面上に配線電極層を形成する工程と
を有する請求項４〜６のいずれか１項に記載の半導体素子の製造方法。
前記工程（ｃ）は、Ｒｈ層を厚さ１Å以上１０Å以下に形成する請求項４〜７のいずれか１項に記載の半導体素子の製造方法。