JP2013214728A - 半導体発光素子および半導体発光素子の製造方法 - Google Patents

Abstract

【課題】
本発明の目的は、従来よりも光取り出し効率が高い半導体発光素子の製造方法を提供することにある。
【解決手段】
従来よりも光取り出し効率が高い半導体発光素子の製造方法は、（ａ）成長基板上に、発光層を有する半導体積層を形成する工程と、（ｂ）前記半導体積層上に、インジウム錫酸化物より構成される第１の電極を形成する工程と、（ｃ）前記第１の電極を、酸素を含む雰囲気中で熱処理する工程と、（ｄ）熱処理した前記第１の電極をエッチングして、薄膜化する工程と、（ｅ）エッチングした前記第１の電極上に、光反射層を形成する工程と、（ｆ）支持基板上に、前記光反射層を固定し、前記成長基板を前記半導体積層から分離して、該半導体積層を露出させる工程と、（ｇ）露出した前記半導体積層の表面に、第２の電極を形成する工程と、を含む。
【選択図】 図２−１

Description

本発明は、半導体発光素子、特にインジウム錫酸化物から構成される電極を含む半導体発光素子、およびその製造方法に関する。

ＧａＮ（ガリウム・窒素）等の窒化物半導体を用いた発光ダイオード（ＬＥＤ）は、紫外光ないし青色光を発光でき、蛍光体を利用することにより白色光を発光できる。高出力の白色光を発生できるＬＥＤは照明用としても用いられる。

このような半導体発光素子は、少なくともｎ型半導体層と、発光のための活性層（発光層）と、ｐ型半導体層とを含む半導体積層を有する。そして、ｐ型半導体層側には、発光領域のほぼ全域にわたってｐ側透明電極および光反射層が形成され、ｎ型半導体層表面の一部には、ｎ側電極が形成される。活性層で発光した光は、一部は直接ｎ型半導体層より放出され、一部はｐ型半導体層に設置したｐ側透明電極を透過して光反射層に反射された後、ｎ型半導体層より放出される（特許文献１）。活性層で発光した光は、効率よくｎ型半導体層より放出されることが望ましい。なお、活性層で発光する光に対するｎ型半導体層より放出される光の割合は、光取り出し効率と呼ばれる。

半導体積層に窒化物系半導体を用いる場合、その窒化物系半導体を成長させる成長基板として、たとえばサファイア基板が用いられる。ただし、サファイア基板は、熱伝導率が低く放熱性に劣り、大電流を投入する高出力ＬＥＤのようなデバイスには不向きである。そこで、近年では、窒化物半導体をサファイア等の成長基板上に成長した後、シリコン等の支持基板上にその窒化物半導体を固定して、レーザリフトオフにより成長基板を半導体積層から剥離する方法が用いられている（特許文献１）。

特開２０１１−０９６７０７号公報

本発明の目的は、従来よりも光取り出し効率が高い半導体発光素子、およびその製造方法を提供することにある。

本発明の主な観点によれば、（ａ）成長基板上に、発光層を有する半導体積層を形成する工程と、（ｂ）前記半導体積層上に、インジウム錫酸化物より構成される第１の電極を形成する工程と、（ｃ）前記第１の電極を、酸素を含む雰囲気中で熱処理する工程と、（ｄ）熱処理した前記第１の電極をエッチングして、薄膜化する工程と、（ｅ）エッチングした前記第１の電極上に、光反射層を形成する工程と、（ｆ）支持基板上に、前記光反射層を固定し、前記成長基板を前記半導体積層から分離して、該半導体積層を露出させる工程と、（ｇ）露出した前記半導体積層の表面に、第２の電極を形成する工程と、を含む半導体発光素子の製造方法、が提供される。

本発明の他の観点によれば、（ａ）成長基板上に、発光層を有する半導体積層を形成する工程と、（ｂ）前記半導体積層上に、インジウム錫酸化物より構成される第１の電極を形成する工程と、（ｃ）前記第１の電極を、酸素を含む雰囲気中で熱処理する工程と、（ｄ）熱処理した前記第１の電極をエッチングして、薄膜化する工程と、（ｅ）エッチングした前記第１の電極上に、インジウム錫酸化物より構成される第２の電極を形成する工程と、（ｆ）前記第２の電極上に、光反射層を形成する工程と、（ｇ）支持基板上に、前記光反射層を固定し、前記成長基板を前記半導体積層から分離して、該半導体積層を露出させる工程と、（ｈ）露出した前記半導体積層の表面に、第３の電極を形成する工程と、を含む半導体発光素子の製造方法、が提供される。

本発明の他の観点によれば、支持基板と、前記支持基板上に配置される光反射層と、前記光反射層上に配置され、インジウム錫酸化物より構成される第１の電極と、前記第１の電極上に配置され、該第１の電極の膜厚よりも薄い膜厚を有し、インジウム錫酸化物より構成される第２の電極と、前記第２の電極上に配置され、発光層を含む半導体積層と、前記半導体積層上に配置される第３の電極と、を含み、前記第１および第２の電極の総合的な膜厚が、前記第１の電極と接する前記半導体積層の界面に形成される空乏層の層厚よりも厚い半導体発光素子、が提供される。

従来よりも光取り出し効率が高い半導体発光素子を得ることができる。

図１は、第１実施例による窒化物半導体発光素子の構成を示す断面図である。 、 、 および、 図２Ａ〜図２Ｎは、第１実施例による窒化物半導体発光素子を製造する様子を示す断面図である。 図３Ａ〜図３Ｃは、原子間力顕微鏡によるｐ型半導体層表面、エッチング処理が施される前のｐ側電極表面、および、エッチング処理が施された後のｐ側電極表面の観察写真である。 図４Ａ〜図４Ｄは、第２実施例による窒化物半導体発光素子を製造する様子を示す断面図である。 図５Ａは、第２実施例による窒化物半導体発光素子の構成を示す断面図であり、図５Ｂは、原子間力顕微鏡による第２のｐ側電極表面の観察写真である。 図６Ａ〜図６Ｄは、複数の半導体発光素子（ＬＥＤ）を含むＬＥＤアレイを製造する様子を示す断面図である。

図１は、第１実施例による窒化物半導体発光素子の構成を概略的に示す断面図である。この半導体発光素子は、たとえば縦型給電光半導体装置であり、主に、透光性を有する第１の電極（ｐ側電極）３０と、光反射層（反射電極）５０と、キャップ層（拡散防止層）６０と、ＧａＮ（ガリウム・窒素）系の半導体積層（発光部）２０と、第２の電極（ｎ側電極）８０と、を含む構成である。半導体積層５０は、少なくともｐ型（第１導電型）半導体層２５と、発光のための活性層（発光層）２４と、ｎ型（第２導電型）半導体層２３と、を含む。このような構成を有する半導体発光素子は、接合層７０を介して、裏面にコンタクト層９０が形成された導電性を有する支持基板１２に支持されている。

半導体積層２０の各層は、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎ（アルミニウム・インジウム・ガリウム・窒素、０≦ｘ≦１、０≦ｙ≦１）で表される窒化物半導体から構成される。半導体積層２０は、活性層２４を挟むようにｐ型半導体層２５とｎ型半導体層２３とが配置される構造を有する。ｐ型半導体層２５には、ｐ型ＧａＮが用いられ、ｐ型ドーパントとして、たとえばＭｇ（マグネシウム）が添加される。また、ｎ型半導体層２３には、ｎ型ＧａＮが用いられ、ｎ型ドーパントとして、たとえばＳｉ（シリコン）が添加される。ｎ型半導体層２３表面には、光取り出し効率を向上させるため、いわゆるマイクロコーン構造が形成されている。

なお、半導体積層２０の構成は、上記の３種類に限らず、発光効率を向上させるためにクラッド層、コンタクト層などを任意に挿入することも可能である。また、活性層２４を多層膜（多重量子井戸構造）で構成することもできる。

ｐ側電極３０は、ｐ型半導体層２５表面（下面）に形成される。ｐ側電極３０は、透光性を有するインジウム錫酸化物（ＩＴＯ）により構成される。ｐ側電極３０は、ｐ型半導体層２５とオーミック接触する。光反射層５０は、ｐ側電極３０表面（下面）に形成され、ｐ側電極３０と電気的に接続する。光反射層５０は、活性層２４で発光する光の発光波長に対して高反射率を有する部材、たとえばＡｇ（銀）ないしＡｇ合金などにより構成される。キャップ層６０は、光反射層５０およびｐ側電極３０を覆って形成され、光反射層５０のマイグレーションを抑制する。キャップ層６０は、光反射層５０のマイグレーションを抑制するとともに、自身によるマイグレーションが発生しにくい部材、たとえばＴｉ（チタン）やＰｔ（白金）等を含む多層金属膜により構成される。

ｎ側電極８０は、ｎ型半導体層２３表面（上面）に、たとえば全体的平面形状が櫛歯状になるように形成される。ｎ側電極８０は、たとえば、Ｔｉ（チタン）やＡｌ（アルミニウム）を含む多層金属膜により構成される。

ｐ側電極３０（ないしコンタクト層９０）から注入される正孔、および、ｎ側電極８０から注入される電子は、それぞれｐ型半導体層２５およびｎ型半導体層２３の中を拡散しながら活性層２４に到達し、活性層２４で再結合する。そして、この再結合にかかるエネルギが光（および熱）として放出される。活性層２４で発光した光は、一部は直接ｎ型半導体層２３より放出され、一部はｐ型半導体層２５に設置したｐ側電極３０を透過して光反射層５０に反射された後、ｎ型半導体層２３より放出される。光反射層５０で反射される光を効率的にｎ型半導体層より放出させるためには、ｐ側電極３０と光反射層５０との界面はより平坦であることが望ましい。

ｐ側電極３０は、透光性を有するＩＴＯにより構成されるが、透過する光を少なからず吸収する。したがって、光反射層５０に反射されてｎ型半導体層２３より放出される光は、ｐ側電極３０を透過する際に少なからず吸収される。ｐ側電極３０の膜厚が厚い場合、ｐ側電極３０中で光吸収される割合が増加し、光取り出し効率が低減してしまう可能性がある。このため、ｐ側電極３０の膜厚はより薄いこと、具体的には５ｎｍ以下であることが望ましい。

ｐ側電極３０は、通常スパッタ法を用いてｐ型半導体層２５表面に形成される。スパッタ法により膜厚が５ｎｍ以下であるｐ側電極３０を形成しようとした場合、ｐ側電極３０は２次元的な膜としては形成されず、３次元的な微粒子が散在するような形態として形成される可能性がある。このような平面形状を有するｐ側電極３０では、ｐ型半導体層２５に効率的に正孔を供給することは困難である。ｐ側電極３０は、２次元的な膜として形成され、また、その膜厚はより薄いことが望ましい。

以下に、図２Ａ〜図２Ｎを参照して、ｐ側電極３０の膜厚が薄く、かつ、ｐ側電極３０と光反射層５０との界面が平坦である第１実施例による半導体発光素子の製造方法について説明する。なお、図中、各構成部材のサイズは、実際の比率とは異なっている。

まず、半導体積層形成工程を行う。ＭＯＣＶＤ（有機金属化学気相成長）法を用いてＣ面サファイア成長基板１１に、バッファ層２１と、下地層２２と、第１半導体層（ｎ型半導体層）２３、活性層２４、および第２半導体層（ｐ型半導体層）２５で構成される半導体積層２０と、を積層し、図２Ａに示す光半導体エピウエハを得る。各層はＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ−ｙ}Ｎで表される窒化物半導体から成り、必要に応じてｎ型ドーパントとしてＳｉ、ｐ型ドーパントとしてＭｇなどを添加する。なお、半導体積層２０の構成は、上記の３種類に限らず、発光効率を向上させるためにクラッド層、コンタクト層などを任意に挿入することも可能である。また、活性層２４を多層膜（多重量子井戸構造）で構成することもできる。

次に、半導体積層形成工程で得た半導体エピウエハをＭＯＣＶＤ反応炉から取り出し、素子化工程を行う。はじめにｐ型半導体層２５の活性化を行う。ｐ型半導体層２５は、成長過程に於いて膜中に水素が混入し、Ｍｇ−Ｈ（マグネシウム―水素）結合となっている。この様な状態では、ドーパントとしての機能を果たす事が出来ず、ｐ型半導体層２５は高抵抗化している。その為、ｐ型半導体層２５の水素を膜中より追い出す活性化工程が必要となる。具体的には、熱処理炉を用いて真空又は不活性ガス雰囲気中にて４００℃以上の熱処理を行う。

次に、図２Ｂに示すように、ｐ型半導体層２５表面に、ＩＴＯからなるｐ側電極３０を形成する。まず、ＩＴＯ膜３１（図中破線で示す）をＲＦスパッタ法により、ｐ型半導体層２５表面全面に、厚さ８ｎｍ〜１１０ｎｍ、たとえば１０ｎｍになるように積層する。この時、基板温度は１５０℃〜３００℃に加熱されている。ＩＴＯは、成膜中の基板温度が１５０℃以上から結晶化が促進される為、好ましくは、基板温度を２００℃〜２５０℃に加熱する。その後、フォトリソグラフィ法により、ＩＴＯ膜３１上に、所望形状（例えば、個々の半導体発光素子の形状）のフォトレジストパターン４１を形成する。その後、積層したＩＴＯ膜３１を、フォトレジストパターン４１をマスクとして、ウエットエッチングし、パターニングされたｐ側電極３０を形成する。本実施例では、エッチャントに、一般的に市販されている硝酸および塩酸を含むＩＴＯ用エッチャントを用いた。なお、フォトレジストパターン４１は、ｐ側電極３０を形成した後に除去される。

次に、図２Ｃに示すように、ｐ側電極３０を、酸素を含む雰囲気中で、温度４００℃〜７００℃、好ましくは、４５０℃〜６００℃で加熱する。本実施例では、４５０℃／１ｍｉｎ間の熱処理とする。この熱処理により、ｐ型半導体層２５とｐ側電極３０とはオーミック接触する。

次に、図２Ｄに示すように、ｐ側電極３０をウエットエッチングし、薄膜化する。本実施例では、エッチャントに、一般的に市販されている硝酸および塩酸を含むＩＴＯ用エッチャントを用いる。ｐ側電極３０の膜厚は、光取り出し効率向上の観点から、極めて薄いことが好ましく、たとえば２ｎｍ以下であることが好ましい。

ｐ側電極３０は、前工程で熱処理が施されているため、オーバーエッチングしても、ｐ型半導体層２５表面に形成されうる微細な凹凸を埋めるように数原子層（数Å）程度残る性質を有する。つまり、エッチャントのｐ側電極３０に対するエッチングレートをＲ［ｍ／ｓ］とし、エッチングされる前のｐ側電極３０の膜厚をＬ［ｍ］としたとき、ｐ側電極３０をＬ／Ｒ以上の時間でエッチング（オーバーエッチング）しても、ｐ側電極３０はｐ型半導体層２５の最表面に数原子層程度残って形成される。本実施例でも、ｐ側電極３０にオーバーエッチングを施し、ｐ型半導体層２５の最表面にｐ側電極３０が数原子層程度残るように形成した。

次に、図２Ｅに示すように、ｐ側電極３０上に、ＲＦスパッタ法により、たとえばＡｇを積層し、光反射層５０を形成する。なお、光反射層５０には、活性層２４で発光する光の発光波長に対して高反射率を有するＡｇ（銀），Ａｌ（アルミニウム），Ｒｈ（ロジウム），Ｐｄ（パラジウム），またはこれらの合金などを用いればよい。光反射層５０の膜厚は、光取り出し効率向上の観点から、比較的厚いことが好ましく、たとえば１００ｎｍ以上であることが好ましい。

次に、図２Ｆに示すように、ｐ側電極３０および光反射層５０を覆って、リフトオフ法により、たとえばＴｉＷ（チタン・タングステン）／Ｔｉ（チタン）／Ｐｔ（白金）／Ａｕ（金）からなる多層金属膜を積層し、キャップ層６０を形成する。キャップ層６０は、Ａｇから構成される光反射層５０のマイグレーションを抑制する。なお、キャップ層６０には、光反射層３２のマイグレーションを抑制するとともに、自身によるマイグレーションが発生しにくい部材を用いればよい。その後、キャップ層３１上に、リフトオフ法により、Ａｕ（金）やＡｕＳｎ（金・錫），Ｃｕ（銅）などからなる接合部材７１を形成する。

次に、図２Ｇに示すように、フォトレジストパターン４２を用いて成長基板１１を所望の半導体発光素子サイズに区画し、素子分離を行う。素子分離には、例えば、反応性イオンエッチング法（ＲＩＥ）を用いる。アンテナ出力６５０Ｗ、バイアス出力３５０Ｗ、Ｃｌ_２（塩素）ガス流量３０ｓｃｃｍにてプロセス圧力１Ｐａになるように調整し、半導体積層をエッチングする。これにより、エピウエハー（成長基板１１）は、半導体発光素子毎に区画分離される。なお、フォトレジストパターン４２は、素子分離工程を終えた後に除去される。

次に、図２Ｈに示すように、エピウエハー（成長基板１１）と支持基板１２とを貼り合わせる。支持基板１２としては、例えば、ｎ型のＳｉ，ＳｉＣ（シリコン・炭素）を用いることができる。支持基板１２の一方の面には、接合部材７２が形成されている。接合部材７２としては、ＡｕＳｎ（金・錫）層が形成されており、ＡｕＳｎ層の厚さは１〜２μｍが好ましい。ＡｕとＳｎの割合はＳｎを２０ｗｔ％とする。なお、接合部材７２は、ＡｕＳｎに限るものではない。

一方の面に接合部材７２が形成された支持基板１２を準備し、成長基板１１側の接合部材７１と支持基板１２側の接合部材７２とを重ねあわせ、ウエハーボンダー装置を用いて加熱加圧し、接合界面をＡｕＳｎ共晶化して接合する（接合層７０）。本実施例では、例えば、３５０ｋｇの加圧、３２０℃の加熱にて、５分間接合を行う（熱圧着）。これにより、支持基板１２上に、キャップ層６０，光反射層５０，ｐ側電極３０および半導体積層２０が固定される。

その後、成長基板剥離工程を行う。この工程では、半導体積層が成長していない側の成長基板１１裏面より、例えば、エキシマレーザ光の様なＧａＮが分解するエネルギを有する高出力パルスレーザ光を照射して成長基板１１を半導体積層２０より分離するＬＬＯ（レーザリフトオフ）法を用いる。レーザには、照射エネルギが８００〜９００ｍＪ／ｃｍ^２であり、波長が約２４８ｎｍであるＫｒＦ（クリプトン・フッ素）エキシマレーザを用いる。

図２Ｉに示すように、成長基板１１の裏面よりエキシマレーザを照射して、バッファ層２１及び下地層２２の一部を分解させ、成長基板１１とＧａＮ系半導体積層２０とを分離し、図２Ｊに示す状態とする。レーザリフトオフにより発生したＧａ（ガリウム）を熱水などで除去し、その後塩酸で表面処理する。これにより、ｎ型半導体層２３が露出する。表面処理には窒化物半導体をエッチングできるものであればよく、リン酸、硫酸、水酸化カリウム、水酸化ナトリウムなどの酸やアルカリなどの薬剤も用いることができる。また、表面処理はアルゴンプラズマや塩素系プラズマを用いたドライエッチングや、研磨などで行ってもよい。

さらに、ｎ型半導体層２３の表面をＲＩＥ等のドライエッチング装置を用いたＣｌ（塩素）、Ａｒ（アルゴン）処理又は、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）研磨装置を用いて平滑化を行いレーザ痕やレーザーダメージ層を除去する。

光取り出し効率を向上させるために露出したｎ型半導体層２３表面には、凹凸加工（いわゆるマイクロコーン構造）を施す事が好ましい。図２Ｋに示すようなマイクロコーン構造は、ｎ型半導体層２３表面をたとえば水酸化カリウムなどに浸漬することにより形成することができる。

次に、リフトオフ法によりｎ側電極８０を形成する。まず図２Ｌに示すように、フォトリソグラフィ法により、ｎ側電極８０を形成しない領域にフォトレジストパターン４３を形成し、電子ビーム真空蒸着法により、厚さ約１ｎｍのＴｉ、厚さ約１０００ｎｍのＡｌ（アルミニウム）を順次成膜する。その後、フォトレジストパターン４３を除去する事により、ｎ側電極８０を所望のパターンに成形する（リフトオフ法）。

次に、図２Ｍに示すように、支持基板１２を研削研磨処理により、薄片化する。例えば、この工程により支持基板１２を約２５０μｍまで薄片化する。その後、薄片化した支持基板１２裏面にコンタクト層９０を形成する。コンタクト層９０は、例えば、電子ビーム真空蒸着法を用いて、Ｔｉ／Ｐｔ／Ａｕを順次成膜することにより形成する。なお、それぞれの膜厚は、例えば、約５０／１５０／２００ｎｍとする。

次に、図２Ｎに示すように、支持基板１２をレーザスクライブ又は、ダイシングにより分割する。以上により、窒化物半導体発光素子が完成する。なお、青色ＧａＮの発光素子を白色化するには発光素子を封止充填する樹脂に黄色の蛍光体を入れる。

図３Ａ〜図３Ｃは、原子間力顕微鏡によるｐ型半導体層表面、薄膜化（エッチング）処理が施される前のｐ側電極表面、および、薄膜化（エッチング）処理が施された後のｐ側電極表面の観察写真である。図３Ａ〜図３Ｃに示す表面観察写真は、それぞれ、図２Ａにおけるｐ型半導体層２５表面、図２Ｃにおけるｐ側電極３０表面、および、図２Ｄにおけるｐ側電極３０表面に対応する。

図３Ａに示す観察写真から、形成された時点（図２Ａ）におけるｐ型半導体層２５の表面粗さ（二乗平均平方根，ＲＭＳ）は、約０．４０６ｎｍであることがわかった。また、図３Ｂに示す観察写真から、薄膜化処理が施される前の時点（図２Ｃ）におけるｐ側電極３０の表面粗さ（ＲＭＳ）は、約０．４４２ｎｍであることがわかった。これらの観察写真により、薄膜化処理が施される前の時点では、ｐ側電極３０は、ｐ型半導体層２５とほぼ同等の表面粗さを有していることがわかった。

さらに、図３Ｃに示す観察写真から、薄膜化処理が施された後の時点（図２Ｄ）におけるｐ側電極３０の表面粗さ（ＲＭＳ）は、約約０．２９３ｎｍであり、薄膜化処理が施される前のｐ側電極３０の表面粗さよりも低減していることがわかった。つまり、薄膜化（エッチング）処理が施された後のｐ側電極３０表面は、薄膜化（エッチング）処理が施される前のｐ側電極３０表面よりも平坦になることがわかった。これらの観察写真により、ｐ側電極３０とｐ側電極３０上に形成される光反射層５０との界面は、より平坦化して形成されることが推察される。なお、図３Ｃから、薄膜化処理が施された後の時点におけるｐ側電極３０は、２次元的な膜として形成されていることも確認される。

以上に示したように、ｐ型半導体層２５上に、スパッタ法により比較的厚膜なｐ側電極３０を形成し、その後、エッチングによりｐ側電極３０を薄膜化することにより、２次元的な膜として形成され、また、膜厚が極めて薄いｐ側電極３０を含む半導体発光素子を得ることが可能となる。また、ｐ側電極３０と光反射層５０との界面がより平坦である半導体発光素子を得ることが可能となる。このような半導体発光素子は、スパッタ法のみによって形成された比較的厚膜なｐ側電極を含む半導体発光素子よりも、光取り出し効率が高くなるものと考えられる。

なお、本発明者らによる更なる検討によれば、ｐ側電極３０の膜厚が極端に薄いと、具体的にはｐ側電極３０と接する半導体積層２０の界面に形成される空乏層の層厚よりも薄いと、ｐ側電極３０の接触抵抗が大きくなることがわかった。たとえば、ｐ側電極の平面形状を１ｍｍ□とし、そのｐ側電極に３５０ｍＡの電流を注入したとき、０．１Ｖ程度の順方向電圧の上昇が見込まれる。

半導体発光素子における発光効率の向上ないし発熱の抑制等の観点から、ｐ側電極の接触抵抗は小さいことが好ましい。したがって、ｐ側電極の接触抵抗を加味すると、ｐ側電極の膜厚は、ｐ側電極と接する半導体積層の界面に形成される空乏層の層厚よりも厚いことが好ましく、たとえば３ｎｍ〜５ｎｍ程度が好ましい。ｐ側電極の膜厚は、薄膜化処理（図２Ｄ）におけるエッチング時間を調整することにより制御することができる。薄膜化処理を施すことにより膜厚を３ｎｍ〜５ｎｍ程度にしたｐ側電極の表面は、少なくとも薄膜化処理が施される前のｐ側電極の表面（図２Ｃないし図３Ｂ）よりも平坦化されていると考えられる。

なお、ｐ側電極を極めて薄く形成した後に、当該ｐ側電極上に、半導体積層の界面に形成される空乏層の層厚よりも厚い膜厚を有するＩＴＯ膜を別途形成してもかまわない。以下に、図４Ａ〜図４Ｄを参照して、極めて薄い膜厚を有する第１のｐ側電極上に、比較的厚膜な第２のｐ側電極が形成された第２実施例による半導体発光素子の製造方法について説明する。なお、第１のｐ側電極３０を形成する前の工程、つまり半導体積層２０を形成する工程は、図２Ａに示す工程と同等である。

図４Ａに示すように、半導体積層２０を形成した後、半導体積層２０表面（ｐ型半導体層２５表面）に、ＩＴＯからなる第１のｐ側電極３０を形成する。まず、ＩＴＯ膜３１（図中破線で示す）をＲＦスパッタ法により、ｐ型半導体層２５表面全面に、厚さ８ｎｍ〜１１０ｎｍ、たとえば１０ｎｍになるように積層する。その後、ＩＴＯ膜３１を、酸素を含む雰囲気中で、温度４００℃〜７００℃、好ましくは、４５０℃〜６００℃で加熱する。本実施例では、４５０℃／１ｍｉｎ間の熱処理とする。この熱処理により、ｐ型半導体層２５とＩＴＯ膜３１とはオーミック接触する。その後、ＩＴＯ膜３１をエッチングして薄膜化し、第１のｐ側電極３０を形成する。たとえば、ＩＴＯ膜３１をオーバーエッチングして、ｐ型半導体層２５表面に膜厚が数原子層程度である第１のｐ側電極３０を形成する。

次に、図４Ｂに示すように、第１のｐ側電極３０表面に、ＩＴＯからなる第２のｐ側電極３５を形成する。まず、ＩＴＯ膜３６（図中破線で示す）をＲＦスパッタ法により、第１のｐ側電極３０表面全面に積層する。第１のｐ側電極３０およびＩＴＯ膜３６（ないし第２のｐ側電極３５）の総合的な膜厚は、第１のｐ側電極３０と接する半導体積層２０（ｐ型半導体層２５）の界面に形成される空乏層の層厚よりも厚いことが好ましい。具体的には、２ｎｍ〜１０ｎｍ程度が好ましく、さらには３ｎｍ〜５ｎｍ程度がより好ましい。なお、ＩＴＯからなる第１のｐ側電極３０上にＩＴＯ膜３６を形成する場合には、層厚が少なくとも２ｎｍ以上となるようにＩＴＯ膜３６を形成すれば、ＩＴＯ膜３６は３次元的な微粒子として形成されることはなく、２次元的な膜として形成される。

その後、フォトリソグラフィ法により、ＩＴＯ膜３６上に、所望形状（例えば、個々の半導体発光素子の形状）のフォトレジストパターン４５を形成する。フォトレジストパターン４５をマスクとして、ＩＴＯ膜３６をウエットエッチングし、パターニングされた第２のｐ側電極３５を形成する。なお、この後、パターニングした第２のｐ側電極３５をアニールしてもかまわない。

続いて、図４Ｃに示すように、フォトレジストパターン４５をマスクとして、露出する第１のｐ側電極３０ａに塩酸処理ないしＡｒプラズマ処理を施し、露出する第１のｐ側電極３０ａを絶縁化する。なお、フォトレジストパターン４５は、ｐ側電極３０ａを絶縁化した後に除去される。

次に、図４Ｄに示すように、ｐ側電極３０上に、ＲＦスパッタ法により、たとえばＡｇを積層し、光反射層５０を形成する。その後、図２Ｆ〜図２Ｎに示す工程と同様の工程を行い、半導体発光素子を完成させる。

図５Ａは、第２実施例による半導体発光素子の構成を概略的に示す断面図である。半導体積層２０と光反射層５０との間には、比較的薄膜な第１のｐ側電極３０と、比較的厚膜な第２のｐ側電極３５が配置されている。第１および第２のｐ側電極３０，３５の総合的な膜厚は、半導体積層２０（ｐ型半導体層２５）に形成される空乏層の層厚よりも厚いことが好ましい。具体的には、２ｎｍ〜１０ｎｍ程度が好ましく、さらには３ｎｍ〜５ｎｍ程度がより好ましい。その他の構成は、図１に示す第１実施例による半導体発光素子の構成と同様である。

図５Ｂは、原子間力顕微鏡による第２のｐ側電極表面の観察写真である。この表面観察写真は、図４Ｃにおける第２のｐ側電極３５表面に対応する。この観察写真から、第２のｐ側電極３５の表面粗さ（ＲＭＳ）が約０．３１１ｎｍであり、第１のｐ側電極３０の表面粗さ（図３Ｃに示す観察写真に相当、ＲＭＳ０．２９３ｎｍ）とほぼ同等であることがわかった。また、薄膜化（エッチング）処理が施される前の第１のｐ側電極３０表面（図３Ｂに示す観察写真に相当、ＲＭＳ０．４４２ｎｍ）よりも平坦であることがわかった。これらの観察写真により、第２のｐ側電極３５と第２のｐ側電極３５上に形成される光反射層５０との界面は、より平坦化して形成されると推察される。

以上、本発明を実施するための形態について説明したが、本発明はこれらに制限されるものではない。たとえば、１枚の支持基板上に複数の半導体発光素子を形成し、それら半導体発光素子を電気的に直列ないし並列に接続して、高光出力のランプ・光源として用いてもかまわないであろう。

図６Ａ〜図６Ｄに、複数の半導体発光素子（ＬＥＤ）を電気的に直列に接続したＬＥＤアレイの製造方法の一部を示す。なお、ＬＥＤアレイの製造方法において、成長基板１１上に半導体積層２０を形成してから、支持基板１２上に半導体積層２０を固定して成長基板１１を半導体積層２０から剥離させるまでの工程は、上記で説明した半導体発光素子の製造方法と同等である。

成長基板１１を半導体積層２０から剥離して半導体積層２０を露出させた後、図６Ａに示すように、半導体積層２０の端部が露出するようにフォトレジストパターン４４を形成する。その後、塩素ガスを用いたドライエッチング法により、フォトレジストパターン４４から露出した半導体積層２０の端部をエッチングする。これにより図６Ｂに示すよう状態とする。なお、実際には、半導体積層２０の側壁は、支持基板１０を下にした場合に上方に向かって断面積が減少するテーパ状となる。

次に、図６Ｃに示すように、上述した工程で形成した素子の上面全体に、化学気相堆積（ＣＶＤ）等によりＳｉＯ_２からなる保護膜（絶縁膜）９５を形成し、その後、半導体積層２０上に形成された保護膜９５の一部を、緩衝フッ酸を用いてエッチングして、半導体積層２０の表面（ｎ型半導体層２３の表面）の一部、および、キャップ層６０の側面の一部を露出させる。

次に、図６Ｄに示すように、ｎ側電極８０を、電子ビーム蒸着法により積層して、リフトオフによってパターニングする。これにより、図中右側のＬＥＤのｎ側電極８０と、図中左側のＬＥＤのｐ側電極３０（キャップ層６０ないし接合層７０）と、が電気的に接続し、図中右側のＬＥＤと左側のＬＥＤとが電気的に直列に接続される。

このような方法により、複数の半導体発光素子を電気的に直列に接続したＬＥＤアレイが形成される。なお、ＬＥＤアレイを構成する半導体発光素子は、２つ以上であってもかまわない。また、ｐ側電極３０は、第１実施例に示したような単層構造であってもかまわないし、第２実施例に示したような２層構造であってもかまわない。その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

１１ 成長基板、
１２ 支持基板、
２１ バッファ層、
２２ 下地層、
２３ ｐ型半導体層、
２４ 活性層（発光層）、
２５ ｎ型半導体層、
３０ 第１の電極（第１のｐ側電極）、
３１，３６ ＩＴＯ膜、
３５ 第２のｐ側電極、
４１〜４５ フォトレジストパターン、
５０ 光反射層、
６０ キャップ層、
７０ 接合層、
７１，７２ 接合部材、
８０ 第２の電極（ｎ側電極）、
９０ コンタクト層、
９５ 保護膜。

Claims (15)

1. （ａ）成長基板上に、発光層を有する半導体積層を形成する工程と、
   （ｂ）前記半導体積層上に、インジウム錫酸化物より構成される第１の電極を形成する工程と、
   （ｃ）前記第１の電極を、酸素を含む雰囲気中で熱処理する工程と、
   （ｄ）熱処理した前記第１の電極をエッチングして、薄膜化する工程と、
   （ｅ）エッチングした前記第１の電極上に、光反射層を形成する工程と、
   （ｆ）支持基板上に、前記光反射層を固定し、前記成長基板を前記半導体積層から分離して、該半導体積層を露出させる工程と、
   （ｇ）露出した前記半導体積層の表面に、第２の電極を形成する工程と、
   を含む半導体発光素子の製造方法。
2. 前記工程（ｄ）において、エッチングした後の前記第１の電極の膜厚は、２ｎｍ以下である請求項１記載の半導体発光素子の製造方法。
3. 前記工程（ｄ）において、エッチングに用いられるエッチャントの前記第１の電極に対するエッチングレートをＲ［ｍ／ｓ］とし、エッチングする前の前記第１の電極の膜厚をＬ［ｍ］としたとき、前記第１の電極を、Ｌ／Ｒ以上の時間でエッチングする請求項２記載の半導体発光素子の製造方法。
4. 前記工程（ｄ）において、エッチングした後の前記第１の電極の膜厚は、前記第１の電極と接する前記半導体積層の界面に形成される空乏層の層厚よりも厚い請求項１記載の半導体発光素子の製造方法。
5. エッチングした後の前記第１の電極の膜厚は、３ｎｍ〜５ｎｍである請求項４記載の半導体発光素子の製造方法。
6. 前記工程（ｄ）において、エッチングした後の前記第１の電極の表面は、エッチングする前の前記第１の電極の表面よりも平坦である請求項１〜５いずれか１項記載の半導体発光素子の製造方法。
7. 前記工程（ｂ）において、前記第１の電極の膜厚は、８ｎｍ〜１１０ｎｍである請求項１〜６いずれか１項記載の半導体発光素子の製造方法。
8. （ａ）成長基板上に、発光層を有する半導体積層を形成する工程と、
   （ｂ）前記半導体積層上に、インジウム錫酸化物より構成される第１の電極を形成する工程と、
   （ｃ）前記第１の電極を、酸素を含む雰囲気中で熱処理する工程と、
   （ｄ）熱処理した前記第１の電極をエッチングして、薄膜化する工程と、
   （ｅ）エッチングした前記第１の電極上に、インジウム錫酸化物より構成される第２の電極を形成する工程と、
   （ｆ）前記第２の電極上に、光反射層を形成する工程と、
   （ｇ）支持基板上に、前記光反射層を固定し、前記成長基板を前記半導体積層から分離して、該半導体積層を露出させる工程と、
   （ｈ）露出した前記半導体積層の表面に、第３の電極を形成する工程と、
   を含む半導体発光素子の製造方法。
9. 前記工程（ｄ）において、エッチングに用いられるエッチャントの前記第１の電極に対するエッチングレートをＲ［ｍ／ｓ］とし、エッチングする前の前記第１の電極の膜厚をＬ［ｍ］としたとき、前記第１の電極を、Ｌ／Ｒ以上の時間でエッチングする請求項８記載の半導体発光素子の製造方法。
10. 前記工程（ｅ）において、前記第１および第２の電極の総合的な膜厚は、前記第１の電極と接する前記半導体積層の界面に形成される空乏層の層厚よりも厚い請求項８または９記載の半導体発光素子の製造方法。
11. 前記工程（ｅ）において、前記第１および第２の電極の総合的な膜厚は、３ｎｍ〜５ｎｍである８〜１０いずれか１項記載の半導体発光素子の製造方法。
12. 前記工程（ｅ）のおける前記第２の電極の表面は、前記工程（ｄ）におけるエッチングする前の前記第１の電極の表面よりも平坦である請求項８〜１１いずれか１項記載の半導体発光素子の製造方法。
13. 前記工程（ｂ）において、前記第１の電極の膜厚は、８ｎｍ〜１１０ｎｍである請求項８〜１２いずれか１項記載の半導体発光素子の製造方法。
14. 支持基板と、
    前記支持基板上に配置される光反射層と、
    前記光反射層上に配置され、インジウム錫酸化物より構成される第１の電極と、
    前記第１の電極上に配置され、該第１の電極の膜厚よりも薄い膜厚を有し、インジウム錫酸化物より構成される第２の電極と、
    前記第２の電極上に配置され、発光層を含む半導体積層と、
    前記半導体積層上に配置される第３の電極と、
    を含み、
    前記第１および第２の電極の総合的な膜厚が、前記第１の電極と接する前記半導体積層の界面に形成される空乏層の層厚よりも厚い半導体発光素子。
15. 前記第１および第２の電極の総合的な膜厚が、３ｎｍ〜５ｎｍである請求項１４記載の半導体発光素子。