TWI485546B - 基準電壓電路 - Google Patents

基準電壓電路 Download PDF

Info

Publication number
TWI485546B
TWI485546B TW098143130A TW98143130A TWI485546B TW I485546 B TWI485546 B TW I485546B TW 098143130 A TW098143130 A TW 098143130A TW 98143130 A TW98143130 A TW 98143130A TW I485546 B TWI485546 B TW I485546B
Authority
TW
Taiwan
Prior art keywords
terminal
reference voltage
gate
mos transistor
drain
Prior art date
Application number
TW098143130A
Other languages
English (en)
Other versions
TW201040689A (en
Inventor
Takashi Imura
Original Assignee
Seiko Instr Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instr Inc filed Critical Seiko Instr Inc
Publication of TW201040689A publication Critical patent/TW201040689A/zh
Application granted granted Critical
Publication of TWI485546B publication Critical patent/TWI485546B/zh

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)

Description

基準電壓電路
本發明係關於產生基準電壓之基準電壓電路。
針對從前的基準電壓電路進行說明。圖7係顯示從前的基準電壓電路之電路圖。
此處，於進行弱反轉動作之MOS(金氧半導體,metal-oxide-semiconductor)電晶體，W為閘極寬幅，L為閘極長，Vth為閾值電壓，Vgs為閘極/源極間電壓，q為電子的電荷量，k為波茲曼常數，T為絕對溫度，Id0 及n為隨製程而定的常數時，汲極電流Id係藉由
Id=Id0 ‧(W/L)‧exp{(Vgs－Vth)‧q/nkT}‧‧‧(61)
而算出的。nkT/q為熱電壓其值為UT 時，成立
Id=Id0 ‧(W/L)‧exp{(Vgs－Vth)/UT }‧‧‧(62)。因而，閘極/源極間電壓Vgs係藉由
Vgs=UT ‧ln[Id/{Id0 ‧(W/L)}]+Vth‧‧‧(63)
而算出。
PMOS電晶體43～45為電流反射鏡(current mirror)連接，所以PMOS電晶體43～45之汲極電流Id41～Id42以及汲極電流Id45為相同。
由進行弱反轉動作的NMOS電晶體41的閘極/源極間電壓Vgs41減算進行弱反轉動作的NMOS電晶體42的閘極/源極間電壓Vgs42之電壓(Vgs41-Vgs42)產生於電阻58。因而，根據此電壓(Vgs41-Vgs42)及電阻58之電阻值R58，算出汲極電流Id42，也算出汲極電流Id45。如此一來，成立
Id45=Id42=(Vgs41－Vgs42)/R58‧‧‧(64)
。因而，R59為電阻59的電阻值時，產生於電阻59的輸出電壓Vref藉由
Vref=R59‧Id45=(R59/R58)‧(Vgs41－Vgs42)‧‧‧(65)
而算出。W41為NMOS電晶體41之閘極寬幅，L41為NMOS電晶體41之閘極長，Vth41為NMOS電晶體41之閾值電壓，W42為NMOS電晶體42之閘極寬幅，L42為NMOS電晶體42之閘極長，Vth42為NMOS電晶體42之閾值電壓，ΔVth為NMOS電晶體41～42之閾值電壓差(ΔVth=Vth41-Vth42)時，由式(63)，輸出電壓Vref藉由
Vref=(R59/R58)‧[UT ‧ln{(W42/L42)/(W41/L41)}+ΔVth]‧‧‧(66)
而算出。
此處，如前所述，藉由以第1項之溫度特性與第2項之溫度特性相抵消的方式調整NMOS電晶體41～42之縱橫比(aspect ratio)，輸出電壓Vref變成不依存於溫度(例如，參照專利文獻1)。
[專利文獻1]日本特許第3024645號公報
但是，NMOS電晶體42的源極及背閘極與接地端子100之間存在電阻58。因而，隨著電阻58的製程差異，閾值電壓Vth42也會有差異。總之，閾值電壓Vth42，不僅依存於NMOS電晶體42的製程差異也依存於電阻58的製程差異。因而，不依存於溫度的基準電壓，係根據NMOS電晶體41～42的閾值電壓差(ΔVth=Vth41-Vth42)，所以會變得不安定。
本發明，係有鑑於前述課題而為之發明，提供可更為安定地產生不依存於溫度的基準電壓之基準電壓電路。
本發明，為了解決前述課題，提供一種基準電壓電路，係產生基準電壓之基準電壓電路，其特徵為具備：第一電源端子、第二電源端子、具有被輸入電流的輸入端子、及輸出根據前述輸入端子的電流之電流的第一～第二輸出端子之電流供給電路、第一電阻、將閘極連接於前述第一輸出端子，將源極及背閘極連接於前述第一電源端子，將汲極中介著前述第一電阻連接於前述第一輸出端子，進行弱反轉動作之第一導電型之第一MOS(金氧半導體)電晶體、將閘極連接於前述第一電阻與前述第一MOS電晶體之連接點，將源極及背閘極連接於前述第一電源端子，將汲極連接於前述輸入端子，具有比前述第一MOS電晶體的閾值電壓之絕對值更低的閾值電壓之絕對值，進行弱反轉動作之第一導電型之第二MOS電晶體、被設於前述第二輸出端子與前述第一電源端子之間，產生前述基準電壓之第二電阻。
此外，本發明為了解決前述課題，提供一種基準電壓電路，係產生基準電壓之基準電壓電路，其特徵為具備：第一電源端子、第二電源端子、具有被輸入電流的輸入端子及輸出根據前述輸入端子的電流之電流的輸出端子之電流供給電路、第一電阻、將閘極連接於前述輸出端子，將源極及背閘極連接於前述第二電源端子，將汲極中介著前述第一電阻連接於前述輸出端子，進行弱反轉動作之第二導電型之第一MOS(金氧半導體)電晶體、將閘極連接於前述第一電阻與前述第一MOS電晶體之連接點，將源極及背閘極連接於前述第二電源端子，將汲極連接於前述輸入端子，具有比前述第一MOS電晶體的閾值電壓之絕對值更低的閾值電壓之絕對值，進行弱反轉動作之第二導電型之第二MOS電晶體、將閘極連接於前述輸出端子，將源極及被閘極連接於前述第二電源端子的第二導電型之第三MOS電晶體、及被設於前述第三MOS電晶體之汲極與前述第一電源端子之間，產生前述基準電壓之第二電阻。
在本發明，於第一～第二MOS電晶體，使源極與被閘極短路，所以閾值電壓僅依存於第一～第二MOS電晶體的製程差異而不依存於其他元件的製程差異。因而，更安定地產生不依存於溫度的基準電壓。
[供實施發明之最佳型態]
以下，參照圖面說明本發明之實施型態。
＜第1實施形態＞
首先，說明基準電壓電路之構成。圖1係顯示基準電壓電路之圖。
基準電壓電路，具備PMOS電晶體3～5、NMOS電晶體1～2以及電阻50～51。此外，基準電壓電路，具備電源端子101、接地端子100及輸出端子102。
PMOS電晶體3，將閘極及汲極連接於NMOS電晶體2之汲極，將源極及背閘極連接於電源端子101。PMOS電晶體4，將閘極連接於PMOS電晶體3的閘極，將源極及背閘極連接於電源端子101，將汲極連接於電阻50之一端及NMOS電晶體1之閘極。PMOS電晶體5，將閘極連接於PMOS電晶體3的閘極，將源極及背閘極連接於電源端子101，將汲極連接於輸出端子102。NMOS電晶體2，將閘極連接於電阻50之另一端及NMOS電晶體1之汲極，將源極及背閘極連接於接地端子100。NMOS電晶體1，將源極及背閘極連接於接地端子100。電阻51，被設於輸出端子102與接地端子100之間。
PMOS電晶體3～5之縱橫比(aspect ratio)為相同。此外，PMOS電晶體3～5之閘極相互連接。因而，流動於PMOS電晶體3～5的汲極電流也成為相同。PMOS電晶體3～5，作為電流供給電路而發揮功能，具有被輸入電流的輸入端子(PMOS電晶體3之汲極)與輸出根據輸入端子的電流之電流的輸出端子(PMOS電晶體4之汲極)及輸出端子(PMOS電晶體5之汲極)。
此外，NMOS電晶體1～2之閘極寬幅被設計為對汲極電流為充分大，所以NMOS電晶體1～2進行弱反轉動作。
此外，NMOS電晶體1之閾值電壓的絕對值比NMOS電晶體2之閾值電壓的絕對值還高。
電阻50～51係以同一種類之多晶矽形成，以電阻50～51之溫度係數成為最小的方式，設定對電阻50～51之離子植入量。
NMOS電晶體1～2被形成於同一濃度的基板上，僅NMOS電晶體1或NMOS電晶體2被進行通道摻雜(channel dopping)。如此一來，NMOS電晶體1～2之閾值電壓差之製程差異僅依存於NMOS電晶體1或NMOS電晶體2之通道摻雜的製程差異，所以與凹陷(depression)型NMOS電晶體比較，製程差異的影響變小。
又，NMOS電晶體1～2被形成於同一濃度之基板上，NMOS電晶體1～2被進行第1次通道摻雜，其後，僅NMOS電晶體1或僅NMOS電晶體2被進行第2次通道摻雜亦可。
接著，說明基準電壓電路之動作。
此處，於進行弱反轉動作之MOS(金氧半導體,metal-oxide-semiconductor)電晶體，W為閘極寬幅，L為閘極長，Vth為閾值電壓，Vgs為閘極/源極間電壓，q為電子的電荷量，k為波茲曼常數，T為絕對溫度，Id0 及n為隨製程而定的常數時，汲極電流Id係藉由
Id=Id0 ‧(W/L)‧exp{(Vgs－Vth)‧q/nkT}‧‧‧(11)
而算出的。nkT/q為熱電壓其值為UT 時，成立
Id=Id0 ‧(W/L)‧exp{(Vgs－Vth)/UT }‧‧‧(12)。因而，閘極/源極間電壓Vgs係藉由
Vgs=UT ‧ln[Id/{Id0 ‧(W/L)}]+Vth‧‧‧(13)
而算出。
Vgs1為NMOS電晶體1之閘極/源極間電壓，Vgs2為NMOS電晶體2之閘極/源極間電壓，R50為電阻50之電阻值時，NMOS電晶體1之汲極電流Id1藉由
Id1=(Vgs1－Vgs2)/R50‧‧‧(14)
而算出。此外，Id2為NMOS電晶體2之汲極電流，W1為NMOS電晶體1之閘極寬幅，L1為NMOS電晶體1之閘極長，Vth1為NMOS電晶體1之閾值電壓，W2為NMOS電晶體2之閘極寬幅，L2為NMOS電晶體2之閘極長，Vth2為NMOS電晶體2之閾值電壓時，由式(13)，閘極/汲極間電壓Vgs1～Vgs2藉由
Vgs1=UT ‧ln[Id1/{Id0 ‧(W1/L1)}]+Vth1‧‧‧(15)
Vgs2=UT ‧ln[Id2/{Id0 ‧(W2/L2)}]+Vth2‧‧‧(16)
而算出。汲極電流Id1～Id2為相同，ΔVth為NMOS電晶體1～2之閾值電壓差(ΔVth=Vth1-Vth2)的話，由式(14)～(16)，汲極電流Id1藉由
Id1=(1/R50)‧[UT ‧ln{(Id1/Id2)‧(W2/L2)/(W1/L1)}+ΔVth]‧‧‧(17)
Id1=(1/R50)‧[UT ‧ln{(W2/L2)/(W1/L1)}+ΔVth]‧‧‧(18)
而算出。
此處，熱電壓UT ，正比例於溫度，所以具有正的溫度係數。此外，NMOS電晶體1～2之閾值電壓Vth1～Vth2，如圖2所示，分別具有負的溫度係數。把閾值電壓之絕對值設定為很高的NMOS電晶體1之溫度係數之斜率，比NMOS電晶體2之溫度係數的斜率更陡。因而，閾值電壓差(ΔVth=Vth1-Vth2)也具有負的溫度係數。因而，於式(18)，第1項具有正的溫度係數，第2項具有負的溫度係數，因此以第1項的溫度特性與第2項之溫度特性相抵消的方式調整NMOS電晶體1～2之縱橫比(aspect ratio)，而使汲極電流Id1變成難以依存於溫度。
如此一來，於PMOS電晶體4～5，閘極相互連接，源極分別連接於電源端子101，所以汲極電流Id1與汲極電流Id5成為相同。因而，成立
Id5=Id1‧‧‧(19)。R51為電阻51的電阻值時，輸出端子102與接地端子100之間(於電阻51)產生的輸出電壓Vref藉由
Vref=R51‧Id5=(R51/R50)‧[UT ‧ln{(W2/L2)/(W1/L1))+ΔVth]‧‧‧(20)
而算出。
此處，如前所述，藉由以第1項之溫度特性與第2項之溫度特性相抵消的方式調整NMOS電晶體1～2之縱橫比(aspect ratio)，輸出電壓Vref變成不依存於溫度。此外，以同一種類的多晶矽形成的電阻50～51具有溫度特性，但如式(20)之(R51/R50)所示，這些溫度特性彼此抵銷。
於NMOS電晶體1～2，使源極與被閘極短路，所以閾值電壓Vth1～Vth2僅依存於NMOS電晶體1～2的製程差異不依存於其他元件的製程差異。因而，更安定地產生不依存於溫度的基準電壓Vref。
又，此處使用電阻50～51，但使用在線形區域動作的MOS電晶體亦可。
此外，亦可以是電阻50～51藉由未圖示的複數個電阻而形成，藉由在配線步驟改變各電阻間之連接關係，使電阻50～51之電阻值可變。如此一來，輸出電壓Vref可以被調整為任意的電壓。
此外，亦可以是電阻50～51藉由未圖示的複數個電阻及保險絲而形成，藉由保險絲被切斷而改變各電阻間之連接關係，使電阻50～51之電阻值可變。如此一來，輸出電壓Vref可以被調整為任意的電壓。
此外，PMOS電晶體3～5之縱橫比(aspect ratio)為相異亦可。
此外，在圖1，PMOS電晶體3之汲極被連接於PMOS電晶體3～5的閘極。但是，如圖3所示，被設有放大器70，非反轉輸入端子被連接於PMOS電晶體3的汲極與NMOS電晶體2的汲極之連接點，反轉輸入端子被連接於PMOS電晶體4的汲極與電阻50之一端之連接點，輸出端子被連接於PMOS電晶體3～5的閘極亦可。如此一來，PMOS電晶體3～4之汲極電壓變成更為相同，汲極電極Id1～Id2變成更為相同。因而，由式(17)可更正確地算出汲極電流Id1。
此外，如圖4所示，設起動電路80亦可。電流完全不流動的場合與電流流動的場合之2個安定點存在於基準電壓電路，起動電路80係以基準電壓電路由前者的場合移至後者的場合的方式動作。具體而言，PMOS電晶體3以及NMOS電晶體2之汲極電流未達特定電流，而PMOS電晶體3之閘極電壓達特定電壓以上時，起動電路80由電源端子101對NMOS電晶體2之閘極流入起動電流而起動基準電壓電路。
此外，如圖5所示，電源端子101與PMOS電晶體3～5之源極之間設有疊接電路90亦可。如此一來，透過疊接電路90由電壓端子101往PMOS電晶體3～5之源極供給電源電壓，所以即使電源電壓變動，PMOS電晶體3～5之源極電壓也變成難以變動。因而，電源電壓變動除去比變佳。
此外，雖未圖示，但PMOS電晶體3～5之汲極與這些之連接對象之間分別設有疊接電路亦可。如此一來，即使電源電壓變動，其連接對象之電壓也變得難以變動。因而，電源電壓變動除去比變佳。
此外，在圖1，NMOS電晶體進行弱反轉動作，PMOS電晶體構成電流反射鏡(current mirror)電路，輸出電壓Vref產生於輸出端子102與接地端子100之間。但是，雖未圖示，PMOS電晶體進行弱反轉動作，NMOS電晶體構成電流反射鏡(current mirror)電路，輸出電壓Vref產生於電源端子101與輸出端子102之間亦可。
＜第2實施形態＞
首先，說明基準電壓電路之構成。圖6係顯示基準電壓電路之圖。
基準電壓電路，具備PMOS電晶體8～10、NMOS電晶體11～12以及電阻52～53。此外，基準電壓電路，具備電源端子101、接地端子100及輸出端子102。
NMOS電晶體11，將閘極及汲極連接於PMOS電晶體9之汲極，將源極及背閘極連接於接地端子100。NMOS電晶體12，將閘極連接於NMOS電晶體11的閘極，將源極及背閘極連接於接地端子100，將汲極連接於電阻52之一端。PMOS電晶體9，將閘極連接於PMOS電晶體8之汲極與電阻52之另一端之連接點，將源極及背閘極連接於電源端子101。PMOS電晶體8，將閘極連接於PMOS電晶體10之閘極與電阻52之一端，將源極及背閘極連接於電源端子101。PMOS電晶體10，將源極及被閘極連接於電源端子101，將汲極連接於輸出端子102。電阻53，被設於輸出端子102與接地端子100之間。
NMOS電晶體11～12之縱橫比(aspect ratio)為相同。此外，NMOS電晶體11～12之閘極相互連接。因而，流動於NMOS電晶體11～12的汲極電流也成為相同。NMOS電晶體11～12，作為電流供給電路而發揮功能，具有被輸入電流的輸入端子(NMOS電晶體11之汲極)與輸出根據輸入端子的電流之電流的輸出端子(NMOS電晶體12之汲極)。
接著，說明基準電壓電路之動作。
Vgs8為PMOS電晶體8之閘極/源極間電壓，Vgs9為PMOS電晶體9之閘極/源極間電壓，R52為電阻52之電阻值時，PMOS電晶體8之汲極電流Id8藉由
Id8=(Vgs8－Vgs9)/R52‧‧‧(34)
而算出。此外，Id9為PMOS電晶體9之汲極電流，W8為PMOS電晶體8之閘極寬幅，L8為PMOS電晶體8之閘極長，Vth8為PMOS電晶體8之閾值電壓，W9為PMOS電晶體9之閘極寬幅，L9為PMOS電晶體9之閘極長，Vth9為PMOS電晶體9之閾值電壓時，由式(13)，閘極/汲極間電壓Vgs8～Vgs9藉由
Vgs8=UT ‧ln[Id8/{Id0 ‧(W8/L8)}]+Vth8‧‧‧(35)
Vgs9=UT ‧ln[Id9/{Id0 ‧(W9/L9)}]+Vth9‧‧‧(36)
而算出。汲極電流Id8～Id9為相同，ΔVth為PMOS電晶體8～9之閾值電壓差(ΔVth=Vth8-Vth9)的話，由式(34)～(36)，汲極電流Id8藉由
Id8=(1/R52)‧[UT ‧ln{(Id8/Id9)‧(W9/L9)/(W8/L8)}+ΔVth]‧‧‧(37)
Id8=(1/R52)‧[UT ‧ln{(W9/L9)/(W8/L8)}+ΔVth]‧‧‧(38)
而算出。
此處，如第1實施型態那樣，汲極電流Id8變成難以依存於溫度。
如此一來，於PMOS電晶體8與10，閘極相互連接，源極分別連接於電源端子101，所以汲極電流Id8與汲極電流Id10成為相同。因而，成立
Id10=Id8‧‧‧(39)。R53為電阻53的電阻值時，輸出端子102與接地端子100之間產生的輸出電壓Vref藉由
Vref=R53‧Id10=(R53/R52)‧[UT ‧ln{(W9/L9)/(W8/L8)}+ΔVth]‧‧‧(40)
而算出。
亦即，如第1實施型態那樣，電阻52～53之溫度特性相抵消。
1,2．．．NMOS電晶體
3～5．．．PMOS電晶體
70．．．放大器
80．．．起動電路
90．．．疊接電路(cascode circuit)
101．．．電源端子
102．．．輸出端子
圖1係顯示本發明之基準電壓電路之電路圖。
圖2係顯示NMOS電晶體之閾值電壓的絕對值之溫度特性之圖。
圖3係顯示本發明之基準電壓電路之其他例之電路圖。
圖4係顯示本發明之基準電壓電路之其他例之電路圖。
圖5係顯示本發明之基準電壓電路之其他例之電路圖。
圖6係顯示本發明之第二實施型態之基準電壓電路之電路圖。
圖7係顯示從前之基準電壓電路之電路圖。
1,2．．．NMOS電晶體
3～5．．．PMOS電晶體
100．．．接地端子
101．．．電源端子
102．．．輸出端子

Claims (14)

  1. 一種基準電壓電路，係產生基準電壓之基準電壓電路，其特徵為具備：第一電源端子、第二電源端子、具有被輸入電流的輸入端子、及輸出根據前述輸入端子的電流之電流的第一～第二輸出端子之電流供給電路、第一電阻、將閘極連接於前述第一輸出端子，將源極及背閘極連接於前述第一電源端子，將汲極中介著前述第一電阻連接於前述第一輸出端子，進行弱反轉動作之第一導電型之第一MOS(金氧半導體)電晶體、將閘極連接於前述第一電阻與前述第一MOS電晶體之連接點，將源極及背閘極連接於前述第一電源端子，將汲極連接於前述輸入端子，具有比前述第一MOS電晶體的閾值電壓之絕對值更低的閾值電壓之絕對值，進行弱反轉動作之第一導電型之第二MOS電晶體、及被設於前述第二輸出端子與前述第一電源端子之間，產生前述基準電壓之第二電阻。
  2. 如申請專利範圍第1項之基準電壓電路，其中前述電流供給電路，具有將閘極及汲極連接於前述輸入端子，將源極及背閘極連接於前述第二電源端子之第二導電型之第三MOS電晶體、將閘極連接於前述輸入端子，將源極及背閘極連接於前述第二電源端子，將汲極連接於前述第一輸出端子之第二導電型之第四MOS電晶體、及將閘極連接於前述輸入端子，將源極及背閘極連接於前述第二電源端子，將汲極連接於前述第二輸出端子之第二導電型之第五MOS電晶體。
  3. 如申請專利範圍第2項之基準電壓電路，其中前述電流供給電路，進而具有分別被設於前述第三~第五MOS電晶體之汲極與這些之連接對象之間的複數個疊接電路。
  4. 如申請專利範圍第1項之基準電壓電路，其中前述電流供給電路，具有將非反轉輸入端子連接於前述輸入端子，將反轉輸入端子連接於前述第一輸出端子之放大器、將閘極連接於前述放大器之輸出端子，將源極及背閘極連接於前述第二電源端子，將汲極連接於前述輸入端子之第二導電型之第三MOS電晶體、將閘極連接於前述放大器之輸出端子，將源極及背閘極連接於前述第二電源端子，將汲極連接於前述第一輸出端子之第二導電型之第四MOS電晶體、及將閘極連接於前述放大器之輸出端子，將源極及背閘極連接於前述第二電源端子，將汲極連接於前述第二輸出端子之第二導電型之第五MOS電晶體。
  5. 如申請專利範圍第1項之基準電壓電路，其中前述第一～第二MOS電晶體被形成於同一濃度之基板上，僅前述第一MOS電晶體或前述第二MOS電晶體被摻雜通道。
  6. 如申請專利範圍第1項之基準電壓電路，其中前述第一～第二MOS雷晶體被形成於同一濃度之基板上，前述第一～第二MOS電晶體被進行第1次通道摻雜，其後僅前述第一MOS電晶體或前述第二MOS電晶體被進行第2次通道摻雜。
  7. 如申請專利範圍第1項之基準電壓電路，其中前述第一～第二電阻，係以同一種材料形成的。
  8. 如申請專利範圍第7項之基準電壓電路，其中前述材料為多晶矽。
  9. 如申請專利範圍第1項之基準電壓電路，其中前述第一～第二電阻，係在線形區域動作之MOS電晶體。
  10. 如申請專利範圍第1項之基準電壓電路，其中前述第一～第二電阻，係藉由複數個電阻而形成的，藉由在配線步驟改變前述各電阻間之連接關係，使電阻值可變。
  11. 如申請專利範圍第1項之基準電壓電路，其中前述第一～第二電阻，係藉由複數個電阻及保險絲(fuse)所形成的，藉由前述保險絲被切斷改變前述電阻間之連接關係，而可以改變電阻值。
  12. 如申請專利範圍第1項之基準電壓電路，其中進而具備前述第二MOS電晶體之汲極電流未達特定電流時，使起動電流流入前述第二MOS電晶體之閘極的起動電路。
  13. 如申請專利範圍第1項之基準電壓電路，其中進而具備被設於前述第一電源端子或前述第二電源端子，與具有前述電流供給電路、前述第一電阻、前述第一～第二MOS電晶體及前述第二電阻的電路之間之疊接電路。
  14. 一種基準電壓電路，係產生基準電壓之基準電壓電路，其特徵為具備：第一電源端子、第二電源端子、具有被輸入電流的輸入端子及輸出根據前述輸入端子的電流之電流的輸出端子之電流供給電路、第一電阻、將閘極連接於前述輸出端子，將源極及背閘極連接於前述第二電源端子，將汲極中介著前述第一電阻連接於前述輸出端子，進行弱反轉動作之第二導電型之第一MOS(金氧半導體)電晶體、將閘極連接於前述第一電阻與前述第一MOS電晶體之連接點，將源極及背閘極連接於前述第二電源端子，將汲極連接於前述輸入端子，具有比前述第一MOS電晶體的閾值電壓之絕對值更低的閾值電壓之絕對值，進行弱反轉動作之第二導電型之第二MOS電晶體、將閘極連接於前述輸出端子，將源極及背閘極連接於前述第二電源端子的第二導電型之第三MOS電晶體、及設於前述第三MOS電晶體之汲極與前述第一電源端子之間，產生前述基準電壓之第二電阻。
TW098143130A 2008-12-24 2009-12-16 基準電壓電路 TWI485546B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008327935A JP5242367B2 (ja) 2008-12-24 2008-12-24 基準電圧回路

Publications (2)

Publication Number Publication Date
TW201040689A TW201040689A (en) 2010-11-16
TWI485546B true TWI485546B (zh) 2015-05-21

Family

ID=42265050

Family Applications (1)

Application Number Title Priority Date Filing Date
TW098143130A TWI485546B (zh) 2008-12-24 2009-12-16 基準電壓電路

Country Status (5)

Country Link
US (1) US8013588B2 (zh)
JP (1) JP5242367B2 (zh)
KR (1) KR101653000B1 (zh)
CN (1) CN101763132A (zh)
TW (1) TWI485546B (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5317834B2 (ja) * 2009-05-29 2013-10-16 サンデン株式会社 インバータ制御装置
US8362757B2 (en) * 2009-06-10 2013-01-29 Microchip Technology Incorporated Data retention secondary voltage regulator
US8878511B2 (en) * 2010-02-04 2014-11-04 Semiconductor Components Industries, Llc Current-mode programmable reference circuits and methods therefor
US8680840B2 (en) * 2010-02-11 2014-03-25 Semiconductor Components Industries, Llc Circuits and methods of producing a reference current or voltage
JP5706653B2 (ja) * 2010-09-14 2015-04-22 セイコーインスツル株式会社 定電流回路
US8638084B1 (en) * 2010-10-22 2014-01-28 Xilinx, Inc. Bandgap bias circuit compenastion using a current density range and resistive loads
JP5706674B2 (ja) * 2010-11-24 2015-04-22 セイコーインスツル株式会社 定電流回路及び基準電圧回路
US20130033245A1 (en) * 2011-08-04 2013-02-07 Mediatek Singapore Pte. Ltd. Bandgap circuit for providing stable reference voltage
JP5782346B2 (ja) * 2011-09-27 2015-09-24 セイコーインスツル株式会社 基準電圧回路
JP2013097551A (ja) * 2011-10-31 2013-05-20 Seiko Instruments Inc 定電流回路及び基準電圧回路
TWI459173B (zh) * 2012-01-31 2014-11-01 Fsp Technology Inc 參考電壓產生電路及參考電壓產生方法
CN102789255B (zh) * 2012-07-18 2014-06-25 天津大学 翻转阈值可调欠压锁存和基准电压电路
FR2995723A1 (fr) * 2012-09-19 2014-03-21 St Microelectronics Crolles 2 Circuit de fourniture de tension ou de courant
CN102915066B (zh) * 2012-10-25 2014-09-03 四川和芯微电子股份有限公司 用于输出基准电压的电路
JP6097582B2 (ja) * 2013-02-01 2017-03-15 ローム株式会社 定電圧源
CN103513689B (zh) * 2013-10-14 2015-08-19 中山大学 一种低功耗基准源电路
JP2016162216A (ja) * 2015-03-02 2016-09-05 エスアイアイ・セミコンダクタ株式会社 基準電圧回路
GB2538258A (en) * 2015-05-12 2016-11-16 Nordic Semiconductor Asa Reference voltages
US10261537B2 (en) * 2016-03-23 2019-04-16 Avnera Corporation Wide supply range precision startup current source
JP7325352B2 (ja) * 2020-02-07 2023-08-14 エイブリック株式会社 基準電圧回路
US11353903B1 (en) * 2021-03-31 2022-06-07 Silicon Laboratories Inc. Voltage reference circuit
CN113360449B (zh) * 2021-04-29 2022-12-27 山东英信计算机技术有限公司 一种服务器防护电路和服务器

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4327320A (en) * 1978-12-22 1982-04-27 Centre Electronique Horloger S.A. Reference voltage source
US5563760A (en) * 1990-09-24 1996-10-08 U.S. Philips Corporation Temperature sensing circuit
US6677808B1 (en) * 2002-08-16 2004-01-13 National Semiconductor Corporation CMOS adjustable bandgap reference with low power and low voltage performance
US6930538B2 (en) * 2002-07-09 2005-08-16 Atmel Nantes Sa Reference voltage source, temperature sensor, temperature threshold detector, chip and corresponding system
TW200817870A (en) * 2006-04-20 2008-04-16 Nec Electronics Corp Reference voltage generating circuit
US20080211572A1 (en) * 2007-01-23 2008-09-04 Elpida Memory Inc. Reference voltage generating circuit and semiconductor integrated circuit device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS562017A (en) * 1979-06-19 1981-01-10 Toshiba Corp Constant electric current circuit
JPS62229416A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 電圧制限回路
JP2797820B2 (ja) * 1992-02-05 1998-09-17 日本電気株式会社 基準電圧発生回路
JPH0772943A (ja) * 1993-09-03 1995-03-17 Toshiba Corp 定電圧回路
JP2734964B2 (ja) * 1993-12-28 1998-04-02 日本電気株式会社 基準電流回路および基準電圧回路
KR100253645B1 (ko) * 1996-09-13 2000-04-15 윤종용 기준 전압 발생 회로
JPH1140756A (ja) * 1997-07-22 1999-02-12 Toshiba Corp 半導体装置及びその製造方法
JPH11121694A (ja) * 1997-10-14 1999-04-30 Toshiba Corp 基準電圧発生回路およびその調整方法
JP3024645B1 (ja) * 1998-12-09 2000-03-21 日本電気株式会社 定電圧発生回路
JP3338814B2 (ja) * 1999-11-22 2002-10-28 エヌイーシーマイクロシステム株式会社 バンドギャップレファレンス回路
JP2003258105A (ja) * 2002-02-27 2003-09-12 Ricoh Co Ltd 基準電圧発生回路及びその製造方法、並びにそれを用いた電源装置
JP2006133869A (ja) * 2004-11-02 2006-05-25 Nec Electronics Corp Ｃｍｏｓカレントミラー回路および基準電流／電圧回路
WO2006061742A2 (en) 2004-12-07 2006-06-15 Koninklijke Philips Electronics N.V. Reference voltage generator providing a temperature-compensated output voltage
JP2006338434A (ja) * 2005-06-03 2006-12-14 New Japan Radio Co Ltd 基準電圧発生回路
JP4761361B2 (ja) * 2005-11-16 2011-08-31 学校法人早稲田大学 リファレンス回路
JP2007317933A (ja) * 2006-05-26 2007-12-06 Mitsumi Electric Co Ltd 発光ダイオード駆動回路
JP4919776B2 (ja) * 2006-11-17 2012-04-18 新日本無線株式会社 基準電圧回路
CN100580606C (zh) * 2007-08-30 2010-01-13 智原科技股份有限公司 带差参考电路

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4327320A (en) * 1978-12-22 1982-04-27 Centre Electronique Horloger S.A. Reference voltage source
US5563760A (en) * 1990-09-24 1996-10-08 U.S. Philips Corporation Temperature sensing circuit
US6930538B2 (en) * 2002-07-09 2005-08-16 Atmel Nantes Sa Reference voltage source, temperature sensor, temperature threshold detector, chip and corresponding system
US6677808B1 (en) * 2002-08-16 2004-01-13 National Semiconductor Corporation CMOS adjustable bandgap reference with low power and low voltage performance
TW200817870A (en) * 2006-04-20 2008-04-16 Nec Electronics Corp Reference voltage generating circuit
US20080211572A1 (en) * 2007-01-23 2008-09-04 Elpida Memory Inc. Reference voltage generating circuit and semiconductor integrated circuit device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Piero Malcovati, Franco Maloberti, Carlo Fiocchi, and Marcello Pruzzi, "Curvature-Compensated BiCMOS Bandgap with 1-V Supply Voltage," IEEE Journal of Solid-State Circuits, vol. 36, no. 7, pp. 1076-1081, July 2001 *

Also Published As

Publication number Publication date
US8013588B2 (en) 2011-09-06
KR101653000B1 (ko) 2016-08-31
JP5242367B2 (ja) 2013-07-24
US20100156386A1 (en) 2010-06-24
CN101763132A (zh) 2010-06-30
KR20100075394A (ko) 2010-07-02
JP2010152510A (ja) 2010-07-08
TW201040689A (en) 2010-11-16

Similar Documents

Publication Publication Date Title
TWI485546B (zh) 基準電壓電路
KR101720847B1 (ko) 플립 게이트 전류 레퍼런스 및 그 사용 방법
TW201533559A (zh) 電壓參考電路
JP2003283258A (ja) 低電圧動作の基準電圧源回路
US20090322416A1 (en) Bandgap voltage reference circuit
JP2007213270A (ja) 定電流回路
JP2011146817A (ja) アンプ
JP2005173741A (ja) 電流駆動回路
KR101797769B1 (ko) 정전류 회로
JP2008152632A (ja) 基準電圧発生回路
US8054156B2 (en) Low variation resistor
TWI534585B (zh) Reference voltage circuit
US9383764B1 (en) Apparatus and method for a high precision voltage reference
JP2013054535A (ja) 定電圧発生回路
KR101352410B1 (ko) 온도 의존성을 무효화하기 위한 방법 및 그 회로
US20130099769A1 (en) Current source circuit with high order temperature compensation and current source system thereof
JP2007035071A (ja) 低電圧動作の基準電圧源回路
JP2008066649A (ja) 電圧源回路
JP2008070953A (ja) 基準電圧発生回路
CN109582076B (zh) 基准电流源
Thewes et al. Mismatch of MOSFET small signal parameters under analog operation
JP3557744B2 (ja) 基準電圧発生回路
JP2008263195A (ja) 電界効果トランジスタを用いた基準電圧源回路
JP2022174431A (ja) 定電流回路
JP5669634B2 (ja) 定電流回路

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees