CN101763132A - 基准电压电路 - Google Patents

基准电压电路 Download PDF

Info

Publication number
CN101763132A
CN101763132A CN200910263606A CN200910263606A CN101763132A CN 101763132 A CN101763132 A CN 101763132A CN 200910263606 A CN200910263606 A CN 200910263606A CN 200910263606 A CN200910263606 A CN 200910263606A CN 101763132 A CN101763132 A CN 101763132A
Authority
CN
China
Prior art keywords
transistor
reference voltage
resistance
grid
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200910263606A
Other languages
English (en)
Inventor
井村多加志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Instruments Inc
Original Assignee
Seiko Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Instruments Inc filed Critical Seiko Instruments Inc
Publication of CN101763132A publication Critical patent/CN101763132A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)

Abstract

本发明提供基准电压电路，该基准电压电路能够更稳定地产生不取决于温度的基准电压。对于NMOS晶体管(1～2)而言，由于源极和背栅短路，所以阈值电压(Vth1～Vth2)仅取决于NMOS晶体管(1～2)的工艺偏差，而不取决于其他元件的工艺偏差。由此，能够更稳定地产生不取决于温度的基准电压(Vref)。

Description

基准电压电路
技术领域
本发明涉及产生基准电压的基准电压电路。
背景技术
对现有的基准电压电路进行说明。图7是示出现有的基准电压电路的电路图。
这里，对于工作在弱反转状态的MOS晶体管而言，当设W为栅极宽度、L为栅极长度、Vth为阈值电压、Vgs为栅极/源极间电压、q为电子的电荷量、k为玻尔兹曼常数、T为绝对温度、Id0和n为由工艺决定的常数时，通过下式来计算漏极电流Id：
Id＝Id0·(W/L)·exp{(Vgs-Vth)·q/nkT}…(61)。
nkT/q为热电压，当将其设为UT时，下式成立：
Id＝Id0·(W/L)·exp{(Vgs-Vth)/UT}…(62)。
由此，通过下式来计算栅极/源极间电压Vgs：
Vgs＝UT·ln[Id/{Id0·(W/L)}]+Vth…(63)。
PMOS晶体管43～45采用电流镜连接，所以，PMOS晶体管43～45的漏极电流Id41～Id42以及漏极电流Id45均相同。
在电阻58上产生这样的电压，该电压是通过从工作在弱反转状态的NMOS晶体管41的栅极/源极间电压Vgs41减去工作在弱反转状态的NMOS晶体管42的栅极/源极间电压Vgs42而得到的电压(Vgs41-Vgs42)。由此，根据该电压(Vgs41-Vgs42)和电阻58的电阻值R58，可以计算出漏极电流Id42以及漏极电流Id45。于是，下式成立：
Id45＝Id42＝(Vgs41-Vgs42)/R58…(64)。
由此，当设R59是电阻59的电阻值时，通过下式来计算在电阻59上产生的输出电压Vref：
Vret
＝R59·Id45
＝(R59/R58)·(Vgs41-Vgs42)…(65)。
当设W41为NMOS晶体管41的栅极宽度、L41为NMOS晶体管41的栅极长度、Vth41为NMOS晶体管41的阈值电压、W42为NMOS晶体管42的栅极宽度、L42为NMOS晶体管42的栅极长度、Vth42为NMOS晶体管42的阈值电压、ΔVth为NMOS晶体管41～42的阈值电压差(ΔVth＝Vth41-Vth42)时，利用式(63)，通过下式来计算输出电压Vref：
Vref
＝(R59/R58)·[UT·ln{(W42/L42)/(W41/L41)}+Δ
Vth]…(66)。
这里，如上所述，通过调节NMOS晶体管41～42的宽长比(aspect比)，使得第1项的温度特性与第2项的温度特性相抵消，由此，输出电压Vref不容易取决于温度(例如参照专利文献1)。
【专利文献1】日本特许第3024645号公报
但是，在NMOS晶体管42的源极和背栅(backgate)与接地端子100之间存在电阻58。因此，由于电阻58的工艺偏差，阈值电压Vth42也存在偏差。即，阈值电压Vth42不仅取决于NMOS晶体管42的工艺偏差，还取决于电阻58的工艺偏差。因此，由于不应取决于温度的基准电压是基于NMOS晶体管41～42的阈值电压差(ΔVth＝Vth41-Vth42)而形成的，所以有时不稳定。
发明内容
本发明鉴于上述课题，提供一种能够更稳定地产生不取决于温度的基准电压的基准电压电路。
为了解决上述课题，本发明提供一种产生基准电压的基准电压电路，其特征在于，该基准电压电路具有：第1电源端子；第2电源端子；电流供给电路，其具有被输入电流的输入端子以及输出基于所述输入端子的电流的电流的第1～第2输出端子；第1电阻；第1导电类型的第1MOS晶体管，其栅极与所述第1输出端子连接，源极和背栅与所述第1电源端子连接，漏极经由所述第1电阻与所述第1输出端子连接，该第1MOS晶体管工作在弱反转状态；第1导电类型的第2MOS晶体管，其栅极与所述第1电阻和所述第1MOS晶体管之间的连接点连接，源极和背栅与所述第1电源端子连接，漏极与所述输入端子连接，该第2MOS晶体管具有比所述第1MOS晶体管的阈值电压绝对值低的阈值电压绝对值，工作在弱反转状态；以及第2电阻，其设置在所述第2输出端子与所述第1电源端子之间，产生所述基准电压。
此外，为了解决上述课题，本发明提供一种产生基准电压的基准电压电路，其特征在于，该基准电压电路具有：第1电源端子；第2电源端子；电流供给电路，其具有被输入电流的输入端子以及输出基于所述输入端子的电流的电流的输出端子；第1电阻；第2导电类型的第1MOS晶体管，其栅极与所述输出端子连接，源极和背栅与所述第2电源端子连接，漏极经由所述第1电阻与所述输出端子连接，该第1MOS晶体管工作在弱反转状态；第2导电类型的第2MOS晶体管，其栅极与所述第1电阻和所述第1MOS晶体管之间的连接点连接，源极和背栅与所述第2电源端子连接，漏极与所述输入端子连接，该第2MOS晶体管具有比所述第1MOS晶体管的阈值电压绝对值低的阈值电压绝对值，工作在弱反转状态；第2导电类型的第3MOS晶体管，其栅极与所述输出端子连接，源极和背栅与所述第2电源端子连接；以及第2电阻，其设置在所述第3MOS晶体管的漏极与所述第1电源端子之间，产生所述基准电压。
在本发明中，对于第1～第2MOS晶体管而言，由于源极与背栅短路，所以阈值电压仅取决于第1～第2MOS晶体管的工艺偏差，而不取决于其他元件的工艺偏差。由此，能够更稳定地产生不取决于温度的基准电压。
附图说明
图1是示出本发明的基准电压电路的电路图。
图2是示出NMOS晶体管的阈值电压的绝对值的温度特性的图。
图3是示出本发明的基准电压电路的另一例的电路图。
图4是示出本发明的基准电压电路的另一例的电路图。
图5是示出本发明的基准电压电路的另一例的电路图。
图6是示出本发明的第2实施方式的基准电压电路的电路图。
图7是示出现有的基准电压电路的电路图。
标号说明
1、2：NMOS晶体管；3～5：PMOS晶体管；70：放大器；80：起动电路；90：共源共栅(cascode)电路；101：电源端子；102：输出端子。
具体实施方式
下面，参照附图来说明本发明的实施方式。
<第1实施方式>
首先，说明基准电压电路的结构。图1是示出基准电压电路的图。
基准电压电路具有PMOS晶体管3～5、NMOS晶体管1～2以及电阻50～51。并且，基准电压电路具有电源端子101、接地端子100以及输出端子102。
PMOS晶体管3的栅极和漏极与NMOS晶体管2的漏极连接，源极和背栅与电源端子101连接。PMOS晶体管4的栅极与PMOS晶体管3的栅极连接，源极和背栅与电源端子101连接，漏极与电阻50的一端以及NMOS晶体管1的栅极连接。PMOS晶体管5的栅极与PMOS晶体管3的栅极连接，源极和背栅与电源端子101连接，漏极与输出端子102连接。NMOS晶体管2的栅极与电阻50的另一端以及NMOS晶体管1的漏极连接，源极和背栅与接地端子100连接。NMOS晶体管1的源极和背栅与接地端子100连接。电阻51设置在输出端子102与接地端子100之间。
PMOS晶体管3～5的宽长比相同。并且，PMOS晶体管3～5的栅极相互连接。由此，流过PMOS晶体管3～5的漏极电流也相同。PMOS晶体管3～5作为电流供给电路发挥功能，具有：被输入电流的输入端子(PMOS晶体管3的漏极)；以及输出基于输入端子的电流的电流的输出端子(PMOS晶体管4的漏极)和输出端子(PMOS晶体管5的漏极)。
此外，NMOS晶体管1～2的栅极宽度相对于漏极电流，被设计得充分大，因此NMOS晶体管1～2工作在弱反转状态。
并且，NMOS晶体管1的阈值电压的绝对值高于NMOS晶体管2的阈值电压的绝对值。
电阻50～51由同一种类的多晶硅形成，将针对电阻50～51的离子注入量设定成，使得电阻50～51的温度系数最小。
NMOS晶体管1～2形成在同一浓度的基板上，仅对NMOS晶体管1或NMOS晶体管2进行沟道掺杂。这样，NMOS晶体管1～2的阈值电压差的工艺偏差仅取决于NMOS晶体管1或NMOS晶体管2的沟道掺杂的工艺偏差，所以，与耗尽型NMOS晶体管相比，工艺偏差的影响较小。
另外，也可以是：NMOS晶体管1～2形成在同一浓度的基板上，NMOS晶体管1～2均进行第1次沟道掺杂，然后，仅对NMOS晶体管1或NMOS晶体管2进行第2次沟道掺杂。
接着，说明基准电压电路的动作。
这里，对于工作在弱反转状态的MOS晶体管而言，当设W为栅极宽度、L为栅极长度、Vth为阈值电压、Vgs为栅极/源极间电压、q为电子的电荷量、k为玻尔兹曼常数、T为绝对温度、Id0和n为由工艺决定的常数时，通过下式来计算漏极电流Id：
Id＝Id0·(W/L)·exp{(Vgs-Vth)·q/nkT}…(11)。
nkT/q为热电压，当将其设为UT时，下式成立：
Id＝Id0·(W/L)·exp{(Vgs-Vth)/UT}…(12)。
由此，通过下式来计算栅极/源极间电压Vgs：
Vgs＝UT·ln[Id/{Id0·(W/L)}]+Vth…(13)。
当设Vgs1为NMOS晶体管1的栅极/源极间电压、Vgs2为NMOS晶体管2的栅极/源极间电压、R50为电阻50的电阻值时，通过下式来计算NMOS晶体管1的漏极电流Id1：
Id1＝(Vgs1-Vgs2)/R5O…(14)
并且，当设Id2为NMOS晶体管2的漏极电流、W1为NMOS晶体管1的栅极宽度、L1为NMOS晶体管1的栅极长度、Vth1为NMOS晶体管1的阈值电压、W2为NMOS晶体管2的栅极宽度、L2为NMOS晶体管2的栅极长度、Vth2为NMOS晶体管2的阈值电压时，利用式(13)，通过下式来计算栅极/源极间电压Vgs1～Vgs2：
Vgs1＝UT·ln[Id1/{Id0·(W1/L1)}]+Vth1…(15)
Vgs2＝UT·ln[Id2/{Id0·(W2/L2)}]+Vth2…(16)。
漏极电流Id1～Id2相同，当设ΔVth为NMOS晶体管1～2的阈值电压差(ΔVth＝Vth1-Vth2)时，利用式(14)～(16)，通过下式来计算漏极电流Id1：
Id1＝(1/R50)·[UT·ln{(Id1/Id2)·(W2/L2)/(W1/L1)}+ΔVth]…(17)
Id1＝(1/R50)·[UT·ln{(W2/L2)/(W1/L1)}+ΔVth]…(18)。
这里，热电压UT与温度成正比，所以具有正的温度系数。此外，如图2所示，NMOS晶体管1～2的阈值电压Vth1～Vth2分别具有负的温度系数。阈值电压绝对值被设定得高的NMOS晶体管1的温度系数的斜率比NMOS晶体管2的温度系数的斜率陡。因此，阈值电压差(ΔVth＝Vth1-Vth2)也具有负的温度系数。由此，在式(18)中，第1项具有正的温度系数，第2项具有负的温度系数，所以，通过调节NMOS晶体管1～2的宽长比，使得第1项的温度特性与第2项的温度特性相抵消，由此，漏极电流Id1不容易取决于温度。
这样，对于PMOS晶体管4～5而言，由于栅极相互连接，源极分别与电源端子101连接，所以，漏极电流Id1与漏极电流Id5相同。由此，下式成立：
Id5＝Id1…(19)
当设R51为电阻51的电阻值时，通过下式来计算输出端子102与接地端子100之间(电阻51上)产生的输出电压Vref：
Vref＝R51·Id5＝(R51/R50)·[UT·ln{(W2/L2)/(W1/L1)}+ΔVth]…(2O)。
这里，如上所述，通过调节NMOS晶体管1～2的宽长比，使得第1项的温度特性与第2项的温度特性相抵消，由此，输出电压Vref不容易取决于温度。并且，虽然由同一种类的多晶硅形成的电阻50～51具有温度特性，但是，如式(20)中的(R51/R50)所示，它们的温度特性相抵消。
对于NMOS晶体管1～2而言，由于源极与背栅短路，所以，阈值电压Vth1～Vth2仅取决于NMOS晶体管1～2的工艺偏差，而不取决于其他元件的工艺偏差。由此，能够更稳定地产生不取决于温度的基准电压Vref。
另外，虽然使用了电阻50～51，不过，也可以使用在线性区工作的MOS晶体管。
此外，电阻50～51也可以由未图示的多个电阻形成，并可以在布线工序中变更各电阻之间的连接关系，由此使电阻50～51的电阻值可变。这样，能够将输出电压Vref调节为任意电压。
并且，电阻50～51也可以由未图示的多个电阻和熔断器形成，并可以通过切断熔断器来变更各电阻之间的连接关系，由此使电阻50～51的电阻值可变。这样，能够将输出电压Vref调节为任意电压。
此外，PMOS晶体管3～5的宽长比也可以不同。
此外，在图1中，PMOS晶体管3的漏极与PMOS晶体管3～5的栅极连接。但是，如图3所示，也可以设置放大器70，其非反转输入端子与PMOS晶体管3的漏极和NMOS晶体管2的漏极之间的连接点相连，反转输入端子与PMOS晶体管4的漏极和电阻50的一端之间的连接点相连，输出端子与PMOS晶体管3～5的栅极相连。这样，由于PMOS晶体管3～4的漏极电压更加一致，所以漏极电流Id1～Id2更加一致。由此，能够通过式(17)，更加准确地计算出漏极电流Id1。
此外，如图4所示，也可以设置起动电路80。在基准电压电路中，存在完全没有电流流过以及有电流流过这两个稳定点，当起动电路80工作时，基准电压电路从前者转移到后者。具体而言，当PMOS晶体管3和NMOS晶体管2的漏极电流小于规定电流、PMOS晶体管3的栅极电压大于等于规定电压时，起动电路80从电源端子101向NMOS晶体管2的栅极流入起动电流，起动基准电压电路。
此外，如图5所示，也可以在电源端子101与PMOS晶体管3～5的源极之间设置共源共栅电路90。这样，经由共源共栅电路90从电源端子101向PMOS晶体管3～5的源极供给电源电压，所以，即使电源电压变动，PMOS晶体管3～5的源极电压也不容发生变动。由此，电源电压变动去除比更加良好。
此外，虽未图示，但还可以在PMOS晶体管3～5的漏极与它们的连接对象之间分别设置共源共栅电路。这样，即使电源电压变动，其连接对象的电压也不容易发生变动。由此，电源电压变动去除比更加良好。
此外，在图1中，NMOS晶体管工作在弱反转状态，由PMOS晶体管构成电流镜电路，在输出端子102与接地端子100之间产生输出电压Vref。不过，虽未图示，但也可以是PMOS晶体管工作在弱反转状态，而由NMOS晶体管构成电流镜电路，在电源端子101与输出端子102之间产生输出电压Vref。
<第2实施方式>
首先，说明基准电压电路的结构。图6是示出基准电压电路的图。
基准电压电路具有PMOS晶体管8～10、NMOS晶体管11～12以及电阻52～53。此外，基准电压电路具有电源端子101、接地端子100以及输出端子102。
NMOS晶体管11的栅极和漏极与PMOS晶体管9的漏极连接，源极和背栅与接地端子100连接。NMOS晶体管12的栅极与NMOS晶体管11的栅极连接，源极和背栅与接地端子100连接，漏极与电阻52的一端连接。PMOS晶体管9的栅极与PMOS晶体管8的漏极和电阻52的另一端之间的连接点连接，源极和背栅与电源端子101连接。PMOS晶体管8的栅极与PMOS晶体管10的栅极和电阻52的一端连接，源极和背栅与电源端子101连接。PMOS晶体管10的源极和背栅与电源端子101连接，漏极与输出端子102连接。电阻53设置在输出端子102与接地端子100之间。
NMOS晶体管11～12的宽长比相同。并且，NMOS晶体管11～12的栅极相互连接。由此，流过NMOS晶体管11～12的漏极电流也相同。NMOS晶体管11～12作为电流供给电路发挥功能，并具有：被输入电流的输入端子(NMOS晶体管11的漏极)：以及输出基于输入端子的电流的电流的输出端子(NMOS晶体管12的漏极)。
接着，说明基准电压电路的动作。
当设Vgs8为PMOS晶体管8的栅极/源极间电压、Vgs9为PMOS晶体管9的栅极/源极间电压、R52为电阻52的电阻值时，通过下式来计算PMOS晶体管8的漏极电流Id8：
Id8＝(Vgs8-Vgs9)/R52…(34)
此外，当设Id9为PMOS晶体管9的漏极电流、W8为PMOS晶体管8的栅极宽度、L8为NMOS晶体管8的栅极长度、Vth8为PMOS晶体管8的阈值电压、W9为PMOS晶体管9的栅极宽度、L9为PMOS晶体管9的栅极长度、Vth9为NMOS晶体管2的阈值电压时，利用式(13)，通过下式来计算栅极/源极间电压Vgs8～Vgs9：
Vgs8＝UT·ln[Id8/{Id0·(W8/L8)}]+Vth8…(35)
Vgs9＝UT·ln[Id9/{Id0·(W9/L9)}]+Vth9…(36)。
漏极电流Id8～Id9相同，当设ΔVth为PMOS晶体管8～9的阈值电压差(ΔVth＝Vth8-Vth9)时，利用式(34)～(36)，通过下式来计算漏极电流Id8：
Id8＝(1/R52)·[UT·ln{(Id8/Id9)·(W9/L9)/(W8/L8)}+ΔVth]…(37)
Id8＝(1/R52)·[UT·ln{(W9/L9)/(W8/L8)}+ΔVth]…(38)。
这里，与第1实施方式同样，漏极电流Id8不容易取决于温度。
这样，对于PMOS晶体管8和10而言，由于栅极相互连接，且源极分别与电源端子101连接，所以漏极电流Id8与漏极电流Id10相同。由此，下式成立：
Id10＝Id8…(39)。
当设R53为电阻53的电阻值时，利用下式来计算输出端子102与接地端子100之间产生的输出电压Vref：
Vref＝R53·Id10＝(R53/R52)·[UT·ln{(W9/L9)/(W8/L8)}+ΔVth]…(40)。
因此，与第1实施方式同样，电阻52～53的温度特性相抵消。

Claims (14)

1.一种产生基准电压的基准电压电路，其特征在于，该基准电压电路具有：
第1电源端子；
第2电源端子；
电流供给电路，其具有被输入电流的输入端子以及输出基于所述输入端子的电流的电流的第1～第2输出端子；
第1电阻；
第1导电类型的第1MOS晶体管，其栅极与所述第1输出端子连接，源极和背栅与所述第1电源端子连接，漏极经由所述第1电阻与所述第1输出端子连接，该第1MOS晶体管工作在弱反转状态；
第1导电类型的第2MOS晶体管，其栅极与所述第1电阻和所述第1MOS晶体管之间的连接点连接，源极和背栅与所述第1电源端子连接，漏极与所述输入端子连接，该第2MOS晶体管具有比所述第1MOS晶体管的阈值电压绝对值低的阈值电压绝对值，工作在弱反转状态；以及
第2电阻，其设置在所述第2输出端子与所述第1电源端子之间，产生所述基准电压。
2.根据权利要求1所述的基准电压电路，其特征在于，
所述电流供给电路具有：
第2导电类型的第3MOS晶体管，其栅极和漏极与所述输入端子连接，源极和背栅与所述第2电源端子连接；
第2导电类型的第4MOS晶体管，其栅极与所述输入端子连接，源极和背栅与所述第2电源端子连接，漏极与所述第1输出端子连接；以及
第2导电类型的第5MOS晶体管，其栅极与所述输入端子连接，源极和背栅与所述第2电源端子连接，漏极与所述第2输出端子连接。
3.根据权利要求2所述的基准电压电路，其特征在于，
所述电流供给电路还具有多个共源共栅电路，这多个共源共栅电路分别设置在所述第3～第5MOS晶体管的漏极与它们的连接对象之间。
4.根据权利要求1所述的基准电压电路，其特征在于，
所述电流供给电路具有：
放大器，其非反转输入端子与所述输入端子连接，反转输入端子与所述第1输出端子连接；
第2导电类型的第3MOS晶体管，其栅极与所述放大器的输出端子连接，源极和背栅与所述第2电源端子连接，漏极与所述输入端子连接；
第2导电类型的第4MOS晶体管，其栅极与所述放大器的输出端子连接，源极和背栅与所述第2电源端子连接，漏极与所述第1输出端子连接；以及
第2导电类型的第5MOS晶体管，其栅极与所述放大器的输出端子连接，源极和背栅与所述第2电源端子连接，漏极与所述第2输出端子连接。
5.根据权利要求1所述的基准电压电路，其特征在于，
所述第1～第2MOS晶体管形成在同一浓度的基板上，仅对所述第1MOS晶体管或所述第2MOS晶体管进行沟道掺杂。
6.根据权利要求1所述的基准电压电路，其特征在于，
所述第1～第2MOS晶体管形成在同一浓度的基板上，对所述第1～第2MOS晶体管进行第1次沟道掺杂，然后，仅对所述第1MOS晶体管或所述第2MOS晶体管进行第2次沟道掺杂。
7.根据权利要求1所述的基准电压电路，其特征在于，
所述第1～第2电阻由同一种类的材料形成。
8.根据权利要求7所述的基准电压电路，其特征在于，
所述材料是多晶硅。
9.根据权利要求1所述的基准电压电路，其特征在于，
所述第1～第2电阻是在线性区工作的MOS晶体管。
10.根据权利要求1所述的基准电压电路，其特征在于，
所述第1～第2电阻由多个电阻形成，通过在布线工序中变更各所述电阻之间的连接关系，能够改变电阻值。
11.根据权利要求1所述的基准电压电路，其特征在于，
所述第1～第2电阻由多个电阻和熔断器形成，通过切断所述熔断器，变更各所述电阻之间的连接关系，由此能够改变电阻值。
12.根据权利要求1所述的基准电压电路，其特征在于，
该基准电压电路还具有起动电路，当所述第2MOS晶体管的漏极电流小于规定电流时，该起动电路使起动电流流入所述第2MOS晶体管的栅极。
13.根据权利要求1所述的基准电压电路，其特征在于，
该基准电压电路还具有共源共栅电路，该共源共栅电路设置在所述第1电源端子或所述第2电源端子与具有所述电流供给电路、所述第1电阻、所述第1～第2MOS晶体管以及所述第2电阻的电路之间。
14.一种产生基准电压的基准电压电路，其特征在于，该基准电压电路具有：
第1电源端子；
第2电源端子；
电流供给电路，其具有被输入电流的输入端子以及输出基于所述输入端子的电流的电流的输出端子；
第1电阻；
第2导电类型的第1MOS晶体管，其栅极与所述输出端子连接，源极和背栅与所述第2电源端子连接，漏极经由所述第1电阻与所述输出端子连接，该第1MOS晶体管工作在弱反转状态；
第2导电类型的第2MOS晶体管，其栅极与所述第1电阻和所述第1MOS晶体管之间的连接点连接，源极和背栅与所述第2电源端子连接，漏极与所述输入端子连接，该第2MOS晶体管具有比所述第1MOS晶体管的阈值电压绝对值低的阈值电压绝对值，工作在弱反转状态；
第2导电类型的第3MOS晶体管，其栅极与所述输出端子连接，源极和背栅与所述第2电源端子连接；以及
第2电阻，其设置在所述第3MOS晶体管的漏极与所述第1电源端子之间，产生所述基准电压。
CN200910263606A 2008-12-24 2009-12-23 基准电压电路 Pending CN101763132A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008327935A JP5242367B2 (ja) 2008-12-24 2008-12-24 基準電圧回路
JP2008-327935 2008-12-24

Publications (1)

Publication Number Publication Date
CN101763132A true CN101763132A (zh) 2010-06-30

Family

ID=42265050

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910263606A Pending CN101763132A (zh) 2008-12-24 2009-12-23 基准电压电路

Country Status (5)

Country Link
US (1) US8013588B2 (zh)
JP (1) JP5242367B2 (zh)
KR (1) KR101653000B1 (zh)
CN (1) CN101763132A (zh)
TW (1) TWI485546B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102789255A (zh) * 2012-07-18 2012-11-21 天津大学 翻转阈值可调欠压锁存和基准电压电路
CN102915066A (zh) * 2012-10-25 2013-02-06 四川和芯微电子股份有限公司 用于输出基准电压的电路
CN103019296A (zh) * 2011-09-27 2013-04-03 精工电子有限公司 基准电压电路
CN103163929A (zh) * 2012-01-31 2013-06-19 全汉企业股份有限公司 参考电压产生电路及产生方法、电压调节电路及调节方法
CN105938379A (zh) * 2015-03-02 2016-09-14 精工半导体有限公司 基准电压电路
CN113360449A (zh) * 2021-04-29 2021-09-07 山东英信计算机技术有限公司 一种服务器防护电路和服务器

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5317834B2 (ja) * 2009-05-29 2013-10-16 サンデン株式会社 インバータ制御装置
US8362757B2 (en) 2009-06-10 2013-01-29 Microchip Technology Incorporated Data retention secondary voltage regulator
US8878511B2 (en) * 2010-02-04 2014-11-04 Semiconductor Components Industries, Llc Current-mode programmable reference circuits and methods therefor
US8680840B2 (en) * 2010-02-11 2014-03-25 Semiconductor Components Industries, Llc Circuits and methods of producing a reference current or voltage
JP5706653B2 (ja) * 2010-09-14 2015-04-22 セイコーインスツル株式会社 定電流回路
US8638084B1 (en) * 2010-10-22 2014-01-28 Xilinx, Inc. Bandgap bias circuit compenastion using a current density range and resistive loads
JP5706674B2 (ja) * 2010-11-24 2015-04-22 セイコーインスツル株式会社 定電流回路及び基準電圧回路
US20130033245A1 (en) * 2011-08-04 2013-02-07 Mediatek Singapore Pte. Ltd. Bandgap circuit for providing stable reference voltage
JP2013097551A (ja) * 2011-10-31 2013-05-20 Seiko Instruments Inc 定電流回路及び基準電圧回路
FR2995723A1 (fr) * 2012-09-19 2014-03-21 St Microelectronics Crolles 2 Circuit de fourniture de tension ou de courant
JP6097582B2 (ja) * 2013-02-01 2017-03-15 ローム株式会社 定電圧源
CN103513689B (zh) * 2013-10-14 2015-08-19 中山大学 一种低功耗基准源电路
GB2538258A (en) * 2015-05-12 2016-11-16 Nordic Semiconductor Asa Reference voltages
US10261537B2 (en) * 2016-03-23 2019-04-16 Avnera Corporation Wide supply range precision startup current source
JP7325352B2 (ja) * 2020-02-07 2023-08-14 エイブリック株式会社 基準電圧回路
US11353903B1 (en) * 2021-03-31 2022-06-07 Silicon Laboratories Inc. Voltage reference circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0021289A1 (en) * 1979-06-19 1981-01-07 Kabushiki Kaisha Toshiba Constant current circuit
US4327320A (en) * 1978-12-22 1982-04-27 Centre Electronique Horloger S.A. Reference voltage source
US5563760A (en) * 1990-09-24 1996-10-08 U.S. Philips Corporation Temperature sensing circuit
JP2000172353A (ja) * 1998-12-09 2000-06-23 Nec Corp 定電圧発生回路
CN101105698A (zh) * 2007-08-30 2008-01-16 智原科技股份有限公司 带差参考电路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62229416A (ja) * 1986-03-31 1987-10-08 Toshiba Corp 電圧制限回路
JP2797820B2 (ja) * 1992-02-05 1998-09-17 日本電気株式会社 基準電圧発生回路
JPH0772943A (ja) * 1993-09-03 1995-03-17 Toshiba Corp 定電圧回路
JP2734964B2 (ja) * 1993-12-28 1998-04-02 日本電気株式会社 基準電流回路および基準電圧回路
KR100253645B1 (ko) * 1996-09-13 2000-04-15 윤종용 기준 전압 발생 회로
JPH1140756A (ja) * 1997-07-22 1999-02-12 Toshiba Corp 半導体装置及びその製造方法
JPH11121694A (ja) * 1997-10-14 1999-04-30 Toshiba Corp 基準電圧発生回路およびその調整方法
JP3338814B2 (ja) * 1999-11-22 2002-10-28 エヌイーシーマイクロシステム株式会社 バンドギャップレファレンス回路
JP2003258105A (ja) * 2002-02-27 2003-09-12 Ricoh Co Ltd 基準電圧発生回路及びその製造方法、並びにそれを用いた電源装置
FR2842317B1 (fr) * 2002-07-09 2004-10-01 Atmel Nantes Sa Source de tension de reference, capteur de temperature, detecteur de seuil de temperature, puce et systeme correspondant
US6677808B1 (en) * 2002-08-16 2004-01-13 National Semiconductor Corporation CMOS adjustable bandgap reference with low power and low voltage performance
JP2006133869A (ja) * 2004-11-02 2006-05-25 Nec Electronics Corp Ｃｍｏｓカレントミラー回路および基準電流／電圧回路
US7609045B2 (en) * 2004-12-07 2009-10-27 Nxp B.V. Reference voltage generator providing a temperature-compensated output voltage
JP2006338434A (ja) * 2005-06-03 2006-12-14 New Japan Radio Co Ltd 基準電圧発生回路
JP4761361B2 (ja) * 2005-11-16 2011-08-31 学校法人早稲田大学 リファレンス回路
JP2007287095A (ja) * 2006-04-20 2007-11-01 Nec Electronics Corp 基準電圧発生回路
JP2007317933A (ja) * 2006-05-26 2007-12-06 Mitsumi Electric Co Ltd 発光ダイオード駆動回路
JP4919776B2 (ja) * 2006-11-17 2012-04-18 新日本無線株式会社 基準電圧回路
JP4524688B2 (ja) * 2007-01-23 2010-08-18 エルピーダメモリ株式会社 基準電圧発生回路及び半導体集積回路装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4327320A (en) * 1978-12-22 1982-04-27 Centre Electronique Horloger S.A. Reference voltage source
EP0021289A1 (en) * 1979-06-19 1981-01-07 Kabushiki Kaisha Toshiba Constant current circuit
US5563760A (en) * 1990-09-24 1996-10-08 U.S. Philips Corporation Temperature sensing circuit
JP2000172353A (ja) * 1998-12-09 2000-06-23 Nec Corp 定電圧発生回路
CN101105698A (zh) * 2007-08-30 2008-01-16 智原科技股份有限公司 带差参考电路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
PIERO MALCOVATI等: "Curvature-Compensated BiCMOS Bandgap with 1-V Supply Voltage", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103019296A (zh) * 2011-09-27 2013-04-03 精工电子有限公司 基准电压电路
CN103019296B (zh) * 2011-09-27 2015-09-23 精工电子有限公司 基准电压电路
CN103163929A (zh) * 2012-01-31 2013-06-19 全汉企业股份有限公司 参考电压产生电路及产生方法、电压调节电路及调节方法
CN103163929B (zh) * 2012-01-31 2015-04-01 全汉企业股份有限公司 参考电压产生电路及产生方法、电压调节电路及调节方法
CN102789255A (zh) * 2012-07-18 2012-11-21 天津大学 翻转阈值可调欠压锁存和基准电压电路
CN102915066A (zh) * 2012-10-25 2013-02-06 四川和芯微电子股份有限公司 用于输出基准电压的电路
CN102915066B (zh) * 2012-10-25 2014-09-03 四川和芯微电子股份有限公司 用于输出基准电压的电路
CN105938379A (zh) * 2015-03-02 2016-09-14 精工半导体有限公司 基准电压电路
CN113360449A (zh) * 2021-04-29 2021-09-07 山东英信计算机技术有限公司 一种服务器防护电路和服务器

Also Published As

Publication number Publication date
TW201040689A (en) 2010-11-16
JP2010152510A (ja) 2010-07-08
US8013588B2 (en) 2011-09-06
TWI485546B (zh) 2015-05-21
JP5242367B2 (ja) 2013-07-24
KR20100075394A (ko) 2010-07-02
KR101653000B1 (ko) 2016-08-31
US20100156386A1 (en) 2010-06-24

Similar Documents

Publication Publication Date Title
CN101763132A (zh) 基准电压电路
US9715245B2 (en) Circuit for generating an output voltage and method for setting an output voltage of a low dropout regulator
CN105988500B (zh) 翻转栅极基准电流源及使用方法
US9977111B2 (en) Reference voltage temperature coefficient calibration circuit and method
US8358119B2 (en) Current reference circuit utilizing a current replication circuit
CN106527572A (zh) 一种低功耗低温漂cmos亚阈值基准电路
CN1959585B (zh) 并联稳压器、产生稳定基准电压的电路及其方法
US7944271B2 (en) Temperature and supply independent CMOS current source
CN101540586A (zh) 运算放大器、独立于温度的系统与带隙参考电路
US8026756B2 (en) Bandgap voltage reference circuit
TW201533559A (zh) 電壓參考電路
EP3091418A1 (en) Circuit arrangement for the generation of a bandgap reference voltage
US8174319B2 (en) Amplifier
CN102385411A (zh) 参考电流产生电路
US10739801B2 (en) Band-gap reference circuit
CN104460799A (zh) Cmos基准电压源电路
CN103970169A (zh) 一种高电源抑制比的高精度电流源电路
KR101934598B1 (ko) 기준 전압 회로
Galup et al. The compact all-region MOSFET model: theory and applications
US10203715B2 (en) Bandgap reference circuit for providing a stable reference voltage at a lower voltage level
US8779853B2 (en) Amplifier with multiple zero-pole pairs
CN102692947B (zh) 基准电压电路
JP2013054535A (ja) 定電圧発生回路
US20130099769A1 (en) Current source circuit with high order temperature compensation and current source system thereof
US8183922B2 (en) Differential pair with constant offset

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20100630