CN1959585B - 并联稳压器、产生稳定基准电压的电路及其方法 - Google Patents

Abstract

一种使用非常低的功率提供基准电压的电路和方法。该电路包括：第一电阻器；第二电阻器；互导放大器，其负极输入端与第一电阻器的第一端连接，而其正极输入端与第一电阻器的第二端连接；增益级，用于放大互导放大器的输出电压，并得到第二输出电压；及功率晶体管，用于通过其栅极接收第二输出电压，并从其漏极端经第二电阻器向所述互导放大器的负极输入端传输反馈信号。该电路也可用作静态电流低至1.5μA的并联稳压器。

Description

并联稳压器、产生稳定基准电压的电路及其方法

技术领域

本发明是关于一种低能耗的基准电压电路，尤其涉及一种基准电压发生器，它能够在极低的电流供应下工作，同时在可变的温度下保持其输出电压恒定。

背景技术

如今，很多电子设备是通过将电气元件连接起来组成的，从小到只有几个电气元件的简单电路到有几百万个电气元件的复杂电路。在电子产业中的许多产品领域，例如手机、生物医学移植、数字式手表、计算器、磁带播放器、便携式计算机、LCD驱动电路等，总之所有类型便携的、由电池供电的电子设备，低能耗都已变成一个重要问题。

例如，随着最近便携设备的普及程度提高，对在电池供电下工作的大规模集成电路(LSI)的要求发生了改变。理想的方式是通过降低工作电流(能量供应电流)使得电池工作系统的工作时间大大延长。

转到低工作电压(通常表示成V_cc或者V_dd)，例如低于0.9V，通常是较为理想的。很多传统的基准电压电路不能达到这种低基准电压的要求。在一些其他的基准电压电路中，例如美国专利号为No.4628248，发明人为Birrittella等人的带隙基准电压发生器中，由于使用双极晶体管，例如I_B和V_BE，触发基准电压发生器所需的电流导致了高能耗。静态电流I_Q可能达到一个非常高的值，即运行并联稳压器所必需的电流值可能太大。通常，用于正确地补偿基准电压发生器的静态电流值至少在几个十进位之间，例如50-60μA。

带隙基准发生器具有高能耗的缺点。因此，需要开发一种并联稳压器而不是带隙基准发生器。

发明内容

鉴于现有技术的弊端，本发明的一个目的是提供一种用于产生稳定基准电压的电路，所述电路包括：第一电阻器R1，具有第一端和第二端；第二电阻器R2，具有第一端和第二端，其第二端与所述第一电阻的第一端连接；互导放大器，其负极输入端与所述第一电阻器的第一端连接，而其正极输入端与所述第一电阻器的第二端连接；增益级，用于放大所述互导放大器的输出电压，并得到第二输出电压；及功率晶体管，用于通过其栅极接收所述第二输出电压，并从其漏极端经所述第二电阻器向所述互导放大器的负极输入端传输反馈信号。

优选的，根据所述的电路还包括：电流镜，用于设置所述电路的总偏置电流。

优选的，根据所述的电路还包括：补偿电路，该补偿电路连接在所述功率晶体管的漏极端与所述互导放大器的负极输入端之间。

优选的，根据所述的电路，所述补偿电路包括串联连接的第四电阻器和电容器。

优选的，根据所述的电路，所述互导放大器用于向第一输入MOS晶体管提供第一偏置电流，向第二输入MOS晶体管提供与第一偏置电流具有相同值的第二偏置电流，并向所述增益级提供所述第一和第二MOS晶体管之间的阈值电压差，包括：输入端晶体管对，负载晶体管对；及第二电流镜，用于向所述第一输入MOS晶体管提供第一偏置电流，向所述第二输入MOS晶体管提供第二偏置电流，其中所述第一和第二偏置电流的总和等于所述总偏置电流，其中所述输入端晶体管对包括：第一输入MOS晶体管，其栅极端与所述第一电阻器的第一端连接；及第二MOS晶体管，其栅极端与所述第一电阻器的第二端连接；

优选的，根据所述的电路，所述第一输入MOS晶体管的栅极和所述第二输入MOS晶体管的栅极具有相同的栅极宽度长度比，并且所述第一和第二输入MOS晶体管二者具有相同的自由载流子迁移率和栅极氧化物电容。

优选的，根据所述的电路，所述互导放大器用于提供所述阈值电压差，其中所述第一输入MOS晶体管的栅极和所述第二输入MOS晶体管的栅极是由两种具有不同功函的材料制成。

优选的，根据所述的电路，其中所述输入端晶体管对中的一个晶体管的栅极是由n⁺多晶硅制成，另一个晶体管的栅极是由p⁺多晶硅制成。

优选的，根据所述的电路，所述输入端晶体管由两个PMOS晶体管组成。

优选的，根据所述的电路，所述输入端晶体管对由两个NMOS晶体管组成。

优选的，根据所述的电路，所述增益级包括：第三电流镜，用于向所述增益级提供第三偏置电流；增益级负载晶体管，其栅极端与所述第二输入MOS晶体管的漏极端连接，其漏极端与所述第三电流镜连接，且其源极端与所述第一电阻器的第二端连接。

优选的，根据所述的电路，所述功率晶体管是PMOS晶体管，其栅极端与所述增益级负载晶体管的漏极端连接，其漏极端与所述第二电阻器的第一端连接，且其源极端与所述第一电阻器的第二端连接。

优选的，根据所述的电路，所述功率晶体管是NMOS晶体管，其栅极端与所述增益级负载晶体管的漏极端连接，其漏极端与所述第二电阻器的第一端连接，且其源极端与所述第一电阻器的第二端连接。

优选的，根据所述的电路，所述第一和第二电阻器是所述电路的内置部分。

优选的，根据所述的电路，所述第一和第二电阻器是所述电路的外置部分。

本发明的另一个目的是提供一种用于产生预定基准电压的方法，包括：将输入端MOS晶体管对的两种栅极材料之间的功函差施加到电阻器的两端，并施加到互导放大器的两个输入端；获得输出电压，并且将所述输出电压通过所述互导放大器施加到增益级；获得第二输出电压，并且将所述第二输出电压通过所述增益级施加到功率晶体管；将所述功率MOS晶体管的源极端耦接到所述互导放大器的正极输入端，并将所述功率MOS晶体管的漏极端经第二电阻器耦接到所述互导放大器的负极输入端；通过所述功率MOS晶体管的漏极和源极端获得所述预定基准电压。

优选的，根据所述的方法还包括：通过使用所述输入端MOS晶体管对的具有不同功函的不同栅极材料来调整所述基准电压。

本发明的又一个目的是提供一种获得低静态电流和高灌电流的并联稳压器的方法，包括：将输入端MOS晶体管对的两种栅极材料之间的功函差施加到电阻器的两端和互导放大器的两个输入端；获得输出电压，并且将所述输出电压通过所述互导放大器施加到增益级；获得第二输出电压，并且将所述第二输出电压经所述增益级施加到功率晶体管；将所述功率MOS晶体管的源极端耦接到所述互导放大器的正极输入端，并将所述功率MOS晶体管的漏极端经第二电阻器耦接到所述互导放大器的负极输入端；将所述功率MOS晶体管并联耦接到负载和负载电容器上；以及将输入电压施加到所述负载和所述功率MOS晶体管上。

优选的，根据所述的方法，所述并联稳压器的静态电流能低到1.5μA。

优选的，根据所述的方法，所述并联稳压器的灌电流能高达1A。

本发明所提供的基准电压发生器(并联稳压器)能够在其输出端上产生非常低的电压，并且具有极低的静态电流，例如1.5μA或更低。所输出的基准电压等于带隙电压，从而使得电路能耗低。静态电流和基准电压的数值仅仅是一个例子，基准电压发生器的设计者可以修改这些数值。

本发明利用输入端晶体管对的栅极端之间的功函差(work functiondifference)，产生一个可调节的预定的基准电压。基准(电压)电路的主体(bulk)包括：互导放大器，设定放大器的输入补偿值与基准电压的数值相同。例如，这可以通过使用一对MOS晶体管作为输入端晶体管对来完成。栅极端是由不同类型的多晶硅材料制成的。具体来讲，一对MOS晶体管的栅极端中的一个是由p⁺多晶硅材料制成，而该对MOS晶体管中的另一个栅极端是由n⁺多晶硅材料制成的。栅极材料类型不同尺寸相同(宽长比)的晶体管具有不同的功函值。根据本发明的电路放大了该输入端晶体管对的栅极端之间的功函差。由于功函的特征，本发明中电路的输出基准电压能够保持十分稳定的值。

附图说明

下面的图表明了本发明的实施例。这些图和实施例提供了本发明的实例并且它们是非限制性和非穷举性的；

图1为本发明一个实施例中的基准电压发生器(并联稳压器)的方块示意图；

图2示意性地展示了根据本发明一个实施例的电路图，其中基准电压发生器(并联稳压器)利用基准电压发生器的输入极(inputstage)的PMOS输入端晶体管对(栅极端分别是由p⁺和n⁺多晶硅材料制成的)作为互导放大器的一部分；

图3描述了并联稳压器的其中一个典型应用，其中补偿电容器和负载与并联稳压器连接，可内置或外置的电阻器R1和R2设定所需的电压；

图4示意性地展示了图3所示的基准电压发生器的基准电流(I_ref)对输入电压(V_in)的曲线图；

图5示意性地展示了根据本发明另外一个实施例的电路图，其中基准电压发生器(并联稳压器)利用基准电压发生器的输入级的NMOS输入端晶体管对(栅极端分别由p⁺和n⁺多晶硅材料制成)作为互导放大器的一部分。

具体实施方式

下面详细介绍使用基准电压发生器作为并联稳压器的系统和方法的实施例。在接下来的说明中，一些具体细节，例如包括实例中的电路，为本发明实施例提供了详尽的理解。但相关技术领域中的技术人员可以认识到，即使在缺少很多细节的情况下，或者与其他方法、元件、材料等结合，本发明都可以被实现。

本发明公开了一种并联稳压器的电路结构，该并联稳压器是主要使用MOSFET的功率非常低的基准电压发生器。所述基准电路包括互导放大器，其输入补偿设定为与基准电压数值一致。这是通过使用一对MOS晶体管来实现的，它们的栅极端是由不同种类多晶硅材料制成的。这对MOS晶体管中一个晶体管的栅极端由p⁺多晶硅制成，且该对MOS晶体管中另一个晶体管的栅极端由n⁺多晶硅制成。栅极尺寸大小相同但材料不同的晶体管具有不同的功函。因此，本发明利用这种配置，通过放大功函差来设定V_ref，最终产生一个稳定的基准电压。

图1中，功函差(V_WFD)可以表示成下列公式：

V_WFD＝(具有p⁺多晶硅栅极的PMOS的功函)-(具有n⁺多晶硅栅极的PMOS的功函)           (1)

根据本发明的一个实施例，图1示意性地表述了基准电压发生器2的电路示意图，其中，功函差V_WFD施加在与互导放大器输入端耦接的电阻器R1的两端。因此，电阻器R1的第一端与互导放大器的负极输入端连接，而电阻器R1的第二端(连同互导放大器的正极输入端)接地。在其他的实施例中，地面可以由不同的通用电压电平(common voltage level)代替。

互导放大器是基准电压发生器2的一部分，其互导值为Gm。互导放大器的输出电压输入到增益级(gain stage)Av，而增益级Av的输出电压驱动功率晶体管Q_p。功率晶体管Q_p调节分路电流并且也设定最终输出的基准电压V_ref。功率晶体管的漏极端经电阻器R2连接至互导放大器Gm的负极输入端。因此，电阻器R2的第一端连接至功率晶体管Q_p的漏极端，并且电阻器R2的第二端连接至互导放大器的负极输入端。

相应地，所需要的基准电压V_ref可由下列公式得到：

V_ref＝V_WFD[1+(R2/R1)]                  (2)

图2描述了本发明一个实施例的电路图，其中MP1和MP2表示输入端晶体管对。具体来讲，为了实现本发明的特征，在这个实施例中，晶体管MP1的栅极端由n⁺多晶硅制成，而晶体管MP2的栅极由p⁺多晶硅制成。输入端晶体管对的尾电流(I₀)(tail current)由级联(cascade)电流源(包括晶体管MP3和晶体管MP4)设定。尾电流(I₀)被分为I₁和I₂，它们分别流经晶体管MNl和MN2。晶体管MN1和MN2具有相同的尺寸(宽长比)，形成简单的电流镜(MN1，MN2)。由于I₁和I₂被强制通过平衡的电流镜，所以I₁和I₂的数值应当是相同的，为I₀/2。通过对该电路进行检测，I₀＝I₁+I₂，并且I₁＝I₂＝(1/2)I₀。电流镜MN1和MN2的作用平衡了输入端晶体管对中的电流。并且，两个晶体管MN1和MN2都在饱和区工作。晶体管在饱和区内的栅极到源极电压可以根据下列公式得到：

V_GS＝V_T+(I_D/K)^(1/2)                            (3)

在公式(3)中，V_T表示阈值电压的数值，I_D表示漏极电流，而K是器件的导热系数，可以表示为K＝(1/2)(W/L)μC_ox，其中μ表示器件的载流子迁移率，C_ox等于[(栅极氧化物电容)/(单位面积)]，W表示器件的宽度，L表示器件的长度。在公式3中，MP1和MP2的栅极到源极电压由下列公式表示：

V_GSMP1＝V_TMP1+[(1/2)I₀/(K_P)]^(1/2)                 (4)

V_GSMP2＝V_TMP2+[(1/2)I₀/(K_P)]^(1/2)                 (5)

通过将晶体管MP2的栅极到源极电压减去晶体管MP1的栅极到源极电压，可由下列公式得到称为V_GSMP1-MP2的结果：

ΔV_GSSMP1-MP2＝{V_TMP2+[(1/2)I₀/(K_P)^(1/2)}-{V_TMP1+[(1/2)I₀/(K_P)]^(1/2)}＝V_TMP2-V_TMP1                      (6)

公式(6)示出了输入端晶体管对之间的栅极到源极电压差，在忽略次级效应(secondary effect)情况下等于晶体管MP2和MP1之间的阈值电压差。此外，如果前述的晶体管由栅极材料相同的同样的晶体管组成，那么根据公式(6)所得到的电压就会等于阈值电压差，或称阈值电压匹配，并且通常情况下将会在毫伏范围，称为输入端晶体管对的输入补偿电压。然而，由于晶体管MP2的栅极材料与晶体管MP1的栅极材料不同，MP1与MP2之间的栅极到源极电压差远远高于毫伏范围，并且是由(MP2的)p⁺栅极端与(MP1的)n⁺栅极端之间的功函差决定的。普通的MOS晶体管的阈值电压公式可表示为如下公式：

V_T＝Φ_WF+(Q_B/C_ox)-2Φ_B+(Q′_eff/C_o)                      (7)

在公式(7)中，Φ_WF表示栅极与硅材料(主体)之间的功函差，Q_B表示总的体电荷(bulk charge)，Φ_B表示主体电势，Q′_eff表示氧化硅和绝缘体界面中的总的电荷。如果公式(7)中的所有其他参数保持不变，只有栅极材料改变时，阈值电压V_T以栅极材料的功函改变量来变化。按照定义，功函等于将一个电子从其费米能级移动到其自由态能级所需的能量值。对于p型材料而言，功函为Φ_p：

Φ_p＝4.59+(KT/q)[1n(N_a/n_i)]                   (8)

对于n型材料而言，功函为Φ_N：

Φ_N＝4.59-(KT/q)[1n(N_d/n_i)]                   (9)

因此p型材料与n型材料之间的功函差为：

Φ_PN＝(KT/q)[1n(N_aN_d/n_i ²)]                    (10)

在公式(10)中，如果n和p二者都变成退化材料(degenerated material)，即半导体材料中的掺杂浓度变得很高，此时，p型与n型材料之间的功函差即Φ_PN变为带隙电压。

在较宽的温度范围内这个电压是固定的。在本电路中，所述第一输入晶体管MP1的栅极和所述第二输入晶体管MP2的栅极具有相同的栅极宽长比，并且所述第一和第二输入晶体管二者具有相同的自由载流子迁移率和栅极氧化物电容。在本发明中，通过利用这种原理，使用栅极端是由p⁺多晶硅制成的一个MOS晶体管和栅极端是由n⁺多晶硅制成的另一个MOS晶体管，设计出电压基准。如前所述，如果所述两个晶体管被强制具有相同的电流和V_DS电压(漏极-源极电压)，那么它们用ΔV_gs表示的栅极到源极电压差将等于它们的阈值电压差ΔV_T，可由下列公式表示：

ΔV_T＝V_Tp+gate-V_Tn+gate                 (11)

根据公式(11)，如果V_Tp+gate和V_Tn+gate由公式(7)中的表达来代替，那么ΔV_T同样可由下式表示：

ΔV_T＝[Φ_{WF(p+Silicon)}+Q_B/C_ox-2Φ_B+Q_eff/C_ox]_p+gate-[Φ_{WF(n+Silicon)}+Q_B/C_ox-2Φ_B+Q_eff/C_ox]_n+gate          (12)

因为对于p⁺硅或n⁺硅，二者的参数是相同的，因此公式(12)可以简化如下：

ΔV_T＝Φ_WFp+Silicon-Φ_WFn+Silicon                   (13)

＝(Φ_WFp+-Φ_WFSilicon)-(Φ_WFn+-Φ_WFSilicon)         (14)

＝Φ_WFp+-Φ_WFn+                                     (15)

回到公式(13)，参数Φ_WFp+Silicon表示p+多晶硅与主体硅之间的功函差，参数Φ_WFn+Silicon表示n⁺多晶硅与主体硅之间的功函差。通过公式(15)对公式(13)先前的阐释，阈值电压差等于p⁺多晶硅与n⁺多晶硅之间的功函差，p⁺多晶硅与n⁺多晶硅分别用于形成互导放大器的输入端晶体管对20的栅极端。

在图2中，如前所述，输入端晶体管对20(包括晶体管MP1和MP2)强制阈值电压差(ΔV_T)跨在电阻器R1的两端，其中ΔV_T之前称为V_WFD。若出于任何原因，该电压趋向于偏离其原始值时，由晶体管MP1、MP2、MP3、MP4、MN1和MN2组成的互导放大器将伺服晶体管MN3的栅极。在图2中，晶体管MN3和晶体管MP5、MP6(作为MN3的电流源)一起组成一个放大误差的增益级(图1中的A_v)。这个(增益级)反过来伺服功率晶体管MN4的栅极(图1中的Q_P)。这种伺服以所产生的基准电压V_ref保持恒定的方式改变主要供应源的电流总和，并且电压V_ref的恒定值可以通过下列的公式表示：

V_ref＝[1+(R2/R1)]V_WFD                  (16)

在图2中，晶体管MP7和MP8与电阻器R3一起设定整个电路的偏置电流。电容器C2旁路这些晶体管的栅极，作为一种电流镜。此外，电阻器R5与电容器C3、C4一起，产生零极点(pole-zero)以使得这部分电路稳定。电容器C1和电阻器R4用于执行前馈补偿。图3描述了这种基准电路的典型应用。增益设定电阻R1和R2可以内置或外置在基准电压发生器2的集成电路上。基准电压发生器2可以是二端器件或三端器件，这取决于电阻器R1和R2是内置还是外置。

图4示出了本发明一个实施例的电流对电压的表现。在电压发生器2开始调节电流时，其阻抗是非常低的。该阻抗可能低于1欧姆。并联稳压器的阻抗值取决于功率晶体管MN4(见图2)的大小。该电路可以被设计成使功率晶体管MN4能够灌入(sinking)高于数百毫安的电流，并联稳压器的灌电流能高达1A，同时仍然保持非常好的负载调节。在图4中，I_min表示启动调节所需的最小电流量(1.5μA)，I_max表示并联调节器能够调节的最大电流量(40mA或更多)，V表示电流从I_min变化到I_max时基准电压的变化。

图5示出了低功率基准电压发生器(并联稳压器)2的另外一个实施例，其中互导放大器包括NMOS晶体管NM1和NM2，它们的栅极端分别由p⁺多晶硅和n⁺多晶硅材料制成。上述栅极材料之间的功函差被施加在电阻器R1的两端，作为输出电压。另外，基准电压被设置成与作为输入偏置电压的输入端晶体管对的功函差成比例。

回到图2，根据本发明一个实施例的电路可以用于产生低能耗的基准电压。该电路可以将所产生的基准电压保持在十分稳定的值。根据本发明一个实施例的电路至少包括如下元件：电阻器组，互导放大器(带有电流镜的输入端晶体管对20和一对负载(loading)晶体管)，增益级(带有另外一个电流镜的MN3)，以及功率晶体管MN4。所述电阻器组至少包括第一电阻器R1和第二电阻器R2。

输入端晶体管对施加功函差于第一电阻器R1的两端。与第二电阻器R2的第二端连接的第一电阻器R1的第一端，电耦接到互导放大器的负极输入端，即晶体管MP2的栅极端。根据本发明的一个实施例，输入端晶体管对至少包括晶体管MP1和晶体管MP2，晶体管MP1与晶体管MP2的大小相同。晶体管MP1和MP2的栅极端分别由n型掺杂物和p型掺杂物进行了重掺杂的多晶硅材料制成。此外，晶体管MP1和MP2的栅极端分别耦接到电阻器R1的两端，并且晶体管MP1的主体电耦接到晶体管MP2的主体。晶体管MP2的栅极端是互导放大器的负极输入端。在互导放大器中，晶体管MP3和MP4向晶体管对MP1、MP2提供补偿电流。晶体管MP3的漏极端耦接到晶体管MP1的源极端以及晶体管MP2的源极端，晶体管MP3的源极端耦接到晶体管MP4的漏极端，此外，晶体管MP3的主体耦接到晶体管MP4的主体。互导放大器也包括一对负载晶体管(包括第一负载晶体管MN1和第二负载晶体管MN2)。晶体管MN1和MN2的栅极电耦接到晶体管MN1的漏极端。

根据本发明的一个实施例，增益级放大互导放大器的输出电压。增益级包括第三电流源(包括晶体管MP5和MP6)和增益级晶体管MN3。晶体管MP5的漏极端耦接到晶体管MP6的源极端，晶体管MP5的主体耦接到晶体管MP6的主体。此外，晶体管MN3的栅极端耦接到晶体管MN2的漏极端并耦接到晶体管MP2的漏极端，而且，晶体管MN3的漏极端耦接到晶体管MP6的漏极端。根据本发明的一个实施例，基准电压发生器还包括功率晶体管MN4，从晶体管MN4的漏极端经与补偿电路并联的第二电阻器R2将反馈传输到互导放大器的负极输入端。该补偿电路(包括与补偿电阻器R4级联的补偿电容器C1)用于执行前馈补偿。功率晶体管MN4的栅极端电耦接到晶体管MN3的漏极端，其漏极端与第二电阻器的第一端连接。晶体管MN1、MN2、MN3及功率晶体管MN4的源极端全都耦接到第一电阻器R1和R3的第二端。

这里所提出的本发明的说明和应用仅仅是示例性的，并不用于限定本发明的范围。对此处公开的实施例进行变化和修改都是可能的，并且所述实施例中各种元件的其他可行选择方案和等同方案是技术领域普通技术人员所公知的。本说明书所公开的实施例的其他变化和修改并不超出本发明的精神和保护范围。

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Claims (22)

1.一种用于产生稳定基准电压的电路，所述电路包括：

第一电阻器，具有第一端和第二端；

第二电阻器，具有第一端和第二端，其第二端与所述第一电阻的第一端连接；

互导放大器，其负极输入端与所述第一电阻器的第一端连接，而其正极输入端与所述第一电阻器的第二端连接；

增益级，耦合至所述互导放大器的输出端，用于放大所述互导放大器的输出电压，并得到第二输出电压；及

功率晶体管，通过其栅极接收所述第二输出电压，并从其漏极经所述第二电阻器向所述互导放大器的负极输入端传输反馈信号；

其中，将互导放大器的输入端晶体管对的两种栅极材料之间的功函差施加到第一电阻器的两端和互导放大器的两个输入端。

2.根据权利要求1所述的电路，还包括：第一电流镜，与互导放大器耦接，用于设置所述电路的总偏置电流。

3.根据权利要求1所述的电路，还包括：补偿电路，该补偿电路连接在所述功率晶体管的漏极端与所述互导放大器的负极输入端之间。

4.根据权利要求3所述的电路，其中所述补偿电路包括串联连接的第四电阻器和第一电容器。

5.根据权利要求1所述的电路，其中所述互导放大器的输入端晶体管对包括：

第一输入晶体管，其栅极端与所述第一电阻器的第二端连接；及

第二输入晶体管，其栅极端与所述第一电阻器的第一端连接；

所述互导放大器还包括：

负载晶体管对；及

第一电流镜，用于向所述第一输入晶体管提供第一偏置电流，向所述第二输入晶体管提供与第一偏置电流具有相同值的第二偏置电流。

6.根据权利要求5所述的电路，其特征在于，其中所述的互导放大器向所述增益级提供所述第一和第二输入晶体管之间的阈值电压差。

7.根据权利要求6所述的电路，其中所述的阈值电压差等于所述第一输入晶体管与所述第二输入晶体管之间的功函差。

8.根据权利要求5所述的电路，其中所述第一输入晶体管的栅极和所述第二输入晶体管的栅极具有相同的栅极宽长比，并且所述第一和第二输入晶体管二者具有相同的自由载流子迁移率和栅极氧化物电容。

9.根据权利要求6所述的电路，其中所述第一输入晶体管的栅极和所述第二输入晶体管的栅极是由两种具有不同功函的材料制成。

10.根据权利要求9所述的电路，其中所述输入端晶体管对中的一个晶体管的栅极是由n⁺多晶硅制成，另一个晶体管的栅极是由p⁺多晶硅制成。

11.根据权利要求9所述的电路，其中所述输入端晶体管对由两个PMOS晶体管组成。

12.根据权利要求9所述的电路，其中所述输入端晶体管对由两个NMOS晶体管组成。

13.根据权利要求1所述的电路，其中所述增益级包括：

第三电流镜，与所述增益级晶体管的漏极连接，用于向所述增益级晶体管提供第三偏置电流；

增益级晶体管，其栅极与所述互导放大器的输出端连接，其漏极与所述第三电流镜连接，且其源极与所述第一电阻器的第二端连接。

14.根据权利要求13所述的电路，其中所述功率晶体管是PMOS晶体管，其栅极与所述增益级晶体管的漏极连接，其漏极与所述第二电阻器的第一端连接，且其源极与所述第一电阻器的第二端连接。

15.根据权利要求13所述的电路，其中所述功率晶体管是NMOS晶体管，其栅极与所述增益级晶体管的漏极连接，其漏极与所述第二电阻器的第一端连接，且其源极与所述第一电阻器的第二端连接。

16.根据权利要求1所述的电路，其中所述第一和第二电阻器是所述电路的内置部分。

17.根据权利要求1所述的电路，其中所述第一和第二电阻器是所述电路的外置部分。

18.一种用于产生预定基准电压的方法，包括：

将输入端晶体管对的两种栅极材料之间的功函差施加到第一电阻器的两端，并施加到互导放大器的两个输入端；

获得输出电压，并且将所述输出电压通过所述互导放大器施加到增益级；

获得第二输出电压，并且将所述第二输出电压通过所述增益级施加到功率晶体管；

将所述功率晶体管的源极端耦接到所述互导放大器的正极输入端，并将所述功率晶体管的漏极端经第二电阻器耦接到所述互导放大器的负极输入端；

通过所述功率晶体管的漏极和源极端获得所述预定基准电压。

19.根据权利要求18所述的方法，还包括：通过使用所述输入端晶体管对的具有不同功函的不同栅极材料来调整所述基准电压。

20.一种获得低静态电流和高灌电流的并联稳压器的方法，包括：

将输入端晶体管对的两种栅极材料之间的功函差施加到第一电阻器的两端和互导放大器的两个输入端；

获得输出电压，并且将所述输出电压通过所述互导放大器施加到增益级；

获得第二输出电压，并且将所述第二输出电压经所述增益级施加到功率晶体管；

将所述功率晶体管的源极端耦接到所述互导放大器的正极输入端，并将所述功率晶体管的漏极端经第二电阻器耦接到所述互导放大器的负极输入端；

将所述功率晶体管并联耦接到负载和负载电容器上；以及

将输入电压施加到所述负载和所述功率晶体管上。

21.根据权利要求20所述的方法，其中所述并联稳压器的静态电流能低到1.5μA。

22.根据权利要求20所述的方法，其中所述并联稳压器的灌电流能高达1A。

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