TWI474471B - 積體電路結構 - Google Patents

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Description

積體電路結構
本揭露有關於積體電路裝置，特別是記憶體單元，甚至更特別的為配置圖設計以及由鰭式場效電晶體(FinFET)所組成的靜態隨機存取記憶體(static random access memory,SRAM)單元的製作方法。
鰭式場效電晶體(Fin field-effect transistor,FinFET)廣泛地被使用在積體電路中，用以使其閘極寬度增加超過平面電晶體(planar transistor)。鰭式場效電晶體的一主要有利特徵為可利用小晶片的區域。為了能將此利益達到最大，當使用在高密度裝置時，舉例來說，靜態隨機存取記憶體陣列，鰭式場效電晶體常被用以設計當作單鰭鰭式場效電晶體(single-fin FinFET)。
然而，有單鰭鰭式場效電晶體的靜態隨機存取記憶體常受苦於低單元比的問題，像是低beta比。Beta比為下拉電晶體(pull-down transistor)驅動電流與各別傳輸閘電晶體(pass-gate transistor)驅動電流的比值。其beta比對於元件的穩定度極為重要。大體而言，beta比最好大於1。然而，在高密度靜態隨機存取記憶體陣列的構造中，此必要條件會導致製程上的困難。舉例來說，要在同一時間維持元件尺寸的微小以及滿足該必要條件是很困難的。
依照本發明之一特徵，一靜態隨機存取記憶體元件包括一直鰭(straight fin)及實際上與該直鰭不相連接的一彎鰭(bended fin)。彎鰭有一第一部份及一第二部份平行該直鰭。彎鰭的第一部份和直鰭之間的距離小於彎鰭的第二部份和直鰭之間的距離。靜態隨機存取記憶體元件包括一下拉電晶體，該下拉電晶體包括一第一閘極長條(gate strip)的一部分，其分別形成具有直鰭及彎鰭的第一部份的第一及第二次下拉電晶體。靜態隨機存取記憶體元件更包括一傳輸閘電晶體，其傳輸閘電晶體包括一第二閘極長條之一部份，其形成具有直鰭的一第一次傳輸閘電晶體。下拉電晶體包括超過傳輸閘電晶體數目的鰭。
其他實施例也被揭露。
本發明較佳實施例的製造與使用的說明詳述如下，然而，值得注意的是，本發明提供許多可應用的發明概念並於特定的內文中廣泛地具體說明。這些實施例僅以特定的圖示闡述本發明的製造與使用，但不用以限制本發明的範圍。
本發明提供一種新穎的由多鰭鰭式場效電晶體(multi-fin Fin field-effect transistors,FinFETs)所組成的靜態隨機存取記憶體(static random access memory,SRAM)，以及所對應的配置圖。接著論述實施例的變化。透過各種圖示和實施例的說明中，相同的參考號碼係代表相同之元件。
第1圖係說明依照一實施例的靜態隨機存取記憶體元件之電路圖。靜態隨機存取記憶體元件包括傳輸閘電晶體PG1及PG2、上拉電晶體(pull-up transistor)PU1及PU2與下拉電晶體PD1及PD2。傳輸閘電晶體PG1及PG2之閘極由字元線WL所控制，其字元線可決定是否選擇目前的靜態隨機存取記憶體元件。由上拉電晶體PU1及PU2與下拉電晶體PD1及PD2所形成的閂(latch)儲存一位元(bit)。所儲存之位元可透過位元線BL跟BLB被寫入或讀出靜態隨機存取記憶體單元。靜態隨機存取記憶體元件透過一正電源供應節點VCC及電源供應節點VSS供給電源，其可能為一電氣接地。
下拉電晶體PD1及PD2可能為多鰭鰭式場效電晶體，每個下拉電晶體由超過一個半導體鰭(semiconductor fin)所形成。另一方面，傳輸閘電晶體PG1及PG2與上拉電晶體PU1及PU2可能為單鰭鰭式場效電晶體或多鰭鰭式場效電晶體。因此，藉由調整在下拉電晶體PD1及PD2與傳輸閘電晶體PG1及PG2的鰭之數目，其beta比，可被表示為I_PD1/I_PG1或I_PD2/I_PG2(I_PD1、I_PD2、1_PG1及I_PG2分別為電晶體PD1、PD2、PG1及PG2的驅動電流)，可被調整為所需的數值，舉例來說，beta值大於1。Alpha比，可為I_PU1/I_PG1或I_PU2/I_PG2(I_PU1及I_PU2分別為電晶體PU1及PU2的驅動電流)，也可被調整為所需的數值。
第2圖為依照第1圖所示實施例之一靜態隨機存取記憶體元件之配置圖，其電晶體在靜態隨機存取記憶體元件中被標示出來。單位元件的邊界也被標示出。說明的部份包括由四個相同的靜態隨機存取記憶體元件所形成的一個2×2陣列。在一實施例中，鰭像是Fin1及Fin2在靜態隨機存取記憶體元件中具有相同的寬度，雖然他們也可能具有不同的寬度。在接下來的討論中，只有包括電晶體PG1、PD1及PU1的靜態隨機存取記憶體元件的第一埠會被仔細地討論，其餘包括電晶體PG2、PD2及PU2的第二埠基本上可能與第一埠各別的電晶體都有相同的特徵。因此，第二埠的細節將不再重複。在第2圖、第4圖至第7圖中，不同的元件像是VCC-contact、VSS-contact、Butted-contact、BL-contact及BLB-contact也會被說明，前述各種接觸點的作用可透過其名稱來發現。整體描述上，一接觸點也可被稱為一接觸塞。
下拉電晶體PD1(包括以及被表示為PD-11及PD-12)包括兩個鰭，Fin1及Fin2實際上為彼此分開。因此，下拉電晶體PD1為一由兩個次下拉電晶體PD-11及PD-12所形成的雙鰭(double-fin)電晶體，其中次下拉電晶體PD-11由鰭Fin1及閘極長條(可能為一多晶矽長條或金屬混合長條)G1所形成，次下拉電晶體PD-12由鰭Fin2及閘極長條G1所形成。
傳輸閘電晶體PG1只包括一鰭，為Fin1。因此，傳輸閘電晶體PG1為一由鰭Fin1及閘極長條G2所形成的單鰭電晶體。由觀察可知閘極長條G2也可延伸超過鰭Fin2。然而，由鰭Fin2和閘極長條G2所形成之電晶體(以下被稱為虛擬電晶體Dummy1)的源極/汲極區域Dummy1-SD從位元線接觸點BL-contact被電斷開，因此電晶體Dummy1為一虛擬電晶體，其不可同時開啟或關閉傳輸閘電晶體PG1。因此，在此實施例中，所有的鰭有相同的鰭寬，beta比可能約為2。同樣地，靜態隨機存取記憶體元件的第二埠包括虛擬電晶體Dummy2。
在一實施例中，鰭Fin1為一直鰭，而鰭Fin2為一彎鰭包括三個部份Fin2-1、Fin2-2及Fin2-3。部份Fin2-1形成源極、汲極及次下拉電晶體PD-12的通道區域。部份Fin2-3與閘極長條G2形成虛擬電晶體Dummy1。部份Fin2-1及Fin2-3與鰭Fin1平行，而部份Fin2-2並無平行，且可能與鰭Fin1垂直。
第3A及3B圖顯示第2圖結構的橫切面，其中橫切面可從第2圖交叉線3-3中的平面得到，而平面橫切次下拉電晶體PD-11及PD-12的源極及汲極區域。參照第3A圖，鰭Fin1與Fin2位置非常接近。在一實施例中，介在鰭Fin1與Fin2之間的距離S1為技術製程可允許的最小距離。舉例來說，在45奈米(nm)的技術中，距離S1可能約為60至90奈米。在另一實施例中，S1約小於60奈米。然而，任何熟知技藝者可理解透過形容所描述的尺寸範圍僅僅為一例子，其將依所使用的不同形成技術而作改變。鰭Fin1和Fin2可由像是與下方基底20相同之材料所形成，其可由矽、矽化鍺、碳化矽或類似材料所形成。磊晶層(epitaxial layer)22被形成在鰭Fin1及Fin2上方，並與實際上分開的鰭Fin1及Fin2相互電性連接。形成在鰭Fin1上方磊晶層22的部份與形成在鰭Fin2上方磊晶層22的部份合併形成一連續的半導體層22。磊晶層22可能有一不同於鰭Fin1及Fin2的合成物。源極/汲極矽化區域24可能形成在磊晶層22上方。一接觸點，可能為接觸點VSS-contact或接觸點PD-D(參照第2圖)，其被形成在源極/汲極矽化區域24上方，因此電性連接於鰭Fin1及Fin2。在一實施例中，接觸點VSS-contact及PD-D水平地介在鰭Fin1及Fin2之間，雖然其接觸點也可直接透過任一或兩者的鰭Fin1及Fin2而形成。在此實施例中，若從上方視角來看，接觸點VSS-contact及PD-D可能為方形形狀(第2圖)。
第3B圖說明另一實施例，其中可以是無磊晶層(以虛線所示)形成在鰭Fin1及Fin2上方，或是有磊晶層22形成，但在鰭Fin1及Fin2上方磊晶層22的部份並無合併。接觸點VSS-contact直接延伸與次下拉電晶體PD-11及PD-12的源極相連接。接觸點PD-D直接延伸與次下拉電晶體PD-11及PD-12的汲極相連接。在此實施例中，接觸點VSS-contact及PD-D可能為一矩形(從上方視角來看)有不同的寬度及長度。
參照之前的第2圖，依據觀察，在次下拉電晶體PD-11及PD-12的源極及汲極中，鰭Fin1及Fin2的部份實際上完全不相連接。此友善過程(process friendly)會因加入鰭Fin1及Fin2而導致嚴重的製程困難，特別是當45奈米或使用更小的技術之下。若介在鰭Fin1及Fin2之間的距離S1很小，此問題甚至會更嚴重。然而，藉由使用第3A圖或第3B圖中的設計，鰭Fin1及Fin2可被電性地相互連接而不會導致製程中的困難。再者，介在鰭Fin1和Fin2之間的距離S1可能減少為被形成技術所允許的最小距離。因此，各別的靜態隨機存取記憶體元件只佔用了一小晶片區域。
鰭部份Fin2-3從鰭Fin1被間隔開距離S2，其距離大於距離S1。在一實施例中，距離S2比距離S1約大於125百分比、150百分比或甚至180百分比。因此，接觸點BL-contact，其與傳輸閘電晶體PG1的源極/汲極相連接，將所需用電地與傳輸閘電晶體PG1及虛擬電晶體Dummy1各別的源極/汲極區域相互連接。
第4圖說明如第1圖所示之靜態隨機存取記憶體的一替代配置圖。除了詳細說明之外，在第4圖至第7圖中相同的參考數字即表示第2圖至第3B圖中相同的元件，因此，將不再重複敘述。第4圖中的實施例基本上與第2圖中的實施例相同，除了鰭部份Fin2-3與鄰近的靜態隨機存取記憶體元件之鰭部份Fin2-3不相連接。作為對比，在第2圖中，靜態隨機存取記憶體元件的鰭部份Fin2-3延伸所有路徑至一邊界，並與鄰近的靜態隨機存取記憶體元件之鰭部份Fin2-3形成一單連續鰭。第4圖也說明切斷閘Cut-gate之模組，其為在另一轉印遮罩(lithoghaph mask)之模組。鰭的形成包括形成鰭之步驟以及移除不需要的部份之步驟，其中模組Cut-gate被用來移除鰭不需要的部份。依據觀察，距離S2大於距離S1，很容易截斷鰭Fin2而沒有造成鰭Fin1意外被截斷。因此截斷鰭Fin2，而鰭部份Fin2-3的蓋端(end cap)鰭端Fin-End被從所有單元邊界中隔開。
第5圖說明如第1圖所示之靜態隨機存取記憶體的一替代配置圖。在此實施例中，直鰭Fin3被增加，以及平行於直鰭Fin1。介在鰭Fin1和Fin3之間的距離S3可能相等或大於距離S1。下拉電晶體PD因此可能為一三鰭(triple-fin)電晶體，包括次下拉電晶體PD-11、PD-12及PD-13。接觸點VSS-contact和PD-D基本上可能與在第3A圖與第3B圖中使用相同結構的次下拉電晶體PD-11、PD-12及PD-13的源極及汲極相連接，此電晶體可透過磊晶層或大接觸點，而可直接延伸及電性地與三鰭Fin1、Fin2和Fin3相連接。
傳輸閘電晶體PG1(被標示為PG-11及PG-12)為一雙鰭電晶體，包括次傳輸閘電晶體PG-11及PG-12。接觸點VSS-contact及PD-D基本上可能與在第3A圖或第3B圖中使用相同結構的PD-11、PD-12及PD-13之次下拉電晶體的源極及汲極相連接。靜態隨機存取記憶體元件有一beta比約等於1.5。再者，上拉電晶體PU1為由次上拉電晶體PU-11及PU-12所形成的一雙鰭電晶體，其次上拉電晶體由鰭Fin4和Fin5以及閘極長條G1所形成。接觸點VCC-contact可能基本上與在第3A圖或第3B圖中使用相同結構的上拉電晶體的源極相連接。因此，此靜態隨機存取記憶體元件有一alpha值約等於1。
第6圖說明如第1圖所示之靜態隨機存取記憶體的一替代配置圖。此實施例基本上與第5圖中的實施例相 同，除了鰭部份Fin2-3與鄰近的靜態隨機存取記憶體元件之鰭部份Fin2-3’不相連接。同樣地，切斷閘Cut-gate可被用來截斷鰭Fin2。因此，鰭Fin2的鰭端Fin-End被從所有單元邊界中隔開。同樣地，距離S2大於距離S1，很容易截斷鰭Fin2而沒有造成鰭Fin1被截斷。
第7圖說明依照另一實施例中如第1圖所示之另一靜態隨機存取記憶體的配置圖。在此實施例中，鰭Fin1、Fin2及Fin3全部平行，也可能全部直立。鰭Fin1和Fin3有一距離S1，其可能為被形成技術所允許的最小距離。鰭Fin1和Fin2有一大於距離S1的距離S2。距離S1及S2的示範數值(參照第3圖)在之前的段落中已被討論，因此，於此將不再重複。
在第7圖中，有一微小距離介在鰭Fin1及Fin3之間，次下拉電晶體PD-11及PD-13的源極區域(及汲極區域)基本上與使用第3A圖或第3B圖中所示相同結構(例如，通過接觸點VSS-contract1)而相互連接。另一方面，距離S2為足夠的，因此，次下拉電晶體PD-11及PD-12的源極區域(及汲極區域)，並無使用與第3A圖或第3B圖中所示相同結構進行連接。作為代替，接觸點VSS-contact2(與次下拉電晶體PD-12的源極相連接)透過金屬導線M1-connect而與次下拉電晶體PD-11及PD-13的源極電性地相連接。金屬導線M1-connect可能在金屬化層的底部(通常為M1，請參照第3A圖及第3B圖)，接近地躺在接觸點VSS-contact1及VSS-contact2上方。次下拉電晶體PD-11、PD-12及PD-13的汲極端連結基本上可能與源極端相同。
傳輸閘電晶體PG1(包括以及被標示為PG-11及PG-12)為一雙鰭電晶體包括由鰭Fin3及閘集長條G2所形成之次傳輸閘電晶體PG-11，由鰭Fin1及閘集長條G2所形成之次傳輸閘電晶體PG-12。由觀察可知，閘集長條G2也延伸穿過鰭Fin2。虛擬電晶體Dummy1的源極/汲極區域Dummy1-SD用電地從位元線接觸點BL-contact斷開，因此電晶體Dummy1也為一虛擬電晶體，其無法同時開啟及關閉次傳輸閘電晶體PG-11及PG-12。因此，如第7圖所示，靜態隨機存取記憶體元件的beta比可能約為1.5。同樣地，alpha比約為1。
在此實施例中，下拉電晶體的多鰭被電性地相連接，實際上是不相連接的。這可能可藉由將鰭彎曲或是形成虛擬電晶體來達成。各別的配置圖為友善過程，尤其是小規模的積體電路，舉例來說，45奈米或者更小。各別靜態隨機存取記憶體元件的beta比增加至大於1，單元穩定性因此被改善。
雖然文中將具體實施例及其優點作了詳盡的描述，但在不背離本發明的精神與範疇內的各種經改變、調整與置換之實施例仍受後附之專利範圍所保護。再者，本文中所呈現的具體應用並無意將保護範圍侷限於說明書中所提及之特定製程、儀器、製造方式以及各種物質、步驟、方法與手段的組合。任何熟知技藝者可輕易由本文所揭露之發明，利用無論是已存在的或尚未開發的製程、儀器、製造方式以及各種物質、步驟、方法與手段的組合，實現與本發明中之實施例相同之原理或實際結果。因此，本發明的保護範圍將以後附之申請專利範圍所界定者為準，且每一專利範圍皆有相對應之具體實施例，這些專利範圍或具體實施例的組合亦在本發明所揭露之範圍內。
BL、BLB．．．位元線
BL-contact、BLB-contact．．．位元線接觸點
Cut-gate．．．切斷閘
Dummy1、Dummy2．．．虛擬電晶體
Dummy1-SD．．．虛擬電晶體的源極/汲極區域
Fin1、Fin2、Fin2-1~Fin2-3、Fin2-3’、Fin3、Fin4、Fin5．．．鰭
Fin-End．．．鰭端
G1、G2．．．閘極長條
M1．．．金屬化層
M1-connect．．．金屬導線
PD1、PD2．．．下拉電晶體
PD-11、PD-12、PD-13、PD-21、PD-22．．．次下拉電晶體
PG1、PG2．．．傳輸閘電晶體
PG-11、PG-12、PG-21、PG-22．．．次傳輸閘電晶體
PU1、PU2．．．上拉電晶體
PU-11、PU-12、PU-21、PU-22．．．次上拉電晶體
VCC．．．正電源供應節點
VCC-contact、VSS-contact、Butted-contact、PD-D、VSS-contact1、VSS-contact2．．．接觸點
VSS．．．電源供應節點
S1、S2、S3．．．距離
WL．．．字元線
第1圖所示為一靜態隨機存取記憶體元件(SRAM cell)之電路圖，其中靜態隨機存取記憶體元件的下拉電晶體為多鰭鰭式場效電晶體。
第2圖所示為依照第1圖所示實施例之靜態隨機存取記憶體元件之一配置圖。
第3A圖及第3B圖為第2圖所示靜態隨機存取記憶體元件之橫切面。
第4圖至第7圖為依照另一實施例之靜態隨機存取記憶體元件之配置圖。
BL-contact、BLB-contact．．．位元線接觸點
Dummy1、Dummy2．．．虛擬電晶體
Dummy1-SD．．．虛擬電晶體的源極/汲極區域
Fin1、Fin2、Fin2-1Fin2-3．．．鰭
G1、G2．．．閘極長條
M1．．．金屬化層
PD-11、PD-12、PD-21、PD-22．．．次下拉電晶體
PG1、PG2．．．傳輸閘電晶體
PU1、PU2．．．上拉電晶體
VCC-contact、VSS-contact、PD-D、Butted-contact．．．接觸點
S1、S2．．．距離

Claims (11)

  1. 一種積體電路結構，包括：一靜態隨機存取記憶體(SRAM)單元，包括一第一直鰭；一彎鰭，實際上不與該第一直鰭相連接，其中該彎鰭包括一第一部份及一第二部份平行於該第一直鰭，其中該彎鰭的第一部份與該第一直鰭有一第一距離，以及該彎鰭的第二部份與該第一直鰭有一大於該第一距離的一第二距離；一該彎鰭的第三部份，不平行於該第一直鰭以及與該第一部份及該第二部份相互連接；一下拉電晶體，包括一第一閘極長條的一部份，其中該第一閘極長條形成一第一及一第二次下拉電晶體，該第一及一第二次下拉電晶體分別有該第一直鰭及該彎鰭的第一部份；以及一傳輸閘電晶體，包括一第二閘極長條的一部分，其中該第二閘極長條形成一有該第一直鰭之第一次傳輸閘電晶體，其中在該下拉電晶體的鰭之數目大於在該傳輸閘電晶體的鰭之數目。
  2. 如申請專利範圍第1項所述之積體電路結構，更包括一第二直鰭平行於該第一直鰭，其中該下拉電晶體更包括一第三次下拉電晶體，該第三次下拉電晶體包括該第二直鰭之一第一部份，其中該傳輸閘電晶體更包括一第二次傳輸閘電晶體，該第二次傳輸閘電晶體包括該第二直鰭之一第二部份。
  3. 如申請專利範圍第1項所述之積體電路結構，其中該第一距離實質上相等於該積體電路之形成技術所允許的一最小距離，其中該積體電路結構更包括：一第一磊晶半導體區域，在該第一直鰭的一部分上方；一第二磊晶半導體區域，在該彎鰭的該第一部份上方，且與該第一磊晶半導體區域形成一連續半導體區域；以及一接觸塞，水平地介在該第一直鰭和該彎鰭之間，其中該接觸塞與該第一及該第二磊晶半導體區域電性地相連接。
  4. 如申請專利範圍第1項所述之積體電路結構，其中該第一距離實質上相等於積體電路之形成技術所允許的一最小距離，其中該積體電路結構更包括一接觸塞直接延伸，電性地與該第一直鰭及該第二彎鰭相連接。
  5. 如申請專利範圍第1項所述之積體電路結構，其中該彎鰭的第二部份延伸至該靜態隨機存取記憶體單元之一邊界，及形成具有該第二閘極長條之一虛擬電晶體，其中該彎鰭的第二部分與一附加靜態隨機存取記憶體單元中之附加虛擬電晶體的一附加鰭形成一連續半導體鰭。
  6. 一種積體電路結構，包括：一靜態隨機存取記憶體單元，包括一第一直鰭；一彎鰭，有一第一部份及一第二部份平行於該第一直鰭，其中該彎鰭的第一部份與該第一直鰭有一第一距離，以及該彎鰭的第二部份與該第一直鰭有一大於該第一距離的一第二距離；一該彎鰭的第三部份，不平行於該第一直鰭，與該第一部份及該第二部份互相連接；一下拉電晶體，包括一第一閘極長條的一部份，其中該第一閘極長條形成一第一及一第二次下拉電晶體，該第一及一第二次下拉電晶體分別有該第一直鰭及該彎鰭的第一部份；以及一傳輸閘電晶體，包括一第二閘極長條的一部分，其中該第二閘極長條形成一有該第一直鰭之第一次傳輸閘電晶體，及有該彎鰭的第二部份之一虛擬電晶體。
  7. 如申請專利範圍第6項所述之積體電路結構，更包括一第二直鰭，其中該下拉電晶體更包括一第三次下拉電晶體，該第三次下拉電晶體包括該第二直鰭之一第一部份及該第一閘極長條之一附加部份，其中該傳輸閘電晶體更包括一第二次傳輸閘電晶體，該第二次傳輸閘電晶體包括該第二直鰭之一第二部份及該第二閘極長條之一附加部份。
  8. 如申請專利範圍第7項所述之積體電路結構，其中該彎鰭的第二部份延伸至該靜態隨機存取記憶體單元之一邊界，以及在一附加靜態隨機存取記憶體單元中之附加虛擬電晶體的一附加鰭形成一連續半導體鰭。
  9. 一種積體電路結構，包括：一靜態隨機存取記憶體單元，包括一第一直鰭；一第二直鰭；實際上與該第一直鰭不相連接，但平行於該第一直鰭；一下拉電晶體，包括一第一閘極長條的一部份，其中該第一閘極長條形成一第一及一第二次下拉電晶體，該第一及一第二次下拉電晶體分別有該第一直鰭之第一部份及該第二直鰭之第一部份；以及一傳輸閘電晶體，包括一第二閘極長條的一部分，其中該第二閘極長條形成有該第一直鰭的第二部份之該傳輸閘電晶體的一第一次傳輸閘電晶體，其中該第二閘極長條直接延伸於該第二直鰭的第二部份之上而形成一虛擬電晶體。
  10. 如申請專利範圍第9項所述之積體電路結構，其中該第二直鰭延伸至該靜態隨機存取記憶體元件之一邊界，以及與一附加靜態隨機存取記憶體單元中一附加虛擬電晶體的一附加鰭形成一連續半導體鰭。
  11. 如申請專利範圍第9項所述之積體電路結構，更包括一第三直鰭實際上與該第一直鰭及該第二直鰭不互相連接，且平行於該第一直鰭及該第二直鰭，其中該第一直鰭與該第三直鰭有一第一距離，及該第一直鰭與該第二直鰭有大於該第一距離之一第二距離，其中該第一閘極直條更直接延伸穿越該第三直鰭上方用以形成該下拉電晶體之一第三次下拉電晶體，以及該第二閘極直條更直接延伸穿越該第三直鰭上方用以形成該傳輸閘電晶體之一第二次傳輸閘電晶體。
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