CN105009294B - 基于鳍状物的晶体管架构上的平面器件 - Google Patents

基于鳍状物的晶体管架构上的平面器件 Download PDF

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Abstract

本发明公开了用于在基于鳍状物的场效应晶体管(finFET)制造工艺流程期间在finFET架构上形成平面状晶体管器件的技术。在一些实施例中，平面状晶体管可以包括例如半导体层，其被生长为本地融合/桥接finFET架构的多个相邻鳍状物并且随后被平面化以提供其上可以形成平面状晶体管的高质量平面表面。在一些实例中，半导体融合层可以是桥接的外延生长，例如包括外延硅。在一些实施例中，这种平面状器件可以有助于例如模拟、高电压、宽Z晶体管制造。同样，在finFET流程期间提供这种平面状器件可以允许例如形成如下晶体管器件：呈现较低电容、较宽的Z、和/或较少的高电场位置，以用于改进的高电压可靠性，在一些实例中，这可以使这种器件有利于模拟设计。

Description

基于鳍状物的晶体管架构上的平面器件
背景技术
深亚微米工艺节点(例如，32nm及以后)中的集成电路设计涉及许多重大挑战，并且包含诸如晶体管等的微电子部件的电路已经面临这些水平下的特定复杂问题，例如关于实现用于模拟设计的缩放的器件特征的那些问题。连续的工艺缩放将使这种问题加剧。
附图说明
图1A-1F示出了根据实施例的集成电路(IC)制造工艺流程。
图1A是根据实施例而配置的IC的截面侧视图。
图1B是根据实施例的在形成阻挡层之后的图1A的IC的截面侧视图。
图1C是根据实施例的在融合层的形成期间的图1B的IC的截面侧视图。
图1D是根据实施例的在融合层进一步形成之后的图1C的IC的截面侧视图。
图1E是根据实施例的在去除阻挡层并且使融合层平面化之后的图1D的IC的截面侧视图。
图1F是根据实施例的在形成栅极线之后的图1E的IC的截面侧视图。
图2A-2L示出了根据另一个实施例的IC制造工艺流程。
图2A是根据实施例而配置的IC的截面透视图。
图2B是根据实施例的在形成浅沟槽隔离(STI)层之后的图2A的IC的截面透视图。
图2C是根据实施例的在使IC平面化之后的图2B的IC的截面透视图。
图2D是根据实施例的在使STI层凹陷之后的图2C的IC的截面透视图。
图2E是根据实施例的在形成阻挡层之后的图2D的IC的截面透视图。
图2F是根据实施例的在使阻挡层图案化之后的图2E的IC的截面透视图。
图2G是根据实施例的在形成融合层之后的图2F的IC的截面透视图。
图2H是根据实施例的在去除经图案化的阻挡层之后的图2G的IC的截面透视图。
图2I是根据实施例的在形成牺牲层之后的图2H的IC的截面透视图。
图2J是根据实施例的在使IC平面化之后的图2I的IC的截面透视图。
图2K是根据实施例的在去除经平面化的牺牲层之后的图2J的IC的截面透视图
图2L是根据实施例的在形成栅极之后的图2K的IC的截面透视图。
图3A和图3B是根据实施例的图2L的IC器件的截面透视图。
图4示出了根据示例性实施例的利用使用公开的技术所形成的IC结构或器件来实施的计算系统。
可以通过结合本文中所描述的附图阅读以下具体实施方式来更好地理解本实施例的这些和其它特征。在附图中，在各图中所示出的每个相同或接近相同的部件可以由相似的附图标记来表示。出于清晰的目的，并没有在每个附图中标记每个部件。此外，将领会的是，附图并不一定按比例绘出或者旨在将所描述的实施例限制于所示的特定构造。例如，尽管一些附图通常指示直线、直角和光滑表面，但考虑到制造工艺的现实世界限制，所公开的技术的实际实施方式可以具有不太完美的直线、直角等，并且一些特征可以具有表面拓扑结构或者在其它情况下是不光滑的。简而言之，提供附图仅仅用于显示示例性结构。
具体实施方式
公开了用于在基于鳍状物的场效应晶体管(finFET)制造工艺流程期间在finFET架构上形成平面状晶体管器件的技术。在一些实施例中，平面状晶体管可以包括例如半导体层，所述半导体层被生长为本地融合/桥接finFET架构的多个相邻的鳍状物并且随后被平面化以提供高质量的平面表面，在所述平面表面上可以形成平面状晶体管。在一些实例中，半导体融合层可以是桥接的外延生长，例如包括外延硅。在一些实施例中，这种平面状器件可以有助于例如模拟、高电压、宽Z晶体管制造。同样，在finFET流程期间提供这种平面状器件可以允许如下晶体管器件的形成：例如，呈现较低电容、较宽的Z、和/或较少的高电场位置，以用于改进的高电压可靠性，在一些实例中，这可以使这种器件有利于模拟设计。根据本公开内容，许多构造和变型将是显而易见的。
总体概述
如之前所指示的，存在可能出现的许多重大问题，这些问题使实现用于模拟设计的缩放的器件特征的能力复杂化。例如，一个重大问题涉及如下事实：随着互补金属氧化物半导体(CMOS)技术缩放至22nm及以后，传统的平面晶体管架构将达到由摩尔定律所规定的速率继续进行缩放所必需的所需短沟道控制的基本限制。在近代，三栅极/基于鳍状物的场效应晶体管(finFET)架构已经被用于CMOS技术中，以提供更好的短沟道控制并且使工艺技术能够支持同时存在较低功率/较高密度的晶体管。在历史上，数字晶体管占用空间遵循尺寸缩减的一致节奏，但是模拟晶体管由于晶体管的模拟特性的退化而已经无法遵循相同速率的缩放。同样，模拟晶体管的品质因数(FOM)与模拟晶体管的品质因数大不相同；例如，输出电阻、噪声、截止频率fT/fMAX、以及高电压耐受性是随晶体管几何形状缩放而下降的一些FOM。由于这些，可能期望具有非常长的栅极宽度(‘Z’)、宽的栅极长度、以及厚的氧化物的晶体管来支持与技术中的标准数字产品结合的高电压操作。然而，由于诸如finFET架构等的先进技术的处理复杂性，所以并入有益于模拟设计的这些工艺特征中的许多工艺特征非常困难。工艺和设计规则限制防止模拟有利的晶体管架构的建立，并且作为结果，这种模拟器件的FOM将会随着后代工艺技术而下降。
因此，并且根据本公开内容的实施例，公开了用于在基于鳍状物的场效应晶体管(finFET)制造工艺流程期间在finFET架构上形成平面状晶体管器件的技术。在一些实施例中，使用所公开的技术形成的平面状晶体管可以包括例如半导体层，半导体层被生长为本地融合/桥接finFET架构的多个相邻的鳍状物并且随后被平面化以提供高质量的平面表面，在高质量的平面表面上可以形成平面状晶体管。在一些实例中，半导体融合层可以是桥接的外延生长，例如包括外延硅。在一些实施例中，如本文中所描述的进行配置的平面状器件可以有助于例如模拟、高电压、宽Z晶体管制造。在一些实施例中，平面和基于鳍状物的器件两者都被配置在给定IC内以向电路设计者提供较高的灵活性和选择。例如，设计者可以将这种IC集成到电路设计中并且使用电路设计的一个方面中的平面晶体管和设计的另一个方面中的基于鳍状物的晶体管。
总的来说，根据一些实施例，例如，主要在finFET制造流程期间形成平面互补金属氧化物半导体(CMOS)晶体管的上下文中讨论了在本文中所公开的技术，所述finFET制造流程可以用于产生三栅极和/或其它三维/非平面晶体管架构。然而，应该注意的是，所公开的技术并不限于此，如在更普遍的意义中，例如，在其它实施例中，可以用任何标准和/或定制的MOS/CMOS基于鳍状物的工艺流程来实施所公开的技术。
如根据本公开内容将领会的，并且根据一些实施例，在finFET流程期间提供这种平面状器件可以允许形成如下晶体管器件：例如，呈现较低的电容、较宽的Z、和/或较少的角(例如，高电场位置)，以用于改进的高电压可靠性，在一些实例中，这可以使这种器件有利于模拟设计。在一些实施例中，使用所公开的技术所提供的架构可以应用于任何各种各样的应用中，例如应用于能够受益于具有平面和基于鳍状物的架构两者的晶体管器件的片上系统(SoC)应用中。在更普遍的意义上，所公开的技术和架构可以用于可能受益于宽Z晶体管结构的使用的任何应用中。根据本公开内容，许多适合的用途和应用将是显而易见的。同样，并且根据实施例，可以例如通过对给定IC或其它器件的视觉或其它检查(例如，显微镜等)来检测所公开的技术的使用，所述给定IC或其它器件具有晶体管架构，晶体管架构具有位于如本文中所描述的进行配置的鳍状物基座的顶端或在其它情况下形成在该鳍状物基座之上的平面结构。
方法和架构
图1A-1F示出了根据实施例的集成电路(IC)制造工艺流程。图1A-1F中所示的视图中的每一个都是沿着大体上平行于栅极的截面所截取的。现在转到附图，工艺流程如图1A中所示地开始，图1A是根据实施例进行配置的IC 100的截面侧视图。如图可见，IC 100包括衬底110。衬底110可以具有适合于用作例如基础的任何构造和厚度，可以在该基础上构建半导体器件(例如，晶体管)。为此，衬底110可以使用各种各样的工艺中的任何工艺来形成，所述工艺包括：晶体生长；化学气相沉积(CVD)；外延；原子层沉积(ALD)；和/或它们的任何组合。同样，在一些实施例中，如根据本公开内容将显而易见的，衬底110可以包括各种各样的材料中的任何材料，包括：硅(Si)；锗(Ge)；Ⅲ-Ⅴ材料；和/或适用于形成IC 100的所需半导体沟道的任何其它导电材料。用于形成并提供衬底110的其它适合的材料、构造、和技术将取决于给定应用并且根据本公开内容将显而易见。
在任何情况下，衬底110可以包括一个或多个主体112，主体112从其位于IC 100的其它部分/区域上方的表面延伸或在其它情况下从该表面突出，以总体上采取鳍状物的形状(以下通常被称作鳍状物112)。如根据本公开内容将显而易见的，可以使用典型的finFET流程技术来完成鳍状物112的形成/图案化。如图可见，给定鳍状物112可以包括顶表面113和侧壁114。在一些实例中，给定鳍状物112可以是衬底110的整体部分或区域；即，鳍状物112可以由衬底110形成(例如，衬底110和鳍状物112是连续的结构/层)。然而，在一些其它实例中，给定鳍状物112可以是与衬底110不同的层(例如，衬底110和鳍状物112不是连续的结构/层，因为鳍状物112不是由与衬底110相同的主体形成)。在任何这种情况中，IC 100的鳍状物112可以设有任何间隔/间距，如给定目标应用或最终用途所需的。然而，可能期望的是确保间距不会过大以至于阻止或在其它情况下阻碍融合/桥接邻近的鳍状物的能力，例如，如以下在图1D的上下文中所论述的。根据本公开内容，许多构造将是显而易见的。
同样，如从图1A中可见，浅沟槽隔离(STI)层120设在衬底110之上。根据实施例，STI层120可以以任何期望的初始厚度设在衬底110之上。为此，STI层120可以使用各种各样的技术中的任何技术来形成，所述技术包括：高密度等离子体(HDP)化学气相沉积(CVD)；旋涂/旋压沉积(SOD)；和/或它们的任何组合。此后，并且根据实施例，如根据本公开内容将显而易见的，可以使用任何适合的工艺来将STI层120的厚度减少至鳍状物112的高度(例如，至顶表面113)，所述工艺例如：化学机械平面化(CMP)；深蚀刻工艺；和/或任何其它适合的蚀刻、抛光、或清洁工艺。在一些实例中，可以将STI层120的厚度进一步减少到例如凹进至鳍状物112的高度之下，从而部分地暴露鳍状物112(例如，以使STI层120的厚度不会覆盖顶表面113并且不会完全覆盖给定鳍状物112的侧壁114)。为此，并且根据实施例，如根据本公开内容将显而易见的，可以使用任何适合的湿法和/或干法蚀刻工艺。如将进一步领会的，可以根据需要来定制STI层120凹进的程度。同样，在一些实施例中，STI层120可以包括例如诸如二氧化硅(SiO2)等的氧化物。然而，如根据本公开内容将显而易见的，STI层120的材料成分并不限于此，因为在更普遍的意义上，STI层120可以是任何绝缘体材料，其为给定目标应用或最终用途提供所需量的电隔离。用于提供STI层120并使其凹进的其它适合的材料、构造、和技术将取决于给定应用并且根据本公开内容将显而易见。
工艺流程如图1B中继续进行，图1B是根据实施例的在形成阻挡层130之后的图1A的IC 100的截面侧视图。如图可见，例如，可以在由邻近的鳍状物112b和STI层120的组所提供的地形之上形成阻挡层130。在一些实施例中，例如由图1B所示出的，阻挡层130可以被提供为非共形层，其具有例如在大约1-20nm或更大的范围内的厚度。在一些其它实施例中，如以下在图2E的上下文中所论述的，阻挡层130可以被提供为大体上共形的层，其具有在大约1-10nm的范围内(例如，在大约5nm±40％的范围内)的厚度。在更普遍的意义中，阻挡层130可以具有给定目标应用或最终用途所需的任何构造和厚度。为此，如根据本公开内容将显而易见的，可以使用例如原子层沉积(ALD)和/或任何其它适合的沉积工艺来形成阻挡层130。
根据实施例，阻挡层130用来在形成融合层140期间(在以下讨论)保护下面的鳍状物112b(例如，鳍状物112b用于形成finFET器件180b，以下参考图1F进行讨论)。为此，如根据本公开内容将显而易见的，阻挡层130可以包括例如：诸如二氧化硅(SiO2)等的氧化物；诸如氮化硅(Si3N4)等的氮化物；抗蚀剂材料；和/或具有足以保护下面的鳍状物112b的弹性的任何材料。用于形成阻挡层130的其它适合的构造、材料、和技术将取决于给定应用并且根据本公开内容将显而易见。
工艺流程如图1C中继续进行，图1C是根据实施例的在形成融合层140期间的图1B的IC 100的截面侧视图。如图可见，例如，可以在由邻近的鳍状物112a和STI层120的组所提供的地形之上选择性地形成融合层140。如之前指出的，阻挡层130可以用来保护鳍状物112b，并且因此，根据实施例，可以有助于确保融合层140仅选择性地形成在期望的鳍状物112a之上(例如，鳍状物112a用于形成平面器件180a，以下参考图1F进行讨论)，而不在鳍状物112b之上。
如给定目标应用或最终用途所需的，融合层140可以具有任何初始构造和尺寸。然而，如以下参考图1D所讨论的，可能期望的是确保融合层140的初始构造/尺寸足以例如允许从相邻或在其它情况下从邻近的鳍状物112a进行生长，以实现所需程度的融合/桥接。为此，融合层140可以使用各种各样的工艺中的任何工艺来形成，所述工艺包括：化学气相沉积(CVD)；诸如金属有机物气相外延(MOVPE)或分子束外延(MBE)等的外延；原子层沉积(ALD)；和/或它们的任何组合。同样，如根据本公开内容将显而易见的，在一些实施例中，融合层140可以包括例如：硅(Si)；锗硅(SiGe)；碳化硅(SiC)；和/或提供鳍状物112a的所需融合/桥接的任何其它半导体材料。用于形成融合层140的其它适合的材料、初始构造、和技术将取决于给定应用并且根据本公开内容将显而易见。
工艺流程如图1D中继续进行，图1D是根据实施例的在进一步形成融合层140之后的图1C的IC 100的截面侧视图。如图可见，例如，可以继续进行融合层140的生长以融合从相邻或在其它情况下从邻近的鳍状物112a的生长，从而桥接那些鳍状物112a。例如，可能期望的是继续生长融合层140以确保融合层140的最终构造/尺寸(例如，在平面化以提供平面化的融合层140’之前)足以：允许融合层140的期望程度的平面化；避免相邻的器件(例如，finFET器件180b)的短路或其它不想要的侵蚀；和/或避免在融合层140中引起错位或其它不想要的压力/缺陷。在一些实施例中，融合层140的Z宽度可以在大约100-200nm的范围中(例如，在大约100-120nm、大约120-140nm、大约140-160nm、大约160-180nm、大约180-200nm的范围中、或在大约100-200nm的范围内的任何其它子范围中)。在一些其它实施例中，融合层140的Z宽度可以在大约200-300nm的范围中(例如，在大约200-220nm、大约220-240nm、大约240-260nm、大约260-280nm、大约280-300nm的范围中、或在大约200-300nm的范围内的任何其它子范围中)。在更普遍的意义中，如给定目标应用或最终用途所需的，可以定制融合层140的Z宽度。
工艺流程如图1E中继续进行，图1E是根据实施例的在去除阻挡层130并且将融合层140平面化之后的图1D的IC 100的截面侧视图。在形成融合层140之后，可以使用宽范围的技术中的任何技术来从IC 100中去除阻挡层130，并且如根据本公开内容将显而易见的，所选择的(多种)工艺可以至少部分地取决于阻挡层130的材料成分和/或IC 100的其它层。例如，在阻挡层130包括氧化物的一些情况下，可以使用通过使用基于氢氟酸(HF)的蚀刻化学试剂的湿法蚀刻。在阻挡层130包括金属氧化物的一些其它情况下，可以使用利用基于硫酸(H2SO4)的蚀刻化学试剂的湿法蚀刻。在阻挡层130包括抗蚀剂材料的一些其它情况下，可以使用基于氧气(O2)的干法灰化和提纯。用于去除阻挡层130的其它适合的技术将取决于给定应用并且根据本公开内容将显而易见。
此后，并且根据一些实施例，可以将融合层140平面化以提供具有大体上平坦/平面的表面的融合层140’。如根据本公开内容将显而易见的，可以例如使用化学机械平面化(CMP)工艺、深蚀刻工艺、它们的任何组合、和/或任何其它适合的平面化、抛光、或蚀刻工艺来执行融合层140的平面化。可能期望的是将融合层140’平面化直到例如达到邻近的鳍状物112b的高度(例如，以避免无意中减少鳍状物112b的高度)。根据实施例，平面化的融合层140’提供可以用于例如形成平面状器件180a(在以下讨论)的平面地形。因此，从这个意义上来讲，IC 100的包括通过平面化的融合层140’而被融合/桥接的鳍状物112a的这个区域可以被称为IC 100的平面指定区。用于提供平面化的融合层140’的其它适合的技术将取决于给定应用并且根据本公开内容将显而易见。
工艺流程如图1F中继续进行，图1F是根据实施例的在形成栅极线170a和170b之后的图1E的IC 100的截面侧视图。如图可见，根据实施例，可以在平面化的融合层140’(例如，可以形成在IC 100的平面指定区中)之上将栅极线170a平面化，从而提供平面状器件180a。如进一步可见的，根据实施例，可以在鳍状物112b(例如，可以形成在IC 100的标准finFET区中)之上将栅极线170b平面化，从而提供标准finFET器件180b。如根据本公开内容将显而易见的，可以使用任何标准光刻技术来提供栅极线170a/170b的图案化，并且在一些实例中，可以将栅极线170a和170b同时图案化。同样，在一些实施例中，给定栅极线170a/170b可以包括宽范围的材料中的任何材料，包括：钨(W)；铝(Al)；钛(Ti)；铜(Cu)；以及它们的任何合金；多晶硅(掺杂或未掺杂)；和/或任何其它适合的栅极电极材料，如根据本公开内容将显而易见的。用于形成栅极线170a/170b的其它适合的构造、材料、以及技术将取决于给定应用并且根据本公开内容将显而易见。
如图可见，根据一些实施例，图1A-1F的工艺流程可以用于在finFET流程期间同时提供标准finFET器件180b以及平面状晶体管器件180a。同样，如之前指出的，并且根据实施例，可以根据给定目标应用或最终用途的需要来定制栅极宽度Z。然而，应该注意的是，本公开内容并不是要限制于图1F中所示出的器件180a和180b的示例性构造，并且根据本公开内容，许多其它适合的构造将显而易见。
图2A-2L示出了根据另一个实施例的集成电路(IC)制造工艺流程。图2A-2L中所示出的视图中的每一个都是沿着大体上平形于栅极的截面所截取的。现在转到这些附图，工艺流程如图2A中开始，图2A是根据实施例进行配置的IC 200的截面透视图。如图可见，IC200包括具有多个鳍状物212的衬底210，多个鳍状物212包括第一子集212a和第二子集212b。如根据本公开内容将显而易见的，根据一个或多个实施例，以上关于衬底110以及鳍状物子集112a/112b的适合的构造、材料、和/或形成技术所提供的讨论在此可以等同地应用在衬底210和鳍状物212a/212b的上下文中。同样，在一些实例中，氧化物材料的缓冲层214和/或氮化物材料的硬掩模层216可以位于一个或多个鳍状物212之上，例如，作为将(多种)图案化工艺用于对这些鳍状物212进行图案化的结果。根据本公开内容，许多构造将显而易见。
工艺流程如图2B中继续进行，图2B是根据实施例的在形成浅沟槽隔离(STI)层220之后的图2A的IC 200的截面透视图。如根据本公开内容将显而易见的，根据一个或多个实施例，以上关于用于STI层120的适合的构造、材料、和/或形成技术所提供的讨论在此可以等同地应用在STI层220的上下文中。在一些实例中，STI层120可以被沉积有延伸至超过鳍状物212的高度(例如，至硬掩模层216的高度)的初始厚度。
接下来，工艺流程如图2C中继续进行，图2C是根据实施例的在将IC200平面化之后的图2B的IC 200的截面透视图。如图可见，例如，可以将STI层220平面化至鳍状物212a/212b的高度，由此去除硬掩模层216和缓冲层214。此后，工艺流程如图2D中继续进行，图2D是根据实施例的在使STI层220凹进之后的图2C的IC 200的截面透视图。如图可见，可以使STI层220凹进以部分地暴露鳍状物212a/212b(例如，以使STI层220的厚度不会覆盖顶表面并且不会完全覆盖给定鳍状物212的侧壁)。如根据本公开内容将显而易见的，根据一个或多个实施例，以上关于用于减少STI层120的厚度的适合的技术所提供的讨论在此可以等同地应用在STI层220的上下文中。
工艺流程如图2E中继续进行，图2E是根据实施例的在形成阻挡层230之后的图2D的IC 200的截面透视图。如图可见，阻挡层230可以形成在由STI层220和鳍状物212a/212b提供的地形之上，并且在一些实例中，可以与这种地形大体上共形。如根据本公开内容将进一步领会的，以上关于用于阻挡层130的适合的构造、材料、和/或形成技术所提供的讨论在此可以等同地应用在阻挡层230的上下文中。在一些情况下，可能期望的是确保阻挡层230的厚度：足够厚以避免其中的空洞和不想要的生长区；和/或不会过度地厚以至于堵塞任何两个相邻的鳍状物212之间的间隔。此后，工艺流程如图2F中继续进行，图2F是根据实施例的在将阻挡层230图案化之后的图2E的IC 200的截面透视图。如图可见，可以部分地去除阻挡层230，由此暴露要用于平面状器件280a(在以下讨论)中的下面的鳍状物212a。剩下的图案化的阻挡层230’位于要用于finFET器件280b(在以下讨论)中的鳍状物212b之上。因此，在某种意义上，阻挡层230/230’可以用作牺牲图案化层。根据实施例，可以使用任何(多种)标准光刻和蚀刻工艺来进行用于提供图案化的阻挡层230’的阻挡层230的图案化。
工艺流程如图2G中继续进行，图2G是根据实施例的在形成融合层240之后的图2F的IC 200的截面透视图。如图可见，融合层240可以选择性地形成在鳍状物212a之上；例如，这可能受到在鳍状物212b之上包括经图案化的阻挡层230’的帮助。如根据本公开内容将领会的，根据一个或多个实施例，以上关于用于融合层140的适合的构造、材料、和/或形成技术所提供的讨论在此可以等同地应用在融合层240的上下文中。此后，工艺流程如图2H中继续进行，图2H是根据实施例的在去除图案化的阻挡层230’之后的图2G的IC 200的截面透视图。如图可见，去除图案化的阻挡层230’暴露了下面的鳍状物212b，阻挡层230’在融合层240的生长期间保护鳍状物212b。如将进一步领会的，根据一个或多个实施例，以上关于用于去除阻挡层130的适合的技术所提供的讨论在此可以等同地应用在图案化的阻挡层230’的上下文中。
工艺流程如图2I中继续进行，图2I是根据实施例的在形成牺牲层250之后的图2H的IC 200的截面透视图。如图可见，例如，可以在由STI层220、融合层240、和鳍状物212b提供的地形之上形成牺牲层250。牺牲层250可以设有任何期望的厚度。例如，可能期望的是确保牺牲层250具有足以超过融合层240的高度的厚度。为此，可以使用各种各样的技术中的任何技术来形成牺牲层250，所述技术包括：高密度等离子体(HDP)化学气相沉积(CVD)；旋涂/旋压沉积(SOD)；和/或它们的任何组合。在一些实施例中，如根据本公开内容将显而易见的，牺牲层250可以包括例如：诸如二氧化硅的(SiO2)的氧化物；诸如基于碳(C)的抗蚀剂的能够灰化的硬掩模材料；它们的任何混合物/组合；和/或可以用作适合的牺牲抛光层的任何其它材料。用于形成牺牲层250的其它适合的构造、材料、和技术将取决于给定应用并且根据本公开内容将显而易见。
接下来，工艺流程如图2J中继续进行，图2J是根据实施例的在将IC 200平面化之后的图2I的IC 200的截面透视图。如图可见，例如，可以执行IC 200的平面化以减小牺牲层250和融合层240的厚度，由此产生平面化的牺牲层250’和平面化的融合层240’。例如，可以继续进行平面化，直到融合层240’和牺牲层250’分别在鳍状物212a和212b的高度上方延伸给定目标距离，所述目标距离可以根据给定应用或最终用途的需要来定制。在任何情况下，可能期望的是确保融合层240’和牺牲层250’的连续平面化不会过度以至于无意地减小下面的鳍状物212a/212b的高度。为此，可以使用各种各样的技术中的任何技术，包括：化学机械平面化(CMP)；具有例如对氧化物的蚀刻选择性的蚀刻工艺；非选择性蚀刻工艺，其被设置成停止在鳍状物212a/212b的高度上方；和/或它们的任何组合。用于将融合层240’和牺牲层250’平面化的其它适合的构造和技术将取决于给定应用并且根据本公开内容将显而易见。
此后，工艺流程如图2K中继续进行，图2K是根据实施例的在去除平面化的牺牲层250’之后的图2J的IC 200的截面透视图。如根据本公开内容将领会的，用于去除牺牲层250’的(多种)工艺可以至少部分地取决于IC 100的牺牲层250’和/或其它层的材料成分。例如，如根据本公开内容将显而易见的，在牺牲层250’包括氧化物的一些情况下，可以使用任何适合的湿法和/或干法蚀刻工艺。在牺牲层250’包括基于碳(C)的抗蚀剂或氧化物和基于C的材料的混合物的一些其它情况下，可以使用任何适合的灰化和提纯工艺，如根据本公开内容将显而易见的。在任何情况下，去除平面牺牲层250’暴露了下面的鳍状物212b，而平面融合层240’在鳍状物212a之上保持完整。如之前指出的，并且根据一些实施例，可以定制平面融合层240’的尺寸以提供任何期望的栅极宽度Z。
工艺流程如图2L中继续进行，图2L是根据实施例的在形成栅极270a和270b之后的图2K的IC 200的截面透视图。如图可见，根据实施例，可以在平面化的融合层240’之上对栅极电极270a进行图案化，从而提供平面状器件280a。如进一步可见的，根据实施例，可以在鳍状物212b之上对栅极电极270b进行图案化，从而提供标准finFET器件280b。如根据本公开内容将显而易见的，可以使用任何标准光刻技术来提供栅极270a/270b的图案化，并且在一些实例中可以同时对栅极270a和270b进行图案化。在一些实例中，例如包括诸如氮化硅(Si3N4)等的氮化物的硬掩模层275a/275b可以存在于栅极270a/270b之上。如将进一步领会的，根据一个或多个实施例，以上关于用于栅极线170a/170b的适合的构造、材料、和/或形成技术所提供的讨论在此可以等同地应用在栅极270a/270b的上下文中。根据一些其它实施例，可以提供附加的和/或不同的下游处理，并且根据本公开内容，用于器件280a和/或器件280b的许多适合的构造将显而易见。
图3A和3B分别是根据实施例的图2L的器件280a和280b的截面透视图。图3A-3B中所示出的视图中的每一个都是沿着大体上正交于栅极(例如，OGD切割)的截面所截取的。如图可见，根据一些实施例，图2A-2L的工艺流程可以用于在finFET流程期间同时提供标准finFET器件280b以及平面状晶体管器件280a。同样，如之前指出的，并且根据实施例，可以根据给定目标应用或最终应用的需要来定制栅极宽度Z。然而，应该注意的是，本公开内容并不是要限制于图3A和3B中所示出的器件280a和280b的示例性构造，并且根据本公开内容，许多其它适合的构造将显而易见。
示例性系统
图4示出了根据示例性实施例的利用使用公开的技术所形成的集成电路结构或器件来实施的计算系统1000。如图可见，计算系统1000容纳母板1002。母板1002可以包括许多部件，这些部件包括但不限于处理器1004和至少一个通信芯片1006，处理器1004和至少一个通信芯片1006中的每一个都可以物理和电耦合到母板1002，或在其它情况下集成在母板1002中。如将领会的，母板1002可以例如是任何印刷电路板，不管是主板、安装在主板上的子板、或者仅系统1000的板等等。根据其应用，计算系统1000可以包括可以或可以不与母板1002物理和电耦合的一个或多个其它部件。这些其它部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速度计、陀螺仪、扬声器、照相机以及大容量存储设备(例如硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等)。根据示例性实施例，包括在计算系统1000中的任何部件可以包括使用所公开的技术所形成的一个或多个集成电路结构或器件。在一些实施例中，多种功能可以集成到一个或多个芯片中(例如，注意到，通信芯片1006可以是处理器1004的一部分或者在其它情况下可以集成到处理器1004中)。
通信芯片1006可以实现用于往返于计算系统1000的数据传输的无线通信。术语“无线”及其衍生词可以用于描述可以通过使用经由非固体介质的经调制的电磁辐射来传递数据的电路、设备、系统、方法、技术、通信信道等。术语并不暗示相关联的设备不包含任何线路，虽然在一些实施例中它们可以不包含线路。通信芯片1006可以实施多种无线标准或协议中的任一种，所述多种无线标准或协议包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生物以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短距离无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片1006可以专用于较长距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算系统1000的处理器1004包括封装在处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括用一个或多个集成电路结构或器件实施的板上电路，所述一个或多个集成电路结构或器件由如本文多次描述的所公开的技术形成。术语“处理器”可以指代处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据的任何设备或者设备的部分。
通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这种示例性实施例，通信芯片的集成电路管芯包括使用如本文所描述的所公开的技术来形成的一个或多个集成电路结构或器件。如根据本公开内容将领会的，注意到，可以将多标准无线能力直接集成到处理器1004中(例如，其中，将任何芯片1006的功能集成到处理器1004中，而不是具有单独的通信芯片)。还注意到，处理器1004可以是具有这种无线能力的芯片集。简言之，可以使用任何数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片集可以具有集成在其中的多种功能。
在各种实施方式中，计算设备1000可以是膝上型计算机、上网本、笔记本、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、数字视频记录器、或者处理数据或采用使用如本文中多次描述的已公开的技术所形成的一个或多个集成电路结构或器件的任何其它电子设备。
进一步的示例性实施例
以下示例属于进一步的实施例，根据这些实施例，许多排列和构造将显而易见。
示例1是一种集成电路，其包括：半导体衬底，其被图案化有从其表面延伸的多个鳍状物；隔离层，其形成在半导体衬底之上，隔离层具有小于多个鳍状物的高度的厚度；半导体主体，其形成在多个鳍状物的第一子集之上并且具有平面表面，其中，半导体主体与鳍状物的第一子集融合；以及第一栅极体，其形成在半导体主体的平面表面之上。
示例2包括示例1和示例4至11中的任一个的主题内容，其中，多个鳍状物由半导体衬底形成。
示例3包括示例1和示例4至11中的任一个的主题内容，其中，半导体衬底和多个鳍状物是不同的层。
示例4包括示例1至3和示例6至11中的任一个的主题内容，其中，半导体主体包括硅(Si)、硅锗(SiGe)、和/或碳化硅(SiC)的至少其中之一。
示例5包括示例1至3和示例6至11中的任一个的主题内容，其中，半导体主体包括外延硅(Si)。
示例6包括示例1至5和示例7至11中的任一个的主题内容，其中，隔离层包括二氧化硅(SiO2)。
示例7包括示例1至6和示例8至11中的任一个的主题内容，其中，第一栅极体包括钨(W)、铝(Al)、钛(Ti)、铜(Cu)、它们的任何合金、和/或多晶硅的至少其中之一。
示例8包括示例1至7和示例9至11中的任一个的主题内容，并且还包括形成在多个鳍状物的第二子集之上的第二栅极体，其中，鳍状物的第一子集与第二子集彼此相邻，并且其中，第一栅极体与第二栅极体彼此电隔离。
示例9包括示例8的主题内容，其中，第二栅极体包括钨(W)、铝(Al)、钛(Ti)、铜(Cu)、它们的任何合金、和/或多晶硅的至少其中之一。
示例10包括示例1至9中的任一个的主题内容，其中，集成电路具有大约在100-200nm的范围内的Z宽度。
示例11包括示例1至9中的任一个的主题内容，其中，集成电路具有大约在200-300nm的范围内的Z宽度。
示例12包括示例1至11中的任一个的主题内容，其中，集成电路包括平面金属氧化物半导体场效应晶体管(MOSFET)。
示例13包括示例1至11中的任一个的主题内容，其中，集成电路呈现改进的电容和/或改进的高电压可靠性的至少其中之一。
示例14是片上系统(SoC)，其包括示例1至11中的任一个所述的集成电路。
示例15是模拟电路，其包括示例1至11中的任一个所述的集成电路。
示例16是形成集成电路的方法，所述方法包括：在半导体衬底之上形成隔离层，所述半导体衬底被图案化有从其表面延伸的多个鳍状物，隔离层具有小于多个鳍状物的高度的厚度；在多个鳍状物的第一子集之上形成半导体层，其中，半导体层具有平面表面并且融合鳍状物的第一子集；以及在半导体层的平面表面之上形成第一栅极体。
示例17包括示例16和示例19至30中的任一个的主题内容，其中，多个鳍状物由半导体衬底形成。
示例18包括示例16和示例19至30中的任一个的主题内容，其中，半导体衬底和多个鳍状物是不同的层。
示例19包括示例16至18和示例20至30中的任一个的主题内容，其中，在半导体衬底之上形成隔离层包括：在半导体衬底之上沉积隔离层；使隔离层平面化以将其厚度减小至多个鳍状物的高度；以及对隔离层进行蚀刻以将其厚度减小至小于多个鳍状物的高度。
示例20包括示例16至19和示例21至30中的任一个的主题内容，其中，在半导体衬底之上形成隔离层包括：使用高密度等离子体(HDP)化学气相沉积(CVD)工艺、旋涂/旋压沉积(SOD)、和/或它们的任何组合的至少其中之一。
示例21包括示例16至20和示例22至30中的任一个的主题内容，其中，在鳍状物的第一子集之上形成半导体层包括使用化学气相沉积(CVD)工艺、金属有机物气相外延(MOVPE)工艺、分子束外延(MBE)工艺、原子层沉积(ALD)工艺、和/或它们的任何组合的至少其中之一。
示例22包括示例16至21和示例23至30中的任一个的主题内容，其中，在鳍状物的第一子集之上形成半导体层包括：在鳍状物的第一子集之上沉积半导体层；以及使半导体层平面化以提供平面表面。
示例23包括示例22的主题内容，其中，使半导体层平面化包括：使用化学机械平面化(CMP)工艺、深蚀刻工艺、和/或它们的任何组合的至少其中之一。
示例24包括示例22的主题内容，其中，在将半导体层沉积在鳍状物的第一子集之上之前，在鳍状物的第一子集之上形成半导体层还包括：在鳍状物的第二子集之上形成阻挡层，其中，在将半导体层沉积在鳍状物的第一子集之上期间，阻挡层保护鳍状物的第二子集。
示例25包括示例24的主题内容，其中，阻挡层包括二氧化硅(SiO2)、氮化硅(Si3N4)、和/或抗蚀剂材料的至少其中之一。
示例26包括示例24的主题内容，其中，在鳍状物的第二子集之上形成阻挡层包括使用原子层沉积(ALD)工艺。
示例27包括示例24的主题内容，其中，在鳍状物的第二子集之上形成阻挡层包括：在由隔离层和多个鳍状物提供的地形之上沉积阻挡层；以及去除阻挡层的覆盖鳍状物的第一子集的部分。
示例28包括示例27的主题内容，其中，去除阻挡层的覆盖鳍状物的第一子集的部分包括：使用利用基于氢氟酸(HF)的蚀刻化学试剂的湿法蚀刻工艺、利用基于硫酸(H2SO4)的蚀刻化学试剂的湿法蚀刻工艺、和/或基于氧气(O2)的干法灰化和提纯工艺。
示例29包括示例16至28和示例30中的任一个的主题内容，并且还包括在多个鳍状物的第二子集之上形成第二栅极体，其中，鳍状物的第一子集与第二子集彼此相邻，并且其中，第一栅极体与第二栅极体彼此电隔离。
示例30包括示例16至29中的任一个的主题内容，其中，第一栅极体与第二栅极体同时形成。
示例31是金属氧化物半导体(MOS)工艺流程，其包括示例16至30中的任一个所述的方法。
示例32是晶体管架构，其由示例31所述的工艺流程所形成。
示例33是互补金属氧化物半导体(CMOS)工艺流程，其包括示例16至30中的任一个所述的方法。
示例34是晶体管架构，其由示例33所述的工艺流程所形成。
示例35是集成电路，其由示例16至30中的任一个所述的方法所形成。
示例36是片上系统(SoC)，其包括示例35所述的集成电路。
示例37是晶体管架构，其包括：半导体衬底，其具有从其表面延伸的第一组鳍状物和第二组鳍状物，鳍状物由半导体衬底形成；隔离层，其形成在半导体衬底之上，其中，隔离层具有小于鳍状物的高度的厚度；第一晶体管器件，其形成在由鳍状物的第一阻和隔离层所提供的地形之上，第一晶体管器件包括：半导体层，其形成在第一组鳍状物之上，其中，半导体层具有平面表面并且融合第一组鳍状物；以及栅极体，其形成在半导体层的平面表面之上；以及第二晶体管器件，其形成在由第二组鳍状物和隔离层所提供的地形之上。
示例38包括示例37和示例40至41中的任一个的主题内容，其中，第一晶体管器件具有大约在100-200nm的范围内的Z宽度。
示例39包括示例37和示例40至41中的任一个的主题内容，其中，第一晶体管器件具有大约在200-300nm的范围内的Z宽度。
示例40包括示例37至39中的任一个的主题内容，其中，第二晶体管器件包括基于鳍状物的场效应晶体管(finFET)。
示例41包括示例37至39中的任一个的主题内容，其中，第二晶体管器件包括三栅极金属氧化物半导体场效应晶体管(MOSFET)。
出于说明和描述的目的而呈现了示例性实施例的前述描述。其并不是详尽的或者要将本公开内容限制于所公开的精确形式。根据本公开内容，许多修改和变化都是可能的。其旨在使本公开内容的范围不由该具体实施方式来限制，而是由其所附权利要求来限制。要求本申请的优先权的未来提交的申请可以以不同方式要求保护所公开的主题内容并且通常可以包括如在本文中多次公开或在其它情况下所说明的一个或多个限制的任何组。

Claims (24)

1.一种集成电路，包括：
半导体衬底，其被图案化有从其表面延伸的多个鳍状物；
隔离层，其形成在所述半导体衬底之上，所述隔离层具有小于所述多个鳍状物的高度的厚度；
半导体主体，其形成在所述多个鳍状物的第一子集之上并且具有平面表面，其中，所述半导体主体融合鳍状物的所述第一子集；以及
第一栅极体，其形成在所述半导体主体的所述平面表面之上；
第二栅极体，其形成在所述多个鳍状物的第二子集之上，其中，鳍状物的所述第一子集与所述第二子集彼此相邻，并且其中，所述第一栅极体与所述第二栅极体彼此电隔离。
2.根据权利要求1所述的集成电路，其中，所述多个鳍状物由所述半导体衬底形成。
3.根据权利要求1所述的集成电路，其中，所述半导体衬底和所述多个鳍状物是不同的层。
4.根据权利要求1所述的集成电路，其中，所述半导体主体包括硅(Si)、硅锗(SiGe)、和/或碳化硅(SiC)的至少其中之一。
5.根据权利要求1所述的集成电路，其中，所述半导体主体包括外延硅(Si)。
6.根据权利要求1所述的集成电路，其中，所述集成电路具有在100-200nm的范围内的栅极宽度。
7.根据权利要求1所述的集成电路，其中，所述集成电路具有在200-300nm的范围内的栅极宽度。
8.根据权利要求1-7中的任一项所述的集成电路，其中，所述集成电路包括平面金属氧化物半导体场效应晶体管。
9.一种形成集成电路的方法，所述方法包括：
在半导体衬底之上形成隔离层，所述半导体衬底被图案化有从所述半导体衬底的表面延伸的多个鳍状物，所述隔离层具有小于所述多个鳍状物的高度的厚度；
在所述多个鳍状物的第一子集之上形成半导体层，其中，所述半导体层具有平面表面并且融合鳍状物的所述第一子集；以及
在所述半导体层的所述平面表面之上形成第一栅极体；
在所述多个鳍状物的第二子集之上形成第二栅极体，其中，鳍状物的所述第一子集与所述第二子集彼此相邻，并且其中，所述第一栅极体与所述第二栅极体彼此电隔离。
10.根据权利要求9所述的方法，其中，在所述半导体衬底之上形成所述隔离层包括：
在所述半导体衬底之上沉积所述隔离层；
使所述隔离层平面化以将其厚度减小至所述多个鳍状物的所述高度；以及
对所述隔离层进行蚀刻以将其厚度减小至小于所述多个鳍状物的所述高度。
11.根据权利要求9所述的方法，其中，在鳍状物的所述第一子集之上形成所述半导体层包括：使用化学气相沉积(CVD)工艺、金属有机物气相外延(MOVPE)工艺、分子束外延(MBE)工艺、原子层沉积(ALD)工艺、和/或它们的任何组合的至少其中之一。
12.根据权利要求9所述的方法，其中，在鳍状物的所述第一子集之上形成所述半导体层包括：
在鳍状物的所述第一子集之上沉积所述半导体层；以及
使所述半导体层平面化以提供所述平面表面。
13.根据权利要求12所述的方法，其中，使所述半导体层平面化包括：使用化学机械平面化(CMP)工艺、深蚀刻工艺、和/或它们的任何组合的至少其中之一。
14.根据权利要求12所述的方法，其中，在将所述半导体层沉积在鳍状物的所述第一子集之上之前，在鳍状物的所述第一子集之上形成所述半导体层还包括：
在鳍状物的第二子集之上形成阻挡层，其中，在将所述半导体层沉积在鳍状物的所述第一子集之上期间，所述阻挡层保护鳍状物的所述第二子集。
15.根据权利要求14所述的方法，其中，所述阻挡层包括二氧化硅(SiO2)、氮化硅(Si3N4)的至少其中之一。
16.根据权利要求14所述的方法，其中，所述阻挡层包括抗蚀剂材料。
17.根据权利要求14所述的方法，其中，在鳍状物的所述第二子集之上形成所述阻挡层包括：
在由所述隔离层和所述多个鳍状物提供的地形之上沉积所述阻挡层；以及
去除所述阻挡层的覆盖鳍状物的所述第一子集的部分。
18.根据权利要求9所述的方法，其中，所述第一栅极体与所述第二栅极体同时形成。
19.一种集成电路，由根据权利要求9-18中的任一项所述的方法形成。
20.一种片上系统(SoC)，包括根据权利要求19所述的集成电路。
21.一种晶体管架构，包括：
半导体衬底，其具有从其表面延伸的第一组鳍状物和第二组鳍状物，所述鳍状物由所述半导体衬底形成；
隔离层，其形成在所述半导体衬底之上，其中，所述隔离层具有小于所述鳍状物的高度的厚度；
第一晶体管器件，其形成在由所述第一组鳍状物和所述隔离层提供的地形之上，所述第一晶体管器件包括：
半导体层，其形成在所述第一组鳍状物之上，其中，所述半导体层具有平面表面并且融合所述第一组鳍状物；以及
第一栅极体，其形成在所述半导体层的所述平面表面之上；以及
第二晶体管器件，其形成在由所述第二组鳍状物和所述隔离层提供的地形之上，其中所述第二晶体管器件包括第二栅极体，所述第二栅极体形成在所述第二组鳍状物之上，所述第一栅极体与所述第二栅极体彼此电隔离。
22.根据权利要求21所述的晶体管架构，其中，所述第一晶体管器件具有在100-300nm的范围内的栅极宽度。
23.根据权利要求21-22中的任一项所述的晶体管架构，其中，所述第二晶体管器件包括基于鳍状物的场效应晶体管(finFET)。
24.根据权利要求21-22中的任一项所述的晶体管架构，其中，所述第二晶体管器件包括三栅极金属氧化物半导体场效应晶体管。
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