KR102126771B1 - 핀 기반 트랜지스터 아키텍처 상의 평면 디바이스 - Google Patents

핀 기반 트랜지스터 아키텍처 상의 평면 디바이스 Download PDF

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Abstract

finFET(fin-based Field-Effect Transistor) 제조 프로세스 흐름 동안 finFET 아키텍처 상에 평면형 트랜지스터 디바이스를 형성하는 기술들이 개시된다. 일부 실시예들에서, 평면형 트랜지스터는, 예를 들어, finFET 아키텍처의 복수의 인접 핀들을 국부적으로 병합/브릿지하도록 성장되고, 평면형 트랜지스터가 형성될 수 있는 고 품질 평면 표면을 제공하도록 후속하여 평탄화되는 반도체층을 포함할 수 있다. 일부 경우들에서, 반도체 병합층은, 예를 들어, 에피택셜 실리콘을 포함하는 브릿지형-에피 성장물(bridged-epi growth)일 수 있다. 일부 실시예들에서, 이러한 평면형 디바이스는, 예를 들어, 아날로그, 고 전압, 와이드-Z(wide-Z) 트랜지스터 제조를 지원할 수 있다. 또한, finFET 흐름 중 이러한 평면형 디바이스의 제공은, 예를 들어, 향상된 고 전압 신뢰성을 위한 더 낮은 커패시턴스, 더 넓은 Z, 및/또는 더 적은 고 전계 위치들을 나타내는 트랜지스터 디바이스들의 형성을 허용할 수 있는데, 이는, 일부 경우들에서, 이러한 디바이스들을 아날로그 설계에 대해 편리하게 할 수 있다.

Description

핀 기반 트랜지스터 아키텍처 상의 평면 디바이스{PLANAR DEVICE ON FIN-BASED TRANSISTOR ARCHITECTURE}
(예를 들어, 32 nm 및 이를 넘어서는) 초 서브미크론 프로세스 노드들에서의 집적 회로 설계는, 다수의 사소하지 않은 도전 과제들을 포함하며, 트랜지스터들과 같은 마이크로전자 컴포넌트들을 포함하는 회로들은, 아날로그 설계들를 위해 스케일링되는 디바이스 특징들을 달성하는 것과 관련된 것들과 같은, 이러한 레벨들에서의 특정 문제점들에 직면하였다. 계속되는 프로세스 스케일링은 이러한 문제점들을 악화시키는 경향이 있다.
미국 특허출원공개공보 2011/0095378 A1 미국 특허출원공개공보 2012/0091538 A1 일본 공개특허공보 특개2006-135067
도 1a-1f는 일 실시예에 따른 IC(Integrated Circuit) 제조 프로세스 흐름을 도시한다.
도 1a는 일 실시예에 따라 구성되는 IC의 단면 측면도이다.
도 1b는, 일 실시예에 따라, 차단층을 형성한 이후의 도 1a의 IC의 단면 측면도이다.
도 1c는, 일 실시예에 따라, 병합층을 형성하는 동안의 도 1b의 IC의 단면 측면도이다.
도 1d는, 일 실시예에 따라, 병합층을 더 형성한 이후의 도 1c의 IC의 단면 측면도이다.
도 1e는, 일 실시예에 따라, 차단층을 제거하고 병합층을 평탄화한 이후의 도 1d의 IC의 단면 측면도이다.
도 1f는, 일 실시예에 따라, 게이트 라인들을 형성한 이후의 도 1e의 IC의 단면 측면도이다.
도 2a-2l은 다른 실시예에 따른 IC 제조 프로세스 흐름을 도시한다.
도 2a는 일 실시예에 따라 구성되는 IC의 단면 사시도이다.
도 2b는, 일 실시예에 따라, STI(Shallow Trench Isolation)층을 형성한 이후의 도 2a의 IC의 단면 사시도이다.
도 2c는, 일 실시예에 따라, IC를 평탄화한 이후의 도 2b의 IC의 단면 사시도이다.
도 2d는, 일 실시예에 따라, STI층을 리세싱한 이후의 도 2c의 IC의 단면 사시도이다.
도 2e는, 일 실시예에 따라, 차단층을 형성한 이후의 도 2d의 IC의 단면 사시도이다.
도 2f는, 일 실시예에 따라, 차단층을 패턴화한 이후의 도 2e의 IC의 단면 사시도이다.
도 2g는, 일 실시예에 따라, 병합층을 형성한 이후의 도 2f의 IC의 단면 사시도이다.
도 2h는, 일 실시예에 따라, 패턴화된 차단층을 제거한 이후의 도 2g의 IC의 단면 사시도이다.
도 2i는, 일 실시예에 따라, 희생층을 형성한 이후의 도 2h의 IC의 단면 사시도이다.
도 2j는, 일 실시예에 따라, IC를 평탄화한 이후의 도 2i의 IC의 단면 사시도이다.
도 2k는, 일 실시예에 따라, 평탄화된 희생층을 제거한 이후의 도 2j의 IC의 단면 사시도이다.
도 2l은, 일 실시예에 따라, 게이트들을 형성한 이후의 도 2k의 IC의 단면 사시도이다.
도 3a 및 3b는, 일 실시예에 따른, 도 2l의 IC 디바이스들의 단면 사시도이다.
도 4는 예시적인 일 실시예에 따라 개시되는 기술들을 사용하여 형성되는 IC 구조들 또는 디바이스들로 구현되는 컴퓨팅 시스템을 도시한다.
본 실시예들의 이러한 및 기타 특징들은, 본 명세서에 설명되는 도면들과 함께 취해지는, 이하의 상세한 설명을 읽으면 더 잘 이해될 것이다. 도면들에서, 다양한 도면들에 도시되는 각각의 동일하거나 거의 동일한 컴포넌트는 유사한 참조 번호로 표시될 수 있다. 명확함을 위해, 모든 도면에서 모든 컴포넌트가 레이블되는 것은 아닐 수 있다. 더욱이, 이해되듯이, 도면들이 반드시 축척대로 도시되거나 또는 설명되는 실시예들을 도시된 특정한 구성으로 제한하고자 하는 것도 아니다. 예를 들어, 일부 도면들은 일반적으로 직선들, 직각들 및 평탄한 표면들을 나타내고 있지만, 제조 프로세스들 실제 한계들을 고려하여, 개시되는 기술들의 실제 구현은 완벽한 직선들, 직각들 등이 아닐 수 있으며, 일부 특징들은 표면 토폴로지(surface topology)를 가지거나 아니면 평탄하지 않을 수 있다. 요약하면, 도면들은 단지 예시적인 구조들을 보여주기 위해 제공된다.
finFET(fin-based Field-Effect Transistor) 제조 프로세스 흐름 동안 finFET 아키텍처 상에 평면형 트랜지스터 디바이스를 형성하는 기술들이 개시된다. 일부 실시예들에서, 평면형 트랜지스터는, 예를 들어, finFET 아키텍처의 복수의 인접 핀들을 국부적으로 병합/브릿지하도록 성장되고, 평면형 트랜지스터가 형성될 수 있는 고 품질 평면 표면을 제공하도록 후속하여 평탄화되는 반도체층을 포함할 수 있다. 일부 경우들에서, 반도체 병합층은, 예를 들어, 에피택셜 실리콘을 포함하는 브릿지형-에피 성장물(bridged-epi growth)일 수 있다. 일부 실시예들에서, 이러한 평면형 디바이스는, 예를 들어, 아날로그, 고 전압, 와이드-Z(wide-Z) 트랜지스터 제조를 지원할 수 있다. 또한, finFET 흐름 중 이러한 평면형 디바이스의 제공은, 예를 들어, 향상된 고 전압 신뢰성을 위한 더 낮은 커패시턴스, 더 넓은 Z, 및/또는 더 적은 고 전계 위치들을 나타내는 트랜지스터 디바이스들의 형성을 허용할 수 있는데, 이는, 일부 경우들에서, 이러한 디바이스들을 아날로그 설계에 대해 편리하게 할 수 있다. 본 개시내용의 관점에서 여러 구성들 및 변형들이 명백할 것이다.
일반 개요
앞서 나타난 바와 같이, 아날로그 설계들을 위해 스케일링되는 디바이스 특징들을 달성하는 능력을 복잡하게 하는 발생할 수 있는 다수의 사소하지 않은 쟁점들이 존재한다. 예를 들어, 하나의 사소하지 않은 쟁점은, CMOS(Complementary Metal-Oxide Semiconductor) 기술이 22 nm 및 이를 넘어서 스케일 다운됨에 따라, 종래의 평면 트랜지스터 아키텍처들은, 예를 들어, Moore의 법칙에 의해 규정되는 레이트로 스케일링을 계속하는데 요구되는 쇼트 채널 제어 필요성에 대해 기본적인 한계에 이르게 될 것이라는 사실에 관련된다. 최근에, 트라이-게이트/finFET(fin-based Field-Effect Transistor) 아키텍처들이 CMOS 기술들에 이용되고 있어, 더 우수한 쇼트 채널 제어를 제공하고, 프로세스 기술들이 더 낮은 전력/더 높은 밀도 트랜지스터들을 동시에 지원하는 것을 가능하게 한다. 역사적으로, 디지털 트랜지스터 풋프린트는 치수 감소의 일관된 보조를 따라 온 반면, 아날로그 트랜지스터들은 트랜지스터의 아날로그 특성들에서의 열화들로 인해 동일한 비율의 스케일링을 따라올 수 없었다. 또한, 아날로그 트랜지스터에 대한 FOMs(Figures Of Merits)는 디지털 트랜지스터에 대한 것들과 상당이 상이하다; 예를 들어, 출력 저항, 노이즈, 컷오프 주파수들 fT/fMAX, 및 고 전압 내성은 트랜지스터 지오메트리들이 스케일링됨에 따라 열화되는 몇몇 FOMs이다. 이로 인해, 게이트 폭들('Z')이 매우 길고, 게이트 길이들이 넓고, 산화물들이 두꺼운 트랜지스터들이, 기술에서의 표준 디지털 제공물들과 조합하여 고 전압 동작을 지원하는데 바람직할 수 있다. 그러나, finFET 아키텍처들과 같은 진보된 기술들의 처리 복잡성으로 인해, 아날로그 설계에 대해 이로운 다수의 이러한 프로세스 특징들을 통합하는 것이 매우 어렵다. 프로세스 및 설계 규칙 제한들은 아날로그가 유리한 트랜지스터 아키텍처들의 구성에 방해가 되며, 그 결과, 이러한 아날로그 디바이스들에 대한 FOMs는 처리 기술들의 후속 생성들에 따라 저하될 것이다.
따라서, 본 개시내용의 일 실시예에 따르면, finFET(fin-based Field-Effect Transistor) 제조 프로세스 흐름 동안 finFET 아키텍처 상에 평면형 트랜지스터 디바이스를 형성하는 기술들이 개시된다. 일부 실시예들에서, 개시되는 기술들을 사용하여 형성되는 평면형 트랜지스터는, 예를 들어, finFET 아키텍처의 복수의 인접 핀들을 국부적으로 병합/브릿지하도록 성장되고, 평면형 트랜지스터가 형성될 수 있는 고 품질 평면 표면을 제공하도록 후속하여 평탄화되는 반도체층을 포함할 수 있다. 일부 경우들에서, 반도체 병합층은, 예를 들어, 에피택셜 실리콘을 포함하는 브릿지형-에피 성장물(bridged-epi growth)일 수 있다. 일부 실시예들에서, 본 명세서에 설명되는 바와 같이 구성되는 평면형 디바이스는, 예를 들어, 아날로그, 고 전압, 와이드-Z(wide-Z) 트랜지스터 제조를 지원할 수 있다. 일부 실시예들에서는, 평면 및 핀 기반 디바이스들 양자 모두가, 회로 설계자들에게 더 우수한 유연성 및 선택을 제공하도록 주어진 IC 내에 구성될 수 있다. 예를 들어, 설계자는, 이러한 IC를 회로 설계에 통합하여, 회로 설계의 일 양상에서는 평면 트랜지스터를 사용하고, 설계의 다른 양상에서는 핀 기반 트랜지스터를 사용할 수 있다.
일반적으로, 본 명세서에 개시되는 기술들은, 일부 실시예들에 따라, 예를 들어, 트라이 게이트 및/또는 다른 3차원/비평면 트랜지스터 아키텍처들을 생산하는데 사용될 수 있는, finFET 제조 흐름 동안 평면 CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터를 형성하는 정황에서, 예를 들어, 주로 논의된다. 그러나, 개시되는 기술들이 이에 제한되는 것은 아니고, 보다 일반적인 의미에서와 같이, 개시되는 기술들은, 다른 실시예들에서, 예를 들어, 임의의 표준 및/또는 주문제작 MOS/CMOS 핀 기반 프로세스 흐름으로 구현될 수 있다는 점에 주의해야 한다.
본 개시내용의 관점에서 이해되듯이, 일부 실시예들에 따르면, finFET 흐름 동안 이러한 평면형 디바이스의 제공은, 예를 들어, 향상된 고 전압 신뢰성을 위해 더 낮은 커패시턴스, 더 넓은 Z, 및/또는 더 적은 코너들(예를 들어, 고 전계 위치들)을 나타내는 트랜지스터 디바이스들의 형성을 허용할 수 있고, 이는 이러한 디바이스들을, 일부 경우들에서, 아날로그 설계에 유리하게 할 수 있다. 일부 실시예들에서, 개시된 기술들을 사용하여 제공되는 아키텍처들은, 평면 및 핀 기반 아키텍처 양자 모두를 갖는 트랜지스터 디바이스로부터 이익을 얻을 수 있는 SoC(System-on-Chip) 애플리케이션들에서와 같이, 매우 다양한 애플리케이션들 중 임의의 것에서의 사용을 찾을 수 있다. 보다 일반적인 의미에서, 개시되는 기술들 및 아키텍처는 와이드 Z(wide-Z) 트랜지스터 구조들의 사용으로부터 이익을 얻을 수 있는 임의의 애플리케이션에 사용될 수 있다. 다수의 적합한 사용들 및 애플리케이션들이 본 개시내용의 관점에서 명백할 것이다. 또한, 일 실시예에 따르면, 개시되는 기술들의 사용은, 예를 들어, 본 명세서에 설명되는 바와 같이 평면 구조가 핀 베이스 상부에 놓이는 또는 다른 방식으로 그 위에 형성되는 트랜지스터 아키텍처를 갖는 주어진 IC 또는 다른 디바이스의 시각적 또는 다른 검사(예를 들어, 현미경 등)에 의해 검출될 수 있다.
방법론 및 아키텍처
도 1a-1f는 일 실시예에 따른 IC(Integrated Circuit) 제조 프로세스 흐름을 도시한다. 도 1a-1f에 도시되는 도면들 각각은 게이트에 실질적으로 평행한 단면을 따라 취해진다. 도면들로 돌아가서, 처리 흐름은 도 1a에서와 같이 시작하고, 이는 일 실시예에 따라 구성되는 IC(100)의 측면 단면도이다. 볼 수 있듯이, IC(100)는 기판(110)을 포함한다. 기판(110)은, 예를 들어, 반도체 디바이스(예를 들어, 트랜지스터)가 구축될 수 있는 토대로서의 역할을 하기에 적합한 임의의 구성 및 두께를 가질 수 있다. 이러한 목적으로, 기판(110)은, 결정 성장; CVD(Chemical Vapor Deposition); 에피택시; ALD(Atomic Layer Deposition); 및/또는 이들의 임의의 조합을 포함하는, 매우 다양한 프로세스들 중 임의의 것을 사용하여 형성될 수 있다. 또한, 일부 실시예들에서, 기판(110)은, 본 개시내용의 관점에서 명백하듯이, 실리콘(Si); 게르마늄(Ge); III-V 재료; 및/또는 IC(100)에 대해 요구되는 반도체 채널을 형성하는데 적합한 임의의 다른 전기적 도전성 재료를 포함하는, 매우 다양한 재료들 중 임의의 것을 포함할 수 있다. 기판(110)을 형성 제공하는데 적합한 다른 재료들, 구성들, 및 기술들은 주어진 애플리케이션에 의존할 것이며, 본 개시내용의 관점에서 명백할 것이다.
임의의 경우에서, 기판(110)은 일반적으로 핀형 형상을 취하도록 그 표면으로부터 IC(100)의 다른 부분들/영역들 위로 연장되거나 다른 방식으로 돌출하는 하나 이상의 바디들(112)(이하 일반적으로 핀들(112)이라 함)을 포함할 수 있다. 핀들(112)의 형성/패터닝은, 본 개시내용의 관점에서 명백하듯이, 통상적인 finFET 흐름 기술들을 사용하여 행해질 수 있다. 볼 수 있듯이, 주어진 핀(112)은 상부 표면(113) 및 측벽들(114)을 포함할 수 있다. 일부 경우들에서, 주어진 핀(112)은 기판(110)의 일체형 부분 또는 영역일 수 있다; 즉, 핀(112)은 기판(110)으로부터 형성될 수 있다(예를 들어, 기판(110)과 핀(112)이 연속적인 구조/층임). 그러나, 일부 다른 경우들에서, 주어진 핀(112)은 기판(110)과는 상이한 층일 수 있다(예를 들어, 핀(112)이 기판(110)과 동일한 바디로부터 형성되지 않는 바와 같이, 기판(110)과 핀(112)이 연속적인 구조/층이 아님). 임의의 이러한 경우, IC(100)의 핀들(112)에는, 주어진 타겟 애플리케이션 또는 최종 용도에 요구되는 바와 같은, 임의의 스페이싱/피치가 제공될 수 있다. 그러나, 예를 들어, 도 1d의 정황에서 이하 논의되는 바와 같이, 이웃하는 핀들을 병합/브릿지하는 능력을 방해하거나 또는 다른 방식으로 저해하는 정도로 피치가 과도하지 않는 것을 보장하는 것이 바람직할 수 있다. 다수의 구성들이 본 개시내용의 관점에서 명백할 것이다.
또한, 도 1a에서 볼 수 있듯이, 기판(110) 위에 STI(Shallow Trench Isolation)층(120)이 제공된다. 일 실시예에 따르면, STI층(120)은 임의의 요구되는 초기 두께로 기판(110) 위에 제공될 수 있다. 이러한 목적으로, STI층(120)은, HDP(High-Density Plasma) CVD(Chemical Vapor Deposition); 스핀 코팅/SOD(Spin-On Deposition); 및/또는 이들의 임의의 조합을 포함하는 매우 다양한 기술들 중 임의의 것을 사용하여 형성될 수 있다. 그 후, 일 실시예에 따르면, 본 개시내용의 관점에서 명백하듯이, CMP(Chemical-Mechanical Planarization); 에치-백 프로세스; 및/또는 임의의 다른 적합한, 에치, 연마 또는 세정 프로세스들과 같은, 임의의 적합한 프로세스를 사용하여, 예를 들어, 핀들(112)의 높이까지(예를 들어, 상부 표면(113)까지) STI층(120)의 두께가 감소될 수 있다. 일부 경우들에서, STI층(120)의 두께는, 예를 들어, 핀들(112)의 높이 미만으로 리세스되도록 더욱 감소될 수 있고, 이에 따라 (예를 들어, STI층(120)의 두께가 상부 표면(113)을 덮지 않고 주어진 핀(112)의 측벽들(114)을 완전히 덮지 않도록) 핀들(112)을 부분적으로 노출시킨다. 이러한 목적으로, 일 실시예에 따르면, 본 개시내용의 관점에서 명백하듯이, 임의의 적합한 웨트 및/또는 드라이 에치 프로세스가 사용될 수 있다. 더욱 이해되듯이, STI층(120)이 리세스되는 정도는, 요구되는 바에 따라, 커스터마이징될 수 있다. 또한, 일부 실시예들에서, STI층(120)은, 예를 들어, 실리콘 이산화물(SiO2)와 같은 산화물을 포함할 수 있다. 그러나, STI층(120)이 재료 조성에 있어 이에 제한되는 것은 아니고, 보다 일반적인 의미에서, STI층(120)은, 본 개시내용의 관점에서 명백하듯이, 주어진 타겟 애플리케이션 또는 최종 용도에 요구되는 양의 전기 절연을 제공하는 임의의 절연체 재료일 수 있다. STI층(120)을 제공하고 리세싱하는데 적합한 다른 재료들, 구성들, 및 기술들은, 주어진 애플리케이션에 의존할 것이며, 본 개시내용의 관점에서 명백할 것이다.
프로세스 흐름은 도 1b에서와 같이 계속되는데, 이는, 일 실시예에 따라, 차단층(130)을 형성한 이후의 도 1a의 IC(100)의 단면 측면도이다. 볼 수 있듯이, 차단층(130)은, 예를 들어, 이웃하는 핀들(112b) 및 STI층(120)의 그룹핑에 의해 제공되는 지형 위에 형성될 수 있다. 도 1b에 의해 도시되는 것과 같은, 일부 실시예들에서, 차단층(130)은, 예를 들어, 약 1-20 nm 이상의 범위의 두께를 갖는 비등각(non-conformal)층으로서 제공될 수 있다. 도 2e의 정황에서 이하 논의되는 것과 같은, 일부 다른 실시예들에서, 차단층(130)은, 약 1-10 nm 범위의(예를 들어, 약 5nm ± 40%의 범위의) 두께를 갖는 실질적 등각층으로서 제공될 수 있다. 보다 일반적인 의미에서, 차단층(130)은 주어진 타겟 애플리케이션 또는 최종 용도에 대해 요구되는 임의의 구성 및 두께를 가질 수 있다. 이러한 목적으로, 차단층(130)은, 본 개시내용의 관점에서 명백하듯이, 예를 들어, ALD(Atomic Layer Deposition) 및/또는 임의의 다른 적합한 퇴적 프로세스를 사용하여, 형성될 수 있다.
일 실시예에 따르면, 차단층(130)은 (이하 논의되는) 병합층(140)의 형성 동안 (예를 들어, 도 1f를 참조하여 이하 논의되는, finFET 디바이스(180b)를 형성하는데 이용될) 하부 핀들(112b)를 보호하는 역할을 한다. 이러한 목적으로, 차단층(130)은, 본 개시내용의 관점에서 명백하듯이, 예를 들어, 실리콘 이산화물(SiO2)과 같은 산화물; 실리콘 질화물(Si3N4)과 같은 질화물; 레지스트 재료; 및/또는 하부 핀들(112b)을 보호하는데 충분한 탄성을 갖는 임의의 다른 재료를 포함할 수 있다. 차단층(130)을 형성하는데 적합한 다른 구성들, 재료들, 및 기술들은 주어진 애플리케이션에 의존할 것이며, 본 개시내용의 관점에서 명백할 것이다.
프로세스 흐름은 도 1c에서와 같이 계속되는데, 이는, 일 실시예에 따라, 병합층(140)의 형성 동안의 도 1b의 IC(100)의 단면 측면도이다. 볼 수 있듯이, 병합층(140)은, 예를 들어, 이웃하는 핀들(112a) 및 STI층(120)의 그룹핑에 의해 제공되는 지형 위에 선택적으로 형성될 수 있다. 이미 주목된 바와 같이, 차단층(130)은, 핀들(112b)을 보호하는 역할을 할 수 있고, 이에 따라, 일 실시예에 따르면, 핀들(112b) 위에는 아니고 (예를 들어, 도 1f를 참조하여 이하 논의되는, 평면 디바이스(180a)를 형성하는데 이용될) 요구되는 핀들(112a) 위에만 선택적으로 병합층(140)이 형성되는 것을 보장하는데 도움을 줄 수 있다.
병합층(140)은, 주어진 타겟 애플리케이션 또는 최종 용도에 대해 요구되는, 임의의 초기 구성 및 치수들을 가질 수 있다. 그러나, 병합층(140)의 초기 구성/치수들은, 예를 들어, 인접하는 또는 다른 방식으로 이웃하는 핀들(112a)로부터의 성장이, 도 1d를 참조하여 이하 논의되는 바와 같이, 요구되는 정도의 병합/브릿징을 달성하는 것을 허용하기에 충분하다는 점을 보장하는 것이 바람직할 수 있다. 이러한 목적으로, 병합층(140)은, CVD(Chemical Vapor Deposition); MOVPE(Metal Organic Vapor Phase Epitaxy) 또는 MBE(Molecular Beam Epitaxy)와 같은 에피택시; ALD(Atomic Layer Deposition); 및/또는 이들의 임의의 조합을 포함하는, 매우 다양한 프로세스들 중 임의의 것을 사용하여 형성될 수 있다. 또한, 일부 실시예들에서, 병합층(140)은, 본 개시내용의 관점에서 명백하듯이, 예를 들어, 실리콘(Si); 실리콘 게르마늄(SiGe); 실리콘 탄화물(SiC); 및/또는 핀들(112a)의 요구되는 병합/브릿징을 제공하는 임의의 다른 반도체 재료를 포함할 수 있다. 병합층(140)을 형성하는데 적합한 다른 재료들, 초기 구성들, 및 기술들은 주어진 애플리케이션에 의존할 것이며, 본 개시내용의 관점에서 명백할 것이다.
프로세스 흐름은 도 1d에서와 같이 계속되는데, 이는, 일 실시예에 따라, 병합층(140)을 더 형성한 이후의 도 1c의 IC(100)의 단면 측면도이다. 볼 수 있듯이, 병합층(140)의 성장은, 예를 들어, 인접하는 또는 다른 방식으로 이웃하는 핀들(112a)로부터의 성장을 병합하도록 계속될 수 있고, 이에 따라 이러한 핀들(112a)을 함께 브릿징한다. 예를 들어, (예를 들어, 평탄화된 병합층(140')을 제공하는 평탄화 이전의) 병합층(140)의 최종 구성/치수들이: 요구되는 정도의 병합층(140)의 평탄화를 허용하는데; 인접 디바이스(예를 들어, finFET 디바이스(180b)를 쇼트 아웃(shorting out) 하는 것 또는 이의 다른 원하지 않는 침식을 회피하는데; 및/또는 병합층(140)에서 변위들을 유도하는 것 또는 이의 다른 원하지 않는 응력들/결함들을 회피하는데 충분하다는 점을 보장하도록 병합층(140)을 계속 성장시키는 것이 바람직할 수 있다. 일부 실시예들에서, 병합층(140)은 약 100-200 nm의 범위의(예를 들어, 약 100-120 nm, 약 120-140 nm, 약 140-160 nm, 약 160-180 nm, 약 180-200 nm, 또는 약 100-200 nm의 범위의 다른 임의의 하위 범위의) Z 폭을 가질 수 있다. 일부 다른 실시예들에서, 병합층(140)은 약 200-300 nm의 범위의(예를 들어, 약 200-220 nm, 약 220-240 nm, 약 240-260 nm, 약 260-280 nm, 약 280-300 nm, 또는 약 200-300 nm의 범위의 다른 임의의 하위 범위의) Z 폭을 가질 수 있다. 보다 일반적인 의미에서, 병합층(140)의 Z 폭은, 주어진 타겟 애플리케이션 또는 최종 용도에서 요구되는 바와 같이, 커스터마이징될 수 있다.
프로세스 흐름은 도 1e에서와 같이 계속되는데, 이는, 일 실시예에 따라, 차단층(130)을 제거하고 병합층(140)을 평탄화한 이후의 도 1d의 IC(100)의 단면 측면도이다. 병합층(140)을 형성한 이후, 차단층(130)은 매우 다양한 기술들 중 임의의 것을 사용하여 IC(100)로부터 제거될 수 있고, 본 개시내용의 관점에서 명백하듯이, 선택되는 프로세스(들)는, 적어도 일부가, IC(100)의 차단층(130) 및/또는 다른 층들의 재료 조성에 의존할 수 있다. 예를 들어, 차단층(130)이 산화물을 포함하는 일부 경우들에서는, HF(HydroFluoric acid) 기반의 에치 화학을 사용하는 웨트 에치가 사용될 수 있다. 차단층(130)이 금속 산화물을 포함하는 일부 다른 경우들에서는, 황산황산(H2SO4) 기반의 에치 화학을 이용하는 웨트 에치가 사용될 수 있다. 차단층(130)이 레지스트 재료를 포함하는 일부 또 다른 경우들에서는, 산소(O2) 기반의 드라이 애쉬(ash) 및 세정이 사용될 수 있다. 차단층(130)을 제거하는데 적합한 다른 기술들은 주어진 애플리케이션에 의존할 것이며, 본 개시내용의 관점에서 명백할 것이다.
그 후, 일부 실시예들에 따르면, 병합층(140)은 실질적으로 평평한/평면 표면을 갖는 병합층(140')을 제공하도록 평탄화될 수 있다. 병합층(140)의 평탄화는, 본 개시내용의 관점에서 명백하듯이, 예를 들어, CMP(Chemical-Mechanical Planarization) 프로세스; 에치-백 프로세스; 이들의 임의의 조합; 및/또는 임의의 다른 적합한 평탄화, 연마 또는 에칭 프로세스들을 사용하여 수행될 수 있다. 예를 들어, (예를 들어, 핀들(112b)의 높이를 무심코 감소시키는 것을 회피하도록) 이웃하는 핀들(112b)의 높이가 도달될 때까지 병합층(140')을 평탄화하는 것이 바람직할 수 있다. 일 실시예에 따르면, 평탄화된 병합층(140')은, 예를 들어, (이하 논의되는) 평면형 디바이스(180a)를 형성하는데 이용될 수 있는 평면 지형을 제공한다. 따라서, 이러한 의미에서, 평탄화된 병합층(140')에 의해 병합되는/브릿지되는 핀들(112a)을 포함하는 IC(100)의 이러한 영역은 IC(100)의 평면 지정된 영역이라 할 수 있다. 평탄화된 병합층(140')을 제공하는데 적합한 다른 기술들은, 주어진 애플리케이션에 의존할 것이며, 본 개시내용의 관점에서 명백할 것이다.
프로세스 흐름은 도 1f에서와 같이 계속되는데, 이는, 일 실시예에 따라, 게이트 라인(170a 및 170b)을 형성한한 이후의 도 1e의 IC(100)의 단면 측면도이다. 볼 수 있듯이, 일 실시예에 따르면, 게이트 라인(170a)은, 평탄화된 병합층(140') 위에 패턴화될 수 있고(예를 들어, IC(100)의 평면 지정된 영역에 형성될 수 있음), 이에 따라, 평면형 디바이스(180a)를 제공한다. 더 볼 수 있듯이, 일 실시예에 따르면, 게이트 라인(170b)은, 핀들(112b) 위에 패턴화될 수 있고(예를 들어, IC(100)의 표준 finFET 영역에 형성될 수 있음), 이에 따라, 표준 finFET 디바이스(180b)를 제공한다. 본 개시내용의 관점에서 명백하듯이, 게이트 라인들(170a/170b)의 패터닝은 임의의 표준 리소그래피 기술을 사용하여 제공될 수 있고, 일부 경우들에서 게이트 라인들(170a/170b)은 동시에 패터닝될 수 있다. 또한, 일부 실시예들에서, 주어진 게이트 라인(170a/170b)은, 본 개시내용의 관점에서 명백하듯이, 텅스텐(W); 알루미늄(Al); 티타늄(Ti); 구리(Cu); 이들의 임의의 합금; (도핑된 또는 도핑되지 않은) 폴리실리콘; 및/또는 임의의 다른 적합한 게이트 전극 재료를 포함하는 매우 다양한 재료들 중 임의의 것을 포함할 수 있다. 게이트 라인들(170a/170b)을 형성하는데 적합한 다른 구성들, 재료들, 및 기술들은, 주어진 애플리케이션에 의존할 것이며, 본 개시내용의 관점에서 명백할 것이다.
볼 수 있듯이, 일부 실시예들에 따르면, finFET 흐름 동안 평면형 트랜지스터 디바이스(180a) 뿐만 아니라 표준 finFET 디바이스(180b)를 동시에 제공하는데, 도 1a-1f의 프로세스 흐름이 사용될 수 있다. 또한, 이미 언급된 바와 같이, 일 실시예에 따르면, 게이트 폭 Z는 주어진 타겟 애플리케이션 또는 최종 용도에 대해 요구되는 바와 같이 커스터마이징될 수 있다. 그러나, 본 개시내용은 도 1f에 도시된 디바이스들(180a 및 180b)의 예시적 구성들에 제한되려는 의도는 아니며, 본 개시내용의 관점에서 다수의 다른 적합한 구성들이 명백할 것이라는 점이 주목되어야 한다.
도 2a-2l은 다른 실시예에 따른 IC(Integrated Circuit) 제조 프로세스 흐름을 도시한다. 도 2a-2l에 도시되는 도면들 각각은 게이트에 실질적으로 평행한 단면을 따라 취해진다. 이러한 도면들로 이제 돌아가서, 프로세스 흐름은 도 2a에서와 같이 시작되며, 이는 일 실시예에 따라 구성되는 IC(200)의 단면 사시도이다. 볼 수 있듯이, IC(200)는, 제1 서브 세트(212a) 및 제2 서브 세트(212b)를 포함하는, 복수의 핀들(212)을 갖는 기판(210)을 포함한다. 본 개시내용의 관점에서 이해되듯이, 기판(110) 및 핀 서브 세트들(112a/112b)에 대해 적합한 구성들, 재료들, 및/또는 형성 기술들에 관하여 위에 제공된 논의는, 하나 이상의 실시예들에 따라, 기판(210) 및 핀들(212a/212b)의 정황에서 여기에 동등하게 적용될 수 있다. 또한, 일부 경우들에서는, 산화물 재료의 버퍼링층(214) 및/또는 질화물 재료의 하드마스크층(216)이, 예를 들어, 이러한 핀들(212)을 패터닝하는데 사용되는 패터닝 프로세스(들)의 결과로서, 하나 이상의 핀들(212) 위에 배치될 수 있다. 다수의 구성들이 본 개시내용의 관점에서 명백할 것이다.
프로세스 흐름은 도 2b에서와 같이 계속되는데, 이는, 일 실시예에 따라, STI(Shallow Trench Isolation)층(220)을 형성한 이후의 도 2a의 IC(200)의 단면 사시도이다. 본 개시내용의 관점에서 명백하듯이, STI층(120)에 적합한 구성들, 재료들, 및/또는 형성 기술들에 관하여 위에 제공된 논의는, 하나 이상의 실시예들에 따라, STI층(220)의 정황에서 여기에 동등하게 적용될 수 있다. 일부 경우들에서, STI층(120)은, 예를 들어, 핀들(212)의 높이를 넘어서 (예를 들어, 하드마스크층(216)의 높이까지) 연장되는 초기 두께로 퇴적될 수 있다.
다음에, 프로세스 흐름은 도 2c에서와 같이 계속되는데, 이는, 일 실시예에 따라, IC(200)를 평탄화한 이후의 도 2b의 IC(200)의 단면 사시도이다. 볼 수 있듯이, STI층(220)은, 예를 들어, 핀들(212a/212b)의 높이까지 평탄화될 수 있고, 이에 의해 하드마스크층(216) 및 버퍼층(214)을 제거한다. 그 후, 프로세스 흐름은 도 2d에서와 같이 계속되는데, 이는, 일 실시예에 따라, STI층(220)을 리세싱한 이후의 도 2c의 IC(200)의 단면 사시도이다. 볼 수 있듯이, STI층(220)은 핀들(212a/212b)을 부분적으로 노출시키도록(예를 들어, STI층(220)의 두께가 주어진 핀(212)의 상부 표면을 덮지 않고 그 측벽들을 완전히 덮지 않도록) 리세싱될 수 있다. 본 개시내용의 관점에서 명백하듯이, STI층(120)의 두께를 감소시키는데 적합한 기술들에 관하여 위에 제공된 논의(예를 들어, 평탄화, 에치-백 등)는, 하나 이상의 실시예들에 따라, STI층(220)의 정황에서 여기에 동등하게 적용될 수 있다.
프로세스 흐름은 도 2e에서와 같이 계속되는데, 이는, 일 실시예에 따라, 차단층(230)을 형성한 이후의 도 2d의 IC(200)의 단면 사시도이다. 볼 수 있듯이, 차단층(230)은, STI층(220)과 핀들(212a/212b)에 의해 제공되는 지형 위에 형성될 수 있고, 일부 경우들에서는 이러한 지형과 실질적으로 등각일 수 있다. 본 개시내용의 관점에서 더욱 이해되듯이, 차단층(130)에 적합한 구성들, 재료들, 및/또는 형성 기술들에 관하여 위에 제공된 논의는 차단층(230)의 정황에서 여기에 동등하게 적용될 수 있다. 일부 경우들에서는, 차단층(230)의 두께가: 그 내의 홀들 및 원하지 않는 성장 영역들을 회피하기에 충분히 두껍고; 및/또는 임의의 2개 인접하는 핀들(212) 사이의 간격을 막을 정도로 과도하게 두껍지 않다는 점을 보장하는 것이 바람직할 수 있다. 그 후, 프로세스 흐름은 도 2f에서와 같이 계속되는데, 이는, 일 실시예에 따라, 차단층(230)을 패터닝한 이후의 도 2e의 IC(200)의 단면 사시도이다. 볼 수 있듯이, 차단층(230)은 부분적으로 제거될 수 있고, 이에 의해 (이하 논의되는) 평면형 디바이스(280a)에 이용될 하부 핀들(212a)을 노출시킨다. 나머지 패터닝된 차단층(230')은 (이하 논의되는) finFET 디바이스(280b)에 이용될 핀들(212b) 위에 배치된다. 따라서, 어느 정도, 차단층(230/230')은 희생 패터닝층으로서 역할을 할 수 있다. 일 실시예에 따르면, 패터닝된 차단층(230')을 제공하는 차단층(230)의 패터닝은 임의의 표준 리소그래피 및 에칭 프로세스(들)를 사용하여 행해질 수 있다.
프로세스 흐름은 도 2g에서와 같이 계속되는데, 이는, 일 실시예에 따라, 병합층(240)을 형성한 이후의 도 2f의 IC(200)의 단면 사시도이다. 볼 수 있듯이, 병합층(240)은 핀들(212a) 위에 선택적으로 형성될 수 있고; 이는, 예를 들어, 핀들(212b) 위의 패터닝된 차단층(230')의 포함에 의해, 도움을 받을 수 있다. 본 개시내용의 관점에서 명백하듯이, 병합층(140)에 적합한 구성들, 재료들, 및/또는 형성 기술들에 관하여 위에 제공된 논의는, 하나 이상의 실시예들에 따라, 병합층(240)의 정황에서 여기에 동일하게 적용될 수 있다. 그 후, 프로세스 흐름은 도 2h에서와 같이 계속되는데, 이는, 일 실시예에 따라, 패터닝된 차단층(230')을 제거한 이후의 도 2g의 IC(200)의 단면 사시도이다. 볼 수 있듯이, 패터닝된 차단층(230')의 제거는 병합층(240)의 성장 동안 보호하던 하부 핀들(212b)을 노출시킨다. 더욱 이해되듯이, 차단층(130)을 제거하는데 적합한 기술들에 관하여 위에 제공된 논의는, 하나 이상의 실시예들에 따라, 패터닝된 차단층(230')의 정황에서 여기에 동일하게 적용될 수 있다.
프로세스 흐름은 도 2i에서와 같이 계속되는데, 이는, 일 실시예에 따라, 희생층(250)을 형성한 이후의 도 2h의 IC(200)의 단면 사시도이다. 볼 수 있듯이, 희생층(250)은, 예를 들어, STI층(220), 병합층(240) 및 핀들(212b)에 의해 제공되는 지형 위에 형성될 수 있다. 희생층(250)에는 임의의 요구되는 두께가 제공될 수 있다. 예를 들어, 희생층(250)이 병합층(240)의 높이를 초과하기에 충분한 두께를 갖는 것을 보장하는 것이 바람직할 수 있다. 이러한 목적으로, 희생층(250)은, HDP(High-Density Plasma) CVD(Chemical Vapor Deposition); 스핀 코팅/SOD(Spin-On Deposition); 및/또는 이들의 임의의 조합을 포함하는 매우 다양한 기술들 중 임의의 것을 사용하여 형성될 수 있다. 일부 실시예들에서, 희생층(250)은, 본 개시내용의 관점에서 명백하듯이, 예를 들어, 실리콘 이산화물(SiO2)과 같은 산화물; 탄소(C) 기반의 레지스트와 같은 애쉬 가능형(ash-able) 하드마스크 재료; 이들의 임의의 하이브리드/조합; 및/또는 적합한 희생 연마층으로서 역할을 할 수 있는 임의의 다른 재료를 포함할 수 있다. 희생층(250)을 형성하는데 적합한 다른 구성들, 재료들, 및 기술들은 주어진 애플리케이션에 의존할 것이며, 본 개시내용의 관점에서 명백할 것이다.
다음에, 프로세스 흐름은 도 2j에서와 같이 진행되는데, 이는, 일 실시예에 따라, IC(200)를 평탄화한 이후의 도 2i의 IC(200)의 단면 사시도이다. 볼 수 있듯이, IC(200)의 평탄화는, 예를 들어, 희생층(250) 및 병합층(240)의 두께를 감소시키도록 수행될 수 있는데, 이에 의해 평탄화된 희생층(250') 및 평탄화된 병합층(240')을 생성한다. 평탄화는, 예를 들어, 병합층(240') 및 희생층(250')이 주어진 타겟 거리만큼 핀들(212a 및 212b)의 높이 위에 각각 연장될 때까지 계속될 수 있고, 이는 주어진 애플리케이션 또는 최종 용도에 대해 요구되는 바에 따라 커스터마이징 될 수 있다. 어느 경우든, 병합층(240') 및 희생층(250')의 계속되는 평탄화가 하부 핀들(212a/212b)의 높이를 무심코 감소시킬 정도로 과도하지 않도록 보장하는 것이 바람직할 수 있다. 이러한 목적으로, CMP(Chemical-Mechanical Planarization); 예를 들어, 산화물들에 대해 에치 선택성을 갖는 에치 프로세스; 핀들(212a/212b)의 높이 위에서 정지하도록 이루어지는 비선택성 에치 프로세스; 및/또는 이들의 임의의 조합을 포함하는 매우 광범위한 기술들 중 임의의 것이 사용될 수 있다. 병합층(240') 및 희생층(250')을 평탄화하는데 적합한 다른 구성들 및 기술들은, 주어진 애플리케이션에 의존할 것이며, 본 개시내용의 관점에서 명백할 것이다.
그 후, 프로세스 흐름은 도 2k에서와 같이 계속되는데, 이는, 일 실시예에 따라, 평탄화된 희생층(250')을 제거한 이후의 도 2j의 IC(200)의 단면 사시도이다. 본 개시내용의 관점에서 명백하듯이, 희생층(250')을 제거하는데 사용되는 프로세스(들)는, 적어도 부분적으로, IC(100)의 희생층(250') 및/또는 다른 층들의 재료 조성에 의존할 수 있다. 예를 들어, 희생층(250')이 산화물을 포함하는 일부 경우들에서는, 본 개시내용의 관점에서 명백하듯이, 임의의 적합한 웨트 및/또는 드라이 에치 프로세스가 사용될 수 있다. 희생층(250')이 탄소(C) 기반의 레지스트 또는 산화물과 C 기반의 재료의 하이브리드를 포함하는 일부 다른 경우들에서는, 본 개시내용의 관점에서 명백하듯이, 임의의 적합한 애쉬 및 세정 프로세스가 사용될 수 있다. 어느 경우든, 평면 희생층(250')의 제거는 하부 핀들(212b)을 노출시키는 반면, 평면 병합층(240')은 핀들(212a) 위에 온전히 유지된다. 이미 주목된 바와 같이, 일부 실시예들에 따르면, 평면 병합층(240')의 치수들은 임의의 요구되는 게이트 폭 Z를 제공하도록 커스터마이징될 수 있다.
프로세스 흐름은 도 2l에서와 같이 계속되는데, 이는, 일 실시예에 따라, 게이트들(270a 및 270b)을 형성한 이후의 도 2k의 IC(200)의 단면 사시도이다. 볼 수 있듯이, 일 실시예에 따르면, 평탄화된 병합층(240') 위에 게이트 전극들(270a)이 패턴화될 수 있고, 이에 따라 평면형 디바이스(280a)를 제공한다. 더욱 볼 수 있듯이, 일 실시예에 따르면, 핀들(212b) 위에 게이트 전극들(270b)이 패턴화될 수 있고, 이에 따라 표준 finFET 디바이스(280b)를 제공한다. 본 개시내용의 관점에서 명백하듯이, 게이트들(270a/270b)의 패터닝은 임의의 표준 리소그래피 기술을 사용하여 제공될 수 있고, 일부 경우들에서 게이트들(270a/270b)은 동시에 패터닝될 수 있다. 일부 경우들에서는, 예를 들어, 실리콘 질화물(Si3N4)와 같은 질화물을 포함하는 하드마스크층(275a/275b)이 게이트들(270a/270b) 위에 존재할 수 있다. 더욱 이해되듯이, 게이트 라인들(170a/170b)에 적합한 구성들, 재료들, 및/또는 형성 기술들에 관하여 위에 제공된 논의는, 하나 이상의 실시예들에 따라, 게이트들(270a/270b)의 정황에서 여기에 동일하게 적용될 수 있다. 일부 다른 실시예들에 따라, 추가적인 및/또는 상이한 다운스트림 프로세싱이 제공될 수 있고, 디바이스(280a) 및/또는 디바이스(280b)에 적합한 다수의 구성들이 본 개시내용의 관점에서 명백할 것이다.
도 3a 및 3b는, 일 실시예에 따른, 도 2l의 디바이스들(280a 및 280b) 각각의 단면 사시도들이다. 도 3a-3b에 도시되는 도면들 각각은 게이트에 실질적으로 직교하는 단면도(예를 들어, OGD 컷)를 따라 취해진다. 볼 수 있듯이, 일부 실시예들에 따르면, finFET 흐름 동안 표준 finFET 디바이스(280b) 뿐만 아니라 평면형 트랜지스터 디바이스(280a)를 동시에 제공하는데, 도 2a-2l의 프로세스 흐름이 사용될 수 있다. 또한, 이미 주목된 바와 같이, 일 실시예에 따르면, 게이트 폭 Z는 주어진 타겟 애플리케이션 또는 최종 용도에 대해 요구되는 바와 같이 커스터마이징될 수 있다. 그러나, 본 개시내용이 도 3a 및 3b에 도시되는 디바이스들(280a 및 280b)의 예시적인 구성들에 제한되는 것으로 의도되는 것은 아니며, 다수의 다른 적합한 구성들이 본 개시내용의 관점에서 명백하다는 점이 주목되어야 한다.
예시적인 시스템
도 4는 예시적인 일 실시예에 따라 개시된 기술들을 사용하여 형성되는 집적 회로 구조들 또는 디바이스들로 구현되는 컴퓨팅 시스템(1000)을 도시한다. 볼 수 있듯이, 컴퓨팅 시스템(1000)은 마더보드(1002)를 수용한다. 마더보드(1002)는, 이에 제한되는 것은 아니지만, 프로세서(1004) 및 적어도 하나의 통신 칩(1006)을 포함하는, 다수의 컴포넌트를 포함할 수 있고, 이들 각각은 마더보드(1002)에 물리적으로 및 전기적으로 연결되거나, 또는 다른 방식으로 그 내부에 집적될 수 있다. 이해되듯이, 마더보드(1002)는, 예를 들어, 시스템(1000)의 메인 보드, 메인 보드 상에 탑재되는 도터보드(daughterboard), 또는 유일의 보드 등인, 임의의 인쇄 회로 보드일 수 있다. 그 애플리케이션들에 의존하여, 컴퓨팅 시스템(1000)은, 마더보드(1002)에 물리적으로 및 전기적으로 연결될 수 있거나 또는 연결되지 않을 수 있는 하나 이상의 다른 컴포넌트들을 포함할 수 있다. 이들 다른 컴포넌트들은, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 그래픽 프로세서, 디지털 신호 프로세서, 암호화 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(Global Positioning System) 디바이스, 나침반, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, CD(Compact Disk), DVD(Digital Versatile Disk) 등과 같은) 대용량 스토리지 디바이스를 포함할 수 있지만, 이에 제한되는 것은 아니다. 컴퓨팅 시스템(1000)에 포함되는 컴포넌트들 중 임의의 것은, 예시적인 일 실시예에 따라 개시되는 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조들 또는 디바이스들을 포함할 수 있다. 일부 실시예들에서는, 하나 이상의 칩들에 다수의 기능이 집적될 수 있다(예를 들어, 통신 칩(1006)은 프로세서(1004)의 일부이거나 다른 방식으로 이 프로세서에 집적될 수 있다는 점에 주목한다).
통신 칩(1006)은 컴퓨팅 시스템(1000)으로의/으로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어는, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 사용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이 용어는, 연관된 디바이스들이 배선을 전혀 포함하지 않는다는 것을 시사하는 것은 아니지만, 일부 실시예들에서 이들은 그렇지 않을 수도 있다. 통신 칩(1006)은, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(Long Term Evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들 뿐만 아니라, 3G, 4G, 5G 및 그 이상의 것으로 지정되는 임의의 다른 무선 프로토콜들을 포함하는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있지만, 이에 제한되는 것은 아니다. 컴퓨팅 시스템(1000)은 복수의 통신 칩들(1006)을 포함할 수 있다. 예를 들어, 제1 통신 칩(1006)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신 전용일 수 있으며, 제2 통신 칩(1006)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 시스템(1000)의 프로세서(1004)는 프로세서(1004) 내에 패키징된 집적 회로 다이를 포함한다. 일부 실시예들에서, 프로세서의 집적 회로 다이는, 본 명세서에 다양하게 설명되는 바와 같은, 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조들 또는 디바이스들로 구현되는 온보드 회로를 포함한다. "프로세서"라는 용어는, 예를 들어, 레지스터들 및/또는 메모리로부터의 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(1006) 또한 통신 칩(1006) 내에 패키징된 집적 회로 다이를 또한 포함할 수 있다. 일부 이러한 예시적인 실시예에 따르면, 통신 칩의 집적 회로 다이는 본 명세서에 설명되는 바와 같이 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조들 또는 디바이스들을 포함한다. 본 개시내용의 관점에서 이해되는 바와 같이, 프로세서(1004)에 직접 다중 표준 무선 능력이 집적될 수 있다는 점에 주목한다(예를 들어, 별개의 통신 칩들을 갖는 대신에, 임의의 칩들(1006)의 기능성이 프로세서(1004)에 집적됨). 또한, 프로세서(1004)는 이러한 무선 능력을 갖는 칩셋일 수 있다는 점에 주목한다. 요약하면, 임의의 수의 프로세서(1004) 및/또는 통신 칩들(1006)이 사용될 수 있다. 마찬가지로, 임의의 하나의 칩 또는 칩셋에는 다수의 기능이 집적될 수 있다.
다양한 구현들에서, 컴퓨팅 시스템(1000)은, 랩톱, 넷북, 노트북, 스마트폰, 태블릿, PDA(Personal Digital Assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 디지털 비디오 레코더, 또는, 데이터를 처리하거나, 본 명세서에 다양하게 설명되는 바와 같이, 개시된 기술들을 사용하여 형성되는 하나 이상의 집적 회로 구조들 또는 디바이스들을 채택하는 임의의 다른 전자 디바이스일 수 있다.
추가적 예시적인 실시예들
이하의 예들은 추가 실시예들과 관련되며, 이로부터 다수의 치환들 및 구성들이 명백할 것이다.
예 1은, 표면으로부터 연장되는 복수의 핀들로 패터닝되는 반도체 기판; 반도체 기판 위에 형성되는 격리층- 격리층은 복수의 핀들의 높이보다 얇은 두께를 가짐 -; 복수의 핀들의 제1 서브 세트 위에 형성되고 평면 표면을 갖는 반도체 바디- 반도체 바디는 핀들의 제1 서브 세트를 병합함 -; 및 반도체 바디의 평면 표면 위에 형성되는 제1 게이트 바디를 포함하는 집적 회로이다.
예 2는 예 1 및 4 내지 11 중 임의의 것의 주제를 포함하고, 복수의 핀들은 반도체 기판으로부터 형성된다.
예 3은 예 1 및 4 내지 11 중 임의의 것의 주제를 포함하고, 반도체 기판과 복수의 핀들은 별개의 층들이다.
예 4는 예 1 내지 3 및 6 내지 11 중 임의의 것의 주제를 포함하고, 반도체 바디는, 실리콘(Si), 실리콘 게르마늄(SiGe), 및/또는 실리콘 탄화물(SiC) 중 적어도 하나를 포함한다.
예 5는 예 1 내지 3 및 6 내지 11 중 임의의 것의 주제를 포함하고, 반도체 바디는 에피택셜 실리콘(Si)을 포함한다.
예 6은 예 1 내지 5 및 7 내지 11 중 임의의 것의 주제를 포함하고, 격리층은 실리콘 이산화물(SiO2)를 포함한다.
예 7은 예 1 내지 6 및 8 내지 11 중 임의의 것의 주제를 포함하고, 제1 게이트 바디는, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 이들의 임의의 합금, 및/또는 폴리실리콘 중 적어도 하나를 포함한다.
예 8은, 예 1 내지 7 및 예 9 내지 11 중 임의의 것의 주제를 포함하고, 복수의 핀들의 제2 서브 세트 위에 형성되는 제2 게이트 바디를 더 포함하고, 핀들의 제1 서브 세트 및 제2 서브 세트는 상호 인접하며, 제1 게이트 바디 및 제2 게이트 바디는 전기적으로 상호로부터 격리된다.
예 9는 예8의 대상을 포함하고, 제2 게이트 바디는, 텅스텐(W), 알루미늄(Al), 티타늄(Ti), 구리(Cu), 이들의 임의의 합금, 및/또는 폴리실리콘 중 적어도 하나를 포함한다.
예 10은 예 1 내지 9 중 임의의 것의 대상을 포함하고, 집적 회로는 약 100-200 nm의 범위의 Z 폭을 갖는다.
예 11은 예 1 내지 9 중 임의의 것의 대상을 포함하고, 집적 회로는 약 200-300 nm의 범위의 Z 폭을 갖는다.
예 12는 예 1 내지 11 중 임의의 것의 대상을 포함하고, 집적 회로는 평면 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)를 포함한다.
예 13은 예 1 내지 11 중 임의의 것의 대상을 포함하고, 집적 회로는 향상된 커패시턴스 및/또는 향상된 고 전압 신뢰성 중 적어도 하나를 나타낸다.
예 14는 예1 내지 11 중 임의의 것의 집적 회로를 포함하는 SoC(System-on-Chip)이다.
예 15는 예 1 내지 11 중 임의의 것의 집적 회로를 포함하는 아날로그 회로이다.
예 16은 집적 회로를 형성하는 방법으로서, 표면으로부터 연장되는 복수의 핀들로 패터닝되는 반도체 기판 위에 격리층을 형성하는 단계- 격리층은 복수의 핀들의 높이보다 얇은 두께를 가짐 -; 복수의 핀들의 제1 서브 세트 위에 반도체층을 형성하는 단계- 반도체층은, 평면 표면을 갖고, 핀들의 제1 서브 세트를 병합함 -; 및 반도체층의 평면 표면 위에 제1 게이트 바디를 형성하는 단계를 포함한다.
예 17은 예 16 및 19 내지 30 중 임의의 것의 주제를 포함하고, 복수의 핀들은 반도체 기판으로부터 형성된다.
예 18은 예 16 및 19 내지 30 중 임의의 것의 주제를 포함하고, 반도체 기판과 복수의 핀들은 별개의 층들이다.
예 19는 예 16 내지 18 및 20 내지 30 중 임의의 것의 주제를 포함하고, 반도체 기판 위에 격리층을 형성하는 단계는, 반도체 기판 위에 격리층을 퇴적하는 단계; 복수의 핀들의 높이까지 그 두께를 감소시키도록 격리층을 평탄화하는 단계; 및 복수의 핀들의 높이보다 얇게 그 두께를 감소시키도록 격리층을 에칭하는 단계를 포함한다.
예 20은 예 16 내지 19 및 21 내지 30 중 임의의 것의 주제를 포함하고, 반도체 기판 위에 격리층을 형성하는 단계는, HDP(High-Density Plasma) CVD(Chemical Vapor Deposition) 프로세스, 스핀 코팅/SOD(Spin-On Deposition) 프로세스, 및/또는 이들의 임의의 조합 중 적어도 하나를 사용하는 단계를 포함한다.
예 21은 예 16 내지 20 및 22 내지 30 중 임의의 것의 주제를 포함하고, 핀들의 제1 서브 세트 위에 반도체층을 형성하는 단계는, CVD(Chemical Vapor Deposition) 프로세스; MOVPE(MetalOrganic Vapor Phase Epitaxy) 프로세스, MBE(Molecular Beam Epitaxy) 프로세스, ALD(Atomic Layer Deposition) 프로세스, 및/또는 이들의 임의의 조합 중 적어도 하나를 사용하는 단계를 포함한다.
예 22는 예 16 내지 21 및 23 내지 30 중 임의의 것의 주제를 포함하고, 핀들의 제1 서브 세트 위에 반도체층을 형성하는 단계는, 핀들의 제1 서브 세트 위에 반도체층을 퇴적하는 단계; 및 평면 표면을 제공하도록 반도체층을 평탄화하는 단계를 포함한다.
예 23은 예 22의 주제를 포함하고, 반도체층을 평탄화하는 단계는, CMP(Chemical-Mechanical Planarization) 프로세스, 에치-백(etch-back) 프로세스, 및/또는 이들의 임의의 조합 중 적어도 하나를 사용하는 단계를 포함한다.
예 24는 예 22의 주제를 포함하고, 핀들의 제1 서브 세트의 위에 반도체층을 퇴적하는 단계 이전에, 핀들의 제1 서브 세트 위에 반도체층을 형성하는 단계는, 핀들의 제2 서브 세트 위에 차단층을 형성하는 단계- 차단층은 핀들의 제1 서브 세트 위에 반도체층을 퇴적하는 동안 핀들의 제2 서브 세트를 보호함 -를 더 포함한다.
예 25는 예 24의 주제를 포함하고, 차단층은, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 및/또는 레지스트 재료 중 적어도 하나를 포함한다.
예 26은 예 24의 주제를 포함하고, 핀들의 제2 서브 세트 위에 차단층을 형성하는 단계는 ALD(Atomic Layer Deposition)을 사용하는 단계를 포함한다.
예 27은 예 24의 주제를 포함하고, 핀들의 제2 서브 세트 위에 차단층을 형성하는 단계는, 격리층과 복수의 핀들에 의해 제공되는 지형(topography) 위에 차단층을 퇴적하는 단계; 및 핀들의 제1 서브 세트를 덮는 차단층을 제거하는 단계를 포함한다.
예 28은 예 27의 주제를 포함하고, 핀들의 제1 서브 세트를 덮는 차단층을 제거하는 단계는, HF(HydroFluoric acid) 기반의 에치 화학을 이용하는 웨트 에치 프로세스, 황산(H2SO4) 기반의 에치 화학을 이용하는 웨트 에치 프로세스, 및/또는 산소(O2) 기반의 드라이 애쉬 및 세정 프로세스를 사용하는 단계를 포함한다.
예 29는, 예 16 내지 28 및 30 중 임의의 것의 주제를 포함하고, 복수의 핀들의 제2 서브 세트 위에 제2 게이트 바디를 형성하는 단계를 더 포함하고, 핀들의 제1 서브 세트 및 제2 서브 세트는 상호 인접하며, 제1 게이트 바디 및 제2 게이트 바디는 상호로부터 전기적으로 격리된다.
예 30은 예 16 내지 29 중 임의의 것의 주제를 포함하고, 제1 게이트 바디 및 제2 게이트 바디는 동시에 형성된다.
예 31은 예 16 내지 30 중 임의의 것의 방법을 포함하는 MOS(Metal-Oxide-Semiconductor) 프로세스 흐름이다.
예 32는 예 31의 프로세스 흐름에 의해 형성되는 트랜지스터 아키텍처이다.
예 33은 예 16 내지 30 중 임의의 방법을 포함하는 CMOS(Complementary Metal-Oxide-Semiconductor) 프로세스 흐름이다.
예 34는 예 33의 프로세스 흐름에 의해 형성되는 트랜지스터 아키텍처이다.
예 35는 예 16 내지 30 중 임의의 것의 방법에 의해 형성되는 집적 회로이다.
예 36은 예 35의 집적 회로를 포함하는 SoC(System-on-Chip)이다.
예 37은 트랜지스터 아키텍처로서, 표면으로부터 연장되는 핀들의 제1 세트 및 제2 세트를 갖는 반도체 기판- 핀들은 반도체 기판으로부터 형성됨 -; 반도체 기판 위에 형성되는 격리층- 격리층은 핀들의 높이보다 얇은 두께를 가짐 -; 핀들의 제1 세트와 격리층에 의해 제공되는 지형 위에 형성되는 제1 트랜지스터 디바이스- 제1 트랜지스터 디바이스는, 핀들의 제1 세트 위에 형성되는 반도체층- 반도체층은, 평면 표면을 갖고, 핀들의 제1 세트를 병합함 -; 및 반도체층의 평면 표면 위에 형성되는 게이트 바디를 포함함 -; 및 핀들의 제2 세트와 격리층에 의해 제공되는 지형 위에 형성되는 제2 트랜지스터 디바이스를 포함한다.
예 38은 예 37 및 40 내지 41 중 임의의 것의 주제를 포함하고, 제1 트랜지스터 디바이스는 약 100-200 nm의 범위의 Z 폭을 갖는다.
예 39는 예 37 및 40 내지 41 중 임의의 것의 주제를 포함하고, 제1 트랜지스터 디바이스는 약 200-300 nm의 범위의 Z 폭을 갖는다.
예 40은 예 37 내지 39 중 임의의 것의 주제를 포함하고, 제2 트랜지스터 디바이스는 finFET(fin-based Field-Effect Transistor)를 포함한다.
예 41은 예 37 내지 39 중 임의의 것의 주제를 포함하고, 제2 트랜지스터 디바이스는 트라이-게이트 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)를 포함한다.
예시적인 실시예들의 지금까지의 설명은 예시 및 설명의 목적으로 제시되었다. 이는 배타적인 것으로 의도되거나 또는 본 개시내용을 개시된 정확한 형태들로 제한하려고 의되되는 것은 아니다. 본 개시내용의 관점에서 다수의 변형들 및 변경들이 가능하다. 본 개시내용의 범위가 이러한 상세한 설명에 의해서가 아니라, 오히려 첨부된 청구항들에 의해 제한되는 것으로 의도된다. 본 출원에 대한 우선권을 주장하는 미래의 출원들은, 개시되는 주제를 다른 방식으로 청구할 수 있고, 본 명세서에 다양하게 개시되거나 또는 다른 방식으로 입증되는 바와 같은 하나 이상의 제한사항 들 중 임의 세트를 포함할 수 있다.

Claims (25)

  1. 집적 회로로서,
    표면으로부터 연장되는 복수의 핀들로 패터닝되는 반도체 기판;
    상기 반도체 기판 위에 형성되는 격리층- 상기 격리층은 상기 복수의 핀들의 높이보다 얇은 두께를 가짐 -;
    상기 복수의 핀들의 제1 서브 세트 위에 형성되고 평면 표면을 갖는 반도체 바디- 상기 반도체 바디는 상기 핀들의 제1 서브 세트를 병합함 -; 및
    상기 반도체 바디의 평면 표면 위에 형성되는 제1 게이트 바디
    를 포함하고,
    상기 반도체 바디와 상기 제1 게이트 바디는 평면 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)을 형성하는 집적 회로.
  2. 제1항에 있어서,
    상기 복수의 핀들은 상기 반도체 기판으로부터 형성되는 집적 회로.
  3. 제1항에 있어서,
    상기 반도체 기판과 상기 복수의 핀들은 별개의 층들인 집적 회로.
  4. 제1항에 있어서,
    상기 반도체 바디는, 실리콘(Si), 실리콘 게르마늄(SiGe), 및/또는 실리콘 탄화물(SiC) 중 적어도 하나를 포함하는 집적 회로.
  5. 제1항에 있어서,
    상기 반도체 바디는 에피택셜 실리콘(Si)을 포함하는 집적 회로.
  6. 제1항에 있어서,
    상기 복수의 핀들의 제2 서브 세트 위에 형성되는 제2 게이트 바디를 더 포함하고, 상기 핀들의 제1 서브 세트 및 제2 서브 세트는 상호 인접하며, 상기 제1 게이트 바디 및 제2 게이트 바디는 전기적으로 상호로부터 격리되는 집적 회로.
  7. 제1항에 있어서,
    상기 집적 회로는 100-200 nm의 범위의 Z 폭을 갖는 집적 회로.
  8. 제1항에 있어서,
    상기 집적 회로는 200-300 nm의 범위의 Z 폭을 갖는 집적 회로.
  9. 삭제
  10. 집적 회로를 형성하는 방법으로서,
    표면으로부터 연장되는 복수의 핀들로 패터닝되는 반도체 기판 위에 격리층을 형성하는 단계- 상기 격리층은 상기 복수의 핀들의 높이보다 얇은 두께를 가짐 -;
    상기 복수의 핀들의 제1 서브 세트 위에 반도체층을 형성하는 단계- 상기 반도체층은, 평면 표면을 갖고, 상기 핀들의 제1 서브 세트를 병합함 -; 및
    상기 반도체층의 평면 표면 위에 제1 게이트 바디를 형성하는 단계
    를 포함하고,
    상기 반도체층과 상기 제1 게이트 바디는 평면 MOSFET을 형성하는 방법.
  11. 제10항에 있어서,
    상기 반도체 기판 위에 상기 격리층을 형성하는 단계는,
    상기 반도체 기판 위에 상기 격리층을 퇴적하는 단계;
    상기 복수의 핀들의 높이까지 그 두께를 감소시키도록 상기 격리층을 평탄화하는 단계; 및
    상기 복수의 핀들의 높이보다 얇게 그 두께를 감소시키도록 상기 격리층을 에칭하는 단계
    를 포함하는 방법.
  12. 제10항에 있어서,
    상기 핀들의 제1 서브 세트 위에 상기 반도체층을 형성하는 단계는, CVD(Chemical Vapor Deposition) 프로세스; MOVPE(MetalOrganic Vapor Phase Epitaxy) 프로세스, MBE(Molecular Beam Epitaxy) 프로세스, ALD(Atomic Layer Deposition) 프로세스, 및/또는 이들의 임의의 조합 중 적어도 하나를 사용하는 단계를 포함하는 방법.
  13. 제10항에 있어서,
    상기 핀들의 제1 서브 세트 위에 상기 반도체층을 형성하는 단계는,
    상기 핀들의 제1 서브 세트 위에 상기 반도체층을 퇴적하는 단계; 및
    상기 평면 표면을 제공하도록 상기 반도체층을 평탄화하는 단계
    를 포함하는 방법.
  14. 제13항에 있어서,
    상기 반도체층을 평탄화하는 단계는, CMP(Chemical-Mechanical Planarization) 프로세스, 에치-백(etch-back) 프로세스, 및/또는 이들의 임의의 조합 중 적어도 하나를 사용하는 단계를 포함하는 방법.
  15. 제13항에 있어서,
    상기 핀들의 제1 서브 세트 위에 상기 반도체층을 퇴적하는 단계 이전에, 상기 핀들의 제1 서브 세트 위에 상기 반도체층을 형성하는 단계는,
    핀들의 제2 서브 세트 위에 차단층을 형성하는 단계- 상기 차단층은 상기 핀들의 제1 서브 세트 위에 상기 반도체층을 퇴적하는 동안 상기 핀들의 제2 서브 세트를 보호함 -
    를 더 포함하는 방법.
  16. 제15항에 있어서,
    상기 차단층은, 실리콘 이산화물(SiO2), 실리콘 질화물(Si3N4), 및/또는 레지스트 재료 중 적어도 하나를 포함하는 방법.
  17. 제15항에 있어서,
    상기 핀들의 제2 서브 세트 위에 상기 차단층을 형성하는 단계는,
    상기 격리층과 상기 복수의 핀들에 의해 제공되는 지형(topography) 위에 상기 차단층을 퇴적하는 단계; 및
    상기 핀들의 제1 서브 세트를 덮는 차단층을 제거하는 단계
    를 포함하는 방법.
  18. 제10항에 있어서,
    상기 복수의 핀들의 제2 서브 세트 위에 제2 게이트 바디를 형성하는 단계를 더 포함하고, 상기 핀들의 제1 서브 세트 및 제2 서브 세트는 상호 인접하며, 상기 제1 게이트 바디 및 제2 게이트 바디는 상호로부터 전기적으로 격리되는 방법.
  19. 제18항에 있어서,
    상기 제1 게이트 바디 및 제2 게이트 바디는 동시에 형성되는 방법.
  20. 집적 회로로서,
    제10항 내지 제19항 중 어느 한 항의 방법에 의해 제조되는 집적 회로.
  21. SoC(System-on-Chip)로서,
    제20항의 집적 회로를 포함하는 SoC.
  22. 트랜지스터 아키텍처로서,
    표면으로부터 연장되는 핀들의 제1 세트 및 제2 세트를 갖는 반도체 기판- 상기 핀들은 상기 반도체 기판으로부터 형성됨 -;
    상기 반도체 기판 위에 형성되는 격리층- 상기 격리층은 상기 핀들의 높이보다 얇은 두께를 가짐 -;
    상기 핀들의 제1 세트와 상기 격리층에 의해 제공되는 지형 위에 형성되는 제1 트랜지스터 디바이스- 상기 제1 트랜지스터 디바이스는, 상기 핀들의 제1 세트 위에 형성되는 반도체층- 상기 반도체층은, 평면 표면을 갖고, 상기 핀들의 제1 세트를 병합함 -; 및 상기 반도체층의 평면 표면 위에 형성되는 게이트 바디를 포함함 -; 및
    상기 핀들의 제2 세트와 상기 격리층에 의해 제공되는 지형 위에 형성되는 제2 트랜지스터 디바이스
    를 포함하고,
    상기 반도체층과 상기 게이트 바디는 평면 MOSFET을 형성하는 트랜지스터 아키텍처.
  23. 제22항에 있어서,
    상기 제1 트랜지스터 디바이스는 100-300 nm의 범위의 Z 폭을 갖는 트랜지스터 아키텍처.
  24. 제22항 또는 제23항에 있어서,
    상기 제2 트랜지스터 디바이스는 finFET(fin-based Field-Effect Transistor)를 포함하는 트랜지스터 아키텍처.
  25. 제22항 또는 제23항에 있어서,
    상기 제2 트랜지스터 디바이스는 트라이-게이트 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)를 포함하는 트랜지스터 아키텍처.
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