TWI459544B - 半導體裝置，製造其之方法及電子設備 - Google Patents

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Description

半導體裝置，製造其之方法及電子設備
本發明係關於一種諸如固態成像裝置之記憶體裝置及一種製造其之方法。此外，本發明係關於一種包含固態成像裝置之諸如相機之電子設備。
諸如數位攝像機及數位靜物相機之電子設備包含諸如固態成像裝置之半導體裝置。舉例而言，固態成像裝置之實例包含CMOS(互補金屬氧化物半導體)影像感測器及CCD(電荷耦合裝置)影像感測器。
固態成像裝置經組態以使得複數個像素在一半導體基板之一表面上形成呈一陣列。每一像素具備一光電轉換部分。該光電轉換部分係例如一光電二極體，且藉由一光接收表面來接收入射透過一外部光學系統之光並光電轉換該光，從而產生一信號電荷。
在固態成像裝置中，CMOS影像感測器經組態以使得每一像素不僅包含該光電轉換部分而且包含一像素電晶體。該像素電晶體包含複數個電晶體，且讀出由該光電轉換部分產生之信號電荷，並將該信號電荷作為一電信號輸出至一信號線。該CMOS影像感測器具有低功耗，且因此主要用於諸如相機安裝行動電話及PDA(個人數位助理)之行動設備。
作為上述記憶體裝置，提出一種其中具有不同功能之複數個半導體晶片堆疊且彼此電連接之「3維多層晶片結構」。
在該「3維多層晶片結構」中，可最佳地形成每一電路以便對應於每一半導體晶片之功能，且因此可達成一高功能設備。舉例而言，最佳地形成一感測器電路及一邏輯電路以便對應於包含該感測器電路之半導體晶片及包含具備用於處理信號之一電路之邏輯電路之半導體晶片之各別功能，藉此可製造一高功能固態成像裝置。此處，藉由在半導體晶片之基板中提供穿透電極，電連接該複數個半導體晶片(例如，參見日本未經審查專利申請公開案號2006-49361及2007-13089)。
實際上，在一「3維多層晶片結構」之情形中，必須製作穿透過一基板同時保證絕緣之深通孔，且因此難以提高製造效率。
舉例而言，為了形成其尺寸為1 μm之一小孔，必須薄化該基板。然而，在此種情況下，必須在薄化之前單獨地執行諸如將該基板接合至一支撐基板之過程之過程。因此，因難以提高製造效率，故成本可增加。此外，為了在具有一高縱橫比之孔中嵌入一導電材料，必須使用在覆蓋屬性方面極佳之一導電材料，例如鎢。因此，有時可存在對半導體材料之選擇方面的限制。
此外，在其中每一半導體晶片藉由將電路之表面彼此接合來達成電連接之一情形中，若該基板係厚的(例如，幾百μm之一厚度)，則形成深孔之一過程、形成擷取電極之一過程、形成焊料球之一過程及類似過程係必要的。因此，成本可增加。
此外，在接合時出現之應力可集中在接合表面之一弱部分上，且可在該部分上出現裂紋。因此，設備之可靠性可劣化。當經由切晶將一半導體晶圓劃分成複數個塊時，亦可在接合表面之間出現裂紋。因此，設備之可靠性亦可劣化。
另外，因必須保證複數個半導體晶圓之間的電連接，故難以使電極襯墊小型化，且因此亦難以使晶片小型化。
如上所述，在該「3維多層晶片結構」中，可能難以提高製造效率並降低成本。另外，在該「3維多層晶片結構」中，可能難以提高設備之可靠性並達成小型化。
因而，本發明提供一種半導體裝置、一種製造其之方法及一種電子設備，其等能夠提高製造效率、降低成本、提高設備之可靠性並達成小型化。
根據本發明之一實施例，一種半導體裝置包含：一第一半導體晶片；及一第二半導體晶片，其堆疊在該第一半導體晶片上。該第一半導體晶片包含一第一佈線部分，該第一佈線部分之一側表面曝露於該第一半導體晶片之一側部分處。該第二半導體晶片包含一第二佈線部分，該第二佈線部分之一側表面曝露於該第二半導體晶片之一側部分處。曝露於該第一半導體晶片及該第二半導體晶片之側部分處之該第一佈線部分及該第二佈線部分之該等各別側表面由一導電層覆蓋，且該第一佈線部分與該第二佈線部分經由該導電層彼此電連接。
較佳地，該第一半導體晶片應比該第二半導體晶片薄。亦較佳地，該第二半導體晶片應提供作為支撐該第一半導體晶片之一支撐基板。
較佳地，在該第一半導體晶片中，應形成若干像素，其中每一像素包含一光電轉換部分。亦較佳地，應提供該光電轉換部分以接收自該第一半導體晶片的在與該第一半導體晶片之上面堆疊該第二半導體晶片之一表面相反之一側上之一表面入射的入射光。
較佳地，該第一半導體晶片應包含一半導體記憶體元件。
較佳地，該第一半導體晶片包含形成於一SOI(絕緣體上矽)基板上之一半導體元件。
較佳地，該第二半導體晶片應包含一信號處理電路。
較佳地，該第一半導體晶片應具有一第一半導體基板及一第一佈線層，該第一佈線層堆疊在該第一半導體基板上且該第一佈線層之該第一佈線部分形成於一絕緣層中。亦較佳地，該第二半導體晶片應具有一第二半導體基板及一第二佈線層，該第二佈線層堆疊在該第二半導體基板上且該第二佈線層之該第二佈線部分形成於一絕緣層中。較佳地，應將該第一佈線層與該第二佈線層彼此對置，且應將該第一半導體晶片與該第二半導體晶片之對置表面彼此接合。
根據本發明之另一實施例，一種製造一半導體裝置之方法包含：在一第一半導體晶片上堆疊一第二半導體晶片之一晶片堆疊過程；使形成於該第一半導體晶片上之一第一佈線部分之一側表面及形成於該第二半導體晶片上之一第二佈線部分之一側表面曝露於其中堆疊該第一半導體晶片及該第二半導體晶片之一堆疊體之一側部分處之一側表面曝露過程；及藉由提供一導電層以便覆蓋曝露於該第一半導體晶片及該第二半導體晶片之側部分處之該第一佈線部分及該第二佈線部分之該等側表面來將該第一佈線與該第二佈線部分彼此電連接之一導電層形成過程。
較佳地，形成該第一半導體晶片之一過程應包含在一第一半導體基板上堆疊一第一佈線層之一第一佈線層形成過程，該第一佈線層之該第一佈線部分形成於一絕緣層中。亦較佳地，形成該第二半導體晶片之一過程應包含在一第二半導體基板上堆疊一第二佈線層之一第二佈線層形成過程，該第二佈線層之該第二佈線部分形成於一絕緣層中。亦較佳地，在該晶片堆疊過程中，應將該第一佈線層與該第二佈線層彼此對置，且應將該第一半導體晶片與該第二半導體晶片之對置表面彼此接合。
較佳地，形成該第一半導體晶片之該過程應進一步包含薄化該第一半導體基板之一薄化過程。亦較佳地，在該薄化過程中，應在於該第二半導體晶片之該堆疊中在該第一半導體晶片上堆疊且支撐該第二半導體晶片之後薄化該第一半導體基板。
較佳地，該方法應進一步包含：使經形成以便電連接至該第一佈線部分之一第一襯墊電極之一表面曝露於該第一半導體晶片之側部分處之一第一襯墊表面曝露過程；及藉由使用該第一襯墊電極來測試該第一半導體晶片之一第一晶片測試過程。亦較佳地，應在該側表面曝露過程之後執行該第一襯墊表面曝露過程及該第一晶片測試過程。亦較佳地，當在該側表面曝露過程中曝露該第一佈線部分及該第二佈線部分之該等側表面時，應移除該第一襯墊電極。
較佳地，該方法進一步包含：使經形成以便電連接至該第二佈線部分之一第二襯墊電極之一表面曝露於該第二半導體晶片之側部分處之一第二襯墊表面曝露過程；及藉由使用該第二襯墊電極來測試該第二半導體晶片之一第二晶片測試過程。亦較佳地，應在該側表面曝露過程之前執行該第二襯墊曝露過程及該第二晶片測試過程。亦較佳地，當在該側表面曝露過程中曝露該第一佈線部分及該第二佈線部分之該等側表面時，應移除該第二襯墊電極。
較佳地，該方法應進一步包含：提供一基板以使得該基板與該第一半導體晶片的與該第一半導體晶片之上面堆疊該第二半導體晶片之一表面相反之一表面對置之一基板提供過程。亦較佳地，應在該第一晶片測試過程與該第二襯墊表面曝露過程之間執行該基板提供過程。
根據本發明之另一實施例，一種電子設備包含：一第一半導體晶片；及一第二半導體晶片，其堆疊在該第一半導體晶片上。該第一半導體晶片包含一第一佈線部分，該第一佈線部分之一側表面曝露於該第一半導體晶片之一側部分處。該第二半導體晶片包含一第二佈線部分，該第二佈線部分之一側表面曝露於該第二半導體晶片之一側部分處。曝露於該第一半導體晶片及該第二半導體晶片之側部分處之該第一佈線部分及該第二佈線部分之該等各別側表面由一導電層覆蓋，且該第一佈線部分與該第二佈線部分經由該導電層彼此電連接。
根據本發明之實施例，可提供一種半導體裝置、一種製造其之方法及一種電子設備，其等能夠提高製造效率、降低成本、提高設備之可靠性並達成小型化。
下面將參照附圖來闡述本發明之實施例。
而且，將按下述技術方案之次序來給出說明。
1.實施例1(影像感測器晶片+邏輯電路晶片)
2.實施例2(記憶體晶片+邏輯電路晶片)
3.實施例3(SOI高速裝置晶片+邏輯電路晶片)
4.實施例4(影像感測器晶片+記憶體晶片+邏輯電路晶片)
5.其他
1.　實施例1
(A)　裝置之組態
(A-1)　相機之主要區段之組態
圖1係圖解說明根據本發明之實施例1之一相機40之一組態之一組態圖。
如圖1中所示，相機40具有一固態成像裝置1、一光學系統42、一驅動電路區段43及一信號處理區段44。下面將按先後次序來闡述該等各別區段。固態成像裝置1藉由其一成像表面PS來接收入射透過光學系統42之入射光H(一物體影像)，並光電轉換該光以產生一信號電荷。此處，在自驅動電路區段43輸出之一控制信號之基礎上驅動固態成像裝置1。然後讀取該信號電荷並將其作為原始資料輸出。光學系統42包含諸如成像透鏡及孔徑光闌之光學部件，且經安置以使入射光H聚集至固態成像裝置1之成像表面PS上。
驅動電路區段43將各種控制信號輸出至固態成像裝置1及信號處理區段44，從而控制並驅動固態成像裝置1及信號處理區段44。信號處理區段44經組態以對自固態成像裝置1輸出之電信號執行信號處理，從而產生一數位影像。(A-2)固態成像裝置之主要區段之組態下面將闡述固態成像裝置1之整個組態。圖2係圖解說明根據本發明之實施例1之固態成像裝置1之整個組態之一方塊圖。
如圖2中所示，固態成像裝置1具備一像素區PA。如圖2中所示，像素區PA具有一矩形形狀，且複數個像素P沿水平方向x及垂直方向y中之每一者配置。亦即，像素P配置呈一矩陣之形式。另外，像素區PA對應於圖1中所示之成像表面PS。稍後將闡述對像素P之詳細說明。
另外，如圖2中所示，固態成像裝置1具備作為周邊電路之一垂直驅動電路3、一行電路4、一水平驅動電路5、一外部輸出電路7及一時序產生器8。如圖2中所示，垂直驅動電路3電連接至沿水平方向x配置於像素區PA中之複數個像素P之每一列。如圖2中所示，行電路4經組態以便以行為單位對自像素P輸出之信號執行信號處理。此處，行電路4包含一CDS(相關雙重取樣)電路(圖式中未展示)且執行信號處理以移除固定型樣雜訊。
如圖2中顯示，水平驅動電路5電連接至行電路4。水平驅動電路5包含例如一移位暫存器，且將針對行電路4中之像素P之每一行保持之信號依序輸出至外部輸出電路7。如圖2中所示，外部輸出電路7電連接至行電路4，對自行電路4輸出之信號執行信號處理，且因此向外部輸出。外部輸出電路7包含一AGC(自動增益控制)電路7a及一ADC電路7b。在外部輸出電路7中，AGC電路7a對信號施加一增益，且隨後ADC電路7b將類比信號轉換成數位信號，並向外部輸出經轉換信號。如圖2中所示，時序產生器8電連接至垂直驅動電路3、行電路4、水平驅動電路5及外部輸出電路7中之每一者。時序產生8產生各種脈衝信號，並向垂直驅動電路3、行電路4、水平驅動電路5及外部輸出電路7輸出該等信號，從而對該等各別區段執行驅動控制。
圖3係圖解說明根據本發明之實施例1之固態成像裝置1之整個組態之一透視圖。如圖3中所示，在該實施例中，固態成像裝置1具有一第一半導體晶片100及一第二半導體晶片200。第一半導體晶片100與第二半導體晶片200彼此對置。儘管稍後將給出詳細說明，但該等晶片之對置表面彼此接合(在圖3中之說明之情況下，該等晶片彼此分離)。另外，第一半導體晶片100與第二半導體晶片200彼此電連接。此處，如圖3中所示，第一半導體晶片100具備像素區PA。亦即，類似於圖2中之上文說明，提供其中該複數個像素P沿水平方向x及垂直方向y中之每一者配置之像素區PA。
與此相比，如圖3中所示，第二半導體晶片200具備一控制電路區200S及一邏輯電路區200R。控制電路區200S具備例如上文闡述於圖2中之垂直驅動電路3及時序產生器8。另外，邏輯電路區200R具備例如上文闡述於圖2中之行電路4、水平驅動電路5及外部輸出電路7。如上所述，在該實施例中，固態成像裝置1具有一「3維多層晶片結構」，且第一半導體晶片100與第二半導體晶片200堆疊。而且，可不在第二半導體晶片200中但在第一半導體晶片100中提供控制電路區200S。此外，第二半導體晶片200可具備一ISP(影像信號處理電路)或一DSP。另外，在固態成像裝置1中，如圖3中所示，第一半導體晶片100及第二半導體晶片200分別具備劃線區LA1及LA2。如圖3中所示，劃線區LA1及LA2定位於彼此對置之第一半導體晶片100與第二半導體晶片200之表面(xy平面)上之周邊部分中。此處，劃線區LA1及LA2包含沿水平方向x及垂直方向y延伸，且在像素區PA或控制電路區200S及邏輯電路區200R附近形成呈一矩形形狀之部分。儘管稍後將給出詳細說明，但在切晶之前一晶圓狀態下，諸如像素區PA之複數個區彼此並排配置，且因此劃線區LA1及LA2在該等區之間延伸呈一線形狀。另外，一刀鋒很可能與劃線區LA1及LA2接觸，且因此經由切晶在具有諸如上文所提及之像素區PA之區之固態成像裝置1中劃分劃線區LA1及LA2。
(A-3)　固態成像裝置之特定組態下面將闡述根據該實施例之固態成像裝置之一特定組態。
圖4係圖解說明根據本發明之實施例1之固態成像裝置之主要區段之一圖示。圖4展示該固態成像裝置之端部分之一截面表面。
如圖4中所示，固態成像裝置1包含第一半導體晶片100、第二半導體晶片200、一玻璃基板300、一絕緣膜400、一導電層401及一凸塊402。下面將按先後次序來闡述該等各別區段。(A-3-1)　關於第一半導體晶片100如圖4中所示，第一半導體晶片100包含一半導體基板101及一佈線層111，其中佈線層111提供於半導體基板101之表面上。
第一半導體晶片100與第二半導體晶片200對置，且經由彼此對置之表面接合至第二半導體晶片200。此處，在第二半導體晶片200中，類似於第一半導體晶片100，一佈線層211提供於一半導體基板201之表面上。因此，第一半導體晶片100之佈線層111經安置以與第二半導體晶片200之佈線層211對置。另外，第一半導體晶片100與第二半導體晶片200經由上面佈線層111及211彼此對置之表面彼此接合。
此外，在第一半導體晶片100中，如圖4中所示，玻璃基板300接合至第一半導體晶片100的與第一半導體晶片100與第二半導體晶片200對置之表面相反之表面。此處，如圖4中所示，在第一半導體晶片100中，玻璃基板300藉由黏合劑層301接合至半導體基板101的與半導體基板101之上面堆疊佈線層111之表面相反之構成第一半導體晶片100之表面。
另外，在第一半導體晶片100中，如圖4中所示，半導體基板101之側部分由絕緣膜400覆蓋。此外，在第一半導體晶片100中，佈線層111之側部分由導電層401覆蓋。第一半導體晶片100經形成以比第二半導體晶片200薄。特定而言，在第一半導體晶片100中，半導體基板101係一矽基板，且形成作為例如具有約1至20 μm之一厚度之一薄膜。另外，如圖4中所示，半導體基板101具備像素P。圖5及圖6係圖解說明根據本發明之實施例1之像素P之圖示。
此處，圖5係圖解說明像素P之上表面之一圖示。此外，圖6係圖解說明像素P之一電路組態之一圖示。如圖5及圖6中所示，像素P包含一光電二極體21及一像素電晶體Tr。此處，像素電晶體Tr包含一傳送電晶體22、一放大電晶體23、一選擇電晶體24及一重設電晶體25，且經組態以執行自光電二極體21讀取信號電荷之一操作。
(a)　光電二極體21在構成半導體晶片100之像素P中，配置複數個光電二極體21以對應於圖1中所示之複數個像素P。亦即，在該成像表面(xy平面)上，沿水平方向x及正交於水平方向x之垂直方向y中之每一者配置光電二極體21。如圖4中所示，光電二極體21提供於半導體基板101中，且經由一光接收表面JS接收入射光H並光電轉換該光，從而產生該信號電荷。
舉例而言，在半導體基板101中，每一光電二極體21包含其中散佈n型雜質之一電荷儲存區(圖式中未展示)。另外，形成其中散佈p型雜質之一電洞儲存區(圖式中未展示)以抑制暗電流於該n型電荷儲存區之上表面側及下表面側上之每一介面上之出現。
在半導體基板101中，如圖4中所示，提供其中散佈p型雜質之像素隔離部分PB以使該複數個像素P彼此隔離。因此，光電二極體21提供於由像素隔離部分PB分割之區中。舉例而言，如圖5中所示，像素隔離部分PB經形成以置於該複數個像素P之間。亦即，像素隔離部分PB形成呈平面圖中之一格子形狀，每一光電二極體21形成於由每一像素隔離部分PB分割之區中。如圖6中所示，光電二極體21之陽極接地，且因此所儲存信號電荷(此處，電子)由像素電晶體Tr讀出，且作為一電信號輸出至一垂直信號線27。特定而言，如圖6中所示，光電二極體21經由傳送電晶體22連接至放大電晶體23之閘極。另外，在光電二極體21中，所儲存信號電荷由傳送電晶體22作為一輸出信號傳送至連接至放大電晶體23之閘極之一浮動擴散部FD。
如圖4中所示，一濾色片CF及一晶片上透鏡ML提供於與半導體基板101中上面提供佈線層111之表面相反之後表面上。因此，光電二極體21接收入射透過上述部件之入射光H。亦即，第一半導體晶片100係一「背面照射型」影像感測器晶片。而且，儘管圖式中未展示，但在像素區PA周圍提供其中一光屏蔽膜(圖式中未展示)提供於光電二極體21之光接收表面JS上之OPB像素，從而獲得一黑色參考位準之一信號。
(b)　像素電晶體Tr在構成第一半導體晶片100之像素P中，配置複數個像素電晶體Tr以對應於圖2中所示之複數個像素P。如圖5及圖6中所示，每一像素電晶體Tr包含傳送電晶體22、放大電晶體23、選擇電晶體24及重設電晶體25。如圖4中所示，構成像素電晶體Tr之傳送電晶體22提供於由佈線層111覆蓋之半導體基板101之表面上。儘管圖4中未展示構成像素電晶體Tr之其他電晶體23至25，但類似於傳送電晶體22，該等電晶體亦提供於由佈線層111覆蓋之半導體基板101之表面上。舉例而言，如圖4及圖5中所示，電晶體22至25形成於半導體基板101中將像素P彼此隔離之像素隔離部分PB上。舉例而言，電晶體22至25中之每一者係一N通道MOS電晶體，且每一閘極係由例如多晶矽形成。另外，電晶體22至25由佈線層111覆蓋。
在像素電晶體Tr中，傳送電晶體22經組態以將產生於光電二極體21中之信號電荷作為一電信號輸出至放大電晶體23之閘極。特定而言，如圖6中所示，提供傳送電晶體22以便置於光電二極體21與浮動擴散部FD之間。另外，在將傳送信號自傳送線26傳送至傳送電晶體22之閘極時，傳送電晶體22將儲存於光電二極體21中之信號電荷作為一輸出信號傳送至浮動擴散部FD。
在像素電晶體Tr中，放大電晶體23經組態以放大並輸出自傳送電晶體22輸出之電信號。特定而言，如圖6中所示，放大電晶體23之閘極連接至浮動擴散部FD。此外，放大電晶體23之汲極連接至一電源電位供應線Vdd，且其源極連接至選擇電晶體24。放大電晶體23在選擇電晶體24執行選擇以便導通時被供以來自恆定電流源I之恆定電流，且由此作為一源極隨耦器操作。因此，當向選擇電晶體24供應一選擇信號時，放大電晶體23放大自浮動擴散部FD輸出之輸出信號。
在像素電晶體Tr中，選擇電晶體24經組態以在接收選擇信號之一輸入時將由放大電晶體23輸出之電信號輸出至垂直信號線27。特定而言，如圖6中所示，選擇電晶體24之閘極連接至向其供應選擇信號之一位址線28。選擇電晶體24在被供以選擇信號時導通，且將如上文所述由放大電晶體23放大之輸出信號輸出至垂直信號線27。在像素電晶體Tr中，重設電晶體25經組態以重設放大電晶體23之閘極電位。特定而言，如圖6中所示，重設電晶體25之閘極連接至向其供應一重設信號之一重設線29。此外，重設電晶體25之汲極連接至電源電位供應線Vdd，且其源極連接至浮動擴散部FD。另外，重設電晶體25在該重設信號自重設線29供應至其閘極時經由浮動擴散部FD將放大電晶體23之閘極電位重設至該電源電位。
圖7A至圖7C係圖解說明在本發明之實施例1中當自每一像素P讀出一信號時供應至各別區段之脈衝信號之時序圖。圖7A展示選擇信號，圖7B展示重設信號，且圖7C展示傳送信號。
首先，如圖7A至圖7C中所示，在第一時間點t1處，選擇電晶體24變為導電的。另外，在第二時間點t2處，重設電晶體25變為導電的。由此，重設電晶體25重設放大電晶體23之閘極電位。接下來，在第三時間點t3處，重設電晶體25變為不導電的。另外，此後，將對應於重設位準之一電壓讀出至行電路4。
接下來，在第四時間點t4處，傳送電晶體22變為導電的，且隨後將儲存於光電二極體21中之信號電荷傳送至放大電晶體23之閘極。接下來，在第五時間點t5處，傳送電晶體22變為不導電的。另外，此後，將具有對應於所儲存信號電荷之量之一信號位準之一電壓讀出至行電路4。行電路4對首先讀取之重設位準及接著讀取之信號位準執行差動處理，並儲存該等信號。由此，消除由針對每一像素P提供之電晶體中之每一者之Vth之起伏引起之固定圖案雜訊。
因電晶體22、24及25之各別閘極連接呈由沿水平方向x配置之複數個像素P形成之一列單元中，故同時對配置呈該列單元之複數個像素P執行用於驅動如上文所述之像素之操作。特定而言，在由上述垂直驅動電路3供應之選擇信號的基礎上，以水平線(像素列)為單位沿垂直方向依序執行選擇。另外，在自時序產生器8輸出之各種時序信號的基礎上，控制像素之電晶體。由此，經由垂直信號線27將來自像素之輸出信號讀出至每一像素行之行電路4。
另外，儲存於行電路4中之信號由水平驅動電路5選擇，且依序輸出至外部輸出電路7。(c)　佈線層111在第一半導體晶片100中，如圖4中所示，佈線層111提供於半導體基板101的與其上面提供諸如濾色片CF之各別區段之後表面(圖4中之下表面)相反之表面(圖4中之上表面)上。如圖4中所示，佈線層111包含複數個佈線部分111h及一絕緣層111z，且經提供以使得該複數個佈線部分111h由絕緣層111z覆蓋。
在佈線層111中，每一佈線部分111h經適當形成以電連接至每一像素P。此處，各別佈線部分111h係藉由在絕緣層111z中堆疊該等佈線部分以便用作諸如圖6中所示之傳送線26、位址線28、垂直信號線27及重設線29之佈線部分而形成。另外，在佈線層111之側部分中，形成佈線部分111h以自佈線層111之內部延伸至其側部分。如圖4中所示，提供此等佈線部分111h以使得佈線部分111h之側表面曝露於佈線層111之側壁表面上。
在該實施例中，於佈線層111之側部分中，提供該複數個佈線部分111h以沿深度方向z呈間隔堆疊。相應地，提供該複數個佈線部分111h以使得其各別側表面曝露。(d)　濾色片CF在第一半導體晶片100中，如圖4中所示，濾色片CF提供於半導體基板101之後表面(圖4中之下表面)側上。另外，晶片上透鏡ML堆疊在濾色片CF上。濾色片CF使入射光H具有色彩，且將該光透射至半導體基板101之光接收表面JS上。舉例而言，濾色片CF可按下述方式形成。藉由以諸如一旋塗方法之一塗覆方法來塗覆包含一色彩顏料及一光阻樹脂之一塗覆液來形成一經塗覆膜，並隨後藉由使用一微影技術在該經塗覆膜上形成圖案，從而形成濾色片CF。
圖8係圖解說明根據本發明之實施例1之濾色片CF之一圖示。圖8展示濾色片CF之上表面。如圖8中所示，濾色片CF包含一紅色濾光層CFR、若干綠色濾光層CFG及一藍色濾光層CFB。該紅色濾光層CFR、該等綠色濾光層CFG及該藍色濾光層CFB彼此毗鄰，且其中每一者對應於該複數個像素P中之每一者。此處，如圖8中所示，該紅色濾光層CFR、該等綠色濾光層CFG及該藍色濾光層CFB形成呈一拜耳陣列BH。亦即，該複數個綠色濾光層CFG沿對角方向配置呈一方格圖案。另外，該紅色濾光層CFR及該藍色濾光層CFB與該複數個綠色濾光層CFG對稱地沿對角方向配置。特定而言，在濾色片CF中，該紅色濾光層CFR在對應於紅色之一波長範圍(舉例而言，625至740 nm)內具有一高光透射比，且經組態以使入射光具有紅色並將該光透射至光接收表面JS上。舉例而言，該紅色濾光層CFR形成呈平面圖中之一矩形形狀。
此外，在濾色片CF中，該綠色濾光層CFG在對應於綠色之一波長範圍(舉例而言，500至565 nm)內具有一高光透射比，且經組態以使入射光具有綠色並將該光透射至光接收表面JS上。舉例而言，該綠色濾光層CFG形成呈平面圖中之一矩形形狀。在濾色片CF中，該藍色濾光層CFB在對應於藍色之一波長範圍(舉例而言，450至485 nm)內具有一高光透射比，且經組態以使入射光具有藍色，並將該光透射至光接收表面JS上。舉例而言，該藍色濾光層CFB形成呈平面圖中之一矩形形狀。
(e)晶片上透鏡ML在第一半導體晶片100中，如圖4中所示，晶片透鏡ML提供於半導體基板101之後表面(圖4中之下表面)上。此處，提供複數個晶片上透鏡ML以對應於濾色片CF之上表面之各別像素P。
每一晶片上透鏡ML係經形成以使得其中心較其於光接收表面JS之上的周邊為厚，且經組態以使入射光H聚集至光電二極體21之光接收表面JS上之一凸透鏡。舉例而言，晶片透鏡ML係藉由經由光微影技術在光敏樹脂膜上形成圖案並接著經由回流過程形成呈透鏡形狀之圖案而形成。另外，藉由在一透鏡材料膜上形成具有透鏡形狀之一抗蝕劑膜並接著對其執行一回蝕過程，可形成晶片上透鏡膜ML。
(A-3-2)關於第二半導體晶片200如圖4中所示，第二半導體晶片200包含一半導體基板201及一佈線層211，其中佈線層211提供於一半導體基板201之表面上。第二半導體晶片200與第一半導體晶片100對置，且經由彼此對置之表面接合至第一半導體晶片100。此處，在第二半導體晶片200中，佈線層211經安置以與第一半導體晶片100之佈線層111對置。另外，佈線層111及211之對置表面彼此接合。第二半導體晶片200經提供以厚於第一半導體晶片100且用作支撐形成作為一薄膜之第一半導體晶片100之一支撐基板。
另外，在第二半導體晶片200中，如圖4中所示，半導體基板201之側部分由絕緣膜400覆蓋。此外，在第二半導體晶片200中，自佈線層211之側部分至該上表面之區由導電層401覆蓋。
(a)　半導體元件220在第二半導體晶片200中，如圖4中所示，半導體元件220提供於作為一矽基板之半導體基板201上。每一半導體元件220係例如一MOS電晶體，且其閘極係由例如多晶矽形成。如圖3中所示，第二半導體晶片200具備一控制電路區200S及一邏輯電路區200R，且形成於該等區中之諸如垂直驅動電路3之電路(參見圖2)係由半導體元件220構成。另外，如圖4中所示，半導體元件220由佈線層211覆蓋。
(b)　佈線層211
在第二半導體晶片200中，如圖4中所示，佈線層211提供於上面提供半導體元件220之半導體基板201之表面(圖4中之上表面)上。如圖4中所示，佈線層211包含若干佈線部分211h及一絕緣層211z，且經形成以使得該等佈線部分211h電連接至由絕緣層211z中之半導體元件220構成之諸如垂直驅動電路3之電路(參見圖2)。此外，如圖4中所示，提供各別佈線部分211h以使得佈線部分211h之側表面曝露於佈線層211之側壁表面上。特定而言，在佈線層211之側部分中，提供該複數個佈線部分211h以沿深度方向z呈間隔堆疊。相應地，提供該複數個佈線部分211h以使得其各別側表面曝露。
(A-3-3)　其他如圖4中所示，提供絕緣膜400以便覆蓋構成第一半導體晶片100之半導體基板101之側部分。此外，提供絕緣膜400以覆蓋自該側部分至構成第二半導體晶片200之半導體基板201之上表面之區。如圖4中所示，形成導電層401以覆蓋構成第一半導體晶片100之佈線層111之側部分。此外，亦形成導電層401以覆蓋構成第二半導體晶片200之佈線層211之側部分。特定而言，如圖4中所示，在第一半導體晶片100及第二半導體晶片200之各別佈線層111及211中，佈線部分111h及211h之側表面曝露於該側壁表面上，且佈線部分111h及211h之曝露側表面由導電層401覆蓋。此處，導電層401整體地形成於佈線部分111h及211h之該兩個曝露側表面之間以便電連接該側壁表面上之該兩個佈線部分111h及211h。此外，如圖4中所示，隔著絕緣膜400，形成導電層401以自該側部分延伸至構成第二半導體晶片200之佈線層211之上表面。另外，在構成第二半導體晶片200之半導體基板201中，隔著絕緣膜400及導電層401，在與上面提供佈線層211之表面相反之表面上提供一凸塊402。(B)製造方法在下文中，將闡述製造固態成像裝置1之一方法之主要區段。
圖9A至圖20係圖解說明製造根據本發明之實施例1之一固態成像裝置之一方法之圖示。此處，圖9A至圖11J依序展示製造該固態成像裝置之過程。
圖12E至圖16J係圖解說明藉由圖9A至圖11J中所示之過程形成之固態成像裝置之主要區段之圖示，且類似於圖4，展示該固態成像裝置之端部分之截面表面。特定而言，圖12以一放大方式展示圖10E中所示之圖示之一部分。圖13以一放大方式展示圖10F中所示之圖示之一部分。圖14以一放大方式展示圖10G中所示之圖示之一部分。圖15以一放大方式展示圖10H中所示之圖示之一部分。圖16以一放大方式展示圖10I中所示之圖示之一部分。圖17以一放大方式展示圖10J中所示之圖示之一部分。
另外，圖18至圖20展示繼圖9A至圖11J之過程之後製造該固態成像裝置之過程。類似於圖4，圖18至圖20展示該固態成像裝置之端部分之一截面表面。在該實施例中，如圖9A至圖20中所示，經由(a)至(m)之過程來劃分其中提供複數個固態成像裝置1之一晶圓，並製造圖4等等中所示之固態成像裝置1。下面將闡述對該等過程之詳細說明。
(a)　形成第一半導體晶片100之佈線層111首先，如圖9A中所示，形成第一半導體晶片100之佈線層111。
儘管圖9A中未展示，但在形成佈線111之前，在其厚度為例如幾百μm之半導體基板101上形成構成第一半導體晶片100之像素P(參見圖4等等)。此處，針對用於形成該複數個第一半導體晶片100之每一區在半導體基板101中形成包含傳送電晶體22等等之諸如光電二極體21及像素電晶體Tr之各別區段。特定而言，半導體基板101經歷植入雜質等等之離子之一過程，從而形成諸如光電二極體21及像素電晶體Tr之各別區段。另外，如圖9A中所示，形成佈線層111以覆蓋半導體基板101之一個表面。
此處，如圖4中所示，形成佈線層111以亦覆蓋上面提供諸如傳送電晶體22之像素電晶體Tr之表面。特定而言，藉由交錯地堆疊佈線部分111h與層間絕緣膜，形成佈線層111。
以此一方式，藉由對半導體基板101執行堆疊其中佈線部分111h形成於絕緣層111z中之佈線層111之一「第一佈線層形成過程」，形成作為一成像感測器晶片之第一半導體晶片100之一部分。(b)　形成第二半導體晶片200之佈線層211接下來，如圖9B中所示，形成第二半導體晶片200之佈線層211。
儘管圖9B中未展示，但在形成佈線層211之前，在其厚度為例如幾百μm之半導體基板201上形成構成第二半導體晶片200之半導體元件220(參見圖4等等)。此處，針對用於形成該複數個第二半導體晶片200之每一區在半導體基板201中形成諸如MOS電晶體之半導體元件220。特定而言，半導體基板201經歷植入雜質等等之離子之一過程，從而形成半導體元件220。另外，如圖9B中所示，形成佈線層211以覆蓋半導體基板201之一個表面。此處，如圖4中所示，形成佈線層211以亦覆蓋上面提供諸如MOS電晶體之半導體元件220之表面。特定而言，藉由交錯地堆疊佈線部分211h與層間絕緣膜，形成佈線層211。
以此一方式，藉由對半導體基板201執行堆疊其中佈線部分211h形成於絕緣層211z中之佈線層211之一第二佈線層形成過程，形成第二半導體晶片200。
(c)　接合半導體基板101與201接下來，如圖9C中所示，將兩個半導體基板101與201彼此對置並彼此接合。此處，將半導體基板101及201之佈線層111及211彼此對置，且將對置表面彼此接合。舉例而言，藉由一黏合劑將該兩者彼此接合。另外，可藉由電漿接合來接合該兩個半導體基板101及201。
如上所述，執行在第一半導體晶片100上堆疊第二半導體晶片200之一「晶片堆疊過程」。
(d)　薄化半導體基板101接下來，如圖9D中所示，薄化半導體基板101。此處，藉由拋光半導體基板101的與半導體基板101之上面提供佈線層111之表面相反之後表面，對半導體基板101執行一薄化過程。在該「薄化過程」中，在其中第二半導體晶片在該過程中堆疊在第一半導體晶片200上且由第一半導體晶片100支撐之一狀態下，對半導體基板101執行該薄化過程。該處理藉由使用提供於半導體基板101上之絕緣膜或一高濃度雜質區域作為一止擋層而結束。由此，舉例而言，薄化半導體基板101以使得其厚度為2至10 μm。
此後，儘管圖9D中未展示，但如圖4中所示，形成諸如濾色片CF及晶片上透鏡ML之各別區段。(e)　形成凹槽TR1接下來，如圖10E中所示，對半導體基板101及佈線層111執行一蝕刻過程，從而形成凹槽TR1。此處，對半導體基板101執行該蝕刻過程以便製作穿透半導體基板101之孔。另外，對佈線層111執行該蝕刻過程以便形成不穿透佈線層111之凹部。
特定而言，如圖12中所示，對固態成像裝置1之劃線區LA1及LA2(參見圖3)執行該蝕刻過程以便曝露連接至佈線部分111h之襯墊電極PAD1之表面，從而提供凹槽TR1。以此一方式，執行使襯墊電極PAD1之表面曝露於第一半導體晶片100之側部分處之一「第一表面曝露過程」。(f)　測試第一半導體晶片100接下來，如圖10F中所示，測試第一半導體晶片100。此處，在藉由該過程形成之凹槽TR1中插入一對測電探針PR，從而測試第一半導體晶片100。亦即，在該「第一晶片測試過程」中，在其中提供該複數個第一半導體晶片100之晶圓之狀態下，是否每一第一半導體晶片100皆能夠展現一影像感測器之規定特性。
特定而言，如圖13中所示，測電探針PR與曝露於劃線區LA1及LA2中之襯墊電極PAD1之表面接觸，從而量測第一半導體晶片100之電特性。另外，在量測結果的基礎上，於對第一半導體晶片100之測試中，判定該晶片是否已通過該測試。若通過該測試，則程序推進至以下過程。與此相反，若未通過該測試，則例如停止製造。(g)　提供玻璃基板300
接下來，如圖10G中所示，提供玻璃基板300。此處，在半導體基板101的與半導體基板101之上面提供佈線層111之表面相反之表面上提供玻璃基板300。特定而言，如圖14中所示，玻璃基板300由黏合劑層301接合。藉由提供玻璃基板300，可防止產生於諸如切晶過程之後續過程中之粒子在第一半導體晶片100中混合。因此，可提高設備之可靠性及一良率比。(h)　形成凹槽TR2接下來，如圖11H中所示，對半導體基板201及佈線層211執行一蝕刻過程，從而形成凹槽TR2。此處，對半導體基板201執行該蝕刻過程以便製作穿透半導體基板201之孔。另外，對佈線層211執行該蝕刻過程以便移除佈線層211之一部分。
特定而言，如圖15中所示，對劃線區LA1及LA2執行該蝕刻過程以便曝露經形成以連接至佈線部分211h之襯墊電極PAD2之表面，從而提供凹槽TR2。以此一方式，執行使襯墊電極PAD2之表面曝露於第二半導體晶片200之側部分處之一「第二襯墊表面曝露過程」。
(i)　測試第二半導體晶片200接下來，如圖111中所示，測試第二半導體晶片200。此處，在藉由該過程形成之凹槽TR2中插入一對測電探針PR，從而測試第二半導體晶片200。亦即，在該「第二晶片測試過程」中，在其中提供該複數個第二半導體晶片200之晶圓之狀態下，是否每一第二半導體晶片200皆能夠展現一影像感測器之規定特性。特定而言，如圖16中所示，探測器PR與曝露於劃線區LA1及LA2中之襯墊電極PAD2之表面接觸，從而量測第二半導體晶片200之電特性。另外，在量測結果的基礎上，於對第二半導體晶片200之測試中，判定該晶片是否已通過該測試。若通過該測試，則程序推進至以下過程。與此相反，若未通過該測試，則例如停止製造。(j)　形成凹槽TR3接下來，對佈線層111及211及玻璃基板300執行一切晶過程，從而形成凹槽TR3。
此處，執行該切晶過程以便製作將在上述過程流中形成於該複數個第一半導體晶片100之間的凹槽TR1之孔連接至形成於該複數個第二半導體晶片200之間的凹槽TR2之孔。另外，對玻璃基板300執行該切晶過程以便移除玻璃基板300之一部分。亦即，執行半切削以使得玻璃基板300之一部分保留。
特定而言，如圖17中所示，執行該切晶以使得，在第一半導體晶片100及第二半導體晶片200之各別佈線層111及211中，佈線部分111h及211h之側表面曝露於該側壁表面上，從而形成凹槽TR3。由此，將藉由接合第一半導體晶片100與第二半導體晶片200形成之固態成像裝置1與玻璃基板300之一部分相結合。而且，亦藉由在曝露佈線部分111h及211h之側表面之切晶過程時之拋光來移除用於該測試之襯墊電極PAD1及PAD2。以此一方式，執行一「側表面曝露過程」。此處，該側表面曝露過程係使第一半導體晶片100之佈線部分111h及第二半導體晶片200之佈線部分211h之側表面曝露於其中堆疊第一半導體晶片100及第二半導體晶片200之堆疊體之側部分處之一過程。
(k)　形成絕緣膜400接下來，如圖18中所示，形成絕緣膜400。此處，構成第一半導體晶片100之半導體基板101之側部分及自該側部分至構成第二半導體晶片200之半導體基板201之上表面之區由例如諸如環氧樹脂之樹脂覆蓋，從而形成一絕緣膜400。在此種情況下，形成絕緣膜400以使得佈線部分111h及211h之側表面曝露於各別佈線層111及211之側壁表面上。舉例而言，藉由使用一印刷佈線基板之一印刷技術，形成絕緣膜400。
(l)　形成導電層401接下來，如圖19中所示，形成導電層401。此處，形成導電層401以覆蓋構成第一半導體晶片100之佈線層111及構成第二半導體晶片200之佈線層211之側部分兩者。亦即，形成導電層401以使得導電層401電互連曝露於佈線層111及211之側部分處之佈線部分111h及211h。儘管圖式中未展示，但導電層401形成呈一條帶形狀以便對應於諸如一電源佈線部分及一信號佈線部分之佈線部分111h及211h，且因此電互連第一半導體晶片100及第二半導體晶片200。另外，根據此一組態，隔著絕緣膜400，形成導電層401以自構成第二半導體晶片200之佈線層211之側部分延伸至該上表面。如所述，形成導電層401以在佈線層211之上表面上用作一連接襯墊。
(m)　形成凸塊402接下來，如圖20中所示，形成凸塊402。此處，隔著絕緣膜400及導電層401，在半導體基板201的與半導體基板201之上面提供佈線層211之表面相反之表面上形成凸塊402。亦即，在其中導電層401在佈線層211之上表面上用作一連接襯墊之部分上形成凸塊402。
(n)　分離成固態成像裝置1接下來，如圖4中所示，分離固態成像裝置1。此處，將具備各自具有所堆疊之第一半導體晶片100及第二半導體晶片200之該複數個固態成像裝置1之晶圓分離成若干塊，其中每一塊對應於每一固態成像裝置1。特定而言，沿凹槽TR3將玻璃基板300切削成複數個塊，藉此將該晶圓分離成固態成像裝置1。亦即，將連接該複數個固態成像裝置1之玻璃基板300分離成若干塊，其中每一塊對應於每一固態成像裝置1。(C)　總結如上所述，在該實施例中，作為一半導體裝置之固態成像裝置1具有第一半導體晶片100及堆疊在第一半導體晶片100上之第二半導體晶片200。第一半導體晶片100包含佈線部分(第一佈線部分)111h，佈線部分(第一佈線部分)111h之側表面曝露於第一半導體晶片100之側部分處。此外，第二半導體晶片200包含佈線部分(第二佈線部分)211h，佈線部分(第二佈線部分)211h之側表面曝露於第二半導體晶片200之側部分處。另外，曝露於第一半導體晶片100及第二半導體晶片200之側部分處之各別佈線部分111h及211h之側表面由導電層401覆蓋。亦即，導電層401電互連佈線部分111h及211h(參見圖4)。如上所述，在該實施例中，該複數個半導體晶片100及200電連接於側壁部分處，且因此沒有必要在該半導體基板之表面上提供該等襯墊電極來電連接其兩者。相應地，在該實施例中，可減少設備之佔用面積，且因此可容易達成小型化。
此外，在該實施例中，第二半導體晶片200堆疊在第一半導體晶片100上且由第一半導體晶片100支撐，且隨後薄化半導體基板101。因此，在該實施例中，可均勻地執行薄化。相應地，可容易提高製造效率、降低成本並提高可靠性。
此外，在該實施例中，曝露第一半導體晶片100之襯墊電極PAD1之表面，且隨後藉由使用襯墊電極PAD1之表面來測試第一半導體晶片100。另外，在襯墊電極PAD1之表面之上提供玻璃基板300。接著，曝露第二半導體晶片200之襯墊電極PAD2之表面，且隨後藉由使用襯墊電極PAD2之表面來測試第二半導體晶片200。因此，可測試第一半導體晶片100及第二半導體晶片200兩者。相應地，可容易提高製造效率、降低成本並提高可靠性。
而且，上文給出對其中單獨地測試第一半導體晶片100及第二半導體晶片200中之每一者之情形之說明，但本發明並不限於此。可省略對各別晶片之測試，且可在最後堆疊晶片狀態下執行對設備之測試。
2.　實施例2
(A)　裝置之組態
圖21係圖解說明根據本發明之實施例2之一半導體裝置之主要區段之一圖示。類似於圖4，圖21展示該半導體裝置之端部分之一截面表面。
如圖21中所示，半導體裝置1b包含一第一半導體晶片100b、一第二半導體晶片200b、一絕緣膜400、一導電層401及一凸塊402。
如圖21中所示，半導體裝置1b具有一「3維多層晶片結構」，且第一半導體晶片100b與第二半導體晶片200b彼此接合。在該實施例中，類似於實施例1，第一半導體晶片100b與第二半導體晶片200b之各別佈線部分111hb及211hb經由導電層401電連接於其側部分處。然而，第一半導體晶片100b及第二半導體晶片200b之組態不同於實施例1中之組態。如所述，該實施例包含與實施例1相同之點及不同之點。因此，省略對相同部分之重複說明。
(A-1)　關於第一半導體晶片100b如圖21中所示，第一半導體晶片100b包含一半導體基板101b及一佈線層111b，其中佈線層111b提供於半導體基板101b之表面上。
第一半導體晶片100b與第二半導體晶片200b對置，且經由彼此對置之表面接合至第二半導體晶片200b。此處，第一半導體晶片100b之佈線層111b經安置以與第二半導體晶片200b之佈線層211b對置。因此，彼此對置之佈線層111b及211b之表面彼此接合。
另外，在第一半導體晶片100b中，如圖21中所示，半導體基板101b之側部分由絕緣膜400覆蓋。此外，在第一半導體晶片100b中，佈線層111b之側部分由導電層401覆蓋。
另外，在第一半導體晶片100b中，如圖21中所示，半導體元件22b提供於半導體基板101中上面提供佈線層111b之表面之一側上。
半導體元件22b包含MIM電容器，且經形成以構成一DRAM晶片(一記憶體晶片)。舉例而言，每一半導體元件22b包含藉由使用Ta2 O5 或ZrO2 作為一電容器絕緣膜形成之MIM電容器。另外，可形成半導體元件22b以構成一快閃記憶體。
類似於實施例1，如圖21中所示，佈線層111b包含複數個佈線部分111hb及一絕緣層111zb，且經提供以使得該複數個佈線部分111hb由絕緣層111zb覆蓋。在佈線層111b中，每一佈線部分111hb經適當形成以電連接至每一半導體元件22b。另外，如圖21中所示，在佈線層111b之側部分中，形成佈線部分111hb以自佈線層111b之內部延伸至其側部分。提供此等佈線部分111hb以使得佈線部分111hb之側表面曝露於佈線層111b之側壁表面上。此處，提供該複數個佈線部分111hb以沿深度方向z呈間隔堆疊。相應地，提供該複數個佈線部分111hb以使得其各別側表面曝露。
(A-2)　關於第二半導體晶片200b如圖21中所示，第二半導體晶片200b包含一半導體基板201b及一佈線層211b，其中佈線層211b提供於一半導體基板201b之表面上。第二半導體晶片200b與第一半導體晶片100b對置，且經由彼此對置之表面接合至第一半導體晶片100b。此處，在第二半導體晶片200b中，佈線層211b經安置以與第一半導體晶片100b之佈線層111b對置。另外，佈線層111b及211b之對置表面彼此接合。
另外，在第二半導體晶片200b中，如圖21中所示，半導體基板201b之側部分由絕緣膜400覆蓋。此外，在第二半導體晶片200b中，佈線層211b之側部分由導電層401覆蓋。在第二半導體晶片200b中，如圖21中所示，半導體元件220b提供於作為一矽基板之半導體基板201b上。每一半導體元件220b係例如一MOS電晶體，且其閘極係由例如多晶矽形成。形成半導體元件220b以在第二半導體晶片200b中構成一運算處理電路。另外，如圖21中所示，半導體元件220b由佈線層211b覆蓋。
如圖21中所示，佈線層211b包含若干佈線部分211hb及一絕緣層211zb，且經形成以使得佈線部分211hb電連接至由絕緣層211zb中之半導體元件220b等等構成之電路。此外，如圖21中所示，提供該等各別佈線部分211hb以使得佈線部分211hb之側表面曝露於佈線層211b之側壁表面上。特定而言，在佈線層211b之側部分中，提供該複數個佈線部分211hb以沿深度方向z呈間隔堆疊。相應地，提供該複數個佈線部分211hb以使得其各別側表面曝露。(A-3)　其他如圖21中所示，提供絕緣膜400以便覆蓋自該側部分至構成第一半導體晶片100b之半導體基板101b之上表面之區。此外，提供絕緣膜400以覆蓋構成第二半導體晶片200b之半導體基板201b之側部分。如圖21中所示，形成導電層401以覆蓋構成第一半導體晶片100b之佈線層111b之側部分。此外，亦形成導電層401以覆蓋構成第二半導體晶片200b之佈線層211b之側部分。特定而言，導電層401整體地形成於佈線部分111hb及211hb之曝露側表面兩者之間以便電連接該側壁表面上之佈線部分111hb及211hb兩者。此外，隔著絕緣膜400，形成導電層401以自該側部分延伸至構成第一半導體晶片100b之佈線層111b之上表面。另外，在構成第一半導體晶片100b之半導體基板101b中，隔著絕緣膜400及導電層401，在與上面提供佈線層111b之表面相反之表面上提供一凸塊402。(B)　製造方法在下文中，將闡述製造半導體裝置1b之一方法之主要區段。
圖22A至圖29係圖解說明製造根據本發明之實施例2之一半導體裝置之一方法之圖示。此處，圖22A至圖23G依序展示製造半導體裝置1b之過程。
圖24至圖26係圖解說明藉由圖22A至圖23G中所示之過程形成之半導體裝置之主要區段之圖示，且類似於圖21，展示半導體裝置1b之端部分之截面表面。特定而言，圖24以一放大方式展示圖23E中所示之圖示之一部分。圖25以一放大方式展示圖23F中所示之圖示之一部分。圖26以一放大方式展示圖23G中所示之圖示之一部分。
另外，圖27至圖29展示繼圖22A至圖23G之過程之後製造該半導體裝置之過程。類似於圖21，圖27至圖29展示半導體裝置1b之端部分之一截面表面。在該實施例中，如圖22A至圖29中所示，經由(a)至(j)之過程來劃分其中提供複數個半導體裝置1b之一晶圓，並製造圖21等等中所示之半導體裝置1b。下面將闡述對該等過程之詳細說明。(a)　形成第一半導體晶片100b之佈線層111b首先，如圖22A中所示，形成第一半導體晶片100b之佈線層111b。
儘管圖22A中未展示，但在其厚度為例如幾百μm之半導體基板101b上形成半導體元件22b(參見圖21等等)。另外，形成佈線層111b以覆蓋半導體基板101b之一個表面。(b)　形成第二半導體晶片200b之佈線層211b接下來，如圖22B中所示，形成第二半導體晶片200b之佈線層211b。
儘管圖22B中未展示，但在半導體基板201b上形成半導體元件220b(參見圖21等等)。另外，形成佈線層211b以覆蓋半導體基板201b之一個表面。(c)　接合半導體基板101b與201b接下來，如圖22C中所示，將兩個半導體基板101b與201b彼此對置並彼此接合。
此處，將半導體基板101b及201b之佈線層111b及211b彼此對置，並將對置表面彼此接合。舉例而言，藉由一黏合劑將兩者彼此接合。(d)　薄化半導體基板101b接下來，如圖22D中所示，薄化半導體基板101b。此處，藉由拋光半導體基板101b的與半導體基板101b之上面提供佈線層111b之表面相反之表面，對半導體基板101b執行一薄化過程。由此，舉例而言，薄化半導體基板101b以使得其厚度為2至10 μm。
(e)　形成凹槽TR1接下來，如圖23E中所示，對半導體基板101b及佈線層111b執行一蝕刻過程，從而形成凹槽TR1b。此處，對半導體基板101b執行該蝕刻過程以便製作穿透半導體基板101b之孔。另外，對佈線層111b執行該蝕刻過程以便形成不穿透佈線層111b之凹部。特定而言，如圖24中所示，對半導體裝置1b之劃線區執行該蝕刻過程以便曝露連接至佈線層111hb之襯墊電極PAD1之表面，從而提供凹槽TR1b。(f)　測試第一半導體晶片100b接下來，測試第一半導體晶片100b。
此處，在藉由該過程形成之凹槽TR1b中插入一對測電探針PR，從而測試第一半導體晶片100b。亦即，在其中提供該複數個第一半導體晶片100之晶圓之狀態下，是否每一第一半導體晶片100b皆能夠展現一記憶體之規定特性。
特定而言，如圖25中所示，探測器PR與曝露於劃線區中之襯墊電極PAD1之表面接觸，從而量測第一半導體晶片100b之電特性。另外，在量測結果的基礎上，於對第一半導體晶片100b之測試中，判定該晶片是否已通過該測試。若通過該測試，則程序推進至以下過程。與此相反，若未通過該測試，則例如停止製造。(g)　形成凹槽TR2b接下來，如圖23G中所示，對半導體基板201b及佈線層211b執行一蝕刻過程，從而形成凹槽TR2b。此處，進一步對經由上述過程形成於該複數個第一半導體晶片100b之間的凹槽TR1b之部分執行該切晶，藉此使半導體基板201b之一部分保留。特定而言，如圖26中所示，執行該切晶以使得，在第一半導體晶片100b及第二半導體晶片200b之各別佈線層111b及211b中，使佈線部分111hb及211hb之側表面曝露於該側壁表面上，從而形成凹槽TR2b。由此，將藉由接合第一半導體晶片100b與第二半導體晶片200b形成之半導體裝置1b與半導體基板201b之一部分相結合。
而且，亦藉由該切晶過程中之拋光來移除用於該測試之襯墊電極PAD1。(h)　形成絕緣膜400接下來，如圖27中所示，形成絕緣膜400。此處，自該側部分至構成第一半導體晶片100b之半導體基板101b之上表面之區及構成第二半導體晶片200b之半導體基板201b之側部分由例如諸如環氧樹脂之樹脂覆蓋，從而形成一絕緣膜400。
在此種情況下，形成絕緣膜400以使得佈線部分111hb及211hb之側表面仍曝露於各別佈線層111b及211b之側壁表面上。舉例而言，藉由使用一印刷佈線基板之一印刷技術，形成絕緣膜400。
(i)　形成導電層401
接下來，如圖28中所示，形成導電層401。
此處，形成導電層401以覆蓋構成第一半導體晶片100b之佈線層111b及構成第二半導體晶片200b之佈線層211b之側部分兩者。
亦即，形成導電層401以使得導電層401電互連曝露於佈線層111b及211b之側部分處之佈線部分111hb及211hb。
另外，根據此一組態，隔著絕緣膜400，形成導電層401以自構成第一半導體晶片100b之佈線層111b之側部分延伸至該上表面。如所述，形成導電層401以在佈線層111b之上表面上用作一連接襯墊。
(j)　形成凸塊402
接下來，如圖29中所示，形成凸塊402。
此處，隔著絕緣膜400及導電層401，在半導體基板101b的與半導體基板101b之上面提供佈線層111b之表面相反之表面上形成凸塊402。亦即，在其中導電層401在佈線層111b之上表面上用作一連接襯墊之部分上形成凸塊402。
(k)　分離成半導體裝置1b
接下來，如圖21中所示，分離半導體裝置1b。
此處，將連接該複數個半導體裝置1b之半導體基板201b分離成若干塊，其中每一塊對應於每一半導體裝置1b。
(C)　總結
如上所述，在該實施例中，作為一半導體裝置之半導體裝置1b具有第一半導體晶片100b及堆疊在第一半導體晶片100b上之第二半導體晶片200b。第一半導體晶片100b包含佈線部分(第一佈線部分)111hb，佈線部分(第一佈線部分)111hb之側表面曝露於第一半導體晶片100b之側部分處。此外，第二半導體晶片200b包含佈線部分(第二佈線部分)211hb，佈線部分(第二佈線部分)211hb之側表面曝露於第二半導體晶片200b之側部分處。另外，曝露於第一半導體晶片100b及第二半導體晶片200b之側部分處之各別佈線部分111hb及211hb之側表面由導電層401覆蓋。亦即，導電層401電互連佈線部分111hb及2111hb(參見圖21)。
如上所述，在該實施例中，類似於實施例1，該複數個半導體晶片100b及200b電連接於該側壁部分處，且因此沒有必要在該半導體基板之表面上提供該等襯墊電極來電連接其兩者。相應地，在該實施例中，可減少設備之佔用面積，且因此可容易達成小型化。
此外，在該實施例中，薄化作為一記憶體晶片之第一半導體晶片100b。因此，可抑制因儲存資料之損壞而引起之軟錯誤之出現。
圖30係圖解說明其中阿爾法射線或宇宙射線之粒子入射於根據本發明之實施例2之半導體裝置中之一情況之一圖示。
如圖30中所示，當阿爾法射線或宇宙射線入射時，產生電子-電洞對，從而損壞作為一記憶體晶片之第一半導體晶片100b中之儲存資料。因此，可出現軟錯誤。
然而，藉由薄化第一半導體晶片100b，可抑制電子-電洞對之出現。相應地，可抑制因儲存資料之損壞而引起之軟錯誤之出現，且因此可提高設備之可靠性。
舉例而言，藉由將該記憶體晶片之一膜厚度設定處於5至15 μm之一範圍內，該記憶體晶片具有等於正常記憶體晶片之一膜厚度的1/10至1/80之一膜厚度。因此，可使軟錯誤之出現機率減少直至正常記憶體晶片之機率的1/10或以下。
3.　實施例3
(A)　裝置之組態
圖31係圖解說明根據本發明之實施例3之一半導體裝置之主要區段之一圖示。類似於圖21，圖31展示該半導體裝置之端部分之一截面表面。
如圖31中所示，半導體裝置1c包含一第一半導體晶片100c、一第二半導體晶片200c、一絕緣膜400、一導電層401及一凸塊402。
如圖31中所示，半導體裝置1c具有一「3維多層晶片結構」，且第一半導體晶片100c及第二半導體晶片200c彼此接合。在該實施例中，類似於實施例2，第一半導體晶片100c及第二半導體晶片200c之各別佈線部分111hc及211hc經由導電層401電連接於其側部分處。然而，第一半導體晶片100c及第二半導體晶片200c之組態不同於實施例2中之組態。如所述，該實施例包含與實施例2相同之點及不同之點。因此，省略對相同部分之重複說明。
(A-1)　關於第一半導體晶片100c
如圖31中所示，第一半導體晶片100c包含一半導體基板101c及一佈線層111c，其中佈線層111c提供於半導體基板101c之表面上。
在第一半導體晶片100c中，類似於實施例2，在半導體基板101c中上面提供佈線層111c之表面之一側上提供半導體元件22c。
此處，與實施例2相反，形成每一半導體元件22c以包含例如一MOS電晶體。該實施例不同於實施例2，因為半導體元件22c係藉由薄化一SOI(絕緣體上矽)基板以使得第一半導體晶片100c用作一高速裝置而形成。舉例而言，藉由將該半導體層之膜厚度設定至0.05 μm或以下，可形成一完全空乏(FD)SOI裝置。此外，藉由將該半導體層之膜厚度設定至0.1 μm或以下，可形成一部分空乏(PD)SOI裝置。
另外，第一半導體晶片100c經形成以相同於實施例2。
亦即，如圖31中所示，在佈線層111c之側部分中，形成佈線部分111hc以自佈線層111c之內部延伸至其側部分。提供此等佈線部分111hc以使得佈線部分111hc之側表面曝露於佈線層111c之側壁表面上。
(A-2)　關於第二半導體晶片200c
如圖31中所示，第二半導體晶片200c包含一半導體基板201c及一佈線層211c，其中佈線層211c提供於一半導體基板201c之表面上。
在第二半導體晶片200c中，類似於實施例2，半導體元件220c提供於半導體基板201c中上面提供佈線層211c之表面之一側上。
類似於實施例2，形成半導體元件220c以便在第二半導體晶片200c中構成一運算處理電路。
另外，第二半導體晶片200c經形成以相同於實施例2。
亦即，如圖31中所示，在佈線層211c之側部分中，形成佈線部分211hc以自佈線層211c之內部延伸至其側部分。提供此等佈線部分211hc以使得佈線部分211hc之側表面曝露於佈線層211c之側壁表面上。
(A-3)　其他
作為除第一半導體晶片100c及第二半導體晶片200c以外之部件之絕緣膜400、導電層401及凸塊402經提供以相同於實施例2。
(B)　製造方法
在下文中，將闡述製造半導體裝置1c之一方法之主要區段。
圖32A至圖41係圖解說明製造根據本發明之實施例3之一半導體裝置之一方法之圖示。
此處，圖32A至圖33G依序展示製造半導體裝置1c之過程。
圖34至圖38係圖解說明藉由圖32A至圖33G中所示之過程形成之半導體裝置之主要區段之圖示，且類似於圖31，展示半導體裝置1c之端部分之截面表面。
特定而言，圖34以一放大方式展示圖32A中所示之圖示之一部分。圖35以一放大方式展示圖32D中所示之圖示之一部分。圖36以一放大方式展示圖33E中所示之圖示之一部分。圖37以一放大方式展示圖33F中所示之圖示之一部分。圖38以一放大方式展示圖33G中所示之圖示之一部分。
另外，圖39至圖41展示繼圖32A至圖33G之過程之後製造該半導體裝置之過程。類似於圖31，圖39至圖41展示半導體裝置1c之端部分之一截面表面。
在該實施例中，如圖32A至圖41中所示，經由(a)至(j)之過程來劃分其中提供複數個半導體裝置1c之一晶圓，並製造圖31等等中所示之半導體裝置1c。
下面將闡述對該等過程之詳細說明。
(a)　形成第一半導體晶片100c之佈線層111c
首先，如圖32A中所示，形成第一半導體晶片100c之佈線層111c。
儘管圖32A中未展示，但例如SOI基板提供作為半導體基板101c。另外，在半導體基板101c上形成半導體元件22c作為SOI基板(參見圖31等等)。
舉例而言，如圖34中所示，MOS電晶體形成作為半導體元件22c。
特定而言，在半導體基板101c之上層部分(SOI基板之矽層之一部分)上形成一元件隔離部分STI。元件隔離部分STI係藉由在半導體基板101c之上層部分上形成一溝渠並接著在該溝渠內部嵌入一絕緣材料而形成。舉例而言，可針對該形成嵌入SiO2 及Si3 N4 。亦即，元件隔離部分STI形成呈一STI(淺溝渠隔離)結構。
然後，在由元件隔離部分STI隔離之區中提供半導體元件22c。此處，在半導體基板101c之上表面上形成一閘極絕緣膜221z，並接著在閘極絕緣膜221z上形成一閘極電極221g。另外，藉由使用閘極電極221g作為一自對準遮罩，將雜質作為離子植入至半導體基板101c中，藉此形成源極/汲極區222a及222b。
此後，類似於實施例2，形成佈線層111c以覆蓋半導體基板101c之一個表面。
(b)　形成第二半導體晶片200c之佈線層211c
接下來，如圖32B中所示，形成第二半導體晶片200c之佈線層211c。
儘管圖32B中未展示，但在半導體基板201c上形成半導體元件220c(參見圖31等等)。另外，形成佈線層211c以覆蓋半導體基板201c之一個表面。
(c)　接合半導體基板101c與201c
接下來，如圖32C中所示，將兩個半導體基板101c與201c彼此對置並彼此接合。
此處，將半導體基板101c與201c之佈線層111c與211c彼此對置，並將對置表面彼此接合。舉例而言，藉由一黏合劑來將兩者彼此接合。
(d)　薄化半導體基板101c
接下來，如圖32D中所示，薄化半導體基板101c。
此處，藉由拋光半導體基板101c的與半導體基板101c之上面提供佈線層111c之表面相反之表面，對半導體基板101c執行一薄化過程。
由此，舉例而言，薄化半導體基板101c以使得其厚度為2至10 μm。
特定而言，如圖35中所示，使用元件隔離部分STI作為一拋光止擋件，並終止該薄化過程。
(e)　形成凹槽TR1
接下來，如圖33E中所示，對半導體基板101c及佈線層111c執行一蝕刻過程，從而形成凹槽TR1c。
此處，對半導體基板101c執行該蝕刻過程以便製作穿透半導體基板101c之孔。
另外，對佈線層111c執行該蝕刻過程以便形成不穿透佈線層111c之凹部。
特定而言，如圖36中所示，對該複數個半導體晶片100c之劃線區執行該蝕刻過程以便曝露連接至佈線部分111hc之襯墊電極PAD1之表面，從而提供凹槽TR1c。
(f)　測試第一半導體晶片100c
接下來，如圖33F中所示，測試第一半導體晶片100c。
此處，在藉由該過程形成之凹槽TR1c中插入一對測電探針PR，從而測試第一半導體晶片100c。亦即，在其中提供該複數個第一半導體晶片100c之晶圓之狀態下，是否每一第一半導體晶片100c皆能夠展現一高速裝置之規定特性。
特定而言，如圖37中所示，探針PR與曝露於劃線區中之襯墊電極PAD1之表面接觸，從而量測第一半導體晶片100c之電特性。另外，在量測結果的基礎上，於對第一半導體晶片100c之測試中，判定該晶片是否已通過該測試。若通過該測試，則程序推進至以下過程。與此相反，若未通過該測試，則例如停止製造。
(g)　形成凹槽TR2c
接下來，如圖33G中所示，對半導體基板201c及佈線層211c執行一蝕刻過程，從而形成凹槽TR2c。
此處，進一步對經由上述過程形成於該複數個第一半導體晶片100c之間的凹槽TR1c之部分執行該切晶，藉此使半導體基板201c之一部分保留。
特定而言，如圖38中所示，執行該切晶以使得，在第一半導體晶片100c及第二半導體晶片200c之各別佈線層111c及211c中，佈線部分111hc及211hc之側表面曝露於該側壁表面上，從而形成凹槽TR2c。
由此，將藉由接合第一半導體晶片100c與第二半導體晶片200c形成之半導體裝置1c與半導體基板201c之一部分相結合。
而且，亦藉由該切晶過程中之拋光來移除用於該測試之襯墊電極PAD1。
(h)　形成絕緣膜400
接下來，如圖39中所示，形成絕緣膜400。
此處，自該側部分至構成第一半導體晶片100c之半導體基板101c之上表面之區及構成第二半導體晶片200c之半導體基板201c之側部分由例如諸如環氧樹脂之樹脂覆蓋，從而形成一絕緣膜400。
在此種情況下，形成絕緣膜400以使得佈線部分111hc及211hc之側表面仍曝露於各別佈線層111c及211c之側壁表面上。舉例而言，藉由使用一印刷佈線基板之一印刷技術，形成絕緣膜400。
(i)　形成導電層401
接下來，如圖40中所示，形成導電層401。
此處，形成導電層401以覆蓋構成第一半導體晶片100c之佈線層111c及構成第二半導體晶片200c之佈線層211c之側部分兩者。
亦即，形成導電層401以使得導電層401電互連曝露於佈線層111c及211c之側部分處之佈線部分111hc及211hc。
另外，根據此一組態，隔著絕緣膜400，形成導電層401以自構成第一半導體晶片100c之佈線層111c之側部分延伸至該上表面。如所述，形成導電層401以在佈線層111c之上表面上用作一連接襯墊。
(j)　形成凸塊402
接下來，如圖41中所示，形成凸塊402。
此處，隔著絕緣膜400及導電層401，在半導體基板101c的與半導體基板101c之上面提供佈線層111c之表面相反之表面上形成凸塊402。亦即，在其中導電層401在佈線層111c之上表面上用作一連接襯墊之部分上形成凸塊402。
(k)　分離成半導體裝置1c
接下來，如圖31中所示，分離半導體裝置1c。
此處，將連接該複數個半導體裝置1c之半導體基板201c分離成若干塊，其中每一塊對應於每一半導體裝置1c。
(C)　總結
如上所述，在該實施例中，作為一半導體裝置之半導體裝置1c具有第一半導體晶片100c及堆疊在第一半導體晶片100c上之第二半導體晶片200c。第一半導體晶片100c包含佈線部分(第一佈線部分)111hc，佈線部分(第一佈線部分)111hc之側表面曝露於第一半導體晶片100c之側部分處。此外，第二半導體晶片200c包含佈線部分(第二佈線部分)211hc，佈線部分(第二佈線部分)211hc之側表面曝露於第二半導體晶片200c之側部分處。另外，曝露於第一半導體晶片100c及第二半導體晶片200c之側部分處之各別佈線部分111hc及211hc之側表面由導電層401覆蓋。亦即，導電層401電互連佈線部分111hc及211hc(參見圖31)。
如上所述，在該實施例中，類似於實施例1，該複數個半導體晶片100c及200c電連接於該側壁部分處，且因此沒有必要在該半導體基板之表面上提供該等襯墊電極來電連接其兩者。相應地，在該實施例中，可減少設備之佔用面積，且因此可容易達成小型化。
4.　實施例4
(A)　裝置之組態
圖42係圖解說明根據本發明之實施例4之一半導體裝置之主要區段之一圖示。類似於圖21，圖42展示該記憶體裝置之端部分之一截面表面。
如圖42中所示，類似於實施例2，半導體裝置1d包含一第一半導體晶片100b、一第二半導體晶片200b、一絕緣膜400、一導電層401及一凸塊402。另外，與實施例1相反，半導體裝置1d進一步具有一第三半導體晶片100d及一玻璃基板300d。另外，實施例4在絕緣膜400、導電層401及凸塊402分別提供於其處之位置方面不同於實施例2。如所述，該實施例包含與實施例2相同之點及不同之點。因此，省略對相同部分之重複說明。
如圖42中所示，記憶體裝置1d具有一「3維多層晶片結構」，且類似於實施例2，第一半導體晶片100b與第二半導體晶片200b彼此接合。
另外，第三半導體晶片100d接合至第一半導體晶片100b的與其上面接合第二半導體晶片200b之表面相反之一表面。
第三半導體晶片100d經組態以相同於根據實施例1之第一半導體晶片100。亦即，第三半導體晶片100d係一「背面照射型」影像感測器晶片，且包含半導體基板101及佈線基板101，其中佈線層111提供於一半導體基板101之表面上。
另外，如圖42中所示，玻璃基板300接合至第三半導體晶片100d的與其與第一半導體晶片100b對置之表面相反之表面。
如圖42中所示，提供絕緣膜400以便覆蓋構成第一半導體晶片100b之半導體基板101b之側部分。此外，提供絕緣膜400以覆蓋自該側部分至構成第二半導體晶片200b之半導體基板201b之下表面之區。另外，提供絕緣膜400以覆蓋構成第三半導體晶片100d之半導體基板101之側部分。
類似於實施例2，如圖42中所示，提供絕緣膜400以便覆蓋構成第一半導體晶片100b之佈線層111b之側部分。此外，亦形成導電層401以覆蓋構成第二半導體晶片200b之佈線層211b之側部分。而且，在該實施例中，亦形成導電層401以覆蓋構成第三半導體晶片100d之佈線層111之側部分。
特定而言，如圖42中所示，在第一半導體晶片100b、第二半導體晶片200b及第三半導體晶片100d之各別佈線層111b、211b及111中，佈線部分111hb、211hb及111h之側表面曝露於該側壁表面上。導電層401整體地覆蓋佈線部分111h、211h及111之曝露側表面以便將佈線部分111h、211h及111彼此電連接。
此外，如圖42中所示，隔著絕緣膜400，形成導電層401以自該側部分延伸至構成第二半導體晶片200b之佈線層211b之上表面。另外，在構成第二半導體晶片200b之半導體基板201b中，隔著絕緣膜400及導電層401，在與上面提供佈線層211b之表面相反之表面上提供一凸塊402。
而且，在該實施例中，第一半導體晶片100b用作用於儲存自第三半導體晶片100d輸出之資料信號之一記憶體晶片。此外，類似於實施例1之第二半導體晶片200，第二半導體晶片200b用作用於處理自第三半導體晶片100d輸出之資料信號之一信號處理邏輯晶片。
(B)　總結
如上所述，在該實施例中，作為一半導體裝置之半導體裝置1d不僅具有第一半導體晶片100b及第二半導體晶片200b而且具有堆疊在第一半導體晶片100b上之第三半導體晶片100d。第三半導體晶片100d包含佈線部分111h，佈線部分111h之側表面曝露於第三半導體晶片100d之側部分處。另外，在各別半導體晶片100b、200b及100d之各別佈線部分111hb、211hb及111h中，其曝露於該等晶片之側部分處之側表面由導電層401覆蓋。亦即，導電層401電互連該等佈線部分(參見圖42)。
如上所述，在該實施例中，類似於實施例2，該複數個半導體晶片100b、200b及100d電連接於該側壁部分處，且因此沒有必要在該半導體基板之表面上提供該等襯墊電極來電連接該等各別晶片。相應地，在該實施例中，可減少設備之佔用面積，且因此可容易達成小型化。
5.　其他
在本發明之應用中，本發明並不限於上述實施例，且可採用各種經修改實例。
在對該等實施例之上文說明中，當該半導體裝置係該固態成像裝置時，該固態成像裝置適用於一相機。然而，本發明並不限於此。類似於一掃描機或一複印機，本發明可適用於各自具有該固態成像裝置之其他電子設備。
此外，在對該等實施例之上文說明中，堆疊兩個或三個半導體晶片。然而，本發明並不限於此。本發明可適用於其中堆疊四個或四個以上半導體晶片之一情形。
另外，可適當地組合該等各別實施例。
而且，在該等實施例中，固態成像裝置1、半導體裝置1b、1c及1d對應於本發明之半導體裝置。此外，在該等實施例中，光電二極體21對應於本發明之光電轉換部分。此外，在該等實施例中，第一半導體晶片100、100b及100c以及第三半導體晶片100d對應於本發明之第一半導體晶片。此外，在該等實施例中，第二半導體晶片200、200b及200c對應於本發明之第二半導體晶片。此外，在該等實施例中，佈線層111、111b、111c及111d對應於本發明之第一佈線層。此外，在該等實施例中，佈線部分111h、111hb、111hc及111hd對應於本發明之第一佈線部分。此外，在該等實施例中，佈線層211、211b及211c對應於本發明之第二佈線層。此外，在該等實施例中，佈線部分211h、211hb及211hc對應於本發明之第二佈線部分。此外，在該等實施例中，導電層401對應於本發明之導電層。此外，在該等實施例中，半導體基板101、101b及101c對應於本發明之第一半導體基板。此外，在該等實施例中，半導體基板201、201b及201c對應於本發明之第二半導體基板。此外，在該等實施例中，襯墊電極PAD1對應於本發明之第一襯墊電極。此外，在該等實施例中，襯墊電極PAD2對應於本發明之第二襯墊電極。此外，在上述實施例1中，圖9A等等中所示之過程對應於本發明之第一佈線層形成過程。此外，在上述實施例1中，圖9B等等中所示之過程對應於本發明之第二佈線層形成過程。此外，在上述實施例1中，圖9C等等中所示之過程對應於本發明之晶片堆疊過程。此外，在上述實施例1中，圖9D等等中所示之過程對應於本發明之薄化過程。此外，在上述實施例1中，圖10E等等中所示之過程對應於本發明之第一襯墊表面曝露過程。此外，在上述實施例1中，圖10F中所示之過程對應於本發明之第一晶片測試過程。此外，在上述實施例1中，圖10G等等中所示之過程對應於本發明之基板提供過程。此外，在上述實施例1中，圖11H等等中所示之過程對應於本發明之第二襯墊表面曝露過程。此外，在上述實施例1中，圖11I等等中所示之過程對應於本發明之第二晶片測試過程。此外，在上述實施例1中，圖11J等等中所示之過程對應於本發明之側表面曝露過程。此外，在上述實施例1中，圖19等等中所示之過程對應於本發明之導電層形成過程。
本申請案含有與2010年9月2日在日本專利局提出申請之日本優先專利申請案JP 2010-196639中所揭示之標的物相關之標的物，該申請案之全部內容以引用方式據此併入。
熟習此項技術者應理解，可視設計需求及其他因素而作出各種修改、組合、子組合及變更，只要其在隨附申請專利範圍及其等效範圍之範疇內。
1．．．固態成像裝置
1b．．．半導體裝置
1c．．．半導體裝置
1d．．．半導體裝置
3．．．垂直驅動電路
4．．．行電路
5．．．水平驅動電路
7．．．外部輸出電路
7a．．．自動增益控制電路
7b．．．類比至數位轉換電路
8．．．時序產生器
21．．．光電二極體
22．．．傳送電晶體
22b．．．半導體元件
22c．．．半導體元件
23．．．放大電晶體
24．．．選擇電晶體
25．．．重設電晶體
26．．．傳送線
27．．．垂直信號線
28．．．位址線
29．．．重設線
40．．．相機
42．．．光學系統
43．．．驅動電路區段
44．．．信號處理區段
100．．．第一半導體晶片
100b．．．第一半導體晶片
100c．．．第一半導體晶片
100d．．．第三半導體晶片
101．．．半導體基板
101b．．．第一半導體晶片
101c．．．半導體基板
111．．．佈線層
111b．．．佈線層
111h．．．佈線部分
111hb．．．佈線部分
111z．．．絕緣層
111zb．．．絕緣層
111c．．．佈線層
111hc．．．佈線部分
200．．．第二半導體晶片
200c．．．第二半導體晶片
200b．．．第二半導體晶片
200R．．．邏輯電路區
200S．．．控制電路區
201．．．半導體基板
201b．．．半導體基板
201c．．．半導體基板
211．．．佈線層
211b．．．佈線層
211h．．．佈線部分
211hb．．．佈線部分
211z．．．絕緣層
211zb．．．絕緣層
211c．．．佈線層
211hc．．．佈線部分
220．．．半導體元件
220b．．．半導體元件
220c．．．第二半導體晶片
221g．．．閘極電極
221z．．．閘極絕緣膜
222a．．．源極/汲極區
222b．．．源極/汲極區
300．．．玻璃基板
301．．．黏合劑層
400．．．絕緣膜
401．．．導電層
402．．．凸塊
B．．．藍色
BH．．．拜耳陣列
CF．．．濾色片
CFB．．．藍色濾光層
CFG．．．綠色濾光層
CFR．．．紅色濾光層
FD．．．浮動擴散部
G．．．綠色
H．．．入射光
I．．．恆定電流源
JS．．．光接收表面
LA1．．．劃線區
LA2．．．劃線區
ML．．．晶片上透鏡
P．．．像素
PA．．．像素區
PAD1．．．襯墊電極
PAD2．．．襯墊電極
PB．．．像素隔離部分
PR．．．測電探針
PS．．．成像表面
R．．．紅色
STI．．．元件隔離部分
Tr．．．電晶體
TR1．．．凹槽
TR1b．．．凹槽
TR1c．．．凹槽
TR2．．．凹槽
TR2b．．．凹槽
TR2c．．．凹槽
TR3．．．凹槽
Vdd．．．電源電位供應線
圖1係圖解說明根據本發明之實施例1之一相機40之一組態之一組態圖；
圖2係圖解說明根據本發明之實施例1之一固態成像裝置1之一整個組態之一方塊圖；
圖3係圖解說明根據本發明之實施例1之固態成像裝置1之該整個組態之一透視圖；
圖4係圖解說明根據本發明之實施例1之固態成像裝置之主要區段之一圖示；
圖5係圖解說明根據本發明之實施例1之一像素P之一圖示；
圖6係圖解說明根據本發明之實施例1之像素P之一圖示；
圖7A至圖7C係圖解說明根據本發明之實施例1在自像素P讀出信號時供應至各別區段之脈衝信號之時序圖；
圖8係圖解說明根據本發明之實施例1之一濾色片CF之一圖示；
圖9A至圖9D係圖解說明製造根據本發明之實施例1之一固態成像裝置之一方法之圖示；
圖10E至圖10G係圖解說明製造根據本發明之實施例1之固態成像裝置之方法之圖示；
圖11H至圖11J係圖解說明製造根據本發明之實施例1之固態成像裝置之方法之圖示；
圖12係圖解說明製造根據本發明之實施例1之固態成像裝置之方法之一圖示；
圖13係圖解說明製造根據本發明之實施例1之固態成像裝置之方法之一圖示；
圖14係圖解說明製造根據本發明之實施例1之固態成像裝置之方法之一圖示；
圖15係圖解說明製造根據本發明之實施例1之固態成像裝置之方法之一圖示；
圖16係圖解說明製造根據本發明之實施例1之固態成像裝置之方法之一圖示；
圖17係圖解說明製造根據本發明之實施例1之固態成像裝置之方法之一圖示；
圖18係圖解說明製造根據本發明之實施例1之固態成像裝置之方法之一圖示；
圖19係圖解說明製造根據本發明之實施例1之固態成像裝置之方法之一圖示；
圖20係圖解說明製造根據本發明之實施例1之固態成像裝置之方法之一圖示；
圖21係圖解說明根據本發明之實施例2之一半導體裝置之主要區段之一圖示；
圖22A至圖22D係圖解說明製造根據本發明之實施例2之半導體裝置之方法之圖示；
圖23E至圖23G係圖解說明製造根據本發明之實施例2之半導體裝置之方法之圖示；
圖24係圖解說明製造根據本發明之實施例2之半導體裝置之方法之一圖示；
圖25係圖解說明製造根據本發明之實施例2之半導體裝置之方法之一圖示；
圖26係圖解說明製造根據本發明之實施例2之半導體裝置之方法之一圖示；
圖27係圖解說明製造根據本發明之實施例2之半導體裝置之方法之一圖示；
圖28係圖解說明製造根據本發明之實施例2之半導體裝置之方法之一圖示；
圖29係圖解說明製造根據本發明之實施例2之半導體裝置之方法之一圖示；
圖30係圖解說明其中阿爾法射線或宇宙射線之粒子入射於根據本發明之實施例2之半導體裝置中之一情況之一圖示；
圖31係圖解說明根據本發明之實施例3之一半導體裝置之主要區段之一圖示；
圖32A至圖32D係圖解說明製造根據本發明之實施例3之半導體裝置之方法之圖示；
圖33E至圖33G係圖解說明製造根據本發明之實施例3之半導體裝置之方法之圖示；
圖34係圖解說明製造根據本發明之實施例3之半導體裝置之方法之一圖示；
圖35係圖解說明製造根據本發明之實施例3之半導體裝置之方法之一圖示；
圖36係圖解說明製造根據本發明之實施例3之半導體裝置之方法之一圖示；
圖37係圖解說明製造根據本發明之實施例3之半導體裝置之方法之一圖示；
圖38係圖解說明製造根據本發明之實施例3之半導體裝置之方法之一圖示；
圖39係圖解說明製造根據本發明之實施例3之半導體裝置之方法之一圖示；
圖40係圖解說明製造根據本發明之實施例3之半導體裝置之方法之一圖示；
圖41係圖解說明製造根據本發明之實施例3之半導體裝置之方法之一圖示；及
圖42係圖解說明根據本發明之實施例4之一半導體裝置之主要區段之一圖示。
1．．．固態成像裝置
21．．．光電二極體
22．．．傳送電晶體
100．．．第一半導體晶片
101．．．半導體基板
111．．．佈線層
111h．．．佈線部分
111z．．．絕緣層
200．．．第二半導體晶片
201．．．半導體基板
211．．．佈線層
211h．．．佈線部分
211z．．．絕緣層
220．．．半導體元件
300．．．玻璃基板
301．．．黏合劑層
400．．．絕緣膜
401．．．導電層
402．．．凸塊
CF．．．濾色片
H．．．入射光
JS．．．光接收表面
ML．．．晶片上透鏡
P．．．像素
PB．．．像素隔離部分

Claims (16)

  1. 一種半導體裝置，其包括：一第一半導體晶片；及一第二半導體晶片，其堆疊在該第一半導體晶片上，其中該第一半導體晶片包含一第一半導體基板，有一第一佈線部分於其中，且一第一絕緣層係堆疊於該第一半導體基板上，該第一佈線部分之一側表面曝露於該第一半導體晶片之一側部分處，該第二半導體晶片包含一第二半導體基板，有一第二佈線部分於其中，且一第二絕緣層係堆疊於該第二半導體基板上，該第二佈線部分之一側表面曝露於該第二半導體晶片之一側部分處，該第一絕緣層及該第二絕緣層係彼此對置，且該第一半導體晶片與該第二半導體晶片之對置表面係彼此接合；曝露於該第一半導體晶片及該第二半導體晶片之該等側部分處的該第一佈線部分及該第二佈線部分之該等各別側表面由一導電層覆蓋，且該第一佈線部分與該第二佈線部分經由該導電層彼此電連接，且該第一半導體基板比該第二半導體基板薄。
  2. 如請求項1之半導體裝置，其中該第一半導體晶片比該第二半導體晶片薄。
  3. 如請求項2之半導體裝置，其中： 該第一半導體晶片包含若干像素，該等像素中之每一者包含一光電轉換部分，且對於該等像素中之每一者，該光電轉換部分經組態以接收自該第一半導體晶片的在與該第一半導體晶片之上面堆疊該第二半導體晶片之一表面相反之一側上的一表面入射之入射光。
  4. 如請求項2之半導體裝置，其中該第一半導體晶片包含一半導體記憶體元件。
  5. 如請求項2之半導體裝置，其中該第一半導體晶片包含於一SOI(絕緣體上矽)基板上之一半導體元件。
  6. 如請求項3之半導體裝置，其中該第二半導體晶片包含一信號處理電路。
  7. 一種製造一半導體裝置之方法，其包括：形成一第一半導體晶片；堆疊一第二半導體晶片於該第一半導體晶片上；使形成於該第一半導體晶片上之一第一佈線部分之一側表面及形成於該第二半導體晶片上之一第二佈線部分之一側表面曝露於其中堆疊該第一半導體晶片及該第二半導體晶片之一堆疊本體之一側部分處；及藉由提供一導電層以便覆蓋曝露於該第一半導體晶片及該第二半導體晶片之側部分處的該第一佈線部分及該第二佈線部分之該等側表面，來將該第一佈線部分與該第二佈線部分彼此電連接，其中該第一半導體晶片之形成包含： 有一第一佈線層在其中之一第一絕緣層，該第一絕緣層堆疊於一第一半導體基板上，該第二半導體晶片之形成包含：有一第二佈線層在其中之一第二絕緣層，該第二絕緣層堆疊於一第二半導體基板上，其中在該第二半導體晶片於該第一半導體晶片上之該堆疊中，該第一絕緣層與該第二絕緣層係彼此對置，且該第一半導體晶片與該第二半導體晶片之對置表面係彼此接合，該第一半導體晶片之該形成進一步包含薄化該第一半導體基板；及在該第一半導體基板之該薄化中，在於該第二半導體晶片之該堆疊中在該第一半導體晶片上堆疊且支撐該第二半導體晶片之後薄化該第一半導體基板。
  8. 如請求項7之製造該半導體裝置之方法，其進一步包括：使經形成以便電連接至該第一佈線部分之一第一襯墊電極之一表面曝露於該第一半導體晶片之該側部分處；及藉由使用該第一襯墊電極來測試該第一半導體晶片，其中，在該等側表面之該曝露之前執行該第一襯墊電極之該表面之該曝露及該第一半導體晶片之該測試，且當在該等側表面之該曝露中曝露該第一佈線部分及 該第二佈線部分之該等側表面時，移除該第一襯墊電極。
  9. 如請求項8之製造該半導體裝置之方法，其進一步包括：使經形成以便電連接至該第二佈線部分之一第二襯墊電極之一表面曝露於該第二半導體晶片之該側部分處；及藉由使用該第二襯墊電極來測試該第二半導體晶片，其中，在該等側表面之該曝露之前執行該第二襯墊電極之該表面之該曝露及該第二半導體晶片之該測試，且當在該等側表面之該曝露中曝露該第一佈線部分及該第二佈線部分之該等側表面時，移除該第二襯墊電極。
  10. 如請求項9之製造該半導體裝置之方法，其進一步包括提供一基板，以使得該基板與該第一半導體晶片的與該第一半導體晶片之上面堆疊該第二半導體晶片之一表面相反的一表面對置，其中在該第一半導體晶片之該測試與該第二襯墊電極之該表面之該曝露之間執行該基板之該提供。
  11. 一種包含一半導體裝置之電子設備，該半導體裝置包括：一第一半導體晶片；及一第二半導體晶片，其堆疊在該第一半導體晶片上， 其中，該第一半導體晶片包含一第一半導體基板，有一第一佈線部分於其中，且一第一絕緣層係堆疊於該第一半導體基板上，該第一佈線部分之一側表面曝露於該第一半導體晶片之一側部分處，該第二半導體晶片包含一第二半導體基板，有一第二佈線部分於其中，且一第二絕緣層係堆疊於該第二半導體基板上，該第二佈線部分之一側表面曝露於該第二半導體晶片之一側部分處，該第一絕緣層及該第二絕緣層係彼此對置，且該第一半導體晶片與該第二半導體晶片之對置表面係彼此接合；曝露於該第一半導體晶片及該第二半導體晶片之該等側部分處的該第一佈線部分及該第二佈線部分之該等各別側表面由一導電層覆蓋，且該第一佈線部分與該第二佈線部分經由該導電層彼此電連接，且該第一半導體基板比該第二半導體基板薄。
  12. 如請求項11之電子設備，其中該第一半導體晶片比該第二半導體晶片薄。
  13. 如請求項12之電子設備，其中：該第一半導體晶片包含若干像素，該等像素中之每一者包含一光電轉換部分，且對於該等像素中之每一者，該光電轉換部分經組態以 接收自該第一半導體晶片的在與該第一半導體晶片之上面堆疊該第二半導體晶片之一表面相反之一側上的一表面入射之入射光。
  14. 如請求項12之電子設備，其中該第一半導體晶片包含一半導體記憶體元件。
  15. 如請求項12之電子設備，其中該第一半導體晶片包含於一SOI(絕緣體上矽)基板上之一半導體元件。
  16. 如請求項13之半導體裝置，其中該第二半導體晶片包含一信號處理電路。
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