KR101902576B1 - 반도체 장치, 그 제조 방법, 및, 전자 기기 - Google Patents

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히로시 타카하시
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Abstract

[과제]
제조 효율의 향상, 비용 저감, 신뢰성의 향상, 소형화를 용이하게 실현시킨다.
[해결 수단]
각 배선(111h, 211h)에서, 제 1 반도체 칩(100) 및 제 2 반도체 칩(200)의 측단부에서 노출한 측면이, 도전층(401)으로 피복된다. 이에 의해, 도전층(401)에 의해 양 배선(111h, 211h)의 사이가 전기적으로 접속시킨다.

Description

반도체 장치, 그 제조 방법, 및, 전자 기기 {SEMICONDUCTOR DEVICE, MANUFACTURING METHOD THEREFOR, AND ELECTRONIC APPARATUS}
본 발명은 고체 촬상 장치 등의 반도체 장치 및 그 제조 방법에 관한 것이다. 또한, 본 발명은 고체 촬상 장치를 포함하는 카메라 등의 전자 기기에 관한 것이다.
디지털 비디오 카메라, 디지털 스틸 카메라 등의 전자 기기는, 고체 촬상 장치 등의 반도체 장치를 포함한다. 예를 들면, 고체 촬상 장치로서, CMOS(Complementary Metal Oxicide Semiconductor)형 이미지 센서, CCD(Charge Coupled Device)형 이미지 센서를 포함한다.
고체 촬상 장치는, 반도체 기판의 면에 복수의 화소가 어레이 형상으로 배열되어 있다. 각 화소에서는, 광전 변환부가 마련되어 있다. 광전 변환부는, 예를 들면, 포토 다이오드이고, 외장의 광학계를 통하여 입사한 광을 수광면에서 수광하고 광전 변환함에 의해, 신호 전하를 생성한다.
고체 촬상 장치중, CMOS형 이미지 센서는, 광전 변환부 외에, 화소 트랜지스터를 포함하도록, 화소가 구성되어 있다. 화소 트랜지스터는, 복수의 트랜지스터로 구성되어 있고, 광전 변환부에서 생성된 신호 전하를 판독하여, 신호선에 전기 신호로서 출력한다. CMOS형 이미지 센서는, 소비 전력이 낮기 때문에, 카메라 부착 휴대 전화나 PDA(Personal Digital Assistant) 등의 모바일 기기에서 많이 사용되고 있다.
상기한 바와 같은 반도체 장치에서는, 기능이 다른 복수의 반도체 칩을 적중(積重)하여 전기적으로 접속하는 「3차원 적층 칩 구조」가 제안되어 있다.
「3차원 적층 칩 구조」에서는, 각 반도체 칩의 기능에 대응하도록, 각 회로를 최적으로 형성하는 것이 가능하기 때문에, 장치를 고기능화하는 것을 용이하게 실현할 수 있다. 예를 들면, 센서 회로를 포함하는 반도체 칩과, 신호를 처리하는 회로가 마련된 로직 회로를 포함하는 반도체 칩과의 각 기능에 대응하도록, 센서 회로 및 로직 회로를 최적으로 형성함으로써, 고기능의 고체 촬상 장치를 제조할 수 있다. 여기서는, 반도체 칩의 기판에 관통 전극을 마련함으로써, 이들의 복수의 반도체 칩을 전기적으로 접속하고 있다(예를 들면, 특허 문헌 1, 2 참조).
[특허 문헌]
특허 문헌 1 : 일본 특개2006-49361호 공보
특허 문헌 2 : 일본 특개2007-13089호 공보
그러나 「3차원 적층 칩 구조」의 경우에는, 기판에 절연을 확보하여 관통된 깊은 구멍을 뚫기 때문에, 제조 효율을 향상시키는 것이 곤란하다.
예를 들면, 1㎛ 정도의 작은 구멍을 형성하기 위해 기판을 박막화 할 필요가 있는데, 이 경우에는, 그 박막화 전에, 별도로, 보존 기판에 부착하는 등의 공정이 필요해진다. 이 때문에, 제조 효율의 향상이 곤란하고, 비용이 증가하는 경우가 있다. 또한, 고(高)애스펙트비의 구멍에 도전 재료를 메우기 위해, 텅스텐(W) 등의 피복성이 좋은 도전 재료를 사용할 필요가 있기 때문에, 도전 재료의 선택이 제약되는 경우가 있다.
또한, 각 반도체 칩에 회로면을 접합하여 전기적으로 접속시키는 경우에, 기판이 두꺼운 경우(예를 들면, 수백㎛ 두께)에는, 깊은 구멍의 형성, 인출 전극의 형성, 솔더 볼의 형성 등의 공정이 필요해진다. 이 때문에, 비용이 증가하는 경우가 있다.
또한, 본딩할 때에 발생하는 응력이, 접합면의 취약한 부분에 집중하는 경우가 있기 때문에, 그 부분에서 크랙이 생겨, 장치의 신뢰성이 저하되는 경우가 있다. 반도체 웨이퍼를 다이싱하여 복수로 분할할 때에도, 접합면에서 크랙이 생겨, 장치의 신뢰성이 저하되는 경우가 있다.
이 밖에, 복수의 반도체 웨이퍼 사이의 전기적인 접속을 확보하기 위해, 전극 패드를 작게 하는 것이 곤란하기 때문에, 칩을 소형화하는 것이 곤란하다.
이와 같이, 「3차원 적층 칩 구조」에서는, 제조 효율의 향상이나, 비용 저감의 실현이 곤란한 경우가 있다. 그 밖에, 「3차원 적층 칩 구조」에서는, 장치의 신뢰성의 향상이나, 소형화를 실현하는 것이 곤란한 경우가 있다.
따라서 본 발명은 제조 효율의 향상, 비용 저감, 신뢰성의 향상, 소형화의 실현이 가능한, 반도체 장치 및 그 제조 방법, 전자 기기를 제공한다.
본 발명의 반도체 장치는, 제 1 반도체 칩과, 상기 제 1 반도체 칩에 적층된 제 2 반도체 칩을 구비하고 있고, 상기 제 1 반도체 칩은, 당해 제 1 반도체 칩의 측단부(側端部)에서 측면이 노출한 제 1 배선을 포함하고, 상기 제 2 반도체 칩은, 당해 제 2 반도체 칩의 측단부에서 측면이 노출한 제 2 배선을 포함하고, 상기 제 1 배선과 상기 제 2 배선의 각각은, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 측단부에서 노출한 측면이 도전층으로 피복되어 있고, 상기 도전층에 의해 상기 제 1 배선과 상기 제 2 배선 사이가 전기적으로 접속되어 있다.
바람직하게는, 상기 제 1 반도체 칩은, 상기 제 2 반도체 칩보다도 얇고, 상기 제 2 반도체 칩은, 상기 제 1 반도체 칩을 지지하는 지지 기판으로서 마련되어 있다.
바람직하게는, 상기 제 1 반도체 칩은, 광전 변환부를 포함하는 화소가 형성되어 있고, 상기 광전 변환부는, 상기 제 1 반도체 칩에서 상기 제 2 반도체 칩이 적층된 면과는 반대측의 면에서 입사하는 입사광을 수광하도록 마련되어 있다.
바람직하게는, 상기 제 1 반도체 칩은, 반도체 메모리 소자를 포함한다.
바람직하게는, 상기 제 1 반도체 칩은, SOI(Silicon on Insulator) 기판에 형성된 반도체 소자를 포함한다.
바람직하게는, 상기 제 2 반도체 칩은, 신호 처리 회로를 포함한다.
바람직하게는, 상기 제 1 반도체 칩은, 제 1 반도체 기판과, 상기 제 1 반도체 기판에 적층되고, 상기 제 1 배선이 절연층에 형성되어 있는 제 1 배선층을 가지며, 상기 제 2 반도체 칩은, 제 2 반도체 기판과, 상기 제 2 반도체 기판에 적층되고, 상기 제 2 배선이 절연층에 형성되어 있는 제 2 배선층을 가지며, 상기 제 1 배선층과 상기 제 2 배선층이 대면하여 있고, 당해 대면한 면에서, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩이 접합 되어 있다.
본 발명의 반도체 장치의 제조 방법은, 제 1 반도체 칩에 제 2 반도체 칩을 적층하는 칩 적층 공정과, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩이 적층한 적층체의 측단부에서, 상기 제 1 반도체 칩에 형성된 제 1 배선의 측면을 노출시킴과 함께, 상기 제 2 반도체 칩에 형성된 제 2 배선의 측면을 노출시키는 측면 노출 공정과, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 측단부에 노출한 상기 제 1 배선 및 상기 제 2 배선의 측면을 피복하도록, 도전층을 마련함에 의해, 상기 제 1 배선과 상기 제 2 배선 사이를 전기적으로 접속시키는 도전층 형성 공정을 갖는다.
바람직하게는, 상기 제 1 반도체 칩을 형성하는 공정은, 상기 제 1 배선이 절연층 중에 형성되어 있는 제 1 배선층을, 제 1 반도체 기판에 적층하는 제 1 배선층 형성 공정을 포함하고, 상기 제 2 반도체 칩을 형성하는 공정은, 상기 제 2 배선이 절연층 중에 형성되어 있는 제 2 배선층을, 제 2 반도체 기판에 적층하는 제 2 배선층 형성 공정을 포함하고, 상기 칩 적층 공정에서는, 상기 제 1 배선층과 상기 제 2 배선층을 대면시키고, 당해 대면한 면에서, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 접합한다.
바람직하게는, 상기 제 1 반도체 칩을 형성하는 공정은, 상기 제 1 반도체 기판을 박막화하는 박막화 공정을 포함하고, 상기 박막화 공정에서는, 상기 칩 적층 공정에서, 상기 제 1 반도체 칩에 상기 제 2 반도체 칩을 적층하여 지지시킨 후에, 상기 제 1 반도체 기판을 박막화한다.
바람직하게는, 상기 제 1 반도체 칩의 측단부에서, 상기 제 1 배선에 전기적으로 접속하도록 형성된 제 1 패드 전극의 표면을 노출시키는 제 1의 패드 표면 노출 공정과, 상기 제 1 패드 전극을 이용하여 상기 제 1 반도체 칩에 관해 검사하는 제 1의 칩 검사 공정을 가지며, 상기 제 1의 패드 표면 노출 공정과 상기 제 1의 칩 검사 공정을, 상기 측면 노출 공정의 전에 실시하고, 상기 측면 노출 공정에서 상기 제 1 배선 및 상기 제 2 배선의 측면을 노출시킬 때에, 상기 제 1 패드 전극을 제거한다.
바람직하게는, 상기 제 2 반도체 칩의 측단부에서, 상기 제 2 배선에 전기적으로 접속하도록 형성된 제 2 패드 전극의 표면을 노출시키는 제 2의 패드 표면 노출 공정과, 상기 제 2 패드 전극을 이용하여 상기 제 2 반도체 칩에 관해 검사하는 제 2의 칩 검사 공정을 가지며, 상기 제 2의 패드 표면 노출 공정과 상기 제 2의 칩 검사 공정을, 상기 측면 노출 공정의 전에 실시하고, 상기 측면 노출 공정에서 상기 제 1 배선 및 상기 제 2 배선의 측면을 노출시킬 때에, 상기 제 2 패드 전극을 제거한다.
바람직하게는, 상기 제 1 반도체 칩에서 상기 제 2 반도체 칩이 적층된 면과는 반대측의 면에 대면하도록 기판을 설치하는 기판 설치 공정을 가지며, 상기 제 1의 칩 검사 공정과 상기 제 2의 패드 표면 노출 공정 사이에, 상기 기판 설치 공정을 실시한다.
본 발명의 전자 기기는, 제 1 반도체 칩과, 상기 제 1 반도체 칩에 적층된 제 2 반도체 칩을 구비하고 있고, 상기 제 1 반도체 칩은, 당해 제 1 반도체 칩의 측단부에서 측면이 노출한 제 1 배선을 포함하고, 상기 제 2 반도체 칩은, 당해 제 2 반도체 칩의 측단부에서 측면이 노출한 제 2 배선을 포함하고, 상기 제 1 배선과 상기 제 2 배선의 각각은, 상기 제 1 반도체 칩 및 상기 그 제 2 반도체 칩의 측단부에서 노출한 측면이 도전층으로 피복되어 있고, 당해 도전층에 의해 상기 제 1 배선과 상기 제 2 배선 사이가 전기적으로 접속되어 있다.
본 발명에 의하면, 제조 효율의 향상, 비용 저감, 신뢰성의 향상, 소형화의 실현이 가능한 반도체 장치, 그 제조 방법, 및 전자 기기를 제공할 수 있다.
도 1은, 본 발명에 관한 실시 형태 1에서, 카메라(40)의 구성을 도시하는 구성도.
도 2는, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치(1)의 전체 구성을 도시하는 블록도.
도 3은, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치(1)의 전체 구성을 도시하는 사시도.
도 4는, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 주요부를 도시하는 도면.
도 5는, 본 발명에 관한 실시 형태 1에서, 화소(P)를 도시하는 도면.
도 6은, 본 발명에 관한 실시 형태 1에서, 화소(P)를 도시하는 도면.
도 7은, 본 발명에 관한 실시 형태 1에서, 화소(P)로부터 신호를 판독할 때에, 각 부분에 공급하는 펄스 신호를 도시하는 타이밍 차트.
도 8은, 본 발명에 관한 실시 형태 1에서, 컬러 필터(CF)를 도시하는 도면.
도 9는, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 10은, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 11은, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 12는, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 13은, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 14는, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 15는, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 16은, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 17은, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 18은, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 19는, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 20은, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면.
도 21은, 본 발명에 관한 실시 형태 2에서, 반도체 장치의 주요부를 도시하는 도면.
도 22는, 본 발명에 관한 실시 형태 2에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 23은, 본 발명에 관한 실시 형태 2에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 24는, 본 발명에 관한 실시 형태 2에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 25는, 본 발명에 관한 실시 형태 2에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 26은, 본 발명에 관한 실시 형태 2에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 27은, 본 발명에 관한 실시 형태 2에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 28은, 본 발명에 관한 실시 형태 2에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 29는, 본 발명에 관한 실시 형태 2에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 30은, 본 발명에 관한 실시 형태 2에서, 반도체 장치에, 알파선, 또는, 우주선의 입자가 입사한 양상을 도시하는 도면.
도 31은, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 주요부를 도시하는 도면.
도 32는, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 33은, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 34는, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 35는, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 36은, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 37은, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 38은, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 39는, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 40은, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 41은, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 제조 방법을 도시하는 도면.
도 42는, 본 발명에 관한 실시 형태 4에서, 반도체 장치의 주요부를 도시하는 도면.
본 발명의 실시 형태에 관해, 도면을 참조하여 설명한다.
또한, 설명은 하기한 순서로 행한다.
1. 실시 형태 1(이미지 센서 칩 + 로직 회로 칩)
2. 실시 형태 2(메모리 칩 + 로직 회로 칩)
3. 실시 형태 3(SOI 고속 디바이스 칩 + 로직 회로 칩)
4. 실시 형태 4(이미지 센서 칩 + 메모리 칩 + 로직 회로 칩)
5. 기타
<1. 실시 형태 1>
(A) 장치 구성
(A-1) 카메라의 주요부 구성
도 1은, 본 발명에 관한 실시 형태 1에서, 카메라(40)의 구성을 도시하는 구성도다.
도 1에 도시하는 바와 같이, 카메라(40)는, 고체 촬상 장치(1)와, 광학계(42)와, 구동 회로부(43)와, 신호 처리부(44)를 갖는다. 각 부분에 관해, 순차적으로 설명한다.
고체 촬상 장치(1)는, 광학계(42)를 통하여 피사체상으로서 입사하는 입사광(H)을, 촬상면(PS)에서 수광하고 광전 변환함에 의해, 신호 전하를 생성한다. 여기서는, 고체 촬상 장치(1)는 구동 회로부(43)로부터 출력되는 제어 신호에 의거하여 구동한다. 그리고 신호 전하를 판독하여, 로(raw) 데이터로서 출력한다.
광학계(42)는, 결상 렌즈나 조리개 등의 광학 부재를 포함하고, 입사광(H)을 고체 촬상 장치(1)의 촬상면(PS)에 집광하도록 배치되어 있다.
구동 회로부(43)는, 각종의 제어 신호를 고체 촬상 장치(1)와 신호 처리부(44)에 출력하고, 고체 촬상 장치(1)와 신호 처리부(44)를 제어하여 구동시킨다.
신호 처리부(44)는, 고체 촬상 장치(1)로부터 출력된 전기 신호에 관해 신호 처리를 실시함에 의해, 디지털 화상을 생성하도록 구성되어 있다.
(A-2) 고체 촬상 장치의 주요부 구성
고체 촬상 장치(1)의 전체 구성에 관해 설명한다.
도 2는, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치(1)의 전체 구성을 도시하는 블록도다.
도 2에 도시하는 바와 같이, 고체 촬상 장치(1)는, 화소 영역(PA)이 마련되어 있다.
화소 영역(PA)은, 도 2에 도시하는 바와 같이, 사각형 형상이고, 복수의 화소(P)가 수평 방향(x)과 수직 방향(y)의 각각에 배치되어 있다. 즉, 화소(P)가 매트릭스형상으로 나열하여 있다. 그리고 이 화소 영역(PA)은, 도 1에 도시한 촬상면(PS)에 상당한다. 화소(P)의 상세에 관해서는 후술한다.
이 밖에, 고체 촬상 장치(1)는, 도 2에 도시하는 바와 같이, 수직 구동 회로(3)와, 칼럼 회로(4)와, 수평 구동 회로(5)와, 외부 출력 회로(7)와, 타이밍 제너레이터(8)가 주변 회로로서 마련되어 있다.
수직 구동 회로(3)는, 도 2에 도시하는 바와 같이, 화소 영역(PA)에 수평 방향(x)으로 나열하는 복수의 화소(P)의 행마다 전기적으로 접속되어 있다.
칼럼 회로(4)는, 도 2에 도시하는 바와 같이, 열 단위로 화소(P)로부터 출력되는 신호에 관해 신호 처리를 실시하도록 구성되어 있다. 여기서는, 칼럼 회로(4)는, CDS(Correlated Double Sampling ; 상관 이중 샘플링) 회로(도시 생략)를 포함하고, 고정 패턴 노이즈를 제거하는 신호 처리를 실시한다.
수평 구동 회로(5)는, 도 2에 도시하는 바와 같이, 칼럼 회로(4)에 전기적으로 접속되어 있다. 수평 구동 회로(5)는, 예를 들면, 시프트 레지스터를 포함하고, 칼럼 회로(4)에서 화소(P)의 열마다 보존되어 있는 신호를, 순차적으로 외부 출력 회로(7)에 출력시킨다.
외부 출력 회로(7)는, 도 2에 도시하는 바와 같이, 칼럼 회로(4)에 전기적으로 접속되어 있고, 칼럼 회로(4)로부터 출력된 신호에 관해 신호 처리를 실시 후, 외부에 출력한다. 외부 출력 회로(7)는, AGC(Automatic Gain Control) 회로(7a)와 ADC 회로(7b)를 포함한다. 외부 출력 회로(7)에서는, AGC 회로(7a)가 신호에 게인을 걸은 후에, ADC 회로(7b)가 아날로그 신호로부터 디지털 신호를 변환하고, 외부에 출력한다.
타이밍 제너레이터(8)는, 도 2에 도시하는 바와 같이, 수직 구동 회로(3), 칼럼 회로(4), 수평 구동 회로(5), 외부 출력 회로(7)의 각각에 전기적으로 접속되어 있다. 타이밍 제너레이터(8)는, 각종 펄스 신호를 생성하고, 수직 구동 회로(3), 칼럼 회로(4), 수평 구동 회로(5), 외부 출력 회로(7)에 출력함으로써, 각 부분에 대해 구동 제어를 행한다.
도 3은, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치(1)의 전체 구성을 도시하는 사시도다.
도 3에 도시하는 바와 같이, 본 실시 형태에서는, 고체 촬상 장치(1)는, 제 1 반도체 칩(100)과, 제 2 반도체 칩(200)을 갖는다. 제 1 반도체 칩(100)과, 제 2 반도체 칩(200)의 각각은, 대면하여 있고, 상세에 관해서는 후술하지만, 대면한 면에서 접합 되어있다(도 3에서는 설명의 사정으로 이간(離間)하고 있다). 그리고 제 1 반도체 칩(100)과 제 2 반도체 칩(200)의 각각은 전기적으로 접속되어 있다.
여기서는, 제 1 반도체 칩(100)에는, 도 3에 도시하는 바와 같이, 화소 영역(PA)이 마련되어 있다. 즉, 상술한 도 2에서 도시한 바와 같이, 복수의 화소(P)가 수평 방향(x)과 수직 방향(y)의 각각에 배치된 화소 영역(PA)이 마련되어 있다.
이에 대해, 제 2 반도체 칩(200)에는, 도 3에 도시하는 바와 같이, 제어 회로 영역(200S)과, 로직 회로 영역(200R)이 마련되어 있다.
제어 회로 영역(200S)에서는, 예를 들면, 상술한 도 2에서 도시한 수직 구동 회로(3)와 타이밍 제너레이터(8)가 마련되어 있다.
그리고 로직 회로 영역(200R)에서는, 예를 들면, 상술한 도 2에서 도시한 칼럼 회로(4)와, 수평 구동 회로(5)와, 외부 출력 회로(7)가 마련되어 있다.
이와 같이, 본 실시 형태에서는, 고체 촬상 장치(1)는, 「3차원 적층 칩 구조」이고, 제 1 반도체 칩(100)과 제 2 반도체 칩(200)이 적중되어 있다.
또한, 상기한 제어 회로 영역(200S)을, 제 2 반도체 칩(200)이 아니라, 제 1 반도체 칩(100)에 마련하여도 좋다. 또한, 제 2 반도체 칩(200)에 ISP(이미지 신호 처리 회로)나 DSP를 마련하여도 좋다.
이 밖에, 고체 촬상 장치(1)에서는, 도 3에 도시하는 바와 같이, 제 1 반도체 칩(100) 및 제 2 반도체 칩(200)의 각각에, 스크라이브 영역(LA1, LA2)이 마련되어 있다.
스크라이브 영역(LA1, LA2)은, 도 3에 도시하는 바와 같이, 제 1 반도체 칩(100) 및 제 2 반도체 칩(200)이 대면하는 면(xy면)에서, 주변부분에 위치하고 있다. 여기서는, 스크라이브 영역(LA1, LA2)은, 수평 방향(x)과 수직 방향(y)의 각각에 연재되는 부분을 포함하고, 화소 영역(PA), 또는, 제어 회로 영역(200S) 및 로직 회로 영역(200R)의 주위에서 사각형을 그리도록 마련되어 있다.
상세에 관해서는 후술하지만, 다이싱 전의 웨이퍼 상태에서는, 화소 영역(PA) 등의 영역이 복수 나열하여 마련되어 있고, 스크라이브 영역(LA1, LA2)은, 그 사이에서 라인형상으로 연재되어 있다. 그리고 스크라이브 영역(LA1, LA2)에 블레이드가 대어져서 다이싱이 행하여지고, 상술한 화소 영역(PA) 등의 영역을 구비하는 고체 촬상 장치(1)로 분할된다.
(A-3) 고체 촬상 장치의 상세 구성
본 실시 형태에 관한 고체 촬상 장치의 상세 구성에 관해 설명한다.
도 4는, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 주요부를 도시하는 도면이다. 도 4에서는, 고체 촬상 장치의 단부(端部)에서 단면을 도시하고 있다.
도 4에 도시하는 바와 같이, 고체 촬상 장치(1)는, 제 1 반도체 칩(100)과, 제 2 반도체 칩(200)과, 유리 기판(300)과, 절연막(400)과, 도전층(401)과, 범프(402)를 포함한다.
각 부분에 관해, 순차적으로, 설명한다.
(A-3-1) 제 1 반도체 칩(100)에 관해
제 1 반도체 칩(100)은, 도 4에 도시하는 바와 같이, 반도체 기판(101)과, 배선층(111)을 포함하고, 반도체 기판(101)의 표면에 배선층(111)이 마련되어 있다.
제 1 반도체 칩(100)은, 제 2 반도체 칩(200)에 대면하여 있고, 그 대면한 면에서 제 2 반도체 칩(200)과 접합 되어있다. 여기서는, 제 2 반도체 칩(200)도, 제 1 반도체 칩(100)과 마찬가지로, 반도체 기판(201)의 표면에, 배선층(211)이 마련되어 있고, 제 1 반도체 칩(100)의 배선층(111)이, 제 2 반도체 칩(200)의 배선층(211)에 대면하도록 배치되어 있다. 그리고 제 1 반도체 칩(100)과 제 2 반도체 칩(200)의 각각은, 각 배선층(111, 211)이 대면하는 면에서 접합 되어있다.
또한, 제 1 반도체 칩(100)은, 도 4에 도시하는 바와 같이, 제 1 반도체 칩(100)에서 제 2 반도체 칩(200)에 대면한 면과는 반대측의 면에 유리 기판(300)이 접합 되어있다.
여기서는, 도 4에 도시하는 바와 같이, 제 1 반도체 칩(100)은, 제 1 반도체 칩(100)을 구성하는 반도체 기판(101)에서, 배선층(111)이 적층된 면과는 반대측의 면에, 유리 기판(300)이 접착층(301)으로 접착되어 있다.
그리고 제 1 반도체 칩(100)은, 도 4에 도시하는 바와 같이, 반도체 기판(101)의 측단부분이 절연막(400)으로 피복되어 있다. 또한, 제 1 반도체 칩(100)은, 배선층(111)의 측단부분이 도전층(401)으로 피복되어 있다.
제 1 반도체 칩(100)은, 제 2 반도체 칩(200)보다도 얇아지도록 형성되어 있다. 구체적으로는, 제 1 반도체 칩(100)에서, 반도체 기판(101)은, 실리콘 기판이고, 예를 들면, 1 내지 20㎛ 정도의 두께로 박막화 되어있다.
그리고 반도체 기판(101)에서는, 도 4에 도시하는 바와 같이, 화소(P)가 마련되어 있다.
도 5, 도 6은, 본 발명에 관한 실시 형태 1에서, 화소(P)를 도시하는 도면이다.
여기서, 도 5는, 화소(P)의 상면도 이다. 또한, 도 6은, 화소(P)의 회로 구성을 도시하는 도면이다.
도 5, 도 6에 도시하는 바와 같이, 화소(P)는, 포토 다이오드(21)와, 화소 트랜지스터(Tr)를 포함한다. 여기서는, 화소 트랜지스터(Tr)는, 전송 트랜지스터(22)와, 증폭 트랜지스터(23)와, 선택 트랜지스터(24)와, 리셋 트랜지스터(25)를 포함하고, 포토 다이오드(21)로부터 신호 전하를 판독하는 동작을 실시하도록 구성되어 있다.
(a) 포토 다이오드(21)
제 1 반도체 칩(100)을 구성하는 화소(P)에서, 포토 다이오드(21)는, 도 2에 도시한 복수의 화소(P)에 대응하도록 복수가 배치되어 있다. 즉, 촬상면(xy면)에서, 수평 방향(x)과, 이 수평 방향(x)에 대해 직교하는 수직 방향(y)의 각각에 나열하여 마련되어 있다.
포토 다이오드(21)는, 도 4에 도시하는 바와 같이, 반도체 기판(101)의 내부에 마련되어 있고, 입사광(H)을 수광면(JS)에서 수광하고 광전 변환함에 의해 신호 전하를 생성하도록 구성되어 있다.
예를 들면, 포토 다이오드(21)는, 반도체 기판(101)의 내부에서, n형의 불순물이 확산된 전하 축적 영역(도시 생략)을 포함한다. 그리고 그 n형의 전하 축적 영역의 윗면측과 하면측의 각 계면에서, 암전류가 발생하는 것을 억제하도록, p형의 불순물이 확산된 홀 축적 영역(도시 생략)이 형성되어 있다.
반도체 기판(101)의 내부에는, 도 4에 도시하는 바와 같이, 복수의 화소(P)의 사이를 전기적으로 분리하도록 p형의 불순물이 확산된 화소 분리부(PB)가 마련되어 있고, 이 화소 분리부(PB)로 구획된 영역에, 포토 다이오드(21)가 마련되어 있다.
예를 들면, 도 5에 도시하는 바와 같이, 화소 분리부(PB)가 복수의 화소(P) 사이에 개재하도록 형성되어 있다. 즉, 평면 형상이 격자형상이 되도록 화소 분리부(PB)가 형성되어 있고, 포토 다이오드(21)는, 이 화소 분리부(PB)로 구획된 영역 내에 형성되어 있다.
도 6에 도시하는 바와 같이, 포토 다이오드(21)는, 애노드가 접지되어 있고, 축적한 신호 전하(여기서는, 전자)가, 화소 트랜지스터(Tr)에 의해 판독되고, 전기 신호로서 수직 신호선(27)에 출력되도록 구성되어 있다. 구체적으로는, 포토 다이오드(21)는, 도 6에 도시하는 바와 같이, 전송 트랜지스터(22)를 통하여, 증폭 트랜지스터(23)의 게이트에 접속되어 있다. 그리고 포토 다이오드(21)에서는, 증폭 트랜지스터(23)의 게이트에 접속되어 있는 플로팅 디퓨전(FD)에, 그 축적한 신호 전하가, 전송 트랜지스터(22)에 의해 출력 신호로서 전송된다.
도 4에 도시하는 바와 같이, 반도체 기판(101)에 배선층(111)이 마련된 표면에 대해 반대측의 이면에는, 컬러 필터(CF), 온 칩 렌즈(ML)가 마련되어 있고, 포토 다이오드(21)는, 이면측에서, 이들의 부재를 통하여 입사하는 입사광(H)을 수광한다. 즉, 제 1 반도체 칩(100)은, 이면 조사형의 이미지 센서 칩이다.
또한, 도시를 생략하고 있지만, 화소 영역(PA)의 주변에서는, 포토 다이오드(21)의 수광면(JS)상에 차광막(도시 생략)이 마련된 OPB 화소가 마련되어 있고, 흑(黑)의 기준 레벨의 신호를 얻도록 구성되어 있다.
(b) 화소 트랜지스터(Tr)
제 1 반도체 칩(100)을 구성하는 화소(P)에서, 화소 트랜지스터(Tr)는, 도 2에 도시한 복수의 화소(P)에 대응하도록 복수가 배치되어 있다.
화소 트랜지스터(Tr)는, 도 5, 도 6에 도시한 바와 같이, 전송 트랜지스터(22)와, 증폭 트랜지스터(23)와, 선택 트랜지스터(24)와, 리셋 트랜지스터(25)를 포함한다.
화소 트랜지스터(Tr)를 구성하는 전송 트랜지스터(22)는, 도 4에 도시하는 바와 같이, 반도체 기판(101)에서 배선층(111)이 피복하는 표면에 마련되어 있다. 화소 트랜지스터(Tr)를 구성하는 다른 트랜지스터(23 내지 25)에 관해서는, 도 4에서는 도시하고 있지 않지만, 전송 트랜지스터(22)와 마찬가지로, 반도체 기판(101)에서 배선층(111)이 피복하는 표면에 마련되어 있다.
예를 들면, 각 트랜지스터(22 내지 25)는, 도 4, 도 5에 도시하는 바와 같이, 반도체 기판(101)에서 화소(P)의 사이를 분리하는 화소 분리부(PB)에 형성되어 있다.
예를 들면, 각 트랜지스터(22 내지 25)는, N채널의 MOS 트랜지스터로서, 각 게이트가, 예를 들면, 폴리실리콘을 이용하여 형성되어 있다. 그리고 각 트랜지스터(22 내지 25)는 배선층(111)으로 피복되어 있다.
화소 트랜지스터(Tr)에서, 전송 트랜지스터(22)는, 포토 다이오드(21)에서 생성된 신호 전하를, 증폭 트랜지스터(23)의 게이트에 전기 신호로서 출력하도록 구성되어 있다. 구체적으로는, 전송 트랜지스터(22)는, 도 6에 도시하는 바와 같이, 포토 다이오드(21)와 플로팅 디퓨전(FD) 사이에서 개재하도록 마련되어 있다. 그리고 전송 트랜지스터(22)는, 전송선(26)으로부터 게이트에 전송 신호가 주어짐에 의해, 포토 다이오드(21)에서 축적된 신호 전하를, 플로팅 디퓨전(FD)에 출력 신호로서 전송한다.
화소 트랜지스터(Tr)에서, 증폭 트랜지스터(23)는, 전송 트랜지스터(22)로부터 출력되는 전기 신호를 증폭하여 출력하도록 구성되어 있다. 구체적으로는, 증폭 트랜지스터(23)는, 도 6에 도시하는 바와 같이, 게이트가 플로팅 디퓨전(FD)에 접속되어 있다. 또한, 증폭 트랜지스터(23)는, 드레인이 전원 전위 공급선(Vdd)에 접속되고, 소스가 선택 트랜지스터(24)에 접속되어 있다. 증폭 트랜지스터(23)는, 선택 트랜지스터(24)가 온 상태가 되도록 선택된 때에는, 정전류원(I)으로부터 정전류가 공급되고, 소스 폴로워로서 동작한다. 이 때문에, 증폭 트랜지스터(23)에서는, 선택 트랜지스터(24)에 선택 신호가 공급됨에 의해, 플로팅 디퓨전(FD)으로부터 출력되는 출력 신호가 증폭된다.
화소 트랜지스터(Tr)에서, 선택 트랜지스터(24)는, 선택 신호가 입력된 때에, 증폭 트랜지스터(23)에 의해 출력된 전기 신호를, 수직 신호선(27)에 출력하도록 구성되어 있다. 구체적으로는, 선택 트랜지스터(24)는, 도 6에 도시하는 바와 같이, 선택 신호가 공급되는 어드레스선(28)에 게이트가 접속되어 있다. 선택 트랜지스터(24)는, 선택 신호가 공급된 때에는 온 상태가 되고, 상기한 바와 같이 증폭 트랜지스터(23)에 의해 증폭된 출력 신호를, 수직 신호선(27)에 출력한다.
화소 트랜지스터(Tr)에서, 리셋 트랜지스터(25)는, 증폭 트랜지스터(23)의 게이트 전위를 리셋하도록 구성되어 있다. 구체적으로는, 리셋 트랜지스터(25)는, 도 6에 도시하는 바와 같이, 리셋 신호가 공급되는 리셋선(29)에 게이트가 접속되어 있다. 또한, 리셋 트랜지스터(25)는, 드레인이 전원 전위 공급선(Vdd)에 접속되고, 소스가 플로팅 디퓨전(FD)에 접속되어 있다. 그리고 리셋 트랜지스터(25)는, 리셋선(29)으로부터 리셋 신호가 게이트에 공급된 때에, 플로팅 디퓨전(FD)를 통하여, 증폭 트랜지스터(23)의 게이트 전위를, 전원 전위에 리셋한다.
도 7은, 본 발명에 관한 실시 형태 1에서, 화소(P)로부터 신호를 판독할 때에, 각 부분에 공급하는 펄스 신호를 도시하는 타이밍 차트이다. 도 7(a)에서는 선택 신호를 나타내고, 도 7(b)가 리셋 신호를 나타내고, 도 7(c)가 전송 신호를 나타내고 있다.
우선, 도 7에 도시하는 바와 같이, 제 1의 시점(t1)에서, 선택 트랜지스터(24)를 도통 상태로 한다. 그리고 제 2의 시점(t2)에서, 리셋 트랜지스터(25)를 도통 상태로 한다. 이에 의해, 증폭 트랜지스터(23)의 게이트 전위를 리셋한다.
다음에, 제 3의 시점(t3)에서, 리셋 트랜지스터(25)를 비도통 상태로 한다. 그리고 이 후 리셋 레벨에 대응한 전압을, 칼럼 회로(4)에 판독한다.
다음에, 제 4의 시점(t4)에서, 전송 트랜지스터(22)를 도통 상태로 하고, 포토 다이오드(21)에서 축적된 신호 전하를 증폭 트랜지스터(23)의 게이트에 전송한다.
다음에, 제 5의 시점(t5)에서, 전송 트랜지스터(22)를 비도통 상태로 한다. 그리고 이 후 축적된 신호 전하의 양(量)에 대응한 신호 레벨의 전압을, 칼럼 회로(4)에 판독한다.
칼럼 회로(4)에서는, 앞서 판독한 리셋 레벨과, 후에 판독한 신호 레벨을 차분 처리하여, 신호를 축적한다. 이에 의해, 화소(P)마다 마련된 각 트랜지스터의 Vth의 편차 등에 의해 발생하는 고정적인 패턴 노이즈가 캔슬된다.
상기한 바와 같이 화소를 구동하는 동작은, 각 트랜지스터(22, 24, 25)의 각 게이트가, 수평 방향(x)으로 나열하는 복수의 화소(P)로 이루어지는 행 단위로 접속되어 있기 때문에, 그 행 단위로 나열하는 복수의 화소(P)에 관해 동시에 행하여진다. 구체적으로는, 상술한 수직 구동 회로(3)에 의해 공급되는 선택 신호에 의해, 수평 라인(화소 행) 단위로 수직한 방향으로 순차적으로 선택된다. 그리고 타이밍 제너레이터(8)로부터 출력되는 각종 타이밍 신호에 의해 각 화소의 트랜지스터가 제어된다. 이에 의해, 각 화소(P)에서의 출력 신호가 수직 신호선(27)을 통하여 화소열마다 칼럼 회로(4)에 판독된다.
그리고 칼럼 회로(4)에 축적된 신호가, 수평 구동 회로(5)에 의해 선택되어, 외부 출력 회로(7)에 순차적으로 출력된다.
(c) 배선층(111)
제 1 반도체 칩(100)에서, 배선층(111)은, 도 4에 도시하는 바와 같이, 반도체 기판(101)에서, 컬러 필터(CF) 등의 각 부분이 마련된 이면(도 4에서는 하면)과는 반대측의 표면(도 4에서는 윗면)에 마련되어 있다.
배선층(111)은, 도 4에 도시하는 바와 같이, 복수의 배선(111h)과 절연층(111z)을 포함하고, 복수의 배선(111h)이 절연층(111z)으로 덮혀지도록 마련되어 있다.
이 배선층(111)에서는, 각 배선(111h)이, 적절히, 각 화소(P)에 전기적으로 접속하도록 형성되어 있다.
여기서는, 각 배선(111h)을, 도 6에 도시한, 전송선(26), 어드레스선(28), 수직 신호선(27), 리셋선(29) 등의 각 배선으로서 기능하도록, 절연층(111z) 내에 적층하여 형성되어 있다.
이 밖에, 배선층(111)의 측단부에서는, 배선층(111)의 내측부터 측단부에 연재되도록 배선(111h)이 형성되어 있다. 이들의 배선(111h)을, 도 4에 도시하는 바와 같이, 배선층(111)의 측벽면에서, 배선(111h)의 측면이 노출하도록 마련되어 있다.
본 실시 형태에서는, 배선층(111)의 측단부에서는, 복수의 배선(111h)이 깊이 방향(z)에서 사이를 띠우고 적중(積重)되도록 마련되어 있고, 이 복수의 배선(111h)의 각각의 측면이 노출하도록 마련되어 있다.
(d) 컬러 필터(CF)
제 1 반도체 칩(100)에서, 컬러 필터(CF)는, 도 4에 도시하는 바와 같이, 반도체 기판(101)의 이면(도 4에서는 하면)의 측에 마련되어 있다. 그리고 컬러 필터(CF)는, 온 칩 렌즈(ML)가 적층 되어 있다.
컬러 필터(CF)는, 입사광(H)을 착색하여, 반도체 기판(101)의 수광면(JS)에 투과하도록 구성되어 있다. 예를 들면, 컬러 필터(CF)는, 착색 안료와 포토 레지스트 수지를 포함하는 도포액을, 스핀 코트법 등의 코팅 방법에 의해 도포하여 도막을 형성 후, 리소그래피 기술에 의해, 그 도막을 패턴 가공하여 형성된다.
도 8은, 본 발명에 관한 실시 형태 1에서, 컬러 필터(CF)를 도시하는 도면이다. 도 8에서는, 컬러 필터(CF)의 윗면을 나타내고 있다.
도 8에 도시하는 바와 같이, 컬러 필터(CF)는, 레드 필터층(CFR)과, 그린 필터층(CFG)과, 블루 필터층(CFB)를 포함한다. 레드 필터층(CFR)과, 그린 필터층(CFG)과, 블루 필터층(CFB)의 각각은, 인접하여 있고, 어느 하나가 복수의 화소(P)의 각각에 대응하여 마련되어 있다.
여기서는, 도 8에 도시하는 바와 같이, 레드 필터층(CFR)과, 그린 필터층(CFG)과, 블루 필터층(CFB)의 각각이 베이어 배열(BH)로 나열하도록 배치되어 있다. 즉, 복수의 그린 필터층(CFG)이 체크무늬형상이 되도록 대각 방향으로 나열하여 배치되어 있다. 그리고 레드 필터층(CFR)과 블루 필터층(CFB)이, 복수의 그린 필터층(CFG)에서, 대각 방향에 나열하도록 배치되어 있다.
구체적으로는, 컬러 필터(CF)에서, 레드 필터층(CFR)은, 적색에 대응하는 파장 대역(예를 들면, 625 내지 740㎚)에서 광투과율이 높고, 입사광이 적색으로 착색되어 수광면(JS)에 투과하도록 구성되어 있다. 예를 들면, 레드 필터층(CFR)은, 평면 구조가 4각형 형상으로 형성되어 있다.
또한, 컬러 필터(CF)에서, 그린 필터층(CFG)은, 녹색에 대응하는 파장 대역(예를 들면, 500 내지 565㎚)에서 광투과율이 높고, 입사광이 녹색으로 착색되어 수광면(JS)에 투과하도록 구성되어 있다. 예를 들면, 그린 필터층(CFG)은, 평면 구조가 4각형 형상으로 형성되어 있다.
컬러 필터(CF)에서, 블루 필터층(CFB)은, 청색에 대응하는 파장 대역(예를 들면, 450 내지 485㎚)에서 광투과율이 높고, 입사광이 청색으로 착색되어 수광면(JS)에 투과하도록 구성되어 있다. 예를 들면, 블루 필터층(CFB)은, 평면 구조가 4각형 형상으로 형성되어 있다.
(e)온 칩 렌즈(ML)
제 1 반도체 칩(100)에서, 온 칩 렌즈(ML)는, 도 4에 도시하는 바와 같이, 반도체 기판(101)의 이면(도 4에서는 하면)의 측에 마련되어 있다.
여기서는, 온 칩 렌즈(ML)는, 컬러 필터(CF)의 윗면에서, 각 화소(P)에 대응하도록 복수가 배치되어 있다.
이 온 칩 렌즈(ML)는, 수광면(JS)의 상방에서, 중심이 주변보다도 두껍게 형성된 볼록형 렌즈이고, 입사광(H)을 포토 다이오드(21)의 수광면(JS)에 집광하도록 구성되어 있다.
예를 들면, 온 칩 렌즈(ML)는, 감광성 수지막을 포토 리소그래피 기술로 패턴 가공한 후에, 리플로(reflow) 처리로 렌즈 형상으로 변형시킴으로써 형성된다. 이 밖에, 렌즈 재막상에 렌즈 형상의 레지스트막을 형성 후, 에치 백 처리를 실시함으로써, 온 칩 렌즈(ML)를 형성하여도 좋다.
(A-3-2) 제 2 반도체 칩(200)에 관해
제 2 반도체 칩(200)은, 도 4에 도시하는 바와 같이, 반도체 기판(201)과 배선층(211)을 포함하고, 반도체 기판(201)의 표면에 배선층(211)이 마련되어 있다.
제 2 반도체 칩(200)은, 제 1 반도체 칩(100)에 대면하여 있고, 그 대면한 면에서 제 1 반도체 칩(100)과 접합 되어있다. 여기서는, 제 2 반도체 칩(200)에서는, 제 1 반도체 칩(100)의 배선층(111)에, 배선층(211)이 대면하도록 배치되어 있다. 그리고 각 배선층(111, 211)이 대면하는 면에서 접합 되어있다. 제 2 반도체 칩(200)은, 제 1 반도체 칩(100)보다도 두껍고, 박막화 되는 제 1 반도체 칩(100)을 지지하는 지지 기판으로서 기능 하도록 마련되어 있다.
그리고 제 2 반도체 칩(200)은, 도 4에 도시하는 바와 같이, 반도체 기판(201)의 측단부분부터 윗면에 걸쳐서 절연막(400)으로 피복되어 있다. 이와 함께, 제 2 반도체 칩(200)은, 배선층(211)의 측단부분부터 윗면에 걸쳐서, 도전층(401)이 피복되어 있다.
(a) 반도체 소자(220)
제 2 반도체 칩(200)에서는, 도 4에 도시하는 바와 같이, 실리콘 기판인 반도체 기판(201)에, 반도체 소자(220)가 마련되어 있다.
반도체 소자(220)는, 예를 들면, MOS 트랜지스터이고, 게이트가, 예를 들면, 폴리실리콘을 이용하여 형성되어 있다.
도 3에 도시한 바와 같이, 제 2 반도체 칩(200)에는, 제어 회로 영역(200S)과, 로직 회로 영역(200R)이 마련되어 있고, 이들의 영역에 형성된 수직 구동 회로(3) 등의 회로(도 2 참조)를, 반도체 소자(220)가 구성하고 있다.
그리고 반도체 소자(220)는, 도 4에 도시하는 바와 같이, 배선층(211)으로 피복되어 있다.
(b)배선층(211)
제 2 반도체 칩(200)에서, 배선층(211)은, 도 4에 도시하는 바와 같이, 반도체 기판(201)에서, 반도체 소자(220)가 마련된 면(도 4에서는 윗면)에 마련되어 있다.
배선층(211)은, 도 4에 도시하는 바와 같이, 배선(211h)과 절연층(211z)을 포함하고, 절연층(211z) 내에서, 반도체 소자(220) 등으로 구성된 수직 구동 회로(3) 등의 회로(도 2 참조)에, 배선(211h)이 전기적으로 접속하도록 형성되어 있다.
또한, 각 배선(211h)은, 도 4에 도시하는 바와 같이, 배선층(211)의 측벽면에서, 배선(211h)의 측면이 노출하도록 마련되어 있다. 구체적으로는, 배선층(211)의 측부에서는, 복수의 배선(211h)이 깊이 방향(z)에서 사이를 띄우고 적중되도록 마련되어 있고, 이 복수의 배선(211h)의 각각의 측면이 노출하도록 마련되어 있다.
(A-3-3) 기타에 관해
절연막(400)은, 도 4에 도시하는 바와 같이, 제 1 반도체 칩(100)을 구성하는 반도체 기판(101)의 측단부분을 피복하도록 마련되어 있다. 또한, 절연막(400)은, 제 2 반도체 칩(200)을 구성하는 반도체 기판(201)의 측단부분부터 윗면을 피복 하도록 마련되어 있다.
도전층(401)은, 도 4에 도시하는 바와 같이, 제 1 반도체 칩(100)을 구성하는 배선층(111)의 측단부분을 피복하도록 형성되어 있다. 또한, 도전층(401)은, 제 2 반도체 칩(200)을 구성하는 배선층(211)의 측단부분을 피복하도록 형성되어 있다.
구체적으로는, 도 4에 도시하는 바와 같이, 제 1 반도체 칩(100)과 제 2 반도체 칩(200)의 각 배선층(111, 211)에서는, 측벽면에서 배선(111h, 211h)의 측면이 노출하고 있고, 이 배선(111h, 211h)이 노출한 측면을, 도전층(401)이 피복하고 있다. 여기서는, 도전층(401)은, 배선(111h, 211h)이 노출한 양측면의 사이에서 일체가 되도록 형성되어 있고, 측벽면에 양 배선(111h, 211h)을 전기적으로 접속시키고 있다.
또한, 도 4에 도시하는 바와 같이, 도전층(401)은, 제 2 반도체 칩(200)을 구성하는 배선층(211)의 측단부분부터 윗면에 걸쳐서, 절연막(400)을 통하여, 연재되도록 형성되어 있다. 그리고 제 2 반도체 칩(200)을 구성하는 반도체 기판(201)에서, 배선층(211)이 마련된 면과는 반대측의 면에서는, 절연막(400) 및 도전층(401)을 통하여, 범프(402)가 마련되어 있다.
(B) 제조 방법
이하에서, 상기한 고체 촬상 장치(1)를 제조하는 제조 방법의 주요부에 관해 설명한다.
도 9 내지 도 20은, 본 발명에 관한 실시 형태 1에서, 고체 촬상 장치의 제조 방법을 도시하는 도면이다.
여기서, 도 9 내지 도 11은, 고체 촬상 장치를 제조하는 각 공정을 순차적으로 도시하고 있다.
도 12 내지 도 16은, 도 9 내지 도 11에서 도시하는 각 공정에서 형성되는 고체 촬상 장치의 주요부를 도시하는 도면이고, 도 4와 마찬가지로, 고체 촬상 장치의 단부에서의 단면을 도시하고 있다.
구체적으로는, 도 12는, 도 10(e)에 도시하는 도면의 일부를 확대하고 있다. 도 13은, 도 10(f)에 도시하는 도면의 일부를 확대하고 있다. 도 14는, 도 10(g)에 도시하는 도면의 일부를 확대하고 있다. 도 15는, 도 11(h)에 도시하는 도면의 일부를 확대하고 있다. 도 16은, 도 11(i)에 도시하는 도면의 일부를 확대하여 도시하고 있다. 도 17은, 도 11(j)에 도시하는 도면의 일부를 확대하여 도시하고 있다.
그리고 도 18 내지 도 20은, 도 9 내지 도 11에 계속해서, 고체 촬상 장치를 제조하는 각 공정을 순차적으로 도시하고 있다. 도 18 내지 도 20은, 도 4와 마찬가지로, 고체 촬상 장치의 단부에서의 단면을 도시하고 있다.
본 실시 형태에서는, 도 9 내지 도 20에 도시하는 바와 같이, (a) 내지 (m)의 각 공정을 경유하여, 복수의 고체 촬상 장치(1)가 마련된 웨이퍼를 분할하여, 도 4 등에 도시하는 고체 촬상 장치(1)를 제조한다.
각 공정의 상세에 관해 설명한다.
(a) 제 1 반도체 칩(100)의 배선층(111)의 형성
우선, 도 9(a)에 도시하는 바와 같이, 제 1 반도체 칩(100)의 배선층(111)을 형성한다.
도 9(a)에서는 도시를 생략하고 있지만, 배선층(111)의 형성에 앞서서, 예를 들면, 두께가 수백㎛인 반도체 기판(101)에, 제 1 반도체 칩(100)을 구성하는 화소(P)를 형성한다(도 4 등을 참조).
여기서는, 반도체 기판(101)에서, 복수의 제 1 반도체 칩(100)을 형성하는 영역의 각각에, 포토 다이오드(21)나, 전송 트랜지스터(22) 등의 화소 트랜지스터(Tr) 등의 각 부분을 형성한다. 구체적으로는, 반도체 기판(101)에 대해 불순물의 이온 주입 등을 하는 공정을 경유하여, 포토 다이오드(21)나 화소 트랜지스터(Tr) 등의 각 부분을 형성한다.
그리고 도 9(a)에 도시하는 바와 같이, 반도체 기판(101)의 한쪽의 면을 피복하도록, 배선층(111)을 형성한다.
여기서는, 도 4에서 도시한 바와 같이, 전송 트랜지스터(22) 등의 화소 트랜지스터(Tr)를 마련한 면을 피복 하도록 배선층(111)을 형성한다. 구체적으로는, 배선(111h)과 층간 절연막을 교대로 적층 시킴으로써, 배선층(111)을 형성한다.
이와 같이 하여, 배선(111h)이 절연층(111z) 중에 형성되어 있는 배선층(111)을, 반도체 기판(101)에 적층하는 「제 1 배선층 형성 공정」을 실시하고, 이미징 센서 칩인 제 1 반도체 칩(100)의 일부를 형성한다.
(b) 제 2 반도체 칩(200)의 배선층(211)의 형성
다음에, 도 9(b)에 도시하는 바와 같이, 제 2 반도체 칩(200)의 배선층(211)을 형성한다.
도 9(b)에서는 도시를 생략하고 있지만, 배선층(211)의 형성에 앞서서, 예를 들면, 두께가 수백㎛인 반도체 기판(201)에, 제 2 반도체 칩(200)을 구성하는 반도체 소자(220)을 형성한다(도 4 등을 참조).
여기서는, 반도체 기판(201)에서, 복수의 제 2 반도체 칩(200)을 형성하는 영역의 각각에, MOS 트랜지스터 등의 반도체 소자(220)를 형성한다. 구체적으로는, 반도체 기판(201)에 대해 불순물의 이온 주입 등을 하는 공정을 경유하여, 반도체 소자(220)를 형성한다.
그리고 도 9(b)에 도시하는 바와 같이, 반도체 기판(201)의 한쪽의 면을 피복하도록, 배선층(211)을 형성한다.
여기서는, 도 4에서 도시한 바와 같이, MOS 트랜지스터 등의 반도체 소자(220)를 마련한 면을 피복하도록, 배선층(211)을 형성한다. 구체적으로는, 배선(211h)과 층간 절연막을 교대로 적층시킴으로써, 배선층(211)을 형성한다.
[0149]
이와 같이 하여, 배선(211h)이 절연층(211z) 중에 형성되어 있는 배선층(211)을, 반도체 기판(201)에 적층하는 제 2 배선층 형성 공정을 실시하여, 제 2 반도체 칩(200)을 형성한다.
(c) 반도체 기판(101, 201)의 접합
다음에, 도 9(c)에 도시하는 바와 같이, 2개의 반도체 기판(101, 201)을 대면시켜서 접합한다.
여기서는, 반도체 기판(101, 201)의 배선층(111, 211)을 서로 대면시키고, 그 대면한 면에서 접합한다. 예를 들면, 접착제를 이용하여, 양자를 접합한다.
이 밖에, 플라즈마 접합에 의해, 2개의 반도체 기판(101, 201)을 접합하여도 좋다.
이와 같이, 제 1 반도체 칩(100)에 제 2 반도체 칩(200)을 적층시키는 「칩 적층 공정」을 실시한다.
(d) 반도체 기판(101)의 박막화
다음에, 도 9(d)에 도시하는 바와 같이, 반도체 기판(101)을 박막화 한다.
여기서는, 반도체 기판(101)에서 배선층(111)이 마련된 표면과는 반대측의 이면을 연마함에 의해, 반도체 기판(101)에 대해 박막화 처리를 실시한다. 이 「박막화 공정」에서는, 상기 공정에서 제 1 반도체 칩(100)에 제 2 반도체 칩(200)을 적층하여 지지된 상태에서, 반도체 기판(101)에 대해 박막화 처리를 실시한다. 이 처리에 관해서는, 반도체 기판(101)에 마련한 절연막이나 고농도 불순물 영역을 스토퍼층으로서 이용하여 종료한다.
이에 의해, 예를 들면, 두께가 2 내지 10㎛가 되도록, 반도체 기판(101)이 박막화된다.
그 후, 도 9(d)에서는 도시를 생략하고 있지만, 도 4에 도시한 바와 같이, 컬러 필터(CF), 온 칩 렌즈(ML) 등의 각 부분을 형성한다.
(e) 홈(TR1)의 형성
다음에, 도 10(e)에 도시하는 바와 같이, 반도체 기판(101) 및 배선층(111)에 대해 에칭 처리를 실시함으로써, 홈(TR1)을 형성한다.
여기서는, 반도체 기판(101)이 관통하도록, 반도체 기판(101)에 대해 에칭 처리를 실시한다.
그리고 배선층(111)이 관통하지 않고 오목형상이 되도록, 배선층(111)에 대해 에칭 처리를 실시한다.
구체적으로는, 도 12에 도시하는 바와 같이, 고체 촬상 장치(1)의 스크라이브 영역(LA1, LA2)(도 3 참조)에서, 배선(111h)에 접속하는 패드 전극(PAD1)의 표면이 노출하도록, 에칭 처리를 실시하여, 홈(TR1)을 마련한다.
이와 같이 하여, 제 1 반도체 칩(100)의 측단부에서, 패드 전극(PAD1)의 표면을 노출시키는 「제 1의 패드 표면 노출 공정」을 실시한다.
(f) 제 1 반도체 칩(100)의 검사
다음에, 도 10(f)에 도시하는 바와 같이, 제 1 반도체 칩(100)에 대해 검사를 실시한다.
여기서는, 상기 공정에서 형성한 홈(TR1)에, 전기 측정용의 한 쌍의 프로버(PR)를 삽입함으로써, 제 1 반도체 칩(100)을 검사한다. 즉, 이 「제 1의 칩 검사 공정」에서는, 제 1 반도체 칩(100)이 복수 마련된 웨이퍼의 상태로, 제 1 반도체 칩(100)의 각각이 이미지 센서로서의 소정의 특성을 발휘 가능한지의 여부를 검사한다.
구체적으로는, 도 13에 도시하는 바와 같이, 스크라이브 영역(LA1, LA2)에서 노출하고 있는 패드 전극(PAD1)의 표면에, 프로버(PR)를 접촉시킴으로써, 제 1 반도체 칩(100)의 전기적인 특성을 측정한다. 그리고 이 측정 결과에 의거하여, 제 1 반도체 칩(100)의 검사에 대해, 합격과 불합격을 판정한다. 합격인 경우에는, 다음의 공정으로 진행한다. 이에 대해, 불합격인 경우에는, 예를 들면, 제조를 정지한다.
(g) 유리 기판(300)의 설치
다음에, 도 10(g)에 도시하는 바와 같이, 유리 기판(300)을 마련한다.
여기서는, 반도체 기판(101)에서 배선층(111)이 마련된 면과는 반대측의 면에, 유리 기판(300)을 마련한다.
구체적으로는, 도 14에 도시하는 바와 같이, 유리 기판(300)을 접착층(301)으로 접착한다.
유리 기판(300)의 설치에 의해, 다이싱 처리 등의 후처리 공정에서 발생하는 티끌이 제 1 반도체 칩(100)에 혼입되는 것을 방지 가능하기 때문에, 장치의 신뢰성이나 수율을 향상시킬 수 있다.
(h) 홈(TR2)의 형성
다음에, 도 11(h)에 도시하는 바와 같이, 반도체 기판(201) 및 배선층(211)에 대해 에칭 처리를 실시함으로써, 홈(TR2)을 형성한다.
여기서는, 반도체 기판(201)이 관통하도록, 반도체 기판(101)에 대해 에칭 처리를 실시한다.
그리고, 배선층(211)의 일부를 제거하도록, 배선층(211)에 대해 에칭 처리를 실시한다.
구체적으로는, 도 15에 도시하는 바와 같이, 스크라이브 영역(LA1, LA2)에서, 배선(211h)에 접속하도록 형성된 패드 전극(PAD2)의 표면이 노출하도록, 에칭 처리를 실시하여, 홈(TR2)을 마련한다.
이와 같이 하여, 제 2 반도체 칩(200)의 측단부에서, 패드 전극(PAD2)의 표면을 노출시키는 「제 2의 패드 표면 노출 공정」을 실시한다.
(i) 제 2 반도체 칩(200)의 검사
다음에, 도 11(i)에 도시하는 바와 같이, 제 2 반도체 칩(200)에 대해 검사를 실시한다.
여기서는, 상기 공정에서 형성한 홈(TR2)에, 전기 측정용의 한 쌍의 프로버(PR)를 삽입함으로써, 제 2 반도체 칩(200)을 검사한다. 즉, 이 「제 2의 칩 검사 공정」에서는, 제 2 반도체 칩(200)이 복수 마련된 웨이퍼의 상태로, 제 2 반도체 칩(200)의 각각이 신호 처리 회로로서의 소정의 특성을 발휘 가능한지의 여부를 검사한다.
구체적으로는, 도 16에 도시하는 바와 같이, 스크라이브 영역(LA1, LA2)에서 노출하고 있는 패드 전극(PAD2)의 표면에, 프로버(PR)를 접촉시킴으로써, 제 2 반도체 칩(200)의 전기적인 특성을 측정한다. 그리고, 이 측정 결과에 의거하여, 제 2 반도체 칩(200)의 검사에 대해, 합격과 불합격을 판정한다. 합격인 경우에는, 다음 공정으로 진행한다. 이에 대해, 불합격인 경우에는, 예를 들면, 제조를 정지한다.
(j) 홈(TR3)의 형성
다음에, 도 11(j)에 도시하는 바와 같이, 배선층(111, 211) 및 유리 기판(300)에 대해 다이싱 가공을 실시함으로써, 홈(TR3)을 형성한다.
여기서는, 상기한 공정에서 복수의 제 1 반도체 칩(100)의 사이에 형성한 홈(TR1)과, 복수의 제 2 반도체 칩(200)의 사이에 형성한 홈(TR2)을 관통시키도록, 다이싱 가공을 실시한다.
그리고 유리 기판(300)의 일부를 제거하도록, 유리 기판(300)에 대해 다이싱 가공을 실시한다. 즉, 유리 기판(300)의 일부가 남도록 하프 컷트한다.
구체적으로는, 도 17에 도시하는 바와 같이, 제 1 반도체 칩(100)과 제 2 반도체 칩(200)의 각 배선층(111, 211)이, 측벽면에 배선(111h, 211h)의 측면이 노출한 상태가 되도록, 다이싱하여, 홈(TR3)을 형성한다.
이에 의해, 제 1 반도체 칩(100)과 제 2 반도체 칩(200)이 접합된 고체 촬상 장치(1)가, 유리 기판(300)의 일부에 의해 결합된 상태가 된다.
또한, 검사에서 이용한 패드 전극(PAD1, PAD2)에 대해서도, 이 배선(111h, 211h)의 측면을 노출시키는 다이싱 가공할 때에, 연삭하여 제거한다.
이와 같이 하여, 제 1 반도체 칩(100)과 제 2 반도체 칩(200)이 적층한 적층체의 측단부에서, 제 1 반도체 칩(100)의 배선(111h), 및, 제 2 반도체 칩(200)의 배선(211h)의 측면을 노출시키는 「측면 노출 공정」을 실시한다.
(k) 절연막(400)의 형성
다음에, 도 18에 도시하는 바와 같이, 절연막(400)을 형성한다.
여기서는, 제 1 반도체 칩(100)을 구성하는 반도체 기판(101)의 측단부분, 및, 제 2 반도체 칩(200)을 구성하는 반도체 기판(201)의 측단부분부터 윗면을, 예를 들면, 에폭시 수지 등의 수지로 피복시킴으로써, 절연막(400)을 형성한다.
이 경우에는, 각 배선층(111, 211)의 측벽면에 배선(111h, 211h)의 측면이 노출한 상태를 유지하도록, 절연막(400)을 형성한다. 예를 들면, 프린트 배선 기판의 인쇄 기술을 이용하여, 절연막(400)을 형성한다.
(l) 도전층(401)의 형성
다음에, 도 19에 도시하는 바와 같이, 도전층(401)을 형성한다.
여기서는, 제 1 반도체 칩(100)을 구성하는 배선층(111)의 측단부분과, 제 2 반도체 칩(200)을 구성하는 배선층(211)의 측단부분의 양자를 피복 하도록 도전층(401)을 형성한다.
즉, 배선층(111, 211)의 측단부분에서 노출한 배선(111h, 211h)을, 도전층(401)이 전기적으로 접속하도록, 도전층(401)을 형성한다. 도시하지 않지만, 도전층(401)은, 전원 배선이나 신호 배선 등의 배선(111h, 211h)에 대응하도록, 스트라이프 형상으로 형성되어 있고, 제 1 반도체 칩(100)과 제 2 반도체 칩(200)을 전기적으로 접속하고 있다.
그리고 이와 함께, 제 2 반도체 칩(200)을 구성하는 배선층(211)의 측단부분부터 윗면에 걸쳐서, 절연막(400)을 통하여 연재되도록, 도전층(401)을 형성한다. 이와 같이, 배선층(211)의 윗면에서, 접속용의 패드로서 기능 하도록 도전층(401)을 형성한다.
(m) 범프(402)의 형성
다음에, 도 20에 도시하는 바와 같이, 범프(402)를 형성한다.
여기서는, 반도체 기판(201)에 배선층(211)이 마련된 면과는 반대측의 면에서, 절연막(400) 및 도전층(401)을 개재하도록, 범프(402)를 형성한다. 즉, 배선층(211)의 윗면에서, 도전층(401)이 접속용의 패드로서 기능하는 부분에, 범프(402)를 형성한다.
(n) 고체 촬상 장치(1)로의 분리
다음에, 도 4에 도시하는 바와 같이, 고체 촬상 장치(1)로 분리한다.
여기서는, 제 1 반도체 칩(100)과 제 2 반도체 칩(200)이 적층한 고체 촬상 장치(1)가 복수 마련되어 있는 웨이퍼 상태의 것을, 하나의 고체 촬상 장치(1)마다 분할한다.
구체적으로는, 유리 기판(300)을 홈(TR3)에서 복수로 절단함으로써, 고체 촬상 장치(1)로 분할한다. 즉, 복수의 고체 촬상 장치(1)를 연결하고 있는 유리 기판(300)을, 하나의 고체 촬상 장치(1)의 각각으로 분할하도록 절단한다.
(C) 정리
이상과 같이, 본 실시 형태에서, 반도체 장치인 고체 촬상 장치(1)는, 제 1 반도체 칩(100)과, 그 제 1 반도체 칩(100)에 적층된 제 2 반도체 칩(200)을 갖는다. 제 1 반도체 칩(100)은, 측단부에서 측면이 노출한 배선(제 1 배선)(111h)을 포함한다. 또한, 제 2 반도체 칩(200)은, 측단부에서 측면이 노출한 배선(제 2 배선)(211h)을 포함한다. 그리고 각 배선(111h, 211h)은, 제 1 반도체 칩(100) 및 제 2 반도체 칩(200)의 측단부에서 노출한 측면이, 도전층(401)으로 피복되어 있다. 즉, 도전층(401)에 의해 양 배선(111h, 211h)의 사이가 전기적으로 접속되어 있다(도 4 참조).
이와 같이, 본 실시 형태에서는, 복수의 반도체 칩(100, 200)이 측벽부분에서 전기적으로 접속되어 있어서, 양자의 전기적인 접속을 위해, 반도체 기판의 면에 패드 전극을 마련할 필요가 없다. 따라서 본 실시 형태는 장치의 점유 면적을 축소할 수 있고, 소형화를 용이하게 실현할 수 있다.
또한, 본 실시 형태에서는, 제 1 반도체 칩(100)에 제 2 반도체 칩(200)을 적층하여 지지시킨 후에, 반도체 기판(101)의 박막화를 실시한다. 이 때문에, 본 실시 형태에서는, 균일하게 박막화를 실시 가능하다. 따라서 제조 효율의 향상, 비용 저감, 신뢰성의 향상을 용이하게 실현할 수 있다.
또한, 본 실시 형태에서는, 제 1 반도체 칩(100)의 패드 전극(PAD1)의 표면을 노출시킨 후에, 그 패드 전극(PAD1)의 표면을 이용하여 제 1 반도체 칩(100)에 관해 검사한다. 그리고 그 패드 전극(PAD1)의 표면의 상방에 유리 기판(300)을 설치한다. 그 후, 제 2 반도체 칩(200)의 패드 전극(PAD2)의 표면을 노출시킨 후에, 그 패드 전극(PAD2)의 표면을 이용하여 제 2 반도체 칩(200)에 관해 검사한다. 이 때문에, 제 1 반도체 칩(100) 및 제 2 반도체 칩(200)의 양자에 관해, 검사를 실시할 수 있다. 따라서 제조 효율의 향상, 비용 저감, 신뢰성의 향상을 용이하게 실현할 수 있다.
또한, 상기에서는, 제 1 반도체 칩(100)과 제 2 반도체 칩(200)의 각각을, 개별적으로 검사한 경우에 관해 나타냈지만, 이것으로 한정되지 않는다. 각 칩의 검사를 생략하고, 최종적인 적층 칩 상태에서 장치의 검사를 실시하여도 좋다.
<2. 실시 형태 2>
(A) 장치 구성
도 21은, 본 발명에 관한 실시 형태 2에서, 반도체 장치의 주요부를 도시하는 도면이다. 도 21은, 도 4와 마찬가지로, 반도체 장치의 단부에서의 단면을 도시하고 있다.
도 21에 도시하는 바와 같이, 반도체 장치(1b)는, 제 1 반도체 칩(100b)과, 제 2 반도체 칩(200b)과, 절연막(400)과, 도전층(401)과, 범프(402)를 포함한다.
도 21에 도시하는 바와 같이, 반도체 장치(1b)는, 「3차원 적층 칩 구조」이고, 제 1 반도체 칩(100b)과 제 2 반도체 칩(200b)이 접합 되어 있다. 본 실시 형태에서는, 실시 형태 1과 마찬가지로, 측단부에서 제 1 반도체 칩(100b)과 제 2 반도체 칩(200b)의 각 배선(111hb, 211hb)의 사이가 도전층(401)으로 전기적으로 접속되어 있다. 그러나 제 1 반도체 칩(100b)과 제 2 반도체 칩(200b)의 각 구성이, 실시 형태 1과 다르다. 이와 같이, 본 실시 형태는, 실시 형태 1과 같은 점 및 상위하는 점을 포함한다. 이 때문에, 중복되는 부분에 관해서는, 적절히 기재를 생략한다.
(A-1) 제 1 반도체 칩(100b)에 관해
제 1 반도체 칩(100b)은, 도 21에 도시하는 바와 같이, 반도체 기판(101b)과, 배선층(111b)을 포함하고, 반도체 기판(101b)의 표면에, 배선층(111b)이 마련되어 있다.
제 1 반도체 칩(100b)은, 제 2 반도체 칩(200b)에 대면하여 있고, 그 대면한 면에서 제 2 반도체 칩(200b)과 접합 되어 있다. 여기서는, 제 1 반도체 칩(100b)의 배선층(111b)이, 제 2 반도체 칩(200b)의 배선층(211b)에 대면하도록 배치되어 있고, 각 배선층(111b, 211b)이 대면하는 면에서 접합 되어 있다.
그리고 제 1 반도체 칩(100b)은, 도 21에 도시하는 바와 같이, 반도체 기판(101b)의 측단부분부터 윗면에 걸쳐서, 절연막(400)으로 피복되어 있다. 또한, 제 1 반도체 칩(100b)은, 배선층(111b)의 측단부분이 도전층(401)으로 피복되어 있다.
그리고 제 1 반도체 칩(100b)에서는, 도 21에 도시하는 바와 같이, 반도체 기판(101b)에서 배선층(111b)이 마련된 면의 측에, 반도체 소자(22b)가 마련되어 있다.
반도체 소자(22b)는, MIM 커패시터를 포함하고, DRAM 칩(메모리 칩)을 구성하도록 형성되어 있다. 예를 들면, 커패시터 절연막으로서, Ta2O5나, ZrO2를 이용하여 형성된 MIM 커패시터를 포함한다. 이 밖에, 플래시 메모리를 구성하도록 반도체 소자(22b)를 형성하여도 좋다.
배선층(111b)은, 도 21에 도시하는 바와 같이, 실시 형태 1과 마찬가지로, 복수의 배선(111hb)과 절연층(111zb)을 포함하고, 복수의 배선(111hb)이 절연층(111zb)으로 덮여지도록 마련되어 있다.
이 배선층(111b)에서는, 각 배선(111hb)이, 적절히, 반도체 소자(22b)에 전기적으로 접속하도록 형성되어 있다.
이 밖에, 도 21에 도시하는 바와 같이, 배선층(111b)의 측단부에서는, 배선층(111b)의 내측부터 측단부에 연재되도록 배선(111hb)이 형성되어 있다. 이들의 배선(111hb)은, 배선층(111b)의 측벽면에서, 배선(111hb)의 측면이 노출하도록 마련되어 있다.
여기서는, 복수의 배선(111hb)이 깊이 방향(z)에서 사이를 띄우고 적중되도록 마련되어 있고, 이 복수의 배선(111hb)의 각각의 측면이 노출하도록 마련되어 있다.
(A-2) 제 2 반도체 칩(200b)에 관해
제 2 반도체 칩(200b)은, 도 21에 도시하는 바와 같이, 반도체 기판(201b)과, 배선층(211b)을 포함하고, 반도체 기판(201b)의 표면에, 배선층(211b)이 마련되어 있다.
제 2 반도체 칩(200b)은, 제 1 반도체 칩(100b)에 대면하여 있고, 그 대면한 면에서 제 1 반도체 칩(100b)과 접합 되어 있다. 여기서는, 제 2 반도체 칩(200b)에서는, 제 1 반도체 칩(100b)의 배선층(111b)에, 배선층(211)이 대면하도록 배치되어 있다. 그리고 각 배선층(111b, 211b)이 대면하는 면에서 접합 되어 있다.
그리고 제 2 반도체 칩(200b)은, 도 21에 도시하는 바와 같이, 반도체 기판(201b)의 측단부분에 절연막(400)으로 피복되어 있다. 이와 함께, 제 2 반도체 칩(200b)은, 배선층(211b)의 측단부분에서, 도전층(401)이 피복되어 있다.
제 2 반도체 칩(200b)에서는, 도 21에 도시하는 바와 같이, 반도체 기판(201b)에, 반도체 소자(220b)가 마련되어 있다. 반도체 소자(220b)는, 예를 들면, MOS 트랜지스터이고, 게이트가, 예를 들면, 폴리실리콘을 이용하여 형성되어 있다. 반도체 소자(220b)는, 제 2 반도체 칩(200b)에서 연산 처리 회로를 구성하도록 형성되어 있다.
그리고 반도체 소자(220b)는, 도 21에 도시하는 바와 같이, 배선층(211b)으로 피복되어 있다.
배선층(211b)은, 도 21에 도시하는 바와 같이, 배선(211hb)과 절연층(211zb)을 포함하고, 절연층(211zb) 내에서, 반도체 소자(220b) 등으로 구성된 회로에, 배선(211hb)이 전기적으로 접속하도록 형성되어 있다.
또한, 각 배선(211hb)은, 도 21에 도시하는 바와 같이, 배선층(211b)의 측벽면에서, 배선(211hb)의 측면이 노출하도록 마련되어 있다. 구체적으로는, 배선층(211b)의 측부에서는, 복수의 배선(211hb)이 깊이 방향(z)에서 사이를 띄우고 적중되도록 마련되어 있고, 이 복수의 배선(211hb)의 각각의 측면이 노출하도록 마련되어 있다.
(A-3) 기타에 관해
절연막(400)은, 도 21에 도시하는 바와 같이, 제 1 반도체 칩(100b)을 구성하는 반도체 기판(101b)의 측단부분부터 윗면을 피복하도록 마련되어 있다. 또한, 절연막(400)은, 제 2 반도체 칩(200b)을 구성하는 반도체 기판(201b)의 측단부분을 피복하도록, 마련되어 있다.
도전층(401)은, 도 21에 도시하는 바와 같이, 제 1 반도체 칩(100b)을 구성하는 배선층(111b)의 측단부분을 피복하도록 형성되어 있다. 또한, 도전층(401)은, 제 2 반도체 칩(200b)을 구성하는 배선층(211b)의 측단부분을 피복하도록 형성되어 있다.
구체적으로는, 도전층(401)은, 배선(111hb, 211hb)이 노출한 양측면의 사이에서 일체가 되도록 형성되어 있고, 측벽면에 양 배선(111hb, 211hb)을 전기적으로 접속시키고 있다.
또한, 도전층(401)은, 제 1 반도체 칩(100b)을 구성하는 배선층(111b)의 측단부분부터 윗면에 걸쳐서, 절연막(400)을 통하여, 연재되도록 형성되어 있다. 그리고 제 1 반도체 칩(100b)을 구성하는 반도체 기판(101b)에서, 배선층(111b)이 마련된 면과는 반대측의 면에서는, 절연막(400) 및 도전층(401)을 통하여, 범프(402)가 마련되어 있다.
(B) 제조 방법
이하에서, 상기한 반도체 장치(1b)를 제조하는 제조 방법의 주요부에 관해 설명한다.
도 22 내지 도 29는, 본 발명에 관한 실시 형태 2에서, 반도체 장치의 제조 방법을 도시하는 도면이다.
여기서, 도 22, 도 23은, 반도체 장치(1b)를 제조하는 각 공정을 순차적으로 도시하고 있다.
도 24 내지 도 26은, 도 22, 도 23에서 도시하는 각 공정에서 형성되는 반도체 장치의 주요부를 도시하는 도면이고, 도 21과 마찬가지로, 반도체 장치(1b)의 단부에서의 단면을 도시하고 있다.
구체적으로는, 도 24는, 도 23(e)에 도시하는 도면의 일부를 확대하고 있다. 도 25는, 도 23(f)에 도시하는 도면의 일부를 확대하고 있다. 도 26은, 도 23(g)에 도시하는 도면의 일부를 확대하고 있다.
그리고, 도 27 내지 도 29는, 도 22, 도 23에 계속해서, 반도체 장치를 제조하는 각 공정을 순차적으로 도시하고 있다. 도 27 내지 도 29는, 도 21과 마찬가지로, 반도체 장치(1b)의 단부에서의 단면을 도시하고 있다.
본 실시 형태에서는, 도 22 내지 도 29에 도시하는 바와 같이, (a) 내지 (j)의 각 공정을 경유하여, 복수의 반도체 장치(1b)가 마련된 웨이퍼를 분할하여, 도 21에 도시하는 반도체 장치(1b)를 제조한다.
각 공정의 상세에 관해 설명한다.
(a) 제 1 반도체 칩(100b)의 배선층(111b)의 형성
우선, 도 22(a)에 도시하는 바와 같이, 제 1 반도체 칩(100b)의 배선층(111b)을 형성한다.
도 22(a)에서는 도시를 생략하고 있지만, 예를 들면, 두께가 수백㎛인 반도체 기판(101b)에, 반도체 소자(22b)를 형성한다(도 21 등을 참조). 그리고 반도체 기판(101b)의 한쪽의 면을 피복하도록, 배선층(111b)을 형성한다.
(b) 제 2 반도체 칩(200b)의 배선층(211b)의 형성
다음에, 도 22(b)에 도시하는 바와 같이, 제 2 반도체 칩(200b)의 배선층(211b)을 형성한다.
도 22(b)에서는 도시를 생략하고 있지만, 반도체 기판(201b)에 반도체 소자(220b)를 형성한다(도 21 등을 참조). 그리고 반도체 기판(201b)의 한쪽의 면을 피복하도록, 배선층(211c)을 형성한다.
(c) 반도체 기판(101b, 201b)의 접합
다음에, 도 22(c)에 도시하는 바와 같이, 2개의 반도체 기판(101b, 201b)를 대면시켜서 접합한다.
여기서는, 반도체 기판(101b, 201b)의 배선층(111b, 211b)을 서로 대면시켜서, 그 대면한 면에서 접합한다. 예를 들면, 접착제를 이용하여, 양자를 접합한다.
(d) 반도체 기판(101b)의 박막화
다음에, 도 22(d)에 도시하는 바와 같이, 반도체 기판(101b)을 박막화한다.
여기서는, 반도체 기판(101b)에서 배선층(111b)이 마련된 면과는 반대측의 면을 연마함에 의해, 반도체 기판(101b)에 대해 박막화 처리를 실시한다.
이에 의해, 예를 들면, 두께가 2 내지 10㎛가 되도록, 반도체 기판(101b)이 박막화된다.
(e) 홈(TR1b)의 형성
다음에, 도 23(e)에 도시하는 바와 같이, 반도체 기판(101b) 및 배선층(111b)에 대해 에칭 처리를 실시함으로써, 홈(TR1b)을 형성한다.
여기서는, 반도체 기판(101b)이 관통하도록, 반도체 기판(101b)에 대해 에칭 처리를 실시한다.
그리고 배선층(111b)이 관통하지 않고 오목형상이 되도록, 배선층(111b)에 대해 에칭 처리를 실시한다.
구체적으로는, 도 24에 도시하는 바와 같이, 복수의 제 1 반도체 칩(100b)의 사이의 스크라이브 영역에서, 배선(111hb)에 접속하는 패드 전극(PAD1)의 표면이 노출하도록, 에칭 처리를 실시하고, 홈(TR1b)을 마련한다.
(f) 제 1 반도체 칩(100b)의 검사
다음에, 도 23(f)에 도시하는 바와 같이, 제 1 반도체 칩(100b)에 대해 검사를 실시한다.
여기서는, 상기 공정에서 형성한 홈(TR1b)에, 전기 측정용의 한 쌍의 프로버(PR)를 삽입함으로써, 제 1 반도체 칩(100b)을 검사한다. 즉, 제 1 반도체 칩(100b)이 복수 마련된 웨이퍼의 상태에서, 제 1 반도체 칩(100b)의 각각이 메모리로서의 소정의 특성을 발휘 가능한지의 여부를 검사한다.
구체적으로는, 도 25에 도시하는 바와 같이, 스크라이브 영역에서 노출하고 있는 패드 전극(PAD1)의 표면에, 프로버(PR)를 접촉시킴으로써, 제 1 반도체 칩(100b)의 전기적인 특성을 측정한다. 그리고 이 측정 결과에 의거하여, 제 1 반도체 칩(100b)의 검사에 대해, 합격과 불합격을 판정한다. 합격인 경우에는, 다음 공정으로 진행한다. 이에 대해, 불합격인 경우에는, 예를 들면, 제조를 정지한다.
(g) 홈(TR2b)의 형성
다음에, 도 23(g)에 도시하는 바와 같이, 반도체 기판(201b) 및 배선층(211b)에 대해, 다이싱 가공을 실시함으로써, 홈(TR2b)을 형성한다.
여기서는, 상기한 공정에서 복수의 제 1 반도체 칩(100b)의 사이에 형성한 홈(TR1b)의 부분을 더욱 다이싱하여, 반도체 기판(201b)의 일부를 남겨 둔다.
구체적으로는, 도 26에 도시하는 바와 같이, 제 1 반도체 칩(100b)과 제 2 반도체 칩(200b)의 각 배선층(111b, 211b)에 대해, 측벽면에 배선(111hb, 211hb)의 측면이 노출한 상태가 되도록, 다이싱하여, 홈(TR2b) 형성한다.
이에 의해, 제 1 반도체 칩(100b)과 제 2 반도체 칩(200b)이 접합된 반도체 장치(1b)가, 반도체 기판(201b)의 일부에 의해 결합된 상태가 된다.
또한, 검사에서 이용한 패드 전극(PAD1)에 대해서도, 이 다이싱 가공에 의해 연삭하여 제거한다.
(h) 절연막(400)의 형성
다음에, 도 27에 도시하는 바와 같이, 절연막(400)을 형성한다.
여기서는, 제 1 반도체 칩(100b)을 구성하는 반도체 기판(101b)의 측단부분부터 윗면, 및, 제 2 반도체 칩(200b)을 구성하는 반도체 기판(201b)의 측단부분을, 예를 들면, 에폭시 수지 등의 수지로 피복시킴으로써, 절연막(400)을 형성한다.
이 경우에는, 각 배선층(111b, 211b)의 측벽면에 배선(111hb, 211hb)의 측면이 노출한 상태를 유지하도록, 절연막(400)을 형성한다. 예를 들면, 프린트 배선 기판의 인쇄 기술을 이용하여, 절연막(400)을 형성한다.
(i) 도전층(401)의 형성
다음에, 도 28에 도시하는 바와 같이, 도전층(401)을 형성한다.
여기서는, 제 1 반도체 칩(100b)을 구성하는 배선층(111b)의 측단부분과, 제 2 반도체 칩(200b)을 구성하는 배선층(211b)의 측단부분의 양자를 피복하도록, 도전층(401)을 형성한다.
즉, 배선층(111b, 211b)의 측단부분에서 노출한 배선(111hb, 211hb)을, 도전층(401)이 전기적으로 접속하도록, 도전층(401)을 형성한다.
그리고 이와 함께, 제 1 반도체 칩(100b)을 구성하는 배선층(111b)의 측단부분부터 윗면에 걸쳐서, 절연막(400)을 통하여 연재되도록, 도전층(401)을 형성한다. 이와 같이, 배선층(111b)의 윗면에서, 접속용의 패드로서 기능 하도록 도전층(401)을 형성한다.
(j) 범프(402)의 형성
다음에, 도 29에 도시하는 바와 같이, 범프(402)를 형성한다.
여기서는, 반도체 기판(101b)에 배선층(111b)이 마련된 면과는 반대측의 면에서, 절연막(400) 및 도전층(401)을 개재하도록, 범프(402)를 형성한다. 즉, 배선층(111b)의 윗면에서, 도전층(401)이 접속용의 패드로서 기능 하는 부분에, 범프(402)를 형성한다.
(k) 반도체 장치(1b)로의 분리
다음에, 도 21에 도시한 바와 같이, 반도체 장치(1b)로 분리한다.
여기서는, 복수의 반도체 장치(1b)를 연결하고 있는 반도체 기판(201b)을, 하나의 반도체 장치(1b)의 각각으로 분할하도록 절단한다.
(C) 정리
이상과 같이, 본 실시 형태에서는, 반도체 장치(1b)는, 제 1 반도체 칩(100b)과, 그 제 1 반도체 칩(100b)에 적층된 제 2 반도체 칩(200b)을 갖는다. 제 1 반도체 칩(100b)은, 측단부에서 측면이 노출한 배선(111hb)(제 1 배선)를 포함한다. 또한, 제 2 반도체 칩(200b)은, 측단부에서 측면이 노출한 배선(211hb)(제 2 배선)을 포함한다. 그리고 각 배선(111hb, 211hb)은, 제 1 반도체 칩(100b) 및 제 2 반도체 칩(200b)의 측단부에서 노출한 측면이, 도전층(401)으로 피복되어 있다. 즉, 도전층(401)에 의해 양 배선(111hb, 211hb)의 사이가 전기적으로 접속되어 있다(도 21 참조).
이와 같이, 본 실시 형태에서는, 실시 형태 1과 마찬가지로, 복수의 반도체 칩(100b, 200b)이 측벽부분에서 전기적으로 접속되어 있어서, 양자의 전기적인 접속을 위해, 반도체 기판의 면에 패드 전극을 마련할 필요가 없다. 따라서 본 실시 형태는, 장치의 점유 면적을 축소할 수 있고, 소형화를 용이하게 실현할 수 있다.
또한, 본 실시 형태에서는, 메모리 칩인 제 1 반도체 칩(100b)에 대해 박막화하고 있다. 이 때문에, 기억 데이터의 손상인 소프트 에러의 발생을 억제할 수 있다.
도 30은, 본 발명에 관한 실시 형태 2에서, 반도체 장치(1b)에, 알파선, 또는, 우주선의 입자가 입사한 양상을 도시하는 도면이다.
도 30에 도시하는 바와 같이, 알파선, 또는, 우주선의 입자가 입사한 경우에는, 전자-정공 쌍이 발생하고, 메모리 칩인 제 1 반도체 칩(100b)에서 기억 데이터를 손상하여, 소프트 에러가 발생하는 경우가 있다.
그러나 제 1 반도체 칩(100b)을 박막화함으로써, 전자-정공 쌍의 발생을 억제 가능하다. 따라서 기억 데이터의 손상인 소프트 에러의 발생을 억제할 수 있기 때문에, 장치의 신뢰성을 향상시킬 수 있다.
예를 들면, 메모리 칩의 막두께를 5 내지 15㎛로 함으로써, 통상의 메모리 칩보다도, 1/10 내지 1/80의 막두께가 되기 때문에, 소프트 에러의 발생 확률을 1/10 이하로 저감시킬 수 있다.
<3. 실시 형태 3>
(A) 장치 구성
도 31은, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 주요부를 도시하는 도면이다. 도 31은, 도 21과 마찬가지로, 반도체 장치의 단부에서의 단면을 도시하고 있다.
도 31에 도시하는 바와 같이, 반도체 장치(1c)는, 제 1 반도체 칩(100c)과, 제 2 반도체 칩(200c)과, 절연막(400)과, 도전층(401)과, 범프(402)를 포함한다.
도 31에 도시하는 바와 같이, 반도체 장치(1c)는, 「3차원 적층 칩 구조」이고, 제 1 반도체 칩(100c)과 제 2 반도체 칩(200c)이 접합 되어 있다. 본 실시 형태에서는, 실시 형태 2와 마찬가지로, 측단부에서 제 1 반도체 칩(100c)과 제 2 반도체 칩(200c)의 각 배선(111hc, 211hc)의 사이가 도전층(401)으로 전기적으로 접속되어 있다. 그러나 제 1 반도체 칩(100c)과 제 2 반도체 칩(200c)의 각 구성이 실시 형태 2와 다르다. 이와 같이, 본 실시 형태는, 실시 형태 2와 같은 점 및 상위하는 점을 포함한다. 이 때문에, 중복되는 부분에 관해서는, 적절히 기재를 생략한다.
(A-1) 제 1 반도체 칩(100c)에 관해
제 1 반도체 칩(100c)은, 도 31에 도시하는 바와 같이, 반도체 기판(101c)과, 배선층(111c)을 포함하고, 반도체 기판(101c)의 표면에, 배선층(111c)이 마련되어 있다.
제 1 반도체 칩(100c)에서는, 실시 형태 2와 마찬가지로, 반도체 기판(101c)에서 배선층(111c)이 마련된 면의 측에, 반도체 소자(22c)가 마련되어 있다.
여기서는, 반도체 소자(22c)는, 실시 형태 2와 달리, 예를 들면, MOS 트랜지스터를 포함하도록 형성되어 있다. 본 실시 형태에서는, 실시 형태 2와 달리, 반도체 소자(22c)는, 제 1 반도체 칩(100c)이 고속 디바이스로서 기능 하도록 SOI(Silicon on Insulator) 기판을 박막화함으로써 형성되어 있다. 예를 들면, 반도체층의 막두께를 0.05㎛ 이하로 함으로써, 완전 공핍형(FD)의 SOI 디바이스를 형성할 수 있다. 또한, 반도체층의 막두께를 0.1㎛ 이하로 함으로써, 부분 공핍형(PD)의 SOI 디바이스를 형성할 수 있다.
그 밖의 부분에 관해서는, 제 1 반도체 칩(100c)은, 실시 형태 2와 마찬가지로 형성되어 있다.
즉, 도 31에 도시하는 바와 같이, 배선층(111c)의 측단부에서는, 배선층(111c)의 내측부터 측단부에 연재되도록 배선(111hc)이 형성되어 있다. 그리고 이들의 배선(111hc)은, 배선층(111c)의 측벽면에서, 배선(111hc)의 측면이 노출하도록 마련되어 있다.
(A-2) 제 2 반도체 칩(200c)에 관해
제 2 반도체 칩(200c)은, 도 31에 도시하는 바와 같이, 반도체 기판(201c)과, 배선층(211c)을 포함하고, 반도체 기판(201c)의 표면에, 배선층(211c)이 마련되어 있다.
제 2 반도체 칩(200c)에서는, 실시 형태 2와 마찬가지로, 반도체 기판(201c)에서 배선층(211c)이 마련된 면의 측에, 반도체 소자(220c)가 마련되어 있다.
반도체 소자(220c)는, 실시 형태 2와 마찬가지로, 반도체 소자(220b)는, 제 2 반도체 칩(200c)에서 연산 처리 회로를 구성하도록 형성되어 있다.
그 밖의 부분에 대해서도, 제 2 반도체 칩(200c)은, 실시 형태 2와 마찬가지로 형성되어 있다.
즉, 도 31에 도시하는 바와 같이, 배선층(211c)의 측단부에서는, 배선층(211c)의 내측부터 측단부에 연재되도록 배선(211hc)이 형성되어 있다. 그리고 이들의 배선(211hc)은, 배선층(211c)의 측벽면에서, 배선(211hc)의 측면이 노출하도록 마련되어 있다.
(A-3) 기타에 관해
제 1 반도체 칩(100c) 및 제 2 반도체 칩(200c) 이외의 부재인 절연막(400), 도전층(401), 범프(402)에 관해서는, 실시 형태 2와 마찬가지로 마련되어 있다.
(B) 제조 방법
이하에서, 상기한 반도체 장치(1c)를 제조하는 제조 방법의 주요부에 관해 설명한다.
도 32 내지 도 41은, 본 발명에 관한 실시 형태 3에서, 반도체 장치의 제조 방법을 도시하는 도면이다.
여기서, 도 32, 도 33은, 반도체 장치(1c)를 제조하는 각 공정을 순차적으로 도시하고 있다.
도 34 내지 도 38은, 도 32, 도 33로 나타내는 각 공정에서 형성되는 반도체 장치의 주요부를 도시하는 도면이고, 도 31과 마찬가지로, 반도체 장치(1c)의 단부에서의 단면을 도시하고 있다.
구체적으로는, 도 34는, 도 32(a)에 도시하는 도면의 일부를 확대하고 있다. 도 35는, 도 32(d)에 도시하는 도면의 일부를 확대하고 있다. 도 36은, 도 33(e)에 도시하는 도면의 일부를 확대하고 있다. 도 37은, 도 33(f)에 도시하는 도면의 일부를 확대하고 있다. 도 38은, 도 33(g)에 도시하는 도면의 일부를 확대하고 있다.
그리고, 도 39 내지 도 41은, 도 32, 도 33에 계속해서, 반도체 장치를 제조하는 각 공정을 순차적으로 도시하고 있다. 도 39 내지 도 41은, 도 31과 마찬가지로, 반도체 장치(1c)의 단부에서의 단면을 도시하고 있다.
본 실시 형태에서는, 도 32 내지 도 41에 도시하는 바와 같이, (a) 내지 (j)의 각 공정을 경유하여, 복수의 반도체 장치(1c)가 마련된 웨이퍼를 분할하여, 도 31에 도시하는 반도체 장치(1c)를 제조한다.
각 공정의 상세에 관해 설명한다.
(a) 제 1 반도체 칩(100c)의 배선층(111c)의 형성
우선, 도 32(a)에 도시하는 바와 같이, 제 1 반도체 칩(100c)의 배선층(111c)을 형성한다.
도 32(a)에서는 도시를 생략하고 있지만, 예를 들면, 반도체 기판(101c)으로서 SOI 기판을 준비한다. 그리고 그 SOI 기판인 반도체 기판(101c)에 반도체 소자(22c)를 형성한다(도 31 등을 참조).
예를 들면, 도 34에 도시하는 바와 같이, MOS 트랜지스터를 반도체 소자(22c)로서 형성한다.
구체적으로는, 반도체 기판(101c)(SOI 기판의 실리콘층의 부분)의 상층 부분에, 소자 분리부(STI)를 형성한다. 소자 분리부(STI)는, 반도체 기판(101c)의 상층 부분에 트렌치를 형성 후, 그 트렌치 내부에 절연 재료를 매입함으로써 형성된다. 예를 들면, SiO2와 Si3N4를 매입함으로써 형성한다. 즉, STI(Shallow Trench Isolation) 구조에서 소자 분리부(STI)를 형성한다.
그리고 그 소자 분리부(STI)로 구획된 영역 내에, 반도체 소자(22c)를 마련한다. 여기서는, 반도체 기판(101c)의 윗면에 게이트 절연막(221)를 형성 후, 그 게이트 절연막(221)상에, 게이트 전극(221g)을 마련한다. 그리고 게이트 전극(221g)을 자기 정합 마스크로서 이용하여, 반도체 기판(101c)에 불순물을 이온 주입함으로써, 소스·드레인 영역(222a, 222b)을 형성한다.
이 후, 실시 형태 2와 마찬가지로 하여, 반도체 기판(101c)의 한쪽의 면을 피복하도록, 배선층(111c)을 형성한다.
(b) 제 2 반도체 칩(200c)의 배선층(211c)의 형성
다음에, 도 32(b)에 도시하는 바와 같이, 제 2 반도체 칩(200c)의 배선층(211c)을 형성한다.
도 32(b)에서는 도시를 생략하고 있지만, 반도체 기판(201c)에 반도체 소자(220c)를 형성한다(도 31 등을 참조). 그리고 반도체 기판(201c)의 한쪽의 면을 피복하도록, 배선층(211c)을 형성한다.
(c) 반도체 기판(101c, 201c)의 접합
다음에, 도 32(c)에 도시하는 바와 같이, 2개의 반도체 기판(101c, 201c)을 대면시켜서 접합한다.
여기서는, 반도체 기판(101c, 201c)의 배선층(111c, 211c)을 서로 대면시켜서, 그 대면한 면에서 접합한다. 예를 들면, 접착제를 이용하여, 양자를 접합한다.
(d) 반도체 기판(101c)의 박막화
다음에, 도 32(d)에 도시하는 바와 같이, 반도체 기판(101c)을 박막화한다.
여기서는, 반도체 기판(101c)에서 배선층(111c)이 마련된 면과는 반대측의 면을 연마함에 의해, 반도체 기판(101c)에 대해 박막화 처리를 실시한다.
이에 의해, 예를 들면, 두께가 2 내지 10㎛가 되도록, 반도체 기판(101c)이 박막화된다.
구체적으로는, 도 35에 도시하는 바와 같이, 소자 분리부(STI)를 연마 스토퍼로서 이용함으로써, 박막화 처리를 종료시킨다.
(e) 홈(TR1c)의 형성
다음에, 도 33(e)에 도시하는 바와 같이, 반도체 기판(101c) 및 배선층(111c)에 대해 에칭 처리를 실시함으로써, 홈(TR1c)을 형성한다.
여기서는, 반도체 기판(101c)이 관통하도록, 반도체 기판(101c)에 대해 에칭 처리를 실시한다.
그리고 배선층(111c)이 관통하지 않고 오목형상이 되도록, 배선층(111c)에 대해 에칭 처리를 실시한다.
구체적으로는, 도 36에 도시하는 바와 같이, 복수의 제 1 반도체 칩(100c)의 사이의 스크라이브 영역에서, 배선(111hc)에 접속하는 패드 전극(PAD1)의 표면이 노출하도록, 에칭 처리를 실시하여, 홈(TR1c)을 마련한다.
(f) 제 1 반도체 칩(100b)의 검사
다음에, 도 33(f)에 도시하는 바와 같이, 제 1 반도체 칩(100c)에 대해 검사를 실시한다.
여기서는, 상기 공정에서 형성한 홈(TR1c)에, 전기 측정용의 한 쌍의 프로버(PR)를 삽입함으로써, 제 1 반도체 칩(100c)을 검사한다. 즉, 제 1 반도체 칩(100c)이 복수 마련된 웨이퍼의 상태에서, 제 1 반도체 칩(100c)의 각각이 고속 디바이스로서의 소정의 특성을 발휘 가능한지의 여부를 검사한다.
구체적으로는, 도 37에 도시하는 바와 같이, 스크라이브 영역에서 노출하고 있는 패드 전극(PAD1)의 표면에, 프로버(PR)를 접촉시킴으로써, 제 1 반도체 칩(100c)의 전기적인 특성을 측정한다. 그리고 이 측정 결과에 의거하여, 제 1 반도체 칩(100c)의 검사에 대해, 합격과 불합격을 판정한다. 합격인 경우에는, 다음 공정으로 진행한다. 이에 대해, 불합격인 경우에는, 예를 들면, 제조를 정지한다.
(g) 홈(TR2c)의 형성
다음에, 도 33(g)에 도시하는 바와 같이, 반도체 기판(201c) 및 배선층(211c)에 대해, 다이싱 가공을 실시함으로써, 홈(TR2c)을 형성한다.
여기서는, 상기한 공정에서 복수의 제 1 반도체 칩(100c)의 사이에 형성한 홈(TR1)의 부분을 더욱 다이싱하여, 반도체 기판(201c)의 일부를 남겨 둔다.
구체적으로는, 도 38에 도시하는 바와 같이, 제 1 반도체 칩(100c)과 제 2 반도체 칩(200c)의 각 배선층(111c, 211c)에 대해, 측벽면에 배선(111hc, 211hc)의 측면이 노출한 상태가 되도록, 다이싱하여, 홈(TR2c) 형성한다.
이에 의해, 제 1 반도체 칩(100c)과 제 2 반도체 칩(200c)이 접합된 반도체 장치(1c)가, 반도체 기판(201c)의 일부에 의해 결합된 상태가 된다.
또한, 검사에서 이용한 패드 전극(PAD1)에 대해서도, 이 다이싱 가공에 의해 연삭하여 제거한다.
(h) 절연막(400)의 형성
다음에, 도 39에 도시하는 바와 같이, 절연막(400)을 형성한다.
여기서는, 제 1 반도체 칩(100c)을 구성하는 반도체 기판(101c)의 측단부분부터 윗면, 및, 제 2 반도체 칩(200c)을 구성하는 반도체 기판(201c)의 측단부분을, 예를 들면, 에폭시 수지 등의 수지로 피복 시킴으로써, 절연막(400)을 형성한다.
이 경우에는, 각 배선층(111c, 211c)의 측벽면에 배선(111hc, 211hc)의 측면이 노출한 상태를 유지하도록, 절연막(400)을 형성한다. 예를 들면, 프린트 배선 기판의 인쇄 기술을 이용하여, 절연막(400)을 형성한다.
(i) 도전층(401)의 형성
다음에, 도 40에 도시하는 바와 같이, 도전층(401)을 형성한다.
여기서는, 제 1 반도체 칩(100c)을 구성하는 배선층(111c)의 측단부분과, 제 2 반도체 칩(200c)을 구성하는 배선층(211c)의 측단부분의 양자를 피복하도록, 도전층(401)을 형성한다.
즉, 배선층(111c, 211c)의 측단부분에서 노출한 배선(111hc, 211hc)을, 도전층(401)이 전기적으로 접속하도록, 도전층(401)을 형성한다.
그리고 이와 함께, 제 1 반도체 칩(100c)을 구성하는 배선층(111c)의 측단부분부터 윗면에 걸쳐서, 절연막(400)을 통하여 연재되도록, 도전층(401)을 형성한다. 이와 같이, 배선층(111c)의 윗면에서, 접속용의 패드로서 기능 하도록 도전층(401)을 형성한다.
(j) 범프(402)의 형성
다음에, 도 41에 도시하는 바와 같이, 범프(402)를 형성한다.
여기서는, 반도체 기판(101c)에 배선층(111c)이 마련된 면과는 반대측의 면에서, 절연막(400) 및 도전층(401)을 개재하도록, 범프(402)를 형성한다. 즉, 배선층(111c)의 윗면에서, 도전층(401)이 접속용의 패드로서 기능하는 부분에, 범프(402)를 형성한다.
(k) 반도체 장치(1b)로의 분리
다음에, 도 31에 도시한 바와 같이, 반도체 장치(1c)로 분리한다.
여기서는, 복수의 반도체 장치(1c)를 연결하고 있는 반도체 기판(201c)을, 하나의 반도체 장치(1c)의 각각으로 분할하도록 절단한다.
(C) 정리
이상과 같이, 본 실시 형태에서, 반도체 장치(1c)는, 제 1 반도체 칩(100c)과, 그 제 1 반도체 칩(100c)에 적층된 제 2 반도체 칩(200c)을 갖는다. 제 1 반도체 칩(100c)은, 측단부에서 측면이 노출한 배선(111hc)(제 1 배선)을 포함한다. 또한, 제 2 반도체 칩(200c)은, 측단부에서 측면이 노출한 배선(211hc)(제 2 배선)를 포함한다. 그리고 각 배선(111hc, 211hc)은, 제 1 반도체 칩(100c) 및 제 2 반도체 칩(200c)의 측단부에서 노출한 측면이, 도전층(401)으로 피복되어 있다. 즉, 도전층(401)에 의해 양 배선(111hc, 211hc)의 사이가 전기적으로 접속되어 있다(도 31 참조).
이와 같이, 본 실시 형태에서는, 실시 형태 1과 마찬가지로, 복수의 반도체 칩(100c, 200c)이 측벽부분에서 전기적으로 접속되어 있어서, 양자의 전기적인 접속을 위해, 반도체 기판의 면에 패드 전극을 마련할 필요가 없다. 따라서 본 실시 형태는, 장치의 점유 면적을 축소할 수 있고, 소형화를 용이하게 실현할 수 있다.
<4. 실시 형태 4>
(A) 장치 구성
도 42는, 본 발명에 관한 실시 형태 4에서, 반도체 장치의 주요부를 도시하는 도면이다. 도 42는, 도 21과 마찬가지로, 고체 촬상 장치의 단부에서의 단면을 도시하고 있다.
도 42에 도시하는 바와 같이, 반도체 장치(1d)는, 실시 형태 2와 마찬가지로, 제 1 반도체 칩(100b)과, 제 2 반도체 칩(200b)과, 절연막(400)과, 도전층(401)과, 범프(402)를 포함한다. 이 밖에, 반도체 장치(1d)는, 실시 형태 1과 달리, 제 3 반도체 칩(100d)과, 유리 기판(300d)을 또한 갖는다. 그리고 절연막(400)과 도전층(401)과 범프(402)의 각각이 마련된 위치가, 실시 형태 2와 다르다. 이와 같이, 본 실시 형태는, 실시 형태 2와 같은 점 및 상위하는 점을 포함한다. 이 때문에, 중복되는 부분에 관해서는, 적절히 기재를 생략한다.
도 42에 도시하는 바와 같이, 반도체 장치(1d)는, 「3차원 적층 칩 구조」이고, 실시 형태 2와 마찬가지로, 제 1 반도체 칩(100b)과 제 2 반도체 칩(200b)이 접합되어 있다.
이 밖에, 제 1 반도체 칩(100b)에서, 제 2 반도체 칩(200b)이 접합된 면과는 반대측의 면에, 제 3 반도체 칩(100d)이 접합 되어 있다.
제 3 반도체 칩(100d)은, 실시 형태 1에서 나타낸 제 1 반도체 칩(100)과 마찬가지로 구성되어 있다. 즉, 제 3 반도체 칩(100d)은, 「이면 조사형」의 이미지 센서 칩이고, 반도체 기판(101)과, 배선층(111)을 포함하고, 반도체 기판(101)의 표면에, 배선층(111)이 마련되어 있다.
그리고 도 42에 도시하는 바와 같이, 제 3 반도체 칩(100d)에서 제 1 반도체 칩(100b)에 대면한 면과는 반대측의 면에 유리 기판(300)이 접합 되어 있다.
절연막(400)은, 도 42에 도시하는 바와 같이, 제 1 반도체 칩(100b)을 구성하는 반도체 기판(201)의 측단부분을 피복 하도록 마련되어 있다. 또한, 절연막(400)은, 제 2 반도체 칩(200b)을 구성하는 반도체 기판(201b)의 측단부분부터 하면을 피복 하도록, 마련되어 있다. 이와 함께, 절연막(400)은, 제 3 반도체 칩(100d)을 구성하는 반도체 기판(101)의 측단부분을 피복 하도록 마련되어 있다.
도전층(401)은, 도 42에 도시하는 바와 같이, 실시 형태 2와 마찬가지로, 제 1 반도체 칩(100b)을 구성하는 배선층(111b)의 측단부분을 피복 하도록 형성되어 있다. 또한, 도전층(401)은, 제 2 반도체 칩(200b)을 구성하는 배선층(211b)의 측단부분을 피복 하도록 형성되어 있다. 또한, 본 실시 형태에서는, 도전층(401)은, 제 3 반도체 칩(100d)을 구성하는 배선층(111)의 측단부분을 피복 하도록 형성되어 있다.
구체적으로는, 도 42에 도시하는 바와 같이, 제 1 반도체 칩(100b)과 제 2 반도체 칩(200b)과 제 3 반도체 칩(100d)의 각 배선층(111b, 211b, 111)에서는, 측벽면에서 배선(111hb, 211hb, 111h)의 측면이 노출하고 있다. 도전층(401)은, 이 배선(111h, 211h, 111)의 노출한 측면을 일체로 피복하고 있고, 각 배선(111h, 211h, 111)의 사이를 전기적으로 접속시키고 있다.
또한, 도 42에 도시하는 바와 같이, 도전층(401)은, 제 2 반도체 칩(200b)을 구성하는 배선층(211b)의 측단부분부터 하면에 걸쳐서, 절연막(400)을 통하여 연재되도록 형성되어 있다. 그리고 제 2 반도체 칩(200b)을 구성하는 반도체 기판(201b)에서, 배선층(211b)이 마련된 면과는 반대측의 면에서는, 절연막(400) 및 도전층(401)을 통하여, 범프(402)가 마련되어 있다.
또한, 본 실시 형태에서는, 제 1 반도체 칩(100b)은, 제 3 반도체 칩(100d)으로부터 출력되는 데이터 신호를 기억하는 메모리 칩으로서 기능한다. 또한, 제 2 반도체 칩(200b)은, 실시 형태 1의 제 2 반도체 칩(200)과 마찬가지로, 제 3 반도체 칩(100d)으로부터 출력되는 데이터 신호를 처리하는 신호 처리 로직 칩 등으로서 기능 한다.
(B) 정리
이상과 같이, 본 실시 형태에서, 반도체 장치(1d)는, 제 1 반도체 칩(100b)과 제 2 반도체 칩(200b) 외에, 제 1 반도체 칩(100b)에 적층된 제 3 반도체 칩(100d)을 갖는다. 제 3 반도체 칩(100d)은, 측단부에서 측면이 노출한 배선(111hd)을 포함한다. 그리고 각 반도체 칩(100b, 200b, 100d)의 각 배선(111hb, 211hb, 111hd)은, 측단부에서 노출한 측면이, 도전층(401)으로 피복되어 있다. 즉, 도전층(401)에 의해 전기적으로 접속되어 있다(도 42 참조).
이와 같이, 본 실시 형태에서는, 실시 형태 2와 마찬가지로, 복수의 반도체 칩(100b, 200b, 100d)이 측벽부분에서 전기적으로 접속되어 있고, 각 칩 사이의 전기적인 접속을 위해, 반도체 기판의 면에 패드 전극을 마련할 필요가 없다. 따라서 본 실시 형태는, 장치의 점유 면적을 축소할 수 있고, 소형화를 용이하게 실현할 수 있다.
<5. 기타>
본 발명의 실시에 있어서는, 상기한 실시 형태로 한정되는 것이 아니고, 여러가지의 변형례를 채용할 수 있다.
상기한 실시 형태에서는, 반도체 장치가 고체 촬상 장치인 경우, 그 고체 촬상 장치를 카메라에 적용하는 경우에 관해 설명하였지만, 이것으로 한정되지 않는다. 스캐너나 복사기 등과 같이, 고체 촬상 장치를 구비하는 다른 전자 기기에 적용하여도 좋다.
또한, 상기한 실시 형태에서는, 2개 도는 3개의 반도체 칩을 적층 하는 경우에 관해 설명하였지만, 이것으로 한정되지 않는다. 4개 이상의 반도체 칩을 적층 하는 경우에, 본 발명을 적용하여도 좋다.
기타 상기한 각 실시 형태를 적절히 조합하여도 좋다.
또한, 상기한 실시 형태에서, 고체 촬상 장치(1), 반도체 장치(1b, 1c, 1d)는, 본 발명의 반도체 장치에 상당한다. 또한, 상기한 실시 형태에서, 포토 다이오드(21)는, 본 발명의 광전 변환부에 상당한다. 또한, 상기한 실시 형태에서, 제 1 반도체 칩(100, 100b, 100c), 및, 제 3 반도체 칩(100d)은, 본 발명의 제 1 반도체 칩에 상당한다. 또한, 상기한 실시 형태에서, 제 2 반도체 칩(200, 200b, 200c)은, 본 발명의 제 2 반도체 칩에 상당한다. 또한, 상기한 실시 형태에서, 배선층(111, 111b, 111c, 111d)은, 본 발명의 제 1 배선층에 상당한다. 또한, 상기한 실시 형태에서, 배선(111h, 111hb, 111hc, 111hd)은, 본 발명의 제 1 배선에 상당한다. 또한, 상기한 실시 형태에서, 배선층(211, 211b, 211c)은, 본 발명의 제 2 배선층에 상당한다. 또한, 상기한 실시 형태에서, 배선(211h, 211hb, 211hc)은, 본 발명의 제 2 배선에 상당한다. 또한, 상기한 실시 형태에서, 도전층(401)은, 본 발명의 도전층에 상당한다. 또한, 상기한 실시 형태에서, 반도체 기판(101, 101b, 101c)은, 본 발명의 제 1 반도체 기판에 상당한다. 또한, 상기한 실시 형태에서, 반도체 기판(201, 201b, 201c)은, 본 발명의 제 2 반도체 기판에 상당한다. 또한, 상기한 실시 형태에서, 패드 전극(PAD1)은, 본 발명의 제 1 패드 전극에 상당한다. 또한, 상기한 실시 형태에서, 패드 전극(PAD2)은, 본 발명의 제 2 패드 전극에 상당한다. 또한, 상기한 실시 형태 1에서, 도 9의 (a) 등에서 도시한 공정은, 본 발명의 제 1 배선층 형성 공정에 상당한다. 또한, 상기한 실시 형태 1에서, 도 9의 (b) 등에서 도시한 공정은, 본 발명의 제 2 배선층 형성 공정에 상당한다. 또한, 상기한 실시 형태 1에서, 도 9의 (c) 등에서 도시한 공정은, 본 발명의 칩 적층 공정에 상당한다. 또한, 상기한 실시 형태 1에서, 도 9의 (d) 등에서 도시한 공정은, 본 발명의 박막화 공정에 상당한다. 또한, 상기한 실시 형태 1에서, 도 10의 (e) 등에서 도시한 공정은, 본 발명의 제 1의 패드 표면 노출 공정에 상당한다. 또한, 상기한 실시 형태 1에서, 도 10의 (f) 등에서 도시한 공정은, 본 발명의 제 1의 칩 검사 공정에 상당한다. 또한, 상기한 실시 형태 1에서, 도 10의 (g) 등에서 도시한 공정은, 본 발명의 기판 설치 공정에 상당한다. 또한, 상기한 실시 형태 1에서, 도 10의 (h) 등에서 도시한 공정은, 본 발명의 제 2의 패드 표면 노출 공정에 상당한다. 또한, 상기한 실시 형태 1에서, 도 10의 (i) 등에서 도시한 공정은, 본 발명의 제 2의 칩 검사 공정에 상당한다. 또한, 상기한 실시 형태 1에서, 도 10의 (j) 등에서 도시한 공정은, 본 발명의 측면 노출 공정에 상당한다. 또한, 상기한 실시 형태 1에서, 도 19 등에서 도시한 공정은, 본 발명의 도전층 형성 공정에 상당한다.
1 : 고체 촬상 장치
1b, 1c, 1d : 반도체 장치
3 : 수직 구동 회로
4 : 칼럼 회로
5 : 수평 구동 회로
7 : 외부 출력 회로
7a : AGC 회로
7b : ADC 회로
8 : 타이밍 제너레이터
21 : 포토 다이오드
22 : 전송 트랜지스터
22b, 22c : 반도체 소자
23 : 증폭 트랜지스터
24 : 선택 트랜지스터
25 : 리셋 트랜지스터
26 : 전송선
27 : 수직 신호선
28 : 어드레스선
29 : 리셋선
40 : 카메라
42 : 광학계
43 : 구동 회로부
44 : 신호 처리부
100, 100b, 100c : 제 1 반도체 칩
100d : 제 3 반도체 칩
101, 101b, 101c, 201, 201b, 201c : 반도체 기판
111, 111b, 111c, 211, 211b, 211c : 배선층
111h, 111hb, 111hc, 111hd, 211h, 211hb, 211hc : 배선
111z, 111zb, 111zc, 211z, 211zb : 절연층
200R : 로직 회로 영역
200S : 제어 회로 영역
200, 200b, 200c : 제 2 반도체 칩
220, 220b, 220c : 반도체 소자
300, 300d : 유리 기판
301 : 접착층
400 : 절연막
401 : 도전층
P : 화소
PA : 화소 영역
PAD1, PAD2 : 패드 전극
PB : 화소 분리부
PS : 촬상면

Claims (16)

  1. 제 1 반도체 칩과,
    상기 제 1 반도체 칩에 적층된 제 2 반도체 칩을 구비하고 있고,
    상기 제 1 반도체 칩은, 당해 제 1 반도체 칩의 측단부에서 측면이 노출한 제 1 배선을 포함하고,
    상기 제 2 반도체 칩은, 당해 제 2 반도체 칩의 측단부에서 측면이 노출한 제 2 배선을 포함하고,
    상기 제 2 반도체 칩의 상기 제 1 반도체 칩과 대향하는 면과 반대측의 면에 제 2 반도체 기판이 배설되어 있고,
    상기 제 2 반도체 기판은 절연층으로 피복되어 있고,
    상기 제 1 배선과 상기 제 2 배선의 각각은, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 측단부에서 노출한 측면이, 상기 제 2 반도체 기판을 피복하고 있는 상기 절연층의 상면으로부터 상기 측면에 연재되어 형성된 도전층으로 피복되어 있고, 상기 도전층에 의해 상기 제 1 배선과 상기 제 2 배선 사이가 전기적으로 접속되어 있고,
    상기 제 2 반도체 기판을 피복하고 있는 상기 절연층의 상면에 형성되어 있는 상기 도전층에 범프가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제 1 반도체 칩은, 상기 제 2 반도체 칩보다도 얇고,
    상기 제 2 반도체 칩은, 상기 제 1 반도체 칩을 지지하는 지지 기판으로서 마련되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제 1 반도체 칩은, 광전 변환부를 포함하는 화소가 형성되어 있고,
    상기 광전 변환부는, 상기 제 1 반도체 칩에서 상기 제 2 반도체 칩이 적층된 면과는 반대측의 면에서 입사하는 입사광을 수광하도록 마련되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 2항에 있어서,
    상기 제 1 반도체 칩은, 반도체 메모리 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제 2항에 있어서,
    상기 제 1 반도체 칩은, SOI(Silicon on Insulator) 기판에 형성된 반도체 소자를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제 3항에 있어서,
    상기 제 2 반도체 칩은, 신호 처리 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제 1 반도체 칩은,
    제 1 반도체 기판과,
    상기 제 1 반도체 기판에 적층되고, 상기 제 1 배선이 절연층 중에 형성되어 있는 제 1 배선층을 가지며,
    상기 제 2 반도체 칩은,
    상기 제 2 반도체 기판과,
    상기 제 2 반도체 기판에 적층되고, 상기 제 2 배선이 절연층 중에 형성되어 있는 제 2 배선층을 가지며,
    상기 제 1 배선층과 상기 제 2 배선층이 대면하여 있고, 당해 대면한 면에서, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩이 접합 되어있는 것을 특징으로 하는 반도체 장치.
  8. 제 1 반도체 칩에 제 2 반도체 칩을 적층하는 칩 적층 공정과,
    적층된 상기 제 2 반도체 칩의 상기 제 1 반도체 칩과 대향하는 면과 반대측의 면에 배설되어 있는 제 2 반도체 기판을 피복하는 절연층을 형성하는 공정과,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩이 적층한 적층체의 측단부에서, 상기 제 1 반도체 칩에 형성된 제 1 배선의 측면을 노출시킴과 함께, 상기 제 2 반도체 칩에 형성된 제 2 배선의 측면을 노출시키는 측면 노출 공정과,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 측단부에 노출한 상기 제 1 배선 및 상기 제 2 배선의 측면을 피복 하도록, 상기 제 2 반도체 기판을 피복하고 있는 상기 절연층의 상면으로부터 상기 측면에 연재되어 형성된 도전층을 마련함에 의해, 상기 제 1 배선과 상기 제 2 배선 사이를 전기적으로 접속시키는 도전층 형성 공정을 갖고,
    상기 제 1 반도체 칩을 형성하는 공정은,
    상기 제 1 배선이 절연층 중에 형성되어 있는 제 1 배선층을, 제 1 반도체 기판에 적층하는 제 1 배선층 형성 공정과,
    상기 제 1 반도체 기판을 박막화하는 박막화 공정을 포함하고,
    상기 제 2 반도체 칩을 형성하는 공정은,
    상기 제 2 배선이 절연층 중에 형성되어 있는 제 2 배선층을, 상기 제 2 반도체 기판에 적층하는 제 2 배선층 형성 공정을 포함하고,
    상기 칩 적층 공정에서는, 상기 제 1 배선층과 상기 제 2 배선층을 대면시키고, 당해 대면한 면에서, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 접합하고,
    상기 박막화 공정에서는, 상기 칩 적층 공정에서 상기 제 1 반도체 칩에 상기 제 2 반도체 칩을 적층하여 지지시킨 후에, 상기 제 1 반도체 기판을 박막화하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 1 반도체 칩에 제 2 반도체 칩을 적층하는 칩 적층 공정과,
    상기 제 1 반도체 칩과 상기 제 2 반도체 칩이 적층한 적층체의 측단부에서, 상기 제 1 반도체 참에 형성된 제 1 배선의 측면을 노출시킴과 함께, 상기 제 2 반도체 칩에 형성된 제 2 배선의 측면을 노출시키는 측면 노출 공정과,
    상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 측단부에 노출한 상기 제 1 배선 및 상기 제 2 배선의 측면을 피복 하도록, 도전층을 마련함에 의해, 상기 제 1 배선과 상기 제 2 배선 사이를 전기적으로 접속시키는 도전층 형성 공정을 갖고,
    상기 제 1 반도체 칩을 형성하는 공정은, 상기 제 1 배선이 절연층 중에 형성되어 있는 제 1 배선층을, 제 1 반도체 기판에 적층하는 제 1 배선층 형성 공정을 포함하고,
    상기 제 2 반도체 칩을 형성하는 공정은, 상기 제 2 배선이 절연층 중에 형성되어 있는 제 2 배선층을, 제 2 반도체 기판에 적층하는 제 2 배선층 형성 공정을 포함하고,
    상기 칩 적층 공정에서, 상기 제 1 배선층과 상기 제 2 배선층을 대면시키고, 당해 대면한 면에서, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 접합하고,
    상기 제 1 반도체 칩을 형성하는 공정은, 상기 제 1 반도체 기판을 박막화하는 박막화 공정을 포함하고,
    상기 박막화 공정에서, 상기 칩 적층 공정에서 상기 제 1 반도체 칩에 상기 제 2 반도체 칩을 적층하여 지지시킨 후에, 상기 제 1 반도체 기판을 박막화하고,
    상기 제 1 반도체 칩의 측단부에서, 상기 제 1 배선에 전기적으로 접속하도록 형성된 제 1 패드 전극의 표면을 노출시키는 제 1의 패드 표면 노출 공정과,
    상기 제 1 패드 전극을 이용하여 상기 제 1 반도체 칩에 관해 검사하는 제 1칩 검사 공정을 가지며,
    상기 제 1의 패드 표면 노출 공정과 상기 제 1의 칩 검사 공정을, 상기 측면 노출 공정의 전에 실시하고,
    상기 측면 노출 공정에서 상기 제 1 배선 및 상기 제 2 배선의 측면을 노출시킬 때에, 상기 제 1 패드 전극을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제 2 반도체 칩의 측단부에서, 상기 제 2 배선에 전기적으로 접속하도록 형성된 제 2 패드 전극의 표면을 노출시키는 제 2의 패드 표면 노출 공정과,
    상기 제 2 패드 전극을 이용하여 상기 제 2 반도체 칩에 관해 검사하는 제 2의 칩 검사 공정을 가지며,
    상기 제 2의 패드 표면 노출 공정과 상기 제 2의 칩 검사 공정을, 상기 측면 노출 공정의 전에 실시하고,
    상기 측면 노출 공정에서 상기 제 1 배선 및 상기 제 2 배선의 측면을 노출시킬 때에, 상기 제 2 패드 전극을 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 10항에 있어서,
    상기 제 1 반도체 칩에서 상기 제 2 반도체 칩이 적층된 면과는 반대측의 면에 대면하도록 기판을 설치하는 기판 설치 공정을 가지며,
    상기 제 1의 칩 검사 공정과 상기 제 2의 패드 표면 노출 공정 사이에, 상기 기판 설치 공정을 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 1 반도체 칩과,
    상기 제 1 반도체 칩에 적층된 제 2 반도체 칩을 구비하고 있고,
    상기 제 1 반도체 칩은, 당해 제 1 반도체 칩의 측단부에서 측면이 노출한 제 1 배선을 포함하고,
    상기 제 2 반도체 칩은, 당해 제 2 반도체 칩의 측단부에서 측면이 노출한 제 2 배선을 포함하고,
    상기 제 2 반도체 칩의 상기 제 1 반도체 칩과 대향하는 면과 반대측의 면에 제 2 반도체 기판이 배설되어 있고,
    상기 제 2 반도체 기판은 절연층으로 피복되어 있고,
    상기 제 1 배선과 상기 제 2 배선의 각각은, 상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 측단부에서 노출한 측면이, 상기 제 2 반도체 기판을 피복하고 있는 상기 절연층의 상면으로부터 상기 측면에 연재되어 형성된 도전층으로 피복되어 있고, 당해 도전층에 의해 상기 제 1 배선과 상기 제 2 배선 사이가 전기적으로 접속되어 있고,
    상기 제 2 반도체 기판을 피복하고 있는 상기 절연층의 상면에 형성되어 있는 상기 도전층에 범프가 형성되어 있는 것을 특징으로 하는 전자 기기.
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