CN105633056A - 电子装置和半导体器件的制造方法 - Google Patents

电子装置和半导体器件的制造方法 Download PDF

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Abstract

本发明涉及电子装置和半导体器件的制造方法。其中，一种电子装置包括：第一半导体芯片和第二半导体芯片，第一半导体芯片和第二半导体芯片各自包括半导体基板和布线层，其中第一半导体芯片的第一绝缘层和第二半导体芯片第二绝缘层的相对表面彼此结合，并且在第一绝缘层和第二绝缘层的所述相对表面处不暴露第一半导体芯片的第一布线部和第二半导体芯片的第二布线部，并且其中，第一布线部与第二布线部通过在第一半导体芯片和第二半导体芯片的外围区域处的导电部彼此电连接。根据本发明，能够提高装置的制造效率、降低成本、提高装置的可靠性并能够对装置进行小型化。

Description

电子装置和半导体器件的制造方法
分案申请
本申请是申请日为2011年8月26日、发明名称为“半导体器件、其制造方法和电子装置”的申请号为201110248341.7的专利申请的分案申请。
相关申请的交叉参考
本申请包含与2010年9月2日向日本专利局提交的日本在先专利申请JP2010-196639的公开内容相关的主题，在这里将该在先申请的全部内容以引用的方式并入本文。
技术领域
本发明涉及诸如固态摄像器件等半导体器件的制造方法，以及诸如相机等包括固态摄像器件的电子装置。
背景技术
如数码摄像机和数码相机之类的电子装置包括诸如固态摄像器件等半导体器件。例如，固态摄像器件的示例包括CMOS(互补型金属氧化物半导体，ComplementaryMetalOxideSemiconductor)图像传感器和CCD(电荷耦合器件，ChargeCoupledDevice)图像传感器。
固态摄像器件设置成使得多个像素以阵列的方式形成在半导体基板的表面上。各个像素均设置有光电转换部。例如，该光电转换部是光电二极管，其在光接收表面上接收通过外部光学系统入射的光，并对所接收的光进行光电转换，由此产生信号电荷。
在固态摄像器件中，CMOS图像传感器设置成使得各像素不仅包括光电转换部，还包括像素晶体管。上述像素晶体管包括多个晶体管，像素晶体管读取光电转换部所产生的信号电荷，并将该信号电荷作为电信号输出到信号线。CMOS图像传感器具有低功耗，因此其广泛用于安装有相机的移动电话和PDA(个人数字助理，PersonalDigitalAssistant)等移动装置。
对于上述半导体器件，提出了“3维多层芯片结构(3-dimensionalmultiplayerchipstructure)”，在该3维多层芯片结构中，具有不同功能的多个半导体芯片堆叠在一起并彼此电连接。
在“3维多层芯片结构”中，各个电路可最佳地形成为与各半导体芯片的功能相对应，因此能够实现高功能性装置。例如，传感器电路和逻辑电路最佳地形成为分别与包括传感器电路的半导体芯片和包括逻辑电路(具有用于处理信号的电路)的半导体芯片的各个功能相对应，因此，能够制造高功能性固态摄像器件。在此，通过在半导体芯片的基板上设置穿透电极(penetrationelectrode)，来电连接多个半导体芯片(例如，参见日本未审查专利申请No.2006-49361和No.2007-13089)。
但是，在“3维多层芯片结构”中，需要形成穿透基板的深通孔，并同时保证绝缘，因此难以提高制造效率。
例如，为了形成大小为1μm的小孔，需要对基板进行薄化。然而，在此情况下，在薄化之前需要单独地进行诸如将该基板结合到支撑基板等过程。因此，由于难以提高制造效率，所以增加了成本。此外，为了在具有高的长宽比(aspectratio)的孔中嵌入导电材料，需要使用诸如钨等覆盖特性极好的导电材料。因此，导电材料的选择有时会受到限制。
此外，在通过将电路表面彼此结合而实现各半导体芯片的电连接的情况下，如果基板为厚(例如，厚度为几百μm)，则需要深孔的形成过程、引出电极的形成过程、焊球的形成过程等。因此，增加了成本。
此外，在结合时产生的应力可能集中在结合表面的薄弱部分，从而在该部分上可产生裂纹。因此，可降低装置的可靠性。当半导体晶片通过切割而分割成多片时，在结合表面之间可能形成裂纹。因此，可降低装置的可靠性。
另外，由于需要确保多个半导体晶片之间的电连接，所以难以对电极焊盘进行小型化，因而也难以对芯片进行小型化。
如上所述，在“3维多层芯片结构”中，难以提高制造效率及降低成本。此外，在“3维多层芯片结构”中，难以提高装置的可靠性及实现小型化。
发明内容
因此，本发明提供一种能够改善制造效率、降低成本、提高装置的可靠性并能够实现小型化的半导体器件的制造方法和电子装置。
本发明的一个实施例提供了一种电子装置，其包括：第一半导体芯片，包括：第一半导体基板；第一布线层，其具有第一布线部和第一绝缘层，其中所述第一布线部延伸到所述第一布线层的外围区域；和第二半导体芯片，其堆叠在所述第一半导体芯片上，所述第二半导体芯片包括：第二半导体基板；第二布线层，其具有第二布线部和第二绝缘层，其中所述第二布线部延伸到所述第二布线层的外围区域，其中所述第一绝缘层和所述第二绝缘层的相对表面彼此结合，并且其中在所述第一绝缘层和所述第二绝缘层的所述相对表面处不暴露所述第一布线部和所述第二布线部，并且其中，所述第一布线部与所述第二布线部通过在所述第一半导体芯片的外围区域处以及在所述第二半导体芯片的外围区域处的导电部彼此电连接。
本发明的又一实施例提供了一种半导体器件的制造方法，包括：在第一半导体芯片上堆叠第二半导体芯片；将第一布线部的外围区域和第二布线部的外围区域暴露在堆叠体的外围区域处，所述第一布线部形成在所述第一半导体芯片上，并且所述第二布线部形成在所述第二半导体芯片上，所述堆叠体中堆叠有所述第一半导体芯片和所述第二半导体芯片，其中所述第一布线部包括在所述第一半导体芯片的第一布线层中，其中所述第二布线部包括在所述第二半导体芯片的第二布线层中，其中所述第一布线层的第一表面结合到所述第二布线层的第一表面，其中在所述第一布线层的所述第一表面处不暴露所述第一布线部，并且其中在所述第二布线层的所述第一表面处不暴露所述第二布线部；和通过在所述第一半导体芯片的外围区域和所述第二半导体芯片的外围区域处设置导电层，使得所述第一布线部和所述第二布线部彼此电连接。
本发明的另一实施例提供了一种电子装置。所述电子装置包括：第一半导体芯片，包括：半导体基板；布线层，其具有第一布线部和绝缘层，其中所述第一布线部延伸到所述第一半导体芯片的所述布线层的外围区域；和第二半导体芯片，其堆叠在所述第一半导体芯片上，所述第二半导体芯片包括：半导体基板；布线层，其具有第二布线部和绝缘层，其中所述第二布线部延伸到所述第二半导体芯片的所述布线层的外围区域，其中所述第一半导体芯片的所述绝缘层和所述第二半导体芯片的所述绝缘层的相对表面彼此结合，并且其中在所述第一半导体芯片的所述绝缘层和所述第二半导体芯片的所述绝缘层的所述相对表面处不暴露所述第一布线部和所述第二布线部，并且其中，所述第一布线部和所述第二布线部的暴露在所述第一半导体芯片和所述第二半导体芯片的所述外围区域处的各自的外围区域被导电层覆盖，并且所述第一布线部与所述第二布线部通过所述导电层彼此电连接。
根据本发明的实施例，可提供能够制造效率、降低成本、提高装置的可靠性并使其小型化的半导体器件的制造方法和电子装置。
附图说明
图1是表示本发明实施例1的相机40的结构的结构图；
图2是表示本发明实施例1的固态摄像器件1的整体结构的框图；
图3是表示本发明实施例1的固态摄像器件1的整体结构的立体图；
图4表示本发明实施例1的固态摄像器件的主要部分；
图5表示本发明实施例1的像素P；
图6表示本发明实施例1的像素P；
图7A～图7C是表示在从本发明实施例1中的像素P读出信号时提供到各部分的脉冲信号的时序图；
图8表示本发明实施例1的滤色器CF；
图9A～图9D表示本发明实施例1的固态摄像器件的制造方法；
图10E～图10G表示本发明实施例1的固态摄像器件的制造方法；
图11H～图11J表示本发明实施例1的固态摄像器件的制造方法；
图12表示本发明实施例1的固态摄像器件的制造方法；
图13表示本发明实施例1的固态摄像器件的制造方法；
图14表示本发明实施例1的固态摄像器件的制造方法；
图15表示本发明实施例1的固态摄像器件的制造方法；
图16表示本发明实施例1的固态摄像器件的制造方法；
图17表示本发明实施例1的固态摄像器件的制造方法；
图18表示本发明实施例1的固态摄像器件的制造方法；
图19表示本发明实施例1的固态摄像器件的制造方法；
图20表示本发明实施例1的固态摄像器件的制造方法；
图21表示本发明实施例2的半导体器件的主要部分；
图22A～图22D表示本发明实施例2的半导体器件的制造方法；
图23E～图23G表示本发明实施例2的半导体器件的制造方法；
图24表示本发明实施例2的半导体器件的制造方法；
图25表示本发明实施例2的半导体器件的制造方法；
图26表示本发明实施例2的半导体器件的制造方法；
图27表示本发明实施例2的半导体器件的制造方法；
图28表示本发明实施例2的半导体器件的制造方法；
图29表示本发明实施例2的半导体器件的制造方法；
图30是表示α射线(alpharays)或宇宙射线(cosmicrays)的微粒入射到本发明实施例2的半导体器件上的情形；
图31是表示本发明实施例3的半导体器件的主要部分；
图32A～图32D表示本发明实施例3的半导体器件的制造方法；
图33E～图33G表示本发明实施例3的半导体器件的制造方法；
图34表示本发明实施例3的半导体器件的制造方法；
图35表示本发明实施例3的半导体器件的制造方法；
图36表示本发明实施例3的半导体器件的制造方法；
图37表示本发明实施例3的半导体器件的制造方法；
图38是表示本发明实施例3的半导体器件的制造方法；
图39表示本发明实施例3的半导体器件的制造方法；
图40表示本发明实施例3的半导体器件的制造方法；
图41表示本发明实施例3的半导体器件的制造方法；
图42表示本发明实施例4的半导体器件的主要部分。
具体实施方式
下文将参考附图对本发明的实施例进行说明。
此外，以下述顺序对实施例进行说明。
1.实施例1(图像传感器芯片+逻辑电路芯片)
2.实施例2(存储器芯片+逻辑电路芯片)
3.实施例3(SOI高速器件芯片+逻辑电路芯片)
4.实施例4(图像传感器芯片+存储器芯片+逻辑电路芯片)
5.其它
1.实施例1
(A)器件结构
(A-1)相机主要部分的结构
图1是表示本发明实施例1的相机40的结构的结构图。
如图1所示，相机40具有固态摄像器件1、光学系统42、控制器43和信号处理电路44。在下文中将顺序说明上述各部件。
固态摄像器件1通过其摄像表面PS接收通过光学系统42入射的入射光H(物体图像)，并对入射光H进行光电转换以产生信号电荷。在此，基于控制器43输出的控制信号驱动固态摄像器件1。接着，读取该信号电荷，并作为原始数据输出该信号电荷。
光学系统42包括诸如成像透镜和孔径光阑(aperturediaphragm)等光学组件，光学系统42用于将入射光H聚集到固态摄像器件1的摄像表面PS。
控制器43向固态摄像器件1和信号处理电路44输出各种控制信号，从而控制并驱动固态摄像器件1和信号处理电路44。
信号处理电路44用于对固态摄像器件1输出的电信号进行信号处理，从而产生数字图像。
(A-2)固态摄像器件的主要部分的结构
下面说明固态摄像器件1的整体结构。
图2是表示本发明实施例1的固态摄像器件1的整体结构的框图。
如图2所示，固态摄像器件1设置有像素区域PA。
如图2所示，像素区域PA为矩形，在像素区域PA中，多个像素P在水平方向x和垂直方向y上布置。也就是说，像素P以矩阵形式布置。另外，像素区域PA对应于图1所示的摄像表面PS。稍后将详细说明像素P。
另外，如图2所示，固态摄像器件1设置有垂直驱动电路3、列电路4、水平驱动电路5、外部输出电路7和时序发生器8，驱动电路3、列电路4、水平驱动电路5、外部输出电路7和时序发生器8是外围电路。
如图2所示，垂直驱动电路3与布置在像素区域PA的水平方向x上的每一行中的多个像素P电连接。
如图2所示，列电路4用于以列为单位对像素P输出的信号进行信号处理。在此，列电路4包括CDS(相关双采样，CorrelatedDoubleSampling)电路(未图示)，并进行用于移除固定模式噪声的信号处理。
如图2所示，水平驱动电路5电连接到列电路4。水平驱动电路5例如包括移位寄存器，并将列电路4中所保持的各列像素P的信号输出到外部输出电路7。
如图2所示，外部输出电路7电连接到列电路4，其对列电路4输出的信号进行信号处理，并将所处理的信号输出到外部。外部输出电路7包括AGC(自动增益控制，AutomaticGainControl)电路7a和ADC电路7b。在外部输出电路7中，AGC电路7a向信号应用增益，接着ADC电路7b将模拟信号转换为数字信号，并将经转换的信号输出到外部。
如图2所示，时序发生器8电连接到垂直驱动电路3、列电路4、水平驱动电路5和外部输出电路7中的每个电路。时序发生器8产生各种脉冲信号，并将产生的脉冲信号输出到垂直驱动电路3、列电路4、水平驱动电路5和外部输出电路7，从而对各个部分进行驱动控制。
图3是表示本发明实施例1的固态摄像器件1的整体结构的立体图。
如图3所示，在此实施例中，固态摄像器件1具有第一半导体芯片100和第二半导体芯片200。第一半导体芯片100和第二半导体芯片200彼此相对。稍后将给出详细说明，芯片的相对表面彼此结合(但在图3的情况下，芯片彼此分离)。此外，第一半导体芯片100和第二半导体芯片200互相电连接。
在此，如图3所示，第一半导体芯片100设置有像素区域PA。也就是说，类似于图2的上述说明，设置有像素区域PA，在像素区域PA中，多个像素P在水平方向x和垂直方向y上布置。
如图3所示，与第一半导体芯片100相比，第二半导体芯片200设置有控制电路区域200S和逻辑电路区域200R。
例如，控制电路区域200S设置有图2所示的垂直驱动电路3和时序发生器8。
此外，例如，逻辑电路区域200R设置有图2所示的列电路4、水平驱动电路5和外部输出电路7。
如上所述，在此实施例中，固态摄像器件1具有“3维多层芯片结构”，第一半导体芯片100和第二半导体芯片200堆叠在一起。
此外，控制电路区域200S可以不设置在第二半导体芯片200中，而是设置在第一半导体芯片100中。此外，第二半导体芯片可以设置有ISP(图像信号处理电路，imagesignalprocessingcircuit)或DSP。
此外，如图3所示，在固态摄像器件1中，第一半导体芯片100和第二半导体芯片200分别设置有划割区域(scribearea)LA1和LA2。
如图3所示，划割区域LA1和LA2位于第一半导体芯片100和第二半导体芯片200的彼此相对的表面(xy平面)上的外围部分中。在此，划割区域LA1和LA2包括在水平方向x和垂直方向y上延伸的部分，且在像素区域PA或控制电路区域200S和逻辑电路区域200R附近形成为矩形形状。
稍后将给出详细说明，在切割前的晶片状态下，诸如像素区域PA等多个区域并排设置，因此，划割区域LA1和LA2在多个区域之间延伸为线形。此外，刀片与划割区域LA1和LA2接触，由此通过切割，来分割具有诸如上述像素区域PA等区域的固态摄像器件1中的划分区LA1和LA2。
(A-3)固态摄像器件的具体结构
下面说明此实施例的固态摄像器件的具体结构。
图4表示本发明实施例1的固态摄像器件1的主要部分。图4示出了固态摄像器件的端部的剖面图。
如图4所示，固态摄像器件1包括第一半导体芯片100、第二半导体芯片200、玻璃基板300、绝缘膜400、导电层401和凸块402。
下面顺序说明各个部分。
(A-3-1)关于第一半导体芯片100
如图4所示，第一半导体芯片100包括半导体基板101和布线层111，其中，布线层111设置在半导体基板101的表面上。
第一半导体芯片100与第二半导体芯片200相对，并通过彼此相对的表面结合到第二半导体芯片200。此处，类似于第一半导体芯片100，在第二半导体芯片200中，布线层211设置在半导体基板201的表面上。因此，第一半导体芯片100的布线层111布置成与第二半导体芯片200的布线层211相对。此外，第一半导体芯片100和第二半导体芯片200通过如下表面彼此结合，即，布线层111和211在这些表面上彼此相对。
这里，如图4所示，在第一半导体芯片100中，玻璃基板300结合到第一半导体芯片100的如下表面，即，第一半导体芯片100的该表面是第一半导体芯片100的与第二半导体芯片200相对的表面的对面表面。
此外，如图4所示，在第一半导体芯片100中，通过粘结层301，玻璃基板300结合到构成第一半导体芯片100的半导体基板101的堆叠有布线层111的表面的对面表面。
此外，如图4所示，在第一半导体芯片100中，绝缘膜400覆盖半导体基板101的侧端部。而且，在第一半导体芯片100中，导电层401覆盖布线层111的侧端部。
第一半导体芯片100形成为比第二半导体芯片200薄。具体地，在第一半导体芯片100中，半导体基板101是硅基板，且例如形成为厚度约为1～20μm的薄膜。
此外，如图4所示，在半导体基板101中设置像素P。
图5和图6表示本发明实施例的像素P。
在此，图5表示像素P的上表面。图6表示像素P的电路结构。
如图5和图6所示，像素P包括光电二极管21和像素晶体管Tr。在此，像素晶体管Tr包括传输晶体管22、放大晶体管23、选择晶体管24和复位晶体管25，从而像素P用于从光电二极管21读取信号电荷。
(a)光电二极管21
在构成第一半导体芯片100的像素P中，多个光电二极管21布置成与图2所示的多个像素P相对应。也就是说，在成像表面(xy平面)上，光电二极管21在水平方向x和与水平方向x垂直的垂直方向y布置。
如图4所示，光电二极管21设置在半导体基板101中，其接收穿过光接收表面JS的入射光H，并对入射光H进行光电转换，从而产生信号电荷。
例如，在半导体基板101中，各光电二极管21均包括分散有n型杂质的电荷存储区域(未图示)。此外，还形成分散有p型杂质的空穴存储区域(未图示)，以抑制n型电荷存储区域的上表面侧和下表面侧上的各个界面中暗电流的产生。
如图4所示，在半导体基板101中设置分散有p型杂质的像素隔离部PB，像素隔离部PB用于使多个像素P彼此电隔离。因此，光电二极管21设置在像素隔离部PB所隔开的区域中。
例如，如图5所示，像素隔离部PB形成为位于多个像素P之间。也就是说，像素隔离部PB在平面图中形成为格子形状，每一光电二极管21均形成在各像素隔离部PB所隔开的区域中。
如图6所示，光电二极管21的阳极接地，因此，所存储的信号电荷(在此为电子)被像素晶体管Tr读出，并作为电信号输出到垂直信号线27。具体地，如图6所示，光电二极管21通过传输晶体管22连接到放大晶体管23的栅极。此外，在光电二极管21中，通过传输晶体管22将所存储的信号电荷作为输出信号传输到浮动扩散部FD，浮动扩散部FD连接到放大晶体管23的栅极。
如图4所示，在半导体基板101的设置有布线层111的表面的对面表面(后表面)上，设置有滤色器CF和片上透镜ML。因此，光电二极管21接收通过上述组件入射的入射光H。也就是说，第一半导体芯片100是“背侧照射型”图像传感器芯片。
此外，尽管未图示，但OPB像素(在OPB像素中，遮光膜设置在光电二极管21的光接收表面上)设置在像素区域域PA的周围，从而获得黑基准电平(blackreferencelevel)信号。
(b)像素晶体管Tr
在构成第一半导体芯片100的像素P中，多个像素晶体管Tr布置成与图2所示的多个像素P相对应。
如图5和图6所示，各个像素晶体管Tr均包括传输晶体管22、放大晶体管23、选择晶体管24和复位晶体管25。
如图4所示，构成像素晶体管Tr的传输晶体管22设置在半导体基板101的由布线层111覆盖的表面上。虽然图4中没有示出构成像素晶体管Tr的其它晶体管23～25，但类似于传输晶体管22，这些晶体管也设置在半导体基板101的由布线层111覆盖的表面上。
例如，如图4和图5所示，晶体管22～25形成在用于在半导体基板101中使像素P彼此隔离的像素隔离部PB上。
例如，各晶体管22～25均是N沟道MOS晶体管，其各栅极均例如是由多晶硅形成。此外，布线层111覆盖晶体管22～25。
在像素晶体管Tr中，传输晶体管22用于将光电二极管21中产生的信号电荷作为电信号输出到放大晶体管23的栅极。具体地，如图6所示，传输晶体管22设置成位于光电二极管21和浮动扩散部FD之间。此外，在将传输信号从传输线26传输到传输晶体管22的栅极时，传输晶体管22将存储在光电二极管21中的信号电荷作为输出信号传输到浮动扩散部FD。
在像素晶体管Tr中，放大晶体管23用于放大并输出从传输晶体管22输出的电信号。具体地，如图6所示，放大晶体管23的栅极连接到浮动扩散部FD。此外，放大晶体管23的漏极连接到电源电位供给线Vdd，源极连接到选择晶体管24。当选择晶体管24进行选择以被导通时，通过恒定电流源I向放大晶体管23提供恒定电流，从而放大晶体管23作为源极跟随器进行操作。因此，当选择信号提供到选择晶体管24时，放大晶体管23放大浮动扩散部FD输出的输出信号。
在像素晶体管Tr中，选择晶体管24用于在接收到选择信号的输入时将放大晶体管23所输出的电信号输出到垂直信号线27。具体地，如图6所示，选择晶体管24的栅极连接到用于提供选择信号的地址线28。当被提供有选择信号时，选择晶体管24导通，并将上述由放大晶体管23放大的输出信号输出到垂直信号线27。
在像素晶体管Tr中，复位晶体管25用于复位放大晶体管23的栅极电位。具体地，如图6所示，复位晶体管25的栅极连接到提供有复位信号的复位线29。此外，复位晶体管25的漏极连接到电源电位供给线Vdd，源极连接到浮动扩散部FD。此外，当将来自复位线29的复位线号提供到复位晶体管25的栅极时，复位晶体管25通过浮动扩散部FD将放大晶体管23的栅极电位复位到电源电位。
图7A～图7C是表示从本发明实施例1的像素P读出信号时提供到各个部分的脉冲信号的时序图。图7A表示选择信号，图7B表示复位信号，图7C表示传输信号。
首先，如图7A～图7C所示，在第一时间点t1处，选择晶体管24导通。另外，在第二时间点t2处，复位晶体管25导通。因此，复位晶体管25复位放大晶体管23的栅极电位。
接着，在第三时间点t3处，复位晶体管25截止。此后，与复位电平相对应的电压被读出到列电路4。
接着，在第四时间点t4处，传输晶体管22导通，并随后将存储在光电二极管21中的信号电荷传输到放大晶体管23的栅极。
接着，在第五时间点t5处，传输晶体管22截止。此后，具有与所存储的信号电荷量相对应的信号电平的电压被读出到列电路4。
列电路4对首先读出的复位电平和随后读出的信号电平进行差值处理，并存储这些信号。由此，消除了各像素P的各晶体管的Vth的波动所导致的固定模式噪声。
由于晶体管22、24和25的各个栅极连接在由多个在水平方向x上布置的像素P所形成的行单元中，对布置在行单元中的多个像素P同时进行上述驱动像素的操作。具体地，基于上述垂直驱动电路3所提供的选择信号，以水平线(像素行)为单位，在垂直方向上顺序进行选择。此外，基于时序发生器8输出的各种时序信号，来控制像素的晶体管。由此，通过垂直信号线27将来自像素的输出信号读出到各像素列的列电路4。
此外，存储在列电路4中的信号由水平驱动电路5选择，并随后输出到外部输出电路7。
(c)布线层111
如图4所示，在第一半导体芯片100中，在半导体基板101的设置有滤色器CF等各部分的后表面(图4中的下表面)的对面表面(图4中的上表面)上设置布线层111。
如图4所示，布线层111包括多个布线部111h和绝缘层111z，布线层111设置成使得绝缘层111z覆盖多个布线部111h。
在布线层111中，各布线部111h适当地形成为与各像素P电连接。
在此，将布线部堆叠在绝缘层111z中，使得布线部111h形成为分别用作图6所示的传输线26、地址线28、垂直信号线27和复位线29等布线部。
另外，在布线层111的侧端部中，布线部111h形成为从布线层111的内部延伸到布线层111的侧端部。如图4所示，这些布线部111h设置成使得布线部111h的侧面暴露在布线层111的侧壁表面上。
在此实施例中，在布线层111的侧端部中，多个布线部111h设置成在深度方向z上以一定间隔堆叠。由此，多个布线部111h设置成使得其各个侧面暴露。
(d)滤色器CF
在第一半导体芯片100中，如图4所示，在半导体基板101的后表面(图4中的下表面)侧上设置有滤色器CF。此外，在滤色器CF上堆叠片上透镜ML。
滤色器CF使入射光H具有颜色，并将入射光H传输到半导体基板101的光接收表面JS上。例如，可通过下述方式形成滤色器CF。通过在诸如旋涂法等涂覆方法中涂覆包括彩色颜料和光致抗蚀剂树脂的涂覆液来形成涂覆膜，然后通过刻蚀技术(lithographytechnique)在涂覆膜上形成图案，从而形成滤色器CF。
图8表示本发明实施例1的滤色器CF。图8示出了滤色器CF的上表面。
如图8所示，滤色器CF包括红色滤色器层CFR、绿色滤色器层CFG和蓝色滤色器层CFB。红色滤色器层CFR、绿色滤色器层CFG和蓝色滤色器层CFB彼此相邻，且均对应于多个像素P中的各个像素。
在此，如图8所示，红色滤色器层CFR、绿色滤色器层CFG和蓝色滤色器层CFB形成为拜耳阵列(Bayerarray)BH。也就是说，多个绿色滤色器层CFG在对角线方向上布置成方格图案(checkeredpattern)。此外，红色滤色器层CFR和蓝色滤色器层CFB布置在与多个绿色滤色器层CFG的对角线方向对称对角线方向上。
具体地，在滤色器CF中，红色滤色器层CFR在对应于红色的波长区域(例如，625～740nm)中具有高的透光率，且红色滤色器层CFR用于使入射光具有红色，并将入射光传输到光接收表面JS。红色滤色器层CFR例如在平面图中形成为矩形形状。
此外，在滤色器CF中，绿色滤色器层CFG在对应于绿色的波长区域(例如，500～565nm)中具有高的透光率，且绿色滤色器层CFG用于使入射光具有绿色，并将入射光传输到光接收表面JS。绿色滤色器层CFG例如在平面图中形成为矩形形状。
此外，在滤色器CF中，蓝色滤色器层CFB在对应于蓝色的波长区域(例如，450～485nm)中具有高的透光率，且蓝色滤色器层CFB用于使入射光具有蓝色，并将入射光传输到光接收表面JS。蓝色滤色器层CFB例如在平面图中形成为矩形形状。
(e)片上透镜ML
如图4所示，在第一半导体芯片100中，在半导体基板101的后表面(图4中的下表面)上形成有片上透镜ML。
在此，多个片上透镜ML设置成与滤色器CF的上表面上的各像素P相对应。
各片上透镜ML均是凸透镜，该凸透镜在光接收表面JS上形成为其中心比边缘厚，从而各片上透镜ML用于将入射光H聚集到光电二极管21的光接收表面JS上。
例如，通过光刻技术(photolithographytechnique)在感光树脂膜上形成图案，然后通过回流处理(reflowprocess)形成透镜形状的图案，从而形成片上透镜ML。另外，也可以通过在透镜材料膜上形成具有透镜形状的抗蚀剂膜，然后在抗蚀剂膜上进行回蚀处理(etch-backprocess)，从而形成片上透镜ML。
(A-3-2)关于第二半导体芯片200
如图4所示，第二半导体芯片200包括半导体基板201和布线层211，其中，布线层211设置在半导体基板201的表面上。
第二半导体芯片200与第一半导体芯片100相对，并通过彼此面对的表面结合到第一半导体芯片100。此处，在第二半导体芯片200中，布线层211布置成与第一半导体芯片100的布线层111相对。此外，布线层111和211的相对表面彼此结合。第二半导体芯片200设置成比第一半导体芯片100厚，并充当用于支撑形成为薄膜的第一半导体芯片100的支撑基板。
此外，如图4所示，在第二半导体芯片200中，绝缘膜400覆盖半导体基板201的侧端部。另外，在第二半导体芯片200中，导电层401覆盖从布线层211的侧端部到布线层211的上表面之间的区域。
(a)半导体元件220
如图4所示，在第二半导体芯片200中，半导体元件220设置在半导体基板201上，半导体基板201是硅基板。
各半导体元件220例如包括MOS晶体管，MOS晶体管的栅极例如是由多晶硅形成。
如图3所示，第二半导体芯片200设置有控制电路区域200S和逻辑电路区域200R，在这些区域中形成的诸如垂直驱动电路3等电路(参见图2)是由半导体元件220构成。
此外，如图4所示，布线层211覆盖半导体元件220。
(b)布线层211
如图4所示，在第二半导体芯片200中，布线层211设置在半导体基板201的设置有半导体元件220的表面(图4中的上表面)上。
如图4所示，布线层211包括布线部211h和绝缘层211z，布线层211形成为使得布线部211h电连接到绝缘层211z中的由半导体元件220构成的电路(诸如，垂直驱动电路3等)(参见图2)。
此外，如图4所示，各布线部211h设置成其侧面暴露在布线层211的侧壁表面上。具体地，在布线层211的侧端部中，多个布线部211h设置成在深度方向z上以一定间隔堆叠。因此，多个布线部211h设置成其各个侧面暴露。
(A-3-3)其它
如图4所示，绝缘膜400设置成覆盖构成第一半导体芯片100的半导体基板101的侧端部。此外，绝缘膜400还设置成覆盖构成第二半导体芯片200的半导体基板201的侧端部到半导体基板201的上表面之间的区域。
如图4所示，导电层401形成为覆盖构成第一半导体芯片100的布线层111的侧端部。此外，导电层401还形成为覆盖构成第二半导体芯片200的布线层211的侧端部。
具体地，如图4所示，在第一半导体芯片100和第二半导体芯片200的各布线层111和211中，布线部111h和211h的侧面暴露在侧壁表面上，且导电层401覆盖布线部111h和211h的暴露侧面。在此，导电层401整体地形成在布线部111h和211h的暴露侧面之间，从而用于在侧壁表面上电连接布线部111h和211h。
此外，如图4所示，导电层401还形成为隔着绝缘膜400从构成第二半导体芯片200的布线层211的侧端部延伸到上表面。此外，在构成第二半导体芯片200的半导体基板201中，隔着绝缘膜400和导电层401，在与设置有布线层211的表面的对面表面上设置凸块402。
(B)制造方法
下文将说明固态摄像器件1的制造方法的主要部分。
图9A～图20表示本发明实施例1的固态摄像器件的制造方法。
在此，图9A～图11J顺序示出固态摄像器件的制造过程。
图12～图17表示通过图10E～图11J所示过程制造的固态摄像器件的主要部分，类似于图4，图12～图17示出了固态摄像器件的端部的剖面图。
具体地，图12以放大方式示出图10E的一部分。图13以放大方式示出图10F的一部分。图14以放大方式示出图10G的一部分。图15以放大方式示出图11H的一部分。图16以放大方式示出图11I的一部分。图17以放大方式示出图11J的一部分。
此外，图18～图20示出图9A～图11J的过程之后的固态摄像器件制造过程。类似于图4，图18～图20示出了固态摄像器件的端部的剖面图。
如图9A～图20所示，在此实施例中，通过过程(a)～(m)对设置有多个固态摄像器件1的晶片进行分割，从而制造图4等所示的固态摄像器件1。
下面将详细说明这些过程。
(a)形成第一半导体芯片100的布线层111
首先，如图9A所示，形成第一半导体芯片100的布线层111。
虽然图9A未图示，但在形成布线层111之前，在厚度例如为几百μm(参见图4等)的半导体基板101上形成构成第一半导体芯片100的像素P。
在此，在半导体基板101中用于形成多个第一半导体芯片100的区域中形成各部分，诸如光电二极管21和包括传输晶体管22等晶体管的像素晶体管Tr。具体地，通过对半导体基板101进行注入杂质离子等过程，来形成诸如光电二极管21和像素晶体管Tr等各部分。
此外，如图9A所示，形成布线层111，布线层111覆盖半导体基板101的一个表面。
在此，如图4所示，形成的布线层111也覆盖设置有诸如传输晶体管22等像素晶体管Tr的表面。具体地，通过交替堆叠布线部111h和层间绝缘膜，来形成布线层111。
以此方式，通过进行用于在半导体基板101上堆叠布线层111的“第一布线层形成过程(在绝缘层111z中形成布线部111h)”，来形成第一半导体芯片100的作为成像传感器芯片的部分。
(b)形成第二半导体芯片200的布线层211
接着，如图9B所示，形成第二半导体芯片200的布线层211。
虽然图9B未图示，但在形成布线层211之前，在厚度例如为几百μm(参见图4等)的半导体基板201上形成用于构成第二半导体芯片200的半导体元件220。
在此，在半导体基板201中的用于形成多个第二半导体芯片200的每个区域中形成诸如MOS晶体管等半导体元件220。具体地，半导体基板201经历注入杂质离子等过程，由此形成半导体元件220。
此外，如图9B所示，布线层211形成为覆盖半导体基板201的一个表面。
在此，如图4所示，布线层211形成为覆盖设置有诸如MOS晶体管等半导体元件220的表面。具体地，通过交替堆叠布线部211h和层间绝缘膜，来形成布线层211。
以此方式，通过在半导体基板201上堆叠布线层211而进行的第二布线层形成过程(在布线层211中，布线部211h形成在绝缘层211z中)”，形成了第二半导体芯片200。
(c)结合半导体基板101和201
接着，如图9C所示，使两个半导体基板101和201相对并彼此结合。
在此，半导体基板101和201的布线层111和211彼此相对，且其相对的表面彼此结合。例如通过粘合剂使它们彼此结合。
另外，可通过等离子结合(plasmabonding)来结合两个半导体基板101和201。
以上述方式，进行用于在第一半导体芯片100上堆叠第二半导体芯片200的“芯片堆叠过程”。
(d)对半导体基板101进行薄化
接着，如图9D所示，对半导体基板101进行薄化。
在此，通过研磨半导体基板101的设置有布线层111的表面的对面表面(后表面)，对半导体基板101进行薄化处理。在该“薄化处理”中，在第二半导体芯片200堆叠在第一半导体芯片100上并由第一半导体芯片100支撑的状态下，对半导体基板101进行薄化处理。通过使用高浓度杂质区域或设置在半导体基板101上的绝缘膜作为停止层(stopperlayer)，终止该处理。
由此，例如，将半导体基板101薄化至厚度为2～10μm。
此后，虽然图9D未图示，但如图4所示，形成诸如滤色器CF和片上透镜ML等各部分。
(e)形成凹槽TR1
接着，如图10E所示，对半导体基板101和布线层111进行蚀刻处理，从而形成凹槽TR1。
在此，对半导体基板101进行蚀刻处理，以形成穿透半导体基板101的孔。
此外，对布线层111进行蚀刻处理，以形成不穿透布线层111的凹槽。
具体地，如图12所示，对固态摄像器件1的划割区域LA1和LA2(参见图3)进行蚀刻处理，以暴露连接至布线部111h的焊盘电极PAD1的表面，从而形成凹槽TR1。
以此方式，进行用于使焊盘电极PAD1的表面在第一半导体芯片100的侧端部处暴露的“第一焊盘表面暴露处理”。
(f)测试第一半导体芯片100
接着，如图10F所示，测试第一半导体芯片100。
在此，将一对电位计探针PR插入由上述处理形成的凹槽TR1中，由此测试第一半导体芯片100。也就是说，在“第一芯片测试处理”中，在晶片上设置有多个第一半导体芯片100的情况下，测试每个第一半导体芯片100是否能够表现出图像传感器的规定特性。
具体地，如图13所示，探针PR与暴露在划割区域LA1和LA2中的焊盘电极PAD1的表面接触，从而测量第一半导体芯片100的电特性。此外，基于测试结果，在第一半导体芯片100的测试中确定该芯片是否通过测试。如果通过测试，则进行下一处理。相反，如果没有通过测试，例如停止制造。
(g)设置玻璃基板300
接着，如图10G所示，设置玻璃基板300。
在此，在半导体基板101的设置有布线层111的表面的对面表面上设置玻璃基板300。
具体地，如图14所示，通过粘结层301结合玻璃基板300。
通过设置玻璃基板300，能够防止在诸如切割等后续处理中产生的微粒混入到第一半导体芯片100中。因此，能够提高装置的可靠性和产率。
(h)形成凹槽TR2
接着，如图11H所示，对半导体基板201和布线层211进行蚀刻处理，从而形成凹槽TR2。
在此，对半导体基板201进行蚀刻处理，以形成穿透半导体基板201的孔。
此外，对布线层211进行蚀刻处理，以移除布线层211的一部分。
具体地，如图15所示，对划割区域LA1和LA2进行蚀刻处理，以暴露连接至布线部211h的焊盘电极PAD2的表面，从而形成凹槽TR2。
以此方式，进行用于使焊盘电极PAD2的表面在第二半导体芯片200的侧端部处暴露的“第二焊盘表面暴露处理”。
(i)测试第二半导体芯片200
接着，如图11I所示，测试第二半导体芯片200。
在此，将一对电位计探针PR插入由上述处理形成的凹槽TR2中，由此测试第二半导体芯片200。也就是说，在“第二芯片测试处理”中，在晶片上设置有多个第二半导体芯片200的情况下，测试每个第二半导体芯片200是否表现出图像传感器的规定特性。
具体地，如图16所示，探针PR与暴露在划割区域LA1和LA2中的焊盘电极PAD2的表面接触，从而测量第二半导体芯片200的电特性。此外，基于测试结果，在第二半导体芯片200的测试中确定该芯片是否通过测试。如果通过测试，则进行下一处理。相反，如果没有通过测试，例如停止制造。
(j)形成凹槽TR3
接着，如图11J所示，对布线层111和211以及玻璃基板300进行切割处理，从而形成凹槽TR3。
在此，进行切割处理，从而将在上述处理流程中在多个第一半导体芯片100之间形成的凹槽TR1连接到在多个第二半导体芯片200之间形成的凹槽TR2。
此外，对玻璃基板300进行切割处理，以移除玻璃基板300的一部分。也就是说，将玻璃基板300进行半切(half-cut)，以便保留玻璃基板300的一部分。
具体地，如图17所示，进行切割处理，以便在第一半导体芯片100和第二半导体芯片200的各布线层111和211中，布线部111h和211h的侧面暴露在侧壁表面上，从而形成凹槽TR3。
由此，通过结合第一半导体芯片100和第二半导体芯片200而形成的固态摄像器件1与玻璃基板300的一部分组合在一起。
此外，在进行用于使布线部111h和211h的侧面暴露的切割处理的同时，还通过研磨去除在测试中所使用的焊盘电极PAD1和PAD2。
以此方式，进行“侧面暴露处理”。在此，侧面暴露处理是如下处理，即，该处理使第一半导体芯片100的布线部111h的侧面和第二半导体芯片200的布线部211h的侧面在堆叠体(其中堆叠有第一半导体芯片100和第二半导体芯片200)的侧端部暴露。
(k)形成绝缘膜400
接着，如图18所示，形成绝缘膜400。
在此，例如，通过诸如环氧树脂(epoxyresin)等树脂覆盖构成第一半导体芯片100的半导体基板101的侧端部以及覆盖从构成第二半导体芯片200的半导体基板201的侧端部到半导体基板201的上表面之间的区域，由此形成绝缘膜400。
在此情况下，绝缘膜400形成为使得布线部111h和211h的侧面仍然暴露在各布线层111和211的侧壁表面上。例如，通过使用印刷布线基板的印刷技术(printingtechnique)来形成绝缘膜400。
(l)形成导电层401
接着，如图19所示，形成导电层401。
在此，导电层401形成为覆盖构成第一半导体芯片100的布线层111的侧端部以及覆盖构成第二半导体芯片200的布线层211的侧端部。
也就是说，导电层401形成为使得在布线层111和211的侧端部处暴露的布线部111h和211h互相电连接。虽然未图示，但导电层401形成为条带形，并对应于诸如电源布线部和信号布线部等布线部111h和211h，从而使第一半导体芯片100和第二半导体芯片200互相电连接。
此外，基于此结构，导电层401形成为隔着绝缘膜400从构成第二半导体芯片200的布线层211的侧端部延伸到布线层211的上表面。如上所述，导电层401形成为在布线层211的上表面上用作连接焊盘。
(m)形成凸块402
接着，如图20所示，形成凸块402。
在此，凸块402隔着绝缘膜400和导电层401形成在半导体基板201的设置有的布线层211的表面的对面表面上。也就是说，凸块402形成在布线层211的上表面上的如下部分上，即，导电层401在该部分中用作连接焊盘。
(n)分割成固态摄像器件1
接着，如图4所示，分割成固态摄像器件1。
在此，将设置有多个固态摄像器件1(均堆叠有第一半导体芯片100和第二半导体芯片200)的晶片分割成多片，每片对应于每个固态摄像器件1。
具体地，沿着凹槽TR3，将玻璃基板300切割为多片，从而使晶片分割为多个固态摄像器件1。也就是说，用于连接多个固态摄像器件1的玻璃基板300被分割成多片，每片与每个固态摄像器件1相对应。
(C)总结
如上所述，在此实施例中，作为半导体器件的固态摄像器件1具有第一半导体芯片100和堆叠在第一半导体芯片100上的第二半导体芯片200。第一半导体芯片100包括布线部(第一布线部)111h，布线部111h的侧面暴露在第一半导体芯片100的侧端部。此外，第二半导体芯片200包括布线部(第二布线部)211h，布线部211h的侧面暴露在第二半导体芯片200的侧端部。此外，导电层401覆盖各布线部111h和211h的暴露在第一半导体芯片100和第二半导体芯片200侧端部的侧面。也就是说，导电层401使布线部111h和211h互相电连接(参见图4)。
如上所述，在此实施例中，多个半导体芯片100和200在侧壁部分处电连接，因此无需在半导体基板的表面上设置使它们彼此电连接的焊盘电极。由此，在此实施例中，能够减少装置的占用面积，从而能够容易进行小型化。
此外，在此实施例中，第二半导体芯片200堆叠在第一半导体芯片100上并由第一半导体芯片100支撑，接着对半导体基板101进行薄化。因此，在此实施例中，能够均匀地进行薄化。从而能够容易提高制造效率、降低成本，并提高可靠性。
此外，在此实施例中，暴露第一半导体芯片100的焊盘电极PAD1的表面，接着使用焊盘电极PAD1的表面测试第一半导体芯片100。此外，在焊盘电极PAD1的表面上方设置玻璃基板300。随后，暴露第二半导体芯片200的焊盘电极PAD2的表面，接着使用焊盘电极PAD2的表面测试第二半导体芯片200。由此，能够测试第一半导体芯片100和第二半导体芯片200。因此容易提高制造效率、降低成本，并提高可靠性。
此外，上文说明了分别测量第一半导体芯片100和第二半导体芯片200的情况，但本发明并不限于此。也可以省略各芯片的测试，在最终的堆叠芯片状态下进行装置的测试。
2.实施例2
(A)器件结构
图21表示本发明实施例2的半导体器件的主要部分。类似于图4，图21示出了半导体器件端部的剖面。
如图21所示，半导体器件1b包括第一半导体芯片100b、第二半导体芯片200b、绝缘膜400、导电层401和凸块402。
如图21所示，半导体器件1b具有“3维多层芯片结构”，第一半导体芯片100b和第二半导体芯片200b彼此结合。在此实施例中，类似于实施例1，第一半导体芯片100b和第二半导体芯片200b的各布线部111hb和211hb通过导电层401在第一半导体芯片100b和第二半导体芯片200b的侧端部处电连接。然而，第一半导体芯片100b和第二半导体芯片200b的结构不同于实施例1。如上所述，本实施例包括与实施例1相同的部分，也包括与实施例1不同的部分。因此，省略了对相同部分的重复说明。
(A-1)关于第一半导体芯片100b
如图21所示，第一半导体芯片100b包括半导体基板101b和布线层111b，其中，布线层111b设置在半导体基板101b的表面上。
第一半导体芯片100b与第二半导体芯片200b相对，并通过彼此表面的表面结合到第二半导体芯片200b。在此，第一半导体芯片100b的布线层111b设置成与第二半导体芯片200b的布线层211b相对。因此，布线层111b和211b的彼此面对的表面彼此结合
此外，如图21所示，在第一半导体芯片100b中，半导体基板101b的侧端部是由绝缘膜400覆盖。此外，在第一半导体芯片100b中，布线层111b的侧端部是由导电层401覆盖。
此外，如图21所示，在第一半导体芯片100b中，半导体元件22b设置在半导体基板101b的形成有布线层111b的表面侧上。
半导体元件22b包括MIM电容器，且形成为用于构成DRAM芯片(存储器芯片)。例如，各半导体元件22b包括通过将Ta2O5或ZrO2形成为电容器绝缘膜而形成的MIM电容器。或者，半导体元件22b也可形成为用于构成闪存(flashmemory)。
如图21所示，类似于实施例1，布线层111b包括绝缘层111zb和多个布线部111hb，并设置成使得多个布线部111hb是由绝缘层111zb覆盖。
在布线层111b中，各布线部111hb适当地形成为电连接到各半导体元件22b。
此外，如图21所示，在布线层111b的侧端部中，布线部111hb从布线层111b的内部延伸到布线层111b的侧端部。布线部111hb的侧面暴露在布线层111b的侧壁表面上。
在此，多个布线部111hb设置成在深度方向z上以一定间隔堆叠。因此，多个布线部111hb设置成使得其各个侧面暴露。
(A-2)关于第二半导体芯片200b
如图21所示，第二半导体芯片200b包括半导体基板201b和布线层211b，其中，布线层211b设置在半导体基板201b的表面上。
第二半导体芯片200b与第一半导体芯片100b相对，并通过彼此相对的表面结合到第一半导体芯片100b。此处，在第二半导体芯片200b中，布线层211b设置成与第一半导体芯片100b的布线层111b相对。此外，布线层111b和211b的相对表面彼此结合。
此外，如图21所示，在第二半导体芯片200b中，绝缘膜400覆盖半导体基板201b的侧端部。另外，在第二半导体芯片200b中，导电层401覆盖布线层211b的侧端部。
如图21所示，在第二半导体芯片200b中，半导体元件220b设置在半导体基板201b上，半导体基板201b是硅基板。各半导体元件220b例如包括MOS晶体管，且其栅极例如是由多晶硅形成。半导体元件220b形成为用于在第二半导体芯片200bb中构成运算处理电路。
此外，如图21所示，布线层211b覆盖半导体元件220b。
如图21所示，布线层211b包括布线部211hb和绝缘层211zb，并形成为使得布线部211hb电连接到绝缘层211zb中的由半导体元件220b等构成的电路。
此外，如图21所示，各布线部211hb设置成其侧面暴露在布线层211b的侧壁表面上。具体地，在布线层211b的侧端部中，多个布线部211hb设置成在深度方向z上以一定间隔堆叠。由此，多个布线部211hb设置成使得其各侧面暴露。
(A-3)其它
如图21所示，绝缘膜400设置成覆盖从构成第一半导体芯片100b的半导体基板101b的侧端部到半导体基板101b的上表面之间的区域。此外，绝缘膜400还设置成覆盖构成第二半导体芯片200b的半导体基板201b的侧端部。
如图21所示，导电层401形成为覆盖构成第一半导体芯片100b的布线层111b的侧端部。此外，导电层401还形成为覆盖构成第二半导体芯片200b的布线层211b的侧端部。
具体地，导电层401整体地形成在布线部111hb和211hb的被暴露侧面之间，从而使布线部111hb和211hb在侧壁表面上电连接。
此外，导电层401形成为隔着绝缘膜400从构成第一半导体芯片100b的布线层111b的侧端部延伸到布线层111b的上表面。此外，在构成第一半导体芯片100b的半导体基板101b中，隔着绝缘膜400和导电层401，在设置有布线层111b的表面的对面表面上设置凸块402。
(B)制造方法
在下文中，将说明半导体器件1b的制造方法的主要部分。
图22A～图29表示本发明实施例2的半导体器件1b的制造方法。
在此，图22A～图23G顺序示出半导体器件1b的制造过程。
图24～图26表示由图22A～图23G所示过程制造的半导体器件1b的主要部分，类似于图21，图24～图26示出了半导体器件1b的端部的剖面。
具体地，图24以放大方式表示图23E的一部分。图25以放大方式表示图23F的一部分。图26以放大方式表示图23G的一部分。
此外，图27～图29表示图22A～图23G的过程之后的半导体器件1b的制造过程。类似于图21，图27～图29示出了半导体器件1b的端部的剖面。
如图22A～图29所示，在此实施例中，通过过程(a)～(j)将设置有多个半导体器件1b的晶片进行划分，从而制造图21等所示的半导体器件1b。
下面将详细说明上述过程。
(a)形成第一半导体芯片100b的布线层111b
首先，如图22A所示，形成第一半导体芯片100b的布线层111b。
虽然图22A未图示，但在厚度例如为几百μm(参见图21等)的半导体基板101b上形成半导体元件22b。此外，布线层111b形成为覆盖半导体基板101b的一个表面。
(b)形成第二半导体芯片200的布线层211
接着，如图22B所示，形成第二半导体芯片200b的布线层211b。
虽然图22B未图示，但在半导体基板201b上形成半导体元件220b(参见图21等)。此外，布线层211b形成为覆盖半导体基板201b的一个表面。
(c)结合半导体基板101b和201b
接着，如图22C所示，使两个半导体基板101b和201b相对并彼此结合。
在此，半导体基板101b和201b的布线层111b和211b彼此相对，且该相对的表面彼此结合。例如通过粘合剂使它们彼此结合。
(d)对半导体基板101b进行薄化
接着，如图22D所示，对半导体基板101b进行薄化。
在此，通过研磨半导体基板101b的设置有布线层111b的表面的对面表面，对半导体基板101进行薄化处理。
由此，例如将半导体基板101b薄化至厚度为2～10μm。
(e)形成凹槽TR1b
接着，如图23E所示，对半导体基板101b和布线层111b进行蚀刻处理，从而形成凹槽TR1b。
在此，对半导体基板101b进行蚀刻处理，以形成穿透半导体基板101b的孔。
此外，对布线层111b进行蚀刻处理，以形成不穿透布线层111b的凹槽。
具体地，如图24所示，对半导体器件1b的划割区域进行蚀刻处理，以暴露连接至布线部111hb的焊盘电极PAD1的表面，从而形成凹槽TR1b。
(f)测试第一半导体芯片100b
接着，如图23F所示，测试第一半导体芯片100b。
在此，将一对电位计探针PR插入由上述处理形成的凹槽TR1b中，由此测试第一半导体芯片100b。也就是说，在晶片中设置有多个第一半导体芯片100b的情况下，测试每个第一半导体芯片100b是否表现出图像传感器的规定特性。
具体地，如图25所示，探针PR与暴露在划割区域的焊盘电极PAD1的表面接触，从而测量第一半导体芯片100b的电特性。此外，基于测试结果，在第一半导体芯片100b的测试中确定该芯片是否通过测试。如果通过测试，则进行下一处理。相反，如果没有通过测试，例如停止制造。
(g)形成凹槽TR2b
接着，如图23G所示，对半导体基板201b和布线层211b进行蚀刻处理，从而形成凹槽TR2b。
在此，还对通过上述过程形成在多个第一半导体芯片100b之间的凹槽TR1b的一部分进行切割，从而保留半导体基板201b的一部分。
具体地，如图26所示，进行切割，从而在第一半导体芯片100b和第二半导体芯片200b的各布线层111b和211b中，布线部111hb和211hb的侧面暴露在侧壁表面上，从而形成凹槽TR2b。
由此，通过结合第一半导体芯片100b和第二半导体芯片200b而形成的半导体器件1b与半导体基板201b的一部分组合。
此外，还通过在切割过程中的研磨过程，同时去除测试中所使用的焊盘电极PAD1。
(h)形成绝缘膜400
接着，如图27所示，形成绝缘膜400。
在此，例如，通过诸如环氧树脂等树脂覆盖从构成第一半导体芯片100b的半导体基板101b的侧端部到半导体基板101b的上表面之间的区域以及覆盖构成第二半导体芯片200b的半导体基板201b的侧端部，由此形成绝缘膜400。
在此情况下，绝缘膜400形成为使得布线部111hb和211hb的侧面仍然暴露在各布线层111b和211b的侧壁表面上。例如，通过使用印刷布线基板的印刷技术来形成绝缘膜400。
(i)形成导电层401
接着，如图28所示，形成导电层401。
在此，导电层401形成为覆盖构成第一半导体芯片100b的布线层111b的侧端部以及覆盖构成第二半导体芯片200b的布线层211b的侧端部。
也就是说，导电层401形成为使得在布线层111b和211b的侧端部处暴露的布线部111hb和211hb互相电连接。
此外，基于此结构，导电层401形成为隔着绝缘膜400从构成第一半导体芯片100b的布线层111b的侧端部延伸到布线层111b的上表面。如上所述，导电层401形成为在布线层111b上表面用作连接焊盘。
(j)形成凸块402
接着，如图29所示，形成凸块402。
在此，凸块402隔着绝缘膜400和导电层401，形成在半导体基板101b的设置有的布线层111b的表面的对面表面上。也就是说，凸块402在布线层111b的上表面上的如下部分上，即，导电层401在该部分中用作连接焊盘。
(k)分割成半导体器件1b
接着，如图21所示，分割成半导体器件1b。
在此，将用于连接多个半导体器件1b的半导体基板201b分割成多片，每片对应于每个半导体器件1b。
(C)总结
如上所述，在此实施例中，作为半导体器件的半导体器件1b具有第一半导体芯片100b和堆叠在第一半导体芯片100b上的第二半导体芯片200b。第一半导体芯片100b包括布线部(第一布线部)111hb，布线部111hb的侧面暴露在第一半导体芯片100b的侧端部。此外，第二半导体芯片200b包括布线部(第二布线部)211hb，布线部211hb的侧面暴露在第二半导体芯片200b的侧端部。此外，导电层401覆盖各布线部111hb和211hb的暴露在第一半导体芯片100b和第二半导体芯片200b侧端部处的侧面。也就是说，导电层401使布线部111hb和211hb互相电连接(参见图21)。
如上所述，在此实施例中，类似于实施例1，多个半导体芯片100b和200b在侧壁部处电连接，因此无需在半导体基板的表面上设置使它们彼此电连接的焊盘电极。由此，在此实施例中，可以减少装置的占用面积，从而能够容易进行小型化。
此外，在此实施例中，对作为存储器芯片的第一半导体芯片100b进行薄化。因此，能够抑制由存储数据的损坏所导致的软件错误(softerror)的产生。
图30表示α射线或宇宙射线的微粒入射到本发明实施例2的半导体器件1b中的情形。
如图30所示，当α射线或宇宙射线入射时，产生了电子-空穴对，从而损坏了作为存储器芯片的第一半导体芯片100b中的存储数据。因此，产生了软件错误。
然而，通过使第一半导体芯片100b薄化，能够抑制电子-空穴对的产生。由此，能够抑制由存储数据的损坏所导致的软件错误的产生，能够提高装置的可靠性。
例如，通过将存储器芯片的膜厚度设置在5～15μm范围内，使得该存储器芯片的膜厚度等于普通存储器芯片膜厚度的1/10～1/80。因此，能够将软件错误发生的可能性减少为普通存储器芯片的软件错误发生可能性1/10以下。
3.实施例3
(A)器件结构
图31表示本发明实施例3的半导体器件的主要部分。类似于图21，图31示出了半导体器件端部的剖面。
如图31所示，半导体器件1c包括第一半导体芯片100c、第二半导体芯片200c、绝缘膜400、导电层401和凸块402。
如图31所示，半导体器件1c具有“3维多层芯片结构”，第一半导体芯片100c和第二半导体芯片200c彼此结合。在此实施例中，类似于实施例2，第一半导体芯片100c和第二半导体芯片200c的各布线部111hc和211hc通过位于其端部处的导电层401电连接。然而，第一半导体芯片100c和第二半导体芯片200c的结构不同于实施例2。如上所述，本实施例包括与实施例2相同的部分，也包括与实施例2不同的部分。因此，省略了对相同部分的重复说明。
(A-1)关于第一半导体芯片100c
如图31所示，第一半导体芯片100c包括半导体基板101c和布线层111c，其中，布线层111c设置在半导体基板101c的表面上。
类似于实施例2，在第一半导体芯片100c中，半导体元件22c设置在半导体基板101c的设置有布线层111c的表面侧。
与实施例2相比，此实施例的每个半导体元件22c均形成为包括MOS晶体管。此实施例与实施例2的不同点在于，通过将SOI(绝缘体上的硅，SilicononInsulator)基板薄化来形成半导体元件22c，使得第一半导体芯片100c用作高速器件。例如，将半导体层的膜厚度设置为0.05μm或更小，从而能够形成全耗尽(fully-depleted，FD)SOI器件。此外，通过将半导体层的膜厚度设置为0.1μm或更小，能够形成部分耗尽(partially-depleted，PD)SOI装置。
除此之外，第一半导体芯片100c形成为与实施例2中的第一半导体芯片相同。
也就是说，如图31所示，在布线层111c的侧端部中，布线部111hc形成为从布线层111c的内部延伸到布线层111c的侧端部。这些布线部111hc设置成使得其侧面暴露在布线层111c的侧壁表面上。
(A-2)关于第二半导体芯片200c
如图31所示，第二半导体芯片200c包括半导体基板201c和布线层211c，其中，布线层211c设置在半导体基板201c的表面上。
类似于实施例2，在第二半导体芯片200c中，半导体元件220c设置在半导体基板201c中设置有布线层211c的表面侧。
类似于实施例2，半导体元件220c形成为在第二半导体芯片200c中构成运算处理电路。
除此之外，第二半导体芯片200c形成为与实施例2中的第二半导体芯片相同。
也就是说，如图31所示，在布线层211c的侧端部中，布线部211hc形成为从布线层211c的内部延伸到布线层211c的侧端部。这些布线部211hc设置成使得布线部211hc的侧面暴露在布线层211c的侧壁表面上。
(A-3)其它
在除第一半导体芯片100c和第二半导体芯片200c之外的部件中，绝缘膜400、导电层401和凸块402均设置成与实施例2中的相应部件相同。
(B)制造方法
在下文中将说明半导体器件1c的制造方法的主要部分。
图32A～图41表示实施例3的半导体器件1c的制造方法。
在此，图32A～图33G顺序表示半导体器件1c的制造过程。
图34～图38表示通过图32A～图33G所示过程制造的半导体器件1c的主要部分，类似于图31，图34～图38示出了半导体器件1c的端部的剖面。
具体地，图34以放大方式表示图32A的一部分。图35以放大方式表示图32D的一部分。图36以放大方式表示图33E的一部分。图37以放大方式表示图33F的一部分。图38以放大方式表示图33G的一部分。
此外，图39～图41表示图32A～图33G的过程之后的半导体器件1c的制造过程。类似于图31，图39～图41示出了半导体器件1c的端部的剖面。
如图32A～图41所示，在此实施例中，通过过程(a)～(j)对设置有多个固体摄像器件1c的晶片进行分割，从而制造图31等所示的半导体器件1c。
下面将详细说明上述过程。
(a)形成第一半导体芯片100c的布线层111c
首先，如图32A所示，形成第一半导体芯片100c的布线层111c。
虽然图32A未图示，但设置作为半导体基板101c的SOI(SolicononInsulator)基板。此外，在SOI基板的半导体基板101c上形成半导体元件22c(参见图31等)。
例如，如图34所示，形成作为半导体元件22c的MOS晶体管。
具体地，在半导体基板101c的上层部分(SOI基板的硅层的一部分)上形成元件隔离部STI。在半导体基板101c的上层部分上形成沟槽，并接着在沟槽内部嵌入绝缘材料，由此形成该元件隔离部STI。例如，可通过嵌入SiO2和Si3N4来形成该元件隔离部STI。也就是说，元件隔离部STI形成为STI(浅沟槽隔离，ShallowTrenchIsolation)结构。
接着，在由元件隔离部STI所隔离的区域中设置半导体元件22c。在此，在半导体基板101c的上表面上形成栅极绝缘膜221z，并随后在栅极绝缘膜221z上设置栅电极221g。此外，通过使用栅电极221g作为自对准掩膜(self-alignmentmask)，将杂质作为离子注入到半导体基板101c中，从而形成源极/漏极区域222a和222b。
此后，类似于实施例2，布线层111c形成为覆盖半导体基板101c的一个表面。
(b)形成第二半导体芯片200c的布线层211c
接着，如图32B所示，形成第二半导体芯片200c的布线层211c。
虽然图32B未图示，但在半导体基板201c上形成半导体元件220c(参见图31等)。此外，布线层211c形成为覆盖半导体基板201c的一个表面。
(c)结合半导体基板101c和201c
接着，如图32C所示，使两个半导体基板101c和201c相对并彼此结合。
在此，半导体基板101c和201c的布线层111c和211c彼此相对，且使相对的表面彼此结合。例如通过粘合剂使它们彼此结合。
(d)将半导体基板101c薄化
接着，如图32D所示，将半导体基板101c薄化。
在此，通过研磨半导体基板101c的设置有布线层111c的表面的对面表面，对半导体基板101c进行薄化处理。
由此，例如将半导体基板101c薄化至厚度为2～10μm。
具体地，如图35所示，元件隔离部STI用作研磨停止层，终止该薄膜化处理。
(e)形成凹槽TR1c
接着，如图33E所示，对半导体基板101c和布线层111c进行蚀刻处理，从而形成凹槽TR1c。
在此，对半导体基板101c进行蚀刻处理，以形成穿透半导体基板101c的孔。
此外，对布线层111c进行蚀刻处理，以形成不穿透布线层111c的凹槽。
具体地，如图36所示，对多个半导体芯片100c的划割区域进行蚀刻处理，以暴露连接至布线部111hc的焊盘电极PAD1的表面，从而形成凹槽TR1c。
(f)测试第一半导体芯片100c
接着，如图33F所示，测试第一半导体芯片100c。
在此，将一对电位计探针PR插入由上述过程形成的凹槽TR1c中，由此测试第一半导体芯片100c。也就是说，在晶片中设置有多个第一半导体芯片100c的情况下，测试每个第一半导体芯片100c是否都能表现出图像传感器的规定特性。
具体地，如图37所示，探针PR与在划割区域暴露的焊盘电极PAD1的表面接触，从而测量第一半导体芯片100c的电特性。此外，基于测试结果，在第一半导体芯片100c的测试中确定该芯片是否通过测试。如果通过测试，则进行下一处理。相反，如果没有通过测试，例如停止制造。
(g)形成凹槽TR2c
接着，如图33G所示，对半导体基板201c和布线层211c进行蚀刻处理，从而形成凹槽TR2c。
在此，还对通过上述过程形成在多个第一半导体芯片100c之间的凹槽TR1c的一部分进行切割，从而保留半导体基板201c的一部分。
具体地，如图38所示，进行切割，从而在第一半导体芯片100c和第二半导体芯片200c的各布线层111c和211c中，布线部111hc和211hc的侧面暴露在侧壁表面上，从而形成凹槽TR2c。
由此，通过结合第一半导体芯片100c和第二半导体芯片200c而形成的半导体器件1c与半导体基板201c的一部分组合。
此外，通过在切割过程中的研磨，还去除测试中所使用的焊盘电极PAD1。
(h)形成绝缘膜400
接着，如图39所示，形成绝缘膜400。
在此，例如，通过诸如环氧树脂等树脂覆盖从构成第一半导体芯片100c的半导体基板101c的侧端部到半导体基板101c的上表面之间的区域以及覆盖构成第二半导体芯片200c的半导体基板201c的侧端部，由此形成绝缘膜400。
在此情况下，绝缘膜400形成为使得布线部111hc和211hc的侧面仍然暴露在各布线层111c和211c的侧壁表面上。例如，通过使用印刷布线基板的印刷技术形成绝缘膜400。
(i)形成导电层401
接着，如图40所示，形成导电层401。
在此，导电层401形成为覆盖构成第一半导体芯片100c的布线层111c的侧端部以及覆盖构成第二半导体芯片200c的布线层211c的侧端部。
也就是说，导电层401形成为使得在布线层111c和211c的侧端部处暴露的布线部111hc和211hc互相电连接。
此外，基于此结构，导电层401隔着绝缘膜400从构成第一半导体芯片100c的布线层111c的侧端部延伸到布线层111c的上表面。如上所述，导电层401形成为在布线层111c上表面上用作连接焊盘。
(j)形成凸块402
接着，如图41所示，形成凸块402。
在此，凸块402隔着绝缘膜400和导电层401，形成在半导体基板101c的与设置有的布线层111c的表面相对的表面上。也就是说，凸块402形成在布线层111c的上表面上部分上，即，导电层401在该部分上用作连接焊盘。
(k)分割成半导体器件1c
接着，如图31所示，分割成半导体器件1c。
在此，将用于连接多个半导体器件1c的半导体基板201c分割为多片，每片对应于每个半导体器件1c。
(C)总结
如上所述，在此实施例中，作为半导体器件的半导体器件1c具有第一半导体芯片100c和堆叠在第一半导体芯片100c上的第二半导体芯片200c。第一半导体芯片100c包括布线部(第一布线部)111hc，布线部111hc的侧面暴露在第一半导体芯片100c的侧端部处。此外，第二半导体芯片200c包括布线部(第二布线部)211hc，该布线部211hc的侧面暴露在第二半导体芯片200c的侧端部处。此外，各布线部111hc和211hc的暴露在第一半导体芯片100c和第二半导体芯片200c侧端部的侧面是由导电层401覆盖。也就是说，导电层401使布线部111hc和211hc互相电连接(参见图31)。
如上所述，在此实施例中，类似于实施例1，多个半导体芯片100c和200c在侧壁部处电连接，因此无需在半导体基板的表面上设置使它们彼此电连接的焊盘电极。由此，在此实施例中，可以减少装置的占用面积，从而容易进行小型化。
4.实施例4
(A)器件结构
图42表示本发明实施例4的半导体器件的主要部分。类似于图21，图42示出了半导体器件端部的剖面。
类似于实施例2，如图31所示，半导体器件1d包括第一半导体芯片100b、第二半导体芯片200b、绝缘膜400、导电层401和凸块402。此外，与实施例1相比，半导体器件1d还包括第三半导体芯片100d和玻璃基板300d。此外，实施例4与实施例2的不同之处在于，分别设置绝缘膜400、导电层401和凸块402。如上所述，此实施例包括与实施例2相同的部分，也包括与实施例2不同的部分。因此，省略了对相同部分的重复说明。
如图42所示，类似于实施例2，半导体器件1d具有“3维多层芯片结构”，且第一半导体芯片100b和第二半导体芯片200b彼此结合。
此外，第三半导体芯片100d结合到第一半导体芯片100b的结合有第二半导体芯片200b的表面的对面表面。
第三半导体芯片100d构造成与实施例1的第一半导体芯片100相同。也就是说，第三半导体芯片100d是“背侧照射型”图像传感器芯片，其包括半导体基板101和布线层111，其中，布线层111设置在半导体基板101的表面上。
此外，如图42所示，玻璃基板300结合到第三半导体芯片100d的如下表面上，第三半导体芯片100d的该表面是第三半导体芯片100d的与第一半导体芯片100b相对的表面的对面表面。
如图42所示，绝缘膜400形成为覆盖构成第一半导体芯片100b的半导体基板101b的侧端部。此外，绝缘膜400也设置成覆盖从构成第二半导体芯片200b的半导体基板201b的侧端部到半导体基板201b的下表面之间的区域。此外，绝缘膜400还设置成覆盖构成第三半导体芯片100d的半导体基板101的侧端部。
类似于实施例2，如图42所示，绝缘膜400形成为覆盖构成第一半导体芯片100b的布线层111b的侧端部。此外，导电层401也形成为覆盖构成第二半导体芯片200b的布线层211b的侧端部。另外，在此实施例中，导电层401还形成为覆盖构成第三半导体芯片100d的布线层111的侧端部。
具体地，如图42所示，在第一半导体芯片100b、第二半导体芯片200b和第三半导体芯片100d的各布线层111b、211b和111中，布线部111hb、211hb和111h的侧面暴露在侧壁表面上。导电层401整体地覆盖布线部111h、211h和111的暴露侧面，从而使布线部111h、211h和111彼此电连接。
此外，如图42所示，导电层401隔着绝缘膜400从构成第二半导体芯片200b的布线层211的侧端部延伸到布线层211的上表面。此外，在构成第二半导体芯片200b的半导体基板201b中，凸块402隔着绝缘膜400和导电层401，设置在形成有布线层211b的表面的对面表面上。
此外，在此实施例中，第一半导体芯片100b用作用于存储第三半导体芯片100d所输出的数据信号的存储器芯片。另外，类似于实施例1的第二半导体芯片200，第二半导体芯片200b用作处理第三半导体芯片100d所输出的数据信号的信号处理逻辑芯片。
(B)总结
如上所述，在此实施例中，作为半导体器件的半导体器件1d不仅具有第一半导体芯片100b和第二半导体芯片200b，还具有堆叠在第一半导体芯片100b上的第三半导体芯片100d。第三半导体芯片100d包括布线部111h，布线部111h的侧面暴露在第三半导体芯片100d的侧端部处。此外，在各半导体芯片100b、200b和100d的各布线部111hb、211hb和111h中，导电层401覆盖各布线部111hb、211hb和111h的侧面。也就是说，导电层401使布线部互相电连接(参见图42)。
如上所述，在此实施例中，类似于实施例2，多个半导体芯片100b、200b和100d在侧壁部处电连接，因此无需在半导体基板的表面上设置使各芯片电连接的焊盘电极。由此，在此实施例中，可以减少装置的占用面积，从而能够容易进行小型化。
5.其它
在本发明的应用中，本发明不限于上述实施例，也可以采用各种变化例。
在上述实施例的说明中，当半导体器件是固态摄像器件时，该固态摄像器件应用到相机中。然而，本发明并不限于此。本发明还可以应用到例如扫描器和复印机等均具有固态摄像器件的其它电子装置。
此外，在上述实施例的说明中，堆叠有两个或三个半导体芯片。然而，本发明并不限于此。本发明还可应用到堆叠有四个以上半导体芯片的情况。
此外，还可以适当组合各实施例。
此外，在这些实施例中，固态摄像器件1以及半导体器件1b、1c和1d对应于本发明的半导体器件。另外，在这些实施例中，光电二极管21对应于本发明的光电转换部。另外，在这些实施例中，第一半导体芯片100、100b和100c以及第三半导体芯片100d对应于本发明的第一半导体芯片。另外，在这些实施例中，第二半导体芯片200、200b和200c对应于本发明的第二半导体芯片。另外，在这些实施例中，布线层111、111b、111c和111d对应于本发明的第一布线层。另外，在这些实施例中，布线部111h、111hb、111hc和111hd对应于本发明的第一布线部。另外，在这些实施例中，布线层211、211b和211c对应于本发明的第二布线层。另外，在这些实施例中，布线部211h、211hb和211hc对应于本发明的第二布线部。另外，在这些实施例中，导电层401对应于本发明的导电层。另外，在这些实施例中，半导体基板101、101b和101c对应于本发明的第一半导体基板。另外，在这些实施例中，半导体基板201、201b和201c对应于本发明的第二半导体基板。另外，在这些实施例中，焊盘电极PAD1对应于本发明的第一焊盘电极。另外，在这些实施例中，焊盘电极PAD2对应于本发明的第二焊盘电极。另外，在上述实施例1中，图9A等所示的过程对应于本发明的第一布线层形成过程。另外，在上述实施例1中，图9B等所示的过程对应于本发明的第二布线层形成过程。另外，在上述实施例1中，图9C等所示的过程对应于本发明的芯片堆叠过程。另外，在上述实施例1中，图9D等所示的过程对应于本发明的薄膜化过程。另外，在上述实施例1中，图10E等所示的过程对应于本发明的第一焊盘表面暴露过程。另外，在上述实施例1中，图10F等所示的过程对应于本发明的第一芯片测试过程。另外，在上述实施例1中，图10G等所示的过程对应于本发明的基板设置过程。另外，在上述实施例1中，图11H等所示的过程对应于本发明的第二焊盘表面暴露过程。另外，在上述实施例1中，图11I等所示的过程对应于本发明的第二芯片测试过程。另外，在上述实施例1中，图11J等所示的过程对应于本发明的侧面暴露过程。另外，在上述实施例1中，图19等所示的过程对应于本发明的导电层形成过程。
本领域技术人员应当理解，依据设计要求和其它因素，可以在本发明所附的权利要求或其等同物的范围内进行各种修改、组合、次组合及改变。

Claims (14)

1.一种电子装置，其包括：
第一半导体芯片，包括：
第一半导体基板；
第一布线层，其具有第一布线部和第一绝缘层，其中所述第一布线部延伸到所述第一布线层的外围区域；和
第二半导体芯片，其堆叠在所述第一半导体芯片上，所述第二半导体芯片包括：
第二半导体基板；
第二布线层，其具有第二布线部和第二绝缘层，其中所述第二布线部延伸到所述第二布线层的外围区域，其中所述第一绝缘层和所述第二绝缘层的相对表面彼此结合，并且其中在所述第一绝缘层和所述第二绝缘层的所述相对表面处不暴露所述第一布线部和所述第二布线部，并且
其中，所述第一布线部与所述第二布线部通过在所述第一半导体芯片的外围区域处以及在所述第二半导体芯片的外围区域处的导电部彼此电连接。
2.根据权利要求1所述的电子装置，
其中，所述第一半导体芯片比所述第二半导体芯片薄，且
其中，所述第二半导体芯片设置成用于支撑所述第一半导体芯片的支撑基板。
3.根据权利要求2所述的电子装置，
其中，在所述第一半导体芯片中形成像素，每个所述像素包括光电转换部，且
其中，所述光电转换部设置成用于接收从所述第一半导体芯片的表面入射的入射光，所述表面处于所述第一半导体芯片的堆叠有所述第二半导体芯片的表面的对面侧。
4.根据权利要求2所述的电子装置，其中，所述第一半导体芯片包括半导体存储器元件。
5.根据权利要求2所述的电子装置，其中，所述第一半导体芯片包括形成在SOI基板上的半导体元件。
6.根据权利要求3所述的电子装置，其中，所述第二半导体芯片包括信号处理电路。
7.根据权利要求1所述的电子装置，
其中，所述第一布线层堆叠在所述第一半导体基板上，其中所述第布线部形成在所述第一绝缘层中，
其中，所述第二布线层堆叠在所述第二半导体基板上，并且，其中所述第二布线部形成在所述第二绝缘层中。
8.一种半导体器件的制造方法，包括：
在第一半导体芯片上堆叠第二半导体芯片；
将第一布线部的外围区域和第二布线部的外围区域暴露在堆叠体的外围区域处，所述第一布线部形成在所述第一半导体芯片上，并且所述第二布线部形成在所述第二半导体芯片上，所述堆叠体中堆叠有所述第一半导体芯片和所述第二半导体芯片，其中所述第一布线部包括在所述第一半导体芯片的第一布线层中，其中所述第二布线部包括在所述第二半导体芯片的第二布线层中，其中所述第一布线层的第一表面结合到所述第二布线层的第一表面，其中在所述第一布线层的所述第一表面处不暴露所述第一布线部，并且其中在所述第二布线层的所述第一表面处不暴露所述第二布线部；和
通过在所述第一半导体芯片的外围区域和所述第二半导体芯片的外围区域处设置导电层，使得所述第一布线部和所述第二布线部彼此电连接。
9.根据权利要求8所述的半导体器件的制造方法，
其中，形成所述第一半导体芯片包括：在第一半导体基板上堆叠所述第一布线层，所述第一布线层中的所述第一布线部形成在绝缘层中，
其中，形成所述第二半导体芯片包括：在第二半导体基板上堆叠所述第二布线层，所述第二布线层中的所述第二布线部形成在绝缘层中，且
其中，在堆叠所述第二半导体芯片的步骤中，所述第一布线层和所述第二布线层彼此相对，并且所述第一半导体芯片和所述第二半导体芯片的相对表面彼此结合。
10.根据权利要求9所述的半导体器件的制造方法，
其中，形成所述第一半导体芯片还包括将所述第一半导体基板薄化，且
其中，在将所述第一半导体基板薄化的步骤中，在通过堆叠所述第二半导体芯片的步骤将所述第二半导体芯片堆叠并支撑在所述第一半导体芯片上之后，将所述第一半导体基板薄化。
11.根据权利要求10所述的半导体器件的制造方法，其还包括：
使第一焊盘电极的表面暴露在所述第一半导体芯片的所述外围区域处，所述第一焊盘电极形成为与所述第一布线部电连接；和
通过使用所述第一焊盘电极测试所述第一半导体芯片，
其中，在暴露所述外围区域之前，执行暴露所述第一焊盘电极的所述表面的步骤及测试所述第一半导体芯片的步骤，且
其中，当暴露所述第一布线部的所述外围区域和所述第二布线部的所述外围区域时，移除所述第一焊盘电极。
12.根据权利要求11所述的半导体器件的制造方法，其还包括：
使第二焊盘电极的表面暴露在所述第二半导体芯片的所述外围区域处，所述第二焊盘电极形成为与所述第二布线部电连接；和
通过使用所述第二焊盘电极测试所述第二半导体芯片，
其中，在暴露所述外围区域之前，执行暴露所述第二焊盘电极的所述表面的步骤及测试所述第二半导体芯片的步骤，且
其中，当暴露所述第一布线部的所述外围区域和所述第二布线部的所述外围区域时，移除所述第二焊盘电极。
13.根据权利要求12所述的半导体器件的制造方法，其还包括：
设置基板，使得所述基板与所述第一半导体芯片的一表面相对，所述第一半导体芯片的所述表面与所述第一半导体芯片的堆叠有所述第二半导体芯片的表面相对，
其中，在测试所述第一半导体芯片的步骤与暴露所述第二焊盘电极的所述表面的步骤之间执行设置所述基板的步骤。
14.一种电子装置，其包括：
第一半导体芯片，包括：
半导体基板；
布线层，其具有第一布线部和绝缘层，其中所述第一布线部延伸到所述第一半导体芯片的所述布线层的外围区域；和
第二半导体芯片，其堆叠在所述第一半导体芯片上，所述第二半导体芯片包括：
半导体基板；
布线层，其具有第二布线部和绝缘层，其中所述第二布线部延伸到所述第二半导体芯片的所述布线层的外围区域，其中所述第一半导体芯片的所述绝缘层和所述第二半导体芯片的所述绝缘层的相对表面彼此结合，并且其中在所述第一半导体芯片的所述绝缘层和所述第二半导体芯片的所述绝缘层的所述相对表面处不暴露所述第一布线部和所述第二布线部，并且
其中，所述第一布线部和所述第二布线部的暴露在所述第一半导体芯片和所述第二半导体芯片的所述外围区域处的各自的外围区域被导电层覆盖，并且所述第一布线部与所述第二布线部通过所述导电层彼此电连接。
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