KR20200041144A - 중앙에 배치된 p-형 웰-탭 영역을 갖는 활성 영역들을 포함하는 이미지 센서 - Google Patents

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Abstract

트렌치 아이솔레이션 영역에 의해 정의된 사각형 모양의 활성 영역을 포함하는 이미지 센서가 설명된다. 상기 활성 영역은 플로팅 디퓨전 영역; 전송 트랜지스터 게이트 영역; 트랜지스터 활성 영역들; 및 웰-탭 영역을 포함할 수 있다. 상기 전송 트랜지스터 게이트 영역은 상기 플로팅 디퓨전 영역을 상기 활성 영역의 제1 코너에 인접하게 고립시키는 사선형 바 모양을 가질 수 있다. 상기 웰-탭 영역은 상기 전송 트랜지스터 게이트 영역과 상기 트랜지스터 활성 영역들 사이에 위치하여 상기 전송 트랜지스터 게이트 영역과 상기 트랜지스터 활성 영역들을 분리할 수 있다.

Description

중앙에 배치된 P-형 웰-탭 영역을 갖는 활성 영역들을 포함하는 이미지 센서{Image Sensor Including an Active Region Having a P-type Well-Tap region Disposed at a Center}
본 발명은 중앙에 배치된 P-형 웰-탭 영역을 가진 활성 영역들을 포함하는 이미지 센서에 관한 것이다.
최근 정보 통신 산업 발달과 전자 기기의 디지털 화에 따라 디지털 카메라, 캠코더, 휴대폰, PCS(personal communication system), 게임기기, 경비용 카메라, 의료용 마이크로 카메라 등 다양한 분야에서 성능이 향상된 이미지 센서들이 사용되고 있다. 일반적으로 이미지 센서는 픽셀 어레이와 주변 회로 영역을 갖는다.
상기 픽셀 어레이 내에 포토다이오드들과 픽셀 트랜지스터들을 포함하는 단위 픽셀 블록들이 배열된다. 상기 포토다이오드들 및 상기 픽셀 트랜지스터들 사이에 전기적 절연을 위하여 STI (Shallow Trench Isolation) 같은 트렌치 아이솔레이션 영역들이 형성된다. 상기 STI는 실리콘과 접하는 계면에 댕글링 본드를 가지므로 암 전류를 발생시키는 원인 중 하나이다.
본 발명이 해결하고자 하는 과제는 암 전류를 감소시킬 수 있는 이미지 센서를 제공하는 것이다.
본 발명의 해결하고자 하는 과제는 트렌치 아이솔레이션 영역을 이용하지 않고 P-형 웰-탭 영역을 중앙에 배치함으로써 전기적 및 기하학적으로 분리된 N-형 영역들을 갖는 활성 영역들을 포함하는 이미지 센서를 제공하는 것이다.
본 발명의 일 실시예에 의한 이미지 센서는 트렌치 아이솔레이션 영역에 의해 정의된 활성 영역을 포함할 수 있다. 상기 활성 영역은 플로팅 디퓨전 영역; 전송 트랜지스터 게이트 영역; 트랜지스터 활성 영역들; 및 웰-탭 영역을 포함할 수 있다. 상기 전송 트랜지스터 게이트 영역은 상기 플로팅 디퓨전 영역을 상기 활성 영역의 제1 코너에 인접하게 고립시키는 사선형 바(bar) 모양을 가질 수 있다. 상기 웰-탭 영역은 상기 전송 트랜지스터 게이트 영역과 상기 트랜지스터 활성 영역들 사이에 위치하여 상기 전송 트랜지스터 게이트 영역과 상기 트랜지스터 활성 영역들을 분리할 수 있다.
상기 웰-탭 영역은 상기 활성 영역의 중앙에 위치할 수 있다.
상기 전송 트랜지스터 게이트 영역은 상기 플로팅 디퓨전 영역과 접하는 제1 변 및 상기 웰-탭 영역과 접하는 제2 변을 포함하고, 상기 제1 변과 상기 제2 변은 서로 대향할 수 있다.
상기 웰-탭 영역은 상기 전송 트랜지스터 게이트 영역의 한 변, 상기 전송 트랜지스터 게이트 영역의 양 단부들과 교차하는 상기 활성 영역의 이웃하는 두 변들, 및 상기 트랜지스터 활성 영역들과 접할 수 있다.
상기 전송 트랜지스터 게이트 영역은 상기 활성 영역의 이웃하는 두 변과 사선 방향으로 교차할 수 있다.
상기 트랜지스터 활성 영역들은 상기 활성 영역의 제2 코너에 인접하도록 배치된 드라이브 트랜지스터 드레인 영역, 제3 코너에 인접하도록 배치된 드라이브 트랜지스터 채널 영역, 및 제4 코너에 인접하도록 배치된 선택 트랜지스터 소스 영역을 포함할 수 있다.
상기 드라이브 트랜지스터 드레인 영역 및 상기 선택 트랜지스터 소스 영역은 N-도프드 영역을 포함할 수 있다. 상기 드라이브 트랜지스터 채널 영역은 P-도프드 영역을 포함할 수 있다.
상기 트랜지스터 활성 영역들은 상기 드라이브 트랜지스터 채널 영역과 상기 선택 트랜지스터 소스 영역 사이에 배치된 공유 트랜지스터 소스/드레인 영역 및 선택 트랜지스터 채널 영역을 더 포함할 수 있다.
상기 공유 트랜지스터 소스/드레인 영역은 N-도프드 영역일 수 있다. 상기 선택 트랜지스터 채널 영역은 P-도프드 영역일 수 있다.
상기 트랜지스터 활성 영역들은 상기 활성 영역의 제2 코너에 인접하도록 배치된 리셋 트랜지스터 드레인 영역, 제3 코너에 인접하도록 배치된 리셋 트랜지스터 소스 영역, 및 상기 리셋 트랜지스터 드레인 영역과 상기 리셋 트랜지스터 소스 영역 사이에 배치되고 상기 활성 영역의 적어도 한 변과 접하는 리셋 트랜지스터 채널 영역을 포함할 수 있다.
상기 리셋 트랜지스터 채널 영역은 상기 활성 영역의 제4 코너와 인접하게 배치되고 및 상기 활성 영역의 이웃하는 두 변과 접할 수 있다. 상기 제2 코너와 상기 제3 코너는 서로 대향할 수 있다.
상기 활성 영역은 사각형 모양을 가질 수 있다.
본 발명의 일 실시예에 의한 이미지 센서는 활성 영역을 포함할 수 있다. 상기 활성 영역은 상기 활성 영역의 코너들과 접(abut)하도록 배치된 플로팅 디퓨전 영역, 트랜지스터 드레인 영역, 및 트랜지스터 소스 영역; 상기 활성 영역의 변들과 접(abut)하도록 배치된 트랜지스터 채널 영역; 상기 활성 영역의 중앙에 배치된 웰-탭 영역; 및 상기 플로팅 디퓨전 영역과 상기 웰-탭 영역 사이에 배치된 전송 트랜지스터 게이트 영역을 포함할 수 있다.
상기 웰-탭 영역은 상기 활성 영역의 이웃하는 두 변들과 접할 수 있다.
상기 전송 트랜지스터 게이트 영역은 상기 활성 영역의 이웃하는 두 변과 사선 방향으로 교차하여 상기 플로팅 디퓨전 영역을 상기 활성 영역의 상기 코너와 인접하도록 고립시킬 수 있다.
상기 웰-탭 영역은 상기 전송 트랜지스터 게이트 영역의 한 변과 접할 수 있다. 상기 트랜지스터 드레인 영역 및 상기 트랜지스터 소스 영역과 접할 수 있다.
상기 플로팅 디퓨전 영역, 상기 트랜지스터 드레인 영역, 및 상기 트랜지스터 소스 영역은 N-도프드 영역들일 수 있다. 상기 트랜지스터 채널 영역 및 상기 웰-탭 영역은 P-도프드 영역들일 수 있다.
상기 활성 영역은 사각형 모양을 가질 수 있다.
본 발명의 일 실시예에 의한 이미지 센서는 트렌치 아이솔레이션 영역에 의해 정의되고 매트릭스 형태로 배열된 제1 내지 제4 활성 영역들을 포함할 수 있다. 상기 제1 내지 제4 활성 영역들은 각각, 제1 내지 제4 플로팅 디퓨전 영역들; 제1 내지 제4 웰-탭 영역들; 및 제1 내지 제4 트랜지스터 활성 영역들을 포함할 수 있다. 상기 제1 내지 제4 플로팅 디퓨전 영역들은 각각, 상기 제1 내지 제4 활성 영역들의 제1 코너들과 인접하게 배치될 수 있다. 상기 제1 내지 제4 웰-탭 영역들은 각각, 상기 제1 내지 제4 활성 영역들의 중앙에 배치될 수 있다. 상기 제1 내지 제4 트랜지스터 활성 영역들은 각각, 상기 제1 내지 제4 활성 영역들의 제2 내지 제4 코너들과 인접하게 배치될 수 있다. 상기 제1 내지 제4 웰-탭 영역들은 상기 제1 내지 제4 플로팅 디퓨전 영역들과 상기 제1 내지 제4 트랜지스터 활성 영역들을 분리하도록 각각, 상기 제1 내지 제4 활성 영역들의 이웃하는 두 변들과 접할 수 있다.
상기 제1 내지 제4 활성 영역들은 상기 제1 내지 제4 플로팅 디퓨전 영역들과 상기 제1 내지 제4 웰-탭 영역들 사이에 각각, 배치된 제1 내지 제4 전송 트랜지스터 게이트 영역들을 더 포함할 수 있다.
상기 제1 내지 제4 전송 트랜지스터 게이트 영역들은 상기 제1 내지 제4 플로팅 디퓨전 영역들을 상기 제1 내지 제4 활성 영역들의 상기 제1 코너들과 인접하게 고립시키도록 상기 제1 내지 제4 활성 영역들의 이웃하는 상기 두 변들과 각각, 접할 수 있다.
상기 제1 내지 제4 웰-탭 영역들은 P-도프드 영역들일 수 있다. 상기 제1 내지 제4 트랜지스터 활성 영역들은 N-도프드 영역들을 포함할 수 있다.
본 발명의 실시예들에 의한 이미지 센서는 활성 영역을 전기적 및 기하학적으로 분리하는 P-형 웰-탭 영역을 포함할 수 있다. 즉, 활성 영역이 트렌치 아이솔레이션 영역이 아닌 P-형 도핑된 영역에 의해 전기적 및 기하학적으로 분리될 수 있다.
대체될 수 있다. 본 발명의 실시예들에 의한 이미지 센서는 활성 영역들을 전기적 및 공간적으로 분리하기 위한 트렌치 아이솔레이션 영역들이 축소되고 P-형 분리 구조로 대체되었으므로, 계면에서 발생하는 암 전류가 감소할 수 있다. 본 발명의 실시예들에 의한 이미지 센서는 트렌치 아이솔레이션 영역이 감소되었으므로 집적도가 향상될 수 있다. 기타 언급되지 않은 본 발명의 다양한 실시예들에 의한 효과들은 본문 내에서 언급될 것이다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도이다.
도 2는 본 발명의 일 실시예에 의한 이미지 센서의 단위 픽셀 블록의 등가 회로도이다.
도 3a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 개략적인 레이아웃이고, 및 도 3b 및 3c는 도 3a의 단위 픽셀 블록을 확대한 도면이다.
도 4a 및 4b는 도 3b의 I-I' 및 II-II'를 따라 취해진 본 발명의 일 실시예에 의한 이미지 센서의 단위 픽셀 블록의 종단면도들이다.
도 5a 및 5b 내지 도 8a 및 8b는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 전기적 연결들을 보이는 개략적인 레이아웃 및 전기적 단위 픽셀 블록의 확대도이다.
도 9a 및 9b는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 전기적 연결들을 보이는 개략적인 레이아웃 및 전기적 단위 픽셀 블록의 확대도이다.
도 10a 및 10b는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 전기적 연결들을 보이는 개략적인 레이아웃 및 전기적 단위 픽셀 블록(PA)의 확대도이다.
도 11a 및 11b는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 단위 픽셀 블록의 배열을 보이는 레이아웃 및 확대도이다.
도 11c는 도 11a 및 11b에 도시되고 설명된 픽셀 어레이의 전기적 단위 픽셀 블록들의 전기적 연결들을 보이는 확대된 레이아웃이다.
도 12는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 전기적 단위 픽셀 블록의 전기적 연결들을 보이는 확대된 레이아웃이다.
도 13은 본 발명의 일 실시예에 따른 이미지 센서를 가진 전자 장치를 개략적으로 도시한 다이아그램이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 센서(800)를 개략적으로 도시한 블럭도이다. 도 1을 참조하면, 상기 이미지 센서(800)는 픽셀 어레이(pixel array, 810), 상관 이중 샘플러(correlated double sampler, CDS, 820), 아날로그-디지털 컨버터(analog-digital converter, ADC, 830), 버퍼(Buffer, 840), 로우 드라이버(row driver, 850), 타이밍 제너레이터(timing generator, 860), 제어 레지스터(control register, 870), 및 램프 신호 제너레이터(ramp signal generator, 880)를 포함할 수 있다.
상기 픽셀 어레이(810)는 매트릭스 구조로 배열된 다수의 픽셀 블록들(815)을 포함할 수 있다. 상기 다수의 픽셀 블록들(815)은 각각 광학적 이미지 정보를 전기적 이미지 신호로 변환하여 컬럼 라인들(column lines)을 통하여 상기 상관 이중 샘플러(820)로 전송할 수 있다. 상기 다수의 픽셀 블록들(815)은 로우 라인들(row lines) 중 하나 및 상기 컬럼 라인들(column lines) 중 하나와 각각 연결될 수 있다.
상기 상관 이중 샘플러(820)는 상기 픽셀 어레이(810)의 상기 픽셀 블록들(815)로부터 수신된 전기적 이미지 신호를 일시적으로 저장 및 샘플링할 수 있다. 예를 들어, 상기 상관 이중 샘플러(820)는 상기 타이밍 제너레이터(860)로부터 제공된 클럭 신호에 따라 기준 전압 레벨과 수신된 전기적 이미지 신호의 전압 레벨을 샘플링하여 그 차이에 해당하는 아날로그적 신호를 상기 아날로그-디지털 컨버터(830)로 전송할 수 있다.
상기 아날로그-디지털 컨버터(830)는 수신된 상기 아날로그 신호를 디지털 신호로 변환하여 상기 버퍼(840)로 전송할 수 있다.
상기 버퍼(840)는 수신된 상기 디지털 신호를 래치(latch)하고 및 순차적으로 외부의 영상 신호 처리부로 출력할 수 있다. 상기 버퍼(840)는 상기 디지털 신호를 래치하기 위한 메모리 및 디지털 신호를 증폭하기 위한 감지 증폭기를 포함할 수 있다.
상기 로우 드라이버(850)는 상기 타이밍 제너레이터(860)의 신호에 따라 상기 픽셀 어레이(810)의 상기 다수의 픽셀 블록들(815)을 구동할 수 있다. 예를 들어, 상기 로우 드라이버(850)는 상기 다수의 로우 라인들(row lines) 중 하나의 상기 로우 라인(row line)을 선택하기 위한 선택 신호들 및/또는 구동하기 위한 구동 신호들을 생성할 수 있다.
상기 타이밍 제너레이터(860)는 상기 상관 이중 샘플러(820), 상기 아날로그-디지털 컨버터(830), 상기 로우 드라이버(850), 및 상기 램프 신호 제너레이터(880)를 제어하기 위한 타이밍 신호를 생성할 수 있다.
상기 컨트롤 레지스터(870)는 상기 버퍼(840), 상기 타이밍 제너레이터(860), 및 상기 램프 신호 제너레이터(880)를 컨트롤하기 위한 컨트롤 신호들을 생성할 수 있다.
상기 램프 신호 제너레이터(880)는 상기 타이밍 제너레이터(860)의 컨트롤에 따라 상기 버퍼(840)로부터 출력되는 이미지 신호를 제어하기 위한 램프 신호를 생성할 수 있다.
도 2는 본 발명의 일 실시예에 의한 이미지 센서(800)의 단위 픽셀 블록(PX)의 등가 회로도이다. 도 2를 참조하면, 상기 단위 픽셀 블록(PX)은 제1 내지 제4 포토다이오드들(PD1-PD4), 제1 내지 제4 전송 트랜지스터들(TX1-TX4), 플로팅 디퓨전 영역(FD), 리셋 트랜지스터(RX), 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3), 및 제1 내지 제3 선택 트랜지스터들(SX1-SX3)를 포함할 수 있다.
상기 제1 내지 제4 포토다이오드들(PD1-PD4)은 각각 빛을 받아 정자-정공 쌍(EHP: electron-hole pair) 같은 광전하들을 발생시킬 수 있다. 상기 제1 내지 제4 포토다이오드들(PD1-PD4)은 포토-게이트, 포토-트랜지스터, 또는 CCD (charge coupled device) 같은 다양한 광-전 변환 소자들을 포함할 수 있다.
상기 제1 내지 제4 전송 트랜지스터들(TX1-TX4)은 상기 제1 내지 제4 포토다이오드들(PD1-PD4)과 각각 전기적으로 연결될 수 있다. 상기 제1 내지 제4 전송 트랜지스터들(TX1-TX4)은 상기 제1 내지 제4 포토다이오드들(PD1-PD4) 내에 생성된 광전자들(photo-electrons)을 각각 상기 플로팅 디퓨전 영역(FD)으로 전송할 수 있다.
상기 플로팅 디퓨전 영역(FD)은 상기 제1 내지 제4 포토다이오드들(PD1-PD4)로부터 전송받은 광전자들을 상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3)의 게이트 전극들에 공통적으로 제공할 수 있다.
상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3)의 게이트 전극들은 상기 플로팅 디퓨전 영역(FD)과 공통적으로 전기적으로 연결될 수 있다. 즉, 상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3)은 서로 병렬로 연결되어 동시에 활성화(enable)될 수 있다.
상기 플로팅 디퓨전 영역(FD)과 상기 리셋 트랜지스터(RX)의 소스 전극은 서로 전기적으로 연결될 수 있다. 상기 리셋 트랜지스터(RX)의 드레인 전극은 전원 전압(VDD)과 전기적으로 연결될 수 있다.
상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3)의 드레인 전극들도 상기 전원 전압(VDD)과 공통적으로 전기적으로 연결될 수 있다.
상기 제1 내지 제3 드라이브 트랜지스터들(DX1-DX3)의 소스 전극들은 상기 제1 내지 제3 선택 트랜지스터들(SX1-SX3)의 드레인 전극들과 각각 전기적으로 연결될 수 있다.
상기 제1 내지 제3 선택 트랜지스터들(SX1-SX3)의 게이트 전극들은 공통적으로 전기적으로 연결될 수 있다. 또한, 상기 제1 내지 제3 선택 트랜지스터들(SX1-SX3)의 소스 전극들은 출력 노드(Vout)와 공통적으로 전기적으로 연결될 수 있다. 즉, 상기 제1 내지 제3 선택 트랜지스터들(SX1-DX3)은 서로 병렬로 연결되어 동시에 활성화(enable)될 수 있다.
도 3a는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 개략적인 레이아웃이고, 및 도 3b 및 3c는 도 3a의 단위 픽셀 블록(PX)을 확대한 도면이다. 도 3b는 트랜지스터 게이트들(DG1-DG3, SG1-SG3, RG) 및 컨택 영역들(81f-84f, 81dg-83dg, 81dd-83dd, 81sg-83sg, 81ss-83ss, 84rg, 84rd, 84rs)이 배열된 것을 보이고, 및 도 3c는 깊은 트렌치 아이솔레이션 영역(20) 및 얕은 트렌치 아이솔레이션 영역(30)에 의해 제1 내지 제4 활성 영역들(ACT1-ACT4)이 정의된 것을 보인다.
도 3a 내지 3c를 참조하면, 상기 이미지 센서(800)의 상기 픽셀 어레이(810)는 상기 깊은 트렌치 아이솔레이션 영역(20) 및 상기 얕은 트렌치 아이솔레이션 영역(30)에 의해 정의되고 매트릭스 형태로 배열된 상기 다수의 제1 내지 제4 활성 영역들(ACT1-ACT4)을 포함할 수 있다.
도 3b를 참조하면, 상기 제1 활성 영역(ACT1)은 제1 전송 트랜지스터 게이트 영역(TT1), 제1 플로팅 디퓨전 영역(FD1), 제1 웰-탭 영역(51), 및 제1 트랜지스터 활성 영역들(DC1, SC1, 61a, 61b, 61c)을 포함할 수 있다.
상기 제1 전송 트랜지스터 게이트 영역(TT1)은 상기 제1 플로팅 디퓨전 영역(FD1)과 상기 제1 웰-탭 영역(51) 사이에 사선 형태로 배열된 바(bar) 모양을 가질 수 있다. 즉, 상기 제1 전송 트랜지스터 게이트 영역(TT1)의 양 단부들은 상기 제1 활성 영역(ACT1)의 이웃하는 두 변과 사선 방향으로 교차할 수 있다. 상기 제1 전송 트랜지스터 게이트 영역(TT1)은 제1 전송 트랜지스터의 게이트 전극이 형성되기 위한 트렌치 또는 리세스를 포함할 수 있다. 상기 제1 전송 트랜지스터 게이트 영역(TT1)은 상기 제1 플로팅 디퓨전 영역(FD1)을 상기 제1 활성 영역(ACT1)의 일 코너에 고립시키도록 상기 제1 플로팅 디퓨전 영역(FD1)과 상기 제1 웰-탭 영역(51)을 기하학적으로 이격 및 분리할 수 있다. 즉, 상기 제1 전송 트랜지스터 게이트 영역(TT1)의 장변들 중 상대적으로 짧은 변은 상기 제1 플로팅 디퓨전 영역(FD1)과 접(abut)할 수 있고, 및 상기 제1 전송 트랜지스터 게이트 영역(TT1)의 상기 장변들 중 상대적으로 긴 변은 상기 제1 웰-탭 영역(51)과 접할 수 있다. 상기 상대적으로 짧은 변과 상기 상대적으로 긴 변은 서로 대향(opposite)할 수 있다.
상기 제1 웰-탭 영역(51)은 상기 제1 활성 영역(ACT1)의 중앙부에 형성될 수 있다. 상기 제1 웰-탭 영역(51)은 상기 제1 전송 트랜지스터 게이트 영역(TT1)의 양 단부들과 교차하는 상기 제1 활성 영역(ACT1)의 이웃하는 두 변들과 접할 수 있다. 상기 제1 웰-탭 영역(51)은 붕소(B, boron) 같은 P-형 이온들이 도핑된 P-도프드 영역(P-doped region)일 수 있다. 상기 제1 웰-탭 영역(51)은 상기 제1 트랜지스터 활성 영역들(DC1, SC1, 61a, 61b, 61c)과 접할 수 있다.
상기 제1 트랜지스터 활성 영역들(DC1, SC1, 61a, 61b, 61c)은 제1 드라이브 트랜지스터 채널 영역(DC1), 제1 선택 트랜지스터 채널 영역(SC1), 제1 드라이브 트랜지스터 드레인 영역(61a), 제1 공유 트랜지스터 소스/드레인 영역(61b), 및 제1 선택 트랜지스터 소스 영역(61c)을 포함할 수 있다. 상기 제1 드라이브 트랜지스터 채널 영역(DC1) 및 상기 제1 선택 트랜지스터 채널 영역(SC1)은 붕소(B, boron) 같은 P-형 이온들이 도핑된 P-도프드 영역일 수 있다. 상기 제1 드라이브 트랜지스터 드레인 영역(61a), 상기 제1 공유 트랜지스터 소스/드레인 영역(61b), 및 상기 제1 선택 트랜지스터 소스 영역(61c)은 인(P, phosphorus) 또는 비소(As, arsenic) 같은 N-형 이온들이 도핑된 N-도프드 영역(N-doped region)일 수 있다. 상기 제1 드라이브 트랜지스터 채널 영역(DC1), 상기 제1 선택 트랜지스터 채널 영역(SC1), 및 상기 제1 웰-탭 영역(51)은 전기적 및 기하학적으로 서로 연결될 수 있다. 따라서, 상기 제1 드라이브 트랜지스터 드레인 영역(61a), 상기 제1 공유 트랜지스터 소스/드레인 영역(61b), 및 상기 제1 선택 트랜지스터 소스 영역(61c)은 각각, 상기 제1 드라이브 트랜지스터 채널 영역(DC1), 상기 제1 선택 트랜지스터 채널 영역(SC1), 및 상기 제1 웰-탭 영역(51)에 의해 서로 전기적 및 기하학적으로 격리될 수 있다.
상기 제1 활성 영역(ACT1)은 상기 격자형 깊은 트렌치 아이솔레이션 영역(20) 및 상기 격자형 얕은 트렌치 아이솔레이션 영역(30)에 의해 정의된 사각형 모양을 가질 수 있다. 상기 제1 활성 영역(ACT1)의 제1 코너 상에 상기 제1 드라이브 트랜지스터 채널 영역(DC1)이 배치될 수 있고, 제2 코너 상에 상기 제1 선택 트랜지스터 소스 영역(61c)이 배치될 수 있고, 제3 코너 상에 상기 제1 플로팅 디퓨전 영역(FD1)이 배치될 수 있고, 및 제4 코너 상에 상기 제1 드라이브 트랜지스터 드레인 영역(61a)이 배치될 수 있다.
상기 제2 활성 영역(ACT2)은 제2 전송 트랜지스터 게이트 영역(TT2), 제2 플로팅 디퓨전 영역(FD2), 제2 웰-탭 영역(52), 및 제2 트랜지스터 활성 영역들(DC2, SC2, 62a, 62b, 62c)을 포함할 수 있다. 상기 제2 활성 영역(ACT2)은 상기 제1 활성 영역(ACT1)과 컬러 방향으로 미러링된 레이아웃을 가질 수 있다.
상기 제2 전송 트랜지스터 게이트 영역(TT2)은 상기 제2 플로팅 디퓨전 영역(FD2)과 상기 제2 웰-탭 영역(52) 사이에 사선 형태로 배열된 바 모양을 가질 수 있다. 즉, 상기 제2 전송 트랜지스터 게이트 영역(TT2)의 양 단부들은 상기 제2 활성 영역(ACT2)의 두 변과 사선 방향으로 교차할 수 있다. 상기 제2 전송 트랜지스터 게이트 영역(TT2)은 제2 전송 트랜지스터의 게이트 전극이 형성되기 위한 트렌치 또는 리세스를 포함할 수 있다. 상기 제2 전송 트랜지스터 게이트 영역(TT2)은 상기 제2 플로팅 디퓨전 영역(FD2)을 상기 제2 활성 영역(ACT2)의 일 코너에 고립시키도록 상기 제2 플로팅 디퓨전 영역(FD2)과 상기 제2 웰-탭 영역(52)을 기하학적으로 이격 및 분리할 수 있다. 즉, 상기 제2 전송 트랜지스터 게이트 영역(TT2)의 장변들 중 상대적으로 짧은 변은 상기 제2 플로팅 디퓨전 영역(FD2)과 접할 수 있고, 및 상기 제2 전송 트랜지스터 게이트 영역(TT2)의 상기 장변들 중 상대적으로 긴 변은 상기 제2 웰-탭 영역(52)과 접할 수 있다.
상기 제2 웰-탭 영역(52)은 상기 제2 활성 영역(ACT2)의 중앙부에 형성될 수 있다. 상기 제2 웰-탭 영역(52)은 상기 제2 전송 트랜지스터 게이트 영역(TT2)의 양 단부들과 교차하는 상기 제2 활성 영역(ACT2)의 이웃하는 두 변들과 접할 수 있다. 상기 제2 웰-탭 영역(52)은 붕소(B, boron) 같은 P-형 이온들이 도핑된 P-도프드 영역(P-doped region)일 수 있다. 상기 제2 웰-탭 영역(52)은 상기 제2 트랜지스터 활성 영역들(DC2, SC2, 62a, 62b, 62c)과 접할 수 있다.
상기 제2 트랜지스터 활성 영역들(DC2, SC2, 62a, 62b, 62c)은 제2 드라이브 트랜지스터 채널 영역(DC2), 제2 선택 트랜지스터 채널 영역(SC2), 제2 드라이브 트랜지스터 드레인 영역(62a), 제2 공유 트랜지스터 소스/드레인 영역(62b), 및 제2 선택 트랜지스터 소스 영역(62c)을 포함할 수 있다. 상기 제2 드라이브 트랜지스터 채널 영역(DC2) 및 상기 제2 선택 트랜지스터 채널 영역(SC2)은 붕소(B, boron) 같은 P-형 이온들이 도핑된 P-도프드 영역일 수 있다. 상기 제2 드라이브 트랜지스터 드레인 영역(62a), 상기 제2 공유 트랜지스터 소스/드레인 영역(62b), 및 상기 제2 선택 트랜지스터 소스 영역(62c)은 인(P, phosphorus) 또는 비소(As, arsenic) 같은 N-형 이온들이 도핑된 N-도프드 영역(N-doped region)일 수 있다. 상기 제2 드라이브 트랜지스터 채널 영역(DC2), 상기 제2 선택 트랜지스터 채널 영역(SC2), 및 상기 제2 웰-탭 영역(52)은 전기적 및 기하학적으로 서로 연결될 수 있다. 따라서, 상기 제2 드라이브 트랜지스터 드레인 영역(62a), 상기 제2 공유 트랜지스터 소스/드레인 영역(62b), 및 상기 제2 선택 트랜지스터 소스 영역(62c)은 각각, 상기 제2 드라이브 트랜지스터 채널 영역(DC2), 상기 제2 선택 트랜지스터 채널 영역(SC2), 및 상기 제2 웰-탭 영역(52)에 의해 서로 전기적 및 기하학적으로 격리될 수 있다.
상기 제2 활성 영역(ACT2)은 상기 격자형 깊은 트렌치 아이솔레이션 영역(20) 및 상기 격자형 얕은 트렌치 아이솔레이션 영역(30)에 의해 정의된 사각형 모양을 가질 수 있다. 상기 제2 활성 영역(ACT2)의 제1 코너 상에 상기 제2 선택 트랜지스터 소스 영역(62c)이 배치될 수 있고, 제2 코너 상에 상기 제2 드라이브 트랜지스터 채널 영역(DC2)이 배치될 수 있고, 제3 코너 상에 상기 제2 드라이브 트랜지스터 드레인 영역(62a)이 배치될 수 있고, 및 제4 코너 상에 제2 플로팅 디퓨전 영역(FD2)이 배치될 수 있다.
상기 제3 활성 영역(ACT3)은 제3 전송 트랜지스터 게이트 영역(TT3), 제3 플로팅 디퓨전 영역(FD3), 제3 웰-탭 영역(53), 및 제3 트랜지스터 활성 영역들(DC3, SC3, 63a, 63b, 63c)을 포함할 수 있다. 상기 제3 활성 영역(ACT3)은 상기 제2 활성 영역(ACT2)과 로우 방향으로 미러링된 레이아웃을 가질 수 있다.
상기 제3 전송 트랜지스터 게이트 영역(TT3)은 상기 제3 플로팅 디퓨전 영역(FD3)과 상기 제3 웰-탭 영역(53) 사이에 사선 형태로 배열된 바 모양을 가질 수 있다. 즉, 상기 제3 전송 트랜지스터 게이트 영역(TT3)의 양 단부들은 상기 제3 활성 영역(ACT3)의 두 변과 사선 방향으로 교차할 수 있다. 상기 제3 전송 트랜지스터 게이트 영역(TT3)은 제3 전송 트랜지스터의 게이트 전극이 형성되기 위한 트렌치 또는 리세스를 포함할 수 있다. 상기 제3 전송 트랜지스터 게이트 영역(TT3)은 상기 제3 플로팅 디퓨전 영역(FD3)을 상기 제3 활성 영역(ACT3)의 일 코너에 고립시키도록 상기 제3 플로팅 디퓨전 영역(FD3)과 상기 제3 웰-탭 영역(53)을 기하학적으로 이격 및 분리할 수 있다. 즉, 상기 제3 전송 트랜지스터 게이트 영역(TT3)의 장변들 중 상대적으로 짧은 변은 상기 제3 플로팅 디퓨전 영역(FD3)과 접할 수 있고, 및 상기 제3 전송 트랜지스터 게이트 영역(TT3)의 상기 장변들 중 상대적으로 긴 변은 상기 제3 웰-탭 영역(53)과 접할 수 있다.
상기 제3 웰-탭 영역(53)은 상기 제3 활성 영역(ACT3)의 중앙부에 형성될 수 있다. 상기 제3 웰-탭 영역(53)은 상기 제3 전송 트랜지스터 게이트 영역(TT3)의 양 단부들과 교차하는 상기 제3 활성 영역(ACT3)의 이웃하는 두 변들과 접할 수 있다. 상기 제3 웰-탭 영역(53)은 붕소(B, boron) 같은 P-형 이온들이 도핑된 P-도프드 영역(P-doped region)일 수 있다. 상기 제3 웰-탭 영역(53)은 상기 제3 트랜지스터 활성 영역들(DC3, SC3, 63a, 63b, 63c)과 접할 수 있다.
상기 제3 트랜지스터 활성 영역들(DC3, SC3, 63a, 63b, 63c)은 제3 드라이브 트랜지스터 채널 영역(DC3), 제3 선택 트랜지스터 채널 영역(SC3), 제3 드라이브 트랜지스터 드레인 영역(63a), 제3 공유 트랜지스터 소스/드레인 영역(63b), 및 제3 선택 트랜지스터 소스 영역(63c)을 포함할 수 있다. 상기 제3 드라이브 트랜지스터 채널 영역(DC3) 및 상기 제3 선택 트랜지스터 채널 영역(SC3)은 붕소(B, boron) 같은 P-형 이온들이 도핑된 P-도프드 영역일 수 있다. 상기 제3 드라이브 트랜지스터 드레인 영역(63a), 상기 제3 공유 트랜지스터 소스/드레인 영역(63b), 및 상기 제3 선택 트랜지스터 소스 영역(63c)은 인(P, phosphorus) 또는 비소(As, arsenic) 같은 N-형 이온들이 도핑된 N-도프드 영역(N-doped region)일 수 있다. 상기 제3 드라이브 트랜지스터 채널 영역(DC3), 상기 제3 선택 트랜지스터 채널 영역(SC3), 및 상기 제3 웰-탭 영역(53)은 전기적 및 기하학적으로 서로 연결될 수 있다. 따라서, 상기 제3 드라이브 트랜지스터 드레인 영역(63a), 상기 제3 공유 트랜지스터 소스/드레인 영역(63b), 및 상기 제3 선택 트랜지스터 소스 영역(63c)은 각각, 상기 제3 드라이브 트랜지스터 채널 영역(DC3), 상기 제3 선택 트랜지스터 채널 영역(SC3), 및 상기 제3 웰-탭 영역(53)에 의해 서로 전기적 및 기하학적으로 격리될 수 있다.
상기 제3 활성 영역(ACT3)은 상기 격자형 깊은 트렌치 아이솔레이션 영역(20) 및 상기 격자형 얕은 트렌치 아이솔레이션 영역(30)에 의해 정의된 사각형 모양을 가질 수 있다. 상기 제3 활성 영역(ACT3)의 제1 코너 상에 제3 플로팅 디퓨전 영역(FD3)이 배치될 수 있고, 제2 코너 상에 상기 제2 드라이브 트랜지스터 드레인 영역(62a)이 배치될 수 있고, 제3 코너 상에 상기 제3 드라이브 트랜지스터 채널 영역(DC3)이 배치될 수 있고, 및 제4 코너 상에 상기 제3 선택 트랜지스터 소스 영역(63c)이 배치될 수 있다.
상기 제4 활성 영역(ACT4)은 제4 전송 트랜지스터 게이트 영역(TT4), 제4 플로팅 디퓨전 영역(FD4), 제4 웰-탭 영역(54), 및 제4 트랜지스터 활성 영역들(RC, 64a, 64b)을 포함할 수 있다.
상기 제4 전송 트랜지스터 게이트 영역(TT4)은 상기 제4 플로팅 디퓨전 영역(FD4)과 상기 제4 웰-탭 영역(54) 사이에 사선 형태로 배열된 바 모양을 가질 수 있다. 즉, 상기 제4 전송 트랜지스터 게이트 영역(TT1)의 양 단부들은 상기 제4 활성 영역(ACT4)의 두 변과 사선 방향으로 교차할 수 있다. 상기 제4 전송 트랜지스터 게이트 영역(TT4)은 제4 전송 트랜지스터의 게이트 전극이 형성되기 위한 트렌치 또는 리세스를 포함할 수 있다. 상기 제4 전송 트랜지스터 게이트 영역(TT4)은 상기 제4 플로팅 디퓨전 영역(FD4)을 상기 제4 활성 영역(ACT4)의 일 코너에 고립시키도록 상기 제4 플로팅 디퓨전 영역(FD4)과 상기 제4 웰-탭 영역(54)을 기하학적으로 이격 및 분리할 수 있다. 즉, 상기 제4 전송 트랜지스터 게이트 영역(TT4)의 장변들 중 상대적으로 짧은 변은 상기 제4 플로팅 디퓨전 영역(FD4)과 접할 수 있고, 및 상기 제4 전송 트랜지스터 게이트 영역(TT4)의 상기 장변들 중 상대적으로 긴 변은 상기 제4 웰-탭 영역(54)과 접할 수 있다.
상기 제4 웰-탭 영역(54)은 상기 제4 활성 영역(ACT4)의 중앙부에 형성될 수 있다. 상기 제4 웰-탭 영역(54)은 상기 제4 전송 트랜지스터 게이트 영역(TT4)의 양 단부들과 교차하는 상기 제4 활성 영역(ACT4)의 이웃하는 두 변들과 접할 수 있다. 상기 제4 웰-탭 영역(54)은 붕소(B, boron) 같은 P-형 이온들이 도핑된 P-도프드 영역일 수 있다. 상기 제4 웰-탭 영역(54)은 상기 제4 트랜지스터 활성 영역들(RC, 64a, 64b)과 접할 수 있다.
상기 제4 트랜지스터 활성 영역들(RC, 64a, 64b)은 리셋 트랜지스터 채널 영역(RC), 리셋 트랜지스터 드레인 영역(64a), 및 리셋 트랜지스터 소스 영역(64b)을 포함할 수 있다.
상기 리셋 트랜지스터 채널 영역(RC)은 붕소(B, boron) 같은 P-형 이온들이 도핑된 P-도프드 영역일 수 있다. 상기 리셋 트랜지스터 드레인 영역(64a) 및 상기 리셋 트랜지스터 소스 영역(64b)은 인(P, phosphorus) 또는 비소(As, arsenic) 같은 N-형 이온들이 도핑된 N-도프드 영역일 수 있다. 상기 리셋 트랜지스터 채널 영역(RC) 및 상기 제4 웰-탭 영역(54)은 전기적 및 기하학적으로 서로 연결될 수 있다. 따라서, 상기 리셋 트랜지스터 드레인 영역(64a) 및 상기 리셋 트랜지스터 소스 영역(64b)은 상기 리셋 트랜지스터 채널 영역(RC) 및 상기 제4 웰-탭 영역(54)에 의해 서로 전기적 및 기하학적으로 격리될 수 있다.
상기 제4 활성 영역(ACT4)은 상기 격자형 깊은 트렌치 아이솔레이션 영역(20) 및 상기 격자형 얕은 트렌치 아이솔레이션 영역(30)에 의해 정의된 사각형 모양을 가질 수 있다. 상기 제4 활성 영역(ACT4)의 제1 코너 상에 상기 리셋 트랜지스터 소스 영역(64b)이 배치될 수 있고, 제2 코너 상에 상기 제4 플로팅 디퓨전 영역(FD4)이 배치될 수 있고, 제3 코너 상에 상기 리셋 트랜지스터 드레인 영역(64a)이 배치될 수 있고, 및 상기 제4 코너 상에 상기 리셋 트랜지스터 채널 영역(RC)이 배치될 수 있다.
도면에서, 제1 코너는 우상 코너일 수 있고, 제2 코너는 우하 코너일 수 있고, 제3 코너는 좌하 코너일 수 있고, 및 제4 코너는 좌상 코너일 수 있으나, 이것은 편의상 명칭일 뿐이며, 도면을 보는 방향에 따라 또는 설명 순서에 따라 참조 부호가 바뀔 수 있다. 상기 제1 내지 제4 코너는 단지 서로 다른 코너들이라는 것을 설명하기 위하여 명명된 것이다. 예를 들어, 도면에서, 상기 제1 코너 내지 상기 제4 코너는 시계 방향 순서로 명명되었으나, 반-시계 방향 또는 대각 방향으로 명명될 수 있다.
도 3b 및 3c를 참조하면, 상기 제1 활성 영역(ACT1) 내에서, 상기 제1 드라이브 트랜지스터 채널 영역(DC1) 상에 제1 드라이브 트랜지스터 게이트(DG1)가 배치될 수 있고, 및 상기 제1 선택 트랜지스터 채널 영역(SC1) 상에 제1 선택 트랜지스터 게이트(SG1)가 배치될 수 있다. 상기 제1 전송 트랜지스터 게이트 영역(TT1) 내에 제1 전송 트랜지스터 게이트(TG1)가 형성될 수 있다. 상기 제1 플로팅 디퓨전 영역(FD1) 상에 제1 플로팅 디퓨전 컨택(81f)이 배치될 수 있고, 상기 제1 웰-탭 영역(51) 상에 제1 픽-업 컨택(81w)이 배치될 수 있고, 상기 제1 드라이브 트랜지스터 드레인 영역(61a) 상에 제1 드라이브 트랜지스터 드레인 컨택(81dd)이 배치될 수 있고, 상기 제1 선택 트랜지스터 소스 영역(61c) 상에 제1 선택 트랜지스터 소스 컨택(81ss)이 배치될 수 있다. 상기 제1 드라이브 트랜지스터 게이트(DG1) 상에 제1 드라이브 트랜지스터 게이트 컨택(81dg)이 배치될 수 있고, 및 상기 제1 선택 트랜지스터 게이트(sg1) 상에 제1 선택 트랜지스터 게이트 컨택(81sg)이 배치될 수 있다. 상기 제1 웰-탭 영역(51)은 상기 제1 전송 트랜지스터 게이트(TG1)의 한 변, 상기 제1 전송 트랜지스터 게이트(TG1)의 양 단부들과 교차하는 상기 제1 활성 영역(ACT1)의 이웃하는 두 변들, 상기 제1 드라이브 트랜지스터 게이트(DG1), 상기 제1 선택 트랜지스터 게이트(SG1), 상기 제1 드라이브 트랜지스터 드레인 영역(61a), 상기 제1 공유 트랜지스터 소스/드레인 영역(61b), 및 상기 제1 선택 트랜지스터 소스 영역(61c)과 접할 수 있다.
상기 제2 활성 영역(ACT2) 내에서, 상기 제2 드라이브 트랜지스터 채널 영역(DC2) 상에 제2 드라이브 트랜지스터 게이트(DG2)가 배치될 수 있고, 및 상기 제2 선택 트랜지스터 채널 영역(SC2) 상에 제2 선택 트랜지스터 게이트(SG2)가 배치될 수 있다. 상기 제2 전송 트랜지스터 게이트 영역(TT2) 내에 제2 전송 트랜지스터 게이트(TG2)가 형성될 수 있다. 상기 제2 플로팅 디퓨전 영역(FD2) 상에 제2 플로팅 디퓨전 컨택(82f)이 배치될 수 있고, 상기 제2 웰-탭 영역(52) 상에 제2 픽-업 컨택(82w)이 배치될 수 있고, 상기 제2 드라이브 트랜지스터 드레인 영역(62a) 상에 제2 드라이브 트랜지스터 드레인 컨택(82dd)이 배치될 수 있고, 상기 제2 선택 트랜지스터 소스 영역(62c) 상에 제2 선택 트랜지스터 소스 컨택(82ss)이 배치될 수 있다. 상기 제2 드라이브 트랜지스터 게이트(DG2) 상에 제2 드라이브 트랜지스터 게이트 컨택(82dg)이 배치될 수 있고, 및 상기 제2 선택 트랜지스터 게이트(SG2) 상에 제2 선택 트랜지스터 게이트 컨택(82sg)이 배치될 수 있다. 상기 제2 웰-탭 영역(52)은 상기 제2 전송 트랜지스터 게이트(TG2)의 한 변, 상기 제2 전송 트랜지스터 게이트(TG2)의 양 단부들과 교차하는 상기 제2 활성 영역(ACT2)의 이웃하는 두 변들, 상기 제2 드라이브 트랜지스터 게이트(DG2), 상기 제2 선택 트랜지스터 게이트(SG2), 상기 제2 드라이브 트랜지스터 드레인 영역(62a), 상기 제2 공유 트랜지스터 소스/드레인 영역(62b), 및 상기 제2 선택 트랜지스터 소스 영역(62c)과 접할 수 있다.
상기 제3 활성 영역(ACT3) 내에서, 상기 제3 드라이브 트랜지스터 채널 영역(DC3) 상에 제3 드라이브 트랜지스터 게이트(DG3)가 배치될 수 있고, 및 상기 제3 선택 트랜지스터 채널 영역(SC3) 상에 제3 선택 트랜지스터 게이트(SG3)가 배치될 수 있다. 상기 제3 전송 트랜지스터 게이트 영역(TT3) 내에 제3 전송 트랜지스터 게이트(TG3)가 형성될 수 있다. 상기 제3 플로팅 디퓨전 영역(FD3) 상에 제3 플로팅 디퓨전 컨택(83f)이 배치될 수 있고, 상기 제3 웰-탭 영역(53) 상에 제3 픽-업 컨택(83w)이 배치될 수 있고, 상기 제3 드라이브 트랜지스터 드레인 영역(63a) 상에 제3 드라이브 트랜지스터 드레인 컨택(83dd)이 배치될 수 있고, 상기 제3 선택 트랜지스터 소스 영역(63c) 상에 제3 선택 트랜지스터 소스 컨택(83ss)이 배치될 수 있다. 상기 제3 드라이브 트랜지스터 게이트(DG3) 상에 제3 드라이브 트랜지스터 게이트 컨택(83dg)이 배치될 수 있고, 및 상기 제3 선택 트랜지스터 게이트(SG3) 상에 제3 선택 트랜지스터 게이트 컨택(83sg)이 배치될 수 있다. 상기 제3 웰-탭 영역(53)은 상기 제3 전송 트랜지스터 게이트(TG3)의 한 변, 상기 제3 전송 트랜지스터 게이트(TG3)의 양 단부들과 교차하는 상기 제3 활성 영역(ACT3)의 이웃하는 두 변들, 상기 제3 드라이브 트랜지스터 게이트(DG3), 상기 제3 선택 트랜지스터 게이트(SG3), 상기 제3 드라이브 트랜지스터 드레인 영역(63a), 상기 제3 공유 트랜지스터 소스/드레인 영역(63b), 및 상기 제3 선택 트랜지스터 소스 영역(63c)과 접할 수 있다.
상기 제4 활성 영역(ACT4) 내에서, 상기 리셋 트랜지스터 채널 영역(RC) 상에 리셋 트랜지스터 게이트(RG)가 배치될 수 있다. 상기 제4 전송 트랜지스터 게이트 영역(TT4) 내에 제4 전송 트랜지스터 게이트(TG4)가 형성될 수 있다. 상기 제4 플로팅 디퓨전 영역(FD4) 상에 제4 플로팅 디퓨전 컨택(84f)이 배치될 수 있고, 상기 제4 웰-탭 영역(54) 상에 제4 픽-업 컨택(84w)이 배치될 수 있고, 상기 리셋 트랜지스터 드레인 영역(64a) 상에 리셋 트랜지스터 드레인 컨택(84rd)이 배치될 수 있고, 상기 리셋 트랜지스터 소스 영역(64b) 상에 리셋 트랜지스터 소스 컨택(84rs)이 배치될 수 있다. 상기 리셋 트랜지스터 게이트(RG) 상에 리셋 트랜지스터 게이트 컨택(84rg)이 배치될 수 있다. 상기 제4 웰-탭 영역(54)은 상기 제4 전송 트랜지스터 게이트(TG4)의 한 변, 상기 제4 전송 트랜지스터 게이트(TG4)의 양 단부들과 교차하는 상기 제4 활성 영역(ACT4)의 이웃하는 두 변들, 상기 리셋 트랜지스터 게이트(RG), 상기 리셋 트랜지스터 드레인 영역(64a), 및 상기 리셋 트랜지스터 소스 영역(64b)과 접할 수 있다.
상기 제1 내지 제4 전송 트랜지스터 게이트들(TG1-TG4)은 포토다이오드 같은 광전변환부들(미도시) 내에서 생성된 광전하들을 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)로 전달할 수 있다. 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)은 상기 광전하들을 일시적으로 저장할 수 있다. 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4) 내에 일시적으로 저장된 상기 광전하들은 상기 제1 내지 제4 플로팅 디퓨전 컨택들(FD1-FD4)을 통해 외부로 전송될 수 있다. 또한, 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4) 내에 일시적으로 저장된 상기 광전하들은 상기 제1 내지 제4 플로팅 디퓨전 컨택들(FD1-FD4)을 통해 초기 상태, 예를 들어 공급 전압(Vdd 레벨)로 리셋될 수 있다.
상기 제1 내지 제4 웰-탭 영역들(51-54)은 상기 제1 내지 제4 픽-업 컨택들(81w-84w)을 통하여 기판 내에 접지 전압(Vss)을 제공할 수 있다.
상기 제1 내지 제3 드라이브 트랜지스터 게이트들(DG1-DG3)은 상기 제1 내지 제3 드라이브 트랜지스터 게이트 컨택들(81dd-83dd) 및 상기 제1 내지 제4 플로팅 디퓨전 컨택들(81f -84f)을 통하여 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)로부터 상기 광전하들을 제공받을 수 있다.
상기 제1 내지 제3 드라이브 트랜지스터 드레인 영역들(61a-63a)은 각각, 상기 제1 내지 제3 드라이브 트랜지스터 드레인 컨택들(81dd-83dd)을 통하여 공급 전압(Vdd)을 제공받을 수 있다. 상기 제1 내지 제3 드라이브 트랜지스터 게이트들(DG1-DG3)이 턴-온됨에 의해, 상기 제1 내지 제3 드라이브 트랜지스터 드레인 영역들(61a-63a)에 제공된 상기 공급 전압은 각각, 상기 제1 내지 제3 공유 트랜지스터 소스/드레인 영역들(61b-63b)로 이미지 신호로 전달될 수 있다. 상기 제1 내지 제3 공유 트랜지스터 소스/드레인 영역들(61b-63b)로 전달된 상기 이미지 신호는 각각, 상기 제1 내지 제3 선택 트랜지스터 게이트들(SG1-SG3)이 턴-온됨에 의해 상기 제1 내지 제3 선택 트랜지스터 소스 영역들(61c-63c)로 전달될 수 있다. 상기 제1 내지 제3 선택 트랜지스터 소스 영역들(61c-63c)로 전달된 상기 이미지 신호는 상기 제1 내지 제3 선택 트랜지스터 소스 컨택들(81ss-83s)을 통하여 외부로 출력될 수 있다.
상기 리셋 트랜지스터 드레인 영역(64a)은 상기 리셋 트랜지스터 드레인 컨택(84rd)을 통하여 공급 전압(Vdd)을 제공받을 수 있다. 상기 리셋 트랜지스터 게이트(RG)가 턴-온됨에 따라 상기 공급 전압(Vdd)은 상기 리셋 트랜지스터 소스 영역(64b)으로 제공될 수 있고, 및 상기 리셋 트랜지스터 소스 컨택(85rs)을 통해 외부로 제공될 수 있다. 예를 들어, 상기 리셋 트랜지스터 소스 영역(64b)에 제공된 상기 공급 전압(Vdd)은 상기 리셋 트랜지스터 소스 컨택(85rs) 및 상기 제1 내지 제4 플로팅 디퓨전 컨택들(FD1-FD4)을 통하여 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)로 제공될 수 있다. 또한, 상기 리셋 트랜지스터 소스 영역(64b)에 제공된 상기 공급 전압(Vdd)은 상기 리셋 트랜지스터 소스 컨택(85rs) 및 상기 제1 내지 제3 드라이브 트랜지스터 드레인 컨택들(81dd-83dd)을 통하여 상기 제1 내지 제3 드라이브 트랜지스터 드레인 영역들(61a-63a)로 제공될 수 있다.
본 발명의 기술적 설명에 의하면, 상기 제1 내지 제4 활성 영역들(ACT1-ACT4) 내에서, 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)과 상기 제1 내지 제4 트랜지스터 활성 영역들(DC1-DC3, SC1-SC3, RC, 61a-63a, 61b-63b, 61c-63c, 64a, 64b)이 각각 제1 내지 제4 전송 트랜지스터 게이트 영역(TT1-TT4) 및 제1 내지 제4 웰-탭 영역들(51-54)에 의해 전기적 및 기하학적으로 분리될 수 있다. 즉, 본 발명의 기술적 설명에 의하면 도핑된 이온들을 포함하는 다양한 활성 영역들이 트렌치 아이솔레이션 영역을 이용하지 않고 반대 극성의 도핑 영역들을 이용하여 서로 전기적 및 기하학적으로 분리될 수 있다. 따라서, 상기 트렌치 아이솔레이션 영역과 상기 도핑된 이온들을 포함하는 활성 영역들의 계면에서 발생하는 암 전류가 최소화될 수 있다.
상기 제1 내지 제4 트랜지스터 활성 영역들(DC1-DC3, SC1-SC3, RC, 61a-63a, 61b-63b, 61c-63c, 64a, 64b) 중, N-도프드 영역들인 상기 드레인 및 소스 영역들(61a-63a, 61b-63b, 61c-63c, 64a, 64b) 및 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)은 P-도프드 영역들인 상기 제1 내지 제4 웰-탭 영역들(51-54) 및 상기 트랜지스터 채널 영역들(DC1-DC3, SC1-SC3, RC)에 의해 전기적 및 기하학적으로 분리될 수 있다. 예를 들어, 상기 제1 내지 제4 트랜지스터 활성 영역들(DC1-DC3, SC1-SC3, RC, 61a-63a, 61b-63b, 61c-63c, 64a, 64b) 중, N-도프드 영역들인 상기 드레인 및 소스 영역들(61a-63a, 61b-63b, 61c-63c, 64a, 64b) 및 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4) 사이에는 상기 얕은 트렌치 아이솔레이션 영역(30)이 형성되지 않을 수 있다. 상기 제1 내지 제4 웰-탭 영역들(51-54)의 P-형 이온 도핑 농도는 상기 기판(10) 및 상기 트랜지스터 채널 영역들(DC1-DC3, SC1-SC3, RC)의 P-형 이온 도핑 농도보다 높을 수 있다.
도 4a 및 4b는 도 3b의 I-I' 및 II-II'를 따라 취해진 본 발명의 일 실시예에 의한 이미지 센서(800)의 단위 픽셀 블록(PX)의 종단면도들이다. 도 4a 및 4b를 참조하면, 상기 이미지 센서(800)는 기판(10) 내에 형성된 포토다이오드들(PD), 상기 깊은 트렌치 아이솔레이션 영역들(20), 상기 얕은 트렌치 아이솔레이션 영역들(30), 상기 기판(10)의 내부로 돌출, 매립되도록 형성된 상기 제1 내지 제4 전송 트랜지스터 게이트들(TG1-TG4), 상기 기판(10)의 상기 상면과 접(abut)하도록 상기 기판(10) 내에 형성된 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4), 상기 제1 내지 제4 트랜지스터 활성 영역들(DC1-DC3, SC1-SC3, RC, 61a-63a, 61b-63b, 61c-63c, 64a, 64b), 및 상기 제1 내지 제4 웰-탭 영역들(51-54), 및 상기 기판(10)의 하면 상에 형성된 반사 방지층(90), 그리드 패턴들(95), 컬러 필터들(CF), 및 마이크로-렌즈들(ML)을 포함할 수 있다.
상기 깊은 트렌치 아이솔레이션 영역(20)은 상기 얕은 트렌치 아이솔레이션 영역들(20)과 수직으로 중첩하도록 정렬될 수 있다. 상기 깊은 트렌치 아이솔레이션 영역(20) 및 상기 얕은 트렌치 아이솔레이션 영역(30)은 상기 제1 내지 제4 활성 영역들(ACT1-ACT4)을 전기적 및 공간적으로 분리할 수 있다. 상기 깊은 트렌치 아이솔레이션 영역(20)은 상기 포토다이오드들(PD) 사이에 배치될 수 있다. 상기 포토다이오드들(PD)은 상기 기판(10)의 하면 상에 배치된 마이크로 렌즈들(ML), 컬러 필터들(CF) 및 반사 방지층(90)을 투과한 빛을 받아 광전하를 생성할 수 있다. 상기 포토다이오드들(PD) 내에서 생성된 상기 광전하들은 상기 제1 내지 제4 전송 트랜지스터 게이트들(TG1-TG4)이 턴-온됨에 따라 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)로 전달될 수 있다.
상기 반사 방지층(90)은 다수의 적층된 절연층들을 포함할 수 있다. 예를 들어, 상기 반사 방지층(90)은 실리콘 산화물 층(SiO2), 실리콘 질화물 층(SiN), 알루미늄 산화물 층(AlO), 하프늄 산화물 층(HfO), 탄탈륨 산화물 층(TaO), 및 기타 절연물 층 중 둘 이상을 포함할 수 있다. 상기 그리드 패턴들(95)은 - 예를 들어, 텅스텐(W)처럼 - 불투명한 금속성 물질을 포함할 수 있다. 상기 컬러 필터들(CF)은 상기 마이크로 렌즈(ML)를 투과한 빛을 스크린하여 그린(G), 레드(R), 또는 블루(B) 중 하나의 파장을 가진 빛을 상기 포토다이오드들(PD)로 제공할 수 있다. 따라서, 상기 포토다이오드들(PD)은 수광된 그린(G), 레드(R), 또는 블루(B) 중 하나의 빛의 인텐시티에 해당하는 광전하를 생성할 수 있다. 상기 마이크로 렌즈들(ML)은 볼록 렌즈 형상을 가지며, 빛을 상기 포토다이오드(PD)로 보다 집속시킬 수 있다. 상기 반사 방지막(90)은 무기물을 포함할 수 있고, 및 상기 컬러 필터들(CF) 및 상기 마이크로 렌즈들(ML)은 유기물을 포함할 수 있다.
도 5a 및 5b 내지 도 8a 및 8b는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 전기적 연결들을 보이는 개략적인 레이아웃 및 전기적 단위 픽셀 블록(PA)의 확대도이다. 도 5a 및 5b를 참조하면, 상기 제4 활성 영역(ACT4)의 상기 리셋 트랜지스터 소스 컨택(84rs), 상기 제1 내지 제4 활성 영역들(ACT1-ACT4)의 상기 제1 내지 제4 플로팅 디퓨전 컨택들(81f-84f), 상기 제2 활성 영역(ACT2)의 상기 제2 드라이브 트랜지스터 게이트 컨택(82dg), 상기 제2 활성 영역(ACT2)의 컬럼 방향으로 인접한 단위 픽셀 블록(PX)의 제1 활성 영역(ACT1_B)의 제1 드라이브 트랜지스터 게이트 컨택(81df_B), 및 상기 제2 활성 영역(ACT2)의 로우 방향으로 인접한 단위 픽셀 블록(PX)의 제3 활성 영역(ACT3_R)의 제3 드라이브 트랜지스터 게이트 컨택(83dg_R)이 제1 금속 배선(71)에 의해 전기적으로 연결될 수 있다. 즉, 동일한 단위 픽셀 블록(PX) 내의 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4) 내에 저장된 광전하들은 상기 제2 드라이브 트랜지스터 게이트(DG2), 컬럼 방향으로 인접한 다른 단위 픽셀 블록(PX) 내의 제1 드라이브 트랜지스터 게이트(DG1_B), 및 로우 방향으로 인접한 다른 단위 픽셀 블록(PX) 내의 제3 드라이브 트랜지스터 게이트(DG3_R)로 동시에 제공될 수 있다. 따라서, 상기 제2 활성 영역(ACT2) 내의 상기 제2 드라이브 트랜지스터 게이트(DG2), 컬럼 방향으로 인접한 다른 단위 픽셀 블록(PX) 내의 제1 드라이브 트랜지스터 게이트(DG1_B), 및 로우 방향으로 인접한 다른 단위 픽셀 블록(PX) 내의 제3 드라이브 트랜지스터 게이트(DG3_R)는 동시에 턴-온 밑 턴-오프될 수 있다. 동일한 단위 픽셀 블록(PX) 내의 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4)은 동일한 단위 픽셀 블록(PX)의 상기 제4 활성 영역(ACT4) 내의 상기 리셋 트랜지스터 소스 영역(64b)으로부터 공급 전압(Vdd)을 제공받음으로써 리셋될 수 있다. 도 2를 참조하여, 상기 동일한 단위 픽셀 블록(PX) 내의 상기 제2 드라이브 트랜지스터 게이트(DG2), 상기 컬럼 방향으로 인접한 단위 픽셀 블록(PX) 내의 상기 제1 드라이브 트랜지스터 게이트(DG1_B), 및 상기 로우 방향으로 인접한 단위 픽셀 블록(PX) 내의 상기 제3 드라이브 트랜지스터 게이트(DG3_R)는 상기 제1 내지 제3 드라이브 트랜지스터들(TX1-TX3)에 해당할 수 있다. 상기 제1 금속 배선(71)은 개념적인 레이아웃이다. 즉, 상기 제1 금속 배선(71)은 다양한 모양으로 변형되어 상기 제4 활성 영역(ACT4)의 상기 리셋 트랜지스터 소스 컨택(84rs), 상기 제1 내지 제4 활성 영역들(ACT1-ACT4)의 상기 제1 내지 제4 플로팅 디퓨전 컨택들(81f-84f), 상기 제2 활성 영역(ACT2)의 상기 제2 드라이브 트랜지스터 게이트 컨택(82dg), 상기 제2 활성 영역(ACT2)의 컬럼 방향으로 인접한 단위 픽셀 블록(PX)의 제1 활성 영역(ACT1_B)의 제1 드라이브 트랜지스터 게이트 컨택(81df_B), 및 상기 제2 활성 영역(ACT2)의 로우 방향으로 인접한 단위 픽셀 블록(PX)의 제3 활성 영역(ACT3_R)의 제3 드라이브 트랜지스터 게이트 컨택(83dg_R)을 전기적으로 연결할 수 있다.
도 6a 및 6b를 참조하면, 전기적 단위 픽셀 블록(PA)에서, 상기 제2 활성 영역(ACT2)의 상기 선택 트랜지스터 게이트 컨택(82sg), 상기 컬럼 방향으로 인접한 단위 픽셀 블록(PX)의 상기 제1 활성 영역(ACT1_B) 내의 제1 선택 트랜지스터 게이트 컨택(81sg_B), 및 상기 로우 방향으로 인접한 단위 픽셀 블록(PX)의 상기 제3 활성 영역(ACT3_R) 내의 제3 선택 트랜지스터 게이트 컨택(83sg_R)은 제2 금속 배선(72)를 통하여 전기적으로 연결될 수 있다. 상기 제2 금속 배선(71)은 개념적인 레이아웃이다. 즉, 상기 제2 금속 배선(72)은 다양한 모양으로 변형되어 상기 제2 활성 영역(ACT2)의 상기 선택 트랜지스터 게이트 컨택(82sg), 상기 컬럼 방향으로 인접한 단위 픽셀 블록(PX)의 상기 제1 활성 영역(ACT1_B) 내의 제1 선택 트랜지스터 게이트 컨택(81sg_B), 및 상기 로우 방향으로 인접한 단위 픽셀 블록(PX)의 상기 제3 활성 영역(ACT3_R) 내의 제3 선택 트랜지스터 게이트 컨택(83sg_R)을 전기적으로 연결될 수 있다.
도 7a 및 7b를 참조하면, 전기적 단위 픽셀 블록(PA)에서, 상기 제4 활성 영역(ACT4) 내의 상기 리셋 트랜지스터 드레인 컨택(84rd)은 리셋 금속 배선(73rd)를 통해 공급 전압(Vdd)과 전기적으로 연결될 수 있고, 상기 제2 활성 영역(ACT2) 내의 상기 제2 드라이브 트랜지스터 드레인 컨택(82dd), 상기 제3 활성 영역(ACT3) 내의 상기 제3 드라이브 트랜지스터 드레인 컨택(83dd), 및 상기 컬럼 방향으로 인접한 다른 단위 픽셀 블록(PX)의 상기 제1 활성 영역(ACT1_B)의 제1 드라이브 트랜지스터 드레인 컨택(81dd_B)이 제3 금속 배선(73)에 의해 전기적으로 연결될 수 있다. 상기 제3 금속 배선(73)은 상기 공급 전압(Vdd)과 연결될 수 있다. 상기 로우 방향으로 인접한 다른 단위 픽셀 블록(PX)의 상기 제3 활성 영역(ACT3_R) 내의 제3 드라이브 트랜지스터 드레인 컨택(83dd_R)은 또 다른 제3 금속 배선(73_R)에 의해 상기 공급 전압(Vdd)과 연결될 수 있다. 상기 리셋 금속 배선(73rd) 및 상기 제3 금속 배선들(73, 73_R)은 개념적인 레이아웃이다. 즉, 상기 리셋 금속 배선(73rd) 및 상기 제3 금속 배선들(73, 73_R)은 다양한 모양으로 변형되어 상기 리셋 트랜지스터 드레인 컨택(84rd), 상기 제2 드라이브 트랜지스터 드레인 컨택(82dd), 상기 제3 활성 영역(ACT3) 내의 상기 제3 드라이브 트랜지스터 드레인 컨택(83dd), 및 상기 컬럼 방향으로 인접한 다른 단위 픽셀 블록(PX)의 상기 제1 활성 영역(ACT1_B)의 제1 드라이브 트랜지스터 드레인 컨택(81dd_B)을 전기적으로 연결할 수 있다.
도 8a 및 8b를 참조하면, 전기적 단위 픽셀 블록(PA)에서, 상기 제2 활성 영역(ACT2) 내의 상기 제2 선택 트랜지스터 소스 컨택(82ss), 상기 컬럼 방향으로 인접한 다른 단위 픽셀 블록(PX)의 상기 제1 활성 영역(ACT1_B)의 제1 선택 트랜지스터 소스 컨택(81ss_B), 및 상기 로우 방향으로 인접한 다른 단위 픽셀 블록(PX)의 상기 제3 활성 영역(ACT3_R) 내의 제3 선택 트랜지스터 소스 컨택(83ss_R)이 제4 금속 배선(74)에 의해 전기적으로 연결될 수 있다. 상기 제4 금속 배선(74)은 출력 노드(도 2의 Vout)와 연결될 수 있다. 상기 제4 금속 배선(74)은 개념적인 레이아웃이다. 즉, 상기 제4 금속 배선(74)은 다양한 모양으로 변형되어 상기 제2 선택 트랜지스터 소스 컨택(82ss), 상기 컬럼 방향으로 인접한 다른 단위 픽셀 블록(PX)의 상기 제1 활성 영역(ACT1_B)의 제1 선택 트랜지스터 소스 컨택(81ss_B), 및 상기 로우 방향으로 인접한 다른 단위 픽셀 블록(PX)의 상기 제3 활성 영역(ACT3_R) 내의 제3 선택 트랜지스터 소스 컨택(83ss_R)을 전기적으로 연결할 수 있다.
도 5a 및 5b 내지 8a 및 8b를 참조하면, 하나의 전기적 단위 픽셀 블록(PA) 내에서 이미지 정보는 동일한 단위 픽셀 블록(PX) 내의 구성 요소들 중의 일부 및 인접한 다른 단위 픽셀 블록(PX)들의 구성 요소들 중 일부들을 이용하여 이미지 프로세서로 제공될 수 있다. 예를 들어, 하나의 단위 픽셀 블록(PX) 내의 이미지 정보는 동일한 단위 픽셀 블록(PX) 내의 상기 제1 내지 제4 전송 트랜지스터 게이트들(TG1-TG4), 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4), 상기 리셋 트랜지스터 구성 요소들(RG, 64a, 64b), 상기 제2 드라이브 트랜지스터 및 선택 트랜지스터 구성 요소들(DG2, SG2, 62a, 62b, 62c), 컬럼 방향으로 인접한 단위 픽셀 블록(PX)의 상기 제1 활성 영역(ACT1_B)의 상기 제1 드라이브 트랜지스터 및 선택 트랜지스터 구성 요소들(DG1_B, SG1_B, 61a_B-62c_B), 및 로우 방향으로 인접한 단위 픽셀 블록(PX)의 상기 제3 활성 영역(ACT3_B)의 상기 제3 드라이브 트랜지스터 및 선택 트랜지스터 구성 요소들(DG3_R, SG3_R, 63a_R-62c_R)이 하나의 픽셀 이미지 정보를 전달하기 위한 회로에 포함될 수 있다. 상기 제1 활성 영역(ACT1) 내의 상기 제1 드라이브 트랜지스터 및 선택 트랜지스터 구성 요소들(DG1, SG1, 61a-63a) 및 상기 제3 활성 영역(ACT3) 내의 상기 제3 드라이브 트랜지스터 및 선택 트랜지스터 구성 요소들(DG3, SG3, 63a-63c)은 인접한 다른 단위 픽셀 블록(PX)들의 이미지 정보를 전달하기 위한 회로에 포함될 수 있다.
도 9a 및 9b는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 전기적 연결들을 보이는 개략적인 레이아웃 및 전기적 단위 픽셀 블록(PA)의 확대도이다. 도 9a 및 9b를 참조하면, 상기 단위 픽셀 블록(PX)은 도 3a 내지 8b에 도시되고 설명된 단위 픽셀 블록(PX)과 비교하여, 통합된(merged) 드라이브 트랜지스터 게이트(DGm)를 포함할 수 있다. 구체적으로, 동일한 단위 픽셀 블록(PX)의 상기 제2 활성 영역(ACT2) 내의 상기 제2 드라이브 트랜지스터 게이트(DG2), 컬럼 방향으로 인접한 다른 단위 픽셀 블록(PX)의 상기 제3 활성 영역(ACT3) 내의 상기 제1 드라이브 트랜지스터 게이트(DG1_B), 및 로우 방향으로 인접한 다른 단위 픽셀 블록(PX) 내의 상기 제3 드라이브 트랜지스터 게이트(DG3_R)이 하나로 통합될 수 있다. 따라서, 통합된 드라이브 트랜지스터 게이트(DGm)는 통합된 단일 드라이브 트랜지스터 게이트 컨택(82dgm)을 통하여 상기 제1 금속 배선(71)과 연결될 수 있다.
도 10a 및 10b는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 전기적 연결들을 보이는 개략적인 레이아웃 및 전기적 단위 픽셀 블록(PA)의 확대도이다. 도 10a 및 10b를 참조하면, 도 9a 및 9b에 도시되고 설명된 픽셀 어레이와 비교하여 통합된 선택 트랜지스터 게이트(SGm)를 포함할 수 있다. 구체적으로, 동일한 단위 픽셀 블록(PX)의 상기 제2 활성 영역(ACT2) 내의 상기 제2 선택 트랜지스터 게이트(SG2)와 로우 방향으로 인접한 다른 단위 픽셀 블록(PX)의 상기 제3 선택 트랜지스터 게이트(SG3)가 하나로 통합될 수 있다. 따라서, 통합된 선택 트랜지스터 게이트(SGm)는 통합된 단일 선택 트랜지스터 게이트 컨택(82sgm)을 통하여 상기 제4 금속 배선(74)과 연결될 수 있다. 컬럼 방향으로 인접한 다른 단위 픽셀 블록(PX)의 상기 제1 활성 영역(ACT1_B)의 상기 제1 선택 트랜지스터 게이트(SG1_B)는 통합되지 않을 수 있다.
도 11a 및 11b는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 단위 픽셀 블록(PX)의 배열을 보이는 레이아웃 및 확대도이다. 도 11a 및 11b를 참조하면, 상기 단위 픽셀 블록(PX)은 도 3a 내지 3c의 상기 단위 픽셀 블록(PX)과 비교하여, 상기 제4 활성 영역(ACT4)의 한 변과 접하도록 배치된 리셋 트랜지스터 게이트(RG) (또는 리셋 트랜지스터 채널 영역(RC)) 및 상기 제4 활성 영역(ACT4)의 일 코너 상에 배치된 리셋 트랜지스터 드레인 영역(64a) 및 리셋 트랜지스터 드레인 컨택(84rd)을 포함할 수 있다. 도 3c와 비교하여, 상기 단위 픽셀 블록(PX)은 상기 제4 활성 영역(ACT4)의 제1 코너 상에 배치된 상기 리셋 트랜지스터 소스 영역(64b), 제2 코너 상에 배치된 상기 제4 플로팅 디퓨전 영역(FD4), 중앙으로부터 제3 코너 상으로 확장, 배치된 상기 제4 웰-탭 영역(54) 및 상기 제4 코너 상에 배치된 상기 리셋 트랜지스터 드레인 영역(64a)을 포함할 수 있다. 제1 코너는 우상 코너일 수 있고, 제2 코너는 우하 코너일 수 있고, 제3 코너는 좌하 코너일 수 있고, 및 제4 코너는 좌상 코너일 수 있다.
도 11c는 도 11a 및 11b에 도시되고 설명된 픽셀 어레이의 전기적 단위 픽셀 블록(PA)들의 전기적 연결들을 보이는 확대된 레이아웃이다. 도 11c를 참조하면, 도 7b에 도시된 리셋 금속 배선(73rd)은 상기 제4 활성 영역(ACT4)의 일 코너부에 인접하도록 배치될 수 있다. 설명되지 않은 구성 요소들은 도 5a 및 5b 내지 8a 및 8b를 더 참조하면 이해될 수 있을 것이다.
도 12는 본 발명의 일 실시예에 의한 이미지 센서의 픽셀 어레이의 전기적 단위 픽셀 블록(PA)의 전기적 연결들을 보이는 확대된 레이아웃이다. 예를 들어, 도 9a 및 9b 내지 도 10a 내지 10b에 도시되고 설명된 상기 전기적 단위 픽셀 블록(PA)의 전기적 연결이 도시되었다. 도면이 복잡해지는 것을 피하기 위하여, 참조 부호들의 일부가 생략되었다. 따라서, 생략된 참조 부호들은 다른 도면들을 참조하면 이해될 수 있을 것이다. 도 12를 참조하면, 제1 금속 배선(71)은 상기 리셋 트랜지스터 소스 영역(64b), 상기 제1 내지 제4 플로팅 디퓨전 영역들(FD1-FD4), 및 상기 통합된 드라이브 트랜지스터 게이트(DGm)를 연결할 수 있다. 제2 금속 배선(72)은 상기 통합된 선택 트랜지스터 게이트(SGm)와 컬럼 방향으로 인접하는 다른 픽셀 블록(PX)의 제1 활성 영역(ACT1_B)의 제1 선택 트랜지스터 게이트(SG1_B)를 전기적으로 연결할 수 있다. 제3 금속 배선(73)은 상기 제2 드라이브 트랜지스터 드레인 영역(62a), 제3 드라이브 트랜지스터 드레인 영역(63a), 및 컬럼 방향으로 인접하는 다른 단위 픽셀 블록(PX)의 상기 제1 활성 영역(ACT1_B)의 제1 드라이브 트랜지스터 드레인 영역(61a)을 전기적으로 연결할 수 있다. 제4 금속 배선(74)은 제2 선택 트랜지스터 소스 영역(62c), 로우 방향으로 인접하는 다른 단위 픽셀 블록(PX)의 제3 활성 영역(ACT3_R)의 제3 선택 트랜지스터 소스 영역(63c_R) 및 컬럼 방향으로 인접하는 다른 단위 픽셀 블록(PX)의 제1 활성 영역(ACT1_B)의 제1 선택 트랜지스터 소스 영역(61c_B)을 전기적으로 연결할 수 있다. 상기 제1 내지 제4 금속 배선들(71-74)의 모양들은 전기적 연결들을 개념적으로 설명하기 위하여 예시된 것이다. 본 발명의 기술적 설명 내에서, 상기 제1 내지 제4 금속 배선들(71-74) 다양한 모양으로 변형될 수 있다.
도 13은 본 발명의 일 실시예에 따른 이미지 센서(800)를 가진 카메라 시스템(900)을 개략적으로 도시한 다이아그램이다. 도 13을 참조하면, 본 발명의 일 실시예에 따른 다양한 이미지 센서(800)를 가진 카메라 시스템(900)은 정지 영상 또는 동영상을 촬영할 수 있다. 카메라 시스템(900)은 광학 렌즈 시스템(910), 셔터 유닛(911), 이미지 센서(800) 및 셔터 유닛(911)을 제어/구동하는 구동부(913) 및 신호 처리부(912)를 포함할 수 있다. 카메라 시스템(900)은 피사체로부터의 이미지 광(Li)(입사광)을 이미지 센서(800)의 픽셀 어레이(도 1의 참조 부호 '810' 참조)로 안내할 수 있다. 광학 렌즈 시스템(900)은 복수의 광학 렌즈들을 포함할 수 있다. 셔터 유닛(911)은 이미지 센서(800)에 대한 광 조사 기간 및 차폐 기간을 제어할 수 있다. 구동부(913)는 이미지 센서(800)의 전송 동작과 셔터 유닛(911)의 셔터 동작을 제어할 수 있다. 신호 처리부(912)는 이미지 센서(800)로부터 출력된 신호에 관해 다양한 종류의 신호 처리를 수행할 수 있다. 신호 처리 후의 이미지 신호(Dout)는 메모리 등의 저장 매체에 저장되거나, 모니터 등에 출력될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PX: 단위 픽셀 블록
PA: 전기적 단위 픽셀 블록
20: 깊은 트렌치 분리 영역
30: 얕은 트렌치 분리 영역
ACT1-ACT4: 활성 영역
PD: 포토다이오드
TT1-TT4: 전송 트랜지스터 게이트 영역
TG1-TG4: 전송 트랜지스터 게이트
RC: 리셋 트랜지스터 채널 영역
RG: 리셋 트랜지스터 게이트
DC1-DC3: 드라이브 트랜지스터 채널 영역
DG1-DG3: 드라이브 트랜지스터 게이트
SC1-SC3: 선택 트랜지스터 채널 영역
SG1-SG3: 선택 트랜지스터 게이트
FD1-FD4: 플로팅 디퓨전 영역
51-54: 웰-탭 영역
61a-63a: 드라이브 트랜지스터 드레인 영역
61b-63b: 공유 트랜지스터 소스/드레인 영역
61c-61c: 선택 트랜지스터 소스 영역
64a: 리셋 트랜지스터 드레인 영역
64b: 리셋 트랜지스터 소스 영역
81f-84f: 제1-제4 플로팅 디퓨전 컨택
81dg-83dg: 제1 내지 제3 드라이브 트랜지스터 게이트 컨택
81dd-83dd: 제1 내지 제3 드라이브 트랜지스터 드레인 컨택
81sg-83sg: 제1 내지 제3 선택 트랜지스터 게이트 컨택
81ss-83ss: 제1 내지 제3 선택 트랜지스터 소스 컨택
84rg: 리셋 트랜지스터 게이트 컨택
84rd: 리셋 트랜지스터 드레인 컨택
84rs: 리셋 트랜지스터 소스 컨택
81w-84w: 픽-업 컨택
CF: 컬러 필터
ML: 마이크로-렌즈
90: 반사 방지층
95: 그리드 패턴

Claims (22)

  1. 트렌치 아이솔레이션 영역에 의해 정의된 활성 영역을 포함하고,
    상기 활성 영역은:
    플로팅 디퓨전 영역;
    전송 트랜지스터 게이트 영역;
    트랜지스터 활성 영역들; 및
    웰-탭 영역을 포함하고,
    상기 전송 트랜지스터 게이트 영역은 상기 플로팅 디퓨전 영역을 상기 활성 영역의 제1 코너에 인접하게 고립시키는 사선형 바(bar) 모양을 갖고,
    상기 웰-탭 영역은 상기 전송 트랜지스터 게이트 영역과 상기 트랜지스터 활성 영역들 사이에 위치하여 상기 전송 트랜지스터 게이트 영역과 상기 트랜지스터 활성 영역들을 분리하는 이미지 센서.
  2. 제1항에 있어서,
    상기 웰-탭 영역은 상기 활성 영역의 중앙에 위치하는 이미지 센서.
  3. 제2항에 있어서,
    상기 전송 트랜지스터 게이트 영역은 상기 플로팅 디퓨전 영역과 접하는 제1 변 및 상기 웰-탭 영역과 접하는 제2 변을 포함하고, 상기 제1 변과 상기 제2 변은 서로 대향(opposite)하는 이미지 센서.
  4. 제2항에 있어서,
    상기 웰-탭 영역은 상기 전송 트랜지스터 게이트 영역의 한 변, 상기 전송 트랜지스터 게이트 영역의 양 단부들과 교차하는 상기 활성 영역의 이웃하는 두 변들, 및 상기 트랜지스터 활성 영역들과 접하는 이미지 센서.
  5. 제1항에 있어서,
    상기 전송 트랜지스터 게이트 영역은 상기 활성 영역의 이웃하는 두 변과 사선 방향으로 교차하는 이미지 센서.
  6. 제1항에 있어서,
    상기 트랜지스터 활성 영역들은 상기 활성 영역의 제2 코너에 인접하도록 배치된 드라이브 트랜지스터 드레인 영역, 제3 코너에 인접하도록 배치된 드라이브 트랜지스터 채널 영역, 및 제4 코너에 인접하도록 배치된 선택 트랜지스터 소스 영역을 포함하는 이미지 센서.
  7. 제6항에 있어서,
    상기 드라이브 트랜지스터 드레인 영역 및 상기 선택 트랜지스터 소스 영역은 N-도프드 영역을 포함하고, 및 상기 드라이브 트랜지스터 채널 영역은 P-도프드 영역을 포함하는 이미지 센서.
  8. 제6항에 있어서,
    상기 트랜지스터 활성 영역들은 상기 드라이브 트랜지스터 채널 영역과 상기 선택 트랜지스터 소스 영역 사이에 배치된 공유 트랜지스터 소스/드레인 영역 및 선택 트랜지스터 채널 영역을 더 포함하는 이미지 센서.
  9. 제8항에 있어서,
    상기 공유 트랜지스터 소스/드레인 영역은 N-도프드 영역이고, 및 상기 선택 트랜지스터 채널 영역은 P-도프드 영역인 이미지 센서.
  10. 제1항에 있어서,
    상기 트랜지스터 활성 영역들은 상기 활성 영역의 제2 코너에 인접하도록 배치된 리셋 트랜지스터 드레인 영역, 제3 코너에 인접하도록 배치된 리셋 트랜지스터 소스 영역, 및 상기 리셋 트랜지스터 드레인 영역과 상기 리셋 트랜지스터 소스 영역 사이에 배치되고 상기 활성 영역의 적어도 한 변과 접하는 리셋 트랜지스터 채널 영역을 포함하는 이미지 센서.
  11. 제10항에 있어서,
    상기 리셋 트랜지스터 채널 영역은 상기 활성 영역의 제4 코너와 인접하게 배치되고 및 상기 활성 영역의 이웃하는 두 변과 접하고, 및
    상기 제2 코너와 상기 제3 코너는 서로 대향하는 이미지 센서.
  12. 제1항에 있어서,
    상기 활성 영역은 사각형 모양을 갖는 이미지 센서.
  13. 활성 영역을 포함하고,
    상기 활성 영역은:
    상기 활성 영역의 코너들과 접(abut)하도록 배치된 플로팅 디퓨전 영역, 트랜지스터 드레인 영역, 및 트랜지스터 소스 영역;
    상기 활성 영역의 변들과 접(abut)하도록 배치된 트랜지스터 채널 영역;
    상기 활성 영역의 중앙에 배치된 웰-탭 영역; 및
    상기 플로팅 디퓨전 영역과 상기 웰-탭 영역 사이에 배치된 전송 트랜지스터 게이트 영역을 포함하는 이미지 센서.
  14. 제13항에 있어서,
    상기 웰-탭 영역은 상기 활성 영역의 이웃하는 두 변들과 접하는 이미지 센서.
  15. 제13항에 있어서,
    상기 전송 트랜지스터 게이트 영역은 상기 활성 영역의 이웃하는 두 변과 사선 방향으로 교차하여 상기 플로팅 디퓨전 영역을 상기 활성 영역의 상기 코너와 인접하도록 고립시키는 이미지 센서.
  16. 제13항에 있어서,
    상기 웰-탭 영역은 상기 전송 트랜지스터 게이트 영역의 한 변과 접(abut)하고, 및
    상기 트랜지스터 드레인 영역 및 상기 트랜지스터 소스 영역과 접(abut)하는 이미지 센서.
  17. 제13항에 있어서,
    상기 플로팅 디퓨전 영역, 상기 트랜지스터 드레인 영역, 및 상기 트랜지스터 소스 영역은 N-도프드 영역들이고, 및
    상기 트랜지스터 채널 영역 및 상기 웰-탭 영역은 P-도프드 영역들인 이미지 센서.
  18. 제13항에 있어서,
    상기 활성 영역은 사각형 모양을 갖는 이미지 센서.
  19. 트렌치 아이솔레이션 영역에 의해 정의되고 매트릭스 형태로 배열된 제1 내지 제4 활성 영역들을 포함하고,
    상기 제1 내지 제4 활성 영역들은 각각,
    제1 내지 제4 플로팅 디퓨전 영역들;
    제1 내지 제4 웰-탭 영역들; 및
    제1 내지 제4 트랜지스터 활성 영역들을 포함하고,
    상기 제1 내지 제4 플로팅 디퓨전 영역들은 각각, 상기 제1 내지 제4 활성 영역들의 제1 코너들과 인접하게 배치되고,
    상기 제1 내지 제4 웰-탭 영역들은 각각, 상기 제1 내지 제4 활성 영역들의 중앙에 배치되고,
    상기 제1 내지 제4 트랜지스터 활성 영역들은 각각, 상기 제1 내지 제4 활성 영역들의 제2 내지 제4 코너들과 인접하게 배치되고,
    상기 제1 내지 제4 웰-탭 영역들은 상기 제1 내지 제4 플로팅 디퓨전 영역들과 상기 제1 내지 제4 트랜지스터 활성 영역들을 분리하도록 각각, 상기 제1 내지 제4 활성 영역들의 이웃하는 두 변들과 접하는 이미지 센서.
  20. 제19항에 있어서,
    상기 제1 내지 제4 활성 영역들은 상기 제1 내지 제4 플로팅 디퓨전 영역들과 상기 제1 내지 제4 웰-탭 영역들 사이에 각각, 배치된 제1 내지 제4 전송 트랜지스터 게이트 영역들을 더 포함하는 이미지 센서.
  21. 제20항에 있어서,
    상기 제1 내지 제4 전송 트랜지스터 게이트 영역들은 상기 제1 내지 제4 플로팅 디퓨전 영역들을 상기 제1 내지 제4 활성 영역들의 상기 제1 코너들과 인접하게 고립시키도록 상기 제1 내지 제4 활성 영역들의 이웃하는 상기 두 변들과 각각, 접하는 이미지 센서.
  22. 제19항에 있어서,
    상기 제1 내지 제4 웰-탭 영역들은 P-도프드 영역들이고,
    상기 제1 내지 제4 트랜지스터 활성 영역들은 N-도프드 영역들을 포함하는 이미지 센서.
KR1020180121229A 2018-10-11 2018-10-11 중앙에 배치된 p-형 웰-탭 영역을 갖는 활성 영역들을 포함하는 이미지 센서 KR102629334B1 (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111508980A (zh) * 2018-12-17 2020-08-07 光程研创股份有限公司 增强收集效率的光侦测装置
KR20210139089A (ko) * 2020-05-13 2021-11-22 에스케이하이닉스 주식회사 이미지 센싱 장치
US11652131B2 (en) 2020-05-15 2023-05-16 Omnivision Technologies, Inc. Layout design of dual row select structure
US11527569B2 (en) * 2020-05-18 2022-12-13 Omnivision Technologies, Inc. High dynamic range split pixel CMOS image sensor with low color crosstalk
US11444108B2 (en) * 2020-07-08 2022-09-13 Omnivision Technologies, Inc. Isolation structure for suppression floating diffusion junction leakage in CMOS image sensor
US11784206B2 (en) * 2020-10-26 2023-10-10 Omnivision Technologies, Inc. Pixel-array substrate and associated method
JP2021101491A (ja) * 2021-03-31 2021-07-08 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器
CN113488489B (zh) * 2021-06-02 2024-02-23 汇顶科技私人有限公司 像素单元、光传感器及基于飞行时间的测距系统
US20230307484A1 (en) * 2022-03-22 2023-09-28 Omnivision Technologies, Inc. Pixel Cell Having Anti-Blooming Structure and Image Sensor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166780A (ja) * 2006-12-27 2008-07-17 Dongbu Hitek Co Ltd シーモスイメージセンサー及びその製造方法
KR20090127828A (ko) * 2008-06-09 2009-12-14 소니 가부시끼 가이샤 고체 촬상 장치와 그 구동 방법 및 전자 기기
KR20170018206A (ko) * 2015-08-07 2017-02-16 삼성전자주식회사 이미지 센서 및 이를 포함하는 이미지 처리 장치
KR20180080469A (ko) * 2017-01-04 2018-07-12 삼성전자주식회사 이미지 센서

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4224036B2 (ja) 2005-03-17 2009-02-12 富士通マイクロエレクトロニクス株式会社 フォトダイオード領域を埋め込んだイメージセンサ及びその製造方法
KR20110000853A (ko) 2009-06-29 2011-01-06 주식회사 동부하이텍 이미지센서 및 그 제조방법
US8637910B2 (en) 2009-11-06 2014-01-28 Samsung Electronics Co., Ltd. Image sensor
JP2013162077A (ja) 2012-02-08 2013-08-19 Toshiba Corp 固体撮像装置
KR102366416B1 (ko) 2014-08-11 2022-02-23 삼성전자주식회사 Cmos 이미지 센서
US9659987B2 (en) * 2014-09-19 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Approach for reducing pixel pitch using vertical transfer gates and implant isolation regions
JP2019145544A (ja) * 2018-02-16 2019-08-29 ソニーセミコンダクタソリューションズ株式会社 撮像素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008166780A (ja) * 2006-12-27 2008-07-17 Dongbu Hitek Co Ltd シーモスイメージセンサー及びその製造方法
KR20090127828A (ko) * 2008-06-09 2009-12-14 소니 가부시끼 가이샤 고체 촬상 장치와 그 구동 방법 및 전자 기기
KR20170018206A (ko) * 2015-08-07 2017-02-16 삼성전자주식회사 이미지 센서 및 이를 포함하는 이미지 처리 장치
KR20180080469A (ko) * 2017-01-04 2018-07-12 삼성전자주식회사 이미지 센서

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