TWI341973B - Method and system for terminating write commands in a hub-based memory system - Google Patents

Method and system for terminating write commands in a hub-based memory system Download PDF

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TWI341973B
TWI341973B TW094117699A TW94117699A TWI341973B TW I341973 B TWI341973 B TW I341973B TW 094117699 A TW094117699 A TW 094117699A TW 94117699 A TW94117699 A TW 94117699A TW I341973 B TWI341973 B TW I341973B
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Jeffrey J Cronin
Douglas A Larson
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Description

1341973 九、發明說明： 【發明所屬之技術領域】 本發明係關於電腦系統，更具體言之，本發明係關於 包括-系統記憶體之電腦系統，其中該系統記憶體具有 記憶體集線器架構。 【先前技術】 電腦系統採用記憶If奘¥ L + 區骽裝置如動態隨機存取記憶體 ("DRAM”）裝置來儲存由一處 r w 爽理器所存取之資料。在一電
腦系統中’此等記憶體農置―般㈣作系統記憶體。在一 普通電腦系統中，該處理器透過—處理器匯流排及一記憶 體控制器與H統記憶體進行通信。該處理器發出一記憶 體請求，該請求包括-記憶體命令，例如_讀出命令以及 一指定資料或指令被讀出位置之位址 該記憶體控制器採 用該命令及位址以產生適當的命令信號以及列與行位址， 其中該等命令信號以及列與行位址被施加於該系統記憶 體。響應該等命令及位址，&而使得資料在該系統記憶體 與該處理器之間傳遞。該記憶體控制器通常係一被稱爲 "北橋”之系統控制器之一部分，其中該系統控制器亦包括 用於將該處理器匯流排耦接至一擴充匯流排如周邊連接介 面（"PCI”）匯流排之匯流排橋接電路。 雖然5己憶體之操作速度不斷地在提高，但是此種操作速 度之提高仍無法跟上處理器操作速度之提高。而在將處理 1§耦接至記憶體裝置之記憶體控制器上之操作速度提高甚 至更k。記憶體控制器及記憶體裝置之相對較低速度限制 102303.doc 了該處理器與該等記憶體裝置之間的資料頻寬。 除了處理器與記憶體裝置之間有限的頻寬之外，電腦系 、，先之效@亦$到延時問題之限制，該等延㈣題增加了從 系統記憶體裝置中讀出資料所需之時間。更具體而言，當 -記憶體裝置讀出命令被耦接至—系統記憶體裝置如一同 步DRAM(”SDRAM”）裝置時，只有在一延遲後才從該 SDRAM裝置中輸出該讀出資料。因此，雖然sdr趟裝置 能夠以一高資料率同步輸出叢發資料，但初始提供資料之 延遲或者延時將大大降低一採用此等sdram裝置之電腦 系統之操作速度。 在一傳統系統記憶體中增加延時之另一情況係在該記憶 體申-寫入命令之後緊接一讀出命令。當該控制器發出— 寫入命令時，該控制器必須等待直至該寫入資料不再呈現 在其上或者已經"清潔"了該資料匯流排。該控制器所執行 之該等待增加了該系統記憶體之延時，因爲該讀出命令直 至稍後時間才被施加至一所要求之記憶體裝置。由於該等 記憶體裝置之延時，在該寫入資料已經清潔該匯流排之 後，有較長一段時間沒有資料在該資料匯流排上被傳遞， 該延時降低了該系統記憶體之頻寬。當頻率增加時，由於 物理及電氣限制而使得傳統系統拓撲不能滿足計時要求： 因此實施了 一點到點解決方案一記憶體集線器。 一減輕該記憶體延時問題之方法係採用透過一記憶體集 線器耦接至該處理器之多個記憶體裝置。在一記憶體集線 器木構中，一糸統控制器或者記憶體控制器透過—高速資 I02303.doc 料鏈路被耦接至若干記憶體模組一般而言，該等記憶體 模組以一點到點或者菊花鏈架構耦接起來，使得該等記憶 體模組以串聯方式相互連接。因此，該記憶體控制器透過 一第一高速資料鏈路被耦接至一第一記憶體模組，而該第 一記憶體模組透過一第二高速資料鏈路被耦接至一第二記 憶體模組，接著該第二記憶體模組透過一第三高速資料鏈 路被耦接至一第三記憶體模組，以菊花鏈方式依此類推。 每個記憶體模組包括一被耦接至對應的高速資料鏈路之 記憶體集線器以及該模組上的若干記憶體裝置，其中該等 記憶體集線器透過該等高速資料鏈路在該控制器與該等記 憶體裝置之間有效地路由（routing)記憶體請求及響應。採 用此架構之電腦系統能夠具有一較高頻寬，因爲一處理器 旎夠存取一記憶體裝置，此時另一記憶體裝置正響應—先 前之記憶體存取。例如，該處理器能夠將寫入資料輸出至 該系統中該等記憶趙裝置之其中之-，此時該系統中另一 記憶體裝置正準備將讀出資料提供給該處理器。此外，此 架構亦提供了該系統記憶體之易擴充性，而無須擔憂例如 一傳統多點匯流排架構中發生的當增加更多記憶體模組時 造成信號品質下降。 雖然採用記憶體集線器之電腦系統可以提供優良的效 能，但是有很多原因使得其通常無法以最佳速度操作。例 如，即使記憶體集線器能夠提供電腦系統以一較大的記億 體頻見，但是其仍然會遭受上述類型之延時問題。當寫入 命令從—記憶體集線器傳遞至另一記憶體集線器時^出現 102303.doc 問題。m命令正向下游傳遞時，該控制器在發出一 隨後讀出命令之前必須等待以確保沒有資料衝突。因此， 雖_如—給定寫人命令可以從該控制器被指向該第—集 !器下游，但是在將一隨後讀出命令發給該最後—個集線 益之則，該控制益必須等待直至該資料確保被傳遞至最後 個集線H β &該控制器所執行之該等待延遲了該讀出命 7之發出，並因此增加了該記憶體系統之延時。 因此就需要一系統及方法以用於減少一具有一記憶體集 線器架構之系統記憶體之延時。 【發明内容】 根據本發明之一方面，一記憶體集線器接收若干下游記 憶體清求，然後對所接收到的每個下游記憶體請求進行處 理以決定該記憶體請求是否包括一指向該記憶體集線器之 寫入ί卩令。當该寫入命令係指向該集線器時，該記憶體集 線器以一第一模式操作來產生記憶體存取信號，其中該等 a己憶體存取信號可被調整以施加於記憶體裝置。當該寫入 命令並非指向該集線器時，該記憶體集線器以一第二模式 操作來將該命令提供至一下游輸出埠上，其中該下游輸出 蟑可被调整以耗接至一下游記憶體集線器。 【實施方式】 圖1所示為一根據本發明之一實例之電腦系統丨〇〇。該電 腦系統100包括一具有一記憶體集線器架構之系統記憶體 1 〇2 ’其令該系統記憶體在一目標集線器處終止寫入資 料，其允許该控制器在一寫入命令之後更快地發出一讀出 102303.doc 1341973 命令從而降低該系統記憶體之延時，以下將對其進行更爲 詳細地解釋。在以下描述中，閣明了若干細節以提供對本 發明之一充分理解。然而，熟習此項技術者將明瞭本發明 可以不用此等具體細節而被實施。在其他實例中，為吾人 所熟知之電路、控制信號、計時協定及/或軟體操作沒有 詳細地展示出來或者完全被省略，其目的係爲了避免對本 發明造成不必要的模糊理解。 該電腦系統1 0 0包括一用於執行各種計算功能之處理器 104，例如運行特定軟體以執行特定的計算或任務。該處 理器104—般係一具有一處理器匯流排1〇6之中央處理單元 ("CPU") ’其中該處理器匯流排ι〇6通常包括一位址匯流 排、控制匯流排以及一資料匯流排。該處理器匯流排 106—般被搞接至快取記憶體108，如前所述，該快取記憶 體1 08通常係靜態隨機存取記憶體（"SRAM")。最後，該處 理器匯流排106被耦接至一系統控制器丨1〇，其有時亦被稱 爲一"北橋"或"記憶體控制器”。 該系統控制器110作爲一連接至該處理器1〇4之通信路 徑，以用於多個其他組件。更具體而言，該系統控制器 11〇包括一通常被耦接至一圖形控制器112之圖形埠，接著 該圖形控制器112被耦接至一視頻終端丨14。該系統控制器 110亦被耦接至一或多個輸入裝置11 8，例如一鍵盤或一滑 鼠，以允許一操作者與該電腦系統1〇〇進行連接。一般而 έ ，该電細系統1 0 0亦包括一或多個輸出裝置i 2 〇如一列印 機’其透過6亥糸統控制器1 1 〇而搞接至該處理器1 〇4。一或 -10- 102303.doc ] 1341973 ^個資料儲存裝置124-般亦透過該f =該處理器_，以允許該處理器1〇4儲存資料或者從内 #或外部儲存媒體（圖中未示出 伐取育抖。通常之儲存 裝置124之實例包括：硬碑及姑 嶸哚及軟碟、盒式磁帶以及唯讀記 憶體光碟（CD-ROM)。 該系統控制器11〇進一步被耦接至該系統記憶體⑽，該 系統記憶請包括若干記憶體模組13〇a、b..n，並操作 以=命令施加至該等記憶體模組來最佳化㈣統記憶體之 頻見以下將對其進行更料細地討論。該等記憶體模组 13〇透過㈣在該等模組與該系統控制器㈤之間的各自高 速鏈路134以點到點或菊花鏈架構耦接在一起。該等古= 鏈路B4可以係光學、射轉F)或者電通信路徑f或:係 某些其他合適類型之通信路徑，》f此項技術者將明瞭此 點。在該等高速鏈路134被實施為光學通信路徑之情況 下，例如每條通信路徑可以係以—或多個光纖之形式。在 如此之一系統中，該系統控制器丨1〇及該等記憶體模組I” 將各自包括-光學輸人/輸出埠或者麵接至對應的該等光 學通路fe之分離的輸入與輸出槔。 雖然該等記憶體模組130顯示為以一菊花鏈架構被耗接 至該系統控制器110，但是亦可採用其他拓撲例如一開關 拓撲，其中該系統控制器11 〇可以透過一開關（圖中未示出） 選擇性地被耦接至該等記憶體模組13〇之每一個，或者採 用一多點架構，其中所有記憶體模組13〇均被耦接至一單 一高速鏈路134。對於熟習此項技術者而言，顯然可採用 102303.doc 1341973 其他拓撲如一環狀拓撲。 該等記憶體模組130之每一個均包括一記憶體集線器 140 ’該記憶體集線器14〇用於透過對應的高速鏈路丨34通 k以及用於控制存取六個記憶體裝置148，在圖〖所示之實 例中該等s己憶體裝置148係同步動態隨機存取記憶體 (SDRAM”）裝置。每一個記憶體集線器14〇均包括被輕接 至對應的高速鏈路134之輸入與輸出埠，而埠之屬性及數 量取決於該等高速鏈路之特徵。可以採用較少或較多數量 之β己憶體裝置148 ’然而亦可採用除了 SDRAM裝置之外的 。己It體裝置。该記憶體集線器副透過—匯流排系統⑼而 被耗接至每個系統記憶體裝置148，其中該匯流排系統15〇 通承包括-控制匯流排、—位址匯流排以及一資料匯流 排。 在操作中’每個記憶體集線器14〇接收下游記憶體命令 並對此等命令進行處理，以決定—給定命令是否指向對應 的記憶體模組130。更具體而言，每個記憶體集線器140決 定一給定記憶體命令是否包括-寫人命令。當該記情體隼 線器刚決定了 —記憶體請求包括—寫人命令時二 記憶體集線器決定該寫入命令是否指向對應的記憶體模： 130。如果此決定為否《’則意謂著該寫入命令沒 對應的記憶體模組13G，該記憶體集線器⑷將 :° 之資料轉發至下-個下游記憶體模組。相反地，如果::： 定為肯定’則表示該寫入命令指向對應的記:且 13〇’該記憶體集線器14〇即 “且 p 7之貝、料轉發 102303.doc 12 1341973 至下一個下游記憶體模組。此外，該記憶體集線器可終止 寫入至下一個下游記憶體模組之寫入命令。 因此’每個記憶體集線器140決定一給定寫入命令是否 才曰向對應的記憶體模組130，並且如果指向該模組，則終 :S寫入令之資料傳遞至下游記憶體模組。每個記憶 體集線益140亦將來自下游記憶體模組13〇之記憶體響應轉 下個相鄰之上游記憶體模組。例如，此等記愧體響 應可L括對應於一指向一下游記憶體模組之讀出命令之讀 # 出資料》 在以下描述中，一寫入命令或讀出命令係用來表示施加 至一記憶體模組130之實際指令而與該指令相關之該寫入 或4出=貝料將各有所指。然而一命令可被認爲既包括指令 邛分又包括資料部分。此外，應當注意每個命令將包括某 種類型之位址或識別資訊，其可識別出該命令所指向之具 體的s己憶體模組130。因此，藉由在用於所期望之記憶體 楔，’且之命令中提供識別資訊，該系統控制器11 〇可存取一. •具體記憶體模組130。 ▲參考如圖2所示之信號計Β夺圖，τ面將更爲詳細地描述 該系統控制器110與系統記憶體102之整體操作，該圖説明 了由該系統控制器施加於該系統記憶體之命令之計時。圖 '説明了 -實例，其中該系統控制器11〇正將資料寫入至該 圮憶體模組130a並從該下游記憶體模組n〇b中讀出資料。 在時間ti處，該系統控制器11〇將一讀出命令施加於該高 速鏈路U4之上，然後在時間叫，此命令在該記憶體模 102303.doc •13· 1341973 組1 3 0 a處被接收。
在此點’該模組l30a中的記憶體集線器14〇處理所接收 的命令並決定該命令是否指向此記憶體模組。在本實例 中’該讀出命令係指向該記憶體模組13〇b，因此該記憶體 模組130a中的記憶體集線器140將該命令轉發至該記憶體 模組130b，其中在時間t3處’此命令在該記憶體模組I3〇b 處被接收。該模組130b中的記憶體集線器14〇處理所接收 的讀出命令’決定該命令指向此模組，然後將合適之信號 施加於該匯流排系統1 50，以存取該等記憶體裝置148中所 期望之讀出資料。從時間t4開始，該模組13沘中的記憶體 τκ線器140將該s買出資料放置於該高速鍵路134上，其甲採 用方塊表示放置於該等高速鏈路134上之讀出資料。從時 間t5開始，該讀出資料在該模組13〇&處被接收然後向上游 轉發至該系統控制器丨1〇，其中從時間t6開始，該讀出資 料在該系統控制器1 1 0處被接收。 現在回到時間t3，當該讀出命令正被該記憶體模組130b 接收並處理時，該系統控制器110將一寫入命令放置在該 高速鏈路Π4上1寫人命令包括對應於資料所寫入之該 記憶體模組130(亦即模組130&)之識別資訊。在時間口處， 該寫入命令由該模組l30a中的該記憶體集線器14:接：並 處理以決定該命令是否指向此記憶體模組。在本實例中， 模組i3〇a中的該記憶體集線器14〇決定該寫入命令係指向 此記憶體模組’然後執行兩個操作 。。 呆下首先，該記憶體集線 益14 0終止該寫入命令’此意謂著兮耷a人 〜月考4寫入命令沒有提供給 102303.doc -14- 下—個下游記憶體模組130b。第二，模組130a中的該記憶 體集線器140處理該寫入命令，然後將該等合適之信號施 加於該匯流排系統15.0上以存取該等記憶體裝置148中的期 望儲存位置。在本發明之另一實施例中，該寫入命令可被 傳遞至下一個下游集線器〗4〇，但是寫入資料可被終止。 當模組130a中的該記憶體集線器140正處理所接收到的 寫入命令時’從時間t8開始，系統控制器11〇將寫入資料 放置在該高速鏈路134上，其中每個方塊再次表示放置在 該高速鏈路上的寫入資料。從時間t9開始，該寫入資料在 S玄記憶體模組1 3〇a中被接收’然後該記憶體集線器140將 δ亥寫入資料放置在該匯流排系統丨5 〇上，然後利用該等合 適之信號以將該寫入資料傳遞至該等記憶體裝置148中的 期望儲存位置。 在此點’該系統控制器11 〇已經將資料寫入至該記憶體 模組13 0 a中。應當注意被傳遞至該模組13 〇 a之寫入資料之 最後一個字元在時間U0完成，其剛好位於時間t5之前，在 時間t5處來自模組130b之第一段讀出資料在該模組13〇&中 被接收。因此，在該系統控制器i丨〇與該記憶體模組丨3〇a 之間的咼速鏈路1 34上就不會產生讀出資料與寫入資料的 衝突。此外’在時間t6處該系統控制器u〇所接收的該讀 出育料要比傳統系統中出現的時間要早，因爲模組丨3〇b中 的該記憶體集線器140無須等待該寫入資料穿過此記憶體 杈組。此係真實的，因爲一旦該集線器14〇決定了該寫入 印7係扎向對應的模組130a，則模組13〇a中的該集線器 102303.doc •15- 1341973 140將終止該寫入資料向下游傳遞。 j圖2中’起始於時間⑴與U2之點線分別表示如果該寫 入貝料還沒有被模組13〇3所終止，則該寫人命令與寫入資 料將到達模組1 30b »圖2說明了如要兮·位，次 ' 固z况明了如果該寫入資料還沒有被 模組13〇a所終止，則來自模組脑之該讀出資料直至大約 在時間tl3處才能被提供，此時間位於該寫入資料穿過模 組13〇b之後。如果假定資料在時鐘信號(如圖2所示)之每個 邊緣上傳遞錢得人個f料字元在四個時鐘週期内被傳 藝遞，那麼該寫入資料被终止將導致返回讀出資料要比該寫 入資料沒有被終止時的情況早四個時鐘週期。 圖3係一信號計時圖，其説明了當與一沒有該寫入終止 方案之傳統系統記憶體之計時進行比較時，由於參考如圖 2剛剛所描述之該寫入終止方案而使得如圖丨所示之該系統 記憶體102之延時較低。如圖3所示，有了該系統記憶體 1〇2,該記憶體控制器110首先在時間u處發出讀出命令， 然後在時間t2處發出一寫入命令。然後該系統控制器丄⑺ _ 在時間t3處將該寫入資料放置在該高速鏈路134上，並且 從時間t4開始由該控制器接收該讀出資料直至時間^名士 束。如果沒有寫入終止被該等記憶體集線器i4〇執行’那 麼該系統控制器11 〇直至大約在時間t2處才能發出讀出命 令，而且直至在從時間t6開始到時間t7結束這—段時期内 才能接收該讀出資料。時間t7位於時間t5之後四個時鐘週 期，當寫入終止被執行時’在時間t7該控制器丨1〇已經接 收了所有讀出資料。因此，該系統記憶體1 02之延時減少 102303.doc • 16- 1341973 了四個時鐘週期，其效果相當㈣，因爲在四個 内可傳遞8個資料字元。 喝期 由該等記憶體集線器14〇所執行之該寫入終止降低了， 系統記憶體102之延時，並因此增加了該記憶體之頻寬： 备資料被寫入至-第-記憶體模組130時此寫入終止方案 係特別有用’ &中該第-記憶體模組13G係-第二下游:己 憶體模組之上游。如上所述，在—傳統系統中該控制器: 須對該寫人命令之發出進行計時，然後對該讀出命令之發 出進仃a丨時，從而使得該寫人資料與該讀出資料不發生衝 大。位於上游模組13〇中的該寫入資料之終止允許該控制 益110在該寫入命令之前實際發出該讀出命令，此與一傳 統系統之順序相反，而且較早發出該讀出命令降低了該系 統記憶體之延時。 有了該系統記憶體102，該系統控制器110就知道該等模 組130互相之間的實際位置’從而準確地知道何時發出該 等讀出與寫入命令。例如，資料從記憶體模組130z中讀出 然後寫入至記憶體模組130a，該控制器110可相對於該寫 入命令而很早地發出該讀出命令，因爲當返回的讀出資料 穿過位於對應的記憶體模組130b_y上的該等居間集線器 M0時將會蓋生延遲。相反’如果資料從記憶體模組 中璜出然後寫入至記憶體模組13〇a，該控制器！ 1〇將仍然 在該寫入命令之前發出該讀出命令，但是沒有資料從模組 130z中讀出之前面情況中發出該讀出命令那麽早。 熟習此項技術者將理解用於形成該電腦系統1〇〇之該等 102303.doc 17 U41973 組件之合適電路，例如該等記憶體集線器14〇，從而使得 該等組件執行所描述之功能。在先前之描述令，提出了 = 些細節以提供對本發明之—充分理解。然而熟習此項技術 者將理解沒有此等具體細節本發明亦可被實施。此外，熟 習此項技術者將理解如上所述之該等示範性實施例並非限 制本發明之範缚，而且亦應當理解所揭示之該等示範性實 施例的不同等效實施例或者組合均在本發明之範嘴内。上
面所提出之説明性實例僅僅意欲進一步聞明不同實施例之 某些細節’不應當被理解為對本發明之範略進行限制。而 且’在上面之描述中一些為吾人所熟知之組件操作沒有在 圖中不出或者沒有對其進行詳細描述以避免造成對本發明 不必要的理解模糊。最後’本發明僅僅由所附申請專利範 圍來限制’而並不受限制於本發明所描述之實例或實施 例。 【圖式簡單說明】 ▲圖1係—包括一系統記憶體之電腦系統之方塊圖，其中 二系統€憶體具有-根據本發明之—實例之高頻寬記憶體 集線器架構。 圖2係-信號計時圖，其説明了 #實施目前之寫入终止 方案時如圈1所示之該系统記憶體中之計時。 :3係一信號計時圖，其說明了當與-沒有該寫入終止
方案之傳統系統記憶體之計時進行比較時，執行如圖2所 示之該寫入_级士古I 、、 案而使得如圖1所示之該系統f己恨體之 延時較低。 〜 102303,dec -18· 1341973 【主要元件符號說明】 100 電腦系統 102 系統記憶體 104 處理器 106 處理器匯流排 108 快取記憶體 110 系統控制器 112 圖形控制器 114 視頻終端 118 輸入裝置 120 輸出裝置 124 資料儲存裝置 130 記憶體模組 134 高速鏈路 140 記憶體集線器 148 記憶體裝置 150 匯流排系統 I02303.doc -19-

Claims (1)

1341973 第094117699號專利申請案 中文申請專利範圍替換本(100年2月） 十、申請專利範圍： 1 · 一種在一具有一記憶體集線器架構之記憶體系統中處理 寫入命令之方法，該記憶體集線器架構包括以開始於一 第一集線器且終止於一最後集線器之一點到點架搆耦接 起來的複數個記憶體集線器，該方法包括： 將一讀出命令施加至該系統中之該第一集線器； 接續於施加該讀出命令，將一寫入命令施加至該系統 :之該第-集線器’其係在該讀出命令所指向之該集線 器之上游，在該等讀出與寫入命令施加的時間之間定義 -時間間隔，該時間間隔係相對於該寫人命令所指向 之該上游集線器之該讀出命令所指向之該下游集線器曰 位置之函數； ° j該第-集線器中決定該寫入命令是否指向該第—集 線 1§ ; 當該決定表明該寫入資料係指向該第-集線器時，終 止向下游轉發該寫入資料； 當該決定表明該寫入資料並非指向該 將該寫入資料向下游轉發至一第二集線器；以/ ' ’ 定表明該寫入資料並非指向所有 集線态時，從頭？屋舌 u U篮 頌至尾重複該等決定操作。 2.根據請求項〗之方法，i 皆一隹治 甲4 5己憶體系統除了該第__盥 第-集線器之外還包括—串記憶體集線 二與 方法進一步包括，除 °而且其申該 -第“ 將一寫入命令施加至該系统中之 一第一集線器之外，斜蚪—ώ丄 尔犹申之 k串中每個記憶體集線器而重 I02303-I000208.doc 1之動作 複根據請求項 3·根據岣求項2之方法，直 „ 、 步匕括越過一記憶體集綠 盗而轉發該寫入命令， 、線 轉發該寫W料直至憶體集線^中向下游 、直至。亥寫入命令到達該串記憶體集 中—最終的記憶體集線器始終止。 ” ％ 4. =請求項】之方法，其中該寫人命令包括一命令邹分 …寫人貝料部分’而且其中終止向下游轉發該命令包 括終止轉發該命令部分與寫入資料部分兩者。 5. 「種操作一具有-記憶體集線器架構之系統記憶體之方 法。玄系統s己憶體包括開始於_第_記憶體模組且終止 於-最後記憶體模組之串聯在一起的複數個記憶體模 組’母個記憶體模組包括一記憶體集線器，而且該 包括： 將一讀出命令施加至該第一記憶體模組； 在每個記憶體集線器中债測—寫入命令是否指向該對 應的記憶體模組；及 ^當該偵測操作表明該寫人命令係指向該對應的記憶體 ' 時在垓等叫出與寫入命令施加的時間之間定義一 時間間隔，該時間間隔係一相對於該寫入命令所指向之 該記憶H模組之該讀出命令所指向之該記憶體模組之位 置之函數； *。亥憤測操作表明該寫人命令㈣向該對應的記憶體 模組時’終止將該寫入資料轉發至下游記憶體模組。 6.根據請求項5之方法，其中m括將該寫人命令之一 I02303-1000208.doc 7 P刀與一與該記憶體模組相關之位址進行比較。 根據請求項^ 盥一 夂方法，其中該寫入命令包括一命令部分 /、寫入資料部分，而且其中終止將該寫入資料轉發至 下游。己隐體模組包括終止轉發該寫入資料部分。 •根據請求項5 $ t i m、 其中該集線器在該第二模式下可 、次以提供所接收的寫入資料至一下游資料埠上，該 9椒I1料4可被調整以耗接至—下游記憶體集線器。 .—求項8之方法’其中該記憶體集線器在該第一模 提操作以提供該命令至該下游輸出琿上，並終止 "接收的寫入資料至該下游資料埠上。 種°己隐體集線器，其用以接收若 > 經组態以對所接收'f下游把憶體請求並 以古〜/ 下游㈣料求進行處理， 寫二Γ己憶體請求是否包括一指向該記憶體集線器之 ^二Γ入命令具有一命令部分與-資料部分， 指向該集線器時，該記憶體集線器經組 二ΓΓ來產生待施加於該記憶體裳置之記憶體 :二〜止該寫入命令之該資料部分傳遞及允許該 寫入π-p令之該命令部分 _ 刀傳遞至一下游記憶體集線器，當 寫t命令並非指向該集線器時，該集線器經組態於一 第一杈式來將該命令提供至待 ' 器之一下游輸出槔上。Μ至1^記憶體集線 η·根據請求項1〇之記憶體集線器’其中該下游記憶體於求 包括-位址部分，其中該記憶體集線器決定該寫入 是否指向該記憶體集線器包括將該位址部分之二值與該 102303-I000208.doc K41973 記憶體集線器之一位址進行比較。 根據m求項1 〇之s己憶體集線器，其中該等記憶體存取信 號L括待被施加至記憶體裝置的位址、控制以及資料信 號。 根據哨求項1 〇之έ己憶體集線器，其中該集線器進一步可 H以接收上游記憶體響應並將如此之響應提供至一 上游輸出埠上，該輸出崞可被調整以㈣至—上游記憶 體集線器。 〜 14. 根據請求項10之記憶體集線器，其中該下游輸出崞包括 一光學埠。 匕估 15. 一種記憶體模組，其包括二 複數個記憶體裝置；以及 —耗接至該等記憶體裝置之記憶體集線器， 被調整以接收下游記憶體請求之下游輸入璋，：且=-線器可操作為對所接收到的每個下游記憶體請求進Γ集 理’以決定該記憶體請求是否包括—指向該師處 :寫：命令’該寫入命令具有-命令與寫入資料，：組 令係指向該模组時，該記憶體集線器能 $式刼作將記憶料取錢 - 供該命令至該下游輪料上《待傳遞::：卜 線器’並終止提供該寫入資料至該輸出蜂上，^體集 :令並非指向該模組時，該記憶禮集線器能以：广 式知作來將該命令提供至—下游輪出痒上。 〜楔 16·根據請求項15之記憶體模組，其尹該等記憶體襄置， 102303-1000208.doc 17. 動態隨機存取記憶體裝置。 又康了求項15之記憶體模組，纟中該集線器在該第二模 被操作以&供所接收的寫入資料至一下游資料槔 上。 18. 19. 20. 21. 根據叫求項15之記憶體模組，其中該下游記憶體請求包 括一位址部分，其中該記憶體集線器決定該寫入命令是 否才曰向4 έ己憶體集線器包括將該位址部分之一值與該記 憶體集線器之一位址進行比較。 根據明求項丨5之記憶體模組，其中該等記憶體存取信號 包括待被施加至記憶體裝置的位址、控制以及資料信 號。 根據請求項！5之記憶體集線器’其中該集線器進一步可 被調整以接收上游記憶體響應並將如此之響應提供至一 上游輸出埠上，該輸出槔可被調整以耦接至一上游記憶 體集線器。 一種記憶體系統，其包括： 一系統控制器；以及 複數個圮憶體模組，每個記憶體模組分別透過各自的 高速通信鏈路被耦接至相鄰的記憶體模組，該等記憶體 模、’且中至少一個5己憶體模組透過各自的高速通信鏈路被 耗接至該系統控制器’而且每個記憶體模組包括： 複數個記憶體裝置；以及 一搞接至該等記憶體裝置之記憶體集線器，其包括一 被調整以接收下游記憶體請求之下游輸入琿，而且該集 102303-1000208.doc 7可插作為對所接收到的每個下游記憶體請求進行處 乂:疋該.己憶體請求是否包括一指向該記憶體模組 之寫入叩令’當該寫入命令係指向該模組時，該記憔體 集線器能以-第—模式操作將記憶體存取信號施加:該 等：憶體裝置；當該寫入命令並非指向該模組時，該集 線裔H第二模式操作來將該命令提供至—下游輸出 埠，，該系統控制器經組態以決定—計時，其中該計時 係該控制器將一讀出命令施加至一第—記憶體模組之時 間相對於該控制器將_寫人命令施加至—位於該第一模 組之上游的第二模組之時間之間的計時，該計時為一相 對於寫人命令所指向之該上游模組之該讀出命令所指 向之該下游模組之位置之函數。 22. 23. 24. 25. 26. 根據請求項21之記憶體系統，其令該系統控制器包括一 記憶體控制器。 根據請求項21之記憶體系統，其_該等讀出與寫入命令 增加更遠之下游之間之該時間係彳目對於該上游模組之該 下游模組。 根據請求項2i之記憶體系統…該等記憶體裝置包括 動態隨機存取記憶體裝置。 根據請求項21之記憶體系統，其令該寫入命令包括一命 令部分與一資料部分。 根據請求項2 1之記憶體系統，其令該下游記憶體請求包 括一位址部分，其中每個記憶體集線器可藉由將該位址 部分之一值與該記憶體集線器之—位址進行比較來決定 102303-1000208.doc 1341973 S玄寫入命令是否指向該記憶體。 2 7.根據凊求項21之記憶體系統’其中該等記憶體存取信號 包括位址、控制以及資料信號。 28. 根據請求項2 1之記憶體系統’其中除了—最後記憶體集 線器之外的每個記憶體集線器經組態以從一相鄰下游模 組中接收上游記憶體響應，並將如此之響應提供至一相 鄰上游記憶體模組。 29. —種電腦系統，其包括： 一處理器； 祸接至該處理器之系統控 一透過該系統控制器耦接至該處理器之輸入裳置； 一透過該系統控制器耦接至該處理器之輸出裝置； 一透過該系統控制器耦接至該處理器之儲存裝置；以及 柄接至該系統控制器之複數個記憶體模組，每個圮憶 體模組分料料自的高速通韻路被純㈣鄰的^ 憶體模組，該等記憶體模組中至少—個記憶體模組透過 各自的高速通錢路被純至㈣統控㈣，而且每個 記憶體模組包括： 複數個記憶體裝置；以及 其包括一 而且該集 -耦接至該等記憶體裝置之記憶體集線器 被調整以接收下游記憶體請求之下游輸入槔 =器可操作為對所接收到的每個下游記憶料求進^ 之寫入命令，當該寫入命令係指向；體接組 两，且吋，该記憶體 J02303-1000208.doc 1341973 30. 31. 32. 33. 34. 35. 集線器能以一第一描-V 4·» 弟棋式刼作將記憶體存取信號施加至該 等：憶體裝置；當該寫入命令並非指向該模組時，該集 線益此以帛—模式操作來將該命令提供至—下游輸出 璋上5亥系統控制器經组能以本金^^ ^ ,, ，，且匕以决疋一计時，其中該計時 係S亥控制器將一讀出合人A 4 ^ 買出。P 7 %加至一第一記憶體模組之時 間相對於該控制器將一寫 馬入命t施加至一位於該第一模 組之上游的第二模組之時 t Π之間的计時，該計時為一相 對於該寫入命令所指向之 门之該上游杈組之該讀出命令所指 向之該下游模組之位置之函數α 根據請求項29之電腦系统，立 -光學鏈路。 U其中母個高速通信鏈路包括 根據請求項29之電腦系統， 加更达之下游之間之該時間 游模组。 其中该等讀出與寫入命令增 係相對於该上游模組之該下 根據請求項29之電腦系統， 態隨機存取記憶體裝置。 根據請求項29之電腦系統， 部分與一資料部分。 其中該等記憶體裝置包括動 其中泫寫入命令包括—命令 -位址部分，λ中每個心體隼游記憶體請求包4 u丨，《騷集線器可藉由 分之一值與該記憶體集線器之— -位址： 寫入命令是否指向該記憶體。 進行6匕較來決定^ 根據請求項29之電腦系統， 器之外的每個記憶體集線器 取後記憶體集 經組態以從-相鄰下游賴 102303-1000208.doc 1341973 中接收上游記憶體響應，並將如此之響應提供至一相鄰 上游記憶體模組。 36.根據請求項29之電腦系統，其中該處理器包括一中央處 理單元（"CPU")。
102303-1000208.doc
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