KR20070024669A - 허브－기반 메모리 시스템에서 기록 명령들을 종료시키기위한 방법 및 시스템 - Google Patents

허브－기반 메모리 시스템에서 기록 명령들을 종료시키기위한 방법 및 시스템 Download PDF

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Abstract

메모리 허브는 다운스트림 메모리 명령들을 수신하며, 메모리 명령이 메모리 허브에 송신된 기록 명령을 포함하는지의 여부를 결정하기 위해 각각의 수신된 다운스트림 메모리 명령을 처리한다. 메모리 허브는 메모리 장치들에 인가될 메모리 액세스 신호들을 전개하기 위해 기록 명령이 허브에 송신될 때 제 1 모드에서 동작한다. 메모리 허브는 다운스트림 메모리 허브에 결합될 적응된 다운스트림 출력 포트에 명령의 기록 데이터를 제공하기 위해 기록 명령이 허브에 송신되지 않을 때 제 2 모드에서 동작한다.
메모리 허브, 메모리 시스템, 컴퓨터 시스템

Description

허브－기반 메모리 시스템에서 기록 명령들을 종료시키기 위한 방법 및 시스템{Method and system for terminating write commands in a hub－based memory system}
본 발명은 컴퓨터 시스템, 특히 메모리 허브 구조를 가진 시스템 메모리를 포함하는 컴퓨터 시스템에 관한 것이다.
컴퓨터 시스템들은 프로세서에 의하여 액세스되는 데이터를 저장하기 위해 동적 랜덤 액세스 메모리("DRAM")와 같은 메모리 장치들을 사용한다. 이들 메모리 장치들은 보통 컴퓨터 시스템에서 시스템 메모리로서 사용된다. 전형적인 컴퓨터 시스템에 있어서, 프로세서는 프로세서 버스 및 메모리 제어기를 통해 시스템 메모리와 통신한다. 프로세서는 판독 명령과 같은 메모리 명령, 및 데이터 또는 명령들이 판독되는 위치를 지정하는 어드레스를 포함하는 메모리 요청을 송출한다. 메모리 제어기는 명령 및 어드레스를 사용하여 적절한 명령 신호들뿐만 아니라 행 및 열 어드레스들을 생성하며, 이들은 시스템 메모리에 인가된다. 명령들 및 어드레스들에 응답하여, 데이터는 시스템 메모리와 프로세서 사이에서 이동된다. 메모리 제어기는 주변 접속 인터페이스("PCI") 버스와 같이 프로세서 버스를 확장 버스에 접속하는 버스 브리지 회로를 포함하는 "노스 브리지(north bridge)"로서 알려진 시스템 제어기의 일부분이다.
비록 메모리 장치들의 동작 속도가 연속적으로 향상될지라도, 이러한 동작 속도의 향상은 프로세서들의 동작 속도를 향상시키지 못하였다. 비록 동작 속도가 느릴지라도, 프로세서들을 메모리 장치들에 접속하는 메모리 제어기들의 동작 속도는 증가할 수 있다. 메모리 제어기들 및 메모리 장치들의 비교적 느린 속도는 프로세서 및 메모리 장치들간의 데이터 대역폭을 제한한다.
프로세서들 및 메모리 장치들간의 제한된 대역폭외에, 컴퓨터 시스템들의 성능은 시스템 메모리 장치들로부터 데이터를 판독하는데 필요한 시간을 증가시키는 대기시간 문제점들에 의하여 제한된다. 특히, 메모리 장치 판독 명령이 동기 DRAM("SDRAM") 장치와 같은 시스템 메모리 장치에 접속될 때, 판독 데이터는 지연후에만 SDRAM 장치로부터 출력된다. 따라서, 비록 SDRAM 장치들이 높은 데이터율로 버스트 데이터를 동시에 출력할 수 있을지라도, 데이터 또는 대기시간을 초기에 제공할 때 지연은 SDRAM 장치들을 사용하여 컴퓨터 시스템의 동작 속도를 현저하게 느리게 할 수 있다.
종래의 시스템 메모리에 있어서 대기시간을 증가시키는 다른 상황은 기록 명령 바로 다음에 판독 명령이 위치하는 경우이다. 제어기가 기록 명령을 송출할 때, 제어기는 기록 데이터가 더 이상 존재하지 않거나 또는 데이터 버스를 "클리어"할 때까지 대기해야 한다. 제어기에 의한 이러한 대기는 판독 명령이 이후 시간까지 필요한 메모리 장치에 인가될 수 없기 때문에 시스템 메모리의 대기시간을 증가시킨다. 데이터는 기록 데이터가 시스템 메모리의 대역폭을 감소시키는 메모 리 장치들의 대기시간으로 인하여 버스를 클리어한 후에 긴 기간동안 데이터 버스를 통해 전송되지 않는다. 주파수들이 증가함에 따라, 종래의 시스템 토폴로지들은 물리적 및 전기적 제한들로 인하여 타이밍 요건들을 만족하지 못할 수 있다. 따라서, 메모리 허브들, 즉 포인트-투-포인트 솔루션이 구현된다.
메모리 대기시간 문제를 완화하기 위한 한 방법은 메모리 허브를 통해 프로세스에 접속된 다중 메모리 장치들을 사용하는데 있다. 메모리 허브 구조들, 시스템 제어기 또는 메모리 제어기는 고속 데이터 링크를 통해 여러 메모리 모듈들에 접속된다. 전형적으로, 메모리 모듈들은 메모리 모듈들이 서로 직렬로 접속되도록 포인트-투-포인트 또는 데이지 체인 구조로 접속된다. 따라서, 메모리 제어기는 제 1 고속 데이터 링크를 통해 제 1 메모리 모듈에 접속되며, 제 1 메모리 모듈은 제 2고속 데이터 링크를 통해 제 2메모리 모듈에 접속되며, 제 2 메모리 모듈은 제 3 고속 데이터 링크를 통해 제 3 메모리 모듈에 접속되는 등, 즉 데이지 체인 방식으로 접속된다.
각각의 메모리 모듈은 대응 고속 데이터 링크들에 접속된 메모리 허브 및 모듈상의 다수의 메모리 장치들을 포함하며, 메모리 허브들은 고속 데이터 링크들을 통해 제어기와 메모리 장치들 사이에서 메모리 요청들 및 응답들을 효율적으로 라우팅한다. 이러한 구조를 사용하는 컴퓨터 시스템들은 프로세서가 하나의 메모리 장치를 액세스할 수 있기 때문에 고대역폭을 가질 수 있는 반면에, 다른 메모리 장치는 이전 메모리 액세스에 응답한다. 예컨대, 프로세서는 시스템에서 메모리 장치들중 한 장치에 기록 데이터를 출력할 수 있는 반면에, 시스템내의 다른 메모리 장치는 프로세서에 판독 데이터를 제공하려는 준비를 한다. 더욱이, 이러한 구조는 종래의 멀티 드롭 버스 구조들에서 발생하는 것과 같이 더 많은 메모리 모듈들이 추가됨에 따라 신호 품질을 저하시키는 것에 관심을 갖지 않고 시스템 메모리를 용이하게 확장시킨다.
메모리 허브들을 사용하는 컴퓨터 시스템들이 우수한 성능을 제공할 수 있을지라도, 이러한 시스템들은 다양한 이유들로 인하여 최적 속도에서 동작하지 않을 수 있다. 예컨대, 비록 메모리 허브들이 넓은 메모리 대역폭을 컴퓨터 시스템들에 제공할 수 있을지라도, 메모리 허브들은 앞서 기술된 타입의 대기시간 문제를 여전히 유발하고 있다. 한 문제점은 기록 명령들이 한 메모리 허브로부터 다른 메모리 허브로 전파함에서 발생한다. 기록 명령들이 다운스트림을 전파하는 동안, 제어기는 데이터가 충돌하지 않도록 다음 판독 명령을 송출하기전에 대기해야 한다. 따라서, 주어진 기록 명령이 제어기로부터 제 1 허브 다운스트림에 송신될 수 있을지라도, 예컨대 제어기는 마지막 허브에 다음 판독 명령을 송출하기전에 데이터가 마지막 허브에 전파되도록 할 때까지 대기해야 한다. 제어기에 의한 이러한 대기는 판독 명령의 송출을 지연시키며 이에 따라 메모리 시스템의 대기시간을 증가시킨다.
메모리 허브 구조를 가진 시스템 메모리의 대기시간을 감소시키기 위한 시스템 및 방법에 대한 필요성이 요구된다.
본 발명에 따르면, 메모리 허브는 다운스트림 메모리 요청들을 수신하고, 메모리 요청이 메모리 허브에 송신된 기록 명령을 포함하는지의 여부를 결정하기 위해 각각의 수신된 다운스트림 메모리 요청을 처리한다. 메모리 허브는 기록 명령이 메모리 장치들에 인가될 메모리 액세스 신호들을 전개하도록 허브에 송신될 때 제 1 모드에서 동작한다. 메모리 허브는 기록 명령이 다운스트림 메모리 허브에 접속될 다운스트림 출력 포트에 명령을 제공하도록 허브에 송신되지 않을 때 제 2 모드에서 동작한다.
도 1은 본 발명의 일례에 따른 고대역폭 메모리 허브 구조를 가진 시스템 메모리를 포함하는 컴퓨터 시스템을 도시한 블록도.
도 2는 본 발명의 기록 종료 방식이 구현될 때 도 1의 시스템 메모리의 타이밍을 기술한 신호 타이밍도.
도 3은 기록 종료 방식없는 종래의 시스템 메모리의 타이밍과 비교할 때 도 2의 기록 종료 방식을 실행하는 도 1의 시스템 메모리의 낮은 대기시간을 기술한 신호 타이밍도.
본 발명의 일례에 따른 컴퓨터 시스템(100)은 도 1에 도시된다. 컴퓨터 시스템(100)은, 이하에서 더 상세히 기술되는 바와 같이, 기록 명령후에 제어기가 판독 명령을 더 빠르게 송출하도록 목적지 허브에서 기록 데이터를 종료하고 시스템 메모리의 대기시간을 감소시키는 메모리 허브 구조를 가진 시스템 메모리(102)를 포함한다. 이하의 설명에서, 본 발명의 충분한 이해를 제공하도록 일부 세부사항 들이 기술된다. 그러나, 당업자는 본 발명이 특정 상세한 설명없이 실시될 수 있다는 것을 이해할 것이다. 다른 예들에서, 알려진 회로들, 제어 신호들, 타이밍 프로토콜들, 및 소프트웨어 동작들은 본 발명을 불필요하게 불명료하게 하지 않도록 상세히 기술되지 않거나 또는 전체적으로 생략된다.
컴퓨터 시스템(100)은 특정 계산들 또는 작업들을 수행하기 위해 특정 소프트웨어를 실행하는 것과 같은 다양한 컴퓨터 기능들을 수행하는 프로세서(104)를 포함한다. 프로세서(104)는 전형적으로 어드레스 버스, 제어 버스 및 데이터 버스를 포함하는 프로세서 버스(106)를 가진 중앙처리장치("CPU")이다. 프로세서 버스(106)는 전형적으로 이전에 언급된 바와 같이 보통 정적 랜덤 액세스 메모리("SRAM")인 캐시 메모리(108)에 접속된다. 최종적으로, 프로세서 버스(106)는 때때로 "노스 브리지" 또는 "메모리 제어기"로서 언급되는 시스템 제어기(110)에 접속된다.
시스템 제어기(110)는 프로세서(104)로의 다양한 다른 컴포넌트들에 대한 통신경로로서 사용된다. 특히, 시스템 제어기(110)는 그래픽 제어기(112)에 접속되는 그래픽 포트를 포함하며, 그래픽 제어기(112)는 비디오 단말(114)에 접속된다. 시스템 제어기(110)는 오퍼레이터가 컴퓨터 시스템(100)과 인터페이스하도록 키보드 또는 마우스와 같은 하나 이상의 입력 장치들(118)에 접속된다. 전형적으로, 컴퓨터 시스템(100)은 시스템 제어기(110)를 통해 프로세서(104)에 접속되는 프린터와 같은 하나 이상의 출력장치들(120)을 포함한다. 하나 이상의 데이터 저장 장치들(124)은 프로세서(104)가 내부 또는 외부 저장매체(도시되지 않음)에 데 이터를 저장하거나 또는 상기 저장매체로부터 데이터를 검색하도록 시스템 제어기(110)를 통해 프로세서(104)에 접속된다. 전형적인 저장 장치들(124)의 예들은 하드 및 플로피 디스크들, 테이프 카세트들, 및 컴팩트 디스크 판독전용 메모리들(CD-ROM)을 포함한다.
시스템 제어기(110)는, 이하에서 더 상세히 기술되는 바와 같이, 여러 메모리 모듈들(130a, b...n)을 포함하는 시스템 메모리(102)에 접속되며, 시스템 메모리의 대역폭을 최적화하도록 메모리 모듈들에 명령들을 인가한다. 메모리 모듈들(130)은 모듈들과 시스템 제어기(110) 사이에 접속된 각각의 고속 링크들(134)을 통해 포인트-투-포인트 또는 데이지 체인 구조에 접속된다. 고속 링크들(134)은, 당업자에게 인식되는 바와 같이, 광학, RF 또는 전기 통신 경로들일 수 있거나 또는 임의의 다른 적절한 타입이 통신 경로들일 수 있다. 고속 링크들(134)이 광학 통신 경로들로서 실행되는 경우에, 각각의 광학 통신 경로는 예컨대 하나 이상의 광섬유들의 형태를 가질 수 있다. 이러한 시스템에 있어서, 시스템 제어기(110) 및 메모리 모듈들(130)은 대응하는 광학 통신 경로들에 접속된 광학 입력/출력 포트 또는 개별 입력 및 출력 포트들을 각각 포함할 것이다.
비록 메모리 모듈들(130)이 데이지 구조로 시스템 제어기(110)에 접속될지라도, 다른 토폴로지들은 시스템 제어기(110)의 스위치(도시되지 않음)를 통해 메모리 모듈들(130)의 각각에 선택적으로 접속되고 메모리 모듈들(130)의 모두가 단일 고속 링크(134)에 접속되는 스위칭 기술과 같이 사용될 수 있다. 링 토폴로지와 같이 사용될 수 있는 다른 토폴로지들은 당업자에게 명백할 것이다.
메모리 모듈들(130)의 각각은 대응하는 고속 링크들(134)을 통해 통신하고 도 1의 예에서 동기 동적 랜덤 액세스 메모리("SDRAM") 장치들인 6개의 메모리 장치들(148)에의 액세스를 제어하는 메모리 허브(140)를 포함한다. 메모리 허브들(140)은 대응하는 고속 링크들(134)에 접속되는 입력 및 출력 포트들을 각각 포함하며, 포트들의 성질 및 수는 고속 링크들의 특성들에 따른다. 적은 수 또는 많은 수의 메모리들(148)이 사용될 수 있으나, SDRAM 장치들과 다른 메모리 장치들이 사용될 수 있다. 메모리 허브(140)는 보통 제어 버스, 어드레스 버스 및 데이터 버스를 버스 시스템(150)을 통해 시스템 메모리 장치들(148)의 각각에 접속된다.
동작시에, 각각의 메모리 허브(140)는 다운스트림 메모리 명령들을 수신하며, 주어진 명령이 대응하는 메모리 모듈(130)에 송신되는지의 여부를 결정하기 위해 이들 명령들을 처리한다. 특히, 각각의 메모리 허브(140)는 주어진 메모리 명령이 기록 명령을 포함하는지의 여부를 결정한다. 메모리 요청이 기록 명령을 포함한다는 것을 메모리 허브(140)가 결정할 때, 메모리 허브는 기록 명령이 대응하는 메모리 모듈(130)에 송신되는지의 여부를 결정한다. 만일 이러한 결정이 부정적이면(이는 명령이 대응하는 메모리 모듈(130)에 송신되지 않는다는 것을 의미함), 메모리 허브(140)는 다음의 다운스트림 메모리 모듈에 기록 명령의 데이터를 전송한다. 역으로, 만일 결정이 부정적이면(이는 기록 명령이 대응하는 메모리 모듈(130)에 송신되는 것을 의미함), 메모리 허브(140)는 다음의 다운스트림 메모리 모듈에의 기록 명령의 데이터의 전송을 종료한다. 더욱이, 메모리 허브는 다음의 다운스트림 메모리 모듈에의 기록 명령을 종료할 수 있다.
따라서, 각각의 메모리 허브(140)는 주어진 기록 명령이 대응하는 메모리 모듈(130)에 송신되는지를 결정하고, 적절한 경우에 모듈이 다운스트림 메모리 모듈들에의 전파를 종료한다는 것을 결정한다. 각각의 메모리 허브(140)는 다운스트림 메모리 모듈들(130)로부터 다음의 인접하는 업스트림 메모리 모듈로 메모리 응답들을 전송한다. 이러한 메모리 응답들은 예컨대 다운스트림 메모리 모듈들중 한 모듈에 전송되는 판독 명령에 대응하는 판독 데이터를 포함할 수 있다.
이하의 설명에서, 기록 명령 또는 판독 명령은 메모리 모듈(130)에 인가된 실제 명령을 다룰 때 이용되며, 명령과 연관된 기록 또는 판독 데이터는 개별적으로 다루어질 것이다. 그러나, 명령은 명령 부분 및 데이터 부분을 포함하는 것으로 고려될 수 있다. 게다가, 각각의 명령은 명령이 송신되는 특정 메모리 모듈(130)을 식별하는 임의의 타입의 어드레스 또는 식별 정보를 포함할 것이다. 따라서, 시스템 제어기(110)는 적정 메모리 모듈에 대한 명령에 식별 정보를 제공함으로써 특정 메모리 모듈(130)을 액세스한다.
시스템 제어기(110) 및 시스템 메모리(102)의 전체 동작은 도 2의 신호 타이밍도를 참조로 하여 지금 이하에 기술될 것이며, 도 2는 시스템 제어기에 의하여 시스템 메모리에 인가되는 명령들의 타이밍을 기술한다. 도 2는 시스템 제어기(110)가 메모리 모듈(130a)에 데이터를 기록하고 다운스트림 메모리 모듈(130b)로부터 데이터를 판독하는 예를 기술한다. 시간 t1에서, 시스템 제어기(110)는 고속 링크(134)를 통해 판독 명령을 인가하며, 이러한 명령은 시간 t2에서 메모리 모듈(130a)에서 수신된다.
지금, 모듈(130a)의 메모리 허브(140)는 수신된 명령을 처리하며, 명령이 메모리 모듈에 송신되는지의 여부를 결정한다. 본 예에서, 판독 명령은 메모리 모듈(130b)에 송신되며, 메모리 모듈(130a)의 메모리 허브(140)는 메모리 모듈(130b)에 명령을 전송하며, 메모리 모듈(130b)은 이러한 명령을 시간 t3에서 수신한다. 모듈(130b)의 메모리 허브(140)는 수신된 판독 명령을 처리하며, 명령이 모듈에 송신되는지의 여부를 결정하며, 메모리 장치(148)의 적정 판독 데이터를 액세스하도록 버스 시스템(150)을 통해 적정 신호들을 인가한다. 모듈(130b)의 메모리 허브(140)는 시간 t4에서 시작하여 고속 링크(134)상에 판독 데이터를 위치하며, 블록은 고속 링크들(134)상에 위치한 판독 데이터를 나타낸다. 판독 데이터는 시간 t5에서 시작하여 모듈(130a)에서 수신되며, 시스템 제어기(110)에 업스트림을 전송하며, 시스템 제어기(110)는 시간 t6에서 시작하여 업스트림을 수신한다.
시간 t3를 지금 참조하면, 판독 명령이 메모리 모듈(130b)에 의하여 수신되어 처리되는 동안, 시스템 제어기(110)는 고속 링크(134)상에 기록 명령을 배치한다. 기록 명령은 데이터가 기록되는 메모리 모듈(130), 즉 모듈(130a)에 대응하는 식별 정보를 포함한다. 시간 t7에서, 기록 명령은 모듈(130a)의 메모리 허브(140)에 의하여 수신되며, 명령이 메모리 모듈에 송신되는지의 여부를 결정하도록 처리된다. 본 예에서, 모듈(130a)의 메모리 허브(140)는 기록 명령이 모듈(130a)에 송신되는지의 여부를 결정하며 두개의 조건들을 수행한다. 첫째, 메모리 허브(140)는 기록 명령을 결정하며, 이는 기록 명령이 다음의 다운스트림 메모리 모듈(130b)에 제공되지 않는다는 것을 의미한다. 둘째, 모듈(130a)의 메모리 허브(140)는 기 록 명령을 처리하며, 메모리 장치(148)의 적정 저장 위치들을 액세스하기 위해 버스 시스템(150)상에 적정 신호들을 제공한다. 본 발명의 다른 실시예에 있어서, 기록 명령은 다음의 다운스트림 허브(140)에 전송될 수 있으나, 기록 데이터는 종료될 수 있다.
모듈(130a)의 메모리 허브(140)가 수신된 기록 명령을 처리하는 동안, 시스템 제어기(110)는 시간 t8에서 시작하여 고속 링크(134)에 기록 데이터를 위치시키며, 여기서 각각의 블록은 고속 링크상에 위치한 기록 데이터를 다시 한번 나타낸다. 기록 데이터는 시간 t9에서 시작하여 메모리 모듈(130a)에서 수신되며, 그 다음에 메모리 허브(140)는 버스 시스템(150)상에 기록 데이터를 위치시키며, 메모리 장치들(148)의 적정 저장 위치들에 기록 데이터를 전송하기 위해 적정 신호들을 전개한다.
지금, 시스템 제어기(110)는 메모리 모듈(130a)에 데이터를 기록한다. 모듈(130a)에 전송되는 기록 데이터의 마지막 워드는 모듈(130b)로부터 판독 데이터의 제 1 피스가 모듈(130a)에서 수신될 때 시간 t5 바로 전인 시간 t10에서 완료된다는 것에 유의해야 한다. 따라서, 시스템 제어기(110)와 메모리 모듈(130a) 사이의 고속 링크(134)상에서 기록 데이터 및 판독 데이터의 충돌이 존재하지 않는다. 더욱이, 시간 t6에서 시스템 제어기(110)에서 수신된 판독 데이터는 모듈(130b)의 메모리 허브(140)가 메모리 모듈을 기록 데이터가 통과할 때 대기할 필요가 없기 때문에 종래의 시스템에서 보다 더 일찍 생성된다. 이는 일단 허브가 기록 명령을 결정하면 모듈(130b)의 메모리 허브(140)가 기록 데이터의 다운스트림 전파를 종료 하기 때문에 진실이다.
도 2에서, 시간들 t11 및 시간 t12에서 시작하는 점선들은 기록 데이터가 모듈(130a)에 의하여 종료되는 않는 경우에 기록 명령 및 기록 데이터가 각각 모듈(130b)에 도달되지 않을 때를 나타낸다. 도 2는 기록 데이터가 모듈(130a)에 의하여 종료되지 않은 경우에 기록 데이터가 모듈(130b)을 통과한후인 대략 시간 t13까지 모듈(130b)로부터의 판독 데이터가 제공되지 않을 수 있다는 것을 기술한다. 만일 8개의 데이터 워드들이 4개의 클록 사이클에서 전송되도록 클록 신호의 각각의 에지에서 데이터가 전송되면(도 2에 도시됨), 기록 데이터의 종료는 기록 데이터가 종료되지 않는 것보다 일찍 4개의 클록 사이클에서 판독 데이터가 리턴되도록 한다.
도 3은 기록 종료 방식없는 종래의 시스템 메모리의 타이밍과 비교하여 도 2를 참조로 하여 지금 기술된 기록 종료 방식 때문에 도 1의 시스템 메모리(102)의 낮은 대기시간을 기술한 신호 타이밍도이다. 도 3에서 알 수 있는 바와 같이, 시스템 메모리(102)와 함께 메모리 제어기(110)는 시간 t1에서 판독 명령을 송출하며 그 다음에 시간 t2에서 기록 명령을 송출한다. 그 다음에, 시스템 제어기(110)는 시간 t3에서 고속 링크(134)상에 기록 데이터를 위치시키며, 판독 데이터는 시간 t4에서 시작하여 시간 t5에서 종료하며 제어기에 의하여 수신된다. 만일 기록 종료가 메모리 허브들(140)에 의하여 수행되지 않으면, 시스템 제어기(110)는 대략 시간 t2까지 판독 명령을 송출하지 않으며 시간 t6에서 시작하여 시간 t7에서 종료하는 기간까지 판독 데이터를 수신하지 않는다. 시간 t7은 기록 종료가 수행될 때 제어기(110)가 모든 판독 데이터를 수신하는 시간 t5후에 4개의 클록 사이클들이다. 따라서, 시스템 메모리(102)의 대기시간은 4개의 클록 사이클들 동안 8개의 데이터 워드들이 전송된 이후부터 유효한 4개의 클록 사이클만큼 감소된다.
메모리 허브들(140)에 의하여 수행되는 기록 종료는 시스템 메모리(102)의 대기시간을 감소시키며 메모리의 대역폭을 증가시킨다. 이러한 기록 종료 방식은 특히 데이터가 제 2 다운링크 메모리 모듈의 상부에 있는 제 1 메모리 모듈(130)에 기록될 때 특히 효과적이다. 앞서 기술된 바와 같이, 종래의 시스템에 있어서 제어기는 기록 명령의 송출을 타이밍한후 판독 명령의 송출을 타이밍해야 하며 이에 따라 기록 데이터는 판독 데이터와 충돌하지 않는다. 업스트림 모듈(130)에서 기록 데이터의 종료는 제어기(110)가 종래의 시스템의 역인 기록 명령 전에 판독 명령을 실제로 송출하도록 하며, 판독 명령의 초기 송출은 시스템 메모리의 대기시간을 감소시킨다.
시스템 메모리(102)에 있어서, 시스템 제어기(110)는 서로에 대한 모듈들(130)의 물리적 위치를 알고 이에 따라 판독 및 기록 명령들을 송출할 때를 정확하게 안다. 예컨대, 데이터는 메모리 모듈(130z)로부터 판독되고 메모리 모듈(130a)에 기록되며, 제어기(110)는 리턴하는 판독 데이터가 대응하는 메모리 모듈들(130b-y)상의 중개 허브들(140)을 통해 전진할 때 리턴하는 판독 데이터가 지연되기 때문에 기록 명령에 비하여 매우 일찍 판독 명령을 송출할 수 있다. 대조적으로, 만일 데이터가 메모리 모듈(130b)로부터 판독되고 메모리 모듈(130a)로 기록되면, 제어기(110)는 기록 명령 전에 판독 명령을 송출할 수 있으나, 데이터가 모듈(130z)로부터 판독되는 종래의 상황에 비하여 늦게 송출될 것이다.
당업자는 메모리 허브들(140)과 같은 컴퓨터 시스템(100)의 컴포넌트들을 형성하기에 적절한 회로를 이해할 것이며, 이에 따라 이들 컴포넌트들은 기술된 기능을 수행한다. 전술한 설명에 있어서, 본 발명이 충분히 이해되도록 임의의 세부사항들이 기술된다. 그러나, 당업자는 본 발명이 특정 세부사항들없이 실시될 수 있다는 것을 인식해야 한다. 게다가, 당업자는 앞서 기술된 예시적인 실시예들이 본 발명의 범위를 제한하지 않으며 다양한 균등 실시예들 또는 기술된 예시적인 실시예들의 결합들이 본 발명의 범위내에 있다는 것을 인식할 것이다. 전술한 예시적인 예들은 다양한 실시예들의 임의의 세부사항들을 더 기술하며 본 발명의 범위를 제한하는 것으로 해석되지 않아야 한다. 또한, 앞의 설명에서, 알려진 컴포넌트들의 동작은 본 발명을 불필요하게 불명료하게 하는 것을 방지하기 위해 상세히 기술되지 않는다. 최종적으로, 본 발명은 첨부된 청구항들에 의해서만 제한되며 본 발명의 기술된 예들 또는 실시예들에 제한되지 않는다.

Claims (45)

  1. 포인트-투-포인트 구조에 결합된 다수의 메모리 허브들을 포함하는 메모리 허브 구조를 가진 메모리 시스템에서 기록 명령들을 처리하는 방법에 있어서,
    상기 시스템의 제 1 허브에 기록 명령을 인가하는 단계;
    상기 기록 명령이 상기 제 1 허브에 송신되는지의 여부를 상기 제 1 허브에서 결정하는 단계;
    상기 기록 명령이 상기 제 1 허브에 송신된다는 것을 상기 결정이 지시할 때, 상기 기록 데이터의 다운스트림 전송을 종료하는 단계;
    상기 기록 명령이 상기 제 1 허브에 송신되지 않는다는 것을 상기 결정이 지시할 때, 제 2 허브에 상기 기록 데이터 다운스트림을 전송하는 단계; 및
    상기 기록 명령이 모든 필요한 메모리 허브들에 송신되지 않는다는 것을 상기 결정이 지시할 때를 결정하는 동작들을 반복하는 단계를 포함하는, 기록 명령 처리 방법.
  2. 제 1 항에 있어서, 상기 메모리 시스템은 상기 제 1 및 제 2 허브 외에 일련의 메모리 허브들을 포함하며,
    상기 방법은, 상기 일련의 메모리 허브들 각각에 대해 상기 시스템의 제 1 허브에 기록 명령을 인가하는 동작을 제외하고 제 1 항의 동작들을 반복하는 단계를 더 포함하는, 기록 명령 처리 방법.
  3. 제 2 항에 있어서, 상기 기록 명령이 상기 일련의 메모리 허브들에서 최종 메모리 허브에 도달할 때까지 상기 기록 데이터의 다운스트림 전송이 종료되는 메모리 허브 외에 상기 기록 명령을 전송하는 단계를 더 포함하는, 기록 명령 처리 방법.
  4. 제 1 항에 있어서,
    상기 기록 명령은 명령 부분 및 기록 데이터 부분을 포함하며, 상기 명령의 다운스트림 전송을 종료하는 단계는 상기 명령 부분 및 기록 데이터 부분 모두의 전송을 종료하는 단계를 포함하는, 기록 명령 처리 방법.
  5. 제 1 항에 있어서, 상기 제 1 허브에 상기 기록 명령을 인가하기 전에 상기 제 1 허브에 판독 명령을 인가하는 단계를 더 포함하며, 상기 판독 명령은 상기 기록 명령이 송신되는 허브의 다운스트림인 허브에 송신되는, 기록 명령 처리 방법.
  6. 제 5 항에 있어서, 상기 판독 명령이 인가될 때와 상기 기록 명령이 인가될 때 사이의 시간 간격은 한정되며, 상기 시간 간격은 상기 기록 명령이 송신되는 업스트림 허브에 대해 상기 판독 명령이 송신되는 다운스트림 허브의 위치의 함수인, 기록 명령 처리 방법.
  7. 메모리 허브 구조를 갖는 시스템 메모리를 동작시키는 방법으로서, 상기 시스템 메모리는 메모리 허브를 포함하는 각각의 메모리 모듈에 직렬로 결합된 다수의 메모리 모듈들을 포함하는, 상기 시스템 메모리 동작 방법에 있어서,
    기록 명령이 대응하는 메모리 모듈에 송신되는지의 여부를 각각의 메모리 허브에서 검출하는 단계; 및
    상기 기록 명령이 상기 대응하는 모듈에 송신된다는 것을 상기 검출 동작이 지시할 때, 다운스트림 메모리 모듈들로의 기록 데이터의 전송을 종료하는 단계를 포함하는, 시스템 메모리 동작 방법.
  8. 제 7 항에 있어서, 상기 검출 단계는 상기 메모리 모듈과 연관된 어드레스와 상기 기록 명령의 어드레스 컴포넌트를 비교하는 단계를 포함하는, 시스템 메모리 동작 방법.
  9. 제 7 항에 있어서, 상기 기록 명령은 명령 부분 및 기록 데이터 부분을 포함하며, 상기 다운스트림 메모리 모듈들로의 기록 데이터의 전송을 종료하는 단계는 상기 기록 데이터 부분의 전송을 종료하는 단계를 포함하는, 시스템 메모리 동작 방법.
  10. 제 7 항에 있어서, 상기 기록 명령 전에 제 1 메모리 모듈에 판독 명령을 인가하는 단계를 더 포함하는, 시스템 메모리 동작 방법.
  11. 제 10 항에 있어서, 상기 판독 명령이 인가될 때와 상기 기록 명령이 인가될 때 사이의 시간 간격이 한정되며, 상기 시간 간격은 상기 기록 명령이 송신되는 메모리 모듈에 대해 상기 판독 명령이 송신되는 메모리 모듈의 위치의 함수인, 시스템 메모리 동작 방법.
  12. 제 11 항에 있어서, 상기 허브는 다운스트림 메모리 허브에 결합될 적응된 다운스트림 데이터 포트에 수신된 기록 데이터를 제공하기 위해 제 2 모드에서 동작가능한, 메모리 허브.
  13. 제 12 항에 있어서, 상기 메모리 허브는 상기 다운스트림 출력 포트에 상기 명령을 제공하고 상기 다운스트림 데이터 포트에 수신된 기록 데이터의 제공을 종료하기 위해 상기 제 1 모드에서 동작가능한, 메모리 허브.
  14. 메모리 허브로서, 다운스트림 메모리 요청들을 수신하도록 적응되며, 상기 메모리 요청이 상기 메모리 허브에 송신되는 기록 명령을 포함하는지의 여부를 결정하기 위해 각각의 수신된 다운스트림 메모리 요청을 처리하도록 동작가능하고, 상기 메모리 허브는 상기 기록 명령이 메모리 장치들에 인가될 적응된 메모리 액세스 신호들을 전개하기 위해 상기 허브에 송신될 때 제 1 모드에서 동작가능하며, 상기 허브는 상기 기록 명령이 다운스트림 메모리 허브에 결합될 적응된 다운스트 림 출력 포트에 상기 명령을 제공하기 위해 상기 허브에 송신되지 않을 때 제 2 모드에서 동작가능한, 메모리 허브.
  15. 제 14 항에 있어서, 상기 기록 명령은 명령 부분 및 데이터 부분을 포함하는, 메모리 허브.
  16. 제 14 항에 있어서, 상기 다운스트림 메모리 요청은 어드레스 부분을 포함하며, 상기 메모리 허브는 상기 어드레스 부분의 값을 상기 메모리 허브의 어드레스와 비교함으로써 상기 기록 명령이 메모리 허브에 송신되는지의 여부를 결정하는, 메모리 허브.
  17. 제 14 항에 있어서, 상기 메모리 액세스 신호들은 메모리 장치들에 인가될 어드레스, 제어, 및 데이터 신호들을 포함하는, 메모리 허브.
  18. 제 14 항에 있어서, 상기 허브는 업스트림 메모리 응답들을 수신하고 업스트림 메모리 허브에 결합될 적응된 업스트림 출력 포트에 상기 응답들을 제공하도록 또한 적응된, 메모리 허브.
  19. 제 14 항에 있어서, 상기 다운스트림 출력 포트는 광학 포트를 포함하는, 메모리 허브.
  20. 메모리 모듈에 있어서,
    다수의 메모리 장치들; 및
    상기 메모리 장치들에 결합되고 다운스트림 메모리 요청들을 수신하도록 적응된 다운스트림 입력 포트를 포함하는 메모리 허브를 포함하며;
    상기 허브는 상기 메모리 요청이 상기 메모리 모듈에 송신되는 기록 명령을 포함하는지의 여부를 결정하기 위해 각각의 수신된 다운스트림 메모리 요청을 처리하도록 동작가능하고, 상기 메모리 허브는 상기 메모리 장치들에 메모리 액세스 신호들을 인가하기 위해 상기 기록 명령이 상기 모듈에 송신될 때 제 1 모드에서 동작가능하며, 상기 허브는 상기 명령을 다운스트림 출력 포트에 제공하기 위해 상기 기록 명령이 상기 모듈에 송신되지 않을 때 제 2 모드에서 동작가능한, 메모리 모듈.
  21. 제 20 항에 있어서, 상기 메모리 장치들은 동적 랜덤 액세스 메모리 장치들을 포함하는, 메모리 모듈.
  22. 제 20 항에 있어서, 상기 허브는 수신된 기록 데이터를 다운스트림 데이터 포트에 제공하기 위해 제 2 모드에서 동작가능한, 메모리 모듈.
  23. 제 22 항에 있어서, 상기 허브는, 상기 명령을 상기 다운스트림 출력 포트에 제공하고 상기 수신된 기록 데이터를 상기 다운스트림 데이터 포트에 제공하는 것을 종료하도록 상기 제 1 모드에서 동작가능한, 메모리 모듈.
  24. 제 20 항에 있어서, 상기 기록 명령은 명령 부분 및 데이터 부분을 포함하는, 메모리 모듈.
  25. 제 20 항에 있어서, 상기 다운스트림 메모리 요청은 어드레스 부분을 포함하며, 상기 메모리 허브는 상기 어드레스 부분의 값을 상기 메모리 허브의 어드레스와 비교함으로써 상기 기록 명령이 메모리 허브에 송신되는지의 여부를 결정하는, 메모리 모듈.
  26. 제 20 항에 있어서, 상기 메모리 액세스 신호들은 상기 메모리 장치들에 인가될 어드레스, 제어, 및 데이터 신호들을 포함하는, 메모리 모듈.
  27. 제 20 항에 있어서, 상기 허브는 업스트림 메모리 응답들을 수신하고 업스트림 메모리 허브에 결합될 적응된 업스트림 출력 포트에 상기 응답들을 제공하도록 또한 적응된, 메모리 모듈.
  28. 메모리 시스템에 있어서,
    시스템 제어기; 및
    다수의 메모리 모듈들로서, 각각의 메모리 모듈은 각각의 고속 통신 링크들을 통해 인접 메모리 모듈들에 결합되며, 상기 메모리 모듈들 중 적어도 하나는 각각의 고속 통신 링크를 통해 상기 시스템 제어기에 결합되는, 상기 다수의 메모리 모듈들을 포함하며;
    각각의 메모리 모듈은:
    다수의 메모리 장치들; 및
    상기 메모리 장치들에 결합되고 다운스트림 메모리 요청들을 수신하도록 적응된 다운스트림 입력 포트를 포함하는 메모리 허브를 포함하며;
    상기 허브는 상기 메모리 요청이 상기 메모리 모듈에 송신되는 기록 명령을 포함하는지의 여부를 결정하기 위해 각각의 수신된 다운스트림 메모리 요청을 처리하도록 동작가능하고, 상기 메모리 허브는 상기 메모리 장치들에 메모리 액세스 신호들을 인가하기 위해 상기 기록 명령이 상기 모듈에 송신될 때 제 1 모드에서 동작가능하며, 상기 허브는 상기 명령을 다운스트림 출력 포트에 제공하기 위해 상기 기록 명령이 상기 모듈에 송신되지 않을 때 제 2 모드에서 동작가능한, 메모리 시스템.
  29. 제 28 항에 있어서, 상기 시스템 제어기는 메모리 제어기를 포함하는, 메모리 시스템.
  30. 제 28 항에 있어서, 상기 시스템 제어기는, 기록 명령이 송신되는 업스트림 모듈에 대해 판독 명령이 송신되는 다운스트림 모듈의 위치의 함수로서, 상기 제어기가 제 1 메모리 모듈에 상기 판독 명령을 인가할 때와 상기 제어기가 상기 제 1 모듈의 업스트림인 제 2 모듈에 상기 기록 명령을 인가할 때 사이의 타이밍을 결정하는, 메모리 시스템.
  31. 제 30 항에 있어서, 상기 판독 명령이 추가(farther) 다운스트림을 증가시킬 때와 상기 기록 명령이 추가 다운스트림을 증가시킬 때 사이의 시간은 상기 업스트림 모듈에 대한 상기 다운스트림 모듈인, 메모리 시스템.
  32. 제 28 항에 있어서, 상기 메모리 장치들은 동적 랜덤 액세스 메모리 장치들을 포함하는, 메모리 시스템.
  33. 제 28 항에 있어서, 상기 기록 명령은 명령 부분 및 데이터 부분을 포함하는, 메모리 시스템.
  34. 제 28 항에 있어서, 상기 다운스트림 메모리 요청은 어드레스 부분을 포함하며, 각각의 메모리 허브는 상기 어드레스 부분의 값을 상기 메모리 모듈과 연관된 어드레스와 비교함으로써 상기 기록 명령이 상기 메모리에 송신되는지의 여부를 결정하는, 메모리 시스템.
  35. 제 28 항에 있어서, 상기 메모리 액세스 신호들은 어드레스, 제어, 및 데이터 신호들을 포함하는, 메모리 시스템.
  36. 제 28 항에 있어서, 각각의 메모리 허브는 인접 다운스트림 모듈로부터 업스트림 메모리 응답들을 수신하고 인접 업스트림 메모리 모듈에 상기 응답들을 제공하는, 메모리 시스템.
  37. 컴퓨터 시스템에 있어서,
    프로세서;
    상기 프로세서에 결합된 시스템 제어기;
    상기 시스템 제어기를 통해 상기 프로세서에 결합된 입력 장치;
    상기 시스템 제어기를 통해 상기 프로세서에 결합된 출력 장치;
    상기 시스템 제어기를 통해 상기 프로세서에 결합된 저장 장치; 및
    상기 시스템 제어기에 결합된 다수의 메모리 모듈들로서, 각각의 메모리 모듈은 각각의 고속 통신 링크들을 통해 인접 메모리 모듈들에 결합되며, 상기 메모리 모듈들 중 적어도 하나는 각각의 고속 통신 링크를 통해 상기 시스템 제어기에 결합되는, 상기 다수의 메모리 모듈들을 포함하며;
    각각의 메모리 모듈은:
    다수의 메모리 장치들; 및
    상기 메모리 장치들에 결합되고 다운스트림 메모리 요청들을 수신하도 록 적응된 다운스트림 입력 포트를 포함하는 메모리 허브를 포함하며;
    상기 허브는 상기 메모리 요청이 상기 메모리 모듈에 송신되는 기록 명령을 포함하는지의 여부를 결정하기 위해 각각의 수신된 다운스트림 메모리 요청을 처리하도록 동작가능하고, 상기 메모리 허브는 상기 메모리 장치들에 메모리 액세스 신호들을 인가하기 위해 상기 기록 명령이 상기 모듈에 송신될 때 제 1 모드에서 동작가능하며, 상기 허브는 상기 명령을 다운스트림 출력 포트에 제공하기 위해 상기 기록 명령이 상기 모듈에 송신되지 않을 때 제 2 모드에서 동작가능한, 컴퓨터 시스템.
  38. 제 37 항에 있어서, 각각의 고속 통신 링크는 광학 링크를 포함하는, 컴퓨터 시스템.
  39. 제 37 항에 있어서, 상기 시스템 제어기는, 기록 명령이 송신되는 업스트림 모듈에 대해 판독 명령이 송신되는 다운스트림 모듈의 위치의 함수로서, 상기 제어기가 제 1 메모리 모듈에 상기 판독 명령을 인가할 때와 상기 제어기가 상기 제 1 모듈의 업스트림인 제 2 모듈에 상기 기록 명령을 인가할 때 사이의 타이밍을 결정하는, 컴퓨터 시스템.
  40. 제 39 항에 있어서, 상기 판독 명령이 추가 다운스트림을 증가시킬 때와 상기 기록 명령이 추가 다운스트림을 증가시킬 때 사이의 시간은 상기 업스트림 모듈 에 대한 상기 다운스트림 모듈인, 컴퓨터 시스템.
  41. 제 37 항에 있어서, 상기 메모리 장치들은 동적 랜덤 액세스 메모리 장치들을 포함하는, 컴퓨터 시스템.
  42. 제 37 항에 있어서, 상기 기록 명령은 명령 부분 및 데이터 부분을 포함하는, 컴퓨터 시스템.
  43. 제 37 항에 있어서, 상기 다운스트림 메모리 요청은 어드레스 부분을 포함하며, 각각의 메모리 허브는 상기 어드레스 부분의 값을 상기 메모리 모듈과 연관된 어드레스와 비교함으로써 상기 기록 명령이 상기 메모리에 송신되는지의 여부를 결정하는, 컴퓨터 시스템.
  44. 제 37 항에 있어서, 각각의 메모리 허브는 인접 다운스트림 모듈로부터 업스트림 메모리 응답들을 수신하고 인접 업스트림 메모리 모듈에 상기 응답을 제공하는, 컴퓨터 시스템.
  45. 제 37 항에 있어서, 상기 프로세서는 중앙 처리 장치("CPU")를 포함하는, 컴퓨터 시스템.
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