TWI329921B - - Google Patents

Download PDF

Info

Publication number
TWI329921B
TWI329921B TW093112535A TW93112535A TWI329921B TW I329921 B TWI329921 B TW I329921B TW 093112535 A TW093112535 A TW 093112535A TW 93112535 A TW93112535 A TW 93112535A TW I329921 B TWI329921 B TW I329921B
Authority
TW
Taiwan
Prior art keywords
barrier film
hydrogen barrier
film
semiconductor device
hydrogen
Prior art date
Application number
TW093112535A
Other languages
English (en)
Other versions
TW200503246A (en
Inventor
Takumi Mikawa
Yuji Judai
Toshie Kutsunai
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Publication of TW200503246A publication Critical patent/TW200503246A/zh
Application granted granted Critical
Publication of TWI329921B publication Critical patent/TWI329921B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/65Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/55Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/57Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/75Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B53/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Description

1329921 玖、發明說明: 【發明所屬之技術領域】 本發明係有關一種防止氫擴散到由構成電容元件之強介 電體膜或高介電常數膜所組成之電容絕緣膜之半導體裝置 及其製造方法。 【先前技術】 作為強介電體記憶體,使用平面型構造之[kbit〜64kbit 之小容量者已開始量產,最近,使用堆疊型構造之256kbit 〜4Mbit之大容量者成為開發的中心。為了實現堆疊型強介 •電體記憶體,不可或缺的是積體度之大幅提昇,進而是強 介電體記憶體之微細化。為了實現此,重要的是達成形成 強介電體電容器之工序、形成電晶體之工序及形成配線之 工序之各工序間的整合。 因此,例如:如同使用W-CVD之接觸點之埋入技術,或 為了回復電晶體特性所進行之氫氣氛下之熱處理等所代 表,在多半於氫氣氛中進行處理之半導.體製程,課題是強 介電體電容器不還原而維持強介電體膜之極化特性。 以往,一般之技術係藉由氫障壁膜覆蓋強介電體電容 器。此係藉由氧化鋁膜、氮化矽膜所代表之氫障壁膜,於 強介電體電容器形成之後,遮蔽半導體製程所產生之氫擴 散,防止強介電體膜之極化量減少。作為藉由氫障壁膜之 強介電體電容器之覆蓋構造,藉由採用完全覆蓋強介電體 電容器周圍之構造,能最有效防止強介電體膜之極化特性 劣化(參考例如:專利文獻1)。如此,防止強介電體電容器 92652.doc 5 1329921 由於氫而極化特性劣化,實現高積體之強介電體記憶體咬 高介電常數體記憶體。 以下,參考圖11 ’說明具有周圍完全被覆蓋之構造之強 介電體電容器之以往之半導體裝置。圖U為以往之半導體 裝置之剖面圖。 如圖11所示,於半導體基板1〇之表層部,雜質擴散層u 係離間而形成。半導體基板10上形成閘極氧化臈12及閘極 電極13,於閘極氧化膜12及閘極電極13之兩側面形成側壁 14。又,半導體基板1〇上形成元件分離氧化膜丨〗。於半導 體基板ίο上,第一層間絕緣膜16係覆蓋閘極氧化膜12、閘 極電極13、側壁14及元件分離膜15而形成,該第一層間絕 緣膜16上形成第一氫障壁膜17。 於第一氫障壁膜17上,形成下部電極18、強介電體膜所 組成之電容絕緣膜19及上部電極2〇所構成之強介電體電容 器,上部電極20上形成第二氫障壁膜21。於第一氫障壁膜 17上’第i氫障加_蓋強介電體電容器《側面及第 二氫障壁膜21而形成。於第—層間絕緣膜16上,第二層間 絕緣膜2 3係覆蓋第一氫障壁膜i 7及第三氫障壁膜2 2而形 成。第二層間絕緣膜23上形成配線24a及鳩。配線24a貫通 第-層間絕緣膜23及第三氫障壁膜22,並延伸而連接於第 氫P早本臈22上面。又’配線2牦及2仆貫通第一層間絕緣 膜16及第—層間絕緣膜23 ’並延伸而連接於雜質擴散層η 上面0 如此 圖11所示強介電體電容器 周圍係由第一氫障壁膜 92652.doc 5 4329921 17、第二氫障壁膜21及第三氫障壁膜22所完全覆蓋,因此 在形成強介電體電容器之後,即使在還原性氣氛中對於強 介電體電容器施加熱處理,仍可抑制氫擴散至電容絕緣膜 19’因此可減低構成電容絕緣膜19之強介電體膜之極化特 性劣化。 【專利文獻1】專利第3098474號(第3頁,第_) 【發明内容】 然而’本件發明人等發現,如前述在還原性氣氛中,對 於周圍由氫障壁膜所覆蓋之強介電體電容器施加熱處理 時丄無法完全防止構成電容絕緣膜之強介電體膜之極化特 性名化。特別是以高漠度施加氯退火時,顯著出現無法完 全防止強介電體膜之極化特性劣化的狀況。 以下,參考圖12、圖13、圖14、及圖15⑷及(b)而具體說 明0 本件發明人寺在還原性氣氛中,對於圖12所示周圍由氫 障壁膜所覆蓋之強介電體電容器施加熱處理。 如圖12所示,於形成有記憶胞電晶體(省略圖式)之半導 體基㈣上形成第-層間絕緣膜31,為該第一層間絕緣 膜31上,形成由氮切膜所組成之第一氫障壁膜32。該第 一氫障壁膜32上形成導電性之第二氫障壁㈣。於第二氫 障壁膜33上形成強介電體電容器,其係由表面由白金膜組 成之下部電極34、強介電體膜之例如:SBT(SrTaBi〇)膜所 組成之電容絕緣膜35及白金膜所組成之上部電極%所構成 92652.doc 5 1329921 於第一氫障壁膜32上,第二層間絕緣膜37係覆蓋第二氫 障壁膜33側面及強介電體電容器,以便緩和該強介電體電 容器之階差。於第一層間絕緣膜3 1上,由氧化鈦鋁膜所組 成之第三氫障壁膜38係覆蓋第一氫障壁膜32側面及第二層 間絕緣膜37而形成。接觸點插塞39係貫通第一氫障壁膜32 及第一層間絕緣膜3 1,並延伸而形成,該接觸電插塞39經 由第二氫障壁膜33而連接於半導體基板30及強介電體電容 器之下部電極34。 如此,如圖12所示之強介電體電容器係具有周圍完全由 第一氫障壁膜32、第二氫障壁膜33及第三氫障壁膜38所覆 蓋之構造,在形成強介電體電容器之後,即使於還原性氣 氛中施加熱處理,仍抑制氫往電容絕緣膜35擴散,因此可 防止構成電容絕緣膜35之強介電體膜之極化特性劣化。 圖13係表示對於圖12所示之強介電體電容器,在氫濃度 4%及100%之各氣氛中,以400°C進行10分鐘熱處理之情況 之強介電體膜所組成之電容絕緣膜35之分極特性。由圖13 可知,於氫濃度4%及100%之各氣氛中施加熱處理時,強介 電體膜所組成之電容絕緣膜35之極化量減少,如同在氫濃 度100%之氣氛中進行熱處理之情況所示,若在還原性特別 強之氣氛中施加熱處理,將發現強介電體膜之極化特性劣 化程度大。 圖14係表示於圖13所示之氫濃度100%氣氛,以400°C進 行10分鐘熱處理時,第一氫障壁膜32及第二氫障壁膜38之 連接部分之TEM剖面圖,由圖14可知,觀察到氮化矽膜所 92652.doc 5 組成之第—θ 膜:8Γ接:分 原二發二人等發現強介電體膜之極化特性劣化之 本發明人等:障壁膜彼此連接之界面而擴散。亦即, 因於氫障壁膜拙士々— 竹r另化私度多+起 、彼此之捃接性,因此用於氯障 選擇,或氫障辟蹬分A 膜之材枓之 I财此連接時之連接表面之狀態極為重要。 A 一 〃本發明人等為了詳細分析上述第一 II P章壁膜32盘 弟三氫障壁膜38夕、#从 ' 、連接部分12A之連接狀態,作為一例,如 "&不,採用氫障壁膜彼此模擬連接之構造,進行實 驗0 圖5(a)所不構造係藉由在石夕基板(未圖示)上,依序成膜 t^b 第氫障壁膜)及氧化欽紹膜(第二氮障壁膜)所 形成本件發明人等以ΤΕΜ觀察此構造之剖面。 其、’°果,由圖15(a)可知,在氮化矽(SiN)膜及氧化鈦鋁 (ΤιΑΙΟ)膜之連接部分(界面部分),確認、具有膜厚約3 〇 之變質層。 並 本件發明人等採用EELS(Electron Energy Loss
Spectroscopy ·私子能損儀)分析圖15(a)所示形成於氮化矽 膜與氧化鈦鋁膜之界面之變質層及氮化矽膜,如圖15(…所 示於對於皮貝層進行分析之結果中,檢測到si-〇之峰值。 再者,圖15(b)係表示為了說明對於第一及第二氫障壁臈彼 此之連接部分之實驗樣本之EELS分析結果之TEM剖面 圖’及能私(Loss Energy (ev))與密度(Intensity)之關係圖。 92652.doc 5 •10· —根據此實驗結果’本件發明人等發現形成於氮化石夕膜與 氧化欽銘膜之.界面之變質層為氧切膜。可推測此係氮化 石夕膜中之梦(Sl)及氧化鈦銘膜中之氧⑼接觸,經過後工序 進行之熱處理(例如:為了使電容絕緣膜結晶之熱處理),從 而形成安定之Si-Ο結合。 ▲按照以上實驗結果,可推測即使是氮切膜及氧化鈦链 膜所構成之Λ際之氫障壁膜彼此之連接部,亦同樣形成 Si-〇,形成氧化矽膜。 氧化石夕膜不具有防止來自外部之氯浸入之障壁性。因 形成有氮化矽膜之氮化矽臈與氧化鈦鋁膜之連接部分 對於氫較脆弱,產生使來自外部之氫透過的作用。 實際上,右考慮到圖14所示之連接部12A與圖15(a)所示 / 4不同由於連接部12A朝縱向延伸,因此相較於模擬進 行之實驗樣本,氫障壁膜彼此之接觸狀態差,而且膜壓容 易*中在連接部12A的話,可預想在連接部12A部分形成 〇、·《 D亦即,可預想在連接部12A,成為Si-O結合所組 成之氧化矽膜及間隙摻雜存在之狀態。 故,連接部12A無論在形成有Si_〇結合之區域,或是形成 有]隙之區域,將元全沒有氫障壁膜。亦即,如圖14所示, 〜未連接。卩12A擔任氫擴散通道之角色^又,反過來思考, 於氫障壁膜彼此之連接部分,於檢測到si Q之情況,暗示 f互相連接之一氫障壁膜與其他氫障壁膜之組合中,形成 氫之擴散通道之可能性高。 …、、而,則述圖11所示之以往之半導體裝置之情況,第一 92652.doc 5 1329921 氫障壁膜1 7係藉由採用減壓CVD法或濺鍍法所形成之膜厚 10〜200 nm之-氮化矽膜所組成,第二氫障壁膜21係藉由採 用濺鍍法所形成之膜厚50 nm之氮化鈦膜所組成,並且第三 氫障壁膜22係由從下依序疊層氧化矽膜及氮化矽膜之疊層 膜’或例如:如同氮氧化矽膜等含有氧及氮之膜所組成。 然而,採用氧化矽膜及氮化矽膜之疊層膜作為第三氫障 壁膜22之情況,由於原本氫障壁性就弱,因此圖丨丨所示以 往之半導體裝置之強介電體膜之極化特性劣化程度高q 又,如圖11所示以往之半導體裝置之情況,以減低強介電 體膜之極化特性為目的,採用藉由第一、第二、及第三氫 障壁膜17、21、及22,完全覆蓋強介電體電容器之構造, 但著眼於提昇氫障壁膜彼此連接部分之密接性之觀點,完 全未揭示用於氫障壁膜之材料之選擇,或如何進行氫障壁 膜之表面處理。並且,尚未進行立^於此類觀點之議論。 於引述本發明之目的在於藉由提昇互相連接部分 之氫P早壁膜彼此之密接性,以便於還原性氣氛中對於強介 «胃電容H施加熱處理之情況’減低電容絕緣膜之極化特 一=解決前述問題,本發明之第—半導體裝置具備: 電容元件’其係形成於第-氫障壁膜上者 及弟一虱障壁膜,甘及电― ^其係覆蓋電容元件而形成者;且第一 P平壁臈及第二氫障壁膜$ ,1、h人 卜 一 土馭至夕包含1個使第一虱障壁膜及 -物壁膜密接之同—種原子。 根據第一半導 體裝置,藉由在第一氫障壁膜及第二氫 92652.doc 5 •12· 1329921 壁膜中含有促進密接之同一種原子,可提昇第一氬障壁膜 及第二氫障壁膜之密接性。因此,可抑制氫經由第一氫障 壁膜及第二氫障壁膜連接之界面,擴散至電容絕緣膜,故 可減低強介電體膜或高介電常數膜所組成之電容絕緣膜之 極化特性劣化。 於第一半導體裝置,第一氫障壁膜及第二氫障壁膜宜藉 由同一種原子之化學結合,於電容元件之周緣部密接。 如此的話,第一氫障壁膜及第二氫障壁膜不僅是物理地 連接,而是藉由同一種原子之化學結合而連接,因此第一 氫障壁膜與第二氫障壁膜之密接性提昇。 於第一半導體裝置,原子宜為氮原子或氧原子。 如此的話,第一氫障壁膜及第二氫障壁膜得以較容易之 製程形成,同時可提昇第一氳障壁膜與第二氫障壁膜之密 接性。 又,為了解決前述問題,本發明之第二半導體裝置之特 徵在於具備:第一氫障壁膜;電容元件,其係形成於第一 氫障壁膜上者;及第二氫障壁膜,其係覆蓋電容元件而形 成者;且第—氫障壁膜及第二氫障壁膜包含金屬原子,其 係使第一氫障壁膜及第二氫障壁膜藉由相互擴散而密接 者;第一氫障壁膜及第二氫障壁膜係藉由金屬原子之相互 擴散,於電容元件之周緣部密接。 根據第二半導體裝置,於第一氫障壁膜及第二氫障壁膜 包含促進密接之金屬原子,由於金屬原子之擴散係數大, 因此可提昇第一氫障壁膜與第二氫障壁膜之密接性。亦 92652.doc 5 -13· 1329921 即,第一氫障壁膜及第二氫障壁膜係經由金屬原子之相互 擴散而連接。闼此可抑制氫經由第一氫障壁膜及第二氫障 壁膜連接之界面,擴散至電容絕緣膜,故可進一步減低強 介電體膜或高介電常數膜所組成之電容絕緣膜之極化特性 劣化。 於第一半導體裝置,金屬原子宜為Ti或Ta。 如此的話’由於TATa之擴散係數甚大,提昇第一氯障 =及第二氫障壁膜之密接性之作用高,因此可大幅減低 "電體膜或@介電常數膜所組成之電容絕緣膜之 性劣化。 ^ j ’為了解決前述問題,本發明之第三半導體裝置之特 徵在於具備:第一氣障壁膜.雷 膜’电谷兀件,其係形成於第- =土且^者2第二氯障壁膜,其係覆蓋電容元件而形 電容元Γ—物壁膜及第二氯障壁膜係經由密接層,於 電谷7L件之周緣部互相連接。 根據第三半導體裝置,藉由 及第二氫障辟… 於名一氫障壁臈 土膜之間,可提昇第—氯障壁 膜之密接性,Ιϋ仏田狄松 /、乐一虱丨早壁- 第一虱障壁膜及第二氫障壁膜之鉍 料之選擇範圊.力古Bp & 風陣堃膜之材 释犯圍/又有限制,可減低強介電體膜 te所組成之電容絕緣膜之極化特性劣化。 < 數 ;第—半導體裝置,密接層宜吸留氫。 如此的話,由於可捕獲擴散於密 可有效抑制氣擴散於電容絕緣膜,故可進二此 …數膜所組成之電容絕緣膜之極化特性劣 92652.doc 5 14- 1329921 化。 於第三半導體裝置,密接層宜包含過渡金屬。 如此的話,可利用吸藏氫之金屬,防止氫之擴散,並且 提高使第一氫障壁膜及第二氫障壁膜互相密接之效果。 於第三半導體裝置,密接層宜包含Ti或Ta。 如此的話,由於Ti及Ta之擴散係數甚大,可進一步提昇 使第一氫障壁膜及第二氫障壁膜互相密接之效果。 " 又,為了解決前述問題,本發明之第四半導體裝置之特 徵在於具備:第一氫障壁膜,其係於上面具有已氧化區域 者;電容元件,其係形成於第一氫障壁膜上者;及第二氫 障壁膜,其係覆蓋電容元件而形成之含氧者;且第一氫障 壁膜及第二氫障壁膜係經由電容元件之周緣部之前述已氧 化區域,藉由氧結合而密接。 根據第四半導體裝置,第一氫障壁膜之已氧化區域所含 之氧及第二氫障壁膜所含之氧,藉由氧結合而使第一氫障 壁膜及第二氳障壁膜不只是互相物理連接,還藉由化學結 籲 合而密接。換言之,第一氫障壁膜及第二氫障壁膜係以氧--, 原子為架橋而.密接。因此,可抑制氫經由第一氫障壁膜及 第二氫障壁膜連接之界面,擴散到電容絕緣膜,因此可進 一步減低強介電體膜或高介電常數膜所組成之電容絕緣膜 之極化特性劣化。 又,為了解決前述問題,本發明之第五半導體裝置之特 徵在於具備:第一氫障壁膜,其係於上面具有已氮化區域 者;電容元件,其係形成於第一氫障壁膜上者;及第二氫 92652.doc 5 -15- 1329921 障壁膜,其係覆蓋電容元件而形成之含氮者;且第一氫障 壁膜及第二氫障壁膜係經由電容元件之周緣部之已氮化區 域’藉由氮結合而密接。 根據第五半導體裝置,第一氫障壁膜之已氮化區域所含 之氮及第二氫障壁膜所含之氮,藉由氮結合而使第一氫障 壁膜及第二氫障壁膜不只是互相物理連接,還藉由化學結 合而密接。換言之,第一氫障壁膜及第二氫障壁膜係以氮 原子為架橋而密接。因此,可抑制氮經由第一氫障壁膜及 第二氫障壁膜連接之界面,擴散到電容絕緣膜,因此可進 一步減低強介電體膜或高介電常數膜所組成之電容絕緣膜 之極化特性劣化。 於第—第四半導體裝置,第一氫障壁膜及第二氫障壁 膜宜使氧化矽膜不介在第一氫障壁膜與第二氫障壁膜之間 而密接。 如此的話,由於作為氫往電容絕緣膜之擴散通道之氧化 矽膜不存在,因此可進一步減低強介電體膜或高介電常數 膜所組成之電容絕緣膜之極化特性劣化。 於第—第四半導體裝置,第一氫障壁膜及第二氫障壁 膜宜為由相同材料所組成之膜。 如此的話,可提昇第一氫障壁膜及第二氫障壁膜之密接 性,同時不會受到後工序之熱處理所造成之熱膨脹、熱收 縮或應力變化之影響,因此第一氫障壁膜及第二氫障壁膜 連接之部分對於熱安定,故可進一步減低強介電體膜或高 介電常數膜所組成之電容絕緣膜之極化特性劣化。 92652.doc 5 -16- 1329921 於第—第西半導體裝置,電容元件宜具備:下部電極, 其係形成於第一氫障壁膜上者;電容絕緣膜,其係形成於 下部電極上者;及上部電極,其係形成於電容絕緣膜上者; 電容絕緣膜宜由強介電體膜或高介電常數膜所組成。 於第一〜第四半導體裝置,電容絕緣膜宜由 SrBi2(TaxNbi.x)209、Pb(ZrxTi!.x)03 ' (BaxSrj ,x)Ti03 ' (BixLa!-x)4Ti3012(其中,以上X滿足OSxgl之關係)、或
Ta2〇5所組成。 又,為了解決前述問題,本發明之第一半導體裝置之製 造方法之特徵在於具備:形成第一氫障壁膜之工序;於第 一氫障壁膜上形成電容元件之工序;及以覆蓋電容元件, 同時於電容元件之周緣部與第一氫障壁膜相接之方式,形 成第二氫障壁膜之工序;且第一氫障壁膜及第二氫障壁膜 至少包含1個使第一氫障壁膜與第二氫障壁膜密接之同一 種原子;第一氫障壁膜及第二氫障壁膜係藉由同一種原子 之化學結合而密接。 根據第一半導體裝置之製造方法,藉由於第一氫障壁膜 及第二氫障壁.膜中含有促進密接之同一種原子,可提昇第 一氫障壁膜及第二氫障壁膜之密接性。亦即,第一氫障壁 膜與第二氫障壁膜不只是互相物理連接,而是藉由同一種 原子之化學結合而連接,因此第一氫障壁膜與第二氫障壁 膜之密接性提昇。因此,可抑制氫經由第一氳障壁膜及第 二氫障壁膜連接之界面,擴散至電容絕緣膜,因此可減低 強介電體膜或高介電常數膜所組成之電容絕緣膜之極化特 92652.doc 5 •17· 1329921 性劣化。 於第一半導體裝置之製造方法,於形成電容元件之工序 與形成第二氫障壁膜之工序之間,宜包含蝕刻在第一氫障 壁膜之電容元件之周緣部露出之表面之工序;蝕刻係將第 一氫障壁膜及第二氫障壁膜所共同含有之處於原子之結合 狀態之結合鍵解離,形成未結合鍵。 如此的話,第一氫障壁膜及第二氫障壁膜所共同含有之 原子解離與第一氫障壁膜所含之其他原子之結合狀態,形 成未結合鍵,與第二氫障壁膜所同含有之原子結合。因此, 第一氫障壁膜與第二氫障壁膜不只是互相物理連接,而是 藉由共同含有之原子之化學結合而連接,因此第一氫障壁 膜與第二氩障壁膜之密接性提昇。故,可抑制氩經由第一 氫障壁膜及第二氫障壁膜連接之界面,擴散至電容絕緣 膜,因此可減低強介電體膜或高介電常數膜所組成之電容 絕緣膜之極化特性劣化。 於此情況,蝕刻宜採用惰性氣體之乾式蝕刻。 如此的話,藉由使用惰性氣體,使非期望之化學反應不 產生,可切斷第一氫障壁膜及第二氫障壁膜所共同含有之 原子彼此結合。因此,可於第一氫障壁膜表面產生多數未 結合鍵。 於第一半導體裝置之製造方法,第二氫障壁膜宜於含有 第一氫障壁膜及第二氫障壁膜所共同含有之原子之氣氛 中,藉由反應性濺鍍法所形成。 如此的話,一面將存在於氣氛中之第一氫障壁膜及第二 92652.doc 5 -18- 1329921 氫障壁膜所共同含有原子,取入第—氣障壁膜及第 壁膜連接之部分,—面堆積第二氮障壁膜,因此可提 一里飞卩早壁膜與第二氫障壁膜之密接性。 子於弟—半導體裝置之製造方法,原子宜為氮原子或氧原 製=話,第—氮障壁膜及第二氣障壁膜得以較容易之 接::、,同時可提昇第-氫障壁膜與第二氫障壁膜之密 與=半導!裝置之製造方法’於形成電容元件之工序 —^讀之卫序之間,具備除去在第—氫障壁 、电各兀件之周緣部露出之表面層之工序。 序半導體裝置之製造方法,若於形成電容元件之工 有電備使第—氫障壁膜之形成 “件之區域之外側區域之至少一部分露出之工序, 在第—氫障壁膜與電容元件之間介在其他層之情 確實提2實連接第—氣障壁膜及第二氣障壁膜,因此可 確貫棱计第-氫障壁膜與第二氫障壁膜之密接性。 “於第—半導體裝置之製造方法,除去表面層之工序包含 藉由氫氟酸洗淨表面層之工序。 除㈣制氫氟酸之濃度及洗淨時間,… “於第一半導體裝置之製造方法,除去表面層之工序包含 藉由採用惰性氣體之乾式蝕刻除去表面層之工序 如此的話,可容易僅除去表面層,同時抑制對於第一氮 92652.doc 5 -19- 1329921 障壁膜造成之損傷。 又,為了解決前述問題,本發明 造方法之特徵在於具備:形成第—氫障置'製 一虱障壁膜上形成電容元件 、工序,於弟 同時於-宏分拙序,及以覆蓋電容元件, u ^於包谷疋件之周緣部與第_ 成第二氫障壁膜之工序;且第〜相接之方式’形 包含金屬原子^ 且第—氧障壁膜及第二氫障壁膜 相互捵埤品一处心 膜及第二虱障壁膜藉由 相互擴放而岔接者;第—氫障壁 #立 金屬原子之相互擴散,於•六、-風JV壁膜係藉由 於电谷兀•件之周緣部密接。 根據第二半導體裝置之製造方法,斤止 二氫障壁臈包含促進密接之 、物壁膜及第 m 子,由於金屬原子之擴 =數大’因此可提昇第一氫障壁膜與第二氣障壁膜之密 ^亦即’第一氯障壁膜及第二氫障壁臈係經由金屬原 子之相互擴散而連接。因此可抑制氨經由第一氣障壁膜及 第二氫障壁膜連接之界面,擴散至電容絕緣膜,故可進一 步減低強介電體膜或高介電常數膜所組成之電容絕緣膜之 極化特性劣化。 於第二半導體裝置之製造方法’金屬原子宜為MTa。 ,如此的話,第一氫障壁膜及第二氩障壁膜得以較容易之 製程形成,同時由於丁1或Ta之擴散係數大,因此可提昇第 一氫障壁膜與第二氫障壁膜之密接性。 又,為了解決如述問題,本發明之第三半導體裝置之製 造方法之特徵在於具備·,形成第一氫障壁膜之工序;於第 一氫障壁膜上形成電容元件之工序;氧化於第一氫障壁膜 92652.doc 5 -20- 1329921 之電容元件之周緣部露出之表面之工序;及以覆蓋電容元 件,同時與已氧化表面相接之方式,形成含氧之第二氫障 壁膜之工序。
根據第三半導體裝置之製造方法,由於連接第一氫障壁 膜之已氧化表面層與含氧原子之第二氫障壁膜,因此藉由 氧結合,可提昇第一氫障壁膜與第二氫障壁膜之密接性, 故可減低強介電體膜或高介電常數膜所組成之電容絕緣膜 之極化特性劣化。 於第三半導體裝置之製造方法,若於形成電容元件之工 序與氧化表面之工序之間,具備使第一氫障壁膜之形成有 電容元件之區域之外側區域之至少一部分露出之工序,則 即使在第一氫障壁膜與電容元件之間有其他層介在之情 況,仍可確實連接第一氫障壁膜及第二氫障壁膜,因此可 確實提昇第一氫障壁膜與第二氫障壁膜之密接性。
於第三半導體裝置之製造方法,氧化表面之工序宜包含 於氧氣氛中施加急速加熱處理之工序。 如此的話,可僅使第一氫障壁膜之表面容易氧化,同時 抑制帶給第一.氫障壁膜之底層之影響。 於第三半導體裝置之製造方法,氧化表面之工序包含將 表面暴露於氧電漿之工序。 如此的話,由於以低溫進行氧化,因此可僅使第一氫障 壁膜之表面容易氧化,同時進一步抑制帶給第一氫障壁膜 之底層之影響。 又,為了解決前述問題,本發明之第四半導體裝置之製 92652.doc 5 -21 - 1329921 造方法宜具備形成第一氫障壁膜之工序;於第一氫障壁 膜上形成電容元件之工序;氮化於第一氫障壁膜之電容元 件之周緣部露出之表面之工序;及以覆蓋電容元件,同時 與已氮化表面相接之方式,形成含氮之第二氫障壁膜之工 序。 根據第四半導體裝置之製造方法,由於連接第一氫障壁 膜之已氮化表面層與含氮原子之第二氫障壁膜,因此藉由 ~ 氮結合,可提昇第一氫障壁膜與第二氫障壁膜之密接性, 故可減低強介電體膜或高介電常數膜所組成之電容絕緣膜 之極化特性劣化。 於第四半導體裝置之製造方法,若於形成電容元件之工 序與氮化表面之工序之間,具備使第一氫障壁膜之形成有 電容元件之區域之外側區域之至少一部分露出之工序,則 即使在第一氩障壁膜與電容元件之間有其他層介在之情 況,仍可確實連接第一氫障壁膜及第二氫障壁膜,因此可 確實提昇第一氫障壁膜與第二氫障壁膜之密接性。 _ 於第四半導體裝置之製造方法,氮化表面之工序包含於-- 氮氣氛中施加.急速加熱處理之工序。 如此的話,可僅使第一氫障壁膜之表面容易氮化,同時 抑制帶給第一氫障壁膜之底層之影響。 於第四半導體裝置之製造方法,氮化表面之工序包含將 表面暴露於氮電漿之工序。 如此的話,由於以低溫進行氮化,因此可僅使第一氫障 壁膜之表面容易氮化,同時進一步抑制帶給第一氫障壁膜 92652.doc 5 -22- 1329921 之底層之影響。 又,為了解決前述問題,本發明之第五半導體裝置之製 造方法之特徵在於具備:形成第一氫障壁膜之工序;於第 一氫障壁膜上形成電容元件之工序;於第一氫障壁膜之電 容元件之周緣部露出之部分形成密接層之工序;及以覆蓋 電容元件,同時與密接層相接之方式,形成第二氫障壁膜 之工序。 根據第五半導體裝置之製造方法,藉由於第一氫障壁膜 及第二氫障壁膜之間形成密接層,可提昇第一氫障壁膜與 第二氫障壁膜之密接性,因此用於第一氫障壁膜及第二氫 障壁膜之材料之選擇範圍沒有限制,可減低強介電體膜或 高介電常數膜所組成之電容絕緣膜之極化特性劣化。 於第五半導體裝置之製造方法,若於形成電容元件之工 序與形成密接層之工序之間,具備使第一氫障壁膜之形成 有電容元件之區域之外側區域之至少一部分露出之工序, 則即使在第一氫障壁膜與電容元件之間有其他層介在之情 況,仍可確實連接第一氫障壁膜及第二氫障壁膜,因此可 確實提昇第一.氫障壁膜與第二氫障壁膜之密接性。 於第五半導體裝置之製造方法,密接層宜吸藏氫。 如此的話,由於可捕獲擴散於密接層中之微量氫,因此 可有效抑制氫擴散於電容絕緣膜,故可進一步減低強介電 體膜或高介電常數膜所組成之電容絕緣膜之極化特性劣 化。 於第五半導體裝置之製造方法,密接層宜包含Ti或Ta。 92652.doc 5 -23- 1329921 如此的話,.由於Ti&Ta之擴散係數 妈且势 六·’因此可進一步 棱汁第一蛊障壁膜與第二氫障壁臈 y + τ 、 雄接性,同時由於Ti 或i有吸藏氫之能力,因此可 、 膜中之氯,故可大幅減低強介= =電容絕緣 成之電容絕緣膜之極化特性劣化。5 """书书數膜所組 【發明效果】 根據本發明之第一半導體裝置, % - 3由在第—氫障壁臈及 ^物壁膜中含有促進密接之同—㈣+,可 氫P早壁膜及第二氳障壁膜之密接性。 ^ ^ · 因此’可抑制氫經由 第一虱障壁膜及第二氫障壁膜連 飞由 续暄 m 4 / 要之界面’擴散至電容絕 緣膜’故可減低強介電體膜夺古 胰次円介電常數膜所組成之雷交 絕緣膜之極化特性劣化。 ^成之電合 根據本發明之第.二半導濟梦罢 μ 置,於第—氫障壁膜及第二 風障壁膜包含促進密接之全屬眉 总紅丄 屬原子,由於金屬原子之擴散 係數大,因此可提昇第一氫障辟 虱丨早土膜與第二氫障壁膜之密接 性。亦即,第-氫障㈣及第二氫障壁膜係經由金屬 之相互擴散而密接。因此’可抑制氯經由第—氯障壁膜及 第二氯障壁膜連接之界面,擴散至電容絕緣膜,故可進一 步减低強介電體膜或高介電常數膜所組成之電容絕緣膜之 極化特性劣化。 、 长根據本發明之第三半導體裝置,藉由使密接層介於第一 氫障壁膜及第二氫障壁膜之間,可提昇第一氫障壁膜血第 二氯障壁膜之密接性’因此用於第一氫障壁膜及第二氫障 壁膜之材料之選擇範圍沒有限制,可減低強介電體膜或高 92652.doc 5 •24- 1329921 介電常數膜所組成之電容絕緣膜之極化特性劣化。 根據本發明之第四半導體裝置,第一氫障壁膜之已氧化 區域所含之氧及第二氳障壁膜所含之氧,藉由氧結合而使 第一氫障壁膜及第二氫障壁膜不只是互相物理連接,還藉 由化學結合而連接。因此,可抑制氫經由第一氫障壁膜及 第二氫障壁膜連接之界面,擴散到電容絕緣膜,因此可進 一步減低強介電體膜或高介電常數膜所組成之電容絕緣膜 之極化特性劣化。 根據本發明之第五半導體裝置,第一氫障壁膜之已氮化 區域所含之氮及第二氫障壁膜所含之氮,藉由氮結合而使 第一氫障壁膜及第二氫障壁膜不只是互相物理連接,還藉 由化學結合而連接。因此,可抑制氮經由第一氫障壁膜及 第二氳障壁膜連接之界面,擴散到電容絕緣膜,因此可進 一步減低強介電體膜或高介電常數膜所組成之電容絕緣膜 之極化特性劣化。 根據本發明之第一半導體裝置之製造方法,藉由於第一 氫障壁膜及第二氫障壁膜中含有促進密接之同一種原子, 可提昇第一氫.障壁膜及第二氫障壁膜之密接性。亦即,第 一氫障壁膜與第二氫障壁膜不只是互相物理地連接,而是 藉由同一種原子之化學結合而連接,因此第一氫障壁膜與 第二氫障壁膜之密接性提昇。因此.,可抑制氫經由第一氫 障壁膜及第二氫障壁膜連接之界面,擴散至電容絕緣膜, 因此可減低強介電體膜或高介電常數膜所組成之電容絕緣 膜之極化特性劣化。 92652.doc 5 •25- 叫 9921 根據本發明之第二半導體裝 衣直之方法,於第一氫障 土膜及第二氫障壁膜包含促進密接 s 延在接之金屬原子,由於金屬 原子之擴散係數大,因此可裎显笸 鸟路μ 外弟一虱障壁膜與第二氫障 壁膜之岔接性。亦即,第—氫陸辟胺芬筮 ^虱丨草壁膜及第二氫障壁膜係經 由金屬原子之.相互擴散而連接。因此,可 氫障壁膜及第二氫障壁膜遠桩夕與品 飞、、’由第 # 11陣土胲連接之界面’擴散至電容絕緣 膜’故可進一步減低強介電體胺 &爪拽"电體膜或兩介電常數臈所組成之 電容絕緣膜之極化特性劣化。 根據本發明之第三半導體裝 不方法,由於連接第 -氫障壁膜之已氧化表面層與含氧原子之第二氫障壁膜, f此错由氧結合’可提昇第—氫障壁膜與第二氫障壁膜之 ^接性,故可減低強介電體膜或高介電常數膜所組成之電 容絕緣膜之極化特性劣化。 根據本發明之第四半導體裝置之製造方法,由於連接第 風P早壁膜之已氮化表面層與含氮原子之第二氫障壁膜, 因此可提昇第一氫障壁膜盘笛_ 拉时… …、第一虱障壁膜之密接性,故可 減低強介電體膜或高介雪赍# 屯吊數Μ所組成之電容絕緣膜之極 化特性劣化。.. 根據本發明之第五半藤辦 一 千導體裝置之製造方法,藉由於第一 虱I1早壁膜及第二氫障壁膜之間开,士、—拉麻 联4間形成密接層,可提昇第一氫 障壁膜與第二氫障壁膜夕忠 胰之在接性,因此闬於第一氫障壁膜 及第二氫障Μ之材料之選擇範圍沒有限制,可減低強介 電體膜或高介電常數膜所組成之電容絕緣膜之極化特性劣 化0 92652.doc 5 -26· 1329921 【實施方式】· (第一實施型-態) 以下’參考圖1〜圖3,說明本發明之第一實施型態之半 導體裝置°圖Η系表示第-實施型態之半導體裝置之剖面構 造。 如圖1所7F,於形成有記憶胞電晶體(省略圖示)之半導體
基板100上’形成添加例如··蝴、磷等之氧化♦膜之BPSG 膜所組成之第-層間絕緣㈣i,於該第—層間絕緣膜101 上形成氮化矽膜所組成之第一氫障壁膜102。於該第一氫障 土膜102上,形成氮化鈦鋁膜所組成之導電性之第二氫障壁 膜103。力該第二氯障壁膜1〇3上形成下部電極⑽。下部電 極HM係由白金膜組成之上層膜,及作為障壁膜之氧化銦 膜、銦膜、氮化鈦紹膜或氮化鈦膜所組成之下層臈所構成。 再者’:部電極HM亦可由白金膜組成之上層膜,及作為障 壁膜之氧化li臈、銦膜、氮化鈦銘膜或氮化鈦膜中之2以上 之膜所疊層之疊層膜所組成之下層膜所構成。 於下部電極HM上,作為強介電體膜,形成例如:贿 (SrTaBiO)膜所組成之電容絕緣膜丨〇5,於該電容絕緣膜1 ^ 上,形成白金膜所組成之上部電極1〇“如此,由下部電極 1〇4电今絕緣膜105及上部電極106,形成強介電體電容器 (電容元件^ 〇 於第一氫障壁膜102上,α覆蓋第二氫障壁膜1〇3側面及 強介電體電容器之方式’形成用以緩和該強介電體電容器 之階差之臭氧TE0S膜所組成之第二層絕緣膜。於第 92652.doc 5 •27· 1329921 層間、’邑緣膜101上,以覆蓋第一氫障壁膜側面及第二 層間、,、巴緣膜1G 7之方式,形成氮化鈦膜所組成之第三氮障 壁膜108。 以貝通第一氫障壁膜102及第一層間絕緣膜101而延伸之 方式形成鎢(W)膜所組成之接觸點插塞丨09,該接觸點插 塞109係經由第二氫障壁膜1〇3,連接砷等所注入之半導體 基板1〇〇及強介電體電容器之下部電極1〇4。於第一層間絕 緣膜101上,覆蓋第三氫障壁膜而形成第三層間絕緣膜 10再者於第二層間絕緣膜11 〇上通常形成配線。 如此,圖1所示強介電體電容器具有周圍完全由第一氫障 壁膜102、第二氫障壁膜1〇3及第三氫障壁膜1〇8覆蓋之構 造。 在此’第一實施型態之半導體裝置之特徵在於,第一氫 P早壁膜102由氮化矽膜所組成,同時第三氫障壁膜1〇8由氮 化欽銘膜所組成,於第一氫障壁膜1〇2及第三氫障壁膜1〇8 含有使互相之膜密接之同一種原子,在此則共同含有氮原 子。 圖2係表示在氫濃度4%及ι〇〇%之各氣氛中,對於圖1所示 強介電體電容器’以4〇〇它進行1〇分鐘熱處理之情況之強介 電體膜所組成之電容絕緣膦105之極化特性,前述以往例之 圖13所示資料一併表示。 由圖2可知’相較於前述以往例之情況,於氫濃度4%及 100°/。之各氣氛中之熱處理之情況,大幅抑制強介電體膜所 组成之電容絕緣膜1〇5之極化特性劣化,如同氫濃度1〇〇0/〇 92652.doc 5 -28- 1329921 之氣氛中之熱處理之情況所示,可知在還原性特別強之氣 氛中施加熱處理時,抑制強介電體膜所組成之電容絕緣臈 105之極化特性劣化之程度大。 、 圖3係表示於圖2所示在氫濃度10〇%之氣氛中,以4〇〇它 進行10分鐘熱處理之情況,第一氫障壁膜1〇2及第三氫障壁 膜108之連接部分之TEM剖面圖,但由圖3可知,於氮化矽 膜組成之第一氫障壁膜1〇2與氮化鈦鋁膜組成之第三氣障 壁膜108之接觸部分3A,並未觀察到前述圖12所示之間隙。 在此,於第一氫障壁膜102及第三氫障壁膜1〇8相接部 分,第一Λ障壁膜102及第三氫障壁膜1〇8係藉由氮之共有 結合而結合。亦即,氮原子具有結合鍵,以便架設於第— 氫障壁膜102及第二氫障壁膜108,擔任架橋的角色。故, 於第一氫障壁膜102及第二氫障壁膜1〇8相接之境界區域, 形成氮原子組成之層,並成為密接區域,因此不會形成間 隙,而且於第一氫障壁膜1〇2與第三氫障壁膜1〇8連接之部 刀,不會形成具有氫擴散通道之作用之氧化石夕膜。 如此,本件發明人等再度確認強介電體膜之極化特性劣 化之原因在於,大幅依存於氫障壁膜彼此連接之界面狀 悲,若藉由使具有互相連接部分之各氫障壁膜,共同含有 促進山接之同一種原子,以提昇氫障壁膜彼此之密接性的 話,將獲得可抑制強介電體膜之極化特性劣化之效果。 如以上,根據第一貫施型態,藉由在第一氫障壁膜102 及第三氫障壁膜108中共同含有使互相之膜密接之同一種 原子第—氫障壁膜及第二氫障壁膜不只是互相物理連 92652.doc 5 -29· 1329921 接,還藉由同一種原子之化學結合而連接,因此可提昇第 一氫障壁膜102及第三氫障壁膜108之密挺性。因此,可抑 制氫經由第一氫障壁膜102及第三氫障壁膜108連接之界 面,擴散至電容絕緣膜105,故可減低強介電體膜所組成之 電容絕緣膜105之極化特性劣化。其結果,可實現可靠度優 異之強介電體記憶體。 又,圖1所示之強介電體電容器係下部電極104成為電容 % 規定口之構造,但亦可為上部電極106成為電容規定口之構 ·> 造以取代此。 又,於第一實施型態,電容絕緣膜105係由作為強介電體 膜之S B T膜所構成,但取代此,由可還原之材料,例如: PZT類組成之膜、BLT類組成之膜、BST類組成之膜、或钽 氧化物膜等組成之情況,亦可獲得相同效果。又,電容絕 緣膜105雖由強介電體膜所組成,但電容絕緣膜105由高介 電常數膜組成之情況,當然亦可獲得相同效果。 又,於第一實施型態,說明於第一氫障壁膜102及第三氳 _ 障壁膜108中共同含有氮原子,作為使互相之膜密接之同一---種原子,但藉由於第一氫障壁膜102採用氮氧化矽膜等,同 時於第三氫障壁膜108使用氧化鈦鋁膜或氧化鋁膜等,於第 一氫障壁膜102及第三氫障壁膜108中,共同含有氧原子, 作為使互相之膜密接之原子,亦可與使密接之原子為氮原 子之情況相同,提昇第一氫障壁膜102及第三氫障壁膜108 之密接性。如此,使第一氫障壁膜102及第三氫障壁膜108 共同含有氮原子或氧原子,由於容易在熱處理、電漿處理、 92652.doc 5 -30- 1329921 反應性濺鍍及CVD等形成氮化物或氧化物,因此可提昇半 導體製程之自由度。 再者,於第一實施型態,不限於在第一氫障壁膜102使用 氮氧化矽膜,於第三氫障壁膜108使用氧化鈦鋁膜或氧化鋁 膜等之情況,只要是作為氫障壁膜發揮機能,共同含有氧 原子者均可。 又,第一氫障壁膜102及第三氫障壁膜108亦可作為同樣 材料所組成之膜。藉此,提昇第一氫障壁膜102及第三氫障 壁膜108之密接性,同時不受到後工序之熱處理所造成之熱 膨脹、熱收縮或應力變化之影響,因此第一氳障壁膜102 及第三氫障壁膜108連接之部分對於熱安定,故可進一步減 低強介電體膜或高介電常數膜所組成之電容絕緣膜之極化 特性劣化。 (第二實施型態) 以下,參考圖4,說明本發明之第二實施型態之半導體裝 置。圖4係表示第二實施型態之半導體裝置之剖面構造。 如圖4所不,於形成有記憶胞電晶體(省略圖不)之半導體 基板200上,形成添加例如:硼、磷等之氧化矽膜之BPSG 膜所組成之第一層間絕緣膜201,於該第一層間絕緣膜201 上形成氧化鈦鋁膜所組成之第一氫障壁膜202。於該第一氫 障壁膜202上,形成氮化鈦鋁膜所組成之導電性之第二氫障 壁膜203。於該第二氫障壁膜203上形成下部電極204。下部 電極204係由白金膜組成之上層膜,及作為障壁膜之氧化銦 膜、銦膜、氮化鈦鋁膜或氮化鈦膜所組成之下層膜所構成。 92652.doc 5 •31 - 1329921 再者,下部電桎204亦可由白金膜組成之上層膜,及作為障 壁膜之氧化銦膜、銦膜、氮化鈦鋁膜或氮化鈦膜中之2以上 之膜所疊層之疊層膜所組成之下層膜所構成。 於下部電極204上,作為強介電體膜,形成例如:SBT (SrTaBiO)膜所組成之電容絕緣膜205,於該電容絕緣膜205 上,形成白金膜所組成之上部電極206。如此,由下部電極 204、電容絕緣膜205及上部電極206,形成強介電體電容器 (電容元件)。 於第一氫障壁膜202上,以覆蓋第二氫障壁膜203側面及 強介電體電容器之方式,形成用以缓和該強介電體電容器 之階差之臭氧TEOS膜所組成之第二層間絕緣膜207。於第 一層間絕緣膜20 1上,以覆蓋第一氫障壁膜202側面及第二 層間絕緣膜207之方式,形成氮化鈕膜所組成之第三氫障壁 膜 208。 以貫通第一氫障壁膜202及第一層間絕緣膜20 1而延伸之 方式,形成鎢(W)膜所組成之接觸點插塞209,該接觸點插 塞209係經由第二氫障壁膜203,連接砷等所注入之半導體 基板200及強介電體電容器之下部電極204。於第一層間絕 緣膜201上,覆蓋第三氫障壁膜208而形成第三層間絕緣膜 2 10。再者,於第三層間絕緣膜210上通常形成配線。 如此,圖4所示強介電體電容器具有周圍完全由第一氳障 壁膜202、第二氫障壁膜203及第三氫障壁膜208覆蓋之構 造。 在此,第二實施型態之半導體裝置之特徵在於,第一氫 92652.doc 5 -32- 1329921 障壁膜202由氧化鈦鋁膜所組成,同時第三氫障壁膜208由 氮化鈕膜所組成,含有藉由相互擴散而使互相之膜密接之 金屬原子,例如:鈦、銘及姐。亦即,藉由使第一氫障壁 膜202及第三氫障壁膜中,共同含有前述之金屬原子,以便 藉由金屬原子之相互擴散作用,提昇第一氫障壁膜202與第 三氫障壁膜208之密接性。又,由於鈦或鈕之擴散係數高, 因此相互擴散作用變大,故可進一步提昇第一氫障壁膜202 與第三氫障壁膜208之密接性。 如以上,根據第二實施型態,由於第一氫障壁膜202及第 三氫障壁膜208中所含之金屬原子之存在,產生相互擴散作 用,第一氫障壁膜202及第三氫障壁膜208之密接性提昇, 因此可抑制氫經由第一氫障壁膜202及第三氫障壁膜208連 接之界面,擴散至電容絕緣膜205,故可減低強介電體膜所 組成之電容絕緣膜205之極化特性劣化。其結果,可實現可 靠度優異之強介電體記憶體。又,作為在第一氫障壁膜202 與第三氫障壁膜208中使互相之膜密接之原子,可利用在半 導體製程被廣泛利用之金屬原子,其中若使用鈦及钽,從 擴散係數變高.、相互擴散作用變大來看,優點甚多。 又,於第二實施型態,第一氫障壁膜202及第三氫障壁膜 208亦可互相含有同一種金屬原子。例如:亦可第一氫障壁 膜202有氧化鈦鋁組成,第三氫障壁膜208由氮化鈦鋁膜組 成。此時,藉由同一種金屬原子之鈦之金屬結合,第一氫 障壁膜202及第三氫障壁膜208接合,故相互之膜之密接性 提高。 92652.doc 5 -33- 1329921 又,圖4所示之強介電體電容器係下部電極204成為電容 規定口之構造,但亦可為上部電極206成為電容規定口之構 造以取代此。 又,於第二實施型態,電容絕緣膜205係由作為強介電體 膜之SBT膜所構成,但取代此,由可還原之材料,例如: PZT類組成之膜、BLT類組成之膜、BST類組成之膜、或鈕 氧化物膜等組成之情況,亦可獲得相同效果。又,電容絕 緣膜205雖由強介電體膜所組成,但電容絕緣膜205由高介 電常數膜組成之情況,當然亦可獲得相同效果。 又,第一氫障壁膜202及第三氫障壁膜208亦可作為同樣 材料所組成之膜。藉此,提昇第一氫障壁膜202及第三氫障 壁膜208之密接性,同時不受到後工序之熱處理所造成之熱 膨脹、熱收縮或應力變化之影響,因此第一氫障壁膜202 及第三氫障壁膜208連接之部分對於熱安定,故可進一步減 低強介電體膜或高介電常數膜所組成之電容絕緣膜之極化 特性劣化。 (第三實施型態) 以下,參考圖5,說明本發明之第三實施型態之半導體裝 置。圖5係表示第三實施型態之半導體裝置之剖面構造。 如圖5所示,於形成有記憶胞電晶體(省略圖示)之半導體 基板300上,形成添加例如:硼、磷等之氧化矽膜之BPSG 膜所組成之第一層間絕緣膜301,於該第一層間絕緣膜301 上形成氮化矽膜所組成之第一氫障壁膜302。於該第一氫障 壁膜302上,形成氮化鈦鋁膜所組成之導電性之第二氫障壁 92652.doc 5 -34- 1329921 膜303。於該第·二氫障壁膜303上形成下部電極304。下部電 極304係由白金膜組成之上層膜,及作為障壁膜之氧化銦 膜、銦膜、氮化鈦鋁膜或氮化鈦膜所組成之下層膜所構成。 再者,下部電極304亦可由白金膜組成之上層膜,及作為障 壁膜之氧化銦膜、銦膜、氮化鈦鋁膜或氮化鈦膜中之2以上 之膜所疊層之疊層膜所組成之下層膜所構成。 於下部電極304上,作為強介電體膜,形成例如:SBT (SrTaBiO)膜所組成之電容絕緣膜305,於該電容絕緣膜305 上,形成白金膜所組成之上部電極306。如此,由下部電極 3 04、電容絕緣膜305及上部電極306,形成強介電體電容器 (電容元件)。 於第一氫障壁膜302上,以覆蓋第二氫障壁膜303側面及 強介電體電容器之方式,形成用以緩和該強介電體電容器 之階差之臭氧TEOS膜所組成之第二層間絕緣膜307。於第 一層間絕緣膜301上,以覆蓋第一氫障壁膜302側面及第二 層間絕緣膜307之方式,形成由膜厚1〜10 nm之鈦膜所組成 之密接膜308。於該密接膜308上,形成氮化鈦鋁膜所組成 之第三氫障壁.膜309。如此,第一氫障壁膜302及第三氫障 壁膜309係經由密階層308而連接。 以貫通第一氫障壁膜302及第一層間絕緣膜301而延伸之 方式,形成鎢(W)膜所組成之接觸點插塞3 10,該接觸點插 塞310係經由第二氫障壁膜303,連接砷等所注入之半導體 基板300及強介電體電容器之下部電極304。於第一層間絕 緣膜301上,覆蓋第三氫障壁膜309而形成第三層間絕緣膜 92652.doc 5 -35- 1329921 3 11。再者,於第三層間絕緣膜3 11上通常形成配線。 如此,圖5所·示強介電體電容器具有周圍完全由第一氫障 壁膜302、第二氫障壁膜303及第三氫障壁膜309覆蓋之構 造。 在此,第三實施型態之半導體裝置之特徵在於,藉由使 密接層308介在第一氫障壁膜302及第三氫障壁膜309之 間,氫障壁膜以便提升第一氫障壁膜302與第三氫障壁膜
309之密接性之點。 如以上,根據第三實施型態,由於藉由使密接層308介在 第一氫障壁膜302及第三氫障壁膜309之間,以便提升第一 氫障壁膜302與第三氫障壁膜309之密接性,因此用於第一 氫障壁膜302及第三氫障壁膜309所用材料之選擇範圍沒有 限制,而可限制氫擴散到電容絕緣膜305,因此可減低強介 電體膜所組成之電容絕緣膜305之極化特性劣化。其結果, 可實現可靠度優異之強介電體記憶體。
又,經由密階層308可防止氫擴散到電容絕緣膜305,因 此若使密接層308中含有過渡金屬3A、4A及5 A族,利用此 等金屬所含有之氫吸藏能力的話,可經由密接層3 08,進一 步防止氳擴散到電容絕緣膜305,因此可進一步減低強介電 體膜所組成之電容絕緣膜305之極化特性劣化。特別是過渡 金屬若利用鈦或钽的話,由於鈦或鈕具有高擴散係數,因 此可進一步提昇使第一氫障壁膜302及第三氫障壁膜309互 相密接之效果。 再者,於第三實施型態,說明採用氮化矽膜作為第一氫 92652.doc 5 -36- 1329921 障壁膜302,揲用氮化鈦鋁膜作為第三氫障壁膜309之情 況,但並不限定於此,只要是作為氫障壁膜組成之材料均 可。 再者,於第三實施型態,由於使密接層308介在第一氫障 壁膜302與第三氫障壁膜309之間,因此於第一氫障壁膜302 與密接層308之間,及第三氫障壁膜309與密接層308之間並 未形成氧化矽膜。故,氫不會浸入第一氫障壁膜302與第三 氫障壁膜309之間。 又,圖5所示之強介電體電容器係下部電極304成為電容 規定口之構造,但亦可為上部電極306成為電容規定口之構 造以取代此。 又,於第三實施型態,電容絕緣膜305係由作為強介電體 膜之SBT膜所構成,但取代此,由可還原之材料,例如: PZT類組成之膜、BLT類組成之膜、BST類組成之膜、或钽 氧化物膜等組成之情況,亦可獲得相同效果。又,電容絕 緣膜305雖由強介電體膜所組成.,但電容絕緣膜305由高介 電常數膜組成之情況,當然亦可獲得相同效果。 (第四實施型態) 以下,參考圖6(a)〜圖6(e),說明本發明之第四實施型態 之半導體裝置之製造方法。 ‘如圖6(a)所示,於形成有記憶胞電晶體(省略圖示)之半導 體基板400上,形成添加例如··硼、磷等之Si02所示之氧化 矽膜之BPSG膜所組成之第一層間絕緣膜401。其次,藉由 電漿CVD法,於該第一層間絕緣膜401上,形成氮化矽膜所 92652.doc 5 -37- 1329921 組成第一氫障壁膜402。再者,藉由電漿CVD法形成氮化矽 膜組成之第一氫障壁膜402之際,一般產生多數之活性氫, 但由於是在後述形成強介電體電容器之前,因此原理上可 避免活性氫之影響。 其次,如圖6(b)所示,於第一層間絕緣膜401及第一氫障 壁膜402,形成鎢(W)膜或多晶矽膜組成、下端部與記憶胞 電晶體連接之接觸點插塞403。其次,於第一氫障壁膜402 及接觸點插塞403上,堆積氮化鈦鋁膜所組成之氫障壁層之 後,於該氫障壁層上,經由從下方依序疊層銦膜及氧化銦 膜之疊層體所組成之氧障壁層,堆積促進強介電體膜結晶 成長之白金膜所組成之第一導電膜。此後,藉由將氫障壁 層、氧障壁層及第一導電膜圖案化,形成與接觸點插塞403 上端部連接之第二氫障壁膜404及下部電極405。 其次,於下部電極405上,由下依序成膜SBT膜組成之強 介電體膜及白金膜組成之第二導電膜之後,將強介電體膜 及第二導電膜圖案化之後,形成電容絕緣膜406及上部電極 407。如此,形成下部電極405、電容絕緣膜406及上部電極 407所組成之.強介電體電容器(電容元件),接觸點插塞403 係經由第二氫障壁膜404,電性連接於半導體基板400及強 介電體電容器之下部電極405。其次,於第一氫障壁膜402 上,以覆蓋第二氫障壁膜404側面及強介電體電容器之方 式,堆積絕緣膜408,其係由臭氧TEOS膜所組成,同時緩 和強介電體電容器之階差者。再者,以上所述之半導體裝 置之製造工序為一例,本實施型態不限定於此。 92652.doc 5 •38- 1329921 其次,如圖6(c)所示,藉由將絕緣膜408圖案化,使存在 於第一氫障壁膜402之強介電體電容器之周緣部之表面露 出(再者,於此,圖案化後之絕緣膜408稱為絕緣膜408a, 同時表面露出之第一氫障壁膜402稱為第一氫障壁膜 402a)。如此,藉由使第一氫障壁膜402之表面之形成有強 介電體電容器之區域之外側區域之至少一部分露出,即使 於第一氫障壁膜402與強介電體電容器之間有其他層介 在,第一氫障壁膜402與後述之第三氫障壁膜410仍可確實 連接,故可確實提升第一氫障壁膜402與第三氫障壁膜410 之密接性。 又,如圖6(c)所示,於第一氫障壁膜402a露出之部分之表 面,形成表面層409。亦即,通常進行藉由乾式蝕刻或濕式 蝕刻之圖案化,因此乾式蝕刻之際所用氣體之殘留物、濕 式蝕刻之際所用藥液之殘留物、此等氣體或藥液與第一氫 障壁層402之反應層、或除去圖案化之際作為掩模使用之光 阻之際之洗淨等所產生之氧化層等,作為表面層409而形成 於第一氫障壁膜402露出之部分之表面。 其次,如圖.6(d)所示,藉由採用氫氟酸之洗淨,除去第 一氫障壁膜402a之表面層409(再者,於此,已除去表面層 409後之第一氫障壁膜402稱為第一氫障壁膜402a)。如此, 藉由控制氫氟酸濃度及洗淨時間,可容易僅除去表面層。 其次,如圖6(e)所示,於已除去表面層409後之第一氫障 壁膜402b上,覆蓋絕緣膜408a全體而形成氮化鈦鋁膜所組 成之第三氫障壁膜410。再者,於圖6(e),第一氫障壁膜402b 92652.doc 5 -39- 1329921 ,但未圖案化 及第三氫障壁膜41〇係以已圖案化之狀態表示 亦無妨。 如以上,根據第四實施型態,由於除去作為 ^膜=第三氨障壁膜4_接性之要因,亦即形成於 一,壁膜4〇2表面之已變質之表面層_之後,連接第 :物壁膜402及第三氫障壁膜41〇,因此可提升第一氯障 二膜:〇2與*二氫障壁膜41{)之密接性’故可減低強介電體 、所:成之電容絕緣膜4〇6之極化特性劣化。其結果,可實 現可靠度優異之介電體記憶體。 -再者’於第四實施型態,第一氫障壁膜4〇2及第三氫障壁 膜410只要含有同一種原子的話,並不限於此等。 “ '於第四κ她型態,除去表面層4〇9時係將氫氟酸作為 :液:吏用而進行濕式蝕刻,㉟亦可進行採用氬氣等惰性氣 姐,精由電漿之乾式蝕刻。如此的話,即使將容易由於利 气氟S文之藥液之濕式蝕刻而受損之氧化鋁膜等,作為第 虱Ρ手壁膜402使用之情況,仍可不影響第一氫障壁膜4〇2 内而僅除去表面層409。並且’即使是藉由將氫氟 液 # 用 >、、H ^ ^ “式姓刻所無法化學除去之表面層409,仍 藉由彈出原子之物理方法而除去。 於第四實施型態,例如:圖6(e)所示之強介電體電容 器係下部電極405成為電容規定口之構造,但亦可為上部= 極407成為電容規定口之構造以取代此。 又於第四實施型態,電容絕緣膜406係由作為強介電體 膜之SBT膜所構成’但取代此,由可還原之材肖,例如: 92652.doc 5 1329921 PZT類組成之膜、BLT類組成之膜、BST類組成之膜、或鈕 氧化物膜等組成之情況,亦可獲得相同效果。又,電容絕 緣膜406雖由強介電體膜所組成,但電容絕緣膜406由高介 電常數膜組成之情況,當然亦可獲得相同效果。 (第五實施型態) 以下,參考圖7(a)〜圖7(e),說明本發明之第五實施型態 之半導體裝置之製造方法。 ~ 如圖7(a)所示,於形成有記憶胞電晶體(省略圖示)之半導 體基板500上,形成添加例如:硼、磷等之Si02所示之氧化 矽膜之BPSG膜所組成之第一層間絕緣膜501。其次,藉由 電漿CVD法,於該第一層間絕緣膜501上,形成氮化矽膜所 組成第一氫障壁膜502。再者,藉由電漿CVD法形成氮化矽 膜組成之第一氫障壁膜502之際,一般產生多數之活性氫, 但由於是在後述形成強介電體電容器之前,因此原理上可 避免活性氫之影響。 其次,如圖7(b)所示,於第一層間絕緣膜501及第一氫障 籲 壁膜502,形成鎢(W)膜或多晶矽膜組成、下端部與記憶胞-· 電晶體連接之接觸點插塞503。其次,於第一氫障壁膜502 及接觸點插塞503上,堆積氮化鈦鋁膜所組成之氫障壁層之 後,於該氫障壁層上,經由從下方依序疊層銦膜及氧化銦 膜之疊層體所組成之氧障壁層,堆積促進強介電體膜結晶 成長之白金膜所組成之第一導電膜。此後,藉由將氫障壁 層、氧障壁層及第一導電膜圖案化,形成與接觸點插塞503 上端部連接之第二氫障壁膜504及下部電極505。 92652.doc 5 -41 - 1329921 其次,於下部電極505上,由下依序成膜SBT膜組成之強 介電體膜及白金膜組成之第二導電膜之後,將強介電體膜 及第二導電膜圖案化之後,形成電容絕緣膜506及上部電極 507。如此,形成下部電極505、電容絕緣膜506及上部電極 507所組成之強介電體電容器(電容元件),接觸點插塞503 係經由第二氫障壁膜504,電性連接於半導體基板500及強 介電體電容器之下部電極505。其次,於第一氫障壁膜502 上,以覆蓋第二氫障壁膜504侧面及強介電體電容器之方 式,堆積絕緣膜508,其係由臭氧TEOS膜所組成,同時緩 和強介電體電容器之階差者。再者,以上所述之半導體裝 置之製造工序為一例,本實施型態不限定於此。 其次,如圖7(c)所示,藉由將絕緣膜508圖案化,使存在 於第一氫障壁膜502之強介電體電容器之周緣部之表面露 出(再者,於此,圖案化後之絕緣膜508稱為絕緣膜508a)。 如此,藉由使第一氫障壁膜502之表面之形成有強介電體電 容器之區域之外側區域之至少一部分露出,即使於第一氫 障壁膜502與強介電體電容器之間有其他層介在,第一氫障 壁膜502與後.述之第三氫障壁膜510仍可確實連接,故可確 實提升第一氫障壁膜502與第三氫障壁膜510之密接性。 其次,如圖7(d)所示,藉由施加在氧氣氛中之急速加熱 處理,於氮化矽膜所組成之第一氫障壁膜502之表面,形成 例如:SiO所示之氧化矽層所組成之表面氧化層509(再者, 於此,已形成表面氧化層509後之第一氫障壁膜502稱為第 一氫障壁膜502a)。又,藉由在400°C〜800°C的範圍内施加 92652.doc 5 -42- 1329921 氧氣氛中之急速加熱處理,可不對於第一氫障壁膜5〇2申成 為底層之部分造成損傷,而僅氧化第一氫障壁獏之表面, 形成表面氧化層509 » 其次,如圖7(e)所示,於第一氫障壁膜⑽以上,以覆蓋絕 緣膜508a全體之方式’形成氧化紹膜所組成之第三氯障壁 膜5H)。再者,於圖7(e),帛―氫障壁膜仙及第三氮障: 膜5 10係以已圖案化之狀態表示,但未圖案化亦無妨。 如以上,根據第五實施型態,由於連接第一氫障壁膜Μ】 中已氧化之表面氧化層509,及含有對於該表面氧化層5〇9 促進在接性之氧原子之第三氫障壁膜51〇,因此第一氫障壁 膜5〇2與第二氫障壁膜51〇不只是互相物理連接,而是藉由 同—種原+之化學結合而連接,因此可提升第一氯障壁膜 5〇2與第三氫障壁膜51〇之密接性,故可減低強介電體膜所 =成之電容絕緣膜506之極化特性劣化。又,此時,第一氫 障壁臈502及第三氫障壁膜別連接之部分,氧原子成為架 橋使第一氫障壁膜502及第三氫障壁膜51〇密接,故未形 成具有氫擴散通道之作用之氧化膜。 又於第五貫施型態,將第一氫障壁膜5〇2之表面氧化, 形成表面氧化層5〇9之際,施加在氧氣氛下之急速加熱處 m可藉由暴露在氧電漿,以形成表面氧化層5〇9。如 此的話’由於可在層c〜_ec範圍内之低溫形成表面氧 化層509 ’因此更減少對於第一氫障壁膜5〇2之成為底層部 分之損傷。 又’於第五實施型態 說明藉由將第一氫障壁膜5〇2之表 92652.doc 5 -43· 1329921 面,化而形成表面氧化層5〇9,連接該表面氧化層5〇9及含 有乳原子之第二氫障壁膜51G,提昇第一氫障壁膜502盘第 三氫障壁膜5H)之密接性之情況1而,即使在作為第_氯 障壁膜5G2’藉由例如:採用氧化鈦紹膜,將其表面氮化, 形成表面氮化層’連接該表面氮化層與採用纟有氮之例 如.虱化鈦鋁膜之第三氫障壁膜5丨〇之情況,由於第三氫障 土膜510所含之氮原子具有對於表面氮化層促進密接性之 作用,因此同樣地,仍可提昇第一氫障壁膜5〇2及第三氫产 壁膜510之密接性。 早 又,於第五實施型態,例如:圖7(e)所示之強介電體電容 器係下部電極505成為電容規定σ之構造,但亦可為上部電 極507成為電容規定口之構造以取代此。 又,於第五實施型態,電容絕緣膜5〇6係由作為強介電體 膜之SBT膜所構成,但取代此,由可還原之材料,例如: ΡΖΤ類組成之膜、BLT類組成之膜、BST類組成之膜、或鈕 氧化物膜等組成之情況,亦可獲得相同效果。又電容絕 緣膜506雖由強介電體膜所組成,但電容絕緣膜5〇6由高= 電常數膜組成之情況,當然亦可獲得相同效果。 (弟六實施型態) 以下,參考圖8(a)〜圖8(e),說明本發明之第六實施型態 之半導體裝置之製造方法。 ~ 如圖8(a)所示,於形成有記憶胞電晶體(省略圖示)之半導 體基板600上,形成添加例如:硼、磷等之以〇2所示 〜韦α 1匕 矽膜之BPSG膜所組成之第一層間絕緣膜6〇1。其次,藉由 92652.doc 5 -44 - 1329921 電漿CVD法,於該第一層間絕緣膜601上,形成氮化矽膜所 組成第一氫障壁膜602。再者,藉由電漿CVD法形成氮化矽 膜組成之第一氫障壁膜602之際,一般產生多數之活性氫, 但由於是在後述形成強介電體電容器之前,因此原理上可 避免活性氫之影響。 其次,如圖8(b)所示,於第一層間絕緣膜601及第一氳障 壁膜602,形成鎢(W)膜或多晶矽膜組成、下端部與記憶胞 電晶體連接之接觸點插塞603。其次,於第一氫障壁膜602 及接觸點插塞603上,堆積氮化鈦鋁膜所組成之氫障壁層之 後,於該氫障壁層上,經由從下方依序疊層銦膜及氧化銦 膜之疊層體所組成之氧障壁層,堆積促進強介電體膜結晶 成長之白金膜所組成之第一導電膜。此後,藉由將氫障壁 層、氧障壁層及第一導電膜圖案化,形成與接觸點插塞603 上端部連接之第二氫障壁膜604及下部電極605。 其次,於下部電極605上,由下依序成膜SBT膜組成之強 介電體膜及白金膜組成之第二導電膜之後,將強介電體膜 及第二導電膜圖案化之後,形成電容絕緣膜606及上部電極 607。如此,形成下部電極605、電容絕緣膜606及上部電極 607所組成之強介電體電容器,接觸點插塞603係經由第二 氫障壁膜604,電性連接於半導體基板600及強介電體電容 器之下部電極605。其次,於第一氫障壁膜602上,以覆蓋 第二氫障壁膜604側面及強介電體電容器之方式,堆積絕緣 膜608,其係由臭氧TEOS膜所組成,同時緩和強介電體電 容器之階差者。再者,以上所述之半導體裝置之製造工序 92652.doc 5 -45- 1329921 為一例,本實'施型態不限定於此。 其次,如圖8(c)所示,藉由將絕緣膜608圖案化,使存在 於第一氫障壁膜602之強介電體電容器之周緣部之表面露 出(再者,於此,圖案化後之絕緣膜608稱為絕緣膜608a)。 如此,藉由使第一氫障壁膜602之表面之形成有強介電體電 容器之區域之外側區域之至少一部分露出,即使於第一氫 障壁膜602與強介電體電容器之間有其他層介在,第一氫障 壁膜602與後述之第三氫障壁膜610仍可確實連接,故可確 實提升第一氫障壁膜602與第三氫障壁膜610之密接性。 其次,如圖8(d)所示,於第一氫障壁膜602上,覆蓋絕緣 膜608a而形成鈦膜所組成之密接層609。 其次,如圖8(e)所示,於密接層609上形成氮化鈦銘膜所 組成之第三氫障壁膜610。再者,於圖8(e),第一氫障壁膜 602、密接層609及第三氫障壁膜610係以已圖案化之狀態表 示,但未圖案化亦無妨。 如以上,根據第六實施型態,由於藉由在第一氫障壁膜 602及第三氫障壁膜610之間形成密接層609,可提升第一氫 障壁膜602與·第三氫障壁膜610之密接性,因此用於第一氫 障壁膜602及第三氫障壁膜610所用材料之選擇範圍沒有限 制,可減低強介電體膜所組成之電容絕緣膜606之極化特性 劣化。 又,經由密階層609可防止氫擴散到電容絕缘膜606,因 此若使密接層609中含有過渡金屬3A、4A及5A族,利用此 等金屬所含有之氫吸藏能力的話,可經由密接層609,進一 92652.doc 5 -46- 1329921 步防止氫經由密接層609擴散到電容絕緣膜606,因此可進 一步減低強介-電體膜所組成之電容絕緣膜606之極化特性 劣化。特別是過渡金屬若利用鈦或鈕的話,由於鈦或钽具 有高擴散係數,因此藉由密接層609與第一氫障壁膜602及 第三氫障壁膜610間之相互擴散,進一步提升使第一氫障壁 膜602與第三氫障壁膜610互相密接之效果。 再者,於第六實施型態,說明採用氮化矽膜作為第一氫 障壁膜602,採用氮化鈦鋁膜作為第三氫障壁膜610之情 況,但並不限定於此,只要是作為氫障壁膜組成之材料均 "5J- 〇 又,於第六實施型態,例如:圖8(e)所示之強介電體電容 器係下部電極605成為電容規定口之構造,但亦可為上部電 極607成為電容規定口之構造以取代此。 又,於第六實施型態,電容絕緣膜606係由作為強介電體 膜之SBT膜所構成,但取代此,由可還原之材料,例如: PZT類組成之膜、BLT類組成之膜、BST類組成之膜、或鈕 氧化物膜等組成之情況,亦可獲得相同效果。又,電容絕 緣膜606雖由.強介電體膜所組成,但電容絕緣膜606由高介 電常數膜組成之情況,當然亦可獲得相同效果。 (第七實施型態) 以下,參考圖9(a)〜圖9(e),說明本發明之第七實施型態 之半導體裝置之製造方法。 如圖9(a)所示,於形成有記憶胞電晶體(省略圖示)之半導 體基板700上,形成添加例如:硼、磷等之Si02所示之氧化 92652.doc 5 -47- 1329921 矽膜之BPSG膜所組成之第一層間絕緣膜70 1。其次,藉由 電漿CVD法,於該第一層間絕緣膜701上,形成氮化矽膜所 組成第一氫障壁膜702。再者,藉由電漿CVD法形成氮化矽 膜組成之第一氫障壁膜702之際,一般產生多數之活性氫, 但由於是在後述形成強介電體電容器之前,因此原理上可 避免活性氫之影響。 其次,如圖9(b)所示,於第一層間絕緣膜70 1及第一氫障 壁膜702,形成鎢(W)膜或多晶矽膜組成、下端部與記憶胞 電晶體連接之接觸點插塞703。其次,於第一氫障壁膜702 及接觸點插塞703上,堆積氮化鈦鋁膜所組成之氫障壁層之 後,於該氫障壁層上,經由從下方依序疊層銦膜及氧化銦 膜之疊層體所組成之氧障壁層,堆積促進強介電體膜結晶 成長之白金膜所組成之第一導電膜。此後,藉由將氫障壁 層、氧障壁層及第一導電膜圖案化,形成與接觸點插塞703 上端部連接之第二氫障壁膜704及下部電極705。 其次,於下部電極705上,由下依序成膜SBT膜組成之強 介電體膜及白金膜組成之第二導電膜之後,將強介電體膜 及第二導電膜.圖案化之後,形成電容絕緣膜706及上部電極 707。如此,形成下部電極705、電容絕緣膜706及上部電極 707所組成之強介電體電容器,接觸點插塞703係經由第二 氫障壁膜704,電性連接於半導體基板700及強介電體電容 器之下部電極705。其次,於第一氫障壁膜702上,以覆蓋 第二氫障壁膜704側面及強介電體電容器之方式,堆積絕緣 膜708,其係由臭氧TEOS膜所組成,同時緩和強介電體電 92652.doc 5 -48· 1329921 容器之階差者。再者,以上所述之半導體裝置之製造工序 為一例,本實施型態不限定於此。 其次,如圖9(c)所示,藉由將絕緣膜708圖案化,使存在 於第一氫障壁膜702之強介電體電容器之周緣部之表面露 出(再者,於此,圖案化後之絕緣膜708稱為絕緣膜708a)。 如此,藉由使第一氫障壁膜702之表面之形成有強介電體電 容器之區域之外側區域之至少一部分露出,即使於第一氫 障壁膜702與強介電體電容器之間有其他層介在,第一氩障 壁膜702與後述之例如:氮化鋁膜所組成之第三氫障壁膜 709仍可確實連接,故可確實提升第一氫障壁膜702與第三 氫障壁膜709之密接性。 其次,如圖9(d)所示,由於藉由採用氬或氮等惰性氣體, 將第一氫障壁膜702露出之表面乾式蝕刻,第一氫障壁膜 702及第三氫障壁膜709所共同含有之同一種原子(本實施 例為氮原子)將解離處於與第一氫障壁膜702所含之其他原 子之結合狀態之鍵,因此於第一氫障壁膜702之露出表面之 區域702a,未結合狀態之結合鍵(本實施例為氮原子之結合) 增加。 其次,如圖9(e)所示,藉由濺鍍法,以覆蓋第一氫障壁膜 702表面之區域702a之部分之方式,形成氮化鈦鋁膜所組成 之第三氫障壁膜709。再者,於圖9(e).,第一氫障壁膜702 及第三氫障壁膜709係以已圖案化之狀態表示,但未圖案化 亦無妨。 如以上,根據第七實施型態,於第一氫障壁膜702露出之 92652.doc 5 -49- 1329921 表面,第一氫障壁膜702及第三氫障壁膜709所共同含有之 同一種原子將藉由蝕刻,解離處於與第一氫障壁膜702所含 之其他原子之結合狀態之鍵,成為未結合狀態之結合鍵, 因此第一氫障壁膜702及第三氫障壁膜709不只是互相物理 連接,還藉由化學結合而連接,因此可提昇第一氫障壁膜 702及之後成膜之第三氫障壁膜709之密接性。故,可減低 強介電體膜或高介電常數膜所組成之電容絕緣膜706之極 ·、 化特性劣化。又,此時,於第一氩障壁膜702與第三氫障壁 鲁'· 膜709連接之部分,不會形成具有氫擴散通道之作用之氧化 矽膜。 又,於第七實施型態,說明採用氮化矽膜作為第一氫障 壁膜702,採用氮化鈦鋁膜作為第三氫障壁膜709之情況, 但並不限定於此,只要是作為氫障壁膜組成之材料均可。 又,於第七實施型態,例如:圖9(e)所示之強介電體電容 器係下部電極705成為電容規定口之構造,但亦可為上部電 極707成為電容規定口之構造以取代此。 _ 又,於第七實施型態,電容絕緣膜706係由作為強介電體--· 膜之SBT膜所構成,但取代此,由可還原之材料,例如: PZT類組成之膜、BLT類組成之膜、BST類組成之膜、或鈕 氧化物膜等組成之情況,亦可獲得相同效果。又,電容絕 緣膜706雖由強介電體膜所組成,但電容絕緣膜706由高介 電常數膜組成之情況,當然亦可獲得相同效果。 (第八實施型態) 以下,參考圖10(a)〜圖10(e),說明本發明之第八實施型 92652.doc 5 •50· 1329921 態之半導體裝皇之製造方法。 如圖10(a)所-不’於形成有記憶胞電晶體(省略圖不)之半 導體基板800上,形成添加例如:硼、磷等之Si02所示之氧 化矽膜之BPSG膜所組成之第一層間絕緣膜801。其次,藉 由電漿CVD法,於該第一層間絕緣膜801上,形成氮化矽膜 所組成第一氫障壁膜802。再者,藉由電漿CVD法形成氮化 矽膜組成之第一氫障壁膜802之際,一般產生多數之活性 氫,但由於是在後述形成強介電體電容器之前,因此原理 上可避免活性氫之影響。 其次,如圖10(b)所示,於第一層間絕緣膜801及第一氫 障壁膜802,形成鎢(W)膜或多晶矽膜組成、下端部與記憶 胞電晶體連接之接觸點插塞803。其次,於第一氫障壁膜802 及接觸點插塞803上,堆積氮化鈦鋁膜所組成之氫障壁層之 後,於該氫障壁層上,經由從下方依序疊層銦膜及氧化銦 膜之疊層體所組成之氧障壁層,堆積促進強介電體膜結晶 成長之白金膜所組成之第一導電膜。此後,藉由將氫障壁 層、氧障壁層及第一導電膜圖案化,形成與接觸點插塞803 上端部連接之.第二氫障壁膜804及下部電極805。 其次,於下部電極805上,由下依序成膜SBT膜組成之強 介電體膜及白金膜組成之第二導電膜之後,將強介電體膜 及第二導電膜圖案化之後,形成電容絕緣膜806及上部電極 807。如此,形成下部電極805、電容絕緣膜806及上部電極 807所組成之強介電體電容器,接觸點插塞803係經由第二 氫障壁膜804,電性連接於半導體基板800及強介電體電容 92652.doc 5 -51 - 1329921 器之下部電極805。其次,於第一氫障壁膜802上,以覆蓋 第二氫障壁膜804側面及強介電體電容器之方式,堆積絕緣 膜808,其係由臭氧TEOS膜所組成,同時緩和強介電體電 容器之階差者。再者,以上所述之半導體裝置之製造工序 為一例,本實施型態不限定於此。 其次,如圖10(c)所示,藉由將絕緣膜808圖案化,使存在 於第一氫障壁膜802之強介電體電容器之周緣部之表面露 出(再者,於此,圖案化後之絕緣膜808稱為絕緣膜808a)。 如此,藉由使第一氫障壁膜802之表面之形成有強介電體電 容器之區域之外側區域之至少一部分露出,即使於第一氳 障壁膜802與強介電體電容器之間有其他層介在,第一氫障 壁膜802與後述之例如:氮化鈦鋁膜所組成之第三氫障壁膜 809仍可確實連接,故可確實提升第一氫障壁膜802與第三 氫障壁膜809之密接性。 其次,如圖10(d)及(e)所示,於第一氫障壁膜802上,在 包含第一氫障壁膜802及第三氫障壁膜809所共同含有之同 一種原子(本實施例為氮原子)之氣氛中,形成氮化鈦鋁膜所 組成之第三氫障壁膜809。作為具體之一例,可舉例在氮氣 氛中,使由鈦鋁組成之靶材濺鐘之鈦鋁氮化之反應性濺鍍 法。再者,於圖10(e)係表示第一氫障壁膜802、第三氫障壁 膜809已圖案化之狀態之最終形狀,但未圖案化亦無妨。 如以上,根據第八實施型態,藉由在包含第一氫障壁膜 802及第三氫障壁膜809所共同含有之原子之氣氛中,形成 第三氫障壁膜809,氣氛中第一氫障壁膜802及第三氫障壁 92652.doc 5 •52- 1329921 膜809所共同含有之原子將被取入第一氫障壁膜802及第三 氫障壁膜809之-連接部分之圖10(d)所示之區域802a。故,第 一氳障壁膜802及第三氫障壁膜809不只是互相物理連接, 還藉由化學結合而連接,因此可提升第一氫障壁膜802與第 三氫障壁膜809之密接性,減低強介電體膜或高介電常數膜 所組成之電容絕緣膜806之極化特性劣化。又,此時,於第 一氫障壁膜802與第三氫障壁膜809連接之部分,並未形成 具有氫擴散通道之氧化矽膜。 再者,於第八實施型態,說明於第一氫障壁膜802與第三 氫障壁膜809含有氮原子之情況,在氮氣氛中進行反應性濺 鍍之方法,但本發明不限於此,在包含氫障壁膜所共同含 有之原子之氣氛中進行反應性賤鑛即可。 又,於第八實施型態,例如:圖10(e)所示之強介電體電 容器係下部電極805成為電容規定口之構造,但亦可為上部 電極807成為電容規定口之構造以取代此。 又,於第八實施型態,電容絕緣膜806係由作為強介電體 膜之SBT膜所構成,但取代此,由可還原之材料,例如: PZT類組成之膜、BLT類組成之膜、BST類組成之膜、或钽 氧化物膜等組成之情況,亦可獲得相同效果。又,電容絕 緣膜806雖由強介電體膜所組成,但電容絕緣膜806由高介 電常數膜組成之情況,當然亦可獲得相同效果。 於前述各實施型態,說明有關強介電體電容器之構造為 堆疊型構造之情況,但本發明之電容器構造不限於此。 【產業上之利用可能性】 92652.doc 5 -53- 1329921 如以上說明,本發明對於使強介電體膜或高介 所組成m⑽之滅㈣以 = 其製造方法有用。 α + α裝置及 【圖式簡單說明】 圖 圖1係表示本發明之第-實施型態之半導體裝置之剖面 圖2係表示本發明之第 特性之曲線圖。 圖3係表示本發明之第 接部分之TEM剖面圖。 圖4係表示本發明之第 圖。 圖5係表示本發明之第 圖0 一只%型態之強介電體膜之極化 一實施型態之氫障壁臈彼此之連 二實施型態之半導體裝置之剖面 二實施型態之半導體裝置之剖面 圖6(a)〜⑷係表示本發明之第四實施型態之半導體裝置 之製造方法之剖面圖。 圖7⑷〜(e)係、表示本發明之第五實施型態之半導體裝置 之製造方法之剖面圖。 圖8(a)〜(e)係表示本發明之第六實施型態之半導體裝置 之製造方法之剖面圖。 圖9(a)〜⑷係表示本發明之第七實施型態之半導體裝置 之製造方法之剖面圖。 圖 1 〇 (a) (e、伯;^ ^ . 于'衣不本發明之第八實施型態之半導體裝 置之製造方法之剖面圖。 92652.doc 5 -54- 1329921 圖11為具有以往之強介電體電容器之半導體裝置之剖面 圖。 - 圖12為本發明人等用於實驗對象之半導體裝置之剖面 圖。 圖13係表示本發明人等用於實驗對象之半導體裝置之強 介電體膜之極化特性之曲線圖。 圖14係表示本發明人等用於實驗對象之半導體裝置之氫 障壁膜彼此之連接部分之TEM剖面圖。 圖15(a)為用於氫障壁膜彼此連接部分之分析之實驗樣本 之TEM剖面圖;(b)係為了說明對於氫障壁膜彼此連接部分 之實驗樣本之EELS分析結果之TEM剖面圖,及能損與密度 之關係圖。 【圖式代表符號說明】 100 、 200 、 300 、 400 、 500 、 600、 700、800 半導體基板 101 、 201 、 301 、 401 、 501 、 601、 701、801 第一層間絕緣膜 102、202、.302、402、502、 602、 702、802 第一氫障壁膜 103 、 203 、 303 、 404 、 504 、 604 ' 704 、 804 第二氫障壁膜 104 ' 204 、 304 、 405 ' 505 、 605 ' 705 ' 805 下部電極 105 ' 205 、 305 、 406 、 506 、 92652.doc 5 -55- 1329921 606 ' 706 ' 806 106 、 206 、 306 、 407 、 507 、 607 ' 707 ' 807 107 、 207 、 307 、 408 、 508 ' 608 、 708 、 808 108 、 208 、 309 、 410 、 510 、 610 、 709 ' 809 109 、 209 、 310 、 403 、 503 、 603 > 703 > 803 110 、 210 、 310 308 ' 609 409 509 702a ' 802a 電容絕緣膜 上部電極 第二層間絕緣膜 第三氫障壁膜 接觸點插塞 第三層間絕緣膜 密接層 表面層 表面氧化層 區域 92652.doc 5 -56-

Claims (1)

1329921 拾、申請專利範圍: 1. 一種半導體裝置,其特徵在於具備: 第一氫障壁膜; 電容元件,其係形成於前述第一氫障壁膜上者;及 第二氫障壁膜,其係以覆蓋前述電容元件之方式形成 者;且 前述第一氫障壁膜及前述第二氫障壁膜至少包含1個 使前述第一氫障壁膜及前述第二氫障壁膜密接之同一種 原子。 2. 如申請專利範圍第1項之半導體裝置,其中前述第一氩障 壁膜及前述第二氫障壁膜係藉由前述同一種原子化學結 合,於前述電容元件之周緣部密接。 3. 如申請專利範圍第1項之半導體裝置,其中前述原子為氮 原子或氧原子。 4· 一種半導體裝置,其特徵在於具備: 第一氩障壁膜; 電容元件,其係形成於前述第一氫障壁膜上者;及 第二氫障壁膜,其係以覆蓋前述電容元件之方式形成 者;且 前述第一氫障壁膜及前述第二氫障壁膜包含金屬原 子,其係使前述第一氫障壁膜及前述第二氫障壁膜藉由 相互擴散而密接者; 前述第一氫障壁膜及前述第二氫障壁膜係藉由前述金 屬原子相互擴散,於前述電容元件之周緣部密接。 92652.doc 6 1329921 5. 如申請專利範圍第4項之半導體 為Ti或Ta。· 、 ’其中前述金屬原子 6. —種半導體裝置,其特徵在於具備: 第一氫障壁膜; 電容元件,其係形成於前逑 筮-急弟虱障壁臈上者;及 第一虱障壁膜,其係以覆 者;且 是盍則述電容元件之方式形成 第一氫障壁膜及第二氫障壁 電容元件之周緣部互相連接。膜係_密接層,於前述 7. 如申請專利範圍第6項之半導體裝置, 留氫。 -、中削边役接層吸 8_如申請專利範圍第 含過渡金屬。項之+導體裝置,其中前述密接層包 9.如申請專利範圍第6項之半導 含Ti或Ta。 其中别述役接層包 1〇· 一種半導體裳置,其特徵在於具備: 虱障壁膜,其係於上面具有已氧化區域者; 笛其係形成於前述第一氫障壁膜上者;及 成,含氧者;且覆盖别述電容元件之方式形 =第-氫障壁膜及前述第二氫障壁腐係經由前述電 Η二i之周緣部之前述已氧化區域,藉由氧結合而密接。 一種半導體裝置,其特徵在於具備: 第虱障壁膜,其係於上面具有已氮化區域者; 92652.doc 6 1329921 電各元件,其係形成於前述第一氳障壁膜上者;及 第二氫障壁膜,其係以覆蓋前述電容元件之方式形 成’含氮者;且 ^ 六前述第一氫障壁膜及前述第二氫障壁膜係經由前述電 #兀件之周緣部之前述已氮化區域,藉由氮結合而密接。 如^月專利範圍第卜4、6、1〇或"項之半導體裝置,其 中前述第一氫障壁膜及前述第二氣障壁膜係以不使氧化 矽膜:於前述第一氫障壁膜與前述第二氫障壁膜之間之 方式接。 請專顧圍第卜^、呢丨丨項之半導體裝置’其 述第t障壁膜及前述第二氫障壁膜係由相 所組成之膜。 %竹 14.2請專利範㈣卜^呢叫之半導體裂置’盆 =述電容元件具備:下部電極,其係形成於前述第: 2壁膜上者;電容絕緣膜,其係形成於前述下部電極 上及上部電極’其係形成於前述電容絕緣膜 則述電容絕緣膜係由強介電體膜, 成。 &门;丨电吊數瞑所組 15·如申請專利範圍第14項之半導體裝置,盆 緣膜係由她2(TaxNbl_x)2〇 述電谷絕 係)、或Ta2〇5所組成β X滿足之關 16_ 一種半導體裝置之製造方法,其特徵在於具備: 形成第一氫障壁膜之工序; 92652.doc 6 1329921 於前述第一氫障壁膜上形成電容元件之工序;及 以覆蓋前述電容元件,同時於前述電容元件之周緣部 與前述第一氫障壁膜相接之方式,形成第二氫障壁膜之 工序;且 前述第一氫障壁膜及前述第二氫障壁膜至少包含1個 使前述第一氫障壁膜與前述第二氫障壁膜密接之同一種 原子; 前述第一氫障壁膜及前述第二氫障壁膜係藉由前述同 一種原子化學結合而密接。 17. 如申請專利範圍第16項之半導體裝置之製造方法,其中 於形成前述電容元件之工序與形成前述第二氫障壁膜之 工序之間,包含姓刻在前述第一氳障壁膜之前述電容元 件之周緣部露出之表面之工序; 前述蝕刻係將前述第一氫障壁膜及前述第二氫障壁膜 所共同含有之處於前述原子之結合狀態之結合鍵解離, 形成未結合鍵。 18. 如申請專利範圍第17項之半導體裝置之製造方法,其中 前述蝕刻係採用惰性氣體之乾式蝕刻。 19. 如申請專利範圍第16項之半導體裝置之製造方法,其中 前述第二氳障壁膜係於含有前述第一氫障壁膜及前述第 二氫障壁膜所共同含有之前述原子之氣氛中,藉由反應 性濺鍍法所形成。 20. 如申請專利範圍第16至19項之半導體裝置之製造方法, 其中前述原子為氮原子或氧原子。 92652.doc 6 1329921 21. 如中請專利範圍第16項之半導體裝置之製造方法, 於形成前述電容元件之工序與形成前述第二氫障壁膜 序之間’具僙除去在前述第一氫障壁膜之前述 件之周緣部露出之表面層之工序。 电^ 22. 如申請專利範圍第21項之半導體裝置之製造方法 於形成前述電容元件之工序盥 ’、中 „ 汁/、陈云則述表面層之工庠> :’具備使前述第—氫障壁膜之形成有前述電容 區域之外側區域之至少一部分露出之工序。 之 Μ.如申請專利範圍第21或22項之半導體裝置之製造 其中除去前述表面層之工序包含 、, 面層之工序。 仏精由氧氟酸洗淨前述表 24. =請專ϋ範圍第21或22項之半導體裝置之製造方法, ,^°3错由採用惰性氣體之护 式钱刻除去前述表面層之工序。 乾 25. 一種半導體裝置之製造方法,其特徵在於具備: 形成第一氫障壁膜之工序; 於前述第-氫障壁膜上形成電容元件之工序;及 以覆蓋前述電容元件,同時 盥前汁笛卜九 月】迹电谷兀件之周緣部 ,、⑴述第一虱障壁膜相接之方 工序;且 形成第二氫障壁膜之 丽述第一氫障壁膜及前述& 子’其係使前述第一氫障壁膜:Ύ膜包含金屬原 相互擴散而密接者; 、及則述第二氫障壁膜藉由 前述第一氫障壁膜及前述第_ & 弟一虱障壁膜係藉由前述金 92652.doc 6 26 屬原子相互擴散’於前述電容元件之周緣部密接。 =申請專利範圍第25項之半導體裝置之製造方法,盆中 則述金屬原子為Ti或Ta。 '、 27 28. 29. 30. 31. - 一種半導體裝置之製造方法,其特徵在於具備: 形成第一氫障壁膜之工序; :別述第一氫障壁膜上形成電容元件之工序·, 2於前述第一氫障壁膜之前述電容元件之周緣部霸 «之表面之工序;及 二復盖前述電容元件,同時與前述已氧化表面相接 式,形成含氧之第二氫障壁膜之工序。 如申請專利範圍第27項之半導體裝置之製造方法,並 於形成前述電容元件之工序與氧化前述表面之工^ 間’具備使前述第一氫障壁膜之形成有前述電容元件 區域之外側區域之至少一部分露出之工序。 如申請專利範圍第27或28項之半導體裝置之製造方法 其中乳化前述表面之卫序包含於氧氣氛中施加急速加: 處理之工序。 ‘ 如申請專利範圍第27或28項之半導體裝置之製造方法 其中氧化前述表面之工序包含將前述表面暴露於氧以 之工序。 種半導體裝置之製造方法,其特徵在於具備: 形成第一氫障壁膜之工序; 於前述第一氫 氣化於前述第 障壁膜上形成電容元件之工序; 一氫障壁膜之前述電容元件之周緣部露 92652.doc 6 -6- 1329921 出之表面之工序;及 以覆蓋前述電容元件,同時與前述已氣化表面相接之 方式,形成含氮之第二氫障壁膜之工序。 32. 如_請專利範圍第31項之半導體裝置之製造方法’其中 於形成前述電容. t 谷70件之工序與氮化前述表面之工序之 間具備使月.j述第一氫障壁臈之形成有前述電容元件之 區域之外側區域之至少-部分露出之工序。 33. 如中請專利範圍第叫如之半導體裝置之製造方法, 其中氮化前述表τ Λ 之工序包含於氮氣氛中施加急速加埶 處理之工序。 … 34. 如申請專利範圍當 国第31或32項之半導體裝置之製造方法, 其中氮化前述表面之τ & + a 序ι 3將前述表面暴露於氮電漿 之工序。 ’ 35. —種半導體裝置之製 衣知·方法,其特徵在於具備: 形成第一氫障壁膜之工序; 於f述第一氫障壁膜上形成電容元件之工序; 於前述第一氫障卷眩夕今 坌膜之則述電谷元件之周緣部露 部分形成达、.接層之工序;及 以覆蓋前述電裳开杜 ^ . 谷70件同時與前述密接層相接之方 式,形成第二氫障壁膜之工序。 36·如申請:利範圍第35項之半導體裝置之製造方法,其中 於形成⑴述電I①件之卫序與形成前述密接層之工序 間,具備使前述第一氫障壁 土肤灸形成有刖述電容元件 區域之外側區域之至少—部分露出之工序。 92652.doc 6 1329921 37.如申請專利範圍第35或36項之半導體裝置之製造方法, 其中前述密接層吸留氳。 3 8.如申請專利範圍第35或36項之半導體裝置之製造方法, 其中前述密接層包含Ti或Ta。 92652.doc 6
TW093112535A 2003-05-27 2004-05-04 Semiconductor device and the manufacturing method thereof TW200503246A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003149444 2003-05-27

Publications (2)

Publication Number Publication Date
TW200503246A TW200503246A (en) 2005-01-16
TWI329921B true TWI329921B (zh) 2010-09-01

Family

ID=33487148

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093112535A TW200503246A (en) 2003-05-27 2004-05-04 Semiconductor device and the manufacturing method thereof

Country Status (7)

Country Link
US (3) US7180122B2 (zh)
EP (1) EP1653514A4 (zh)
JP (1) JP4459900B2 (zh)
KR (1) KR101027189B1 (zh)
CN (1) CN100470806C (zh)
TW (1) TW200503246A (zh)
WO (1) WO2004107446A1 (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006005234A (ja) * 2004-06-18 2006-01-05 Seiko Epson Corp 半導体装置の製造方法及び半導体装置
KR100601324B1 (ko) * 2004-07-27 2006-07-14 엘지전자 주식회사 유기 전계 발광 소자
JP2006344783A (ja) * 2005-06-09 2006-12-21 Fujitsu Ltd 半導体装置及びその製造方法
JP4637733B2 (ja) * 2005-11-30 2011-02-23 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP4164700B2 (ja) * 2006-05-24 2008-10-15 セイコーエプソン株式会社 強誘電体メモリおよびその製造方法
JP4427563B2 (ja) * 2007-06-12 2010-03-10 株式会社東芝 半導体装置の製造方法
JP5568845B2 (ja) * 2008-07-01 2014-08-13 富士通セミコンダクター株式会社 半導体装置の製造方法
US8901657B1 (en) * 2009-08-14 2014-12-02 Triquint Semiconductor, Inc. Integrated capacitor having an overhanging top capacitor plate
US20110079878A1 (en) * 2009-10-07 2011-04-07 Texas Instruments Incorporated Ferroelectric capacitor encapsulated with a hydrogen barrier
CN104567047B (zh) * 2013-11-28 2017-10-31 康雪慧 采用氮化铝钛材料的集热元件抗氢阻隔层及制备方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118355A (ja) 1997-06-16 1999-01-12 Nec Corp 強誘電体メモリ
JPH11126881A (ja) * 1997-10-23 1999-05-11 Hitachi Ltd 高強誘電体薄膜コンデンサを有する半導体装置及びその製造方法
JP3098474B2 (ja) * 1997-10-31 2000-10-16 日本電気株式会社 半導体装置の製造方法
US6586790B2 (en) * 1998-07-24 2003-07-01 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing the same
US6509601B1 (en) * 1998-07-31 2003-01-21 Samsung Electronics Co., Ltd. Semiconductor memory device having capacitor protection layer and method for manufacturing the same
ATE533178T1 (de) * 1998-09-09 2011-11-15 Texas Instruments Inc Integrierter schaltkreis mit kondensator und diesbezügliches herstellungsverfahren
US6249014B1 (en) * 1998-10-01 2001-06-19 Ramtron International Corporation Hydrogen barrier encapsulation techniques for the control of hydrogen induced degradation of ferroelectric capacitors in conjunction with multilevel metal processing for non-volatile integrated circuit memory devices
US6236076B1 (en) 1999-04-29 2001-05-22 Symetrix Corporation Ferroelectric field effect transistors for nonvolatile memory applications having functional gradient material
US6611014B1 (en) * 1999-05-14 2003-08-26 Kabushiki Kaisha Toshiba Semiconductor device having ferroelectric capacitor and hydrogen barrier film and manufacturing method thereof
JP4737789B2 (ja) * 1999-06-18 2011-08-03 株式会社東芝 半導体装置
DE10000005C1 (de) 2000-01-03 2001-09-13 Infineon Technologies Ag Verfahren zur Herstellung eines ferroelektrischen Halbleiterspeichers
DE10065976A1 (de) * 2000-02-25 2002-02-21 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements
US6476432B1 (en) * 2000-03-23 2002-11-05 Micron Technology, Inc. Structures and methods for enhancing capacitors in integrated circuits
JP2002110931A (ja) * 2000-10-02 2002-04-12 Matsushita Electric Ind Co Ltd 強誘電体メモリ装置
US6958508B2 (en) * 2000-10-17 2005-10-25 Matsushita Electric Industrial Co., Ltd. Ferroelectric memory having ferroelectric capacitor insulative film
US6730951B2 (en) * 2001-06-25 2004-05-04 Matsushita Electric Industrial Co., Ltd. Capacitor, semiconductor memory device, and method for manufacturing the same
JP3643091B2 (ja) 2001-06-25 2005-04-27 松下電器産業株式会社 半導体記憶装置及びその製造方法
KR100423906B1 (ko) * 2001-08-08 2004-03-22 삼성전자주식회사 강유전성 메모리 장치 및 그 제조방법
JP2003060164A (ja) * 2001-08-09 2003-02-28 Sharp Corp 半導体メモリ装置およびその製造方法
JP2003068987A (ja) * 2001-08-28 2003-03-07 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
CN1264220C (zh) * 2001-09-27 2006-07-12 松下电器产业株式会社 强电介质存储装置及其制造方法
US6781184B2 (en) * 2001-11-29 2004-08-24 Symetrix Corporation Barrier layers for protecting metal oxides from hydrogen degradation
US6815223B2 (en) * 2002-11-22 2004-11-09 Symetrix Corporation Low thermal budget fabrication of ferroelectric memory using RTP
CN1356728A (zh) 2001-12-20 2002-07-03 华中科技大学 铁电场效应晶体管及其制备方法
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
JP3967143B2 (ja) 2002-01-31 2007-08-29 松下電器産業株式会社 半導体装置及びその製造方法
KR100467369B1 (ko) * 2002-05-18 2005-01-24 주식회사 하이닉스반도체 수소배리어막 및 그를 구비한 반도체장치의 제조 방법
US6611449B1 (en) * 2002-09-24 2003-08-26 Infineon Technologies Aktiengesellschaft Contact for memory cells

Also Published As

Publication number Publication date
US7326990B2 (en) 2008-02-05
JPWO2004107446A1 (ja) 2006-07-20
EP1653514A4 (en) 2010-07-21
CN1698205A (zh) 2005-11-16
EP1653514A1 (en) 2006-05-03
US20060220091A1 (en) 2006-10-05
WO2004107446A1 (ja) 2004-12-09
US7557011B2 (en) 2009-07-07
CN100470806C (zh) 2009-03-18
JP4459900B2 (ja) 2010-04-28
US20050012133A1 (en) 2005-01-20
US20060079066A1 (en) 2006-04-13
KR101027189B1 (ko) 2011-04-06
TW200503246A (en) 2005-01-16
KR20060015235A (ko) 2006-02-16
US7180122B2 (en) 2007-02-20

Similar Documents

Publication Publication Date Title
US7326990B2 (en) Semiconductor device and method for fabricating the same
JP3452800B2 (ja) 高集積記憶素子およびその製造方法
JP3636900B2 (ja) 強誘電体集積回路の製造方法
JP2596331B2 (ja) 半導体装置およびその製造方法
JP3245564B2 (ja) 強誘電体集積回路の製造方法
JP2002170940A5 (zh)
JP2002353416A (ja) 半導体記憶装置およびその製造方法
JPH04102367A (ja) 半導体装置、半導体メモリ及び半導体装置の製造方法
JPH118360A (ja) 半導体装置の構造およびその製造方法
JP2004071932A (ja) 半導体装置
TWI251305B (en) Encapsulation of ferroelectric capacitors
JP3548488B2 (ja) 強誘電体を用いた半導体装置の製造方法
US6210979B1 (en) Method for fabricating ferroelectric capacitor improving adhesive strength between upper electrode and capping layer without polymer in FRAM device
JP3267555B2 (ja) 強誘電体キャパシタ、強誘電体メモリ、及び、強誘電体キャパシタの製造方法
KR100668881B1 (ko) 커패시터 및 그 제조방법
JP4549947B2 (ja) 半導体装置
JP2002026295A (ja) 高誘電体キャパシタ及びその製造方法
JP2003174096A (ja) 半導体装置の製造方法
US6730560B2 (en) Method for fabricating semiconductor device
JP2011119417A (ja) 半導体装置の製造方法
WO2007110988A1 (ja) 半導体装置の製造方法
KR100280805B1 (ko) 강유전체 메모리 소자의 제조 방법
JP4649899B2 (ja) 半導体記憶装置およびその製造方法
JP2004335536A (ja) 半導体装置の製造方法及び半導体装置
KR19980029255A (ko) 반도체 메모리 장치의 전극배선방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees