TWI277199B - Semiconductor device and manufacturing method therefor - Google Patents

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TWI277199B
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Akira Goda
Mitsuhiro Noguchi
Yuji Takeuchi
Michiharu Matsui
Hiroaki Hazama
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Toshiba Corp
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Description

1277199 ⑴ 政、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 本發明係根據日本2001年6月2 8曰申請在前專利之申請 第2001-195673號並主張其優先權，該前案之所有内容均納 入本案中作參考。 [發明領域] 本發明係有關一種具有不同膜材料或膜厚之複數個閘 極絕緣膜的半導體裝置及其製造方法，尤指一種閘極絕緣 膜經分製之半導體裝置及其製造方法。 [發明背景] 作為可電寫入但不可抹除之非揮發性半導體記憶裝置 (EEPROM)的一種，在矽氮化膜中蓄積電荷之MONOS型 EEPROM已為人所知。MONOS係表金屬-氧化物-氮化物-氧 化物-半導體，典型上係以金屬-氧化矽膜-氮化矽膜-氧化 矽膜-半導體表現。有關MONOS型EEPROM，相對記憶單元 之閘極絕緣膜為ΟΝΟ蓄積膜，構成周邊電路之電晶體係採 以矽氧化膜為閘極絕緣膜之MOS構造。因此，在MONOS 型EEPROM之製造中，兩者有分製之必要。 將具有不同閘極絕緣膜之電晶體分製之方法，重要的是 滿足閘極絕緣膜之信賴性、記憶單元之高性能化、充份的 加工邊限之確保等三點。 作為將具有不同閘極絕緣膜之電晶體分製的方法，有一 種是在特開平8-330436號公報中所記載之方法。根據此習 知例，係依LOCOS法將元件分離完成後，形成膜厚不同之 兩種閘極絕緣膜及閘極電極。代替此LOCOS法，近年所採 1277199 (2) 用的是溝渠型元件分離法。溝渠型元件分離法，與LOCOS 法比較，其特徵為可以微細之元件分離寬實現良好之元件 分離耐歷r。 以下茲說明使用圖60A〜E所示之溝渠型元件分離法，將 MONOS記憶單元及MOS周邊電晶體分製之方法。此處，與 早先之習知例特開平8-330436號公報中所記載之技術相 同，在元件分離完成後，型成閘極絕緣膜及閘極電極。又， 於圖中，MC係表記憶單元區域，PTR係表周邊電晶體區域。 首先，如圖60A所示，在半導體基板200上形成元件分離 區域201。其次，如圖60B所示，係以乾式蝕刻除去犧牲氧 化膜，形成周邊電路電晶體之閘極絕緣膜202及閘極電極 203。而後，再光光阻層204覆蓋周邊電路區域。 其次，如圖6 0 C所示，除去記憶區域之閘極電極及閘極 氧化膜。繼之，在半導體基板200全面上堆積記憶單元之 閘極絕緣膜，即ΟΝΟ膜205後，堆積記憶單元閘極電極 206。然後，以光阻層207覆蓋記憶單元區域，再除去周邊 區域中之記憶單元閘極電極206及ΟΝΟ膜205。繼之，如圖 60D所示，除去光阻層207。藉此，可將周邊MOS電晶體與 MONOS記憶單元分製。 .然而，此一方法卻有以下之問題。第1個問題係有關於 ΟΝΟ膜之不均一性。元件分離端並不平坦，有階差存在， 因此，難以將ΟΝΟ膜以均一之膜厚、膜質堆積。此點係記 憶單元之程式特性或資料保持特性變動的原因。 第2個問題點在於，如圖60D中之區域ΤΡ的擴大圖，即
1277199 圖6 Ο E所示，係有關寄生電晶體之問題。閘極絕緣膜形成 前之濕式蝕刻時，元件分離端處，元件分離溝渠之埋入氧 化膜的一部份係經蝕刻。藉由閘極電極之進入其内’形成 寄生電晶體。因此，記憶單元、周邊電晶體均為成為特性 變動的原因。 本習用例中，最初係形成周邊電晶體，而後係形成記憶 單元電晶體，但即使改變此分製之順序，此一問題也仍無 法解決。以上之課題係起因於在元件分離區域形成後’分 製閘極絕緣膜。其次所說明之習用例中’係在元件分離區 域形成前，以分製閘極絕緣膜，解決以上之問題。 作為解決上述課題之方法，例如在「1998 Symposium on VLSI Technology Digest of Technical Paper, pp. 102-103, f,A Self-Aligned STI Process Integration for Low Cost and Highly 1Gbit Flash Memories’’，Y. Takeuchi et al.」中，曾記載一種在閘極絕 緣膜及閘極電極形成後，形成溝渠元件分離之自對準溝渠 疋件分離法。以下，茲以圖61 A〜D，說明此MONOS單元與 MOS周邊電晶體分製之製造方法的步騾。 首先，如圖6 1A所示，進行阱、通道之雜質植入，形成 w己憶單元用阱205、周邊電路用阱206。其次，將〇1^0膜207 ^ 氧化膜208分製形成。其次，堆積由多晶矽所構成之 吃極209及屏罩用矽氧化膜210。繼之，如圖61B所示， 在半壤 導體基板200中形成元件分離溝渠211。之後，在露出 之表而 句上堆積矽氧化膜212，埋入元件分離溝渠2丨i。 其、八 、久’如圖61C所示，至屏罩用矽氮化膜21〇上表面露出 1277199 (4) 為止，將矽氧化膜212以CMP(化學機械研磨）法除去，令表 面平坦化。其後，如圖61D所示，除去屏罩用矽氮化膜 2 10，堆積鎢矽化物層213。之後，再形成記憶單元元件分 離區域214、境界部元件分離區域215、周邊電路元件分離 區域216，將各閘極電極加工。根據此一方法，可解決圖 6 1 E所示般之ΟΝΟ膜之不均一性或元件分離氧化膜被蝕刻 之問題。
[發明之概要] 根據本發明，提供一種半導體裝置，具有： 半導體基板，其包含具備第1及第2區域，及在上述第1 及第2區域之間接於兩區域配置的境界部之主表面； 第1閘極絕緣膜，其係在上述第1區域内，配設於上述主 表面上； 第1閘極電極，配設於上述第1閘極絕緣膜上；
一對第1擴散層，以包夾上述第1閘極電極之方式形成於 上述主表面内； 第2閘極絕緣膜，在上述第2區域内配設於上述主表面 上，其具有與上述第1閘極絕緣膜不同之膜材料及膜厚； 第2閘極電極，配設於上述第2閘極絕緣膜上； 一對第2擴散層，以包夾上述第2閘極電極之方式，形成 於上述主表面内；及 元件分離區域，形成於上述境界部内，其包含形成於上 述主表面内的溝渠，與具有埋入上述溝渠内之部份及自上 述主表面突出上側之部份的絕緣層，該溝渠之底部，係依 -9- 1277199 (5) 部份之別深度不同。 [發明之細節說明] 發明人於開發本發明之過程中，就佐以圖61 Α〜D敘述之 半導體裝置及其製造方法的問題作出研究。結果，發明人 等獲得以下之知識及見解。 圖61D所示之半導體中，MONOS電晶體與MOS電晶體之 境界部元件分離區域215的溝渠元件分離深度，係與 MONOS區域元件分離區域214的溝渠元件深度及MOS區域 元件分離區域216的溝渠元件深度相同。另一方面，境界 部元件分離21 5之溝渠寬，係較其他之電晶體區域的元件 分離區域214、216溝渠寬為廣。 在溝渠元件分離中，如圖6 1 B所示，係以氧化膜將溝渠 掩埋後，如圖6 1 C所示，以CMP將埋入氧化膜平坦化。然 而，因境界部之溝渠寬較廣，因此會發生圖62A、B所示 之問題。 作為其第1個問題是，溝渠之埋入性。境界部之溝渠寬 較廣之故，當埋入氧化膜之膜厚薄的場合，如圖62 A所 示，境界部之溝渠中央部會有埋入不充份區域形成。在而 後之步騾中，使用濕式蝕刻之場合，在此埋入不充份之區 域中，必須大幅作蝕刻，而有埋入性不良之情事。為了解 決此一問題，有必要將埋入氧化膜厚厚地堆積之必要，但 不只是氧化膜之堆積，而後之CMP步驟的研磨（Polish)量也 需增大，因此會增加製造成本。 第2個問題是，CMP之均一性。作為CMP之特性，有廣 -10 - 1277199
(6\ 發坤冢明績頁I 大的空間部大幅被削除之凹狀扭曲研磨（Pishing)。由於境 界部之溝渠寬廣，因此易於發生。此一場合下，如圖62 B 所示，凹狀扭曲研磨會影響至電晶體區域，而造成閘極電 極形狀變形，故會使加工邊限及良率均降低。 以上之問題，均是起因於境界部之溝渠與電晶體區域雖 深度相同，但寬度較廣。企圖解決此一問題，若使境界部 之溝渠寬變窄，則元件分離耐壓降低。此一場合下，晶圓 間之耐壓會變得不充份，因此以此一方法難以解決問題。 因此，有關此種具不同兩種以上之閘極絕緣膜的半導體裝 置，有必要出現一種信賴性高、可使充份之加工邊限及裝 置性能兩立的裝置構造及製造方法。 以下，茲就此等知識及見解構成之本發明實施形態，佐 以圖面說明之。又，於以下之說明中，就具有大致相同之 機能及構成的構成要素，係賦與相同之符號，至於其重複 說明在此省略。 (第1實施形態） 圖1 A係第1實施形態之半導體裝置的境界部附近之斷 面圖。圖1 A、圖2 A、B分別是第1實施形態之變形例的半 導體裝置之境界部附近的斷面圖。本實施形態中，其特徵 係在於，閘極絕緣膜之膜種，例如膜材料或膜厚不同之兩 種電晶體（例如第1及第2電晶體區域TR1、TR2 )係存在於同 一半導體基板上，兩者之境界部BS，就元件分離區域之 形成或電極構造，包含與兩者之第1及第2電晶體區域 TR1、TR2中的元件分離部之形狀或電極構造不同者。具 -11 - 1277199 ⑺ 體而言，境界部B S中配設有依部份之別而深度不同之溝 渠型元件分離區域，或依部份之別而厚度不同之電極構 造。 圖1A所示之半導體記憶裝置，具有在半導體基板1上配 置之第1及第2電晶體區域TR1、TR2及夾於其間之與兩者 相接的境界部B S。當第1電晶體區域TR1為高耐壓系電晶 體區域之場合，半導體基板1上形成之閘極絕緣膜2，係由 厚度10 nm〜40 nm程度之矽氧化膜所形成。當第2電晶體區 域TR2為低電壓系電晶體之場合，半導體基板i上形成之 閘極絕緣膜3，係由厚度1 nm〜10 nm程度之石夕氧化膜所形 成。當第2電晶體TR2為記憶單元之場合，閘極絕緣膜3係 由厚度10 nm〜50 nm程度之ΟΝΟ膜所形成。 圖1 Α之裝置中’上述3種電晶體區域中之至少兩個相 鄭，各閘極絕緣膜之種類或閘極絕緣膜厚係配置成不同。 又’半導體基板1’其中在其表面附近形成有與半導體基 板為逆導電型之阱。再者，逆導電型之阱上，又可形成二 半導體基板相同導電型之其他醉（以下同）。 第1電晶體區域TR1中 極層4，在其上形成有上側電極層5， 6。半導體基板1中，形成有將第1閘極 在閘極絕緣膜2上形成有下側電 而形成第1閘極電極 電極6作為屏罩植入 之一段源極/沒極 币1闹極電極6與源極/汲極 散層7形成第i電晶體8。下側電極層4及上側電極層5中 均使用多晶矽層等。 圖14A中所示之境界部中 配設有溝渠型元件分離區域 -12- 1277199 ⑻
9。元件分離區域9之溝渠的底部’形成有具上凸之凸部10 的階差，溝渠其部份深度不同。連結第1及第2電晶體 TR1、TR2之方向的凸部1 〇之寬為1 〇〇 nm〜1 〇〇〇 nm程度’宜 為100 nm〜1000 nm程度。溝渠之底部的深度而始之凸部10 的高度為10 nm〜300 nm程度’宜為30 nm〜100 nm程度。此 高度系依存於第1及第2電晶體區域TR1、TR2中之閘極電 極材料的膜厚。又，元件分離區域9底部上之成凸的部份 1 0之寬，係考慮製造步驟中之光微影製程的配合偏差而賦 與，例如為100 nm〜10000 nm程度。
與境界部B S相鄰之第2電晶體區域TR2中，閘極絕緣膜3 上形成有下側電極層1 1，其上形成有上側電極層1 2，形成 第2閘極電極1 3。半導體基板1中，形成有第2閘極電極1 3 作為屏障經植入之一對源極/汲極擴散層1 4。第2閘極電極 1 3與源極/汲極擴散層1 4形成第2電晶體1 5。下側電極層1 1 及上側電極層1 2中均使用多晶矽層等。又，左右之電晶體 8、15與元件分離區域9之間，也可設置其他之元件分離區 域。 圖1 B所示之半導體記憶裝置中，第1及第2電晶體區域 TR1、TR2之構成，與圖ία相同，其境界部BS之構成，與 圖1 A所示之構成不同。元件分離區域$之周圍，下側電·極 層4係形成於第1閘極絕緣膜2上，下側電極層丨丨係形成於 第2閘極絕緣膜3上。再者，元件分離區域9及其周圍之下 側電極層4、1 1上，形成有上側電極層丨6，據此形成閘極 構造1 7 〇 -13- 1277199 (9) 發萌說明身買i 於此一構成中，較佳的是，閘極構造與第1及第2電晶體 區域TR1、TR2之閘極電極6、1 3電絕緣。又，左、右之電 晶體8、1 5與元件分離區域9之間，可設置其他之元件分離 區域。 圖1Α、Β所示之構成中，境界部BS中，在元件分離區域 9之溝渠的底部具有階差，特別是上凸之凸部1 0的存在為 其特徵。再者，元件分離9之溝渠的深度也是在第1電晶體 區域TR1側之部份與第2電晶體區域TR2側之部份有所不 同。 在圖ΙΑ、Β所示之構造中，元件分離區域9之中央，元 件分離深度變淺，因此可獲得良好之埋入性，可使製造時 之良率提高。其一個理由是，在將半導體基板中形成之元 件分離溝渠以絕緣物埋入之步驟中，埋入深寬比會變小， 使得埋入特性提高。其他的理由是，在將絕緣物埋入元件 分離溝渠之步驟中，元件分離中央部上表面處，窪部形成 之程度減少，可防止將絕緣物上表面平坦化除去至特定高 度時之凹狀扭曲研磨。 又，圖1 Β所示之元件分離區域9上的閘極構造1 7，因與 第1及第2電晶體區域TR1、TR2之閘極構造相同，故加工 容易。 圖2 Α所示之半導體記憶裝置中，第1及第2電晶體區域 TR1、TR2之構成與圖ΙΑ、B不同，境界部BS之構成與圖 ΙΑ、B所示之構成相同。在境界部BS處，自第1電晶體區 域TR1側至中央形成第1閘極絕緣膜2，自第2電晶體區域 -14- 1277199 (10) <¥ w . Af 、v- ^ w- T'、it
TR2側至中央形成第2閘極絕緣膜3。在境界部B S處，第1 閘極絕緣膜2之一部份的上面及第2閘極絕緣膜2之一部份 的上面，形成有與下側電極層4相同材料之電極層2 0。此 電極層2 0之第2電晶體區域TR2側的側面上，形成有與第2 閘極絕緣膜3内相同材料形成之側壁絕緣膜2 1。境界部B S 之電極層2 0的高度，係較第1電晶體區域TR1中之下側電 極層4及第2電晶體區域TR2中之下側電極層1 1的高度為 低。 元件分離區域，在因阱分離等為必要之場合，係在第1 及第2電晶體區域TR1、TR2與境界部BS之間形成。
根據此一形狀，藉由將電晶體區域之閘極電極層的一部 份殘留於境界部B S之方式加工，可使電晶體區域之閘極 加工餘裕提高。特別是在電晶體區域中形成有微細之記憶 單元電晶體等之場合，其閘極加工餘裕提高效果更為顯 著。又，如圖1 A、B所示之特殊形狀的元件分離區域不會 製作，因此加工容易。 此外，境界部B S中，半導體基板不會被蝕刻，境界部 BS之電極層不除去。因此，待蝕除之電極層的膜厚也與 電晶體之閘極電極膜厚相同，因此不會有起因於境界部 B S之加工的良率降低。 圖2B所示之半導體記憶裝置中，第1及第2電晶體區域 TR1、TR2之構成，係與圖ΙΑ、B相同，境界部BS之構成， 係與圖1 A、B所示之構成不同。與圖2 A之構造相同，在境 界部B S，自第1電晶體區域TR1側至中央形成第1閘極絕緣 -15- 1277199
⑼ 膜2 ’自第2電晶體區域TR2側至中央形成第2閘極絕緣膜 3 °在境界部b S處，在第1閘極絕緣膜2上以與下側電極層 4相同之材料形成有同一膜厚之第1電極層22。又，於境界 部BS中，在第2閘極絕緣膜3上形成有第2電極層23之水平 部6 ’與第1電極層2 2係介隔以絕緣膜2 4鄰接。此一第2 電極層2 3係與下側電極層1 1具有相同材料及相同膜厚。 絕緣膜24之膜厚與第2閘極絕緣膜3相同。在境界部Bs 中’第2電極層23具有在其水平部上堆積增加之垂直部， 以及自垂直部延伸至第1電晶體區域TR1側之積層部。亦 即’在第1電極層2 2之一部份上介隔以絕緣膜2 4積層有第2 電極層23。又，在第1及第2電極層22、23上，形成有積層 笔極層2 5。藉由第1電極層2 2、第2電極層2 3、絕緣膜2 4 及積層電極層2 5，形成閘極構造1 8。由於具有此一構造， 在境界部B S中，閘極構造1 8之高度，係較第1及第2電晶 體區域TR1、TR2中所形成的電晶體之高度為高。 圖2B所示之半導體記憶裝置，如上所述，其特徵為在 境界部BS中’存在有閘極構造為積層構造之部份。在此 一部份，於半導體基板1上，積層有第i閘極絕緣膜2， ^人 及與下側電極層4具相同膜厚、組成之第1電極層2 2。7 ， 其上又積層有夾著與第1閘極絕緣膜具相同膜厚、組成之 絕緣膜2 4而與上側電極層丨丨具有相同膜厚、組成之第2兩 極層23。又，電連接之第1及第2電極層22、23之下，六+ 仔在 有第1及弟2閘極絕緣膜2、3二者。 圖2B所示之構造中，閘極構造1 8之寬，例如為 -16- 1277199 (12)
nm〜lOOOOnm程度，宜為500 nm〜lOOOnm程度。問極構造18 之高度為境界部BS之最高部份，其為第2電晶體區域TR2 中之第2電晶體1 5的高度，加以下側電極層4之高度與第1 閘極絕緣膜2之高度所得之值。 元件分離區域，在因阱分離等而為必要之場合，係在第 1及第2電晶體區域TR1、TR2與境界部BS之間形成。 藉由採用此一構造，可在同一半導體基板上，以少的步 驟形成複數個電晶體。 又’於境界部BS中，半導體基板並未被蝕刻，且境界 部B S之積層閘極並未加工。因此，應蝕刻之電極層的膜 厚也與電晶體之閘極電極膜厚相同，因此不會有起因於境 界部BS之加工的良率降低現象。特別是圖2B所示構造之 I σ Λ. 、 葡 境界部B S之積層構造的閘極電極，因並無鍅刻的 必要’故良率提高。 圖3 A、B係本實施形態中之第1及第2電晶體區域TR1、 TR2 &各自之閘極電極的延伸方向之斷面圖。 /圖3 A所tf ’於第1電晶體區域TR1中，在半導體基板1 •成有複數個元件分離區域2 6。元件分離區域2 6間，形 j 2 :侧電極層4，下側電極層4上，形成有上側電極層5。 、'电極層5上’形成有在圖ΙΑ、B及圖2A、B中圖示省 略之層間絕緣膜27。 如圖3 B所- 、 中來、 ’於第2電晶體區域TR2中，在半導體基板1 、有複數個元件分離區域2 6。元件分離區域2 6間，形 成有下側電極層〗 屯仏增1 1。下側電極層丨丨上，形成有上側電極層 -17- 1277199 (13) 1 2。此一上側電極層1 2上，形成有在圖1 A、1 B及圖2 A、 B中圖示省略之層間絕緣膜2 7。 如圖3 A、3 B所示，根據本實施形態，元件分離區域係 相對閘極電極自對準地形成。因此，閘極電極在元件分離 端，並不會如同習知技術欄中所說明般之落入閘極絕緣膜 側面。藉此，可防止元件分離區域端形成寄生電晶體，可 使電晶體高性能化。
又，根據本實施形態，係採用在元件分離溝渠形成之前 先形成閘極絕緣膜，並相對閘極電極及閘極絕緣膜，自對 準地形成元件分離溝渠之製程（以下，稱為自對準STI製 程）。因此，並無元件分離區域形成用之虛設絕緣膜或虛 設閘極之堆積或除去步驟，故步驟數較少即可。又，在本 實施形態之製造步驟中，由於並無在閘極絕緣膜上直接塗 布光阻之步驟，故可提高閘極絕緣膜之信賴性。
其次，茲將本實施形態之製造方法的一例說明之。首 先，將圖1 A所示構造之製造方法，以圖4A〜圖8說明之。 如圖4 A所示，在半導體基板1之上表面形成犧牲氧化膜 (圖未示）。其次，因應必要植入阱雜質或通道雜質，而後 再除去犧牲氧化膜。繼之，在半導體基板1上形成矽氧化 膜或矽氮化膜等之第1閘極絕緣膜2及多晶矽等之下側電 極層4。 其次，如圖4B所示，將第1電晶體區域TR1及自其以至 境界部B S之中央，以光阻層3 0覆蓋，將其他區域之閘極 電極層及閘極絕緣膜除去。除去之方法可為濕式蝕刻等之 -18- 1277199 (14) 等方性蝕刻，或RIE等之異方性蝕刻。 繼之，如圖4C所示，在除去光阻層30後，在半導體基 板1全面上形成矽氧化膜或矽氮化膜等之第2閘極絕緣膜3 及多晶矽等之下側電極層Π。此時，第1電晶體區域TR1 係成為在下側電極層4上形成第2閘極絕緣膜3及下側電極 層1 1之積層構造。此處，第1電晶體區域TR1中之下側電 極層4與第2電晶體區域TR2中之下側電極層1 1，可使用不 同物質及膜厚。然而，其等若為相同物質及相同膜厚的 話，在而後的步驟中可容易地將閘極電極同時蝕刻。 其後，如圖5 A所示，將第2電晶體區域TR2及自其而始 以至境界部B S之中央以光阻層3 1覆蓋，將其他區域之閘 極電極層及閘極絕緣膜除去。除去之方法，可為濕式蝕刻 等之等方性蝕刻或RIE等之異方性蝕刻。此時，係使光阻 層3 1之一部份及於下側電極層4之端部。考慮配合偏差 下，有光阻層30、31之端部的位置重疊之場合及不重疊之 場合，此處，以重疊之場合為例。亦即，第1及第2電晶體 區域TR1、TR2之分製的境界部BS處，閘極電極係以積層 構造之原狀殘留。 其次，如圖5 B所示，在除去光阻層3 1後，堆積第1屏障 層3 2及第2屏障層3 3。第1屏障層3 2例如係使用矽氮化膜， 第2屏障層3 3例如係使用矽氧化膜。繼之，如圖5 C所示， 在第2屏罩層33上堆積供形成元件分離區域之光阻層34, 形成元件分離圖案。光阻層34係配置於未形成元件分離區 域之部份的上方。 -19- 1277199 、； mmm 而後，如圖6A所示，將第i屏障層32、第2屏障層33以 異方性#刻除去，露出與境界部^之元件分離區=對應 的部份之下側電極層4、11β其次，如圖6b所示，將自第 2屏障層33露出之下側電極層4、u以異方性蝕刻除去。 此時，與分製之境界部BS的元件分離區域對應之部 份，在蝕刻前，積層有兩個下側電極層，因此只有下側電 極層1 1被蝕刻。下側電極層4係作為電極層2 〇殘留於半導 體基板丨上。又，於境界部BS ,第2閘極絕緣膜3係作為側 壁絕緣膜2 1殘留。又，自此一側壁絕緣膜2丨，朝第2電晶 體區域TR2侧，下側電極層丨丨係以隨著自境界部bs遠離膜 厚減少的方式作為殘膜殘留。 其次，如圖6C所示，將半導體基板丨蝕刻以形成元件分 離區域。作為元件分離形成之半導體基板i中的溝渠36之 深度，例如為50 nm〜300 nm程度，宜為15〇 nm〜25〇 nm程度。 分製之境界部中，因有由圖6B所示之電極層20、絕緣膜 2 1及殘膜2 1所構成之階差，故在溝渠3 6之底部形成有凸部 1 0。此凸部之階差量係依存於圖6 B中殘留之電極層2 0之 膜厚與蝕刻條件，例如為1〇 nm〜300 nm程度，宜為30 nm〜100 nm程度。 又，溝渠3 6之底部的深度，也在第1電晶體區域TR1側 之部份與第2電晶體區域TR2側之部份有所不同。這是反 映第1閘極絕緣膜2與第2閘極絕緣膜3之膜厚差異，閘極絕 緣膜愈薄的部份，溝部的深度愈深。此處，第1電晶體側 區域TR1側之溝渠3 6底部的深度，係較第2電晶體區域TR2 -20- 1277199
(16) 侧之溝渠36底部的深度淺5 nm〜50 nm程度，宜淺l〇 nm〜3 Ο nm程度。這是因為，第1閘極絕緣膜2較第2閘極絕緣膜3 在膜厚上厚5 nm〜5 0 nm程度，宜厚1 〇 nm〜3 0 nm程度。此 時，相對第1及第2下側電極4、1 1係自對準地將第1及第2 電晶體區域TR1、TR2内之半導體基板i蚀刻，在第i及第2 電晶體區域TR1、TR2内同時形成供元素分離區域26(參見 圖3A、B)用之溝渠。 繼之，如圖7 A所示，將矽氧化物膜等之絕緣物3 7，埋 入境界部BS内之溝渠36及第i及第2電晶體區域tri、TR2 内之溝渠内，並堆積於第2屏障層33上。境界部BS中，因 元件分離深度變淺，故埋入性良好。其次，如圖7B所示， 以CMP等之方法，將第1屏障層3 2作為阻隔物將絕緣物3 7 回蝕。回蝕後，絕緣物3 7之上部大致變得平坦。 其次，如圖7C所示，在除去第1屏罩層32後，在半導體 基板1上之露出面的全面上，堆積上側電極層5、1 2。上側 電極層5、1 2，係由多晶矽、或多晶矽與金屬或矽與金屬 之化合物的積層膜、或是金屬或矽與金屬之化合物的單層 膜所構成。如圖8所不，堆積用以加工閘極電極層之光阻 層38形成圖案。此時’境界部BS中，不殘留光阻層38, 因此在後續之步騾中’境界部BS之閘極電極層被除去。 其次，如圖1A所示，將光阻層38作為屏罩，將閘極電 極層作異方性蝕刻，形成第1問極電極6、第2閘極電極13 及元件分離區域9。而後，以後氧化等將加工之損傷恢復。 其次，以第1閘極ό及第2閘極電極13作為屏罩，在半導體 -21- 1277199 (17) 基板1中植入擴散層雜質，形成源極/汲極擴散層7、1 4。 又，也可在閘極電極層上，堆積矽氮化膜或矽氧化膜等之 屏罩層，而後將其作為屏障將閘極電極層加工。 而後，圖中未示的是，形成接觸插塞、配線等，完成半 導體裝置。如此，在境界部中形成元件分離區域之場合， 如圖1 A所示，在元件分離區域之底部有階差殘留。
其次，茲說明圖1 B所示之構造的製造方法。至圖7 C為 止之步驟，係與圖1 A之構造的製造方法相同。 如圖9所示，堆積用以將閘極電極層加工之光阻層3 8及 形成元件分離上之電極層的光阻層3 9，形成圖案。此處， 光阻層39在圖9中左右方向之寬，係較絕緣物37之左右方 向之寬為大，絕緣部3 7之側面上，閘極電極層係以具有充 份的寬以在蝕刻後殘留的方式形成。
之後，如圖1 B所示，將光阻層3 8、3 9作為屏罩，將閘 極電極層作異方性I虫刻，形成第1閘極電極6、第2閘極電 極1 3、閘極構造1 7及元件分離區域9。而後，以後氧化等 令加工之損傷恢復。其次，將第1閘極電極6及第2閘極電 極1 3作為屏罩，在半導體基板1中植入擴散層雜質，形成 源極/汲極擴散層7、1 4。又，也可在閘極電極層上，堆積 矽氮化膜或矽氧化膜等之屏罩層，將其作為屏罩將閘極電 極層加工。 而後，圖中未示的是，形成層間絕緣膜、接觸插塞、配 線等，完成半導體裝置。如此，當境界部B S成為元件分 離區域之場合，如圖1 B所示，在元件分離區域之底部殘 -22- 1277199
(18) 留有階差。 其次，將如圖2 A所示之構造說明之。至圖5 B之步驟為 止，與圖1A構造之製造方法相同。 之後，如圖1 Ο A所示，將用以形成元件分離區域之光阻 層40，被覆於第2屏罩層33上。如此，在分製之境界部BS 中殘留光阻，而不形成元件分離區域。將第2光阻層3 3作 異方性蝕刻後，如圖1 0 B所示，除去光阻層4 0，露出第2 屏罩層3 3。此時，圖中未示的是，在第1及第2電晶體區域 TR1、TR2内，有第2屏罩層未被蝕刻之部份。 其次，經由與早先圖6B〜圖7B相同之步驟，在第1及第2 電晶體區域TR1、TR2内形成元件分離區域26(參見圖3A、 B)。此時之境界部B S的形狀，係如圖1 1 A所示。其次，如 圖1 1 B所示，將第1光阻層3 2除去後，在露出之下側電極 4、1 1上，形成上側電極層5、1 2。如此，因境界部B S以 光阻覆蓋，故閘極電極層以積層構造之原狀殘留。 繼之，如圖1 2 A所示，堆積用以將閘極電極層加工之光 阻層4 1，形成圖案。其次，如圖1 2 B所示，將光阻層4 1作 為屏罩，將閘極電極層作異方性蝕刻，形成第1閘極電極 6、第2閘極電極1 3。而後，以後氧化等令加工之損傷恢復。 之後，將第1閘極電極6及第2閘極電極1 3作為屏障，在半 導體基板1中植入擴散層雜質，形成源極/汲極擴散層7、 14及境界部BS之擴散層42。又，也可在閘極電極層上堆 積矽氮化膜或矽氧化膜等之屏罩層，將其作為屏罩將閘極 電極層加工。 -23- 1277199 (19) 而後，圖中未示的是，形成層間絕緣膜、接觸插塞、配 線等，完成半導體裝置。如此，在境界部B S中無元件分 離區域，且閘極電極層經除去之場合，成為圖2 B所示之 形狀。 然而，由於境界部B S因閘極電極層係成積層構造，因 此有蝕刻殘餘物產生之場合，會成為圖2 A之形狀。亦即 ，將第1閘極電極6、第2閘極電極1 3、電極層2 0及側壁絕 緣膜2 1作為屏罩，在半導體基板1中植入擴散層雜質，形 成源極/汲極擴散層7、1 4。此一場合也是，閘極電極之短 路等的問題完全沒有。又，較之境界部B S之閘極電極完 全除去之場合，更可縮短蝕刻時間。又，由於只要將蝕刻 條件配合電晶體區域即可最適化，因此整體之加工邊限寧 說是提高。 其次，茲說明圖2 B所示構造之製造方法。至圖1 1 B之步 騾為止，與圖2 A之構造的製造方法相同。 而後，如圖1 3所示，堆積供加工閘極電極層之光阻層4 1 及供形成境界部B S之閘極構造1 8的光阻層4 3，形成圖 案。其次，如圖2 B所示，將光阻層4 1、4 3作為屏罩，將 閘極電極作為異方性触刻，形成第1閘極電極6、第2閘極 電極及閘極構造1 8。之後，以後氧化等將加工之損傷恢 復。以次，將第1閘極電極6、第2閘極絕緣膜1 3及閘極構 造1 8作為屏罩，在半導體基板1中植入擴散層雜質形成源 極/汲極擴散層7、1 4。又，也可在閘極電極層上堆積矽氮 化膜或矽氧化膜等之屏罩層，將其作為屏罩加工閘極電極 -24- 1277199 (20) 層。 繼之，圖中未示的是，形成層間絕緣膜、接觸插塞、配 線等而完成半導體裝置。如此，圖2B所示之形狀中，係 在境界部BS之半導體基板1上，積層有未經蝕刻加工之電 極層積層形成的閘極構造。 一般而言，因分製之境界部為特殊形狀之故，閘極電極 之加工困難。根據此一方法，並無將境界部B S之閘極電 極蝕刻的必要，因此加工容易，良率提高。特別是如圖2 B 所示在境界部B S形成閘極電極為積層構造之場合，特別 加工困難，因此，此一部份不加工也可之效果宏大。如此 ，於本實施形態中，於具有閘極絕緣膜之膜厚或膜種不同 之兩種以上電晶體的半導體裝置中，將閘極絕緣膜在元件 分離溝渠形成前先分製，並藉由對境界部BS之構造下工 夫，而可減少步驟數，且可使半導體裝置高性能化。 再者，於本實施形態内，係將具有不同兩種以上之閘極 絕緣膜的半導體裝置内之各電晶體區域相接的境界部B S ，對溝渠元件分離或閘極之形狀與分製下工夫。如此，可 使信賴性提高，使充份之加工邊限與裝置性能兩立。 特別是本實施形態在元件分離區域相對閘極電極自對 準地形成之非揮發性半導體裝置中有用'。 在本實施形態中，閘極絕緣膜之分製，係在溝渠元件分 離形成前進行，且在分製時，光阻並未直接塗布於閘極絕 緣膜。 根據本實施形態，可提供元件分離端之元件分離氧化膜 -25- 1277199
(21) 並無蝕刻，且閘極絕緣膜信賴性高之半導體裝置。再者， 作為記憶單元之閘極絕緣膜使用ΟΝΟ膜之場合，在元件分 離端，可防止ΟΝΟ膜厚度變得不均一。 圖1Α、Β所示之構造中，境界部BS之溝渠元件分離的底 度係上凸。如圖7 Α所示，在溝渠埋入時，溝渠底部之形 狀上面會反映，而在境界部BS中央，埋入氧化膜上表面 會成為上凸。寬度較廣之元件分離區域，在CMP處理時， 易於凹狀扭曲研磨。然而，.埋入形狀上凸，可與其抵消， 因此，如圖7B所示，可平坦地進行CMP處理。如此，如圖 62所示之習用元件分離區域中之溝渠的埋入不良或CMP 之凹狀扭曲研磨並不會發生，因此加工邊限增大，良率提 高。 圖1 A、B中所舉的是溝渠之深度左右不同的場合，溝渠 之深度即使左右相同，若有上凸之部份，可獲得上述效 果。又，還有流過STI底部之漏電流減少之效果。這是因 為是因為，因有凸部之階差之故，STI底部之邊增長，變 得不易形成漏洩通路。 又，根據圖2 A所示之構成，加工前之閘極電極，如圖 1 2 A所示，在境界部係較電晶體區域之閘極電極為厚地堆 積。此處，若企圖將境界部B S之閘極電極完全除去之場 合，較之半導體區域，以境界部B S之應蝕刻量為多。在 此一狀態下，若企圖完全除去境界部B S之閘極電極，電 晶體區域處，蝕刻量會過多，以致半導體基板本身被蝕 刻。為了防止此一過度蝕刻的加工邊限確保困難。然而， -26-
1277199 (22) 如圖2 A所示之本實施形態中，境界部B S之閘極電極也以 與電晶體區域之閘極電極相同的量蚀刻，因此，蝕刻量可 只以電晶體區域決定，因此可確保加工邊限。 將圖2 A所示之境界部B S的閘極電極之一部份殘留的方 法，在將閘極電極蝕刻時，並無以光阻覆蓋境界部之必 要。因此，並無取配合裕度之必要，可使境界部B S之閘 極電極用的區域小型化。.另一方面，將圖2B所示之境界 部B S的閘極電極全部殘留之方法，境界部B S之閘極電極 的圖案大。因此，此閘極並無剥離形化塵埃之可能性，可 使良率提高。 (第2實施形態）二 圖1 4 A係第2實施形態之半導體裝置的境界部附近之斷 面圖。圖14B、圖15A、B分別是第2實施形態之變形例的 半導體裝置之境界部附近的斷面圖。本實施形態中，其特 徵係在於，閘極絕豫膜之膜種，例如膜材料或膜厚不同之 兩種電晶體（例如策1及第2電晶體區域TR1、TR2)係存在於 同一半導體基板上，兩者之境界部BS，就元件分離區域 之形成或電極構造，包含與兩者之第1及第2電晶體區域 TR1、TR2中的元件分離部之形狀或電極構造不同者。具 體而言，境界部B S中配設有依部份之別而深度不同之溝 -渠型元件分離區域。 圖1 4 A所示之半導體記憶裝置，具有在半導體基板1上 配置之第1及第2電晶體區域TR1、TR2及夾於其間之與兩 者相接的境界部B S。當第t電晶體區域TR1為高耐壓元件 O:\79\79208-92l 113 .D0C\7\TP -27- 1277199
分離區域電晶體區域之場合，半導體基板1上形成夕 絕緣膜2，係由厚度10 nm〜40 nm程度之碎氧化膜所形成 當第2電晶體區域TR2為低電壓元件分離區域電晶，、b 迕 < 場 合，半導體基板1上形成之閘極絕緣膜3，係由厚度1 1 nitx〜1 〇 nm程度之矽氧化膜所形成。當第2電晶體TR2為記愫时· μ單元 之場合，鬧極絕緣膜3係由厚度1() nm〜50 nm程度之〇Nq〜 所形成。 圖14A之裝置中，上述3種電晶體區域中之至少兩如 1固相 鄰，各閘極絕緣膜之種類或閘極絕緣膜厚係配置成不同 又，半導體基板1，其中在其表面附近形成有與半導峨 板為逆導電型之阱。再者，逆導電型之阱上，又可形 半導體基板相同導電型之其他畔（以下同）。 ' 第1電晶體區域TR1中，在閘極絕緣膜2上形成有下/ | 1則電 極層4，在其上形成有上側電極層5，而形成第1閘極兩 %才查 6。半導體基板1中，形成有將第1閘極電極6作為屏罩植人 之一段源極/汲極擴散層7。第1閘極電極6與源極/決^ 散層7形成第1電晶體8。下側電極層4及上側電極層5中 均使用多晶矽層等。 圖14A中所示之境界部中，配設有溝渠型元件分離區域 5 0。元件分離區域5 0之溝渠的底部，形成有具上凸之凸部 5 1的階差，溝渠其部份深度不同。連結第1及第2電晶體 TR1、TR2之方向的凸部51之寬為100 nm〜1000 nm程度，宜 為lOOnm〜lOOOnm程度。溝渠之底部的深度而始之凸部51 的高度（深度）為1 0 nm〜300 nm程度，宜為30 nm〜100 nm程 -28- 1277199 (24) 度。此高度元件分離區域依存於第1及第2電晶體區域 TR1、TR2中之閘極電極材料的膜厚。又，元件分離區域 5 0底部上之成凸的部份5 1之寬，係考慮製造步驟中之光微 影製程的配合偏差而賦與，例如為100 nm〜10000 nm程度。 與境界部B S相鄰之第2電晶體區域TR2中，閘極絕緣膜3 上形成有下側電極層1 1，其上形成有上側電極層1 2，形成 第2閘極電極1 3。半導體基板1中，形成有第2閘極電極1 3 作為屏障植入之一對源極/汲極擴散層1 4。第2閘極電極1 3 與源極/汲極擴散層1 4形成第2電晶體1 5。下側電極層1 1 及上側電極層1 2中均使用多晶矽層等。 圖1 4 A所示之構造的場合，元件分離區域5 0，較之與境 界部B S之左右的電晶體區域接近之部份，以境界部B S中 央之深度為大。因此，元件分離耐壓提高。此元件分離區 域之底部，鄰接之電晶體區域的閘極絕緣膜愈厚，其深度 愈淺，閘極絕緣膜愈薄，其深度形成得愈深。又，元件分 離區域5 0之溝渠的底部有階差，元件分離區域5 0之底部的 深度，在第1電晶體區域TR1側的部份與第2電晶體區域 TR2側的部份有5 nm〜50 nm程度，宜有1 0 nm〜30 nm程度之 不同。這是因為，第1閘極絕緣膜2較之第2閘極絕緣膜3 厚5 nm〜50 nm程度，宜厚10 nm〜30 nm程度之故。又，左右 之電晶體8、1 5與元件分離區域5 0之間，可設其他之元件 分離區域。 圖1 4B所示之半導體記憶裝置中，第1及第2電晶體區域 TR1、TR2之構成，與圖14A相同，其境界部BS之構成，與 -29- 1277199 (25) 圖1 A所示之構成不同。元件分離區域5 0之周圍，下側電 極層4係形成於第1閘極絕緣膜2上，下側電極層4係形成於 第1閘極絕緣膜2上。再者，元件分離區域5 0及其周圍之下 側電極層4、1 1上，形成有上側電極層1 6，據此形成閘極 構造1 7。 於此一構成中，較佳的是，閘極構造1 7與第1及第2電晶 體區域TR1、TR2之閘極電極6、1 3電絕緣。又，左、右之 電晶體8、1 5與元件分離區域5 0之間，可設置其他之元件 分離區域。 圖14A、B所示之構成中，境界部BS中，在元件分離區 域5 0之溝渠的底部具有階差，特別是上凸之凸部5 1的存在 為其特徵。再者，元件分離50之溝渠的深度也是在第1電 晶體區域TR1側之部份與第2電晶體區域TR2側之部份有 所不同。此一元件分離區域之底部，在鄰接之電晶體區域 的閘極絕緣膜愈厚時，其深度愈淺，而閘極絕緣膜愈薄， 其深度愈深。元件分離區域5 0之中央，元件分離深度變 深，因此，可將元件分離區域之寬小型化，即使作高體積 化，也能獲得良好之元素分離耐壓。亦即，與習用電晶體 區域與境界部B S中，溝渠深度為一定之場合相較，可將 溝渠寬予以窄化，令元件微細化。 又，圖1 4B所示之元件分離區域5 0上的閘極構造1 7，因 與第1及第2電晶體區域TR1、TR2之閘極構造相同，故加 工容易。 圖1 5 A所示之半導體記憶裝置中，第1及第2電晶體區域 -30- 1277199 (26) 發明說明磷羽 TR1、TR2之構成與圖14Α、Β相同，境界部BS之構成與圖 14A、B所示之構成不同。在境界部BS處，配設有掘入半 導體基板1中之凹部52。 元件分離區域，因阱分離等有必要之場合，可在第1及 第2電晶體區域TR1、TR2與境界部BS之間形成。 此一形狀中，由於在境界部BS中並未製作如圖14A、B 所示特殊形狀之元件分離區域，因此加工容易。
圖1 5 B所示之半導體記憶裝置中，第1及第2電晶體區域 TR1、TR2之構成，係與圖14A、B相同，境界部BS之構成， 係與圖1 A、B所示之構成不同。與圖1 5 A之構造相同，在 境界部BS，未形成元件分離區域。在境界部BS處，在半 導體基板1上直接形成電極層5 3。又，電極層5 3係與上側 電極層5、1 2具有相同組成，其高度與上側電極層5、1 2 相同。
又，電極層5 3之第1及第2電晶體區域TR1、TR2側之側 面上，形成有第1及第2導電側壁5 4、5 5。第1導電側壁5 4 係與下側電極層4相同之組成，配設於電極層5 3之突出部 與第1閘極絕緣膜2之間。第2導電側壁5 5與下側電極層1 1 具有相同之組成，配設於電極層5 3之突出部與第2閘極絕 緣膜3之間。由於有此種構造，境界部B S之閘極構造的高 度將變得與第1及第2電晶體區域TR1、TR2中形成之電晶 體的高度相等。 元件分離區域，因阱分離等而有必要之場合，可形成於 第1及第2電晶體區域丁Rl、TR2與境界部BS之間。 -31 - 1277199 (27)
圖1 5 B所示之半導體記憶裝置，如此係在境界部中有電 極層5 3直接與半導體基板相接之部份存在此一特徵。又， 境界部B S中，電極層5 3之兩側，在第1及第2閘極絕緣膜 2、3二者存在。藉由採取此等構造，在同一半導體基板上 可以少的步騾數目即形成複數個電晶體。 於此一圖15B所示之構造中，於境界部BS中，半導體基 板並未被蝕刻，且境界部B S之積層閘極並未加工。因此， 應蝕刻之電極層的膜厚也與電晶體之閘極電極膜厚相 同，因此不會有起因於境界部BS之加工的良率降低現象。 又，在本實施形態之製造步驟中，由於並無在閘極絕緣 膜上直接塗布光阻之步騾，因此，可提高閘極絕緣膜之信 賴性。特別是圖1 5 B所示之場合，在境界部B S係形成殘留 閘極電極之圖案，因此，境界部之特殊構造的閘極電極並 無蝕刻的必要，良率提昇。 本實施形態中，與第1實施形態相同，具有如圖3 A、3 B 所示之構造。閘極電極在元件分離端，並不會落入閘極絕 緣膜側面，因此，可防止元件分離區域端形成寄生電晶 體，可使電晶體高性能化。又，由於採用自對準STI製程， 因此，並無元件分離區域形成用之虛設絕緣膜或虛設閘極 之堆積或除去步驟，故步驟數較少即可。 其次，茲將本實施形態之製造方法的一例說明之。首 先，將圖14A所示構造之製造方法，以圖16A〜圖20說明之。 如圖16A所示，在半導體基板1之上表面形成犧牲氧化 膜（圖未示）。其次，因應必要植入阱雜質或通道雜質，而 -32- 1277199 (28) 後再除去犧牲氧化膜。繼之，在半導體基板1上形成矽氧 化膜或矽氮化膜等之第1閘極絕緣膜2及多晶矽等之下側 電極層4。 其次，如圖1 6B所示，將第1電晶體區域TR1及自其以至 境界部B S之中央，以光阻層5 6覆蓋，將其他區域之閘極 電極層及閘極絕緣膜除去。除去之方法可為濕式蝕刻等之 等方性蝕刻，或RIE等之異方性蝕刻。 繼之，如圖16C所示，在半導體基板1全面上形成矽氧 化膜或矽氮化膜等之第2閘極絕緣膜3及多晶矽等之下側 電極層1 1。此時，第1電晶體區域TR1係成為在下側電極 層4上形成第2閘極絕緣膜3及下側電極層1 1之積層構造。 此處，第1電晶體區域TR1中之下側電極層4與第2電晶體 區域TR2中之下側電極層1 1，可使用不同物質及膜厚。然 而，其等若為相同物質及相同膜厚的話，在而後的步驟中 可容易地將閘極電極同時蝕刻。 其後，如圖1 7 A所示，將第2電晶體區域TR2及自其而始 以至境界部B S之中央以光阻層5 7覆蓋，將其他區域之閘 極電極層及閘極絕緣膜除去。除去之方法，可為濕式蝕刻 等之等方性蝕刻或RIE等之異方性蝕刻。此時，係使光阻 層5 7自殘留之下側電極層4之端部遠離。亦即，在第1及第 2電晶體區域TR1、TR2之分製的境界部B S的中央，下側電 極層4、1 1均被除去，半導體基板1之表面露出。 其次，如圖1 7 B所示，在除去光阻層5 7後，堆積第1屏 障層5 8及第2屏障層5 9。第1屏障層5 6例如係使用矽氮化 -33- 1277199 (29) 膜，第2屏障層59例如係使用矽氧化膜。繼之，如圖i7c 所示，在第2屏罩層59上堆積供形成元件分離區域之光阻 層60，形成元件分離圖案。光阻層60係配置於未形成元件 分離區域之部份的上方。 其次，如圖18A所示，使用光阻層6〇作異方性蝕刻除 去’以第2屏罩層59及第1屏罩層之元件分離圖案開口。此 時’分製之境界部BS的中央，在蝕刻前因無閘極電極存 在，故在蝕刻後’半導體基板1露出表面。其次，如圖1 8 B 所示，將第1屏罩層58及第2屏罩層59未被覆之部份的下側 電極層4、1 1以異方性蚀刻除去，此時，境界部b s之中央， 半導體基板1被触刻形成凹部44。 其次，如圖1 8C所示’將半導體基板1蝕刻以形成元件 分離區域。作為元件分離形成之半導體基板1中的溝渠36 之深度，例如為50 nm〜300 nm程度，宜為15〇 nm〜250 nm程 度。分製之境界部中，因有由圖18B所示之階差，故在溝 渠3 6之底部形成為下凸之形狀。此凸部之階差係依存於圖 1 8 B中殘留之下側電極層4、1 1之膜厚與蝕刻條件，例如 為10 nm〜300 nm程度，宜為30 nm〜100 nm程度。 又，溝渠6 1之底部的深度，也在第1電晶體區域TR1側 之部份與第2電晶體區域TR2側之部份有所不同。此處， 第1電晶體側區域TR1側之溝渠3 6底部的深度，係較第2電 晶體區域TR2側之溝渠36底部的深度淺5 nm〜50 nm程度， 宜淺10 nm〜3 0 nm程度。這是因為，第1閘極絕緣膜2較第2 閘極絕緣膜3在膜厚上較厚。此時，相對第1及第2下側電 -34- 1277199 (30)
極 半 時 入 内 隔 屏 5、 或 合 工 極 而 雜 留 上 閘 導 合 留 將 4、1 1係自對準地將第1及第2電晶體區域TR1、TR2内之 導體基板1蝕刻，在第1及第2電晶體區域TR1、TR2内同 形成供元素分離區域26(參見圖3A、B)用之溝渠。 繼之，如圖1 9 A所示，將碎氧化物膜等之絕緣物6 6，埋 境界部BS内之溝渠61及第1及第2電晶體區域TR1、TR2 之溝渠内，並以CMP等之方法，將第1屏障層5 8作為阻 物將絕緣物62回蝕。其次，如圖1 9B所示，在除去第1 罩層5 8後，在半導體基板1的全面上，堆積上側電極層 1 2。上側電極層5、1 2，係由多晶矽、或多晶矽與金屬 矽與金屬之化合物的積層膜、或是金屬或矽與金屬之化 物的單層膜所構成。其次，如圖1 9 C所示，堆積用以加 閘極電極層之光阻層63形成閘極圖案。 其次，如圖1 4 A所示，將光阻層6 3作為屏罩，將閘極電 層作異方性蝕刻，形成第1閘極電極6、第2閘極電極1 3。 後，以後氧化等將加工之損傷恢復。其次，植入擴散層 質，形成源極/汲極擴散層7、1 4。此時，境界部B S未殘 光阻層，境界部B S之閘極電極除去。當然，閘極電極 堆積矽氮化膜或矽氧化膜等之屏罩層，將其作為屏罩將 極電極加工也可。 而後，圖中未示的是，形成接觸插塞、配線等，完成半 體裝置。如此，在境界部B S中形成元件分離區域之場 ，在元件分離溝渠之底部有作為下方凸部5 1之階差殘 。又，境界部B S因元件分離溝渠深之故，埋入形狀也 其反映有下凸之場合，該場合係如圖2 0所示，上表面形 -35- 1277199 (31) 成有凹部64。 其次，茲說明圖14B所示之構造的製造方法。至圖19B 為止之步驟，係與圖1 4 A之構造的製造方法相同。上述製 造步驟中係表示將閘極電極加工之光阻層在境界部B S開 口之方法，但此處係採用在境界部B S殘留光阻層之方 法。亦即，如圖2 1所示，係使用在分製之境界部B S殘留 光阻層6 5之圖案。此時，較溝渠6 1之寬度為外側，設有光 阻層6 5之開口部。 之後，如圖1 4B所示，將光阻層6 5作為屏罩，將閘極電 極層作為異方性触刻，形成第1閘極電極6、第2閘極電極 1 3。此時，在元件分離區域5 0之周圍，將下側電極層4殘 留於第1閘極絕緣膜2上，將下側電極層1 1殘留於第2閘極 絕緣膜3上。此外，又在元件分離區域5 0及其周圍之下側 電極層4、1 1上殘留上側電極層1 6，形成閘極構造1 7。而 後，以後氧化等令加工之損傷恢復。其次，在半導體基板 1中植入擴散層雜質，形成第1、2電晶體區域TR1、TR2源 極/汲極擴散層7、1 4。又，也可在閘極電極上，堆積矽氮 化膜或矽氧化膜等之屏罩層，將其作為屏罩將閘極電極層 加工0 又，境界部B S因元件分離溝渠深化而致埋入形狀有將 其反映而下凸之場合。此一場合係如圖2 2所示，上表面形 成有凹部6 4，將此一凹部6 4埋入形成上側電極層1 6。 其次，說明圖1 5 A所示之構造的製造方法。此一構造之 製造方法，至圖1 8B為止之步驟，係與圖1 4 A所示構造之 -36- 1277199 (32) 發明說明續頁' 製造方法相同。 其後，如圖2 3 A所示，將供形成元件分離區域之光阻層 6 7被覆於第2屏罩層5 9上。將第2屏罩層5 9異方性蝕刻後， 如圖23B所示，除去光阻層67，露出第2屏罩層59上表面。 此示，圖中未示的是，在第1及第2電晶體區域TR1、TR2 内，有第2屏罩層5 9被I虫刻之部份。
其次，經由與早先圖18A〜圖19A相同之步驟，在第1及 第2電晶體區域TR1、TR2内形成元件分離區域26(參見圖 3A、B)。此時之境界部BS的形狀，係如圖24A所示。此時， 第1屏罩層58之上表面存在之窪部68上有第2屏罩層59殘 留。
其次，如圖24B所示，將第2屏罩層59及第1屏罩層58除 去，令下側電極層4、11上表面及半導體基板1之上表面露 出，在此等上表面上形成上側電極層5、1 2。其次，如圖 2 5 A所示，將閘極電極形成用光阻層6 9在上側電極層5、 12上形成。 其後，如圖25B所示，將光阻層69作為屏罩進行蝕刻， 形成第1閘極電極6及第2閘極電極1 3。而後，以後氧化等 令加工之損傷恢復。之後，在半導體基板1中植入擴散層 雜質，形成第1、第2電晶體區域TR1、TR2之源極/汲極擴 散層7、1 4。此一步驟中，因境界部B S也未由屏罩被覆， 故與第1及第2電晶體區域TR1、TR2之源極/汲極擴散層相 同之擴散層，在境界部BS中也有形成。又，也可藉由以 光阻層覆蓋境界部，而不形成源極/汲極擴散層。 -37- 1277199 (33) 蚕《月屬明績頁！ 如此，境界部B S在元件分離區域中無，在閘極電極除 去之場合，成為圖2 5 B之形狀。然而，境界部B S，由於閘 極電極直接接於半導體基體，故難以確保蝕刻之選擇比， 故在半導體基板經蝕刻之場合，成為圖1 5 A之形狀。此一 場合也是，因閘極電極殘留之故，完全沒有閘極電極之短 路等的問題。 其次，說明圖1 5 B所示之構造的製造方法。至圖2 4 B為 止之步驟，係與圖1 5 A所示之構造的製造方法相同。 而後，如圖2 6所示，在上側電極層5、1 2上，形成供形 成第1及第2電晶體區域TR1、TR2之閘極電極及境界部B S 之閘極構造的光阻層7 0。在境界部B S周邊中，以較窪部 68更向外側伸展之方式形成有光阻層70。其次，如圖1 5B 所示，將光阻層7 0作為屏罩將閘極電極層蝕刻，形成第1、 2閘極電極6、1 3、電極層5 3、第1及第2導電側壁5 4、5 5。 此圖15B之構造中，境界部BS之與半導體基板直接接觸之 電極層殘留。 分製之境界部B S形成特殊狀之故，閘極電極之加工困 難。然而，根據此一方法，並無將境界部BS之閘極電極 加工之必要，因此與其他方法相較，加工變得容易，良率 提昇。在境界部B S處，當閘極電極與半導體基板直接接 觸之場合，加工特別困難，因此，故此一部份不加工，則 效果宏大。 習用問題之圖62A、B所示之溝渠埋入不良或CMP之凹 狀扭曲研磨，在境界部B S處係起因於溝渠寬度廣。因此， -38- 1277199 (34) 如本實施形態般之令溝渠底部下凸，且將溝渠寬設定為較 習用為窄，可在無損元件分離耐壓下防止埋入不良及凹狀 扭曲研磨。又，此時之境界部B S之溝渠的深寬比（縱橫比） 增大，但若設成較記憶單元區域之溝渠的深寬比為小，.可 防止因深寬比增大所導致之埋入特性降低之明顯化。 如圖1 5 Α所示，在境界部B S中完全不殘留閘極電極地將 半導體基板掘入之方法中，由於在境界部未殘留閘極電 極，因此不會產生塵埃。又，由於也無法以光阻覆蓋境界 部之情事，可低境界部B S之面積縮小。 又，於圖2 5 A所示之製造方法中，加工前之閘極電極， 未較電晶體區域為厚。因此，蝕刻量可配合電晶體區域中 之必要量。又，半導體基體被蝕刻處只有境界部B S，因 此，蝕刻造成損傷並不成為問題。 又，於圖15B所示之境界部BS，殘留電極層53、54、55(閘 極構造之導電性部份），且電極層與半導體基板（阱）電連 接之方法中，可令閘極電極之加工只配合電晶體區域。特 別是藉由將電極層（閘極構造之導電部份）與阱電連接，阱 之電阻降低、阱之昇壓、降壓高速化，因此裝置性能提昇。 又，也可經由電極層對阱或半導體基板賦與電位，因此並 無另行設置阱接觸件或基板接觸件之必要。 (第3實施形態） 本實施形態中之半導體裝置的斷面圖，係如圖27A、B 所示。本實施形態之特徵為，閘極絕緣膜之膜種或膜厚不 同之3種電晶體（例如第1〜第3電晶體TR1、TR2、TR3)係存 -39- 1277199 (35) 在於同一半導體基板上，在相鄰之2個電晶體之境界部 B S，就元件分離區域之形狀或閘極電極之構造，含與相 鄰之電晶體區域不同者。
圖27A所示之構造中，第1及第2電晶體區域TR1、TR2， 係與圖1所示構造相同。再者，第2及3電晶體區域TR2、 TR3之間，配設在底部上具有上凸凸部7 1之元件分離區域 7 2。又，第3電晶體區域TR3中，在半導體基板1上形成有 閘極絕緣膜7 3。此一第3閘極絕緣膜7 3，與第1閘極絕緣膜 2及第2閘極絕緣膜3其組成及膜厚均不同。此第3閘極絕緣 膜7 3上，形成有下側電極層7 4與上側電極層層7 5積層成之 第3閘極電極76。 將此第3閘極電極76作為屏罩，在半導體基板1中形成源 極/汲極擴散層77，形成第3電晶體78。
圖27A所示之例中，境界部BS中，元件分離區域9、27 之溝渠的底部形成有階差，特別有上凸之凸部1 0、7 1存 在，是為其特徵。再者，元件分離區域9之深度也在第1 電晶體區域TR1側的部份與第2電晶體區域TR2側的部份 有所不同。又，元件分離區域72之深度也在第2電晶體區 域TR2側的部份及第3電晶體區域TR3側的部份有所不 同。此處’弟2電晶體區域TR2之閘極絕緣膜3 ’係較第3 電晶體區域TR3之閘極絕緣膜7 3厚度為薄，因此，元件分 離區域7 2之底部，以第3電晶體區域TR3之元件分離區域 其底部的深度以厚度之部份較淺地形成。 又，圖27B所示例中，第1及第2電晶體區域TR1、TR2間 -40- 1277199
之境界部BS的構造，與第2及第3電晶體區域TR2、TR3間 之境界部BS的構造不同，以其為特徵。在第2及第3電晶 體區域TR2、TR3之境界部BS中，元件分離區域80之底部 未存有凸部，只有因相接區域深度不同之階差。較之第2 閘極絕緣膜3之膜厚以第3閘極絕緣膜81之膜厚為厚，因 此，在元件分離區域8 0之第2電晶體區域TR2側，深度較 深地形成。 第3電晶體區域TR3中，半導體裝置1上形成有第3閘極 絕緣膜8 1。此一第3閘極絕緣膜8 1上形成有由下側電極層 8 2及上側電極層8 3所構成之第3閘極電極8 4。將此一第3 閘極電極8 4作為屏罩，設置在半導體基板1中形成之源極/ 汲極擴散層8 5，並配設第3電晶體8 6。 藉由採用此等裝置，將成為不需STI形成用虛設絕緣膜 或虛設閘極之堆積或除去步驟之自對準STI製程，可在同 一半導體裝置上以少的步驟數形成複數個電晶體。又，圖 2 7 A之構造的製造步驟中，並無在閘極絕緣膜上直接塗布 光阻之步驟，因此閘極絕緣膜之信賴性提昇。 圖2 7B構造之製造步驟中，除去分製之閘極電極的步驟 省免之故，可使製程簡單化而降低成本。 圖28A係第1電晶體區域TR1之閘極電極的構造之斷面 圖。圖2 8 B係第2電晶體區域TR2之閘極電極的構造之斷面 圖。圖2 8 C係第3電晶體區域TR3之閘極電極的構造之斷面 圖。如圖2 8 A〜C所不’本貫施形怨中之電晶體’閘極電極 係相對元件分離區域自對準地形成。因此，閘極電極在元 -41 - 1277199 (37) 件分離端不會落入閘極絕緣膜側面。因此，可防止元件分 離端形成寄生電晶體，可使電晶體高性能化。 圖27A、B所示之分製的境界部BS之構造，在境界部 B S，閘極電極重合，形成元件分離溝渠，且由除去閘極 電極之方法形成。然而，與第1實施形態及第2實施形態說 明者相同，可將境界部BS之重合的有無、元件分離溝渠 之有無及閘極電極除去之有無任意組合。又，各分製之境 界的構造可統一或採不同之構造。 以下，茲將本實施形態中圖2 7所示構造的半導體裝置之 製法的一例說明之，圖29A〜30A係與圖4A〜圖5A之步騾相 同。 其次，如圖3 0所示，使用將第3電晶體區域TR3及其境 界部B S之光阻層9 1，進行蝕刻。其次，如圖3 0 C所示，在 除去光阻層9 1後，將第3閘極絕緣膜全體地堆積，在其上 形成下側電極層74。其後，如圖3 1 A所示，在第3電晶體 區域TR3及其境界部B S設置光阻層9 2，進行蝕刻。籍此， 在第1電晶體區域TR1令下側電極層4露出，自境界部B S以 至第2電晶體區域TR2，令下側電極層1 1露出。 其次，如圖31B所示，除去光阻層92，在露出表面上依 序形成第1屏罩層93、第2屏罩層94。第1屏罩層93例如為 矽氮化膜，第2屏罩94例如為矽氧化膜。而後，依同於作 為第1實施形態之製法表示之圖5C〜8之步驟的方法，將元 件分離區域及閘極電極加工。然後再以圖未示之方式形成 層間絕緣膜、接觸插塞、配線等，完成半導體裝置。 -42- 1277199
本實施形態之方法，由於沒有在閘極絕緣膜上光阻直接 接觸之步驟，故可確保閘極絕緣膜之高信賴性。又，分製 之境界部BS的構造，不限於圖27A所示之構造，也可使用 第1及第2實施形態中所示之其他構造，也可組合複數種類 之構造。再者，藉由本實施形態之方法，可分製4種以上 之閘極絕緣膜及閘極電極。 其次，茲將圖27B所示之構造的製法之一例說明之。 首先，在半導體基板表面形成犧牲氧化膜。在將阱雜質 或通道雜質因應必要植入後，除去犧牲氧化膜。其次，如 圖3 2 A所示，在半導體基板1上形成矽氧化膜或矽氮化膜 等之第1閘極絕緣膜2及多晶矽等之下側電極層4。 之後，如圖3 2所示，將成為第1電晶體區域TR1之部份 以光阻層9 5覆蓋，將其他區域之閘極電極及閘極絕緣膜除 去。除去之方法係可為濕式蝕刻等之等方向蝕刻或RIE等 之異方性蝕刻。 其次，如圖32C所示，在半導體基板1全面上形成矽氧 化膜或矽氮化膜等之氧化膜9 6。之後，如圖3 2 D所示，將 第3電晶體區域TR3以光阻層9 7覆蓋，除去其他區域之氧 化膜9 6。 繼之，如圖3 3 A所示，在露出表面上形成第2閘極絕緣 膜3及下側電極層1 1、8 2。氧化膜9 6上形成有第2閘極絕緣 膜3，膜厚增厚，作為第3閘極絕緣膜8 1，形成於第3電晶 體區域TR3。下及上側電極層1 1、8 2可使用不同物質及膜 厚。然而，若其為同一物質及同一膜厚，在後續之步驟中 -43- 1277199 (39) 可與閘極電極同時蝕刻。 其次，如圖3 3 B所示，將成為第2及第3電晶體區域TR2、 TR3之部份以光阻層9 8覆蓋，將其區域之下側電極層1 1、 8 2及第2閘極絕緣膜3除去。除去之方法可為濕式蝕刻等之 異方性蝕刻或RIE等之異方性蝕刻。此時，光阻之一部份 係及於第1電晶體區域TR1側之境界部B S。因此，第1及第 2電晶體區域TR1、TR2之分製的境界部B S處，閘極電極以 積層構造原狀殘留。 之後，如圖33C所示，堆積第1屏罩層99及第2屏罩層 100。第1屏罩層9 9例如為矽氮化膜，第2屏罩層100例如為 矽氧化膜。而後，依同於圖6A〜7C之步驟，形成元件分離 溝渠、元件分離區域。 其次，將圖34A、B所示之構造，依同於圖5C〜8之步·驟 形成。繼之，將光阻層101用作為閘極電極形成用屏罩， 依同於圖1 A所說明之步驟，將閘極電極加工。第2及第3 電晶體區域TR2、TR3之境界部B S，下側電極層1 1、8 2係 共通使用，因此其膜厚在境界部BS不會產生差。因此， 元件分離區域8 0之底部，第2閘極絕緣膜與第3閘極絕緣膜 之膜厚的差之階差產生。亦即，與膜厚厚之第3電晶體相 鄰側之境界部B S的元件分離區域8 0之深度，較與與第2電 晶體相鄰側之元件分離區域8 0之深度，以較淺之方式形 成。圖中未示的是，再形成層間絕緣膜、接觸插塞、配線 等，完成半導體裝置。 相對圖27A所示之半導體裝置之製法，圖27B所示之半 -44- 1277199 (40) 導體裝置之製法，係將第2電晶體區域TR2之下側電極層 1 1與第3電晶體區域TR3之下側電極層8 2共通地堆積，因 此，除去步驟可省略，可使步驟簡單化。 分製之境界部BS的構造，不限於圖27A、B所示之構造， 也可使用第1實施形態及第2實施形態所示之其他構造，也 可組合複數個構造。再者，藉由使用本實施形態，也可分 製4種以上之閘極絕緣膜及閘極電極。又，由於形成只在 高耐壓元件分離區域電晶體之閘極絕緣膜上可直接塗布 光阻之形態，可無損記憶單元之信賴性下，減少分製之步 驟數。 (第4實施形態） 本實施形態之半導體裝置，係可適用於非揮發型記憶裝 置之一種的具MONOS型單元構造之NAND型EEPROM、NOR 型 EEPROM、AND 型 EEPROM、或 Virtual Ground Array 型 EEPROM之任一種。在實施形態之分製的境界部BS附近之 斷面圖，係示於圖35〜37中。 圖3 8中所示的是，夾於選擇電晶體，且複數個記憶單元 作串聯配置之NAND記憶單元塊之等效電路圖。亦即，非 揮發性記憶單元M0〜Μ 1 5作串聯連接，記憶單元M0之一端 係介以選擇電晶體S 1連接於資料轉送線B L，記憶單元Μ 1 5 之一端，係介以選擇電晶體S 2連接於共通源極線S L。 各記憶單元Μ0〜Μ 1 5之控制電極，係連接於資料轉送線 WL0〜WL 1 5。又，自沿資料轉送線之複數個記憶單元塊， 選擇一個記憶單元塊，連接於資料轉送線之故，選擇電晶 -45- 1277199 (41) 體S 1之控制電極係連接於塊選擇線SSL。又，選擇電晶體 S2之控制電極係連接於塊選擇線GSL，在虛線所示之區 域，形成NAN記憶單元塊A。 此處所示的是，記憶單元塊A内有1 6個記憶單元連接之 狀態。然而，與資料轉送線及資料選擇線連接之記憶單元 的數目為複數個即可，在作位址解碼上，2"個（η為正整數） 為宜。又，作為選擇電晶體，不一定要使用與記憶單元電 晶體有相同構造者，如圖3 9所示，作為選擇電晶體S 1、 S2，也可使用一般之MOS電晶體。 MONOS型非揮發記憶體，包含構成記憶單元之MONOS 型電晶體，具構成周邊低電壓電路之較薄閘極氧化膜之 MOS電晶體（以下稱為LV元件分離區域電晶體）、具構成周 邊高電壓電路之較厚氧化膜之MOS電晶體（以下稱為Η V 元件分離區域電晶體）的至少3種電晶體。MONOS記憶單元 與LV元件分離區域電晶體，係由第1〜第3實施形態之方法 分製，其境界部B S例如具有圖3 5所示之形狀。然而，如 第1〜第3實施形態所說明者相同，可任意組合境界部B S重 疊之有無、元件分離溝渠之有無及閘極電極除去之有無。 圖35中顯示斷面之半導體裝置中，例如，在以1014 cnT3〜 1019 cnT3之雜質濃度含硼之p型半導體基板102上，配置記 憶單元區域M C、低壓元件分離區域（L V元件分離區域）、 電晶體區域LV及高壓元件分離區域（HV元件分離區域）電 晶體HV，以及在其等間之境界部BS。基板102内形成有η 型阱102η及ρ型阱102ρ。Ν型阱1〇2η内若形成有ρ型阱102ρ， -46- 1277199
(42) 則p型半導體基板102獨立，可對p型阱102P施加電壓。藉 此，可減少抹除時之昇壓電路負荷而可抑制電力消耗。 記憶單元區域MC中，介以通道絕緣膜丨〇2形成電荷蓄積 層104。通道閘極絕緣膜102，例如係由1〜1 〇 nm厚之矽氧化 膜或氧氮化膜所構成。電荷蓄積層104例如係由3〜50 11111厚 之SiN、SiON所構成。其上形成有例如厚為2〜1 0 nm間之由 矽氧化膜所構成之阻隔絕緣膜105。 此一阻隔絕緣膜105上，控制閘106係以10〜500 nm之厚形 成，構成記憶單元閘107及選擇閘108。控制閘106例如係 由多晶矽或WSi(矽化鎢）與多晶矽之堆積構造、或NiSi、 MoSi、TiSi、CoSi與多晶矽之堆積構造、金屬與多晶今之 堆積構造、或梦之金屬化合物或金屬之單層構造所構成。 再者，於控制閘106上，配置有1 0〜300 nm程度厚之碎氧化 膜或矽氮化膜構成之屏罩絕緣膜。 於LV元件分離區域電晶體區域LV中，基板1〇2上形成有 LV元件分離區域閘極絕緣膜113。其上形成有LV元件分離 區域閘109。HV元件分離區域電晶體HV中，基板ι〇2上形 成有HV元件分離區域閘極絕緣膜110,其上形成有hV元件 分離區域閘111。 此等各區域MC、LV、Η V中之閘極電極的兩側，形成有 例如為5〜200 nm厚之矽氮化膜或矽氧化膜所構成的側壁 絶緣膜119。又，基板102之表面，形成有n型擴散層之源 极/汲極擴散層112。藉由此等源極/汲極擴散層丨丨2及記憶 單元閘107，形成MONOS型非揮發性EEPROM單元。電荷蓄 -47- (43) 1277199
積層之閘長例如為0.5 # m以下〇·〇ΐ # m以上。 此等源極/汲極型擴散層112，例如係以磷或砷、銻，以 表面濃度成為1〇17 cnT3〜1〇21 cm-3之方式，例如在深度1〇〜5⑼ nm間形成。此層112與記憶單元間係串聯連接，實現nand 連接。又，選擇閘108之一端側的該層112 ,係介以接觸插 塞11 5連接於資料轉送線丨丨6。 選擇閘108係與記憶單元閘1〇7之控制閘1〇6在同層形 成。接觸插塞例如係被充填作N型或p型摻雜之多晶矽或 鎢、及矽化鎢、Al、TiN、Ti等，成為導電體區域。資料 轉送線116係由鎢或矽化鎢、鈦、氮化鈦、或銘所構成。 選擇閘108係以與記憶單元閘1〇7之電荷蓄積層ι〇4有相 同構成之閘極絕緣膜117，與基板1 〇2對向，形成選擇電晶 體。選擇閘108之閘長較記憶單元閘之閘長為長，例如形 成為1 // m以下0·02 β m以上。藉此，塊選擇時與非選擇 時之ON-OFF比可大幅確保，可防止誤寫入或誤讀出。 此等各元件，例如係由Si〇2或SiN所構成之層間膜118充 填。再者’於此層間膜118之上部，形成有例如由^仏或 SiN，或由聚醯亞胺所構成之絕緣膜保護層（圖未示），或 例如由W、A1或Cu所構成之上部配線（圖未示）。 記憶單元區域MC與LV元件分離區域電晶體區域之 間，配設有如具圖1 A所示般之構造的第i元件分離區域 120。LV元件分離區域電晶體與HV係電晶體HV之間，配 設有如圖28B所示構造之第2元件分離區域121。 LV元件分離區域電晶體區域LV之源極/汲極擴散層i 12 -48 - 1277199
(44) 中，連接有接觸插塞122，其係連接於配線123。又，HV 元件分離區域電晶體區域HV之源極/汲極擴散層112中，連 接有接觸插塞124，其係連接於配線125。 本實施形態中，由於係使用較後述之浮閘型EEPROM， 可使寫入電壓及抹除電壓低電壓化。因此，在周邊電路電 晶體中，即使使元件分離間隔縮小，將閘極絕緣膜厚薄膜 化，可維持耐壓。 是以，可使施加有高電壓的電路之面積減小，更可縮小 晶片面積《再者，與浮閘型記憶單元比較，可將電荷蓄積 層104之厚度減小至20 nm以下。因此，可降低閘極形成時 之深寬比，可提昇閘極電極之加工形狀，可使層間膜118 之閘間埋入特性提高，並提昇耐壓。 又，供形成浮閘電極之製程或槽隙製程不需要，更可縮 短加工步驟。又，電荷蓄積層104為絕緣體，電荷係一個 一個捕獲至電荷陷阱，因此，對於放射線電荷不易脫離， 可保持強的耐性《再者，即使電荷蓄積層104之側壁絕緣 膜薄膜化，被捕獲於電荷蓄積層104之電荷均不會脫離， 可維持良好的保持特性。 圖3 5中所示之選擇電晶體，係採與記憶單元電晶體相同 之MONOS構造。此一場合下，由於可省略將選擇電晶體與 記憶單元電晶體分製之步驟，故成本可降低。又，也沒有 必要採供分製之餘裕，因此可使.選擇電晶體與記憶單元間 之距離減小，可減小元件面積。 圖35所示之構造中，未形成閘極之基板102上，未存有 -49- (45) 1277199 mgMmi 閘極絕緣膜。 圖36係圖35構造之變形例。此處，圖35中之第【元件分 離區域12〇並未設置，代替的是，在記憶單元區域則與… 疋件分離區域電晶體區域LV之間的境界部㈣，形成有 問極構造。在問極構造13G中，基板⑽上在記憶單元區域 MC側’設有選擇問極1〇8之問極絕緣膜ιΐ7，自記憶單元 區域MC的遠側，設有口元件分離區域問極絕緣膜ιι3。問 極絕緣膜117與LV元件 > 離區3或問極絕緣膜ιΐ3之間，配設 有直接與基板102接觸之閘極電極材料。此一閘極構造之 側壁’配設有絕緣膜119。閘極構造13〇係改變絕緣膜或導 電體t組成，以同於圖15B所示境界部BS中電極層”的方 法形成。 圖37係圖35構造之其他變形例。此處，係於圖35所示構 造中’在圮憶單元區域]vie側之閘極電極加工時，閘極絕 緣膜同時未加工殘留之場合的構造。亦即，記憶單元區域 MC及與其鄰接之境界部BS之部份中，在半導體基板表 面，形成有通道閘極絕緣膜103及電荷蓄積層1〇4。 作為圖3 7中記憶單元區域M C與LV元件分離區域電晶 體區域L V之境界邵BS的構造’可採用圖40Α〜40Η之構 造。又，藉將LV元件分離區域閘極絕緣膜與η V元件分離 區域閘極絕緣膜置換，在記憶單元區域M C與Η V元件分離 區域電晶體HV之境界部BS也可應用此等構造。亦即，圖 40八〜圖4011，可適用於NAND型MONOS半導體記憶裝置之 境界部BS。 -50- 發;明酿賴 1277199 (46) 又，在各境界部B S，若採未設置閘極絕緣膜，而露出 基板102之構造的話，可適用於圖35及36所示之半導體裝 置的境界部BS。又，也可為各境界部bs中未形成擴散層 112之構造。又’各分製構造可統一為同一構造，也可依 場合採不同之構造。 於圖40A所示之境界部BS中，與圖1A所示構造相同之元 件分離區域132係形成於基板1 〇2中。元件分離區域132之 記憶單元區域M C側，形成有閘極絕緣膜1 〇3及電荷蓄積層 104。元件分離區域132之兩側，在基板1〇2中形成有源極/ 汲極擴散層112。元件分離區域132之溝渠的底部，形成有 具上凸凸部之階差。藉由採用此一境界部BS之構造，可 提STI埋入性，防止凹狀扭曲研磨，可縮小面積。 圖40Β所示之境界部BS中，在圖40Α所示之構造中，覆 蓋元件分離區域132，形成有與選擇閘108相同之閘極構 造。藉由採用此一境界部BS之構造，可提高STI埋入性， 防止凹狀扭曲研磨，使閘極加工容易化。 圖40C所示之境界部BS中，代替圖40A中之元件分離區 域132，形成與圖14A所示構造相同之元件分離區域133。 藉由採用此一境界部BS之構造，可提高STI之耐壓，並可 縮小面積。 圖4 0 D所示之境界部B S中，於圖4 〇 B所示構造中，係將 元件分離區域132以圖40 C所示元件分離區域133置換而構 成。藉由採用此種境界部BS之構造，可提高STI之耐壓， 使閘極加工容易化。
-51 - (47) 1277199 奋曰P；朗續頁丨 圖40Ε所示之境界部BS中，形成有與圖2Α構造相同之構 造。境界部BS之中央，基板102上形成有由硬氧化膜區域 MC及LV元件分離區域電晶體區域LV之閘極構造的構成 材料所形成之閘極構造134。於閘極構造134中，在基板1〇2 上於記憶單元區域M C側，形成有όνο膜丨3丨，在LV元件八 離區域電晶體區域LV側，形成有LV元件分離區域閘極絕 緣膜U3。0N0膜131及絕緣膜113上，形成有電極層2〇、側 壁絕緣膜119等。自閘極構造134於記憶單元區域MC側， 在基板102上形成有通道閘極絕緣膜1〇3及電荷蓄積層 104。閘極構造134之兩側，在基板1〇2中形成有源極/汲極 擴散層112。藉由採用此一境界部β s之構造，閘極加工容 易化，可迴避起因於STI之不良。 圖40F所示境界部BS中，具有與圖2Β所示構造相同之境 界部BS的構造。境界部BS之中央，在基板1〇2上，形成有 由記憶單元區域MC及LV元件分離區域電晶體區域LV之 閘極構造的構成材料所構成之閘極構造13 5。閘極構造13 5 中，在基板102上’於記憶單元區域μ C側配設有0Ν0膜 13丨，在LV元件分離區域電晶體區域LV側配設有LV元件分 離區域閘極絕緣膜113。0Ν0膜13 1上，設有與控制閘1 〇8 相同之積層閘極構造。此閘極構造13 5之側面，形成有絕 緣膜119。藉由採用此種境界部B S之構造，可減少塵埃， 避免起因於STI之不良。 圖40G所示之境界部BS中，具有與圖15Α所示構造相同 之境界部BS。境界部BS之中央，在基板102之表面，形成 -52-
1277199 (48) 有凹部13 6。自凹部13 6，在記憶單元區域M C側，於基板 102上形成有通道閘極絕緣膜103及電荷蓄積層104。藉由 採用此一境界部B S之構造，可減少塵埃，避免起因於STI 之不良。 圖40H所示之境界部BS中，所示的是與圖15B中所示閘 極構造130為相同之構造。此處，境界部中央在半導體基 板102之表面形成有凹部，但也可與圖1 5 B相同為平坦。 又，此一閘極構造中，基板102之表面不介以絕緣膜有電 極層直接相接。藉由採用此一境界部B S之構造，閘極加 工容易，可減少塵埃，避免起因於STI之不良，使深寬比 一致。 圖41A中所示的是，在記憶單元之閘極上，與資料轉送 線垂直之方向的斷面。又，圖41B中所示的是，在周邊電 晶體之閘極上’與資料轉送線垂直之方向的斷面。 如圖41A、41B所示，利用元件分離區域300，基板102及 閘極絕緣膜之側面被被覆。因此，以通道閘極絕緣膜103 形成前之蝕刻，元件分離區域的端部不會露出，而閘極電 極106到達較基板102之表面更下方此一情事，可由記憶單 元及周邊電晶體二者防止。此是因為，此構造係由自對準 STI法所形成。如此，元件分離區域300及通道閘極絕緣膜 103之境界的電場集中或臨限值低落之寄生電晶體不容易 發生。再者，導因於路徑洩漏之寫入臨限值低落現象的側 工作現象將不易發生，故可形成更高信賴性之電晶體。 圖42中所示的是，NOR型MONOS型記憶單元之等效電路 -53- 1277199 (49) 發明說明缓頁:丨 圖。資料轉送線BL1、BL2與源極線之間，連接有各記憶單 元 M01、M02、Mil、M12、M21、M22的源極、沒極。各閘 極上，連接有資料選擇線WLO，WL1，WL2。在此種NOR型 MONOS型記憶單元中也是，本實施形態之上述構造可作各 種變更適用。 圖43中所示的是，由選擇電晶體所夾，複數之記憶單元 串聯配置之AND型MONOS型記憶單元塊的等效電路圖。非 揮發性記憶單元M0〜M15係並聯連接。記憶單元M0〜M15之 一端係介以選擇電晶體S1，連接於資料轉送線BL。記憶單 元M0〜M15之他端係介以選擇電晶體S2，連接於共通源極 線SL。 各記憶單元M0〜M15之控制電極係連接於資料轉送線 W0〜W15。又，由於係自沿資料轉送線之複數記憶單元塊 選擇一個記憶單元塊連接於資料轉送線，因此，選擇電晶 體S1之控制電極係連接於塊選擇線SSL。再者，選擇電晶 體之控制電極係連接於塊選擇線GSL，在虛線所示之區域 ，形成AND記憶單元塊B。 此處係表示記憶單元塊B内有16個記憶單元連接之狀態 。但，與資料轉送線及資料選擇線上連接之記憶單元的數 量，只要是複數即可，在位址解碼上較好的是2 η (η係正整 數）個。又，作為選擇電晶體，不一定有採用與記憶單元 電晶體相同之構造的必要。例如，如圖44所示，作為選擇 電晶體SI，S2，可使用通常之MOS電晶體。 在此種AND型MONOS型記憶單元中也是，本實施形態之 -54- 1277199 (50) 上述構造可作各種變更適用。 其次，茲以圖45A〜圖48C，說明本實施形態非揮發性半 導體記憶裝置之製法的1例。首先’在半導體基板之表 面上，形成犧牲氧化膜（圖未示）。將阱雜質或通道雜質因 應必要植入後，除去犧牲氧化膜。
之後，如圖45A所示，在半導體基板1〇2上，例如形成由 1〜10 nm厚矽氧化膜或氧氮化物所構成之通道閘極絕緣膜 103。之後，例如，將SiN ’ SiON所構成之電荷蓄積層1〇4 以3〜50 nm之厚度形成。而後’例如形成由2〜10 nm厚矽氧 化膜所構成之阻隔絕緣膜105 °其上，以〜5〇〇 nm之厚度 堆積多晶矽層137。
其次，如圖45B所示，將成為記憶單元區域MC之部分以 光阻層138被覆，除去其他區域之多晶矽層137、阻隔絕緣 膜105、電荷蓄積層1〇4、及通道閘極絕緣膜1〇3。除去的方 法可採用濕式蝕刻等之等方性蚀刻或RIE等之異方性蝕刻 的任一種。其次，如圖45C所示，在半導體基板102的全面 上，例如形成由5〜50 nm厚碎氧化膜或氧氮化物膜所構成 之Η V系電晶體之閘極絕緣膜11 〇。 φ 爾後，如圖46Α所示’將HV系電晶體區域hv以光阻層 139被覆，自其他區域除去HV系電晶體之閘極絕緣膜u〇 。其次，如圖46Β所示，除去光阻層139，在半導體基板1〇2 的全面上，例如形成由5〜50 nm厚矽氧化膜或氧氮化物膜 所構成之LV系閘極絕緣膜113，將HV系閘極絕緣膜110形成 為特定膜厚。介隔以此HV系閘極絕緣膜11〇,例如以1〇〜5〇〇 -55- 1277199 (51) 發曰另致明續卞! nm之厚度堆積多晶石夕層140。 此時，記憶單元區域MC，將成為在記憶單元之多晶矽 層137上形成有LV系電晶體用閘極絕緣膜113及多晶矽層 1 40的積層構造。此處，記憶單元之閘極電極與LV系電晶 體之閘極電極可採不同物質及膜厚。然而，若為同一物質 及同一膜厚可容易地將閘極電極同時蝕刻。 其次，如圖46C所示，將LV系電晶體及HV系電晶體之區 域（周邊電路區域）以光阻層141被覆，除去其他區域之多 晶矽層140、及LV系閘極絕緣膜。除去的方法可採用濕式 蝕刻等之等方性蝕刻或RIE等之異方性蝕刻的任一種。此 時，光阻層141之一部分係及於記憶單元區域MC。因此， 記憶單元區域MC與周邊電路區域之分製的境界部BS處， 閘極電極係以積層構造的原狀殘留。 而後，除去光阻層141，如圖47A所示，堆積第1屏罩層 142及第2屏罩層143。第1屏罩層142例如係矽氮化膜，第2 屏罩層143例如為矽氧化膜。其次，如圖47 B所示，堆積 供形成元件分離區域之光阻層144，形成元件分離圖案。 此處，茲就分製的境界部BS處不殘留光阻地形成元件分 離區域的方法說明之。 其次，如圖47所示，將光阻層144、第1屏罩層142及第2 屏罩層143以異方性蝕刻除去後，將多晶矽層140以異方性 蝕刻除去。其次，為形成元件分離區域，將半導體基板102 蝕刻形成元件分離溝渠145、146。元件分離溝渠145，146 之深度例如為50〜300nm程度。 -56- 1277199 _ (52) I竺明幽岣 記憶單元區域MC與LV系電晶體區域LV之分製的境界部 BS處，圖46B所示的階差在圖47B中殘留，因此在元件分離 區域的底部上，成為上凸之形狀況。凸部之階差係依存於 圖46中之階差及蝕刻之條件，例如可為10〜300 nm，宜為 3 0〜100 nm之程度。此外，元件分離溝渠之深度也是因相接 之區域而不同，此係反映記憶單元區域MC之ΟΝΟ膜厚， 與LV系電晶體區域LV的閘極絕緣膜及HV系電晶體區域HV 的膜厚之差異，閘極絕緣膜愈薄，元件分離之深度愈深。 LV系電晶體區域LV及HV系電晶體區域HV的分製之境界部 BS處，由於圖46中所生之階差在圖47Β中殘留，故元件分 離溝渠146之底部的深度不同。 其次，如圖48Α所示，以矽氧化膜等之絕緣膜將元件分 離溝渠145，146埋入，以CMP等之方法將第1屏罩層142作 為阻隔物將埋入材料回蝕。境界部BS之元件分離區域， 因元件分離深度不深之故，埋入特性良好，在蝕刻後，元 件分離絕緣膜之上部大致成為平坦。在第1屏罩層142除去 後，在露出層全面上堆積閘極電極層140。閘極電極層140 ，係由多晶矽、多晶矽與金屬或矽與金屬化合物之積層膜 、或是金屬或秒與金屬化合物之單層膜所構成。之後，再 堆積10〜300 nm程度厚之矽氧化膜或矽氮化膜所構成之屏 罩絕緣膜104。 爾後，如圖48B所示，將光阻層148堆積供閘極電極加工 ，形成圖案。其後，如圖48C所示，將光阻層148作為屏罩 將閘極電極異方性蝕刻。之後，以後氧化等將加工損傷恢 -57- 1277199 、、fv ·,， 、” 外 〜 ，” -vsyivv-r 發明說明續葡 (53) 復。其次，因應必要，形成閘極側壁絕緣膜119，植入擴 散層雜質，形成源極/汲極擴散層。 此時，境界部BS不殘留光阻，境界部BS之閘極電極係除 去。當然，也可在閘極電極上堆積矽氮化膜或矽氧化膜等 之屏罩層，將其作為屏罩將閘極電極加工。再者，圖中未 示的是，形成層間絕緣膜、接觸插塞、配線等而完成圖3 5 所示之半導體裝置。
此外，也可為在半導體基板上設置與半導體基板為反對 導電型之第1阱，再於其上設置與半導體基板同一導電型 之第2阱而成的二胖構成。 本實施形態可獲得與第1〜第3實施形態相同之效果。又 ，形成周邊電路之電晶體，例示的是MOS構造閘極氧化膜 厚不同之2種電晶體。然而，形成周邊電路之電晶體，其 閘極氧化膜厚為2種以上時，本實施形態也可適用。 (第5實施形態）
本實施形態之半導體裝置，可適用於非揮發性記憶置之 一的具浮閘型單元構造之NAND型EEPROM、NOR型EEPROM 、AND型 EEPROM、或 Virtual Ground Array 型 EEPROM 中之任 一種。於浮閘型非揮發性記憶體中，至少要有構成記憶單 元之記憶單元電晶體、構成周邊低電壓電路之較薄閘極氧 化膜的MOS電晶體（以下，LV系電晶體）、構成周邊高電壓 電路之較厚閘極氧化膜的MOS電晶體（以下，LV系電晶體） 之3種電晶體。 本實施形態中，圖38或圖39中所示之NAND型記憶單元 -58- 1277199 (54) 爾賴 的等效電路、圖42中所示之NOR型記憶單元的等效電路、 圖43或圖44中所示之AND型記憶單元的等效電路之構成可 原狀適用。 本實施形態之分製的境界部BS之附近的斷面圖，係示於 圖49〜圖5 1中。
此處，浮閘型記憶單元及LV系記憶單元，係由第1〜第3 實施形態的方法分製，其境界部BS係成圖49所示之形狀。 然而，係由第1〜第3實施形態所說明者相同，可將境界部 BS之重疊的有無、元件分離溝渠之有無、及閘極電極除 去之有無任意組合。
圖49中以斷面表示之半導體裝置中，例如，係在以 1014cnT3〜1019cm·3的雜質濃度含硼之P型半導體基板150上 ，配置有記憶單元區域MC、低壓系（LV系）電晶體區域LV 、及高壓系（HV系）電晶體區域HV、以及其間之境界部BS 。基板150内，形成有N型阱150η及P型阱150p。如在N型阱 150η内形成P型阱150p時，可與P型半導體基板獨立的對P 型阱施加電壓。藉此，可減少抹除時之昇壓電路負荷，抑 制電力消耗。 於記憶單元區域MC中，介以通道閘極絕緣膜1 5 1形成有 電荷蓄積層1 52。通道閘極絕緣膜15 1例如係由3〜1 5 nm厚之 矽氧化膜或氧氮化物所構成。電荷蓄積層152，例如係由 10〜500 nm厚之磷或坤以1018cnT3〜1021cnT3添加之多晶矽而 成。 相對電荷蓄積層152，例如由矽氧化膜所構成之元件分 -59- 1277199 pm賴 (55) 離絕緣膜（圖未示）自對準的形成。此可藉由’在半導體基 板150上全面堆積通道閘極絕緣膜151及電荷蓄積層152之 後作圖案化，以達於半導體基板150為止之方式將半導體 基板150例如作〇.5〇〜300 nm深度之蚀刻’將絕緣膜埋入而形 成。如此，可將通道閘極絕緣膜151及電荷蓄積層152在無 階差之平面上全面形成，更可作特性均一性提高方式之製 膜。 其上又介以中間多絕緣膜153形成有控制閘極電極154 。中間多絕緣膜153例如係由5〜300 nm程度厚之矽氧化膜或 氧氮化膜，或是矽氧化膜/矽氮化膜/矽氧化膜所構成。閘 極電極154，例如係由10〜500 nm厚之磷、神或硼 1017cnT3〜1021cm·3作雜質添加之多晶矽，或是WSi(鎢石夕化物 )與多晶矽之堆疊構造，或是NiSi、MoSi、TiSi、CoSi與多 晶矽之堆疊構造所構成。藉由通道閘極絕緣膜1 5 1、電荷 蓄積層152、中間多絕緣膜153、閘極電極154所構成之積層 構造’形成記憶單元閘161及選擇閘16 2。又，控制問極電 極154上形成有由1〇〜300 nm程度厚之矽氧化膜或矽氮化膜 所構成之屏罩絕緣膜。 LV系電晶體區域LV中，基板ι5〇上形成有LV系閘極絕緣 膜1 5 5 ’其上形成有LV系閘極電極1 5 6。Η V系電晶體區域 HV中，基板150上形成有HV系閘極絕緣膜157，其上形成有 HV系閘極電極158。選擇電晶體、LV系電晶體、HV系奋 晶體上，配設有對接於閘極絕緣膜之閘極電極直接賦與電 位之端子。 -60- 1277199 發:明娜續菊 (56) 如圖49所示，此等閘極電極之兩側，形成有由5〜2〇〇 nm 考王度厚之碎氧化膜或碎氮化膜所構成之側壁絕緣膜15 9。 又’基板150之表面形成有N型源極/汲極型擴散層16〇。此 等源極/沒極型擴散層160，例如由磷、砰或銻，以表面濃 度1017cm·3〜1021cm·3在深度1〇〜500 nm之間形成。此等源極/ 汲極型擴散層160為相鄰之記憶單元電晶體所共有，實現 NAND連接。藉由此等源極/沒極型擴散層16〇，記憶單元閘 161及選擇閘162’开;^成以畜積於電荷蓄積層Μ〕之電荷量作 為資訊量之浮閘型EEPROM單元。其閘長例如為〇·5 以 下0.01 /zm以上。 選擇閘1 6 2之一端側的源極/汲極型擴散層丨6 〇 ,係介以 接觸插塞163與資料轉送線167連接。資料轉送線ι67係由w 或W矽化物、Τι、Ti氮化物，或A1所構成。接觸插塞163例 如充填有被攙雜成N型或P型之多晶矽或w，及化物、 Al、TiN、Ti等，成為導電體區域。 選擇閘162形成選擇電晶體。選擇閘162之閘長，係較記 憶單元閘161之閘長為長，例如形成為1 以下〇 〇2 以上。藉此，在塊選擇時及非選擇時，之〇N_〇FF比可大 幅確保，可防止錯誤寫入及錯誤讀出。 此等各元件’例如可由Si02或SiN所構成之層間絕緣膜 165所充填。再者，層間膜165之上部，形成有由例如Si〇2 或SiN，或是聚醯亞氨所構成之絕緣膜保護層（圖未示）， 或是例如W、A1或Cu所構成之上部配線（圖未示）。
記憶單元區域MC與LV系電晶體區域之間，配置有圖1A -61 - 1277199 發衲被明硪司 (57) 所示構造之第1元件分離區域1 66。LV系電晶體與HV系電晶 體區域HV之間，配設有圖27B所示構造之第2元件分離區 域 167。 LV系電晶體區域LV之源極/汲極型擴散層160上，連接有 接觸插塞168。接觸插塞168係與配線169連接。HV系電晶 體區域HV之源極/汲極型擴散層160上，連接有接觸插塞 170。接觸插塞170係與配線171連接。 圖49所示之選擇電晶體係採用與記憶單元電晶體相同 之積層閘構造。此一場合下，可省略將選擇電晶體與記憶 單元電晶體分製之步驟，因此，可減低製造成本，且無採 為分製之餘裕的必要，故可縮小選擇電晶體與記憶單元間 之距離，縮小元件面積。 圖49所示之構造中，未形成閘極之基板150上，閘極絕 緣膜不存在。 圖50係圖49構造之變形例。其中，相對圖49之構造，除 記憶單元區域之控制閘，LV系電晶體區域LV中之LV系控 制閘，及HV系電晶體區域HV中之HV系控制閘的構造不 同以外，其他相同。 控制閘172處，在半導體基板150上，介以通道閘極絕緣 膜151積層有記憶單元閘161中之閘極電極154。其周圍形 成有側壁絕緣膜159。LV系閘173處，在半導體基板150上， 介以LV系閘極絕緣膜155積層有記憶單元閘161中之閘極 電極154。其周圍形成有側壁絕緣膜159。HV系閘174處， 在半導體基板150上，介以HV系閘極絕緣膜157積層有記憶 -62- (58) 1277199 發明說明績買 單το閘161中之閘極電極154。其周圍形成有側壁絕緣膜159 。具體言之，圖49中，構成周邊電路之電晶體或選擇電晶 體也具有與記憶單元相同之積層閘，但如圖5〇所示，形成 為單層閘即可。 圖5 1係圖49構造之其他變形例。其中，相對圖5〇之構造 ’除各電晶體區域閘極絕緣膜被覆在各區域露出之半導體 基板1 5 0之表面此點不同以外，其他相同。具體言之，圖 4 9及5 0中’在閘極電極蝕刻之區域中閘極絕緣膜不存在， 但如圖5 1所示，可在半導體基板1 5 0之全面上殘留閘極絕 緣膜。 作為$己憶早元區域MC與LV系電晶體區域LV之境界部BS 的構造，可採用圖52A〜圖52H所示構造。此處，藉由將LV 系閘極絕緣膜與HV系閘極絕緣膜替換，在記憶單元區域 MC與LV系電晶體區域LV之境界部BS也可適用此種構造。 各分製之境界的構造可統一為同一構造，也可依位置採 用不同之構造。又，各境界部BS中，也可採用不形成擴 散層160之構造。 圖52A所示境界部BS中，在基板150中，形成有與圖1A所 示構造相同之元件分離區域166。元件分離區域166兩側， 基板1 50中形成有源極/汲極型擴散層160。元件分離區域 166之溝渠的底部上，形成有具上凸凸部之階差，藉由採 用此一境界部BS之構造，可容易的提高STI埋入特性，防 止凹狀扭曲研磨，縮小面積。 圖52B所示境界部BS中，在基板150中，係在圖52A所示 -63 - (59) 1277199 mmmi 一匕她給X一'V、h w 構造中，被覆亓丛\ 、 午义離區域166形成閘極構造。此一閘極 構造，具有斑培w、 ’、 界邵BS之通道閘極絕緣膜151，及LV系閘 極絕緣膜1 5 5上ip指：^ 1 t 、 選擇閘162相同之構造；以及在元件分離區 域166上不包含雷# ^ 兒何畜積層152之選擇閘162的構造。藉由採 用此一境界部Β ς & S又構造，可容易的提高STI埋入特性，防 止凹狀扭曲研磨，冑閘極加工容易。 _圖52C所示境界部BS中，形成有與圖14A所示構造相同之 疋件分離區域175代替圖52A所示之元件分離區域166。藉 由細用此一境界部BS之構造，可提高STI之耐壓，縮小面 積0 圖52D所不境界部BS* ，係將圖52B所示構造之境界部 166以圖52C所不構造之元件分離區域175代替而成之構成 藉由採用此一境界部BS之構造，可提高STI之耐壓，使 閘極加工容易。 圖52Ε所tf境界部BS中，形成有與圖2八所示構造相同之 構以。境界部BS之中央，在基板15〇上，形成有由記憶單 元區域MC與LV系電晶體區域LV之閘極材料所形成之閘極 構化176。在閘極構造176中，於基板15〇上，記憶單元區域 MC側形成有通遒絕緣膜151，在lv系電晶體區域π側形成 有LV系閘極絕緣膜1 5 5。通道絕緣膜1 5 1與絕緣膜1 5 5上，形 成有電極層20、側壁絕緣膜159等。藉由採用此一境界部 之構k，可使閘極加工容易，避免起因於ST〗之不良。 圖52E所示境界部別中，形成有與圖⑶所示構造相同之 構造。境界部BS之中央，在基板15〇上，形成有由記憶單 -64- 1277199 (60) 元區域MC與LV系電晶體區域LV之閘極材料所 構造177。在閘極構造177中，於基板150上，記 MC側形成有通道絕緣膜151，在LV系電晶體區 有LV系閘極絕緣膜155。通道絕緣膜ι51上，設 162相同之積層閘極構造，LV系閘極絕緣膜 LV系閘極電極156之下層構造。此閘極絕緣膜 面上形成有絕緣膜159。藉由採用此一境界部 可減少塵埃’避免起因於STI之不良。 圖52H所示境界部BS中，表示有與圖15B所 相同之構造。此處，境界部之中央，在半導 表面，形成有凹部，但與圖15B相同，平坦也 此一閘極構造中，電極層係不介隔以絕緣膜而 150表面相接。藉由採用此一境界部Bs之構造 加工容易，減少塵埃，避免起因於STI之不良 寬比一致之境界部BS。 圖53A中所示的是，在記憶單元之閘極上， 線垂直之方向的斷面。又，圖53B中所示的是 晶體之閘極上，與資料轉送線垂直之方向的t 如圖53A、53B所示，利用元件分離區域3〇ι 問極絕緣膜之側面被被覆。因此，以通道閘 形成之前之蝕刻，元件分離區域的端部不會赁 電極154到達較基板150之表面更下方此一情零 單元及周邊電晶體二者防止。如此，元件分 通道問極絕緣膜151之境界的電場集中或臨限
形成之閘極 憶單元區域 域LV側形成 .有與控制閘 155上形成有 構造177之側 BS之構造， 示選擇閘162 體基板150之 可。又，於 直接與基板 ，可使閘極 ’而具有深 與資料轉送 ，在周邊電 i/f 面。 ，基板150及 極絕緣膜103 I出，而閘極 :’可由記憶 離區域301及 .值低落之寄 -65- 1277199 (61) 奋曰月說明磺頁 生電晶體不容易發生。再者，導因於路徑洩漏之寫入臨限 值低落現象的側工作現象將不易發生，故可形成更高信賴 性之電晶體。 其次，茲以圖54A〜圖57C，說明本實施形態非揮發性半 導記憶置之製法的1例。首先，在半導體基板1 50之表面上 ，形成犧牲氧化膜（圖未示）。將阱雜質或通道雜質因應必 要植入後，除去犧牲氧化膜。 之後，如圖54A所示，在半導體基板150上，例如形成由 3〜1 5 nm厚矽氧化膜或氧氮化物所構成之通道閘極絕緣膜 151。之後，例如，將多晶碎以10〜500 nm的厚度堆積，形 成電荷蓄積層152。 其次，如圖54B所示，將成為記憶單元區域MC之部分以 光阻層1 80被覆，除去其他區域之閘極電極及閘極絕緣膜 。除去的方法可採用濕式蝕刻等之等方性蝕刻或RIE等之 異方性蚀刻的任一種。其次，如圖54C所示，在半導體基 板102的全面上，例如形成由5〜50 nm厚碎氧化膜或氧氮化 物膜所構成之HV系電晶體之閘極絕緣膜1 57。 爾後，如圖55A所示，將HV系電晶體區域HV以光阻層181 被覆，自其他區域除去HV系電晶體區域HV之閘極絕緣膜 。其次，如圖55B所示，在半導體基板150的全面上，例如 形成由1〜10 nm厚矽氧化膜或氧氮化物膜所構成之LV系閘 極絕緣膜155。再於其上例如以10〜500 nm之厚度堆積多晶 石夕。 此時，記憶單元區域MC，將成為在記憶單元之閘極電 -66- 1277199 (62) 奋曰月1:明續頁1 〇\ \V、 < 極上形成有LV系電晶體之閘極絕緣膜1 55及第1閘極電極 182的積層構造。此處，記憶單元之閘極電極與LV系電晶 體之閘極電極可採不同物質及膜厚。然而，若為同一物質 及同一膜厚可容易地將閘極電極同時蝕刻。 其次，如圖55C所示，將LV系電晶體及HV系電晶體之區 域（周邊電路區域）以光阻層1 8 1被覆，除去其他區域之閘 極電極及閘極絕緣膜。除去的方法可採用濕式蝕刻等之等 方性蝕刻或RIE等之異方性蝕刻的任一種。此時，光阻層 1 83之一部分係及於記憶單元區域MC。因此，記憶單元區 域MC與周邊電路區域之分製的境界部BS處，閘極電極係 以積層構造的原狀殘留。 而後，如圖56A所示，除去光阻層183，堆積第1屏罩層 184及第2屏罩層185。第1屏罩層184例如係矽氮化膜，第2 屏罩層185例如為碎氧化膜。其次，如圖56B所示，堆積供 形成元件分離區域之光阻層186，形成元件分離圖案。此 處，茲就分製的境界部BS處不殘留光阻地形成元件分離 區域的方法說明之。 其次，將光阻層1 86、第2屏罩層1 85以異方性蝕刻除去後 ，將第1閘極電極152，182以異方性蝕刻除去。其次，為 形成元件分離區域，將半導體基板102蝕刻形成第1及第2 元件分離溝渠。元件分離溝渠之深度例如為50〜300nm之 程度。 分製的境界部BS，因圖56B所示的階差之故，在在元件 分離區域的底部上，成為上凸之形狀。凸部之階差係依 -67- 1277199 (63) 發萌說明續贫丨 存於圖56Β中之階差及蝕刻之條件，例如可為10〜300 nm， 宜為30〜100 nm之程度。此外，元件分離區域之底部的深度 也是因相接之區域而不同，此係反映記憶單元MC之通道 絕緣膜厚，與LV系電晶體LV的閘極絕緣膜及HV系電晶體 的閘極絕緣膜膜厚之差異，閘極絕緣膜愈薄，元件分離區 域之深度愈深。 其次，以矽氧化膜等之絕緣膜將元件分離區域溝渠埋入 ，以CMP等之方法將第1屏罩層184作為阻隔物將埋入材料 到回蝕。元件分離境界部BS，因元件分離深度不深之故 ，埋入特性良好，在姓刻後，元件分離絕緣膜之上部大致 成為平坦。在第1屏罩層184除去後，將LV系電晶體區域LV 及HV系電晶體區域HV之第1閘極電極182設成與電荷蓄積 層152相同之膜厚。爾後，將元件分離溝渠中埋入之絕緣 膜回蝕。此時之形狀係示於圖56中。 而後，如圖57A所示，形成由例如5〜300 nm程度厚之石夕氧 化膜或氧氮化膜，或是矽氧化膜/矽氮化膜/矽氧化膜所構 成之中間多絕緣膜153。之後，如圖57B所示，半導體基板 150全面上堆積閘極電極層154。閘極電極層154，係由多晶 矽、多晶矽與金屬或矽與金屬化合物之積層膜、或是金屬 或梦與金屬化合物之單層膜所構成。之後，再堆積10〜300 nm程度厚之矽氧化膜或矽氮化膜所構成之屏罩絕緣膜104 。爾後，將光阻層187堆積供閘極電極加工，形成圖案。 其後，將光阻層1 87作為屏罩將閘極電極異方性蝕刻。之 後，以後氧化等將加工損傷回復。 -68 - 1277199 (64) 發萌說明讀頁5 其次，如圖57C所示，因應必要，形成閘極側壁絕緣膜 119，植入擴散層雜質，形成源極/汲極擴散層1 60。此時， 境界部BS不殘留光阻，境界部BS之閘極電極係除去。再 者，圖中未示的是，形成層間絕緣膜、接觸插塞、配線等 而完成圖47所示之半導體裝置。 本實施形態之製法，同樣可獲得第1〜第3實施形態，及 除了 MONOS特有效果以外的第4實施形態之製法的效果。 (第6實施形態） 本實施形態，如其圖58之境界部BS附近的斷面構造所示 ，係適用於MONOS型記憶單元構造之AND型EEPROM。圖58 係圖35構造之又一變形例。此處，記憶單元區域MC與記 憶單元用之選擇電晶體區域STR之間，配置有境界部BS。 此境界部BS中，與圖40G，圖15A所示者相同，在基板102 之表面，形成有凹部136。自凹部136，在記憶單元區域MC 側，在基板102上形成有通道閘極絕緣膜103及電荷蓄積層 104。較佳的是，選擇電晶體128之閘極絕緣膜與LV系閘極 絕緣膜共通，如此可使步驟簡略化。記憶單元塊之等效電 路係如圖43或圖44所示。境界部BS之構造可為圖40A〜Η中 之任一者，由步驟數及加工之容易度可選擇較佳之形態。 而後，圖59Α中所示的是，在記憶單元之閘極上，與資 料轉送線垂直之方向的斷面。又，圖59Β中所示的是，在 記憶單元之閘極上，與資料轉送線垂直之方向的斷面。 如圖59Α、59Β所示，利用元件分離區域302，基板102之 側面被被覆。因此，以ΟΝΟ膜形成之前之蝕刻，元件分離 -69- 1277199 (65) 發萌明續頁i 區域的端部不會露出，而閘極電極106，108到達較基板102 之表面更下方此一情事，可由記憶單元及周邊電晶體二者 防止。因此，基板102與ΟΝΟ膜之境界的閘極集中或臨限 值低落之寄生電晶體不容易發生。再者，導因於路徑洩漏 之寫入臨限值低落現象的側工作現象將不易發生，故可形 成更高信賴性之電晶體。 若將選擇電晶體設成MOS電晶體，因動作所造成之電 壓應力所引發的臨限值變動不至於發生。因此，可實現高 信賴性之非揮發性記憶體。本實施形態，同樣可獲得第1〜 第3實施形態及第4實施形態之效果。 此外，以上各實施形態中，係在周邊電路電晶體之前形 成記憶單元電晶體，但分製之順序不受此之限制，也可先 製作周邊電路電晶體。又，第4〜第6實施形態中，記憶單 元區域MC與LV系電晶體區域LV，及HV系電晶體區域HV與 LV系電晶體區域LV，分別係介隔以境界相鄰。但區域之 態樣不受此之限制，例如，記憶單元區域MC與HV系電晶 體區域HV也可係介隔以境界部相鄰。 本發明之其他優點及變換，對於熟知此界技術之人士而 言係屬顯而易知。因此，本發明就廣義之角度而言並不受 其特定詳細說明及代表性實施態樣之限制。是以，在脫不 離由後附申請專利範圍及其等效物所定義之精神或範疇 下，尚可作各種變換。 [圖式簡單說明] 圖1 Α係本發明第1實施形態半導體裝置的境界部附近
-70- 1277199 (66) 之斷面圖。 圖1 B、圖2 A、2B分別為第1實施形態的變形例之半導體 裝置的境界部附近之斷面圖。 圖3A、3B分別係第1實施形態中，第1及第2電晶體區域 之閘極電極沿延伸方向之斷面圖。 圖4A〜4C、圖5A〜5C、圖6A〜6C、圖7A〜7C及圖8，係圖 1 A所示構造的製造方法之斷面圖。 圖9係圖1 B所示構造的製造方法之斷面圖。 圖 10A、10B、圖 11A、11B、圖 12A、12B，係圖 2A 所示 構造的製造方法之斷面圖。 圖1 3係圖2 B所示構造的製造方法之斷面圖。 圖14A為弟2貫施形態之半導體裝置的境界部附近之斷 面圖。 圖1 4B、圖1 5 A、1 5B分別為第2實施形態的變形例之半 導體裝置的境界部附近之斷面圖。 圖16A〜16C、圖17A〜17C、圖18A〜18C、圖19A〜19C及 圖2 0，係圖1 4 A所示構造的製造方法之斷面圖。 圖21、圖22係圖14B所示構造的製造方法之斷面圖。 圖 23A、23B、圖 24A、24B、圖 25A、25B，係圖 15A 所 示構造的製造方法之斷面圖。 圖2 6係圖1 5 B所示構造的製造方法之斷面圖。 圖2 7 A、2 7 B分別為本發明第3實施形態及其變形例之半 導體裝置的境界部附近之斷面圖。 圖28A〜2 8C分別為第3實施形態中，第1、第2及第3電晶 體區域之閘極電極沿延伸方向之斷面圖。 圖29A〜29C、圖30A〜30C、圖31A、31B，係圖27A所示 O:\79\79208-92H 11 ,D0C\7\TP -71-
1277199 (67) 構造的製 圖 32Α， 構造的製 圖35為 圖。 圖36、 界邵附近 圖38、 MONOS型 圖 40A, 與LVU區 面圖。 圖41 A 裝置的記 圖42係 單元的不 圖43、 MONOS型 圖 4 5 A' 係圖3 5所 圖49為 圖。 圖5 0、 的境界部 圖 52A' 與LVU區 面圖。 圖53A 造方法之斷面圖。 “32D、圖 33A 〜33C、圖 34A、34B，係圖 27B 所示 造方法之斷面圖。 第4實施形態之半導體裝置的境界部附近之斷面 3 7分別為第4實施形態變形例之半導體裝置的境 之斷面圖。 3 9分別為第4實施形態半導體裝置之NAND型 記憶單元的不同之等效電路圖。 4 0H分別為圖37所示裝置中，作為記憶單元區域 域電晶體區域之間的境界部可使用的構造之斷 、4 1 B分別為第4實施形態NAND型MONOS半導體 憶單元區域及周邊電晶體區域之斷面圖。 第4實施形態半導體裝置之AND型MONOS型記憶 同之等效電路圖。 4 4分別為第4實施形態半導體裝置之AND型 記憶裝置的不同之等效電路圖。 -45C 、圖 46A〜46C 、圖 47A〜47C及圖 48A〜48C ， 示構造的製造方法之斷面圖。 第5實施形態之半導體裝置的境界部附近之斷面 圖5 1分別為第5實施形態的變形例之半導體裝置 附近之斷面圖。 。5 2 Η分別為圖5 1所示裝置中，作為記憶單元區域 域電晶體區域之間的境界部可使用的構造之斷 、5 3 Β分別為第5實施形態NAND型浮閘型半導體 O:\79\79208-921111 .D0C\7\TP -72- 1277199 (68) 發明說明續g 裝置的記憶單元區域及周邊電晶體區域之斷面圖。 圖54A〜54C、圖55A〜55C、圖5 6 A〜5 6 C及圖5 7 A〜5 7 C， 為圖4 9所示構造的製造方法之斷面圖。 圖5 8為本發明第6實施形態半導體裝置的境界部附近之 斷面圖。 圖5 9A、5 9B分別為第6實施形態AND型MONOS型半導體 裝置的記憶單元區域及其周邊電晶體區域之斷面圖。 圖60A〜60D為習用溝渠型元件分離法之斷面圖。 圖60E為圖60D中的區域TP之擴大斷面圖。 圖61 A〜6 1D為習用自對準溝渠元件分離法之斷面圖。 圖62 A、62B分別為圖61 A〜61 D所示方法的問題點之說 明用斷面圖。 [主要部分代表符號之說明] 1半導體基板 3閘極絕緣膜 5上側電極層 7源極/汲極擴散層 9元件分離區域 11下側電極層 1 3第2閘極絕緣膜 15電晶體 17上側電極層 20電極層 22第1電極層 2閘極絕緣膜 4下側電極層 6第1閘極絕緣膜 8第1電晶體 10凸部 12上側電極層 14源極/汲極擴散層 16電晶體 18電晶體 2 1側壁絕緣膜 23第2電極層 -73- 1277199 (69) 24絕緣膜 2 6元件分離區域 30光阻層 32第1屏罩層 34光阻層 36溝渠 3 8光阻層 40光阻層 42擴散層 50元件分離區域 53電極層 55第2導電側壁 57光阻層 59第2屏罩層 61溝渠 63光阻層 65光阻層 68窪部 70光阻層 72元件分離區域 74下側電極層 76第3閘極電極 78第3電晶體 8 1第3閘極絕緣膜 25積層電極層 27層間絕緣膜 31光阻層 33第2屏罩層 35殘膜 37絕緣物 39光阻層 41光阻層 43光阻層 51凸部 54第1導電側壁 56光阻層 58第1屏罩層 60光阻層 62絕緣物 64凹部 67光阻層 69光阻層 71凸部 73第3閘極絕緣膜 75上側電極層 77源極/汲極擴散層 80元件分離區域 82下側電極層 -74- 1277199 (70) 杳明說明續頁」 83上側電極層 85源極/汲極擴散層 90元件分離區域 92光阻層 94第2屏罩層 96氧化膜 99第1屏罩層 101光阻層 102p P型阱 103通道閘極絕緣膜 105塊狀絕緣膜 107記憶單元閘 109 LV系閘 111 HV系閘 113閘極絕緣膜 116資料轉送線 118層間膜 120第1元件分離區域 122接觸插塞 124接觸插塞 130閘極構造 132元件分離區域 134閘極構造 13 6凹部 84第3閘極電極 86第3電晶體 91光阻層 93第1屏罩層 95 光阻層 98光阻層 100第2屏罩層 102 P型半導體基板 102η N型阱 104電荷蓄積層 106控制閘極 108選擇閘 110閘極絕緣膜 112源極/汲極擴散層 11 5接觸插塞 117閘極絕緣膜 119側壁絕緣膜 121第2元件分離區域 123配線 125配線 131 ΟΝΟ 膜 13 3元件分離區域 13 5閘極構造 137多晶矽層
-75 - 1277199 f7n 發明說明績頁] 139 光 阻 層 140 多晶矽層 141 光 阻 層 142 第1屏罩層 143 第 2屏罩層 144 光阻層 145 元 件 分離溝 渠 146 元件分離溝渠 148 光 阻 層 150Ρ 型半導體基板 150η N型 阱 150ρ P型阱 151 通 道 閘極絕 緣膜 152 電荷蓄積層 153 中 間 多絕緣 膜 154 閘極電極 155 閘 極 絕緣膜 156 閘極電極 157 HV系 閘極絕 緣膜 158 HV系閘極電極 159 側 壁 絕緣膜 160 N型源極/汲極擴散層 161 記 憶 單元閘 162 選擇閘 163 接 觸 插塞 165 層間膜 166 第 1元件分離區域 167 第2元件分離區域 168 接 觸 插塞 169 配線 170 接 觸 插塞 171 配線 172 控 制 閘 173 LV系閘 174 HV系 閘 175 元件分離區域 176 閘 極 構造 177 閘極構造 178 凹 部 180 光阻層 181 光 阻 層 182 第1閘極電極 183 光 阻 層 184 第1屏罩層 185 第 2屏罩層 186 光阻層 187 光 阻 層 200 半導體基板 -76- 1277199 (72) 201元件分離區域 203閘極電極 205 ΟΝΟ膜 207光阻層 209閘極電極 2 11元件分離溝渠 213 W矽化物層 2 1 5境界部元件分離區域 300元件分離區域 BS境界部 MC記憶單元區域 TR2電晶體區域 LV LV元件分離區域電晶體 奋明說畦續頁丨 閘極絕緣膜 光阻層 記憶單元閘極電極 矽氧化膜 碎氮化膜 矽氧化膜 記憶單元元件分離區域 周邊電路元件分離區域 元件分離區域 HV元件分離區域電晶體區域 電晶體區域 電晶體區域 -77-

Claims (1)

  1. 煩請委t (明示 磨質内容 修正I 饩，,月曰補充 127^(^^4028號專利中請案 J 中文申請專利範圍替換本(92年1 拾、申請專利範圍 1. 一種半導體裝置，具有： 半導體基板，其具備包含第1及第2區域，及在上述 第1及第2區域之間接於兩區域配置的境界部之主表 面； 第1閘極絕緣膜，其係在上述第1區域内，配設於上 述主表面上； 第1閘極電極，配設於上述第1閘極絕緣膜上； 一對第1擴散層，以包夾上述第1閘極電極之方式形 成於上述主表面内； 第2閘極絕緣膜，在上述第2區域内配設於上述主表 面上，其具有與上述第1閘極絕緣膜不同之膜材料或膜 厚； 第2閘極電極，配設於上述第2閘極絕緣膜上； 一對第2擴散層，以包夾上述第2閘極電極之方式， 形成於上述主表面内；及 元件分離區域，形成於上述境界部内，其包含形成 於上述主表面内的溝渠，與具有埋入上述溝渠内之部 份及自上述主表面突出上側之部份的絕緣層，該溝渠 之底部，係做成為在第1區域側之部分與第2區域側之 部份之別深度不同。 2 .如申請專利範圍第1項之半導體裝置，其中該溝渠之底 部具有朝上之凸部，在連接上述第1及第2區域之方向 的寬度，係100 nm〜10000 nm，自上述底部之深的部份之 O:\79\79208-921111. D0O8\LAN
    1277199 高度，為10 nm〜300 nm。 3 .如申請專利範圍第1項之半導體裝置，其中該溝渠之底 部具有朝上之凸部，在連接上述第1及第2區域之方向 的寬度，係100 nm〜10000 nm，自上述底部之淺的部份之 高度，為10 nm〜200 nm。
    4.如申請專利範圍第1項之半導體裝置，其中該第1及第2 閘極絕緣膜，具有5 nm〜50 nm之膜厚差，上述溝渠之底 部，在上述第1及第2區域側之端部間，具有5 nm〜50 nm 之高度的差。 5 .如申請專利範圍第1項之半導體裝置，其中進一步具有 以包夾上述元件分離區域之方式在上述主表面内形成 之一對第3擴散層，上述第1區域側之第3擴散層，係與 上述第1擴散層共通之層，上述第2區域側之第3擴散層 ，係與上述第2擴散層共通之層。
    6. 如申請專利範圍第1項之半導體裝置，其中係以覆蓋上 述元件分離區域之方式，配設閘極構造，上述閘極構 造包含在上述第1區域側之端部，與上述第1閘極絕緣 膜及弟1閘極電極之積層構造相同的構造及向度之積 層構造；及包含在上述第2區域側之端部，與上述第2 閘極絕緣膜及第2閘極電極之積層構造相同的構造及 高度之積層構造。 7. 如申請專利範圍第1項之半導體裝置，其中該第1閘極 電極具有第1下側電極層及第1上側電極層，上述第2閘 極電極具有第2下側電極層及第2上側電極層，上述第1 及第2下側電極層係由來自不同之導電膜，上述第1及
    1277199 第2下側電極層，係由來自不同之導電膜，上述第1及 第2上側電極層，係由來自共通之導電膜。 8 .如申請專利範圍第1項之半導體裝置，其中該第1閘極 電極，係具有電荷蓄積層之非揮發性記憶單元電晶體 的閘極電極，上述第2閘極電極係周邊電晶體之閘極電 極。 9. 一種半導體裝置，具有：
    半導體基板，其具備包含第1及第2區域，及在上述 第1及第2區域之間接於兩區域配置的境界部之主表 面； 第1閘極絕緣膜，其係在上述第1區域内，配設於上 述主表面上； 第1閘極電極，配設於上述第1閘極絕緣膜上，具有 第1下侧電極層及第1上側電極層； 一對第1擴散層，以包夾上述第1閘極電極之方式形 成於上述主表面内；
    第2閘極絕緣膜，在上述第2區域内配設於上述主表 面上，其具有與上述第1閘極絕緣膜不同之膜材料或膜 厚； 第2閘極電極，配設於上述第2閘極絕緣膜上，具有 第2下側電極層及第2上側電極層，上述第1及第2下側 電極層係由來自不同之導電膜，上述第1及第2上側電 極層係由來於共通之導電膜； 一對第2擴散層，以包夾上述第2閘極電極之方式， 形成於上述主表面内；及 O:\79\79208-921111. D0O8\LAN
    1277199 閘極構造，在上述境界部内，於上述主表面上形成 ，其包含由來自與上述第1及第2閘極絕緣膜共通之絕 緣膜的第1及第2絕緣膜，與由來自與上述第1下側電極 層共通之導電膜且配設於上述第1絕緣膜上之第1下側 導電層。 10. 如申請專利範圍第1項之半導體裝置，其中於上述閘極 構造中，上述第1及第2絕緣膜係不露出上述主表面般 地被覆。
    11. 如申請專利範圍第10項之半導體裝置，其中於上述境界 部内之上述閘極構造的上述第1下側導電層，係較上述 第1區域内之上述第1下側電極層為薄。 12. 如申請專利範圍第9項之半導體裝置，其中該閘極構造 進一步具備由來於與上述第2下側電極層共通之導電 膜且配設於上述第2絕緣膜上之第2下側導電層，以及 由來於與上述第1及第2上側電極層共通之導電膜且配 設於上述第1及第2下側電極層上之上側導電層。
    13. 如申請專利範圍第12項之半導體裝置，其中該閘極構造 内，上述第2絕緣膜及第2下側導電層之端部，係積層 於上述第1下側導電層之端部的上面上。 14. 如申請專利範圍第12項之半導體裝置，其中該閘極構造 内，在上述第1及第2絕緣膜之間形成有間隙，上述上 側導電層係在上述間隙内與上述基板接觸。 15. 如申請專利範圍第9項之半導體裝置，其中進一步具備 以包夾上述閘極構造之方式在上述主表面内形成之一 對第3擴散層，上述第1區域側之第3擴散層，係與上述 O:\79\79208-921 III. DOQ8\LAN 1277199 第1擴散層共通之層，上述第2區域側之上述第3擴散層 ，係與上述第2擴散層共通之層。 16. 如申請專利範圍第9項之半導體裝置，其中該第1閘極 電極，係具有電荷蓄積層之非揮發性記憶單元電晶體 之閘極電極1上述弟2閘極電極係周邊電晶體之閘極電 極。 17. —種半導體裝置，具有： 半導體基板，其具備包含第1及第2區域，及在上述 第1及第2區域之間接於兩區域配置的境界部之主表 面； 第1閘極絕緣膜，其係在上述第1區域内，配設於上 述主表面上； 第1閘極電極，配設於上述第1閘極絕緣膜上，具有 第1下側電極層及第1上側電極層； 一對第1擴散層，以包夾上述第1閘極電極之方式形 成於上述主表面内； 第2閘極絕緣膜，在上述第2區域内配設於上述主表 面上，其具有與上述第1閘極絕緣膜不同之膜材料或膜 厚； 第2閘極電極，配設於上述第2閘極絕緣膜上，具有 第2下側電極層及第2上側電極層，上述第1及第2下側 電極層係由來自不同之導電膜，上述第1及第2上側電 極層係由來於共通之導電膜； 一對第2擴散層，以包夾上述第2閘極電極之方式， 形成於上述主表面内；及 O:\79\79208-92111 l.D0C\8\LAN
    1277199 第1及第2絕緣膜，在上述境界部内配設於上述主表 面，與上述第1及第2閘極絕緣膜由來自共通之絕緣膜 :在上述境界部内，該第1及第2絕緣膜間形成有間 隙。 18. —種半導體裝置之製造方法，具有以下之步驟 在具備包含第1及第2區域、及在上述第1及第2區域 之間接於兩區域配置的境界部之主表面的半導體基板 上，形成第1絕緣膜之步驟；
    在上述第1絕緣膜之第1區域及上述境界部内之部份 上配設第1下側電極層，並將上述第1絕緣膜之上述第2 區域内之部份除去，而露出上述主表面之步驟； 在上述第1區域及上述境界部内之上述第1下側電極 層上及上述第2區域内之主表面上，形成第2絕緣膜之 步驟；上述第2絕緣膜與上述第1絕緣膜具有不同之膜 材料或膜厚；
    在上述第2絕緣膜之第2區域及上述境界部内之部份 上配設第2下側電極層，並將上述第2絕緣膜之第1區域 内之部份除去，而露出上述第1下側電極層之步驟； 對於上述第1及第2下側電極層，自對準地將上述第1 及第2區域内之主表面蝕刻，而在上述第1及第2區域内 ，形成供元件分離的溝渠之步驟； 將上述第1及第2區域内之上述溝渠以溝渠埋入，而 形成元件分離區域之步驟； 在上述第1及第2下侧電極層上，形成上側電極層之 步驟；及 Ο :\79\79208-92 Π Π. D0O8\LAN -6-
    1277199 將上述第1及第2下側電極層及上述上側電極層圖案 蝕刻，而在上述第1及第2區域内形成第1及第2閘極電 極之步驟。 19. 如申請專利範圍第1 8項之半導體裝置之製造方法，其 中進一步具備在形成上述第1及第2區域内之溝渠的同 時，將上述境界部内之主表面自上側作圖案蝕刻，而 在上述境界部内形成供元件分離的溝渠之步騾；以及
    將上述境界部内之溝渠以絕緣層埋入，而形成元件 分離區域之步驟。 20. 如申請專利範圍第1 9項之半導體裝置之製造方法，其 中在上述境界部内，形成將上述第2絕緣膜及第2下側 導電層之端部積層於上述第1下側導電層之端面的上 面上之積層部，以此一狀態下進行供形成上述境界部 内之溝渠的圖案蝕刻，而在上述境界部内之上述溝渠 的底部，形成起因於上述積層部的朝上凸部。
    21. 如申請專利範圍第1 9項之半導體裝置之製造方法，其 中係在上述境界部内於上述第2下側導電層的端部與 上述第1下側導電層的端部之間形成間隙，於此一狀態 下進行供形成上述境界部内的溝渠之圖案蝕刻，而在 上述境界部内之溝渠的底部，形成起因於上述間隙之 朝下凸部。 22. 如申請專利範圍第1 8項之半導體裝置之製造方法，其 中在將上述第1及第2閘極電極圖案蝕刻時，也將上述 境界部内之第1及第2下侧電極層及上述上側電極層作 圖案触刻，將其一部份殘留於上述境界部内。
    1277199 23. 如申請專利範圍第1 8項之半導體裝置之製造方法，其 中係在上述境界部内，形成將上述第2絕緣膜及第2下 側導電層之端部積層於上述第1下側導電層之端面的 上面上之積層部，於此一狀態下，在也包含上述積層 部之範圍，形成上述上側電極層。
    24. 如申請專利範圍第1 8項之半導體裝置之製造方法，其 中係在上述境界部内於上述第2下側導電層的端部與 上述第1下側導電層的端部之間形成間隙，於此一狀態 下，在也包含上述間隙之範圍下形成上述上側電極 層。 25. 如申請專利範圍第24項之半導體裝置之製造方法，其 中在上述第1及第2閘極電極圖案蝕刻時，係藉由過度 蝕刻在上述境界部内於上述主表面上形成起因於上述 間隙之凹部。
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