TWI274419B - High-voltage MOS device - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 41
- 238000009792 diffusion process Methods 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims description 27
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 238000009413 insulation Methods 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims 1
- 230000001939 inductive effect Effects 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 229910052754 neon Inorganic materials 0.000 claims 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 claims 1
- 230000001681 protective effect Effects 0.000 claims 1
- 238000002955 isolation Methods 0.000 abstract description 9
- 230000015556 catabolic process Effects 0.000 description 12
- 230000005684 electric field Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 241000239290 Araneae Species 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
- H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- General Physics & Mathematics (AREA)
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Description
1274419 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體高壓元件，特別是有關於一種改良 之鬲壓金氧半導體電晶體元件結構，可以同時提高其崩潰電壓 (breakdown voltage)以及飽和汲極電流(saturati〇n drain current，
Ids) 0 春 【先前技術】 以目前的半導體技術水準，業界已能將控制電路、記憶體、低 壓操作電路以及高壓操作電路及元件同時整合製作在單一晶片 上，藉此降低成本，同時提高操作效能，其中如垂直擴散奪氧半 導體（vertical double-diffusion metal-oxide-semiconductor， .VDMOS)、絕緣閘極雙載手電晶體(insulated蛛帅〇1批transi‘ IGBT)以及橫向擴散金氧半導體（iaterai_diffu_ φ me^Gxide-seiond1^01'，LDMOS)等製作在晶片内的高壓元件， 由於具有較佳的切換消率(power switching ejfflciency)，因此又較常 被應用。如熟習該項技藝者所知，前述的高壓元件往往被要求能 夠承受較高的崩潰電壓，並且能在較低的阻值下操作。 為了能夠承受較高的崩潰電壓，目前已發展出如雙擴散没極 (double difibse drain，DDD)結構，其可以抑制由於短通道造成的熱載子 ‘效應’因此可以避免在以及樹源極電壓操作時發生電崩潰現象。另一 種常見的結細是橫向擴散金氧半導體(LDMOS)，其優點是具有較 1274419 冋的刼作效率’且較平坦的結構設計也使得橫向擴散金氧半導體 元件較容易與其它電路整合。 凊參閱第1圖，其繪示的是習知高壓NMOS元件的剖面示意 圖。南壓NMOS元件1〇係製作在p型基底12上，而在p型基底 12上形成有閘極22。在閘極22與p型基底12之間形成有一閘極 介電層24。在P型基底12中，介於N+源極/没極區域34與閘極 22之間，形成有一第一絕緣結構32。第一絕緣結構^與^^源極/ 汲極區域34接形成在一 N型漂流離子井36内。在兩N型漂流離 子井36之間為通道區域4〇。在&源極/汲極區域从與第一絕緣 結構32相反的一侧，設有一第二絕緣結構38，用來將該高壓 NMOS元件10與其它的元件隔離。 根據習知技藝，若要提昇高壓N]y[〇S元件1〇崩潰電壓.，其中 一種作法是將N型漂流離子井36的摻雜濃度降低，或者將源 極/汲極區域34的摻雜濃度降低，又或者同時將兩者的摻雜濃度降 地，但是，這種作法的缺點在於雖然可以提高崩潰電壓，但是也 卻會降低飽和汲極電流(saturation drain current，IDS)。另一種作法是 增加N+源極/汲極區域34與閘極22的距離，然而，這樣卻會使得 咼壓元件伯據過多的晶片面積，造成成本的提高。 由此可知，目前該技術領域中確實需要一種同時可以提高崩潰 電壓以及飽和汲極電流的高壓金氧半導體元件之設計，但又不會 Ί274419 佔據過大的晶片面積。 【發明内容】 本發明之主要目的即在提供一種改良之高壓金氧半導體元 件’可以提咼崩潰電壓以及飽和汲極電流。 根據本發明之較佳實施例，本發明提供一種高壓金氧半導體元 Φ 件，包含有一具有一第一導電型的半導體基底；一具有一第二導 電型的漂流離子井，設於該半導體基底中；一第一絕緣區域，設 於該漂流離子井内；一閘極，設於該半導體基底上，並且該閘極 與一部份的該第一絕緣區域重疊；一具有該第二導電型的汲極區 域，設於該第一絕緣區旁與該閘極相反的一側；一第絕緣區域， 設於該漂流離子井内，且該第二絕緣區域設於該沒極區域旁與該 第一絕緣區相反的一側；以及一第一具有該第二導電.型的虛設擴 散區域，設於該漂流離子井内，且該虛設擴散區域設於該第二絕 ^ 緣區域旁與該没極區域相反的一側。 根據本發明另一較佳實施例，本發明披露一種高壓LDMOS元 件，包含有一具有一第一導電型的半導體基底；一具有一第二導 電型的離子井，設於該半導體基底中；一第一閘極，設於該半導 體基底上；一與該第一閘極相鄰之第二閘極，設於該半導體基底 上；一具有該第二導電型的汲極摻雜區域，設於該離子井内，且 該汲極摻雜區域位於該第一閘極與該第二閘極之中間處；一絕緣 1274419 區域，設於該離子井内，且該絕緣區域位於該汲極摻雜區域與該 第一閘極之間以及位於該汲極摻雜區域與該第二閘極之間；複數 個具有該第二導電型的虛設擴散區域，設於該絕緣區域内；以及 -源極區域，設於雜子_，且該雜區雜機第_閑極或 該第二閘極旁與該絕緣區域相反的一側。 為了使貴審查委員能更進一步了解本發明之特徵及技術内 .容，請參閱以下有關本發明之詳細說明與附圖。然而所附圖式僅 供參考與辅助說明用，並非用來對本發明加以限制者。 【實施方式】 請參閱第2圖，其繚示的是高壓金氧半導體元件刚的剖面示 意圖。為方便說明，在較佳實施例中的高壓金氧半導體元件1〇〇 係為一 NMOS電晶體元件，但本發明亦同時適用在pM〇s電晶體 _結構，僅需將高壓金氧半導體元件1〇〇部分區域做適當的電性上 的修改。如第2圖所示，高壓金氧半導體元件1〇〇形成在p型基 底112上。在P型基底112上，形成有一閘極122。在閘極122 與P型基底112之間形成有一閘極介電層124。 根據本發明之第一較佳實例，在閘極122與高壓金氧半導體元 件100的1ST源極/没極區域134之間設有一淺溝絕緣(shall〇w trench isolation，STI)區域132。在其它實施例中，STI區域132亦可以被 LOCOS場氧化層取代。源極/汲極區域134與STI區域132皆 1274419 形成在相對應的N型漂流離子井136内。在兩N型漂流離子井136 之間為一通道區域140。 本發明之主要特徵在於N型漂流離子井136内另外形成有一虛 設STI區域210，其位置設在N+源極/沒極區域134旁與STI區域 132相反的一側。如第2圖所示，虛設STI區域210與N+源極/汲 極區域134相鄰接。虛設STI區域210在N型漂流離子井136内 φ 另外隔離出一 N型虛設擴散區域220，其位於虛設STI區域210 旁與N+源極/j：及極區域134相反的一側。高壓金氧半導體元件1〇〇 另包含有一週邊SI1區域138，用來將高壓nm〇s元件1〇〇與其 它的元件隔離。此外，在週邊STI區域138下方提供有一 P+保護 環狀擴散區域250，圍繞在高壓NMOS元件1〇〇周圍。此外， 源極/汲極區域134上可另有一石夕化金屬層（圖未示）。 經過實驗結果的確認，發現藉由虛設STI區域21()在N型漂流 鲁離子井I36内另外隔離出N型虛設擴散區域no，操作時所產生 的最高電場位置可以橫向地被位移，使該最高電場位置較遠離通 道區域140。如此一來，即可以改善高壓圓⑽元件1〇〇的崩潰 電壓。 山-般來說，帛i圖中的習知高壓金氧半導體元件1〇能夠承受 的崩潰電壓約介於61至62伏特之間。根據模擬數據的絲顯示， 習知南壓金氧半導體元件！〇操作時最高電場位置約略出現在N+ 1274419 源極/沒極區域34與第二絕緣結構38之間。相較之下，若利用虛 設STI區域210在N型漂流離子井136内另外隔離出n型虛設^ 散區域220 ’則本發明高壓nm〇s元件1〇〇在操作時所產生的最 高電場位置可以橫向地被位移至虛設擴散區域22〇與週邊sti區 域138之間，且能夠承受的崩潰電壓提高至介於邰至矽伏特之 • 請參閱第3圖，其繪示的是本發明第二較佳實施例之高壓 NMOS元件300的剖面示意圖。第3圖中所示的高壓元件 300與第2圖中所示的高壓NMOS元件1〇〇之間的最大不同在於， 南壓NMOS元件300其設於閘極122與N+源極/汲極區域134之 間的STI區域132並非完整的一整塊STI區域，而是利用虛設擴 •散區域320的設置，將STI區域132再分為數個次STI區域132a。 如第3圖所示’虛設STI區域210亦設置在漂流離子井136中， 其位置設在N源極/>及極區域134旁與STI區域132相反的一側。 虛設STI區域210與N+源極/沒極區域134相鄰接。同樣的，虛設 STI區域210在N型漂流離子井136内另外隔離出一 N型虛設擴 散區域220，其位於虛設STI區域210旁與N+源極/沒極區域134 相反的一侧。高壓金氧半導體元件300另包含有一週邊STI區域 138，用來將高壓NMOS元件300與其它的元件隔離。此外，在 週邊STI區域138下方同樣提供有一 P+保護環狀擴散區域250， 圍繞在高壓NMOS元件300周圍。經過實驗結果的驗證，在ST1 1274419 區域132叹置有虛設擴散區域32〇的高壓nm〇s元件·，其操 作日揭飽和及極電流(iDs)以及崩潰電壓皆可以同時獲得提昇。 晴參閱第4圖’其繪示的是本發明第三較佳實施例之高壓 LDMOS兀件400的剖面示意圖。如第4圖所示，本發明高壓 -LDMOS元件400形成在p型基底312上。在p型基底312上， 形成有兩相鄰閘極322a以及閘極322b。分別在閘極徽與p型 • 基底312之間以及閘極322b與P型基底312之間各設置有閘極介 電層324a以及閘極介電層324b。在p型基底312中另形成有一深 N型井33ό〇 在深N型井336中，約介於閘極322a以及閘極322b之間的中 間處，形成有一 N+汲極區域350。根據本發明第三較佳實施例， 在N汲極區域350與閘極322a之間設有一包含有數個次區域 籲 332a的STI區域332，在N+汲極區域350與閘極322b之間設有一 包含有數個次STI區域334a的STI區域334。同樣的，在次STI 區域332a之間為虛設擴散區域420，在次STI區域334a之間為虛 設擴散區域440。閘極322a與一部份的次STI區域332a重疊，而 閘極322b與一部份的次STI區域334a重疊。本發明藉由在STi 區域332以及STI區域334内設置虛設擴散區域，來達到同時提 歼局愿元件操作時的飽和沒極電流(IDS)以及崩潰電壓之目的。 根據本發明第三較佳實施例，每一個虛設擴散區域的寬度與相 1274419 鄰兩個虛設擴散區域之_間隔可簡略相等。例如，每一個虛 設擴散區域的寬度與相鄰兩個虛設擴散區域之間㈣隔皆為^ 微米。此外，腿實驗結果的驗證，吾人魏縣每=虛設擴 散區域的寬度的增加，紐元件操作_飽和馳時也 有提昇。根據這樣的f驗結果，因此建議在設計每—個虛設擴散 區域的寬麟，可贼其紐盡量献越好，而麟較高的飽和 沒極電流。 如第4圖所示，本發明高壓LDMOS元件400另包含有週邊STI 區域338,用來將高壓LDMOS元件4G0與其它的元件隔離。此外， 在週邊sti區域338下方同樣提供有一内呆護環狀擴散區域mo, 圍繞在高壓LDMOS元件400周圍。於深N型井336内，在閘極 322a與322b旁與汲極350相反的一侧，各設有一源極區域51〇。 根據本發明第三較佳實施例，源極區域5丨〇包含有一靠近閘極 與322b的N+區域512，以及與N+區域512比鄰的p+區域514， 而N+區域512與P+區域514皆形成在P型井516中。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均 等變化與修飾，皆應屬本發明之涵蓋範圍。 【圖式簡單說明】 第1圖繪示的是習知高壓NMOS元件的剖面示意圖。 第2圖繪示的是高壓金氧半導體元件的剖面示意圖。 12 1274419 第3圖繪示的是本發明第二較佳實施例之高壓_〇§元件的剖 面示意圖。 第4圖繪示的是本發明第三較佳實施例之高壓ldm〇s元件的 剖面示意圖。
【主要元件符號說明】 10 高壓NMOS元件 12 P型基底 22 閘極 24 閘極介電層 32 第一絕緣結構 34 N+源極/汲極區域 36 N型漂流離子井 38 第二絕緣結構 40 通道區域 100 高壓金氧半導體元件 112 p型基底 122 .閘極 124 閘極介電層 132 淺溝絕緣區域 134 N+源極/汲極區域 132a 次STI區域 136 N型漂流離子井 138 週邊STI區域 140 通道區域 210 虛設STI區域 220 N型虛設擴散區域 250 P+保護環狀擴散區域 300 高壓NMOS元件 320 虛設擴散區域 400 高壓LDMOS元件 312 p型基底 322a 閘極 322b 閘極 324a 閘極介電層 324b 閘極介電層 332 STI區域 332a 次STI區域 (§) 13 1274419 334 S1TI區域 334a 次STI區域 336 深N型井 338 週邊STI區域 350 1^+>及極區域 420 虛設擴散區域 440 虛設擴散區域 510 源極區域 512 N+區域 514 P+區域 516 P型井 550 P+保護環狀擴散區域
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Claims (1)
1274419 十、申請專利範圍： 1· 一種高壓金氧半導體元件，包含有： 一具有一第一導電型的半導體基底； 一具有一第二導電型的漂流離子井，設於該半導體基底中； 一第一絕緣區域，設於該漂流離子井内； 一閘極，設於該半導體基底上，並且該閘極與一部份的該第一 • 絕緣區域重疊； 具有該第一導電型的 >及極區域’設於該第一絕緣區旁與該閘 極相反的一侧； 一第二絕緣區域，設於該漂流離子井内，且該第二絕緣區域設 於該汲極區域旁；以及 一第一具有該第二導電型的虛設擴散區域，設於該漂流離子井 内，且该虛設擴散區域設於該第二絕緣區域旁與該汲極區域相反 Φ 的一側。 2.如申請專利範圍第1項所述之高壓金氧半導體元件，其t該高 壓金氧半導體元件另包含有—第三絕輕域，設於該第一虛設擴 散區域旁與該第二絕緣區域相反之一側。 ^如申睛專利範圍第2項所述之高麗金氧半導體元件，其中該高 壓金氧半導體凡件另包含有一具有該第一導電型的保護環 區域’設置於該第三縣_下方。 ^ 15 1274419 4·如申請專利範圍第1項所述之高壓金氧半導體元件，其中簡 壓金氧半導體元件另包含有-具有該第二導電型的第二虛設擴散 區域，設於該第一絕緣區域内。 5.如申請專魏圍第1項所述之高壓錢半導體元件，其中該高 壓金氧半導體元件另包含有—_介絲，設於制減該半 體基底之間。 6. 如申請專利範圍第1項所述之高壓金氧半導體元件，其中該第 一導電型為Ρ型，該第二導電型為Ν型。 7. 如申請專娜Μ 1撕述之高壓錄半_元件，其中該第 一導電型為Ν型，該第二導電型為ρ型。 8· —種高壓金氧半導體元件，包含有： 一具有一第一導電型的半導體基底； 具有一第一導電型的離子井，設於該半導體基底中； 一第一閘極，設於該半導體基底上； -與該第-_相鄰之第二間極，設於該料體基底上； /、有忒第一導電型的汲極摻雜區域，設於該離子井内，且該 汲極摻雜區域位於該第一閘極與該第二閘極之中間處； '絕緣區域’設於該離子井内’且該絕緣區域位於紐極推雜 區域與該帛間極之間以及位於該沒極摻雜區域與該第二間極之 16 1274419 間； 複數個具有該第二導電型的虛設擴散區域，設於該絕緣區域 内；以及 源極區域，設於該離子井内，且該源極區域位於該第一閘極 或該第二閘極旁與該絕緣區域相反的一侧。 9·如申請專利範圍第8項所述之高壓金氧半導體元件，其中該高 籲壓金氧半導體元件另包含有一第一閘極介電層，設於該第-閘極 與該半導體基底之間，以及-第二閘極介電層’設於該第二問極 與該半導體基底之間。 10·如申請專利範圍第8項所述之高壓金氧半導體元件，其中該高 壓金氧半導體元件另包含有一週邊絕緣區域，設於該半導體暴底 •中，且圍繞著該高壓金氧半導體元件。 一 ❿11·如申請專利範财1G項所述之高壓金氧半導體元件，其中該 高壓金氧半導體元件另包含有—具有該第—導㈣的保護環狀擴 散區域，設置於該週邊絕緣區域下方。 12.如申請專利範圍第8項所述之高壓金氧半導體树，其中該源 極區域包含有-具有該第二導電型的第—摻雜區域，其鄰接一具 有該第一導電型的第二摻雜區域。 ^
17 1274419 i/·如申請專利範圍第12項所述之高壓金氧半導體元件，其中該 第摻雜區域與該第二摻雜區域皆位於一具有該第一導電型的第 ^換雜區域内。 H.如申請專利範圍帛8項所述之高壓金氧半導體元件，其中該第 一導電型為P型，該第二導電型為N型。 • 15·如申請專利範圍第8項所述之高壓金氧半導體元件，其中該第 一導電型為N型，該第二導電型為P型。 I6· —種高壓金氧半導體元件，包含有： 半導體基底，其上設有一具有一第一導電型的離子井； —汲極區域，其具有該第一導電型且設於該離子井内； 一第一絕緣區域，設於靠近該汲極區域之該半導體基底中； 一第二絕緣區域，設於該汲極區域旁與該第一絕緣區域相反側 攀之該半導體基底中； 一閘極，設於該半導體基底上，並且該閘極與一部份的該第二 絕緣區域重疊； 一源極區域，設於該閘極旁與該汲極區域相反側之該離子井 内。 丨7·如申請專利範圍第16項所述之高壓金氧半導體元件，其中該 鬲壓金氧半導體元件另包含有一閘極介電層，設於該閘極與該半 18 1274419 導體基底之間。 18.如申請專利範圍第16項所述之高壓金氧半導體元件，其中該 源極區域包含有一具有該第一導電型的第一摻雜區域，其鄰接一 具有一第二導電型的第二摻雜區域。 ‘ 19.如申請專利範圍第18項所述之高壓金氧半導體元件，其中該 " 第一導電型為N型，該第二導電型為P型。 20.如申請專利範圍第18項所述之高壓金氧半導體元件，其中該 第一導電型為Ρ型，該第二導電型為Ν型。 十一、圖式： 19
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US59520305P | 2005-06-14 | 2005-06-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200644237A TW200644237A (en) | 2006-12-16 |
| TWI274419B true TWI274419B (en) | 2007-02-21 |
Family
ID=37519711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW094142829A TWI274419B (en) | 2005-06-14 | 2005-12-05 | High-voltage MOS device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7361955B2 (zh) |
| CN (1) | CN100413089C (zh) |
| TW (1) | TWI274419B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8643101B2 (en) | 2011-04-20 | 2014-02-04 | United Microelectronics Corp. | High voltage metal oxide semiconductor device having a multi-segment isolation structure |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541247B2 (en) * | 2007-07-16 | 2009-06-02 | International Business Machines Corporation | Guard ring structures for high voltage CMOS/low voltage CMOS technology using LDMOS (lateral double-diffused metal oxide semiconductor) device fabrication |
| JP5381989B2 (ja) | 2008-08-26 | 2014-01-08 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| TWI500152B (zh) * | 2010-03-24 | 2015-09-11 | United Microelectronics Corp | 橫向擴散金氧半導體元件及其製作方法 |
| US8575691B2 (en) * | 2010-03-24 | 2013-11-05 | United Microelectronics Corp. | Lateral-diffusion metal-oxide semiconductor device |
| US8536648B2 (en) | 2011-02-03 | 2013-09-17 | Infineon Technologies Ag | Drain extended field effect transistors and methods of formation thereof |
| TWI512982B (zh) * | 2011-04-20 | 2015-12-11 | United Microelectronics Corp | 具有低導通電阻值之高壓金氧半導體元件 |
| US8692318B2 (en) * | 2011-05-10 | 2014-04-08 | Nanya Technology Corp. | Trench MOS structure and method for making the same |
| CN103050528A (zh) * | 2011-10-17 | 2013-04-17 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管及其制作方法 |
| KR20140029027A (ko) * | 2012-08-31 | 2014-03-10 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| JP6130857B2 (ja) * | 2013-11-27 | 2017-05-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN105448990B (zh) * | 2014-08-26 | 2019-07-02 | 中芯国际集成电路制造(上海)有限公司 | Ldmos晶体管及其形成方法 |
| TWI645534B (zh) | 2015-03-06 | 2018-12-21 | 聯華電子股份有限公司 | 半導體靜電放電保護元件 |
| CN106158955A (zh) | 2015-03-30 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 功率半导体器件及其形成方法 |
| JP6509665B2 (ja) | 2015-07-23 | 2019-05-08 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9660073B1 (en) * | 2015-12-17 | 2017-05-23 | Vanguard International Semiconductor Corporation | High-voltage semiconductor device and method for manufacturing the same |
| JP6448704B2 (ja) * | 2017-04-13 | 2019-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| CN108682689B (zh) * | 2018-05-25 | 2023-12-01 | 矽力杰半导体技术(杭州)有限公司 | 横向扩散金属氧化物半导体结构和其形成方法 |
| CN110024134B (zh) | 2019-02-28 | 2020-06-26 | 长江存储科技有限责任公司 | 具有增大的击穿电压的高电压半导体器件及其制造方法 |
| CN114695509A (zh) | 2020-12-31 | 2022-07-01 | 联华电子股份有限公司 | 半导体结构 |
| CN115706164A (zh) * | 2021-08-16 | 2023-02-17 | 联华电子股份有限公司 | 横向扩散金属氧化物半导体元件 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4084175A (en) * | 1976-09-30 | 1978-04-11 | Research Corporation | Double implanted planar mos device with v-groove and process of manufacture thereof |
| US5539229A (en) * | 1994-12-28 | 1996-07-23 | International Business Machines Corporation | MOSFET with raised STI isolation self-aligned to the gate stack |
| US6465768B1 (en) * | 2001-08-22 | 2002-10-15 | United Microelectronics Corp. | MOS structure with improved substrate-triggered effect for on-chip ESD protection |
| JP4277496B2 (ja) * | 2001-11-21 | 2009-06-10 | 富士電機デバイステクノロジー株式会社 | 半導体装置 |
-
2005
- 2005-12-05 TW TW094142829A patent/TWI274419B/zh active
- 2005-12-07 US US11/164,846 patent/US7361955B2/en active Active
- 2005-12-19 CN CNB2005100229609A patent/CN100413089C/zh active Active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8643101B2 (en) | 2011-04-20 | 2014-02-04 | United Microelectronics Corp. | High voltage metal oxide semiconductor device having a multi-segment isolation structure |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060278924A1 (en) | 2006-12-14 |
| CN1881613A (zh) | 2006-12-20 |
| CN100413089C (zh) | 2008-08-20 |
| US7361955B2 (en) | 2008-04-22 |
| TW200644237A (en) | 2006-12-16 |
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