TWI267948B - Method for fabricating a capacitor arrangement, and capacitor arrangement - Google Patents

Description

1267948 九、發明說明： 本發明關於製造電容器排列之方法，其中產生—層堆疊。層 堆疊包括下列順序： 一基電極之基電極層， 一基電介質，及 一蓋住電極之蓋電極層。 此型電容器亦稱為積體電路排列，如Mm(金屬_絕緣器_ i屬）電Μ ’雖然電極層或電極不必由金屬所製或合金製 成例如’亦有由摻雜之多石夕所製。電極通常有一小於刚歐 姆a刀之電阻率。—介電質，其電阻率通常大於脱2歐姆公 分安排於電極之間。 在許多應用上’積體電路中之電容器在線性與品質上有 特殊之要求」但亦肋最簡單方式製造_電容器。 =外’每單位晶片面積電容之要求應越高越佳。”無線電 趟、用=性能’低複雜性〇18um脱脱聰技術”一文 ^^=ilehenfeld’IEEEBCTMii 3，卿〇頁即 月，、有母早位面積—倍電容之mim電容器。 本《X月之目的為提供簡單方法製造_ -電容器具有高品質及5 〜 欲摇供且古α 線或母早位面積之高電容器 奴誕供一具有此等性質之電容器。 本發明係根據—項考慮，科技發展之目的提#各罝付面 積最高之轉。此目㈣經岭齡料 1267948 成。最小可能之厚度及每單位面躲大電容係由與服務壽命 及介質強度糊之產品需求決定。例如，以厚度約45啦之石夕 氮化物SiN而言，電容約為13〇fF/um2 (母平方微米紐拉)可以達成並具扣年之壽命，23醜猶 表面積於產品中’作業電壓為3·6ν。進一步厚度之降低將導 致在I5年誠品之失效，目此該項產品财可能。較高全面 電容需要產品中進—步面積需求，因此導致較高晶片成本。 另-方面’本發明係基於一項考慮為，將每一各別電極 圖案化之布局為防止在二金屬化層間安排之電極數目不能 增加之因素。該布局線性增加電極之數目，除雜取額外措 因此’根據本發明之方法，㈣謂提出之方法步驟 極声之η !?^電極層及时電層必須安排在基介電層與電 θ ，。盖電極層及中央電極層利用第_微影方法圖宰 方法3化預細魏之蓋電極層及基電極層彻第二微影 用。發明之方法僅f要二麵影方法供三個電極之 = 數目間之線性關係以便將電容器排 頂上，因此:此 電極層或-上方層堆疊包含= 方 1267948 〜方法圖案化之電極層，及 化之電極層，㈣彡糊雜。 圖案 堆法之一改進中’包含至少二中間電極層之- 次一中央電靜產μ 產生。中央電極層產生後及 声之間$—案例中’位於二相鄰中央電極 "' 電層得以產生。在此改進中最簡單之案 1及容器排顺括至少四個電極。每-中央電極供 列之電之電容之用。例如’如使収個電極，此排 〜、二個電極排列相比可為二倍，其並具有雙倍電容 ff器排列每單位面積之雙倍電容。例如，僅ί!;:; 方法製造具有五個電極之電容器排列。僅而一個“ 電極声安排在m進中’在第—微影方法細，至少一 層及中央電極層之間與蓋電極層共同 第—微影方法期間，至少-電極層安排在 部，、盘土電極層之間’例如一電極層與中央電極層相 二層共同圖案化。此外，基電極層本身在第一 倣衫方法中未圖案化。 声間ίίί:展第二微影期間，安排在蓋電極層與中央電極 ^之1極層被圖魏。在基電極層射央電極 化。此^^層與至少—電極層在第二微影期間被圖案 影方^未圖案r圖案化之基電極層外之電極層在第一微 在此改進中，電各器排列包括至少6電極。僅需三微影 1267948 可用同—方、Hi! 電極與其它電極之型式不同。但 列。在9電極生含更多電極’例如9電極之電容器排 圖案化。例T ’僅細_彡方法供每-電極之各別 不相鄰心文進中’第三微影方法中’其中層堆疊中至少二 三微影方=圖f化，在第-二微影方法後，至少實施ί 之電極層在第二彳第三微影方法中圖案化之電極層間 第-個二㈣^ 中未傾案化。此等方法可使利用 放衫方法產生之步進排列更為精進。 層谢，#實施微影方法時，位於電極 、放心方法中最後蝕刻之電極層之至少一介雷 =;二=，全部_峨化學或化學_物理 ==貝真邊緣區不致過度破壞。介電質之破壞，特 制㈣讀區可導致電㈣排狀線性及品質上之限 制。例如，此區中可能有電壓跳火。 洲2改進中，貫施微影方法時，在此微影方法中最後 二電：停止蝕刻。此電極之其餘部分由濕化 學方法飿 ^電質在濕化學餘刻中不如乾化學餘刻中受到強列攻 ^明方法之另-麵+，e部分侧或在微影方法中 已圖案化電極附近作紐刻停止之介電層區，在次一及隨後 之微影方料以抗_蓋住，俾介電層在此區中不致進一步 A °位於介電層附近已在微影方法中_之電極層邊緣區 10 1267948 在隨後之微影方法φ册#仏# s 2 排列中爾任何:除〜果’損壞之靖在電容器 堆疊進二電，列之層堆叠無電極邊緣，其與 P，與晶圓表面垂直之方向。此一 果為已無在電極之外緣已被賴刻之介電層。曰也之、、、口 在本發明方法之另一改進中，每一二 安排在堆疊之—側。對—電極之電極連接 堆聶之另如電極之電極連接安排在 早接線法，而無過度之分支互聯結構。 在另-改射，料4之電細綱層厚 =致與層堆射獨厚度之各層比較，有—較低高度1 在另&進中，較其他電極較早職化之—電極之設計 為厚。雜厚電贿佳為蓋雜 之電極可增加處理視窗於層堆疊之圖案中。J用不门居度 進中，電極連接至少在—側，至少在二側，至 二且L二至少在一電極之四側排列。此措施可降低連接 電阻，v致鬲品質之電容器排列。 在另-改進中，一電極層被圖案進入複數個部分電極， ^佳為盍電極。該部電極之連接可使其彼此相連以增加電容 D。排列之％4。可以使用所謂標準電容於雙帶或三動通 信電路中。 本發明亦關於—電容器排列，其包括以下順序： 一基電極， 11 1267948 一基介電質， 至少二中央電極， 一蓋介電質，及 —蓋電極。 “在一改進中，電容器排列包括三個中央電極，五個中央 電極或七個巾央電極。其效應已在本發明方法巾說明，並可 應用在電容器排列及其改進中。 該電容器排列可利用以適應射頻產品中之目標電容。例 如j可用於GSM(行動通信全球系統^UMTS應用(環球行 動電統）’制是行動電話，但亦可祕wlaNs中(無線 地=路)。例如，出現在電容器排列中之額外電容連接至在 電谷讀列巾之主電容，或與電路巾之主電容分開。根據本 兔明之電容ϋ排列’晶片尺寸可大幅降低。電容器排列在射 頻產品中之面積比例之典型值例如為篇。晶片中之此等面 積與其相鄰四週不適於主動組件__及注人之理由。結 果’本發明電容II排列之表面積之降低導致晶片面積之可觀 節省。 柄明之電容_列位於二金屬化層之間，包括連接電 容器排列之互聯或連接電子組件。 本發明之1：容ϋ亦安排在二舰上之金朗之間，即一個在 另一個之上並彼此以導電連接。 積體電路包括電容n排列，及乡電容器排列。 根據第二特性，本發明關於積體電路排列，其包括一半 導體基板’包括複數個電子組件之主動區。半導體基板為一 12 1267948 石夕晶片。主_為場效電晶體之通顏或雙極電晶體之通道 區。 因為大量電子組件之故，至少三個以絕緣中間層彼此分 隔之金屬化層包括於積體電路中。 -金屬化層通常在-平面中延伸。該金屬化層包括用以連接 電子組件之互聯。 此外，基電路排列包括導電接電部分位於金屬層成橫 向，即與半導體基板成垂直方向。此等接點部分亦稱為通路。、 •論文’’無線電路應用之高性能，低複雜性〇.18um獅

BiCMOS技術” Ν· Fielchenfeld，IEEE BCTM 11·3，197-200 頁冒揭示所謂雙姻M(金屬_絕緣體_金屬）電容器，其每單位 面積之電容加倍。該具有三極之MIM電容ϋ位於二金屬化 層之間。 。本發明之目的為提供一具有電容器排列之簡單結構之 電路，其_舉有每單位面積之高電容，高品質及高線性。 此外，擬提供一包括至少一本發明之電容器排列之電容器。 忒電路之目的由具有申請專利15項之特性之電路達 成。改進附於附屬申請專利範圍中。 、，本叙明之第二特性係根據一考慮，即每單位面積電容之 〜加可經具有高介電常數之介電質達成，及最小厚度已 ^達其極限。此外，本發明之第二特性係根據一考慮，即， Ρ使利用具有二個社雜之ΜΙΜ電容ϋ於金屬層間，電極 數之極限迅速到達。例如，不同金屬化層間之距離為lum。 因此’本發明之電路排列包括一電容器排列包括之電 13 1267948 極Γ接點部分連接以形成二隔行電容器極板。電容器之雷 ϊΐίϋ裝間層安排。換言之’本發明之電容11排列延伸 中間層或通過複數個金屬化層。 施之結果為當湘如措施每#面積電容，如 ^間層僅有^，、與單—MIM電容器相比可增加至五倍，儘管 曰曰-雜。如在巾層安排三個或以上電極，單 ==十倍’如併人五個中層。每單位面積電容之增加可 P牛低預疋電容之電容器所需之晶片面積。 此外，本發明電容排列可提供利用同一布局可產 間層-電極之卿。此可降低發展鮮巾之額外成本。 可以排列之另一優點為電容器埋列之每-電極 可間早方式電連接，及需要較少之高密度接觸洞之小晶片 面積=可導致兩品f電容。此外，電容與電壓及電極之極 2依存可以降低。對射頻產品如行動通信應 網路而言十分優異。 v本發明之電路之改進中電容器排列之至少-電極或部 为電極位於金屬射。此舉μ鮮 列 -個位於另-個之上之電極數目。 ^⑽排列中 中之在:= 中’電容器之至少-電極包括位於金屬化平* 中之-‘電極，及位於二金屬化平_之—部 二部分電極為經至少-接點部分彼此成導電連接^ f复數健點部分。此舉之結果為含數個部分電齡電極^ 中間層中_排列不需要之空間橋路化。此 = 方式製造電益，其在忭射—高度射聰 = 1267948 之高度之電極堆疊。 中，或於文進中，電容器排列之電極安排在至少三中間層 之邻^上之中間層中。此等措施可使此電極之掩罩 之#刀布局在電路之製造中重用數次。 ”有相萄大之接點面積而不需額外之晶片面積。 面等進巾，連接另—料分電極之—f極之接點表 之所古ί卩分電極之接點表面之尺寸。較佳為電容器排列 =所有電極均經同-接點表面連接。此舉可增加線性。對電 之依存可降低，故電容11制適於射頻應用，即適 ;赫兹或百萬赫兹範圍之電容器排列中之電荷反向作業。 在另—改進中，金屬化層之金屬部分由銅，I呂，銅合金 或紹合間製成。金屬化狀厚歧於觸nm或切150^、。， 例如，使用厚度為5〇〇nm之金屬化層。 五屬化層之金屬部分，特別是電極或部分電極可在二表 面接觸，即上及下面。對比之下，中間層中之電極僅在上雷 極表面接觸。 在-構型中，使用金屬或金屬合金作中間層中之電極。 特別在利肢屬氮化物，即，鈦，氮化纽，魏化鶴時， 中間層中之電極應為甚薄。在一改進中，中間層中之電極較 lOOnm為薄或較6〇nm為薄，例如45nm。利用如此薄之電極係 使電容器排列之高度甚低。特別在每—中間層由多於一個電 極組成時為甚。 ' ” 在一構型中，電極間之介電質為氧化物，特別是二氧化 石夕。但作為另-種氮化物，可使用氮切，介電材料製成之 15 1267948 雙層或多層亦可使用。 此外’本發明關於電容器排列，即，一組至少二電容器 =列。錢谷◎排列除其幾何設相限定接點部分之位置 2根據相同幾何設計產生。例如，中間層中之電極在二電 發日：排?中為相ϋ 1至 >—電容器排列之構造與本發明或本 X之卩進之電容赌狀構造為相同方式。此外，至少一 連接一電極之接點部分存在於―電容器排列中，及 =電容轉咐，俾抑-電容H排财之至少-電極並 ，n施之結果林同餘之電容賴列可以簡單 都’及相同製造方法時，經由引進或省略一接點 邛分或複數個接點部分。 署，f Γ、ΐ進巾’該連接之電極與—電容雜列在相同位 制’ σ連接之電極與另—電容器排列在相同位置。 製造-積體電容器排列之方法及積體電路及排列 f康本發明第三特性，本發於-方法包含下列步驟· 產生一介電層， · 在介電層上產生-電極層，及 利用化學或化學物理乾餘刻方法將電極層圖案化。 排列m2的為提供—簡單方法以製造—積體電容器 二叩-“谷合差及長壽命。特別是，本發明亦使一包括該電 列之積體魏裝置能以高生產量生產。此外，本發明 利關砂财法之枝達成。各改進揭示 16 1267948 範圍中。本發明基於一項事實在金屬_絕緣器-金屬_電容器， 即’所谓NIMCAPs上實施之服務壽命測試，顯示電容器之品 貝文到金屬電極_化之直接影響，制在電漿細為然。 雖然一較佳匹配之電漿蝕刻方法將導致電容器排列增加之 壽命，但此舉將有害於侧方法之足夠處理視窗。此乃因為 損害介電質之金屬侧之降低，其對應介㈣品質之增加， 亦立曰加產叩失效之危險，特別導自電極中金屬之渣滓所引起 ，短路。齡之，财侧之轉雜，f容雜列之服務 辱命越南。 面，μ際之半導體晶圓通常並非如理想之平坦， 且,包括拓普引進之不平。此外，電極層之厚度波動，故”理論 上二虫刻時間之計算係電極層厚度除以钕刻速率，將導致金屬 渣岸於電質上。其結果為造成短路於相鄰電容器排列之 與通路造成短路。在隨後之電極圖案化_亦發生掩 々二位於電極邊緣之渣津已於乾侧中預行圖案 化，亚犬出已圖案化之邊緣，苴對 差有破壞性。 ㈣/、對I之狀電容之製造容 ”射.此，本發明基於—考慮，金㈣極圖案化使用之”目桿 成正 直：：與有主動區之半導體基板表面 極…ΐϊ 橫向糊攻擊亦在介電質盘電 發生。健時，電壓峰值在此等位置形成，導 早…產σ 口失效。但乾餘刻之横 横向組件相較為低。 化、口向錢祕刻之 1267948 介靜二維穩疋性而僅有少量渔滓存留在 θ之舰料私献學方切除，例如在 刻方法或清除步驟清除。 “、、予蝕 微小二措ΓΓ為，介電f未受_或僅部分_至一 士壬又’即，在電極層圖案化期間，特 =器排列之電性質之效應甚微。在乾物二 二 方式將渣津清除之事實，可保證生產可= 達成長服務壽命，步驟可能报短，例 ===嫩爾讀w，_方法 攻擊在細咖保留在被 域以偏W 狀射已被㈣之電極層之此等區 僅為電極層變薄之厚度在濕綱前 <#===== 職與介電層 1Π<1 只他1乂佳之選擇率為大於4:1或大於 θ ^ 結果為逢淳清除期間介電質不受損害。特別 I:::防止敏感電極邊緣附近介電質之損害。濕触刻與 :钱才目較具有極高選擇性，特別是於化學物理乾侧比 4).1: ° ’在濕飯刻或濕清除步驟中選擇性可達100:1或 制二據本:!方法之另—改進中’電極層之蝕刻以時間控 *、、’使用端點钱刻，因其需要介電質之足夠部分 18 1267948 ^刻。特別在_電極層情形下，例如電極層厚度不超過 ’ __咖_㈣樣嶋為基 二:::Γ程方式精確設定之層厚度除以峨率。 式計算之綱時間可少數秒鐘，以便 如。有—^化金屬’特別為氮化欽氮化嫣或氮化 及可接受位準子之導電率並可沉積為極薄之層厚度， 氟化’該雜層包域顿。鈦可利用三 ::『_2。2 ’ 氨清： 他適合之介：；m切氮化物或秒二氧化物。但其 位面積冑之介㈣數為8亦可使用。單 =:==::電質達成，，至 本發明另一改進中，介雷声 後，特別使用化^a圖案化，在濕化學清除 層自電極n 刻。作為備選或增加，介電 論『俾電二^ ，離應大於⑽或大於 俾電極邊緣附近之高品質介電質 、在另一改進中，介電層未 過度姓刻，過度綱之時間少於6秒或少 過度侧時間越少，電容器排列之壽命越長W土為0秒。 19 1267948 決疋於電容器排列之壽命。 ^明«於-積體電容器排列，其係利用本發明之方 =排列之介電層在—未被電極蓋住之一區之厚 又/、電極下方之介電層—區之厚度至少相差或相差少於 、、—此外，在未被電極盍住之一區，介電層無電極層之渣 净，其已圖案化以製造電極。為此等特性之故，本發明之方 法及其改進之輪效應亦可應本發日狀電容器排列。 在-改進中，接近電極之一部分之邊界與電極之距離少 於3nm(納米）。此外，此部分至少5nm寬。介電層厚度在該部 分内lnm變化。 …電容器排列之另一改進中，介電層至少有一接點部分或 複數個接點部分，稱騎路貫穿㈣。此案例如接點為上 述，其電極位於介電層之直下時則特別如此。 以下將以所附圖式說明本發明之範例實施例。 第1圖顯示電容器排列1〇製造之中間級，電容器安排在 ;丨電層12上。介電層12在積體電路之内部之金屬化層之各互 耳外間之形成電介質。例如，介電層12之厚度g3〇〇nm及由矽 二氧化物組成。 一基電極層以潑濺法加在介電層12上。在範例實施例 20 1267948 中’所有電極層由氮化鈕TiN組成。電極層之厚度約為5〇nm， 基電極層14施加後’基介電層16加上。基介電層μ由氮 化石夕SiN組成並自氣相沉積。在範例實施例中，基介電層 之厚度為50nm。 基介電層16沉積之後，氮化鈦TiN製成之中央電級層18 沉積而成，其厚度為50nm。之後，含氮化矽蓋介電層2〇厚度 為5〇nm加上。之後，氮化鈦電極層之蓋電極層22其厚度為 50nm得以產生。一氮化矽層23厚度為5〇nm構成層堆疊二之 終止，該層堆疊24包括層14-22。層堆疊24之各層與晶圓之晶 圓表面平行，其在第1圖中未示出及號碼為介電層12。 光阻抗蝕劑層26加在層堆疊24之上並根據光掩罩之圖 案予以曝光。該曝光之光阻抗蝕劑層26發展後，其光阻抗蝕 劑層26a仍保留在層堆疊24之上。 如第2圖說明，層堆疊24於是利用乾蝕刻方法加以蝕 刻，其中，根據光阻抗蝕劑層區26a，首先將氮化矽層23圖案 化，隨後圖案化蓋電極層22，蓋介電層2〇及中央電極層18。 其結果為一預圖案化之蓋電極22a，蓋介電2〇a及中央電極 18a。中央電極18a之乾蝕刻與基介電層16相關為選擇性，俾 基介電層16不致被蝕刻所攻擊。圖中之蝕刻攻擊稍為誇大。 電層23a及盍介電層20之蝕刻不致改變蝕刻條件或在蝕 條件之範圍内。 ^ 例如，該蝕刻方法分成下列各項 1·介電層23之時間控制蝕刻。 2·侧蓋電極層18其蝴方法對蓋介電層戰高度選擇 21 1267948 性。將雜端點記錄叹終止該餘刻及實施處理控制。 ^將盍〃電層20貫施麵擇性獅 中央電極層18為非選擇性。 忑蝕到對 4.之後，再度在齡電層16上實 終端點偵測。 ㈣庇爛：m，、有 =-程序可確保足夠寬之處理視窗。 甘第2圖中亦說明，一光阻抗_層50加在層堆疊24a上， 基介電層16之未蓋住區。光阻抗侧層％ ㈣=、掩罩予以曝光及顯影。在顯影步驟之後，光阻抗 钱劑層％之光阻紐舰5城健㈣。該光阻錢劑區52 位於基=電層16之上並與層堆疊％之左側相鄰，及限定一範 圍’该耗圍供產生之基電極突出在電容雜卿之左侧上之 中央電極18a之外。該光_违_4在介電層23&之中央區 上’其已被預先圖案化。光阻抗㈣m54限定蓋電極之位 置及同日守限疋-範圍，該中央電極18a突出已完成之蓋電極 之外。 一光阻抗蝕劑區56位於基介電層16上，於層堆疊24a之右 側。光阻抗_區56可保護基介賴16之邊緣區60不受進- 步餘刻攻擊。糾，光阻抗飿舰56限定-範圍，該範圍由 產生之基電極突出在堆疊右侧上之巾央電極18a之外。 光阻抗蝕劑區58與光阻抗蝕劑區56以凹隙62分隔，並作 為限疋一互聯結構於基電極層16之内。該互聯16無意構成電 容器10之一部分。 之後’預圖案化之蓋電極52a及基電極層14以乾蝕刻方法 22 1267948 加以姓刻。&案例中，以下之堆疊順序利用與介質相關之金 屬蝕刻之選擇性予以蝕刻： 預圖案化介電層23a之時間控制蝕刻， 金屬預圖案化蓋電極22a之蝕刻，停止在預圖案化之蓋介 電 20a。 ” 在此案例中，基介電層16及基電極層14同時予以圖案 化。 如適當時，實施目標過度蝕刻以便保證達到介電層。 處理視窗之尺寸增加之另-選擇參考第sa_5C圖之較詳細說 明。 ，參考第卜2圖說明之方法形成之電容器排列10與第3圖 相等，除少數不同之外。電容II排列之11G與電容器排列1〇 ^相同組件關-參考符號代表，但有字_小例如，基 電極114a付號代表。已由光阻抗钱劑區圖案之互聯11扑， 對應第2圖中之光阻抗蝕區58。 在基電極114a上有一介電層U6a，其被用以產生層堆疊 124b之微小姓刻攻擊。在互聯⑽上有一介電層之其餘區 116b，介電層116&亦自其構成。 層堆疊124b圖案化期間，蓋電極12213及中央電極丨丨如形 成並以其左侧彼此齊平與半導體晶_直。此舉係由光致抗 蝕劑達成，其蓋住介電層123a，並在顯影步驟後延伸通過介 電層123a之左侧邊緣2虛線所示。或者，將光阻抗姓劑區變短 亦可達到®案化，其巾，蓋介電層隐之邊緣區之損害可為 無害，即，將蓋電極122b在其左側變短，如第2圖之虛線132 23 1267948 所示。 自第3圖之剖面圖可清晰看出，二氧化矽所製之介電層 10於是沉積在層堆疊124b上。介電層140在金屬化層142,144 之間形成介電質。金屬化層142包括基電極114a及互聯114b。 金屬化層144包括鋁製之三互聯150_154。在範例實施例中， 金屬層144之厚度為大於金屬層142之厚度。 互聯150用以電連接基電極114a及蓋電極口】]^三通路導 孔160-164自互聯150導至基電極n4a。通路導孔16〇_164為通 路導孔之三行，其在基電極114a之左手區延伸。 二通路導孔170-174構成通路導孔之三行之一部分，在蓋 電極122b之上延伸自互聯15〇至蓋電極口]]^。 構成二通路行之三通路導孔180-184沿中央電極118a之 右手區延伸，自互聯152導至中央電極118a。此右手區未被蓋 電極122b所蓋住。 一通路導孔190導自互聯154至互聯114b。在通路導孔 160-169之接點洞之蝕刻期間，通路導孔16〇_19〇之接點洞底 口 I5牙過冒堆124b或介電層116b之介電層。 結果’電容器排列ll〇a包括電容器Cl，C2成並聯，如第 3圖之略圖192所示。 第4A圖顯示沿第4B圖之剖面Π之電容器排列220之剖面 說明。電容器排列220利用第1-3圖之方法製造。結果，電容 裔排列220包括一矩形基電極214a，中央電極218a及蓋電極 222b。 一上方金屬化平面244包括三互聯250，252及254。互聯250 24 1267948 用以連接基電極214a與蓋電極222b。互聯252用以連接中央電 極218a。第4AH巾，-通路導孔230安排在互聯250與基電極 214a之間’二通路導孔232-236安排在互聯250與蓋電222b之 間，通路導孔238安排在互聯252與中央電極218之間，可在 剖面II看出。互聯258用以連接金屬化層242中之一互聯。 第4B圖顯示電容器排21〇面I中之平面圖，其位置在第4A 圖中指出。基電極214a有一最大面積。中央電極2i8a較電極 214a之面積為小。蓋電極222b較中央電極218a之面積為小。 中央電極218a安排成與基電極214a之之右邊緣較距電極 214之左邊緣為近。結果，通路導孔23〇可安排在基電極以乜 之下方邊緣，在基電極214a之左邊緣及在基電極2i4a之上方 邊緣。 對比之下，蓋電極222b安排在接近中央電極2i8a之左邊 緣，較中央電極218a之右邊緣為近。結果，通路導孔238可安 排在中央電極218a之下方邊緣，在中央電極218a之右邊緣及 在中央電極218a之上方邊緣。 在範例實施例中，由六個通路導孔234與蓋電極222b完 成接觸，其在蓋電極222b之終端之一角落或其縱侧之中央終 第4C圖顯示電容器排列220a之平面圖。互聯25〇，252在 金數層244中之路徑清晰可見。第4C圖亦說明一電路略圖 260 ’其顯示電容器排列220a之電容器C10及C20如何連接。 二電容器C10及C20比此互相並聯。 在另一範例實施例中，基電極214a經金屬層242或金屬層 25 1267948 242下方之金屬層連接。 當接觸洞生產期間，通路導孔實施一氧化侧，其對電 極材料或對介電質具高度選擇性。 較佳利用有端點控制之蝕刻，因接觸洞之終端之深度每一電 極不同。 第5 A-5C圖顯示根據另一實施例之第二微影方法之中間 級。-電容器排列31〇在介電層祀上形成，該層構成二相鄰 金屬化平面間之介電質並含二氧化梦。一氮化鈦層314，氮 化石夕層316 ’氮化紐層318，氮化秒層320，及-氮化鈦層322 先後/儿積在’丨電層312上，以構成層堆疊313。層314-320之度 相同為50nm或40mn(微米）。堆疊313之上方之氮化鈦戴層 車父氮化组層318厚二倍，在範例實施例中為2〇〇nm厚。 為考慮上方氮化鈦層322之厚度增加，在層堆疊313開始 圖案化前，不需再其他介電層於層堆疊313上方氮化鈦層 322 ’介電層320及氮化鈦層318先後藉光抗飯劑層（第5A圖未 示出)之助而圖案化。其使用之程序已在第丨，2圖說明。特別 是，氮化鈦322，及318之構型係藉端點偵測方式蝕刻。意即 介電層320 ’ 316材料之微粒或此材料與钱刻氣體之特性反應 產ΠΠ在餘刻氣體中已予記錄，例如，藉助於頻譜分析。 之後，光阻抗蝕劑層350加在預圖案化之層堆疊313及加 在氮化妙層316之未蓋住部分。光阻抗侧區352_358，以此 順序安排於與層堆疊313相關之相同位置，如光阻抗钱劑層 52-58與層堆疊24a相關之相同位置，藉曝光及顯影作業之助 而產生。但，光阻抗蝕劑區354直接位於上方預圖案之氮化 26 1267948 鈦322之上。光組抗蝕劑層35〇之設計厚度較光阻抗蝕劑層5〇 為厚，故層疊313之邊緣可完全由光阻抗蝕劑區352，356所 蓋住。 光阻抗蝕劑層350圖案化之後，下方之氮化矽層316予以 圖案化’如第5B圖所說明，因而導致基介電3偷及介電316b 之升y成。此一触刻係以時間控制钮刻實施。之後下方之氮化 鈦層314予以圖案化以形成基電極3及互聯3i4b。 、该蝕刻以端點偵測之助實施，其中，介電層312之材料 或此材料之特性蝕刻產品以頻譜分析法記錄。在位於光阻抗 敍劑區356，358間之凹隙362到達介電層犯時，氮化鈦層322 僅部分被随化，即氮化鈦層322a。制是，預圖案化之氮 化欽層320尚未蓋住。 之後’實施進一步選擇性侧，其中，氮化鈦層322a6 全部圖案化。如第®酬之蓋電極322b於是由氮化鈦層形 成，並已圖案化。蓋電極现之圖案化藉助於端,賴測，在 介電層320之㈣或此材料之雜侧產品已記錄於侧氣 體中時終止。此時，凹隙362之基座已延伸深入介電層312。 此外’尚有凹隙364，366在介電層312中之光阻抗#劑區352 之左侧及光阻抗崎區356之右測。僅在此時，光阻抗餘劑 區352-358再度移除。 在另一範例實施例中，不同厚度之氮化鈦層314，318， 322中僅藉助於端點偵測實施蓋電極32沘之蝕刻。在二處理 變化中’蓋電極322b較基電極314a為厚。此舉可保證基電極 314a在蓋電極322b完全圖案化後圖案化。特別是，不再有任 27 1267948 何自氮化鈦層314材材料之渣滓於基電極314a與互聯31牝之 間。 第6A圖顯示-參考電容器_，其包括二電極，即下方 矩形基電極402及安排其上之矩形蓋電極·。基冑級搬及 蓋電極404彼此成同心圓安排。基電極4〇2g15〇um長及 l〇〇um寬。盍電極404為l45um長及55um寬。此舉可使 145umx95um之參考電容器之電容有一主動表面積。 第6B圖顯示一電容器41〇，其包括一基電極412，一中 央電極414及-蓋電極416，其尺寸順序如下:15〇咖χ 1〇〇 um ’ 145um X 95um，及 140um X 90um，即總共26375 um2。 此對應與電容器400相較90%電容之增加。結果，電容保持不 、欠’與供電容ϋ412所需之表面積與電容器彻所需之表面積 相較僅為其-半。·之該通路與第6A_6Cffl之電極相較稍 為巧大。通路直徑為僅為〇.4um。二相鄰通路邊緣間之距離 僅為0.4um。 、第6CSJ顯示-電容器，其包括一基電極422，其長度 為150um，寬度為100um。一安排在基電極422之上者為中央 ，極424長度⑷麵寬度為9遍。三蓋電極420_43〇彼此相鄰 女排’位於中央電極424之上於-與晶圓表面或晶片表面平 行it面中。蓋電極化6·430每一案例中為9〇Um長，3此瓜寬。 電谷為420需要與電容器4〇〇相同之表面積，但三個蓋電極 426 430可述擇性連接至基電極422與中央電極424間之主電 容二，如，僅一蓋電極，如蓋電極426向上連接。但，亦能 電各為或二個蓋電極426至430向上連接至主電容。 28 1267948 本發明之基本觀念可擴展以涵蓋包括三電極以上之電 谷态排列’如涵蓋有九個電極極Sl-S9之電容器排列5〇〇。介 電層D1-D8以此順序位於電極S1-S9之間。介電層D9安排在電 極S9之上。在以下範例實施例中，電極§1_防及介電層D1_D9 具有相同厚度為45nm。第7A-7D圖之内容僅說明有待圖案 化之層堆疊502之左側。層堆疊右側與左侧相同方式圖案化。 在第一微影方法中，電極S4-S9之電極層及介電層!^^^ 予以圖案化。介電層D3作為姓刻停止。介電層⑴本身及電極 S1-S3之之電極層及介電層01及02，在第一微影方法中保持 為未圖案化。光阻抗蝕劑層504加在以此方法產生之堆疊層 5〇2上。光阻抗蝕劑504以第二微影法圖案化，產生二光阻抗 蝕劑505，508。光阻抗蝕劑區5〇6有一部分為介電層D3之未 涵蓋區。在左側，光阻抗蝕劑區5〇6限定電極81_幻之電極層 Θ案化之左侧邊緣。在右側’光阻抗餘劑506鄰接電極 之電極層及其間之介f卯4。光阻抗__位於中央區之 介電層D9之上，俾介電層D9之邊緣區保持為未涵蓋。光阻抗 飿劑508之左舰定包含電極S7_S9之電極層與其間之 D7及D8。 曰 之後，實施乾化學_方法，制騎高度各向显性之 化學物理細綠。其絲為具有三步权料疊52〇形成 如第7B圖中箭頭522_526所示。 如第7B圖說明 尤限柷蝕劑530以第三微影法之一部分 加上’曝光及圖無’俾形成光阻抗钱劑區532_538。光阻抗 钱劑區532位於介電層5〇1之上，該層載負層堆疊細，俾介 29 1267948 電質501被保護不受進一步圖案化。光阻抗蝕劑區534位於介 電層D3右侧之未涵蓋區之2/3，於層堆520之左側，其右側鄰 接電極S4及S5之電極層及其間之介電層D4。光阻抗|虫劑區 534在次一圖案化期間限定電極S2，S3之電極層之邊緣。 光阻抗蝕劑區536位於介電層D6上。光阻抗蝕劑區536涵 蓋堆疊層520左侧上之介電層06之未涵蓋區右側之2/3。光阻 抗蝕劑區536之左侧在次一圖案化之後，限定電極％，％之 電極層邊緣之位置。光阻抗银劑區536鄰接電極％，％之電 極層及其間之介電層D7。 光阻抗蝕劑區538位於介電層D9之中央。光阻抗蝕劑區 538之左側在次一圖案化後，限定％，切電極之電極層及其 間之介電層D8之左侧邊緣之位置。 次一微影期間，藉助於光阻抗蝕劑區535-538之助，以化 子物理蝕刻法貫施目標蝕刻。介電層〇1，D4及/或〇7之材料 之端點偵測已同時到達，作為停止層。 第7C圖顯示此一蝕刻後層501上之層堆疊550。在第四微 衫法中，光阻抗抗蝕層560加在層堆疊56〇上並曝光及顯影而 構成光阻抗蝕劑區562-568。光阻抗蝕區562蓋住介電層561， 未盍住介電層D1之未蓋住區。光阻抗蝕區564將層堆疊550左 側之；I電層D3之未涵蓋區之一半蓋住，及將層堆疊之左 =]上之介電層D3之未涵蓋區之一半及介電層D4之未含蓋區 5。光阻抗餘區566將堆疊550之左側上之介電層D6之未涵 風區之半，及介電層D7之未涵蓋區蓋住。光阻抗蝕區568 位於；丨電層D9之中央區。介電層〇9之一半邊緣保持未被蓋 30 1267948 住0 _ L 概之結果。層堆457G為金字塔形 、M舞’有相同高度錢度之錢。為考慮此步進安排，容易 自上方與電極S1-S9接觸。因步進安排，在彼此齊平之 si至S9之邊緣亦無對介電層D1_D95丨直接侧穿過 500之介電強度因此極高。 电谷™ 第8圖顯不-包括九個電極之電容器排列_。但電容器 _係對稱圖案化，故僅可能與電極S卜S3，S5，S7及S9^ 觸，即與相p晶電極接觸於左侧之步進上。對比之下，僅能與 電谷态排列600右側之電極S2，S4，弘及％接觸。製造電容 器排列600之步進法與電容器5〇〇之製造法相似。 如作業在焦點深度限制内，一極大層堆疊不同步進上之 抗蝕劑之曝光已無問題。例如焦點深度為lum。 另一範例實施例中，電容器排列之下方電極位於與二金 屬層中之下方金屬層之上方，電容器安排於二金屬層之間。 +在另-貫施例巾’電容||排列之下方電極已在開始前以 化紋方式及隨後之拋光，在金屬化層中形成。電容器排列之 另一電極利用已說明之方法製造。 在另一貫施例中，電容器排列之下方電極經較此電極為 低位準之至少一金屬化層連接。 第9圖顯示電容器排列700，其包括半導體基板上之四個 金屬化層Me 1-Me4。每一金屬化層Me 包括複數個鋁 合金及少量2%銅製之互聯。但第9圖僅說明電容器排列7〇〇 之金屬化層Me l-e 4之互聯。半導基板中連接主動組件之互 31 1267948 聯未示出。 金屬化層Me 1-Me 4彼此間由二氧化矽構成之中間層 ILD3-ILD3成電絕緣。例如金屬化層偷& 4每一厚度為 500um。相鄰金屬化Me l-e4間之距離為8〇〇um。 目刖為止，利用傳統之層沉積，潑濺方法及圖案化法製 造電谷态排列700，故此方法未予詳細說明。下方電極71〇位 於金屬化層Me 1。金屬化層714位於電極710與部分電級712 之間。部分電極712為45nm厚之氮化矽層。在範例實施例中， 電谷裔排列7〇〇之電極有一矩形基本區，其縱向長度為乙。部 分電極712之長度L約為15〇um。 下方電極710及介電層714突出部分電極712。在部分電 極712之圖案化期間，介電層714作為一蝕刻停止並予輕蝕 刻，思即第9圖之說明稍為誇大。下方電極71〇延伸較右側超 過左侧上之部分電極712。導致接觸部分通路丨之連接表面之 形成，該通路1位於金屬化層Me2及電極71〇之間。接觸部分 通路1為接觸部分-行之一部分，位於金屬平面Me2及基電極 710之間。 ^部分電極72()，其經接觸部分通路2及通路3連接至部分 電極712 ’亦位於金屬化層Me2中。接觸部分通路2，3構成 口P刀電極712及720間之通路之二行。部分電極712及72〇構成 電谷器排列700之中央電極。 部分_720，與部分電極72〇以介電質724分開，其位 於中間層IDL2中與部分電極72G相鄰。部分電極722包括由 45nm厚之氮化鈦層組成。介電724》含45_厚之氮化梦層組 32 1267948 成。部分電極722之長度亦為L。部分電極72〇及介電724在左 側及右侧突出穿過部分電極722。介電似在生產部分電極 722時亦作為侧停止，故僅受少許攻擊。此等錯施不致在 電極722之敏感邊緣區損壞介電724。 部分電極720穿過部分電極722 一較大程度於左側及右 側，俾為接觸通路4形成一連接表面，通路延伸於部分電極 722與金屬化層Me 3中之互聯728之間。接觸部分通路#亦為 互聯728與部分電極72_之接_分之—行之一部分。 此外，部分電極730，其與部分電極722構成電容器排列 700之第二中央電極，其位於金屬化層Me 3中。部分電極 722，730由二行通路彼此連接，該二接觸通路5，6如第9圖 所示。部分電極730與互聯728以中間層IDL3，即空間731彼 此分隔。包括部分電極722及730之上中央電極由二行位於互 在其上之通路電連接至下方電極71〇。上方一行自部分電極 730導至互聯719。第9圖說明屬於此接觸部分之一行之通路 7。該接觸通路屬於下方一行。 最後’電谷為排列700亦包括上方電極732，其與部分電 極730以介電734分隔。部分電極732同理含45nm之氮化鈦。 介電734包含45nm厚之氮化矽。上方電極732圖案化期間，介 電734作為蝕刻停止及僅蝕刻少許，第9圖之說明稍為跨大。 部分電極730於左侧及右側與介電734穿出上方電極732。部 分電極730在左侧穿出上方電極732較右側為多，導致為該行 接觸通路之連接選擇，接觸通路5亦屬於該行。 上方電極732亦有一長度L，中間層ILD3，ILD2，ILD1 33 1267948 中之電極732，722，712彼此齊平，'如虛線736，738有一同 輪靡。 上方電極732經二行接觸通路連接至位於金屬層Me4中 之互聯740。第9圖說明屬於此二行之接觸通路8，9。一行通 路自互聯740之右侧延伸至互聯728，即接觸通路1〇。因此， 上方電極732導電連接至下中央電極，即電容器排列之7〇〇之 部分電極712，720。 互聯740之左部分及部分電極73〇之左部分用以連接電 容器排列，俾總電容Ctot在此部分間構成。 此外，第9圖說明電路略圖750，顯示其中電容器排列7qq 之電容Cl，C2及連接之方法。電容C1由下方電極71〇與部分 電極712構成。電容C2由部分電極720部分電極722構成。電 容C3由部分電極730與上方電極732構成。電極a_c3以彼此 並聯，此係由電容器排列7〇〇中之網結構成。 另一範例實施例中，電容器排列7〇〇僅包括：MIM電容 器，俾金屬化層Mel-Me3包括於電容器排列中。此時，每單 位面積電谷未達三倍，僅為二倍，如電路略圖75〇中之虛線 752所示。因為電容器排列僅含二電容器Cl，C2。 另一範例實施例中，電容器排列延伸超過四個金屬化平 面。此情形下，其可使每單位面積電容四倍，五倍等。例如， 金屬化層Me4可與金屬化層Me2相同方式圖案化。在金屬化 層Me4之上有一金屬化層Me5，其與金屬化層Me3相同方式 圖案化。與下方電極710，第二中央電極及第四中央電極連 接之接觸通路1，7位於電容器排列700左侧一個在另一個之 34 1267948 上。第一中央電極中央電極及蓋電極經接觸通路4,雌此 連接，該通路位於電容器排列之右側。 結果，電容器排列中電極之圖案再發生，意即掩罩之相 同部分可供微影之用。制是巾間層111}1__中所有之電 極712，722，732可用同一布局產生。 第10圖顯示一電容器排列8〇〇，其延伸超過三個金屬化 層802，804，806。金屬化層802位於中間層81〇上，其由二 氧化石夕組成。中間層8〇2亦含二氧切，位於金屬化層謝與 804之間。二氧化矽組成之中間層814位於金屬化層8〇4與800 之間。自下方電極820開始，處理自基板更遠之電極，電容 器排800包含以下順序： 一電極822; 一電極824 ; 一部分電極826 ; 一部分電極828 ; 一電極830; 一電極832 ; 上方電極834。 下方電極820及部分電極828分別位於金屬化層802及 804之中’在範例實施例中，由銘合金組成並含少之銅或 矽。範例實施例中，金屬化層802-806為500nm厚。相鄰金屬 化層間距離為45麵。 介電840至852以此順序位於電極820-834之間。介電854 位於上方電極824之上。介電840-854由氮化矽組成，在範例 35 1267948 貝把例中之厚度為45nm。介電846位於部分電極826之上。 下方電極820，電極824，電極830及上方電極834，即電 容器排列800之每一第二電極自下方電極820開始，由四個接 觸通路1M4及經金屬層806中之金屬層8〇4及互聯862彼此連 接於左侧。右側之接觸通路15-17及金屬層804中之互聯864 將電極822，含部分電極826，828及832之電極電連接一起， 即電容器排列之與下方電極820相鄰之每一第二電極自電極 822開始。接觸通路ιι_17為接觸部分一行之一部分，其在每 一案例中延伸進入及伸出圖之平面。 電極822，介電842，電極824，介電844，部分電極826 及部分電極846構成層堆疊870。層堆疊870之各層連續沉積 並一二微影方法圖案化。電極824及介電844予以圖案化，部 分電極826及介電846以第一微影法預圖案化。電極824及介 電842由第二微影法圖案化。此外，部分電極826及介電 以第一微影法圖案化。第三微影法需要用以圖案化電極 及介電848。 之後，中間層812產生及予以平面化。其次，接觸通路 11，12及15及接觸通路18-19之洞加以蝕刻及填充。接觸通路 18，19導至部分電極826及構成二平行之接觸通路之一部分。 之後，一鋁層及一介電層848加在中間層812上。介電848 沉積之後’包括電極830，介電850，電極832，介電852，上 方電極834及介電854之各層堆璺872予是產生。層堆疊π]利 用與層堆疊870同一方法圖案化。另一微影方法需要用來圖 案化828及介電848。 36 1267948 之後’巾間層814之材料加以沉積。平面化步驟後，接 觸通路13 ’ 14 ’ 16及17及二接騎路2〇，21之_洞產生。 完成之電容ϋ排卿〇中，接觸通路2G，21位於互聯862與上 方電極854之間。接騎路2()，21亦構叙·2與上方電極 854間之接觸通路二行之一部分。 電路略圖880顯示電路800之電容C1-C6之連接。每單位 面積電容由電容C1_C6之安排增加六倍。在電容器排列_ 中，部分電極826及部分電極834及層堆疊87〇及872之上方電 極'為齊平，如虛線882884及所示。 田在另一範例實施例中，電極824及介電8私未出現於層堆 = 870中，即括號881神。電極83〇及介電85〇亦未包括在層堆 ®872中，即括號881b。接觸通路12及14已消除。互聯860電 ，接至邛分電極828。部分電極828之右侧設計為其本身之互 聯並連接至接觸通路部分15，17。接觸通路部分15用以連 接延伸至右侧之電極824。 在另一範例實施例中，利用銅金屬化層而非鋁製金屬化 層於電容麯_〇及_巾。關巾，彻微方法，其以 ，學機械拋光步驟結束，用財產金屬化層。如使用銅時， 氮化鈦以氮化组取代。 在另一範例貫施例利用鋁或銅電極時，利用TiN或了必 塾片於電極與介電之間作為調解以降低粗韃度或增加黏接。 。兒明之電容排列存於設計圖書舘中作為晶片設計師之 標準組件。因此，設計人可選擇單MIM電容器，雙極電容器， 二極電容H，或選擇延伸複數個金屬化層之電容器排列之 37 1267948 間，及包括複數個單MIM，雙MIM ,或三MIM或此等電容器 之組合。 參考第9圖及第10圖說明之製造電容器排列之方法 致： 金屬化BEOL(線之背端）中之]νπΜ電容器之多種統合， 如適當時，使用部分掩罩以圖案化所有]^1]^電容器， 可達到多倍增加每單位面積電容之標準ΜΙΜ，容器。 建義之排列可用以生產咼品質及高線性之電容。 “特別疋，電谷裔排列7⑻及800中，已採取措施以避免介 電邊緣之損壞，如利用投影及/或組合乾侧及濕飿刻或濕清 除。 亦生產電容器排列700或800組，其中某些接觸部分已省 略以降低總電容。例如，電容器8〇〇中，接觸部分！R省略， 俾電容Cla不再對總電容c有關。 第11A圖顯示積體電容器排列11〇〇，其包括一半導體晶 片，如矽晶圓（未示出）。多個電子組件如電晶體位於半導體 晶圓中或其上。 主動電子組件產生後，如適當，各層沉積之後，施加介 電層ILD，在範例實施例中其位於二金屬化層之間。二金數 化層之上層以氮化鈦層11〇2形成，其係加在介電層ILD上。 在此例中，氮化鈦層1102厚度D1g45nm。 作為介電層之氮化矽層1104之厚度D2g1〇〇nm加在氮 化鈦層1102上。之後另一層氮化鈦層11〇6其厚度〇3為45· 加在氮化矽層1104上。 38 1267948 上方氮化鈦層1106產生後，光阻抗蝕劑層η ι〇加上。之 後光阻抗钱劑層1110由掩罩曝光。曝光步驟後，光阻抗餘劑 層1110顯影，以構成光組抗钱劑區m2。 如第11Β圖所說明，實施電漿蝕刻法將氮化鈦層11〇6圖 案化。電谷器排列之盍電極1 1 20在光阻抗钱劑層區1 1 12之下 方產生。蓋電極1120之厚度為等於D3，即45臟。對比之下， 氮化鈦層在未被光組抗姓劑區蓋住之區1112完全被移除。僅 有氮化鈦層1106之渣滓1122及1124於Β區未被光阻抗蝕劑蓋 住。渣滓1122，1124之厚度僅為1腿或2麵。 電漿餘刻期間，氮化鈦層1106以時間控制姓刻，使介電 層1104之厚度不變。由乾蝕刻自介電層1104移除之材料僅為 小於lnm。目的為乾蝕刻氮化鈦層11〇6而不致過度蝕刻或以〇 秒蝕刻。意即僅氮化鈦層11〇6之材料自介電層11〇4移除。因 此當計算蝕刻時間時，必須是氮化鈦層1106之最薄處為準。 貝施乾姓刻步驟後，光組抗I虫層1110之餘留潰滓再度清 除。特別是光阻抗蝕劑區1112已被清除。 之後’如第11C圖說明，實施濕清洗步驟以清除渣滓i 122 及1124。濕清洗對氮化矽層1104之氮化矽為高度選擇性，俾 氮化矽層1104之厚度僅少許減少至厚度D2。 使用之濕化學餘刻液為35%強度之過氧化氫液體及μ% 強度之氨溶液體之混合物。過氧化氫溶賴氨溶液之容積比 為20:1。濕化學蝕刻以室溫實施。 此型之氮化鈦蝕刻對氮化矽為高度選擇性。濕化學清洗 期間’電極112〇之邊雜刻少許，但如電極n2G前已圖案化 39 1267948 為較其需要稍大時不構成破壞。 、如第11D圖說明，光阻宄韻叢113〇根據預定之掩罩加以 ’儿積’曝歧歸彡，光阻抗纟靖區⑽氮切層刪之部分 隨上方形成，該11未被蓋雜⑽所蓋住及在蓋電極112〇 之上方。在隨後之乾烟綠巾，氮切層1104及其下之氮 1102根據光阻祕_1132加關案化。因娜成底部電極 1134 ’其與介電層11G4之其餘介電及蓋電極⑽制構成電 容器排列1136。同時，用以連接主動組件之互聯在氮化欽層 1102中產生。 一光阻抗蝕層1130之渣滓移除後，含二氧化矽，厚度為數 百耄微米之介電層11〇加在電容排列1136上。介電層114〇平 面化及構成次一金屬化層之介電，即，一遠離半導體基板之 金屬化層，較自氮化鈦層1102產生之金屬化層為遠。 之後，接觸部分洞1142，及1144通路以微影法形成。另 一接觸通路1142，實施蝕刻穿過介電層114〇及11〇4至底部電 極1134，至於接觸通路1144，實施蝕刻穿過介電層114〇至蓋 電極1120 〇 接觸通路1142及1144於是以導電材料如鎢填充，如適當 可引進中間層。接觸通路1142之右側自蓋電極1120之左邊緣 距離為400nm。 在另一實施例中，使用介電雙層或多層而非介電層 1104。導電材料之雙層或多層亦可使用以取代氮化鈥層 1102，11〇6。已說明之方法中，含導電層之上層堆疊與包含 介電層之層堆疊間之邊界保持相同如第11A-11D圖所說明。 40 1267948 在另一範例實施例中，接觸部分不穿過介電層11〇4，例 如，底部電極如位於金屬化層中及自下方連接。雖然如此， 電谷為之介電及底部電極穿過蓋電極，以避免在介電層圖案 化期間傷害介電，及蓋電極之敏感邊緣區受到傷害出之 介電未受上述方法大幅蝴，肋生產蓋電極之層剩餘渣津 亦不存留在介電上。制是，電極邊緣蓋t極由刻綠 被圖案化之區已無渣滓。 在另一範例實施例中，僅與電容器之一樺侧上之下方電 極接觸。—通路穿過介電作成闕之-側另-侧上介電及 ===;路。結果，在敏感電極之邊緣對 第所說明之方法可用於具有複數個介電層於 :列：::屬容:^^ 中說=:=上適於其它特性。範例_ 41 1267948 【圖式簡單說明】 第1圖顯示有三電極之電容器排列製造中之中間級。 第2圖顯示有三電極之電容器排列製造時之另一中間 級。 第3圖顯示為有三電極之電容器。 第4A-4C圖顯示有三電極之電容器。 第5A-5C圖顯示製造有不同厚度之三電極之電容器排 列之第二微影方法之中間級。 第6A-6C圖顯示不同電容器排列所需之表面積之比較。 第7A-7D圖顯示有九個電極之電容器排列製造中之製 造級。 第8圖顯示有九個電極之電容器排列。 第9圖顯示一電容器排列，其延伸過四個金屬化層及有 三個單MIM電容器。 第10圖顯示一電容器排列，其延伸過三個今屬化層及有 二個三MIM電容器。 第11A圖顯示一電容器排列之製造中之製造級。 第11B圖顯示在電極層上乾蝕刻後之電容排列。 第11C圖顯示在濕化學清除步驟以移除電極層之渣滓後 之電容器排列。 第11D圖顯示另一電容器排列之製造級。 42 1267948 【主要元件符號說明】 10、110、210、220、310、500、600、700、800、1136 電 容器排列 12、23、23a、112a、123b、140、312 介電層 14基電極層 16基介電層 14a、214a、314a、316a、402、412 基電極 18中央電極層 20、22、120a蓋介電質 18a、118a、218a、414、424 中央電極 22a、122b、222b、322b、404、416、426-430、1120蓋電極 24、24a、313、502、520、550、570、870、872 層堆曼 26、50、350、352-358、530、560、1130、1110 光阻抗兹 劑層 53-58、506、508、532-538、562-568、1132、1112 光阻抗 蝕劑區 60邊緣區 114a、150-154、250、252、314b 互聯 116a、B、B1 區 130、132、736、738 虛線 142、144、242、244 金屬化層 160-190、230-238 通路導孔 C1、C2、C10、C20、410、420 電容器 192、260、750、880 電路略圖 I、II部分平面 A距離 314、318、322、322a 氮化鈦層 316、320、1104 氮化矽層 43 1267948 316b、5(U、D1-D9、724、714、734、840-854、1140 介電 質 362_；366凹隙 400參考電容器 S1-S9、822、824、830、832 電極 504 光阻抗姓劑 ILD1-ILD3 中間層 710、820下方電極 Vial-VialO、Vial8-Via21 718、728、740、860_862、 720、722、730部分電極 732、834上方電極 C1-C3、Cla_C6a 電容 802-806 金屬化層 881a、881b 括號 ILD介電層 D1-D3厚度 1134底部電極

Mel-Me4金屬化層 L長度 712、82ό、828部分電極 接觸部分 864 互聯 731 空間 Ctot 總電容 752、882、884 虛線 810-814 中間層 1100 電路排列 1102、1106氮化鈦層 1122、1124 渣滓 1142、1144通路接觸洞 44

Claims (1)

1267948 十、申請專利範圍： 1. 一種製造積體電容器排列(110)之方法， 方法中實施下列步驟： 產生一層堆疊(124b)，其依序包括： 一基電極層（14)， 一基介電層（16)， 至少一中央電極層（18)， 一蓋介電層(20)，及 一蓋電極層(22)， 利用第一微影方法圖案化蓋電極層(22)及中央電極層 (18)，及 利用第二微影方法圖案化蓋電極層(22a)及基電極層 (14) 〇 •士申明專利範圍第1項之方法，其中含至少二中央電極層 ()之堆宜產生於基電極層(S1)及蓋電極層（S9)之 =ϋ央介電層㈣位於二相鄰中央電極層⑻，明 =生在中央電㈣㈣產錢及_+央電極·3)產生前 間，至少安排在蓋電極層(半方法期 電極層(s 1)間央電極層(S6)與基 圖案化， $極層(S5)與中央電極層(S6)、 45 1267948 其中在第二微影方法期間，蓋電極層(S9)及安排在蓋電 極層(S9)與中央電極層(S6)間之電極層(S8)被圖案化，及 其中在第二微影方法期間，基電極層(S1)及安排在基電 極層(s 1)及中央電極層(S6)間之至少一電極層(S2)被圖案 化。 4·如申請專利範圍第3項之方法，其中不相鄰電極層(S3， S6)被圖案化之第三微影方法至少實施—:欠，而不包括位於 電極層(S3，S6)間之電極層(S4，S5)，已在第三微影方法 中圖案化之該電極層在第三微影方法中圖案化。 5·如申请專概圍第丨項之方法，其巾在第_微影方法期 間’至少射非在蓋電極層⑽與中央電極層㈣間之一至少 一電極層(S8)與蓋電極層(S9)一起圖案化， 。其中在第-微影方法期間，安排在中央電極層(S6)與基 電極層(S1)間之至少一電極層(S5)與中央電極層(S6)-起 圖案化， /、中在第一祕影方法期間，蓋電極層及安 極層⑽與中央電極層⑽間之_層(峨圖案化，及 其中在第二微影方法期間，基電極層(S1)及安排在基電 極層(S1)及中央電極層⑽間之至少一電極層(S2)被圖案 化0 士申明專利範圍第5項之方法，其中不相鄰電極層⑻， 被圖案化之第三微影方法至少實施_次，而不包括位於 =極層(S3，S6)間之電極娜，S5)，已在第三微影方法 中圖案化之該電極層在第三微影方法巾圖案化。 46 1267948 卿1至第6項任—項之枝，其中，告實 中韻刻，月/十入 下 /、在上次微影方法 施，及/1^ _錄峨哮献學物理方式實 及/或貫鈿一端點偵测以貞 據至少一光譜線評估之端點2；朗之純，特別是，根 Γ至Γ_專 =Γ2：Τ之料，封—方法實施 物理細刻，及其中此電罐，取其 _極(16 ’22)之渣滓由濕化學方式顧刻。 9t申請專利範圍第1項至第6項任-項之方法，其中至少 太方法只施在至少一電極(16，22)，該電極在此微影 /已侧’由化學或化學物理方法侧，及其中此電 極G6 ’ 22)之其餘部分或此電極㈤，22)之渣滓由濕化學方 式钮刻。 讥如申請專利範圍第i至第6項任一項之方法，其中在電極 層附近並已在上次微影方法巾圖案化之介電層(D1)之至少 一:分蝕刻區或介電層(D1-D9)之全部部分蝕刻區，在至少 一隨後微影方法巾以抗㈣蓋住，及/或其巾在—微影方法 中圖案化之電極層邊緣區，位於此微影方法中蝕刻之介電 層(D1-D9)之附近，該電極層邊緣區在隨後之微影方法中被 移除。 il·如申睛專利範圍第1至第6項任一項之方法，其中該充分 圖案化之層堆疊(124b)設計為無電極(114a，118a，122b)， 1267948 該電極與堆疊方向齊平。 12.如申請專利範圍第1至第6項任-項之方法，其中每一第 二電極之電極連接雜在堆疊之—側，且 電極連接安排在堆疊之另—側。 -他電極之 13.如申請利範圍第！至第6項任一項之方法，其中該電極層 (U4a ’ 118a ’ mb)以蝴厚度製造，或其巾—電極層 (322) ’其較其他電極層(314)較早圖案化，該電極層之設計 較另-電極層(314)為厚，較厚雜(322)較佳為蓋電極層。 14·如申請專利範圍第1至第6項任一項之方法，其中一電極 之連接排列在一電極之至少一側，至少二側，至少三侧或 至少四側。 15·如申請專利範圍第1至第6項任一項之方法，其中一電極 層圖案化後構成複數個部分電極(426-430)，該部分電極 (426-430)可能被連接以便增加電容器排列(420)之電容， 及/或其中至少一電極層，較佳為所有電極層或半數以上 之電極層，設計為較l〇〇nm或60nm薄。 16·—種積體電容器排列(500)，特別是具有利用申請專利範 圍第1_12項中一項之方法製造之電容排列(500)特性之電容 器排列，其依序包括： 一基電極(S1)， 一基介電質(D1)， 至少二中央電極(S2，S3)， 一蓋介電(D8)，及 一蓋電極(S9)。 48 1267948 17·如申請專利範圍第16項之電容器排列(5〇〇)，其中，二以 上之中央電極(S2_S8)，三以上之中央電極(S2_S8)，或五個 以上之中央電極(SLS8)安排在基電極(S1)與蓋電極(S9)之 間， 及/或其中至少-電極，較佳為半數以上之電極，較 lOOnm 或 60nm 薄。 18·—種積體電路排列，包括一電容器排列(7〇〇，8〇〇”其 具有至少二個金屬化層（Mel_Me4)，該層由中間層 (ILD14LD3)彼此分隔，及包括互聯(718，728)供連接電子 組件， 具有導電接點部分(通路1-通路1〇)，位於與金屬化層 (Mel-Me4)成橫向位置， 具有一電容器排列(700)，包括電極(71〇，712，732)，其 經接觸部分(通路1·稱1G)連接㈣成二交_電容器極 板，電容器排列(700)之電極(710，712)安排在至少二中間 層(ILD1-ILD3)中。 曰 19.如申請專利範圍第18項之積體電路排列，其中電容器排 列(700)之至少一電極(71〇)及一部分電極(72〇)位於一金屬 化層(Mel，Me2)， 及/或其中電容器(7⑻)之至少一電極包括一部分電極 (720)位於金屬層(Me2)中，及一部分電極(712)位於中間層 (ILD1)中， 曰 二部分電極(720，712)經至少一接觸部分(通路2_3)或複 數個接觸部分彼此連接。 49 1267948 20·如申請專利範圍第19項之積體電路排列，其中電容器排 列（700)之電極(712，722，732)安排於至少三中間層 (ILD1 _ILD3)或三以上之中間層(ild 1-ILD3)中。 21·如申請專利範圍第18項之積體電路排列，其中電容器排 列（700)之電極（712，722，732)安排於至少三中間層 (ILDHLD3)或三以上之中間層(ILD1-ILD3)中。 22·如申清專利範圍第18項至第21項任一項之積體電路排 列，其包括至少一電極(722)安排在中間層(ILD2)，及具有 與安排於另一中間層(ILD3)中之另一電極(732)相同之輪 廓。 23·如申請專利範圍第22項之積體電路排列，其中具有相同 輪廟於邊緣之電極(722，732)安排成齊平(736，738)，較佳 沿全邊緣，與支撐電容器排列(700)之基板表面垂直。 •士申哨專利範圍弟18項至第21項任一項之積體電路排 列，其中電容器排列之至少二電極(822，824)或至少三電 極(822_826)安排在二金屬化層(802，804)之間。 25·如申請專利範圍第18項至第21項任一項之積體電路排 歹J其中在電容器排列(如〇)中之至少三連續電極(822_826) 係利用數個微影方法圖案化，其數目小於連續電極 (822-826)之數目。 26·如申請專利範圍第18項至第21項任一項之積體電路排 列’其中之每—電極係以複數個接觸部分(通路H0)連接， 及/或其中位於中間層(ILD1_ILD3)之至少-部分電極(722) 接觸表面構成該部分電極基本表面積之30%或50%以 50 1267948 上， 及/或其中肋連接至少-非部分電極之另—電極之接觸 表面之尺寸與部分電極之接觸表面相同。 A如申請專利翻第18項至第21項任_項之積體電路排 歹Ί，其中该金屬化層(Mel-Me4)之金屬部分由銅，鋁，及 含至少90%銅之銅合金及含少9〇%鋁之鋁合金組成， 及/或其中之金屬化層(Mel-Me4)之厚度大於1〇〇nm，或 大於150nm， 及/或其中之接觸係與金屬化層(Mel _Me4)表面上之金屬 部分達成，該表面彼此背離， 及/或其中中間層(ILD1-ILD3)中之電極由金屬或金屬合 金組成，或包含金屬或金屬合金，特別是金屬氮化物，二 佳為氮化鈦或氮化鈕， 及/或其中中間層(ILD1-ILD3)之至少一電極之厚度為小 於100nm，或小於6〇nm， 及/或其中之接觸係與中間層(ILD 1-ILD3)中之電極之僅 一表面上達成， 及/或其中之中間層瓜⑴也仍)由氧化物組成或包含氧 化物，4寸別是二氧化矽，或含氮化物或由氮化物組成，特 別是氮化石夕。 ' 28.一種電容器排列(700)， 具有至少二積體電容器排列(700)，除其供限定接觸部分 (通路1-10)之位置之幾何設計外， 根據相同之幾何設計產生， 51 1267948 二電容器排列(700)之至少其中 利範圍—項之電容ϋ排列()， U上申請專 及供連接—電極⑽)之接 於一電容器姻⑽)中，而未出現於另一電0出現 俾在另-電容器中之至少_電極未連接。° ， =，第28項之電容器排列_ 電極(710)與一電容器排列（700) =同-位置’如未連接之電極與另―電容器排列之位置一 3〇·-種製造積體電容器(lm)之方法，包含以下步驟： 產生一介電層（1104); 介電層(11G4)產生後，產生一電極層⑽6)， 利用化學或化學-物理乾侧法圖案化該電極層⑽〇, 、以濕化學法自介電層⑽4)移除電極層⑽6)之渣滓，或 以濕化學法自介電層(11 〇4)移除電極層(11 〇6)之區，該區曾 在乾蝕刻方法中變薄。 曰 3/.如申請專利範圍第3_之方法，其中該濕化學移除之實 施對介電層（1104)為選擇性，較佳為選擇性大於4:1或1〇:1。 32.如申請專利範圍第31項之方法，其中該電極層（i106)以 時間控制蝕刻， 及/或其中該電極層（11〇6)包含一金屬氮化物，或由金屬氮 化物組成’特別是氮化鈦或氮化鶬或氮化麵， 及/或其中該電極層(1106)較1 OOnm為薄或較60麵為薄。 33·如申請專利範圍第30項之方法，其中該電極層（11〇6)以 52 1267948 時間控制蝕刻， 及/或其中該電極層⑽6)包含—金屬氮化物，或由金屬氮 化物組成’制錢減或IUb鎢或氮化!旦， 及/或其中該電極層(11〇6)較1〇〇麵為薄或較⑹麵為薄。 34·如申請專利範圍第3〇項至第33項任一項之方法，其中該 電極層(11〇6)由氮化鈦域，或含氮化鈦， 其中之鹼性水溶，液較佳含氧化劑，特別是過氧化氫， 及/或含氨水及/或胺，係用以供濕化學移除， 其中之酸，特別是硝酸溶液或氫氟酸溶液，係用以作濕 化學移除。 35·如申請專利範圍第30項至第33項任一項之方法，其中之 介電層（1104)包含氮化矽或二氧化矽，或由 氮化矽或由二氧化矽組成， 及/或其中電極層（1104)之厚度(D2)為小於100麵或小於 50nm ’但較佳大於30nm。 36·如申請專利範圍第30項至第33項任一項之方法，其中之 介電層（1104)在濕化學移除後圖案化，特別是在濕化學移 除與介電層（1104)之圖案化之間無其他層產生於電極層 (1106)上， 曰 及/或其中該介電層（11〇4)利用化學或化學_物理乾蝕刻 方法予以姓刻， 及/或其中該介電層（1104)自電極層（1106)—距離(B1)予 以圖案化，該距離大於5nm，或大於50nm，或大於1〇〇11111。 37·如申請專利範圍第30項至第33項任一項之方法，其中該 53 1267948 電極層(11G6)制乾_方法予 間小卿，或小於3秒，較佳:度侧，過酬時 η中自電極層⑽6)在濕化學移除期間產生之電極 L 刻，由掩罩設計之增加之設計尺寸而補 见如申請專卿_剩挪任1(2法，增 方法係用以製造-電路排列，在其標準使用條件下，其壽 命至少為7年或至少10年。 39.-種積體電容器排列(1134)，特別是以上述申請專利範 圍中一項之方法製造之電容器排(1134)， 具有-介電層(1104)，及有-電極⑽2)與介電層(11〇4) 相鄰，介電層（1104)在未被電極(112〇)蓋住之至少一部分 (B1)之厚度與被電極層（1120)蓋住之一區之介電層厚度 偏移少於5nm或小於lnm， 介電層（1104)在未被電極層（i12〇)蓋住之區無電極層 (11〇6)之渣滓，其已被圖案化以製造該電極(112〇)。 40·如申請專利範圍第39項之電容器排列(1134)，其中接近 電極之部分(B1)之邊界之距離至少為3nm，或至少i〇nm遠 離電極(1120)， 及/或其中遠離電極之部分(B1)之邊界之距離至少為3nm， 或至少l〇nm，或至少20nm，較接近電極之部分(B1)之邊界 更遠離電極， 及/或其中介電層在部分(B1)之厚度至多以3nm或至多以 2nm或至多以inm變化。 54 1267948 41,如申請專利範圍第39或40項之電容器排列，其中該介電 層（1104)具有至少接觸部分(1142)或複數個穿過之接觸部 分0 55 1267948 七、指定代表圖·· (一) 本案指定代表圖為：第（3 )圖。 (二) 本代表圖之元件符號簡單說明： 110 電容器排列 114a互聯 118a中央電極 122b 蓋電極 140介電層 150-154 互聯 C1、C2 電容器 112a介電層 116¾ 區 120a蓋介電質 123b介電層 142、144金屬化層 160-190 通路導孔 192 電路略圖 八、本案若有化學式時，請揭示最能顯示發明特徵的 化學式：