JP2003282727A - 容量性構造を含む電子マイクロコンポーネント、及びその製造方法 - Google Patents

容量性構造を含む電子マイクロコンポーネント、及びその製造方法

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Abstract

(57)【要約】 【課題】 作製が容易でかつ通常の値より特に高い単位
面積当たりのキャパシタンスを有する電子マイクロコン
ポーネントの最終的な可視金属化レベルの上に形成され
得る容量性構造を提供することである。 【解決手段】 本発明の電子マイクロコンポーネント
は、基板から作製されかつ基板内に形成された最終の可
視金属化レベルの頂部上に形成される容量性構造が組み
込まれた電子マイクロコンポーネントであって、前記容
量性構造は２つの電極を有し、一方の電極は中央主要部
に対して互いにずれた重なりフィンのアレイを備える一
方、他方の電極は２つのフィンのアレイを備え、そのア
レイの各々のフィンは第１の電極のフィンと交互配置さ
れかつ共通壁によって結合され、２つの共通壁は第１の
電極の上方で互いに結合されていることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、マイクロエレクト
ロニクスの技術分野に関するものである。より詳細に
は、マイクロキャパシタを形成する一又は二以上の容量
性構造を組み込んだ電子マイクロコンポーネントに関す
るものである。このコンポーネントは例えば、特に、無
線周波数用途で用いてもよく、特にデカップリングキャ
パシタとして使用してもよい。本発明はより正確には、
特に“キャパタンス”すなわち、単位面積あたりのキャ
パタンスを顕著に増大する目的で、また、過大な製造コ
ストの増大なしにそれを実現するキャパシタに関するも
のである。
【０００２】
【従来の技術及び発明が解決しようとする課題】半導体
基板上でのマイクロキャパシタ又は容量性構造の作製
は、多くの開発において主要な課題になっている。
【０００３】種々の技術がすでに陽の目を見ており、特
にそれらによって、絶縁体あるいは誘電体の層で分離さ
れた２つの金属層で形成された２つの電極から成る容量
性構造を製造することが可能となっている。このタイプ
のキャパシタは通常、ＭＩＭ（金属−絶縁体−金属）構
造と称されている。本発明はこのタイプのキャパシタに
関するものである。
【０００４】現にある方策のうち、仏国特許第2 801 42
5号に開示された発明は、２つの電極が平坦金属層で形
成されたマイクロキャパシタに関するものである。この
場合には、キャパシタのキャパシタンス値は本質的に使
用される誘電体の種類と２つの金属電極の対面する面積
に依存する。言い替えると、“キャパシタンス”又は単
位面積当たりのキャパシタンスは主として、絶縁層の層
厚とその比誘電率とによって決定される。絶縁破壊現象
あるいはトンネル効果が生ずる危険を伴いつつ、キャパ
シタンスを増大するためには、特に絶縁体材料を選択す
るか又は電極間の距離を減少するかのいずれかが必要で
ある。言い替えると、この文献に記載された構造で作製
されたキャパシタはキャパシタンスによって制限され
る。
【０００５】出願人は、本発明の出願日に発行されてい
ない仏国特許出願第02/01618号明細書において、電子コ
ンポーネントの金属化のレベル上に形成された新規のキ
ャパシタ構造を開示する。この容量性構造の各電極は、
基板の基底面に直交する複数の金属フィンを備える。
【０００６】他の容量性構造が米国特許第5 834 357号
明細書に開示されている。この種の構造は、通常、二酸
化ルテニウム（ＲｕＯ２）から成る複数の導電フィンを
備え、これらは互いに最上部に積層され、異なる金属例
えば、ルテニウム（Ｒｕ）から成る領域で分離されてい
る。さらに詳細には、ＲｕＯ２層とＲｕ層の交互の積み
重ね（スタック）が生成され、次いで、中央主要部のま
わりにだけ後者を保持するためにＲｕ層をエッチングす
る。従って、この種の容量性構造は、製造方法によっ
て、電極が、異なる材料層を電気的な意味合い及び複雑
さに結びつけるという欠点を有する。
【０００７】従って、本発明の目的の一つは、作製が容
易でかつ通常の値より特に高い単位面積当たりのキャパ
シタンスを有する電子マイクロコンポーネントの金属化
（メタライゼーション）の最終的な可視（visible）レ
ベルの上に形成され得る容量性構造を作製することであ
る。
【０００８】
【課題を解決するための手段】従って、本発明は、半導
体基板上に形成されかつ基板の金属化の最終可視レベル
の頂部上に形成された容量性構造を組み込む電子マイク
ロコンポーネントに関するものである。この容量性構造
は本発明に対応して以下のような２つの電極を有する： −一方の電極は、基板面に平行でかつ中央トランクに対
して互いにずれている（オフセットがかかっている）重
なりあった複数のフィンのアレイを備え、 −他方の電極は、フィンの２つのアレイを備え、このア
レイのそれぞれのフィンは第１の電極のフィンと交互に
配置すると共に共通壁によって結合され、２つの共通壁
はそれ自体第１の電極の上方で結合する。
【０００９】言い替えると、第１の電極はツリー構造を
形成し、そのツリー構造の主要部は各フィンの重なり部
分が重畳することによって形成される。第２の電極は第
１の電極に重なり、第１の電極のフィンに交互配置され
る複数のフィンを形成し、これらフィンは中央主要部の
両側に配置する。従って、各電極の対面面積は非常に高
い。
【００１０】基板上を占有する同じ面積では、この対面
面積は、各電極のフィンの数を増加することによって増
大し、それによってキャパシタンスを増大することが可
能となる。
【００１１】実際、電極は、強誘電体及び焦電気物質の
酸化物の群から好都合に選択された材料から誘電体層で
分離されている。これらの強誘電体酸化物の中には、以
下のものが公知である：二酸化ハフニウム、五酸化タン
タル、二酸化ジルコニウム、酸化ランタン、三酸化二イ
ットリウム、アルミナ、二酸化チタン、チタン酸ストロ
ンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム
（ＢＳＴ）、タンタル酸ビスマスストロンチウム(ＳＢ
Ｔ)、チタン酸ジルコン酸鉛（ＰＺＴ）、ランタンドー
プされたチタン酸ジルコン酸鉛（チタン酸ジルコン酸ラ
ンタン鉛；ＰＬＺＴ）、ニオブ酸ストロンチウムビスマ
ス（ＳＢＮ）、ニオブ酸チタン酸ストロンチウムビスマ
ス（ＳＢＴＮ）、ストロンチウムビスマスカプレイト
（cuprate）、Ｍｅ２ＭｎＯ３のようなマンガンアルコ
キシド。
【００１２】この誘電体は、同じ材料あるいは複数材料
の合金のいずれかの均一層として堆積してもよい。
【００１３】しかしながら、好適な実施形態では、誘電
体層はナノ層状構造を形成する異なる材料から成る基本
層の積み重ねから成ってもよい。この場合には、各々の
層は、数Åから数１００Åのオーダーの非常に小さい膜
厚を有する。
【００１４】好適な実施形態では、材料の化学量論は一
のナノ層状構造において一の基本層から他の基本層へと
変化する。各層の化学量論を変えることによって、酸素
濃度の勾配（及び使用される他の材料の濃度勾配）は数
原子層に亘って形成する。ナノ層状構造の各基本層のバ
ンド構造の変化は結果として、合金、強誘電体及び焦電
気物質の酸化化合物のバンド構造全体を数原子層にわた
って変化させる。
【００１５】このように、特に高い比誘電率値が得ら
れ、キャパシタンスを増大させるのに役に立つ。
【００１６】実際、各電極の表面は、通常、窒化チタ
ン、窒化タングステン、窒化タンタル、又は、ＴａＡｌ
Ｎ、ＴｉＡｌＮ、ＭｏＮ、ＣｏＷあるいはＴａＳｉＮの
うちのいずれか一つを母体材料とする酸素拡散バリア材
料の層によって被覆するのが好ましい。
【００１７】各電極の一部を形成する複数のフィンを同
じ材料から形成して、キャパシタの電気的挙動を改善す
る一方、特に欠陥が生ずるリスクを避けるのは好都合で
ある。
【００１８】特に、電極を形成するのに用いる材料はタ
ングステンでもよく、又は良好な電気伝導度を有する通
常の導電性材料でもよい。電極は、電着法が使用できる
ように銅から成ってもよい。
【００１９】本発明はこのような容量性構造を作製する
方法にも関する。この容量性構造はマイクロコンポーネ
ント上、すなわち、マイクロコンポーネントの基板に形
成される最終的な可視金属化レベルの最上部の上に形成
する。
【００２０】本発明では、製造方法は以下の段階を備え
る： ・金属化レベルの最上部の上に、容量性構造の２つの電
極のうちの一方の底部を形成するための金属層を堆積す
る段階と； ・金属層の最上部の上に、金属堆積物を受容するチャネ
ルを形成するために構造層を堆積する段階と； ・形成されたチャネルに金属堆積物を堆積する段階と； ・キャパシタの所望のジオメトリに依存して、先の２つ
の段階を必要な回数だけ繰り返し、下の金属層の一部だ
けを被覆する構造層の位置を交互に変えて、金属堆積物
を埋め込んでいき、それによって第１の電極を形成する
ツリー構造を得る段階と； ・第１の電極の最上部の上に、上述の組成物、特に特に
ナノ層状構造に従って、誘電体層を堆積する段階と； ・第１の電極全体にわたって、第１の電極の複数の金属
層の間に入る導電性材料を堆積する段階。
【００２１】
【発明の実施の形態】本発明を実現する方法及びその利
点は、本発明のマイクロコンポーネントの製造段階での
特徴的な容量性構造についての断面図である添付の図１
から図１９を参照して、以下の詳細な説明から明らかに
なるだろう。
【００２２】簡単のために、図４から図１８は、容量性
構造が形成される領域において、コンポーネントの上部
だけを示している。
【００２３】概して、実際の層及び要素の寸法は、単に
本発明の理解のためであり、図で示した層及び要素とは
異なっている。上述のように、本発明は、特定の構造を
有して形成されたマイクロキャパシタ、特に、キャパシ
タンスすなわち単位面積当たりのキャパシタンスによっ
て好都合なものを組み込んだマイクロコンポーネントに
関するものである。
【００２４】このようなマイクロキャパシタは図１で図
示されたようなマイクロコンポーネント上に形成され
る。マイクロコンポーネントの種々のレベルでマイクロ
キャパシタを製造する可能性を図示するために、図１で
図示された基板（２）は複数の金属化レベル（３，４，
５）を備える。基板（２）は、基板の上面（７）上に現
れる内部接続（相互接続）コンタクト（６）も含む。さ
らに詳細には、この上面（７）は、通常ＳｉＯ２あるい
はＳｉＯＮから成るパッシベーション層（８）で被覆さ
れている。しかしながら、本発明は、複数の金属化レベ
ルを有する内部構造を備えたマイクロコンポーネントの
範囲であるこの一の実施形態には限定されない。
【００２５】本発明によるマイクロキャパシタ構造を得
る一の特別な製造方法を以下に記載する。ただし、本発
明の範囲内に属するのに必ず必要というわけではない
が、方法のある段階は、あるパフォーマンス特性を改善
するために補助的にあるいは簡単に役に立ちかつ好都合
であるものと考慮されている。
【００２６】図２に図示したような第１の段階では、パ
ッシベーション層（８）をエッチングして下にある金属
化レベル（３）を露出する。パッシベーション層（８）
がＳｉＯ２あるいはＳｉＯＮから成るとき、それは、Ｃ
Ｆ４／Ｏ２あるいはＣＦ４／Ｈ２混合物を用いる従来型
の化学エッチング工程、又は、ＲＩＥ（反応イオンエッ
チング）タイプの技術、又は、無線周波数プラズマを用
いることによってエッチングしてもよい。
【００２７】この方法は、ＳｉＯＮあるいはそれをエッ
チングするのに用いられる生成物の残る跡を除去する清
浄化段階で続ける。この清浄化は、例えば、アシュラン
ド（Ａｓｈｌａｎｄ）社製のＡＣＴ９７０の商品名で販
売されている溶液を用いて実施してもよい。この清浄化
の後に、クエン酸あるいはシュウ酸のようなヒドロキシ
カルボン酸を用いて、バブリング（泡立て）によって二
酸化炭素あるいはオゾンの分解を伴う前（予備）すすぎ
を行ってもよい。
【００２８】その後、図２に図示したように、酸素拡散
バリア層（１０）が堆積される。この酸素拡散バリア層
は、上層の堆積のための開始層として機能する。この層
は、エレクトロマイグレーション及び酸素拡散に対する
抵抗を改善するように作用する。この層はＡＬＤ（原子
層堆積法）で堆積してもよい。このような技術の使用に
よって、この酸素拡散バリア層（１０）に対して非常に
優れた層厚均一性と優れた完整性（integrity）とが付
与される。この酸素拡散バリア層（１０）を形成するの
に用いることができる材料は、窒化チタンあるいは窒化
タングステン、又は、ＴａＡｌＮ、ＴｉＡｌＮ、Ｍｏ
Ｎ、ＣｏＷあるいはＴａＳｉＮのうちのいずれかであっ
てもよい。
【００２９】その後、図３に図示したように、中央電極
の底部フィンを形成することが意図された導電層を堆積
する。この層（１１）は種々の公知の技術によって堆積
してもよい。このような技術の中には、電着成長法と共
に、略称でＰＶＤ、Ｅ−ＢＥＡＭ、ＣＶＤ及びＡＬＤの
ような公知の方法が含まれることは言うまでもない。
【００３０】電極のベースを形成するこの層を形成する
ために用いることができる材料は、タングステン、モリ
ブデン、ルテニウム、アルミニウム、チタン、ニッケ
ル、ガリウム、パラジウム、白金、金、銀、ニオブ、イ
リジウム、二酸化イリジウム、二酸化ルテニウム、イッ
トリウム、二酸化イットリウム、及び銅から成る群から
選択されてもよい。堆積される膜厚は通常、１００ナノ
メータより大きい。
【００３１】次いで、図４に図示したように、基板の面
において、マイクロキャパシタの中央電極の位置を確定
するための種々のエッチング段階が続く。この種々の段
階はまず、図４に図示したように、金属層（１１）を被
覆するレジスト層（１２）の堆積によってまず分割す
る。次にこの層（１２）を照射し、その後、図５に示し
たように、第１の電極の垂直上方に横たわる領域（１
３）にだけ残るように周縁領域から除去する。
【００３２】次いで、図６に図示したように、レジスト
層（１３）で保護された領域の外の金属層（１１）のエ
ッチングが続く。次いで、図７で図示したように、第１
の電極のベースを形成する下部（１４）を露出するよう
にレジスト層を除去する。その後、図８に図示したよう
に、第１の電極を形成するために金属が堆積される種々
のチャネルを確定ためにその後用いられる構造層（１
５）を堆積する。比較的平坦でかつ基板に直交する壁を
確定するためにエッチングすることができる材料を選択
する。これらの材料の中から、特に、シップリー＆クラ
リアント（Shipley and Clariant）社からＳＪＲ ５７
−４０あるいはＳＵ ８の商品名で販売されているレジ
ストのようなフォトレジストを選択してもよい。
【００３３】ポリイミド、及び、特にデュポン・ドゥ・
ヌムール社から販売されているもの、又は、ダウケミカ
ル社製の感光性ベンゾシクロブテン（ＢＣＢ）を用いる
ことも可能である。また、ダウケミカル社からシクロテ
ン・ドライエッチ・シリーズ（CYCLOTENE DRYETCH Seri
es 3：商標）の商品名で販売されている材料を用いるこ
とも可能である。ＳＯＧ（スピン−オン・グラス）層、
又は、ポリシリコン層、二酸化シリコン（ＳｉＯ２）あ
るいはシリコン・オキシナイトライド（ＳＩＯＮ）の層
を、ＰＥＣＶＤ（プラズマ化学気相成長法）、ＬＰＣＶ
Ｄ（低圧化学気相成長法）あるいはＡＰＣＶＤ（常圧化
学気相成長法）のような種々の化学気相成長法によって
堆積することも可能である。
【００３４】さらに図８に示しているように、第１の金
属フィン（１４）の中央部に形成された中央トレンチ
（１６）の形成が続く。電極の底部を形成する層（１
４）が露出するまで、この中央トレンチはリソグラフィ
及び／又はエッチングすることによって得られる。
【００３５】その後、図９に図示したように、トレンチ
（１６）に金属を堆積して金属ベース（１４）の上方に
スタッド（１７）を形成する。次いで、このスタッド
（１７）はフォトレジスト（１８）を堆積することによ
って保護される。さらに、構造層（１５）を形成するの
に用いられたものと同様のレジストの堆積が続く。この
新しい構造層は、図１０に図示したように、金属スタッ
ド（１７）の一の側上に横たわる領域（１９）を除いて
除去される。
【００３６】図１１に図示したように、第１の電極の一
の側のところまで中央スタッド（１７）から延びるフィ
ンを形成する新しい金属層の堆積が続く。この金属は、
電極の他の側上に堆積された構造層（１９）の層厚とほ
ぼ等しい厚さで堆積する。図１１に図示したフィン（２
０）は、堆積された金属が“リフト・オフ”技術によっ
てエッチング段階を遂行された後で得られる。こうして
得られた金属フィン（２０）は、上面を被覆するフォト
レジスト層（２１）を堆積することによって保護され
る。
【００３７】次に、図１２に図示したように、レジスト
層（１２）を除去し、次いで構造層を堆積する。これ
は、中央主要部（２３）から離間する電極の一の側上に
横たわる領域（２２）にだけで観察される。方法はさら
に、複数の段階すなわち金属を堆積し、次いで構造層を
堆積する段階を繰り返すことによって続けられ、図１３
で図示したような構造を得る。こうして、電極は中央主
要部（２７）の周りに延在する複数のフィン（２５，２
６）から成るツリー構造を得る。複数のフィンの重なり
が得られ、各々は約１５０オングストロームの厚さを有
する。これらの寸法は例として挙げたものであり、所望
のキャパシタンス値により変更できる。
【００３８】次に、構造層（１５）とフィン（２５，２
６）間に残る構造層（１９，２２）の複数の部分とを除
去して、図１４に図示したような構造を得る。この除去
は、構造層の形成のための溶媒を用いることによって実
施される。
【００３９】次いで、図１５に図示したように、この後
の拡散段階又は次の堆積段階から第１の電極の外に配置
されたマイクロコンポーネントの領域を保護するため
に、新しい構造層（３０）を堆積する。
【００４０】図１６に図示したように、次いで、第１の
電極（３１）の外面全体を被覆するバリア層（３２）の
堆積が続く。連続するフィン（２５，２６）の間に形成
されるスペースに含まれる。
【００４１】次いで、図１７に図示したように、種々の
強誘電体及び／又は焦電気物質の酸化物層から成るナノ
層状構造（３３）を堆積する。一の実施形態では、ナノ
層状構造（３３）は、８層の異なる層のスタックを備え
る： ・ＡｌｘＯ３−ｘ（ここで、ｘは０から３の範囲）から
成る５〜１０Åの層厚を有する第１の層と； ・ＴａＺ−２Ｏ５−ｚＡｌ２Ｏｘ（ここで、ｚは０から
２の範囲）から成る１０〜１５Åの層厚を有する第２の
層と； ・ＴｉＯ２ＡｌＸＯ３＋ｙ（ここで、ｙは０から３の範
囲）から成る１５〜２０Åの層厚を有する第３の層と； ・ＴｉＯｙ−ｘＴａＺ−２Ｏ５＋Ｚから成る４０〜１０
０Åの層厚を有する第４の層と； ・ＴｉＯｙＴａ３−ＺＯＺから成る６０〜２００Åの層
厚を有する第５の層と； ・第６層、第７層及び第８層はそれぞれ第３層、第２層
及び第１層と同じである。
【００４２】得られたナノ層状構造は２００〜４００Å
の層厚を有する。この層の比誘電率はおおよそ２３であ
る。
【００４３】上述のナノ層状構造は非限定的な例であ
り、ある要素を本発明の範囲から逸脱することなく、他
の要素を挿入することができる。
【００４４】次いで、図１８に図示したように、他の構
造層（３６）を堆積し、これは通常、ＢＣＢ、ポリイミ
ド、パリレン（Parylene：登録商標）あるいはシクロテ
ン（Cyclotene：登録商標）から成る。
【００４５】この構造層（３６）をエッチングして、内
部接続（６）に直交しかつ電極（３１）を囲繞する領域
にトレンチ（３７）を形成する。通常、窒化チタンから
成る拡散バリア層（３４）を、構造層（３６）及び電極
（３１）全体に被覆する。電気銅から第２の電極を形成
することが所望の場合は、銅開始層も堆積する。次い
で、この開始層は、電気銅の引き続く成長を防止するた
めに、構造層（３６）の部分の上面上を被覆する。
【００４６】次に、図１９に図示したように、内部接続
（６）に接続されたトレンチ（３７）を充填し、かつ、
第１の電極（３１）の周囲に形成されたスペースを充填
するために、銅を電解法で堆積する。
【００４７】内部接続（６）に対して直交して堆積され
た銅部（３８）は、コンポーネントの上部レベルから、
内部接続へだけでなく、第１の電極（３１）が接続され
る金属化レベル（３）へのアクセスが可能となってい
る。
【００４８】電気銅の堆積によって、第１の電極の種々
のフィン（２５，２６）の間に横たわるスペースを充填
する第２の電極を形成を可能となる。従って、この堆積
によって、第１の電極の両側上にフィン（４０，４１）
を形成する。これらのフィンの中のいくつかは一の共通
壁（４２）に接続され、他のフィンは他の共通壁（４
３）に接続される。
【００４９】共通壁（４２，４３）はそれ自体、上部電
極（４５）の接続パッドを形成する横方向広がり部（４
４）を介して上部レベルに接続される。図１９に図示し
たように、通常、クロム、窒化タンタル、窒化チタン又
はモリブデンから成るパッシベーション層であって、第
１の電極と第２の電極に接続される部分（３８）をいず
れも被覆するものを堆積することも可能である。
【００５０】例を挙げると、１μｍのオーダーの厚みの
複数のフィンであって、各フィンが実質的に約５μｍの
長さを有しかつ中央主要部の厚さが約２．５μｍである
ものを形成することによって、２５ｎｆ／ｍｍ２（＝１
平方ミリメートルあたり２５ナノファラド）を越えるキ
ャパシタンスを有するマイクロキャパシタを形成するこ
とも可能である。通常、１０個より多い多数のフィンを
スタックすることも可能である。この数は単に非限定的
な例であり、本発明は多くの他の実施形態を包含する。
【００５１】これまでの記載で明らかなように、本発明
によるキャパシタは、それらを作製する方法に関して、
高コストになることなく、非常に高いキャパシタンス値
を有するものが得られる。
【００５２】さらに、これらのマイクロキャパシタは、
集積回路上で直接実施される引き続く作動に対して使用
することができるという利点がある。というのは、キャ
パシタは２つの電極はマイクロキャパシタを備えたマイ
クロコンポーネントの上面上でアクセス可能だからであ
る。
【図面の簡単な説明】
【図１】 本発明の一実施形態のマイクロコンポーネン
トの製造段階における構造の概略断面図である。
【図２】 図１の次の段階を示す概略断面図である。
【図３】 図２の次の段階を示す概略断面図である。
【図４】 図３の次の段階を示す概略断面図であって、
コンポーネントの上部だけを示したものである。
【図５】 図４の次の段階を示す概略断面図である。
【図６】 図５の次の段階を示す概略断面図である。
【図７】 図６の次の段階を示す概略断面図である。
【図８】 図７の次の段階を示す概略断面図である。
【図９】 図８の次の段階を示す概略断面図である。
【図１０】 図９の次の段階を示す概略断面図である。
【図１１】 図１０の次の段階を示す概略断面図であ
る。
【図１２】 図１１の次の段階を示す概略断面図であ
る。
【図１３】 図１２の次の段階を示す概略断面図であ
る。
【図１４】 図１３の次の段階を示す概略断面図であ
る。
【図１５】 図１４の次の段階を示す概略断面図であ
る。
【図１６】 図１５の次の段階を示す概略断面図であ
る。
【図１７】 図１６の次の段階を示す概略断面図であ
る。
【図１８】 図１７の次の段階を示す概略断面図であ
る。
【図１９】 図１８の次の段階を示す概略断面図であ
る。
【符号の説明】
２ 基板 ３、４，５ 金属化レベル ６ 内部接続コンタクト ８ パッシベーション層 １０ 酸素拡散バリア層 １１ 金属層 １２ レジスト層 １４ 下部 １５ 構造層 １６ 中央トレンチ １７ スタッド １８ フォトレジスト １９ 構造層 ２０ フィン ２１ フォトレジスト層 ２３ 中央主要部 ２５，２６ フィン ２７ 中央主要部 ３０ 構造層 ３１ 第１の電極 ３２ バリア層 ３３ ナノ層状構造 ３４ 拡散バリア層 ３６ 構造層 ３７ トレンチ ３８ 銅部 ４０，４１ フィン ４２、４３ 共通壁 ４４ 横方向広がり部 ４５ 上部電極

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 基板から作製されかつ基板内に形成され
    た最終の可視金属化レベルの頂部上に形成される容量性
    構造が組み込まれた電子マイクロコンポーネントであっ
    て、前記容量性構造は２つの電極を有し、一方の電極は
    中央主要部に対して互いにずれた重なりフィンのアレイ
    を備える一方、他方の電極は２つのフィンのアレイを備
    え、そのアレイの各々のフィンは第１の電極のフィンと
    交互配置されかつ共通壁によって結合され、２つの共通
    壁は第１の電極の上方で互いに結合されている電子マイ
    クロコンポーネント。
  2. 【請求項２】 電極は、強誘電体及び／又は焦電気物質
    の酸化物の群から選択された材料から成る誘電層によっ
    て分離されている請求項１に記載のマイクロコンポーネ
    ント。
  3. 【請求項３】 前記誘電層は異なる材料の基本層の積層
    によって形成され、ナノ層状構造を形成している請求項
    ２に記載のマイクロコンポーネント。
  4. 【請求項４】 前記ナノ層状構造の基本層間で材料の化
    学量論が異なっている請求項３に記載のマイクロコンポ
    ーネント。
  5. 【請求項５】 いずれの電極の表面も酸素拡散バリア材
    料の層で被覆されている請求項１に記載のマイクロコン
    ポーネント。
  6. 【請求項６】 各電極において、複数のフィンが同じ材
    料から成る請求項１に記載のマイクロコンポーネント。
  7. 【請求項７】 電極が銅製である請求項６に記載のマイ
    クロコンポーネント。
  8. 【請求項８】 基板から作製されるマイクロコンポーネ
    ント上に容量性構造を作製する方法であって、前記容量
    性構造が基板上に形成される最終の可視金属化レベルの
    最上部の上に作製されるものであるところの方法が： ・金属化レベルの最上部の上に、容量性構造の２つの電
    極のうちの一方の底部を形成するための金属層を堆積す
    る段階と； ・金属層の最上部の上に、金属堆積物を受容するチャネ
    ルを形成するために構造層を堆積する段階と； ・形成されたチャネルに金属堆積物を堆積する段階と； ・前の２つの段階を繰り返し、下の金属層の一部だけを
    被覆する構造層の位置をずらして金属堆積物の位置をず
    らしていくことを順に行い、それによって第１の電極を
    形成するツリー構造を得る段階と； ・第１の電極の最上部の上に、誘電層を堆積する段階
    と； ・第１の電極全体にわたって、第１の電極の複数の金属
    層の間に入る導電性材料を堆積して第２の電極を形成す
    る段階と、を備えた方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
US7494939B2 (en) 2004-08-31 2009-02-24 Micron Technology, Inc. Methods for forming a lanthanum-metal oxide dielectric layer
US7235501B2 (en) 2004-12-13 2007-06-26 Micron Technology, Inc. Lanthanum hafnium oxide dielectrics
KR100644046B1 (ko) * 2004-12-29 2006-11-10 동부일렉트로닉스 주식회사 반도체 소자의 커패시터 제조방법
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
JP4470831B2 (ja) * 2005-08-01 2010-06-02 株式会社デンソー Ｅｌ素子およびその製造方法
US10601794B2 (en) 2016-08-01 2020-03-24 Google Llc Providing online media content via a satellite broadcast system
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Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03173176A (ja) * 1989-11-30 1991-07-26 Sharp Corp 半導体記憶装置
KR0155785B1 (ko) * 1994-12-15 1998-10-15 김광호 핀형 커패시터 및 그 제조방법
US5926718A (en) * 1996-08-20 1999-07-20 Micron Technology, Inc. Method for forming a capacitor
FR2801425B1 (fr) * 1999-11-18 2004-05-28 St Microelectronics Sa Capacite integree a dielectrique hybride
US6420267B1 (en) * 2000-04-18 2002-07-16 Infineon Technologies Ag Method for forming an integrated barrier/plug for a stacked capacitor

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