TWI257649B - Semiconductor device and manufacturing method of the same - Google Patents

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TWI257649B
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drain
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drain region
impurity
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Inventor
Hiromichi Ichikawa
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Fujitsu Ltd
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1257649 九、發明說明： 【韻^明戶斤屬之^拮^彳椅#員域^】 發明領域 本發明大致上係關於一種半導體元件及其製造方法， 5以及尤其是關於一種在操作期間具有高汲極崩潰電壓 (drain breakdown voltage )之場效電晶體。 L先前冬好;3 發明背景 在例如筆記型電腦或數位視訊攝影機之電子裝置中， 10串聯連接之多組链離子充電式電池可用於作為電源。此種 電子裝置可使用一電源1c作為充電链離子充電式電池的電 源電路，以及在充電鐘離子充電式電池時，供應電力至此 電子裝置的電源電路。與規職邏輯IC相較，電源『使 用約十至數十伏特之相對高電源供應電壓。再者，在電源 15 1C中’要求包括電源電路及電力控制邏輯之多數電路之高 度集成，以及接下來，例如可在一 IC晶片中使用多組電源 供應電壓。 當例如集成於電源IC之M0S電晶體之電晶體處在運 轉中日π，可能需要大於電源供應電壓之汲極崩潰電壓（drain 20 breakdown voltage )，以及當汲極崩潰電壓（drain breakdown voltage)不足時，電源Ic可能過熱以及可能增加電力消耗。 在習知技術中，進行關於電路之測量以供確保足夠的崩潰 電壓；換言之，實現M0S電晶體之多重連接。然而，在此 例子中，要求大量的M0S電晶體，此為減小IC晶片面積 1257649 (亦即使1C晶片微型化）的一阻礙。 接著，在最近幾年中，且仍持續地，針對M〇S電晶體 本身的測量已朝向增加汲極崩潰電壓（drain breakd_ voltage)發展。舉例而言，所使用之高崩潰電壓之 MOS電 5晶體，例如偏置M0S電晶體，其具有經由一具有低雜質濃 度之偏置區域以彼此分隔的汲極及閘極，或LD(橫向擴散） MOS電晶體，其具有經由一場氧物層以彼此分隔的汲極及 閘極。在此類高崩潰電壓之M〇s電晶體中，與汲極接觸之 汲極區域部分形成雜質擴散區域，該雜質擴散區域與其餘 1〇的汲極區域相較，具有較高雜質濃度，以致於在接觸區域 的接觸電阻可能減少。 然而，在M0S電晶體係設置成包括第一汲極區域及接 觸區域的例子中，其中該第一汲極區域具有相對低的雜質 濃度且自閘極正下方的區域延伸至與汲極接觸的區域，該 15接觸區域位在該第一汲區域内以與汲極接觸，且與第一汲 極區域相較，具有較高的雜質濃度，可能容易發生雙極作 用’且;及極朋潰電壓（drain breakdown voltage )可能降低。 需注意的是，雙極作用意指當高壓同時施與至汲極及閘極 日守’所發生之累增崩潰（avalanche breakdown)所造成之 20沒極電流的突然增加。 接下來’如第1圖所示之設置以供防止雙極作用之產 生的電晶體，係揭露於曰本專利公開案第2002-124671號 中。第1圖之M0S電晶體100包括第一汲極區域1〇3，其 自間極101之端部的正下方的區域延伸且位在高濃度汲極 1257649 區域102下方，菸钕 力以及弟二汲極區域104,其係形成在第一汲 極區域1〇3 Φ s咖钕 甲且舁弟一汲極區域1〇3相較，設置成 高的雜質濃度。 J而，在第1圖的例子中，第一汲極區域103及第二 口和區域104係設置成延伸達位在閘極101正下方的區 域。在此例子中，當高電壓施與至高濃度之汲極區域102 寺可月b谷易發生短通道效應。需注意的是，短通道效應 可藉由確保充分之閘極長度來防止；然而，此舉導致元件 面積的擴大’因而阻礙1C晶片的微型化。 10 再者，在未提供第二汲極區域104的例子中，因為高 濃度汲極區域102具有高雜質濃度，可防止產生於第一汲 極區域103及基板105之間的耗盡層向第一汲極區域103 擴散。因此，在此區域無法實行充分的場分散性，且結果 導致在操作期間之汲極崩潰電壓（drain breakdown voltage ) 15 可能降低。 L發明内容3 發明概要 本發明已回應習知技藝之一或多個問題來構想，且其 目的為提供一種在操作期間具有較高汲極崩潰電壓（drain 2〇 breakdown voltage)之半導體元件，及此半導體元件之製造 方法。 根據本發明之一方面，提供一種半導體元件，其包括： 具有第一導電度形式之半導體基板； 閘極絕緣膜，其係設置在該半導體基板之一表面上； 1257649 閘極，其係設置在該閘極絕緣膜上； 第一汲極區域，其具有對應於關於第一導電度形式之 相對導電度形式的第二導電度形式，該第一汲極區域係設 置在該閘極之一端部的鄰近處； 5 具有第二導電度形式之汲極接觸區域，其係設置在該 第一汲極區域内，該汲極接觸區域的雜質濃度高於該第一 汲極區域的雜質濃度；以及 具有弟一導電度形式之弟二汲極區域，形成設置於該 汲極接觸區域的周圍及下方，其中 10 《第三汲極區域之雜質濃度係安排成低於該汲極接觸 區域之雜質濃度且高於該第一汲極區域之雜質濃度；以及 在該閘極側之該第二沒極區域之一端部係位在遠離該 閘極之該端部一預定距離的位置。 根據本發明之一具體實施例，藉由在高雜質濃度之汲 15極接觸區域下方設置一具有相同導電度形式之低雜質濃度 之第二汲極區域，使由高濃度之汲極接觸區域，經由第二 沒極區域，至第一及極區域及具有相對導電度形式之半導 體基板之間的接合，在深度方向之濃度梯度可降低，以及 藉此可確保形成於該閘極側之該第一汲極區域及具有相對 2〇 導電度形式之該半導體基板之間的該接合處之空乏声（处 乏層），具有足夠厚度，以供改良場分散特性。藉由使該第 一〉及極區域位在退離該閘極之*端部處，可防止短通、曾A文 應。在此方式中，可改良操作期間的汲極崩潰電壓（ breakdown voltage) ° 1257649 根據本發明之另一方面，提供一種半導體元件，其包 含： 具有第一導電度形式之半導體基板； 一閘極絕緣膜，其係設置在該半導體基板之一表面上； 5 一閘極，其係設置在該閘極絕緣膜上； 第一汲極區域，其具有對應於該第一導電度形式之相 對‘電度形式的第二導電度形式，該第一汲極區域係設置 於該閘極之一端部的鄰近處； 具有第二導電度形式之汲極接觸區域，其係設置在該 1〇第一汲極區域内，該汲極接觸區域的雜質濃度高於該第一 汲極區域的雜質濃度；以及 具有第二導電度形式之第二汲極區域，其係設置在該 >及極接觸區域之周圍及下方，其中 該第二汲極區域之雜質濃度係安排成低於該汲極接觸 15區域之雜質濃度，以及實質上等於該第-汲極區域之雜質 濃度； 第一汲極區域之一底部係位在一深度處，該深度係大 於該第一汲極區域之該底部的深度；以及 該閘極側之該第二汲極區域之一端部係位在遠離該閘 20極之該端部一預定距離的位置。 根據本發明之一具體實施例，藉由在高雜質濃度之汲 極接觸區域下方設置一具有相同導電度形式之低雜質濃度 之第二汲極區域，並將該第二汲極區域之該底部設置在較 第，及極區域之底部深的較深位置，可確保形成於該閘極 1257649 側之該第一汲極區域及具有相對導電度形式之該半導體基 板之間的該接合處之空乏層（depletion layer)具有足夠厚 度，以供改良場分散特性。藉由使該第二汲極區域位在遠 離該閘極之一端部處，可防止短通道效應。在此方式中， 5 可改良操作期間的没極崩潰電壓（drain breakdown voltage) 〇 根據本發明之另一方面，提供一種製造半導體元件之 方法，該方法包括下述步驟： 形成閘極絕緣膜及閘極於具有第一導電度形式之半導 10 體基板上； 藉由在該閘極之一端部的鄰近處，在該半導體基板之 一區域中，植入預定劑量之對應於該第一導電度形式之相 對導電度形式之第二導電度形式的第一雜質，形成第一汲 極區域， 15 藉由實質上在該第一汲極區域内，植入具有大於該第 一劑量之第二劑量的第二導電度形式之第二雜質，形成第 二〉及極區域，以及 藉由在該第二汲極區域内，植入具有大於該第二劑量 之第三劑量的第二導電度形式之第三雜質，形成汲極接觸 20 區域； 其中形成第二汲極區域之步驟包括植入第二雜質，以 致使該第二汲極區域係位在遠離該閘極之該端部一預定距 離處。 根據本發明之一具體實施例，藉由在高雜質濃度之汲 10 1257649 極接觸區域下方，雜植入具有相同導電度形式之低雜質濃 度的第二沒極區域，以致於第二汲極區域係設置在較第一 /及極區域深的位置，由高濃度汲極接觸區域，經由第二汲 極區域，至界於第一汲極區域及具有對應導電形式之半導 5體基板之間的接合，在深度方向的濃度梯度可降低，藉此 了確保形成於該閘極側之該第一沒極區域及具有相對導電 度形式之該半導體基板之間的該接合處之空乏層 (depletion layer)具有足夠厚度，以供改良場分散特性。 藉由使該第二沒極區域位在遠離該閘極之一端部處，可防 1〇止短通道效應。接著，可改良操作期間的汲極崩潰電壓 (drain breakdown voltage ) ° I式簡單說明 第1圖為顯示根據習知技藝之半導體元件之構形的截 面圖； 15 第2圖為顯示根據本發明之第一具體實施例之半導體 元件之構形的截面圖； 第3圖為根據第一具體實施例之半導體元件的典型平 面圖； 第4圖為說明汲極接觸區域中典型雜質濃度分布及位 20 在汲極接觸區域下方之元件的圖形； 笫5A圖及弟5B圖為例示說明在根據第一具體實施例 之半導體元件中，汲極電流及汲極電壓之間的典型特性關 係的圖形； 第6圖為根據第一具體實施例之半導體元件之另一典 11 1257649 型平面圖； 第7A圖至第7C圖為例示說明根據第一具體實施例之 半導體元件之製造方法的圖； 第8A圖及第8B圖為接續第7圖以例示說明根據第一 5 具體實施例之半導體元件的製造方法的圖形； 第9圖為顯示根據本發明之第二具體實施例之半導體 元件的構形的截面圖；以及 第10圖為顯示根據本發明之第三具體實施例之半導體 元件的構形的截面圖。 10 【實施方式】 較佳具體實施例的說明 在下文中，將參考後附圖式說明本發明之較佳具體實 施例。 (第一具體實施例） 15 第2圖為顯示根據本發明之第一具體實施例之半導體 元件之構形的圖形。第3圖為根據第一具體實施例之半導 體元件的典型平面圖。需注意的是，在描述於下文的實施 例中，假設該半導體元件對應一 η-通道MOS電晶體。 根據第2圖及第3圖所例示說明的實施例，半導體元 20 件10包括矽基板11，絕緣區域12，植入於藉由矽基板11 及絕緣區域12所形成之主動區域中的ρ-井區域13，形成 在矽基板11表面上作為閘極絕緣膜的氧化矽膜14,形成在 氧化矽膜14上的閘極15，形成在閘極15之一側的源極區 域16，與源極區域16接觸的源極18，形成在閘極15之另 12 1257649 -側的汲極區域20，以及與沒極區域2()接觸的汲極24。 在P-井區域13中，可摻雜例如B (硼）之p-型雜質， 以及例如此區域中的雜質濃度可安排為約3 Q X 1〇_16 咖。需注意的是’在另-可選擇之具體實施例中，例如 5 P-型矽基板可用於取代P-井區域。 氧化矽膜14的厚度範圍較佳為1〇至1〇〇nm。需注意 的疋，在另-可選擇之具體實施例中，例如氮氧化石夕層、 鲁氮化石夕層，或例如ΑΙΑ、％〇3、Hf〇2，或&〇2等高k材 料可用於取代氧化矽膜14。
• 10 _ 15可由例如多晶石夕膜所製成，以及可植入例如B - (硼）或P (磷）以供控制其電阻係數。閘極15之閘極長 度方向（XrX2方向）的長度範圍可安排為⑽至以㈣。 需注意的是，當閘極長度方向之閘極15的長度小於〇·6# =時，當對汲極施與高電壓時，很可能發生短通道效應。 15當閘極長度較5.0#m長時，元件面積可能太大。 _ /及極區域20包括由閘極丨5之端部15a，以朝向汲極 Μ之方向（¾方向）延伸之第一汲極區域21，在第—汲極 區域21内且與汲極24接觸之汲極接觸區域23，以及形成 於汲極接觸區域2 3周圍及下方的第二汲極區域2 2。 2〇 第一汲極區域21可安排成例如具有約8.〇 X l〇i6cnr3 之低雜質濃度，:¾極接觸區域23可安排絲質濃度高於第 一汲極區域21之雜質濃度，例如約1〇 χ 1〇2lcm·3，以及 第二沒極區域22可安排成雜質濃度高於第-汲極區域21 之雜質濃度，但低於汲極接觸區域23之雜質濃冑，例如約 13 1257649 L〇 x 1017 cm·3。 山弟二汲極區域22係經定位以致於其朝向閘極i5側的 端部22a係與該閘極15之端部…分離。在此方式中，可 防止當汲極電壓對應高電壓時可能發生的短通道效應。 距離L1，其對應朝向閉極15之第二沒極區域Μ的端 部仏及閘極15之端部15a《_距離，較佳係安排於〇·5 至5.〇_之適當值範圍内，以實現充分的場分散作用。需 注意的是，當距離L1小於〇.5_時，半導體元件易產生 10 短通道效應。當距離L1大於5.G//m時，可能無法充分降 低導通電阻（on-resistance )。 再者，需注意的是，距離L1較佳係在上述定義的範圍 内，根據所使用之最大汲極電壓的增加而增加。 距離L2，其對應朝向閘極15之第二汲極區域22的端 部22a及朝向閘極15之汲極接觸區域幻之端部2如之間 15的距離，較佳係安排成大於或等於第二汲極區域22之底部 22b的深度D22。需注意的是，雙極作用可藉由將自汲極接 觸區域23至第二沒極區域22之橫向上的雜質濃度之梯度 安排為和緩的來防止。 再者’需注意的是’ L1/L2的比例較佳係安排成約1 20 /1。在此方式中，汲極崩潰電壓（drain breakdown voltage ) 的增加，以及導通電阻（on-resistance)的降低可同時有效 地實現。 第二汲極區域22之底部22b (在第二汲極區域22及 p-井區域之間的接合）形成處的深度較佳係大於或等於第 1257649 一汲極區域21之底部21b之深度。藉由在汲極接觸區域23 下方’設置雜質濃度高於第一汲極區域之第二汲極區域， 自汲極24在深度方向（向下方向）的濃度梯度是和緩的， 以致於可改良場分散效應’及可達到操作期間之較高汲極 5 崩潰電壓（drain breakdown voltage )。 需注意的是，在第二汲極區域22之底部22b形成處的 深度大於第一汲極區域21之底部21b的深度之例子中，第 二汲極區域22之雜質濃度可實⑽於該第_祕區域之雜 質濃度21。藉由將第二汲極區域22之底部2沈設置成形成 10於比第一汲極區域21之底部21b的深度更深的位置處，自 汲極24在深度方向（向下方向）的濃度梯度是和緩的，以 致於可改良場分散效應。 在第二汲極區域22之雜質濃度高於該第一汲極區域之 雜質濃度21的例子中，第二汲極區域22之底部22b及第 15 一汲極區域21之底部21b的深度可安排為實質相同的深 度。在此方式中，可降低汲極接觸區域23及第二汲極區域 22之間的/辰度差，以及自沒極24在深度方向（向下方向） 的/辰度梯度是和緩的，以致於可改良場分散效應。 第4圖為例示說明沒極接觸區域及位在沒極接觸區域 下方之元件的典型濃度分布的圖形。根據此圖形，垂直軸 表示雜質濃度（每cm·3)，以及水平軸表示自矽基板^之 表面的殊度（从m)。需注意的是，顯示於第4圖之分布A 代表根據此具體實施例之半導體元件内的典型雜質濃度分 布以及分布B代表在作為比較例之不包括第二汲極區域 15 1257649 22之半導體元件内的典型雜質濃度分布。 在此具體實施例中，具有雜質分布A之半導體先件係 經安排以致於利用離子植入方法，使P係利用60 keV之加 速電壓，以2.0 X 1012 cnT2的劑量，植入第一汲極區域中 5 作為雜質’使p係利用120 keV之加速電壓，以2·〇 X ι〇ΐ2 cm-2的劑量’植入第二汲極區域作為雜質，以及使As係以 70keV之加速電壓及4.〇 X l〇15cm·2之劑量，植入汲極接 觸區域中作為雜質。具有雜質分布B之半導體元件係以類 以上述之方式形成，除了未形成第二汲極區域之事實之 10 外。需注意的是，雜質濃度係經由模擬所獲得。 如第4圖所示，分布A及B之梯度係實質相同直到高 至0.2# m之深度，高至此點的位置對應汲極接觸區域。然 而’在較〇.2//111>木度的區域中，深度方向上的分布a之濃 度改變係小於分布B的濃度改變，以及分布a之濃度梯度 15係安排成較和緩的。此效應可由將第二汲極區域之加速電 壓設定比第一汲極區域之加速電壓更高的電壓，且將第二 汲極區域定位在汲極接觸區域下方，同時將第二汲極區域 之底部設置成比第一汲極區域的底部深來達到。藉由實現 此一和缓的濃度梯度，可改良場分布效應。 2〇 ^
第5A圖及第5B圖為代表汲極電流（Id)及汲極電壓 (Vds)之間的特性關係的圖形。尤其，第5A圖代表根據 此具體實施例之半導體元件之此一特性的例子，以及第5B 圖代表作為比較例之不包括第二汲極區域之半導體元件之 此一特性的例子。 16 1257649 在此具體實施例中，假設利用離子植入方法，使p係
利用60keV之加速電壓，以2·〇 χ 1〇12咖2的劑量，植入 第一汲極區域中作為雜質，使！>係利用之加速電 壓，以2.0 X 1〇12 cm·2的劑量，植入第二汲極區域作為雜 5貝，以及使As係以70 keV之加速電壓及4.〇 x 1〇15 cm·2 之劑量，植入汲極接觸區域中作為雜質。再者，在本實施 例中，假設第2圖及第3圖所示之距離L1及L2是相等的。 代表比較例之半導體元件係以類似上述之方式形成，除了 未形成第二沒極區域之外。需注意的是，半導體元件之個 10別雜質濃度係經由模擬所獲得。 .如帛5 A圖及帛5B圖所示，在比較例中，以閘極電壓 VG = 5 V、1GV及15 V為例，對應的汲極電流分別在沒極 私壓約26 V、20 V及9 V時急劇增加，表示發生雙極作用。 在此具體實施例中，以閘極電壓Vg = 5 v、1〇 v及15 V為 15例，對應的汲極電流分別在汲極電壓約27 V、25V及13 V • 日夺急劇增加，表示發生雙極作用。由上述說明可瞭解到， 與比較例相較，此具體實施例在雙極作用發生處的汲極電 壓較高，此意味沒極崩潰電壓（drainbreakd〇wnv〇itage) 的增加。 2〇 帛6圖為根據此具體實施例之半導體元件的另一典型 平面圖。在第6圖的例子中，與第_祕區域21相較，第 二汲極區域22係設置成在閘極寬度方向（γ〗_γ2方向）具 有較大的尺寸。在此方式中，導通電阻（.resistance/可 進一步降低，同時防止雙極作用。需注意的是，在另一可 17 1257649 k擇之貝苑例中，與第一汲極區域21相較，第二汲極區域 22可設置成在延伸遠離閘極15側之閘極長度方向（&方 向）具有較大的尺寸。 在下文中，描述根據本發明之一具體實施例的半導體 5 之製造方法。 、 第7A至7C、8A及8B圖為例示說明製造根據第一具 體貫施例之半導體元件的方法步驟。 • 麥考第7A圖，首先，經由離子植入將例如硼（B)之 P-型雜質植人絲板Η中，以形成p井區域ι3。 • 接著，具有L〇COS結構之絕緣區域12係利用已知方 • ，成。舉例而言，具有L〇C〇S結構之絕緣區域的形成可 藉由在石夕基板11之表面上形成一氧化石夕膜並選擇性地在對 f主動區域之-部分氧切膜上形成氮化賴。需注意的 是，氧化石夕膜及氮化石夕膜可例如經由雜或CVD來形成， 15以及氧化石夕膜可對應一熱氧化物膜。接著，可進行熱氧化 • 法㈣成隔離區域的熱氧化膜，以及氧化㈣、氮化石夕膜， 以及形成在主動區域上的氧化賴可經由侧相繼地去 除，以致於可暴露石夕基板的表面。需注意的是，絕緣區域 12亦可經由STI來形成。 2〇 接著，在第7A圖的方法步驟中，氧化石夕膜14係形成 在石夕基板11的表面上。氧化石夕膜14的厚度可為3〇贿，以 及可例如經由熱氧化作用、濺鍍或CVD來形成。 接著，閘極15係形成在氧化矽膜14上。舉例而言， 閘極15之形成可藉由在氧化石夕膜14上形成多晶石夕層°(未 18 1257649 顯示），以及經由光微影術及蝕刻在該層上形成圖案來實 現。再者，雜質可被植入或包括於多晶矽層中，以控制電 阻係數。 在第7B圖的方法中，形成覆蓋如第7A圖所示結構之 5 光阻膜31，之後形成暴露閘極15之一部分表面的開口 31- 1，以及在後續製程中對應第一汲極區域的區域。 接著，使用光阻31及閘極15作為光罩，以將例如P 或As之η-型雜質雜質植入對應第一汲極區域的區域中，藉 此形成第一汲極區域21。舉例而言，在植入Ρ作為雜質的 10 例子中，劑量可設定在1 X 1CT12至1 X 10_13 cnT2的範圍 内，以及加速電壓可設定在50至150 keV的範圍内，以及 在植入As作為雜質的例子中，劑量可設定在1 X 1CT12至1 X l(T13cm_2的範圍内，以及加速電壓可設定在100至300 keV的範圍内。 15 接著，在第7C圖的方法步驟中，去除第7B圖之光阻 膜31並在半導體結構上形成光阻膜32 ,之後形成開口 32- 1，其暴露第一汲極區域21之内部區段之表面。開口 32-1 可設置成暴露一區域，該區域係自與閘極15之端部15a遠 隔如第2圖所描述之預定距離L2的一位置，朝向第一汲極 20 區域21側延伸，該經暴露之區域延伸於對應至後續製程中 之汲極接觸區域的區域上。 接下來，光阻膜32可用於作為光罩以經由離子植入來 植入例如P或As的η-型雜質，以形成第二汲極區域22。 在此例子中，第二沒極區域之離子植入劑量可設定為高於 19 1257649 第一汲極區域21之劑量，且加速電壓可設定成高於或實質 等於第一汲極區域的加速電壓。舉例而言，在植入P作為 雜質的例子中，劑量可設定在1 χ IQ-U至1 χ 1〇-13 的範圍内，以及加速電壓可設定在1〇〇至2〇〇 keV的範圍 5 内，以及在植入As作為雜質的例子中，劑量可設定在1 x 10 12至1 X 1(Γ13 cm·2的範圍内，以及加速電壓可設定在 200至400 keV的範圍内。需注意的是，較佳係使用p作為 φ 雜質，因為P在植入時可容易到達較深的深度。 亦需注意的是，在另一可選擇之實施例中，用於形成 .10第一汲極區域22之離子植入劑量可設定成實質等於形成第 ' 一汲極區域21的劑量，以及第二汲極區域22之加速電壓 可设定成向於第一汲極區域的電壓。在此例子中，第一汲 極區域及第二汲極區域的雜質濃度可為實質相同。然而， 藉由將第二汲極區域22之底部22b安排成形成於比第一汲 15極區域21之底冑21b的位置更深的位置上，在問極下方之 # 區域内的凍度方向上的濃度梯度可安排成和緩的，且可改 良場分散作用。 在第8A圖之方法步驟中，去除第7C圖之光阻膜μ， 亚在半導體結構上形成光阻膜％。形成暴露氧化石夕膜Μ 2〇之一部分的開口 33-1，該氧化石夕膜係對應至形成於第二汲 極區域内的汲極接觸區域。再者，形成開口外2，其暴露 氧化石夕膜14及閘極15對應至源極區域16之部分。 ★接著，使用光阻膜33及閘極15作為光罩，經由例如 料植入’利用例如P或As作為η-型雜質，以形成沒極接 20 1257649 觸區域。需注意的是，用於形成汲極接觸區域23之離子植 入劑量係設定成高於形成第一汲極區域21之劑量，以及加 速電壓係經設定以致使接觸區域23可形成在矽基板11之 表面的周圍。舉例而言，在植入P作為雜質的例子中，劑 5量f設定在1 x 1〇至1 X cm2的範圍内，以及加速 電壓玎設定在25至50 keV的範圍内，以及在植入As作為 雜質的例子中，劑量可設定在1 X 1〇-15至1 X l〇-16cm-2 的範圍内，以及加速電壓可設定在50至100 keV的範圍 内。需注意的疋，較^土係使用As作為雜質，以供防止雜質 10在深度方向上的擴散。亦需注意的是，形成源極區域16之 離子植入可以不同於形成汲極接觸區域23之方法來進行。 接著，在第8B圖之方法步驟中，去除顯示於第8A圖 之光阻膜，以及形成暴露石夕基板11對應；：及極接觸區域23 及源極區域16之表面部分的開口，該等開口係分別用於形 15成汲極24及源極18。 舉例而§，可包括例如TiN膜或TaN膜之阻障膜及A1 或Al-Si的汲極24及源極18，可使用習用方法來形成。需 注意的是，可進行矽化方法，或可在與汲極24及源極18 接觸的石夕基板表面上形成石夕化物膜。在此方式中，可製造 2〇根據此具體實施例的半導體元件10。接著，可依所需或所 欲，使用已知技術植入中間層絕緣膜、配線層、被動膜、 外部電極，以形成1C晶片。 在此具體貫施例中，藉由將具有低濃度n_型雜質之第 一汲極區域22放置在具有而濃度n-型雜質之汲極接觸區域 21 1257649 23的下方，可降低由高濃度之沒極接觸區域23，經由低濃 度之第二汲極區域22，至與p-井區域13之接合的深度方 向之濃度梯度，以及可確保空乏層具有足夠的厚度，該空 乏層係產生在閘極15側之第一汲極區域21及^井區域13 5 之間的接合處，以致於可改良場分散作用。再者，藉由將 第二沒極區域22設置成遠離閘極15之端部15a，可防止麵 通道效應的產生。接下來’可達到在操作期間較高的汲極 崩潰電壓（drain breakdown voltage )。 (第二具體實施例） 10 第9圖為顯示根據本發明之第二具體實施例的半導體 元件之構形的截面圖。需注意的是，在此圖式中，對於= 第一具體實施例所顯示之元件相同的元件，給與相同的元 件編號，且省略其說明。 根據如第9圖中所顯示的第二具體實施例的半導體元 15件40，可對應一（橫向擴散）M0S電晶體，其包括一矽基 板11 ’絕緣區域12，設置在由絕緣區域12所形成之主動 區域處的P-井區域，形成在石夕基板Μ表面上作為閑極嚷 緣膜的氧化賴14’接續氧切膜14且躺汲極側定位的 場氧化物膜12a，形成在氧化石夕膜14及場氧化物膜仏之 20部分上的閘極15,設置在氧化石夕膜14之源極側上的主動區 域中的P-井體區域4i ’設置在卜井體區_中的&型源、 極區域，與源極區域16接觸之源極18，自界於氧化石夕 膜14及場氧化物膜12a間之邊界周圍的區域延伸至没極μ 的第-汲極區域21，與沒極24接觸之沒極接觸區域^， 22 1257649 以及形成於汲極接觸區域23周圍及下方之第二汲極區域 22。 需注意的是，在半導體元件40之構形中，有關雜質濃 度及第一汲極區域21、第二汲極區域22，及汲極接觸區域 5 23之深度設定方面，可與第一具體實施例的半導體元件相 同，且省略關於此等特徵的敘述。根據此具體實施例，第 一汲極區域22之閘極15側的端部22a及位在氧化；ε夕膜14 及场氧化膜12a間之邊界正上方的閘極15的一位置15a(亦 即閘極15之汲極24側的端部15a)之間的距離L3，較佳 10係叹疋在落於〇·5至5.0//m之範圍内的一適當值。當距離 L3低於〇·5 時’容易發生短通道效應，以及當距離a 起過5.0//m時，導通電阻（on-resistance)可能無法充分 降低。 再者，芜/主思的疋，弟二沒極區域22之閘極15側的 ‘。卩22a與;及極接觸區域23之閘極15側的端部23a間的 距離L4，較佳係設定成大於或等於第二汲極區域22之底 部22b的深度D22。在此方式中，自沒極接觸區域23及第 二汲極區域22之水平方向上_f濃度做可設定為和缓 的’以及可防止雙極作用的產生。再者，較佳的是 的比例實質等於以卜在此方式中，汲極崩潰電壓（⑽ —own voltage )的改良，以及有導通電阻（〇n resista騰） 的降低皆可有效地達成。 根據此具體實施例，藉由如上述般實行第二汲極區 域’可在操作期間，在LD刪電晶體中達成較高的汲極 23 1257649 朋〉貝電壓（drain breakdown voltage )。 (第三具體實施例） 第10圖為顯示根據本發明之第三具體實施例之半導體 元件的圖形。需注意的是，在此圖式中，對於與前述具體 5 實施例所顯示之元件相同的元件，給與相同的元件編號， 且省略其說明。 顯示於第10圖之半導體元件50包括一偏置η-通道 1^〇3電晶體10、叩11雙極電晶體60、11-通道以〇3電晶體 7〇 ’以及ρ·通道MOS電晶體80。 ηρη雙極電晶體60包括基部、射極，以及設置在藉由 矽基板11及絕緣區域12a所形成之元件區域的集極。 此射極包括η-井區域61 ;形成在p_型基部區域63内 部的IX-型射極62，該ρ-型基部區域63係設置在&井區域 61内之石夕基板η的表面層處；以及射極67，其係經由形 15成在氧化矽膜65的接觸孔連接至射極區域62。
20 基部包括Ρ-型基部區域63 ’及基部電極68，該基部電 極係經由職在氧财膜65的接觸錢接至基部區域。 集極包括η-·極區域64，其係藉由場氧化膜於與 射極分隔；以及集極69，盆係妳由形士 μ〆 八糸、、二由形成於氧化矽膜的接觸 孔與集極區域64連接。集極區域64 Α成經由η-井區域61 之Ρ-型基部63間的接合。 η-通道MOS電晶體70包括并 仿μ开^域13，其係設置在 由矽基板11及絕緣區域12所形成之；从广 $成之7^件區域中；η-型源 極區域71及汲極區域72，JL #带忐少 ，、係形成在Ρ·井區域13内；以 24 !257649 及氣化石夕膜73及閘極74係作為形成在源極區❹及沒極 區域72之間之石夕基^之一部分上的閑極氧化膜。源極 區域71及汲極區域72係經由形成在氧化石夕膜力上的接觸 孔’分別連接至源極75及没極76。 p-通道MOS電晶體80包括n_井區域61，其係設置在 由石夕基板11所形成之元件區域以及絕緣區域12之間； 型源極區域81及及極區域82，其等係形成在η井區域6ι 内；以及氧化賴83及閘極84,其等係形成在界於源極區 1〇域81及作為閘極氧化膜之汲極區域82之間的矽基板U 〇上。源極區域81及汲極區域82係經由形成在氧化矽膜83 上的接觸孔，分別連接至源極85及汲極86。 偏置η-通道MOS電晶體10可具有與第一具體實施例 相關描述中所述之構形相同的構形。 ηρη雙極電晶體60、η-通道MOS電晶體7〇 (例如用於 控制電路之低崩潰電壓η-通道MOS電晶體），以及ρ-通道 M〇S電晶體80可利用習知方法形成。舉例而言，電晶體 可以上文中與第一具體實施例相關之描述中所述的方式來 進行。舉例而言，ηρη雙極電晶體60之n-井區域61及p-通道MOS電晶體80之η-井區域61可同時透過離子植入形 20 成。舉例而言，偏置η-通道MOS電晶體1〇之ρ-井區域13 及η-通道MOS電晶體70之ρ-井區域13可同時經由離子 植入形成。舉例而言，偏置η-通道MOS電晶體10之第二 汲極區域22，叩η雙極電晶體60之射極區域62，以及η-通道MOS電晶體70之源極區域71及汲極區域72可同時 25 1257649 經由離子植入形成。藉由同時進行多形式之電晶體的離子 植入，可簡化實施多形式電晶體之製造半導體元件的方法。 、根據此具體實施例’藉由在半導體元件中實施一偏置 η通道MQS電晶體1G，可相在操作期間之較高沒極崩潰 5電壓（drain breakd〇wn讀咽）。換言之舉例而言〜 通迢MOS電晶體10包括具有比汲極接觸區域^低之雜質 ^度的第二沒極區域22,以及比第—没極區域21高的雜質 # '辰度可增加核作期間之沒極崩潰電壓Cdrainbreakdown voltage ) 〇 10 在另-可選擇之具體實_中，第二具體實施例之 LDMOS電晶體可用於取代偏置化通道…⑽電晶體川。再 者，本發明亚不觉限於前述的特定具體實施例，以及在未 偏離本發明之範圍下，可進行改變及改良。 本發明係依據具有車交早申請日之日本專利申請案第 15 2004-301787號，其申請日為2〇〇4年1〇月15日，並主張該申 清案之優先權，該申請案之全部内容係併入本案說明書中 以供參考。 【圖式簡單說明】 第1圖為顯不根據習知技藝之半導體元件之構形的截 20 面圖； 第2圖為顯不板據本發明之第一具體實施例之半導體 元件之構形的截面圖； 第3圖為根據第一具體實施例之半導體元件的典型平 面圖； 26 1257649 第4圖為說明汲極接觸區域中典型雜質濃度分布及位 在汲極接觸區域下方之元件的圖形； 第5A圖及第5B圖為例示說明在根據第一具體實施例 之半導體元件中，汲極電流及汲極電壓之間的典型特性關 5 係的圖形； 第6圖為根據第一具體實施例之半導體元件之另一典 型平面圖； 第7A圖至第7C圖為例示說明根據第一具體實施例之 半導體元件之製造方法的圖； 10 第8A圖及第8B圖為接續第7圖以例示說明根據第一 具體實施例之半導體元件的製造方法的圖形； 第9圖為顯示根據本發明之第二具體實施例之半導體 元件的構形的截面圖；以及 第10圖為顯示根據本發明之第三具體實施例之半導體 15 元件的構形的截面圖。 【主要元件符號說明】 10 半導體元件，偏置η-通道 16 源極區域 MOS電晶體 18 源極 11 矽基板 20 >及極區域 12 絕緣區域 21 第一汲極區域 12a 場氧化物膜 21b 底部 13 ρ-井區域 22 第二汲極區域 14 氧化矽膜 22a 端部 15 閘極 22b 底部 15a 端部 23 接觸區域 27 1257649
23a端部 24 汲極 31 光阻膜 31- 1 開口 32 光阻膜 32- 1 開口 33 光阻膜 33- 1 開口 33-2 開口 40 半導體元件 41 p-井體區域 50 半導體元件 60 npn雙極電晶體 61 η-井區域 62 射極區域 63 ρ-型基部區域 64 η-型集極區域 65 氧化矽膜 66 場氧化膜 67 射極 68 基部電極 69 集極 70 η-通道MOS電晶體 71 η-型源極區域 72 >及極區域 73 氧化矽膜 74 閘極 75 源極 76 汲極 80 ρ-通道MOS電晶體 81 源極區域 82 汲極區域 83 氧化矽膜 84 閘極 85 源極 86 汲極 100 MOS電晶體 101閘極 102高濃度汲極區域 103第一汲極區域 104第二汲極區域 105基板 D22深度 L1 距離 L2距離 L3 距離 L4 距離 Χι方向 X2 方向 Yl方向 Y2方向 28

Claims (1)

1257649 十、申請專利範圍： 1. 一種半導體元件，包含： 具有第一導電度形式之半導體基板； 閘極絕緣膜，其係設置在該半導體基板之一表面 5 上； 閘極，其係設置在該閘極絕緣膜上； 第一汲極區域，其具有對應於關於第一導電度形 式之相對導電度形式的弟二導電度形式，該弟^一 >及極 區域係設置在該閘極之一端部的鄰近處； 10 具有第二導電度形式之汲極接觸區域，其係設置 在該第一汲極區域内，該汲極接觸區域的雜質濃度高 於該第一汲極區域的雜質濃度；以及 具有第二導電度形式之第二〉及極區域’形成設置 於該汲極接觸區域的周圍及下方，其中 15 該第二汲極區域之雜質濃度係安排成低於該汲極 接觸區域之雜質濃度且高於該第一汲極區域之雜質濃 度；以及 在該閘極側之該第二汲極區域之一端部係位在遠 離該閘極之該端部一預定距離的位置。 20 2. 如申請專利範圍第1項之半導體元件，其中該第二汲 極區域的底部係定位在較該第一汲極區域之底部深的 深度處。 3.如申請專利範圍第1項之半導體元件，其中該第二汲 極區域包括與該汲極接觸區域之雜質相同的雜質，或 29 1257649 包括與汲極接觸區域之雜質相較，具有較高擴散係數 的雜質。 4. 如申請專利範圍第1項之半導體元件，其係對應一 n-通道MOS電晶體，其中該第一汲極接觸區域及該第二 5 汲極區域包括對應磷及砷中至少一者的雜質。 5. 如申請專利範圍第1項之半導體元件，其中該預定距 離係安排在0.5至5.0// m的範圍内。 6. 如申請專利範圍第1項之半導體元件，其中在該閘極 側之該第二〉及極區域之該端部以及在該閘極側之該〉及 10 極接觸區域之該端部之間的距離，係大於或實質上等 於該第二汲極區域之底部的深度。 7. 如申請專利範圍第1項之半導體元件，其中該第二汲 極區域與該第一汲極區域相較，係設置成進一步在閘 極寬度方向上延伸。 15 8.如申請專利範圍第1項之半導體元件，其中在閘極長 度方向上的該閘極的長度係設置成落於0.6至5.0//m 的範圍内。 9. 一種半導體元件，包含： 具有第一導電度形式之半導體基板； 20 一閘極絕緣膜，其係設置在該半導體基板之一表 面上； 一閘極，其係設置在該閘極絕緣膜上； 第一汲極區域，其具有對應於該第一導電度形式 之相對導電度形式的第二導電度形式，該第一 >及極區 30 1257649 域係設置於該閘極之一端部的鄰近處； 具有第二導電度形式之汲極接觸區域，其係設置 在該第一汲極區域内，該汲極接觸區域的雜質濃度高 於該第一汲極區域的雜質濃度；以及 5 具有第二導電度形式之第二汲極區域，其係設置 在該汲極接觸區域之周圍及下方，其中 該第二汲極區域之雜質濃度係安排成低於該汲極 接觸區域之雜質濃度，以及實質上等於該第一汲極區 域之雜質濃度； 10 第二汲極區域之一底部係位在一深度處，該深度 係大於該第一汲極區域之該底部的深度；以及 該閘極側之該第二汲極區域之一端部係位在遠離 該閘極之該端部一預定距離的位置。 10. 如申請專利範圍第9項之半導體元件，其中該第二汲 15 極區域包括與該汲極接觸區域之雜質相同的雜質，或 包括與汲極接觸區域之雜質相較，具有較高擴散係數 的雜質。 11. 如申請專利範圍第9項之半導體元件，其係對應一 n-通道MOS電晶體，其中該第一汲極接觸區域及該第二 20 汲極區域包括對應磷及砷中至少一者的雜質。 12. 如申請專利範圍第9項之半導體元件，其中該預定距 離係安排在0.5至5.0//m的範圍内。 13. 如申請專利範圍第9項之半導體元件，其中在該閘極 側之該第二汲極區域之該端部以及在該閘極側之該汲 31 1257649 極接觸區域之該端部之間的距離，係大於或實質上等 於該第二汲極區域之底部的深度。 14. 如申請專利範圍第9項之半導體元件，其中該第二汲 極區域與該第一汲極區域相較，係設置成進一步在閘 5 極寬度方向上延伸。 15. 如申請專利範圍第9項之半導體元件，其中在閘極長 度方向上的該閘極的長度係設置成落於0.6至5.0//m 的範圍内。 16. —種半導體元件，包含： 10 具有第一導電度形式之半導體基板； 一閘極絕緣膜，其係設置在該半導體基板之一表 面上； 一場氧化物膜，其係設置成接續該閘極絕緣膜； 一閘極，其係設置成在該閘極絕緣膜及該場氧化 15 物膜上延伸； 第一汲極區域，其具有對應於該第一導電度形式 之相對導電度形式的第二導電度形式’該第一沒極區 域係設置在界於該閘極絕緣膜及該閘極之場氧化物膜 之間的邊界部分的鄰近處； 20 汲極接觸區域，其具有該第一汲極區域内的第二 導電度形式，該汲極接觸區域的雜質濃度係高於該第 一汲極區域之雜質濃度；以及 具有第二導電度形式之第二〉及極區域’其係設置 在該汲極接觸區域的周圍及下方；其中 32 1257649 該第二汲極區域的雜質濃度係設置成低於該汲極 接觸區域之雜質濃度及高於該第一汲極區域之雜質濃 度；以及 該閘極側之該第二汲極區域之一端部係位在遠離 5 該閘極之該邊界部分一預定距離的位置。 17. 如申請專利範圍第16項之半導體元件，其中該預定距 離係安排在0.5至5.0//m的範圍内。 18. —種積體半導體元件，包含： 一雙極電晶體；以及 10 一半導體元件，其包括 具有第一導電度形式之半導體基板； 閘極絕緣膜，其係設置在該半導體基板之一表 面上； 閘極，其係設置在該閘極絕緣膜上； 15 第一汲極區域，其具有對應於關於第一導電度 形式之相對導電度形式的第二導電度形式，該第一 汲極區域係設置在該閘極之一端部的鄰近處； 具有第二導電度形式之沒極接觸區域’其係設 置在該第一汲極區域内，該汲極接觸區域的雜質濃 20 度高於該第一汲極區域的雜質濃度；以及 具有弟二導電度形式之第二沒極區域’形成設 置於該汲極接觸區域的周圍及下方，其中 該第二汲極區域之雜質濃度係安排成低於該 汲極接觸區域之雜質濃度且高於該第一汲極區域 33 1257649
10 15
20 之雜質濃度；以及 在該閘極側之該第二汲極區域之一端部係位 在遠離該閘極之該端部一預定距離的位置。 19. 一種積體半導體元件，包含： 一雙極電晶體；以及 一種半導體元件，其包括 具有第一導電度形式之半導體基板； 一閘極絕緣膜，其係設置在該半導體基板之 一表面上； 一閘極，其係設置在該閘極絕緣膜上； 第一汲極區域，其具有對應於該第一導電度 形式之相對導電度形式的第二導電度形式，該第 一汲極區域係設置於該閘極之一端部的鄰近處； 具有弟二導電度形式之沒極接觸區域’其係 設置在該第一汲極區域内，該汲極接觸區域的雜 質濃度高於該第一汲極區域的雜質濃度；以及 具有第二導電度形式之第二>及極區域5其係 設置在該汲極接觸區域之周圍及下方，其中 該第二汲極區域之雜質濃度係安排成低於該 汲極接觸區域之雜質濃度，以及實質上等於該第 一汲極區域之雜質濃度； 第二汲極區域之一底部係位在一深度處，該 深度係大於該第一汲極區域之該底部的深度；以 及 34 1257649 該閘極側之該第二汲極區域之一端部係位在 遠離該閘極之該端部一預定距離的位置。 20. —種積體半導體元件，包含： 一雙極電晶體；以及 5 一半導體元件，其包括 具有第一導電度形式之半導體基板； 一閘極絕緣膜，其係設置在該半導體基板之 一表面上； 一場氧化物膜，其係設置成接續該閘極絕緣 10 膜； 一閘極，其係設置成在該閘極絕緣膜及該場 氧化物膜上延伸； 第一汲極區域，其具有對應於該第一導電度 形式之相對導電度形式的第二導電度形式^該第 15 一汲極區域係設置在界於該閘極絕緣膜及該閘極 之場氧化物膜之間的邊界部分的鄰近處； 汲極接觸區域，其具有該第一汲極區域内的 弟二導電度形式’該 >及極接觸區域的雜質濃度係 高於該第一汲極區域之雜質濃度；以及 20 具有第二導電度形式之第二汲極區域，其係 設置在該汲極接觸區域的周圍及下方；其中 該第二汲極區域的雜質濃度係設置成低於該 汲極接觸區域之雜質濃度及高於該第一汲極區域 之雜質濃度；以及 35 1257649 該閘極側之該第二汲極區域之一端部係位在 遠離該閘極之該邊界部分一預定距離的位置。 21. —種製造半導體元件之方法，該方法包含下述步驟： 形成閘極絕緣膜及閘極於具有第一導電度形式之 5 半導體基板上； 藉由在該閘極之一端部的鄰近處，在該半導體基 板之一區域中，植入預定劑量之對應於該第一導電度 形式之相對導電度形式之第二導電度形式的第一雜 質，形成第一汲極區域； 10 藉由實質上在該第一汲極區域内，植入具有大於 該第一劑量之第二劑量的第二導電度形式之第二雜 質，形成第二汲極區域；以及 藉由在該第二汲極區域内，植入具有大於該第二 劑量之第三劑量的第二導電度形式之第三雜質，形成 15 汲極接觸區域； 其中形成第二汲極區域之步驟包括植入第二雜 質，以致使該第二汲極區域係位在遠離該閘極之該端 部一預定距離處。 22·如申請專利範圍第21項之製造半導體元件之方法，其 20 中該形成第二汲極區域之步驟包括以一植入能量植入 該第二雜質，該植入能量係大於植入該第一雜質所使 用之植入能量。 23.如申請專利範圍第21項之製造半導體元件之方法，其 中該第一雜質及該第二雜質對應至相同之在該半導體 36 1257649 基板内的擴散係數大於該第三雜質之擴散係數的雜 質。 24· —種製造半導體元件之方法，該方法包含下述步驟： 形成閘極絕緣膜及閘極於具有第一導電度形式之 5 半導體基板上； 藉由在該閘極之一端部的鄰近處，在該半導體基 板之一區域中，植入預定劑量之對應於該第一導電度 形式之相對導電度形式之第二導電度形式的第一雜 質’形成弟一〉及極區域， 10 藉由實質上在該第一汲極區域内，植入具有實質 上等於第一劑量之第二劑量之第二導電度形式的第二 雜質，形成第二汲極區域，且以大於植入該第一雜質 所使用之植入能量的一植入能量，植入該第二汲極區 域；以及 15 藉由實質上在該第一汲極區域内，植入具有大於 該第一劑量之第二劑量的第二導電度形式之第二雜 質’形成弟二〉及極區域，以及 藉由在該第二汲極區域内，植入具有大於該第二 劑量之第三劑量的第二導電度形式之第三雜質，形成 20 汲極接觸區域； 其中形成第二汲極區域之步驟包括植入第二雜 質，以致使該第二 >及極區域係位在遠離該閘極之該端 部一預定距離處。 25·如申請專利範圍第24項之製造半導體元件之方法，其 37 1257649 中該第一雜質及該第二雜質對應至相同之在該半導體 基板内的擴散係數大於該第三雜質之擴散係數的雜 質。
38
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