TWI255021B - Tape circuit substrate and semiconductor chip package using the same - Google Patents

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TWI255021B
TWI255021B TW093122245A TW93122245A TWI255021B TW I255021 B TWI255021 B TW I255021B TW 093122245 A TW093122245 A TW 093122245A TW 93122245 A TW93122245 A TW 93122245A TW I255021 B TWI255021 B TW I255021B
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Ye-Chung Chung
Chung-Sun Lee
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Samsung Electronics Co Ltd
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Description

1255021 14243pif.doc 九、發明說明： 本申請案主張於2003年9月3號向韓國智慧財產局提 出申請之韓國專利申請案第1〇_2〇〇3_〇〇61498號的優先權， 該專利申請案所揭露之内容係完整結合於本說明書中。 【發明所屬之技術領域】 本發明是有關於一種半導體裝置，且特別是有關於一 種捲W電路基板(taPe circuit substrate)以及使用此基板的半 導體晶片封裝（semiconductor chip package)。 【先前技術】 捲帶電路基板已廣泛應用於半導體晶片裝設技術中。 捲▼電路基板是在例如聚醯亞胺(poly imide)樹脂之絕緣材料 所製成的一薄膜上形成有線路圖案層與連接至線路圖案層 之引腳。用以接合捲帶電路基板之引腳以及形成於半導體 晶片上之凸塊（bump)的捲帶自動接合（丁ape Automated Bonding，TAB)技術可應用於捲帶電路基板上。捲帶電路基 板被稱為TAB捲帶。 請參照圖1，習知技藝的捲帶電路基板1〇〇係於由聚 醯亞胺樹脂所製成之絕緣基膜120上對銅箔進行壓合與光 蝕刻（photoetching)製程之選擇性蝕刻而形成線路圖案層 140。由抗焊材(s〇lder resist)所製成之保護膜丨％可覆蓋並 保護線路圖案層140。内引腳140a係連接至線路圖案層^4〇 且暴露於保護膜130外，並突入一窗口（wind〇w)11()。 明苓照圖2，習知技藝之捲帶承載器封裝2〇〇(在此稱 1255021 14243pif.doc ΓΓ曰ΤΓ广ier Pac loo「i力」5G之半導體晶片18G裝設於捲帶電路基板 ❹ϋ:圖1所示。捲帶承載器封裝係—連接技術 將絕緣聚酿亞胺膜上形成有金屬圖案之 電路基板可於封裝製程中做為弓丨腳架1=) ^ =成於-電極墊16G上之晶片凸塊15G可連接至捲帶 1〇0之内引腳M〇a，以使半導體晶片180可連接 的雷^路基板、。半導體晶片180與捲帶電路基板100間 之内U連接、半導體晶#⑽之主表面與側面以及所暴露 絕保護腳触#由樹脂或其他材質之密封部170與外界隔 圖3a與3b形成於可裝設在捲帶承載器封裝細上之 + ¥體晶片18G其電極墊22〇與之排列的上視圖。 把〕A夕個電極塾220係電性連接至例如形成於捲帶電路基 以上：引腳且如圖，，或如㈣所示在半· 體阳片180上交錯排列為雙列。兩個相鄰電極墊間的距 每可為35微米（#m)。 如用35微米之晶片墊間距對於在前述捲帶承載器封梦 ，用捲帶電路基板之半導體晶片封農而言過小。當暴露 ^口之引腳的間距減少時，捲帶電路基板之製程將受限。 =成於捲帶電路基板上之弓丨腳在完成密封前縣露於外 ，，因此引腳在組裝製程中可能會變形與/或受損。因此， 7 1255021 14243pif.doc 很難將間距小於， 基板上。 糾之鱗承載11縣應叫捲帶電路 為在捲帶承載器封裝達成上 窄，因而導致弓I腳強度減弱。因此，很難能很 裝中獲得細微的間距 =在“承載器封 墼就究层道^^丨、 難以使侍日日片更加精細。微小衝 ^ 腳破裂之“引腳破裂(broken lead)，，現象將更 引腳上，進而引—才貝也可能會在組裝過程中附著在 謂上相；丨起紐功能失常。 【發明内容】 本發明係提供一種捲帶電路基板、半導體晶片4+# _ 縮小晶片液晶顯示器裝置。本發明可用以 、 寸及/或引腳破裂現象的發生頻率。 -線供—種捲帶電路基板，其包括—基膜、一 缘材料;！^以及至少—第二線路圖案層。基膜可由-多 至少_ ^路圖案層形成於至少部分基膜之—第—表面1 —線路圖案層形成於至少部分基膜之—第二：
於第-㈣之導體材料而電性連接至I 在^發明之一例中’第一線路圖案層的導線之 第⑵=導？至少其中之-互相重疊。第 由抗焊材所稭由—保護膜而密封，保護膜例d 衣成田第一線路圖案層之數量為二或更多時 1255021 14243pif.doc 一絕緣膜例如形成於這些 第二線路圖案層互相紐:、、、圏案層之間，以使這些 製成。 、吧緣’且絕緣膜例如由抗谭材所 第二線路圖案層之線 广且第-與第二線路 封。此保護膜例如由抗焊材所制& 緖由1護膜而密 歧第成於這些第1線路圖案層之間，以使之 -弟-線路ϋ案層互相電性絕緣， ㈤ 所製成。第-線路圖案層之線路、一線路=如由机痒材 可不互相重疊。 一弟一線路圖案層之線路 這些接觸窗可形成為—或多列。 本發明另提出一種半導 :基:以及—半導體晶片“包:括::帶電 :二第二線路 _ 二― < 了十所裏成，且至少一接觸窗 :線路圖案層形成於至少部分基膜之一第―:基膜上：； 線路圖案層形成於至少部分基膜之一第面士面，二 :^充於接觸窗内之導體材料而電性連接I。 二面上之—端子。半導體晶片之—表面％成於弟 電極墊。其中，半導體晶片係經由接:ΐ有接合 以路圖案層及第一表面上第二線路圖案接合 ^冷體晶片裝設於捲帶電路基板上。、喁子， 第1路圖案層的導線之一例如與第二線路圖案層的 9 1255021 14243pif.doc V線至 >、其中之一互相重聂。 半導體晶片封裝可更包括可為晶片凸塊。 樹脂密封捲帶電路基板與=部’其心絕緣密封 絕緣膜可形成於這些第 =之間的電性連接。— 線路圖案層互相電性絕緣:絕緣固案可層了:广吏這些第二 本發明更提出-種液晶顯示;4由^ =所製成。 路基板、-半導體晶片 匕括-捲帶電 板包括-基膜、—第一線路圖= 案層。基膜可由—絕緣材料 於部分基膜上。第至乂接觸窗形成 第-表面上。Ϊ 層形成於至少部分基膜之- 之-m ^ 案層形成於至少部分基膜 且經由填充於接觸窗内之導體材料而電性 ^形成於第—表面上之—端子。半導體晶片之一表面 上Ο括形成有接合部的多個電極墊。其中，半導體晶片係 經由接合部，接合至第—線路圖案層及第—表面上第二線 路圖案層的端子，以使半導體晶片裝設於捲帶電路基板上。 液晶顯不面板包括形成於液晶顯示面板之一表面上的至少 一面板圖案。液晶顯示面板係經由一導體膜而接合於至少 一苐二線路圖案層。 導體膜可為異方性導電膜(AniS0tr0pic Conductive Film， ACF)。第一線路圖案層的導線之一例如與第二線路圖案層 的導線至少其中之一互相重疊。接合部可為晶片凸塊。 液晶顯示器封裝可更包括一密封部，其係以絕緣密封 10 1255021 14243pif.doc 樹脂密封捲帶電路基板財導體晶片之 絕緣膜可形成於這些第二線路圖案以生連接。- 線路圖案層互相電性絕缘。@报、a B以使這些第二 A嘈ml 緣膜可由抗焊材所製成。 為讓本發明之上述和其他目的、特徵和 成 易懂，下文特舉較佳實施例 .’、、此更月“、、員 明如下。 1配口所_式，作詳細說 【實施方式】 =4 %示為本發明—實施例之捲帶電 與5b繪示為做為半導_裝之捲帶:載: 封裝在圖4中沿“A，，線之局部剖面圖。 如圖5a所示，半導體晶片封裝 盥一半導濟曰84 匕栝捲页電路基板 '千¥體曰曰片420。捲帶電路基板例如包括一基膜33〇、 -第-線路圖案層320、-第二線路圖案層34G。半導體晶 片420可電性連接至捲帶電路基板。 在本發明一實施例中，基膜330可為絕緣材料所製成， 且接觸窗360形成於部分基膜33G上。在捲帶承載器封裝 中，基膜330可於其中央部分形成一窗口，用以裝設半導 體晶片420。絕緣基膜33〇可為聚醯亞胺樹脂所製成。 接觸窗360可為使用雷射或衝孔製程所形成，且一導 體材料或插塞(plug)可填充於接觸窗36〇中。導體材料或插 基可包括鋁、銀、金、銅、鎳、前述材料之混合物或其他。 接觸窗360可鄰近於形成在捲帶電路基板之中央部分的窗 口，且可在捲帶電路基板之每個邊緣形成一列。 11 1255021 14243pif.doc 第一線路圖案層320可形成於基膜330之一笛 ^ 米〜表面。 第一線路圖案層320可為一導體材料所製成，其例如係一 銅箔。銅箔的表面可鍍上錫、金、鎳、焊料或其現八物” 形成銅箔於基膜330之第一表面的方法可包^一鑄造 (casting)製程、一壓合(laminating)製程、一電鍍製程與其^ t 鑄造製程可包括貼附一液態基膜於軋製的銅箔迷熱'硬化 (thermally curing)。壓合製程可包括放置軋製的_辖於1膜 上且熱焊接(thermally welding)。電鍍製程可包括沈積二銅馨 種子層於基膜上，放置基膜於可溶解銅之電解液中U貝以^ 藉由施加電力於電解液中以形成銅羯。 形成線路圖案層於銅箔上之方法可包括藉由執行一 钱刻製程而選擇性地餘刻銅羯。 第二線路圖案層340可形成於基膜33〇之一第二表面。 形成第二線路圖案層340之方法可與形成第一線路圖案層 320之方法相同。第二線路圖案層34〇可電性連接至一端^ 365,端子365可為形成於基膜33〇之第一表面的接觸 中的插塞。 #如圖元所示，第一線路圖案層320可形成於基膜33〇 之第一表面，且可由抗焊材所製成之一保護膜31〇所覆蓋 亚保護。保護膜310可覆蓋基膜330之底面，以使第一線 路圖案層320不會暴露出來。未被保護膜310覆蓋之内引 腳320a可電性連接至半導體晶片42〇。 第二線路圖案層340可形成於基膜330之第二表面， 12 1255021 14243pif.doc 且可由抗焊材所製成之一保護膜350所覆蓋並保護。保護 膜350可覆蓋基膜330之上表面，以使第二線路圖案層32〇 不會暴露出來。 θ 本發明之一實施例可包括如圖5a所示之捲帶承載器封 裝。捲帶電路基板可包括形成於基膜33〇之第一表面的一 第一線路圖案層320、可覆蓋線路圖案層32〇之一保護膜 310、可形成於基膜330之第二表面的一第二線路圖案層34〇 以及導體材料可填充於其中以藉由端子365電性連接至第籲 一線路圖案層340之接觸窗360。接觸窗360可形成於基膜 330之第一表面。 曰曰片凸塊可用以將半導體晶片420電性連接至捲帶電 路基板。晶片凸塊370與390可接合至電極墊38〇與4〇〇， 且可藉由一熱焊接製程形成於半導體晶片42〇之主表面。 這些晶片凸塊370與390可由金、銅、焊料、前述材料之 混合物或其他各種材料所製成。 第一線路圖案層320之内引腳320a電性連接於第二線 路圖案層340之端子365與半導體晶片働之間，且可為 以絕緣密封樹脂所製成的一密封部41〇所密封。密封部 可為環氧樹脂或石夕樹脂(silicon resin)所製成。 圖6a繪示為本發明包括形成於半導體晶片42〇上之 極墊380與400的-實施例的上視圖。如圖&所示 塾380與400可在半導體晶片420之每個邊緣安排為兩列， 以經由晶片凸塊370與390連接至内引腳32〇a與形成於基 13 1255021 14243pif.doc 膜330上之接觸窗36〇内的端子365。 本發明之另一實施例可包括—具有 層之捲帶承載H封裝。如圖5b料，铸體、案 括一捲帶電路基板與一半導體晶片420。捲帶可包 包括-基膜45。、一第一線路圖案層455、:板例如 層445與—第三線路圖案層奶。半導體晶片 接至捲帶電路基板。 5…了包性連 一實施例之捲帶電路基板可包括絕 =以及形成於部分基膜450上之接觸窗5〇〇 :版= 此捲▼承載器封裝中，基膜45〇 在 窗口，其可用以裝設半導 1括位於中央部分的- 醮亞胺樹脂所製i。片20。絕緣基膜彻可為聚 且-=:二直與：可為使用雷射或衝孔製程所形成， 包括Γί if!接觸窗36G中。導體材料或插塞可 ^^ ^至’’5、鎳、前述材料之混合物或其他。接 # 510可鄰近於形成在 的窗^且可在捲帶電路基板上形成兩列。中央^刀 第ί久圖案層455可形成於基膜450之第—表面。 麵箱的表面可鑛上錫為金—二體二料所製成為銅羯。 落於基膜450之第—表面的方法^程形成ί 合製程、-電鍍製程與其他。Γ匕括1"一、-壓 形成線路圖案層於銅箱上之方法可包括藉由執行一光 14 1255021 14243pif.doc 钱刻製程而選擇性地㈣銅箱。 路圖案層445可形成於基膜450之一第二表面。 形成苐一線路圖宏Μ/!/!。 衣®7 455之方法相同:、第日^方法可與形成第—線路圖案層 505,端子5〇 ^=圖案層445可電性連接至-端子 中的導體杨成於基膜彻之第—表面的接觸窗· 开q 路圖案層435可形成於第二線路圖案層445上。 ^成弟二線路圖安· g J。c 455之方法相π /\曰5之方法可與形成第一線路圖案層 -保護膜44Q5 °第f線路圖案層445可由抗焊材所製成之 -身：，、w :斤覆蓋並保護。保護膜440可覆蓋基膜450 紐絕緣。使第二線路圖案層445與第三線路圖案層435 如在ΪΓΪ路㈣層435可電性連接至—端子515，其例 接^ 2體材料或插塞於形成在基膜物之第一表面的 按觸窗510内。 之第如，5b所不’第一線路圖案層455可形成於基膜450 计^ 且可由抗焊材所製成之—保護膜460所覆蓋 ==4:異可覆蓋基膜33〇之底面，以使第-線 ，、曰 不s暴露出來。未被保護膜460覆蓋之内引 卞可电性連接至半導體晶片420。 故卜第二線路圖案層435可由抗焊材所製成之—保護膜430 ^是盖並保護。保護膜43〇可覆蓋基膜450之-表面，以 使第二線路圖案層435不會暴露出來。 15 1255021 14243pif.doc 、本發明之另一實施例可包括捲帶電路基板，其包括形 成於基膜450之第一表面的一第一線路圖案層455、可覆蓋 線路圖案層455之’保護膜460、可形成於基膜45Q之第二 表面的:第二線路圖案層445、可形成於第二線路圖案層445 亡之第二線路圖案層435以及導體材料可填充於其中以 藉由鳊子505與515電性連接至第二與第三線路圖案層 與435之接觸窗500與51〇。接觸窗5〇〇與51〇可形 臈450之第一表面。 、土 晶片凸塊可用以將半導體晶片42〇電性連接至捲帶電 路基板。晶片凸塊470、480與490可接合至電極墊4乃、牝5 與495 ’且可藉由一熱焊接製程形成於半導體晶片侧之一 表面。這些晶片凸塊470、480與490可由金、銅、焊料、 前述材料之混合物或其他各種材料所製成。 捲帶電路基板之第一線路圖案層455的内引腳45%電 性連接於第二與第三線路圖案層34〇之端子5〇5與515盘 士導體晶片420之間，且可為以絕緣密封樹脂所製成的二 ㈣部·所密封。密封部41G可為環氧樹脂或_脂所 在如圖6b所示之實施例中，電極墊彳乃、々^與49 二於半導體晶片42G安排為三列，以使其可經由晶片凸相 47〇、480與490連接至内引腳455a與形成於基膜45〇上戈 接觸窗500與510内的端子505與515。 雖然在上述實施例中係以二 或三層結構的線路圖案層 16 1255021 14243pif.doc 為例做介紹，但本發明亦可應用於四或更多層結構的線路 圖案層。圖6a與圖6b雖然分別繪示安排為兩列與三列的 電極墊，但亦可如圖3b所示採交錯排列或其他排列方式。 圖7繪示為本發明另一實施例之捲帶電路基板的外弓丨 腳的上視圖，同時也可為圖4之“B”部分的放大圖。外弓丨腳 E可為第一線路圖案層32〇之外引腳，而外引腳ρ可為第 二線路圖案層340之外引腳。捲帶電路基板630之外弓丨腳 E與F可電性連接至一液晶顯示面板或板子(例如印刷電路_ 板）。本發明一實施例之外引腳可連接至一液晶顯示面板， 標號710可表示接觸窗710，其可形成於基膜330中且可連 接至外引腳F。 圖8與9繪示為本發明一實施例之捲帶電路基板的外 引腳的局部剖面圖。圖8與9所示之外引腳的電性連接可 與圖5a與5b所示之外引腳的電性連接不同。 在捲帶電路基板之内引腳，第二線路圖案層340可重 ®於第了線路圖案層32〇上’接觸窗·可形成於基膜33〇 中=使，二線路圖案層34G可通過基膜33G而電性連接至 =^，3日片420。在捲帶電路基板之外引腳，第—線路圖案 層與第二線路圖幸厚W $ 茶層了不互相重豐。接觸窗可形成於表層 、土膜30中，例如第二線路圖案層34〇之第二表面。 圖8可為圖7所示之外引腳E的局部剖面圖。如圖8 示，在本發明另—實施例中， 曰 捲帶電路基板盥-液⑽^料可包括一 液日日顯不面板690。捲帶電路基板包括基 1255021 14243pif.doc 膜330與第一線路圖案層32 接至捲帶電職板。 l㈣板_可電性連 第-線路圖案層320可形成於基膜33〇之第 且可由抗焊材所製成之保護膜31〇所 310可覆蓋基膜330之底層，以#…。保護膜 、 以使弟一線路圖案声丁在 破暴露。然而，一外引腳32〇b可 ^ : " _且不被保護膜3U)所覆蓋。連接至液3日顯示面板 經由-熱焊接製程，外引腳32〇b可 液晶顯示面板690之主表面的一面彳 連接至形成於 面板圖案660。外引腳32〇b 與面板圖案660可精由配置—異方性導· _ 間而互相熱焊接。 、 ；兩者之 圖9可為圖7所示之外引腳F的局部剖面圖。在本發 明-實施例中’半導體晶片封裳可包括具有基膜伽 〜線路圖案層340的-捲帶電路基板以及 捲 電路基板的液晶顯示面板690。 逆接至捲f -接觸窗71G可形成於基膜33G，以使第二線路圖案 層340可通過基膜330而電性連接至液晶顯示面板_ ^ 命板圖案72〇。第二線路圖案層34〇可電性連接至於某 ^ 330之第-表面的-端子鳩，端子3儀可為接觸窗71土〇 填充有一導體材料或插塞。 、第二線路圖案層M0之端子鳩可電性連接至形成於 液晶顯示面板690之主表面的一面板圖案72〇。端子34沘 與面板圖案72G可藉她置—異方性導電膜於兩者之 18 1255021 14243pif.doc 間而互相熱焊接。 第-線路圖案層MO可形 膜3二所覆蓋：；膜 被暴露。、 頁面，喊第二線路圖案層340不會 圖10可為圖7中沿H_H，線之 案層320可形成於基膜33〇之 =圖 案層340可形成於基膜33〇 ,, . _ . μ 340 ^ ^ 乐—表面。弟二線路圖案 之線路可位於第一線路圖案層320之線路之間。第 -線路圖，層32〇之線路與第二線路圖案層糊之線路可 不互相重疊。 雖’、、、:在上述實施例中係以二層結構的線路圖案層為例 、口但本發明亦可應用於三或更多層結構的線路圖案 層0 、雖然本發明之實施例係以-半導體晶片藉由一晶片凸 塊連接至捲帶電路基板以及一液晶顯示面板藉一異方性導 電膜連接至捲帶電路基板為例，但晶片凸塊與異方性導電 膜可交換或搭配使用。 雖然本發明之實施例係以捲帶承載器封裝為例，但本 發明也可應用於晶片-膜接合技術(Chip 〇n Film)，其可應用 捲帶自動接合技術。 Μ 〜 在本發明之實施例中，二或二層結構的線路圖案層可 形成於-基膜之表面，且可藉由連接至線路圖㈣之接觸 19 1255021 14243pif.doc έ)而電性連接至 、，册 平—體日日片或液晶顯示面板，囚此可在 二捲帶電路基板及/或半導體晶片封裝中獲得微小的間距。 所形成之引腳數量也可減少，引腳之寬度也可縮小， 可縮：的距離可加寬，因此凸塊之安排裕度可增加且間距 3本發明已以較佳實施例揭露如上，然其並非用以 二門Ϊ明、’'任何此技藝者，在不脫離本發明之精神 範圍去視$ 些許之更動與潤飾’因此本發明之保護 Ζ見後附之申請專利範圍所界定者為準。 L圖式間單說明】 繪示為一習知捲帶電路基板的局部示意圖。 園2緣不為一習知用於半導體曰 封裝的局部剖面圖。 牛今體曰曰片封衣之捲页承载器 之半ίιΓ曰Ϊ 不為可裝設於—習知捲帶承載器封農上 成之電極墊的配置的上視圖。 圖。 3 丁 ”、、本發明—實施例之捲帶電路基板的上铜 中捲裝= 載器襄設於本發明—實施例之捲帶厚 圖。 、—3上所形成之電極塾的配置的上福 圖71會示為本發明-實施例之捲帶電路基板的外㈣ 20 1255021 14243pif.doc 的示意圖。 圖8與9繪示為本發明一實施例之捲帶電路基板的外 引腳的局部剖面圖。 圖10繪示為圖7中沿H-H’線之剖面圖。 【主要元件符號說明】 100 :捲帶電路基板 110 :窗口 120 ··絕緣基膜 130 :保護膜 140 ··線路圖案層 140a :内引腳 150 :晶片凸塊 160 :電極墊 170 :密封部 180 :半導體晶片 2⑻：捲帶承載器封裝 220、240 :電極墊 310、350、430、440、460 :保護膜 320、455 ·•第一線路圖案層 320a、455a :内引腳 330、450 :基膜 340、445 :第二線路圖案層 360、500、510 :接觸窗 365、505、515、340b :端子 370、390、470、480、490 ··晶片凸塊 1255021 14243pif.doc 380、400、475、485、495 :電極墊 410 :密封部 420 :半導體晶片 435 :第三線路圖案層 630 :捲帶電路基板 660、720 :面板圖案 670、740 :異方性導電膜 690 :液晶顯示面板 710 :接觸窗 E、F、320b :夕卜引腳
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Claims (1)

1255021 爲第93122245號中文專利範圍無劃線修正本
—Hip日期:94年12月12日 申請專利範圍： 1·一種捲帶電路基板，包括： 一基膜，至少一接觸窗形成於部分該基膜上，· 一第一線路圖案層，形成於至少部分該基膜之一第一 表面上；以及 ~至少一第二線路圖案層，形成於至少部分該基膜之- f二表面’且經由該接觸窗電性連接至形成 上之一端子。 π 言线^申々請專利範圍第1項所述之捲帶電路基板’其中 ^ Μ 案層的導線之—無第二線路®案層的導線 <一互相重豐。 唁第212利範圍第2項所述之捲帶電路基板，其中 臈而密^。層與該第二線路圖案層係藉由至少一保護 當該第二線電路基板，其中 成於該些第二線^為—或更多時，—絕緣膜係形 互相電性絕緣。·案層之間，以使該些第二線路圖案層 6·如申請專利範 該絕緣膜係姑焊销叙捲帶電路基板，其中 申專利軌圍第1項所述之捲帶電路基板，其中 23 1255021 線路圖案層的線路係位於該第一線路圖案層的線路 8.如申請專利範㈣7項所述之捲帶電路基板，其中 該第-線路圖案層與該第二線路圖案層係#由至少一保護 膜而密封。 9.如申請專利範圍第8項所述之捲帶電路基板，其中 該保護膜係由抗焊材所製成。 木二=·如申請專利範圍第8項所述之捲帶電路基板，其中 當該第二，路圖案層之數量為二或更多時，一絕緣膜係形 成於忒些第一線路圖案層之間，以使該些第二線路圖案層 互相電性絕緣。 、曰 上11·如申請專利範圍第1〇項所述之捲帶電路基板，其 中該絕緣獏係由抗焊材所製成。 > ^2·如申請專利範圍第11項所述之捲帶電路基板，其 中忒第一線路圖案層之導線與該第二線路圖案層之導線不 互相重疊。 13·如申請專利範圍第1項所述之捲帶電路基板，豆中 該接觸窗係形成為一或多列。 上Μ 14.如申請專利範圍第丨項所述之捲帶電路基板，其中 遠第二表面係相對於該基膜之該第一表面。 ^ 15·如申請專利範圍第1項所述之捲帶電路基板，其中 "亥基膜係由絕緣材料所製成。 16·如申睛專利範圍第1項所述之捲帶電路基板，其中 24 1255021
二=’至少一接觸窗形成於部分該基膜上； $線路圖案層’形成於至少部分該基膜之一 第一表面上； 至少一第二
接合部的多數個電極墊 部而接合至該第一線政 極塾’其中該半導體晶片係經由該接合 線路圖案層及該第一表面上該 第二線路 圖案層的該端子，$彳替— 乂使忒半導體晶片裝設於該捲帶電路基 板上。 18:如中請專利範圍第17項所述之半導體晶片封裝， ::。亥第-、線路圖案層❸導線之一與該第二線路圖案層的 導線之一互相重疊。 、 19·如申請專利範圍第18項所述之半導體晶片封裝， 其中該接合部係晶片凸塊。 =^如+申請專利範圍第19項所述之半導體晶片封裝， 其中田u亥第—線路圖案層之數量為二或更多時，一絕緣膜 係幵7成於4些帛二線路圖案層之㈤，以使該些帛二線路圖 25 1255021 案層互相電性絕緣。 其中==二::所述之半灿封裝， 更包之半導趙晶_， 板與該半導體晶片===:脂密封該捲帶電路基 且中㈣17稍述之半物μ封裳， ，、μ弟一表面係相對於該基膜之該第一表面。 並中專纖㈣17項所狀轉_封褒， 八中该基祕由絕緣材料所製成。 < 盆中專利卿第24項所述之半導《片封褒， 電經由填充於該接版^ 連接至①成於_-表面上之該端子。 26·—種液晶顯示器封裝，包括·· 一捲帶電路基板，包括·· 基膜，至少一接觸窗形成於部分該基膜上； ^第-線路圖案層，形成於至少部分該基膜之— 弟一表面上； 之一 Ϊ少Γ第二線路圖案層，形成於至少部分該基膜 莖一：：且經由該接觸窗電性連接至形成於該 弟一表面上之一端子； _的半多導=二 夕㈣極墊，其中該半導體晶片係經由該接合 26 1255021 部而接合至該第一線路圖案層及該第一表面上該第二線路 圖案層的該端子，以使該半導體晶片裝設於該捲帶電路基 板上；以及 一液晶顯示面板，包括形成於該液晶顯示面板之主表 面上的至少一面板圖案，其中該液晶顯示面板係經由一導 體膜而接合至至少一該第二線路圖案層。 27. 如申請專利範圍第26項所述之液晶顯示器封裝， 其中該導體膜係一異方性導電膜。 28. 如申請專利範圍第26項所述之液晶顯示器封裝， 其中該第一線路圖案層的導線之一與該第二線路圖案層的 導線之一互相重疊。 29. 如申請專利範圍第28項所述之液晶顯示器封裝， 其中該接合部係晶片凸塊。 30. 如申請專利範圍第29項所述之液晶顯示器封裝， 其中當該第二線路圖案層之數量為二或更多時，一絕緣膜 係形成於該些第二線路圖案層之間，以使該些第二線路圖 案層互相電性絕緣。 31. 如申請專利範圍第30項所述之液晶顯示器封裝， 其中該絕緣膜係由抗焊材所製成。 32. 如申請專利範圍第28項所述之液晶顯示器封裝， 更包括一密封部，其係以絕緣密封樹脂密封該捲帶電路基 板與該半導體晶片之間的電性連接。 33. 如申請專利範圍第26項所述之液晶顯示器封裝， 27 1255021 其中該第二表面係相對於該基膜之該第一表面。 如申請專利範圍第26項所述之液晶顯示器封裝， 其中該基膜係由絕緣材料所製成。 35.如申請專利範圍第26項所述之液晶顯示器封裝， 其中該第二線路圖案層經由填充於該接觸窗之導體材料而 電性連接至形成於該第一表面上之該端子。 28
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100632257B1 (ko) * 2004-11-09 2006-10-11 삼성전자주식회사 액정 디스플레이 구동용 탭 패키지의 배선 패턴 구조
KR100728755B1 (ko) * 2005-06-24 2007-06-19 삼성전기주식회사 범프를 이용한 인쇄회로기판 및 그 제조방법
US7825526B2 (en) * 2005-09-30 2010-11-02 Nxp B.V. Fine-pitch routing in a lead frame based system-in-package (SIP) device
TWI311356B (en) 2006-01-02 2009-06-21 Advanced Semiconductor Eng Package structure and fabricating method thereof
KR100757910B1 (ko) * 2006-07-06 2007-09-11 삼성전기주식회사 매립패턴기판 및 그 제조방법
CN101515574B (zh) * 2008-02-18 2011-06-22 旭德科技股份有限公司 芯片封装载板、芯片封装体及其制造方法
US8017873B2 (en) * 2008-03-03 2011-09-13 Himax Technologies Limited Built-in method of thermal dissipation layer for driver IC substrate and structure thereof
KR101259844B1 (ko) * 2011-01-31 2013-05-03 엘지이노텍 주식회사 리드 크랙이 강화된 전자소자용 탭 테이프 및 그의 제조 방법
KR101633373B1 (ko) * 2012-01-09 2016-06-24 삼성전자 주식회사 Ｃｏｆ 패키지 및 이를 포함하는 반도체 장치
CN103296489B (zh) 2012-04-13 2015-08-26 上海天马微电子有限公司 连接装置、平板装置、图像传感器、显示器及触摸设备
CN103745967A (zh) * 2013-12-05 2014-04-23 南通富士通微电子股份有限公司 引线框架和封装结构
KR102276871B1 (ko) * 2014-09-30 2021-07-12 엘지디스플레이 주식회사 칩-온-필름 패키지
KR20160099440A (ko) * 2015-02-12 2016-08-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 기판 분리 및 비도핑 채널을 갖는 집적 회로 구조물
KR102426753B1 (ko) * 2015-12-04 2022-07-29 삼성디스플레이 주식회사 인쇄회로기판 및 이를 포함하는 표시 장치
US10201083B2 (en) * 2015-12-04 2019-02-05 Samsung Display Co., Ltd. Printed circuit board and display apparatus including the same
KR102438400B1 (ko) * 2015-12-14 2022-09-02 삼성디스플레이 주식회사 인쇄회로기판 및 이를 포함하는 표시 장치
KR102492104B1 (ko) * 2015-12-10 2023-01-27 삼성디스플레이 주식회사 인쇄회로기판 및 이를 포함하는 표시 장치
KR102537545B1 (ko) * 2016-05-10 2023-05-30 삼성디스플레이 주식회사 인쇄회로기판 및 이를 포함하는 표시 장치
KR102525875B1 (ko) 2016-06-24 2023-04-27 삼성전자주식회사 필름 패키지, 패키지 모듈, 및 패키지의 제조 방법
KR102503746B1 (ko) * 2017-12-29 2023-02-23 엘지디스플레이 주식회사 표시장치
KR102469299B1 (ko) * 2018-01-03 2022-11-23 삼성디스플레이 주식회사 표시 장치
TWI703686B (zh) * 2019-04-10 2020-09-01 南茂科技股份有限公司 薄膜覆晶封裝結構
KR20210099435A (ko) * 2020-02-04 2021-08-12 삼성전자주식회사 지문 인식 겸용 터치 센서 및 이를 포함하는 디스플레이 장치
KR20220163062A (ko) 2021-06-02 2022-12-09 삼성전자주식회사 복수의 게이트 집적회로들이 실장된 멀티칩 필름 패키지를 포함하는 디스플레이 장치

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6046040A (ja) * 1983-08-24 1985-03-12 Nec Corp 半導体装置
JPS6419737A (en) * 1987-07-15 1989-01-23 Hitachi Ltd Multilayer interconnection tape carrier
JPH0638417B2 (ja) * 1987-10-07 1994-05-18 株式会社東芝 半導体装置
JPH0282038U (zh) * 1988-12-14 1990-06-25
JPH02251159A (ja) * 1989-03-24 1990-10-08 Nec Corp テープキャリア
JPH02265254A (ja) * 1989-04-05 1990-10-30 Nec Corp 半導体装置用テープ・キャリア
US5639989A (en) * 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
JP3270807B2 (ja) 1995-06-29 2002-04-02 シャープ株式会社 テープキャリアパッケージ
JP3450590B2 (ja) * 1996-06-04 2003-09-29 キヤノン株式会社 集積回路の端子接続構造
US6150193A (en) * 1996-10-31 2000-11-21 Amkor Technology, Inc. RF shielded device
US6175151B1 (en) * 1997-01-23 2001-01-16 Seiko Epson Corporation Film carrier tape, semiconductor assembly, semiconductor device, and method of manufacturing the same, mounted board, and electronic instrument
JP3065010B2 (ja) 1997-12-26 2000-07-12 日本電気株式会社 半導体装置
US20010007373A1 (en) * 2000-01-12 2001-07-12 Yoshinori Kadota Tape carrier for semiconductor device and method of producing same
KR20020065705A (ko) 2001-02-07 2002-08-14 삼성전자 주식회사 테이프 배선 기판과 그 제조 방법 및 그를 이용한 반도체칩 패키지
KR20030029743A (ko) * 2001-10-10 2003-04-16 삼성전자주식회사 플랙서블한 이중 배선기판을 이용한 적층 패키지
JP2003255850A (ja) * 2002-03-05 2003-09-10 Pioneer Electronic Corp 表示パネル基板及び表示装置

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Publication number Publication date
US7087987B2 (en) 2006-08-08
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