TW594987B - Lateral junction filed-effect transistors - Google Patents

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Shin Harada
Kenichi Hirotsu
Hiroyuki Matsunami
Tsunenobu Kimoto
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Sumitomo Electric Industries
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Description

⑴ 玖、發明說明 U月义月應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 技術領域 本發明係關於橫型接合型場效電晶，更特定地為，維持 良好的耐壓性能並可減低開電阻之橫叟接合型場效電晶。 背景技術 接合型場效電晶（以下稱為JFET(Junction Field Effect Tl'anS1St〇r))為，於載子通過之通道區域之側部所設之pn接 口’由閘及電極印加逆偏壓，使由Ρ η接合之空乏層向通 道區域擴大，以控制通道區域之導電度進行開關等動作。 其中’橫型JFET為，於通道區域載子於元件表面平行移動 者。 通道之載子電子（η型）或電洞（ρ型）均可，但通常，用SiC 為半導體基板之jFET，將通道區域當作η型雜質區域較 多’於以後之說明在便宜上，通道之載子以電子，因此通 道區域當作η型雜質區域將話題進行，但亦有將通道區域 當作ρ型雜質區域的情形，不言即是。 圖7為，表示先前之橫型jFET之剖面圖（美國專利登記號 碼 5,264,713 Junction Field-Effect Transistor Formed in Silicon
Carbide ·接合型場效電晶體製於碳化秒）。p型ye基板iio 上配置p +型之磊晶層112，其上形成ιΓ型通道層114。通道 層1 1 4上’夾著溝渠1 2 4，一邊配置η型源極區域丨丨6，又另 一邊配置η型汲極1 1 8，於其各個上方配置源極電極1 2 〇與 沒極電極1 2 2。S i C基板1 1 0之背面侧，形成有閘極接觸層 130，其上設有閘極電極（為示於圖）。設有通過源極/汲極 -6 - 594987 發噼說明續頁 區域1 16，1 1 8達到通道層1 1 4之中之深度之溝渠1 2 4，溝渠 124之底部與第1導電型磊晶層1.1 2之間之，第2導電型之磊 晶層114形成有通道。 於磊晶層1 1 2之p型雜質濃度值，較含通道之磊晶層1 1 4 之η型濃度值高，以對接合部印加逆偏壓使空乏層向通道 擴大的構成。當空乏層阻塞通道時，電流無法通過通道， 而成關狀態。因此，以加減逆偏壓之大小，可控制空乏層 是否遮斷通道。該結果，例如，加減閘極、源極間之逆偏 壓，以進行電流之開關控制為可能。 進行大電流之開關控制時，為降低耗電等，非常期望將 開電阻降低。但是，若將通道厚度或通道層雜質濃度提高 以降低電阻則，有耐壓性能降低的問題。 圖8為，為說明橫型JFET之耐壓特性，表示通道、源極、 汲極及閘極之剖面圖。又，圖9為，說明崩潰電壓時汲極/ 閘極間電場分布之剖面圖。圖9所示，電場分布為由ρ型羞 晶層至沒極電極間之η型系晶層内之電場分布。於該圖9 中，Emax為表示，由沒極至ρη接合間之距離W當作空乏層 時之崩潰電壓。該Emax，可表示為如下之（1)式。但，q 為電子帶電量、Nd為由汲極電極至pn接合間之η型雜質濃 度、es表示半導體之介電常數。
Emax=qNdW/ ε s........................(1) 源極接地時、因崩潰發生.時汲極·閘極間之電壓成最 大，崩潰電壓Vb，即耐壓為，由以下（2)〜（4)式得到。在此， Vdgmax為，可於汲極·閘極間印加之最大電壓，又，Vgs 594987 發嚼說调續頁 雜質濃度為高濃度之第2導電型雜質；第3半導體層，其位 於前述第2半導體層之上，含有第1導電型雜質；源極/汲 極區域層，其設於前述第3半導體層中以特定間隔隔開， 含有較前述第2半導體層之雜質濃度為高濃度之第2導電 型雜質；閘極區域層，其於前述第3半導體層中之前述源 極/汲極區域層間，其下面延在至前述第2半導體層地設 置，較前述第2半導體層之雜質濃度為高濃度之第1導電型 之雜質濃度。 以採用前述之構成，並非通常的第1導電型雜質與第2 導電型雜質之接合（pN接合）所見之電場分布，而實現接近 平行平板型之電容器之等電場分布。其結果，較先前構造 之橫型JFET，可保持耐壓，降低開電阻為可能。 又，於前述發明，以上述第2半導體層，與上述第3半導 體層之雜質濃度為大略相同為佳。以該構成，更有效果 地，可保持耐壓，降低開電阻為可能。 基於此發明之橫型JFET之其他局面則具備：第1半導體 層，其位於半導體基板上含有第.1導電型雜質；第2半導體 層，其位於前述第1半導體層之上，含有較前述第1半導體 層之雜質濃度為高濃度之第2導電型雜質；源極/汲極區 域，其設於前述第2半導體層之中以特定間隔隔開，含有 較前述第2半導體層之雜質濃度為高濃度之第2導電型雜 質；閘極區域層，其設於前述第2半導體層中之前述源極/ 汲極區域層間，含有較前述第2半導體層之雜質濃度為高 濃度之第1導電型之雜質濃度。 594987 (5) 以採用前述之構成，並非通常的第1導電3 導電型雜質之接合（pN接合）所見之電場分布， 平行平板型之電容器之等電場分布。其結果， 之橫型JFET，可保持耐壓，降低開電阻為可能 又，於前述發明，以較於前述第1半導體層 前述閘極區域層之接合之擴散電位擴大之玄 為小為佳。以採用該構成，使之可實現常關。 又，於前述發明，以於前述第1半導體層與 域層所夾之前述第2半導體層，設有有與前述 略同之雜質濃度，更有同電位之雜質植入區墙 用該構成，可更有效果地將通道電阻降更低， 開電阻。 又，於前述發明，以設1個前述雜質植入區 採用該構成，實效的通道厚變大，可更有效果 阻。 又，於前述發明，以前述雜質植入區域之最 閘極區域層之最下部之間之間隔，較以前述I 與前述閘極區域層之接合之擴散電位擴大之 隔之2倍為小，前述雜質植入區域之最下部與I 之最上部之間隔，較以前述第2半導體層與前 區域之接合之擴散電位擴大之空乏層之間隔J 採用該構成，使之可實現常關。 又，於前述發明，以將前述雜質植入區域言 佳。以採用該構成，可更有效果地將通道電阻 !雜質與第2 而實現接近 較先前構造 〇 之最上部與 乏層之間隔 前述閘極區 閘極區域層 為佳。以採 再者可降低 域為佳。以 地降低開電 上部與前述 $ 2半導體層 空乏層之間 ^ 1半導體層 述雜質植入 b小為佳。以 匕2個以上為 降更低，再 -10 - 594987 (6) 發明說明讀頁 者可降低開電阻。 又，於前述發明，以與前述閘極區域層最近接之前述雜 質植入區域之最上部與前述閘極區域層之最下部之間之 間隔，較以前述第2半導體層與前述閘極區域層之接合之 擴散電位擴大之空乏層之間隔之2倍為小，前述雜質植入 區域相互之間隔，較以前述第2半導體層與前述閘極區域 層之接合之擴散電位擴大之空乏層之間隔之2倍為小，與 前述第1半導體層最近接之前述雜質植入區域之最下部與 前述第1半導體層之最上部之間之間隔，較以前述第2半導 體層與前述雜質植入區域之接合之擴散電位擴大之空乏 層之間隔為小為佳。以採用該構成，使之可實現常關。 基於此發明之橫型JFET之更其他局面則具備：第1半導 體層，其位於半導體基板上含有第1導電型雜質；第2半導 體層，其位於前述第1半導體層之上，含有較前述第1半導 體層之雜質濃度為高濃度之第2導電型雜質；第3半導體 層，其位於前述第2半導體層之上，含有第1導電型雜質； 源極/汲極區域層，其設於前述第3半導體層中以特定之間 隔隔開，含有較前述第2半導體層之雜質濃度為高濃度之 第2導電型雜質；閘極區域層，其於前述第3半導體層中之 前述源極/汲極區域層之間，下面為延在至前述第1半導體 層之區域，與延在至前述第2半導體層之區域存在地被設 置，且含有較前述第2半導體層之雜質濃度為高濃度之第1 導電型雜質。 又，於前述發明，以前述第2半導體層之厚度與前述第3 -11 - 594987 發《說明續頁 半導體層之厚度為大略相同，而前述第3半導體層之雜質 濃度，設為前述第2半導體層之雜質濃度之大略一半之濃 度為佳。 又，於前述發明，以前述第3半導體層之厚度，為前述 第2半導體層之厚度之大略一半，而前述第3半導體層之雜 質濃度，設為前述第2半導體層之雜質濃度之大略相同為 佳。 以採用前述之構成，於印加特定電壓時，可將位於閘極 區域層與沒極區域層之間之第3半導體層’與該第3半導體 層所接範圍之第2半導體層全部以空乏層充滿。其結果， 無需招致第2半導體層厚度之增加、電阻值之增加，可容 易地得到耐壓值大的橫型JFET。 基於此發明之橫型JFET之更其他局面則具備：第1半導 體層，其位於半導體基板上含有第1導電型雜質；第2半導 體層，其位於前述第1半導體層之上，含有較前述第1半導 體層之雜質濃度為高濃度之第2導電型雜質；第3半導體 層，其位於前述第2半導體層之上，含有第1導電型雜質； 源極/汲極區域層，其設於前述第3半導體層中以特定間隔 隔開，含有較前述第2半導體層之雜質濃度為高濃度之第2 導電型雜質；閘極區域層，其含有設於前述第3半導體層 中之前述源極區域與前述汲極區域層之間之第1導電型雜 質濃度，於印加特定電壓時，位於前述閘極區域層與前述 汲極區域層之間之第3半導體層，為可將該第3半導體層所 接的範圍之前述第2半導體層全空乏層化，設定前述閘極 594987 (9) 養_說_續頁
以下參照圖面說明基於本發明之實施形態。圖1為，為 概念地說明基於本發明之運作原理之模式圖。在者，圖1， 雖為說明對於閘極區域與汲極區域之間之電場分布，但閘 極區域與源極區域之間之電場分布亦可同樣的想法。基於 本發明之橫型JFET之構造，具備：n型半導體層3，其由η 型雜質區域所成；與ρ型半導體層8，其由ρ型雜質區域所 成。再者，該ρ型半導體層8中設有：ρ +型閘極區域層7， 其延在到η型半導體層3，含有較η型半導體層3之雜質濃 度為高濃度之ρ型雜質濃度；與η +型半導體層9，其對該 ρ +型閘極區域層7以特定之間隔隔離位置，含有較η型半導 體層3之雜質濃度為高濃度之η型雜質濃度。 於前述之構成，對Ρ +型閘極區域層7與η +型半導體層9之 間的電場分布，以下說明。 η型半導體層3之卜瓦松方程式為，可表示如下述（5)式。 dEx/dx + dEyl dy + dEz !dz--pis................(5) p :空間電荷密度 ε :介電常數
在此，因Εχ = 0，（5)式可以，下述（6)式表示。 dEy I dy 二-ρ 丨 ε - dEz 丨 dz....................... ( 6 ) 於前述之構造，雖由外部之電壓為向y方向印加，但空乏 層並不只y方向，亦延向z方向，可成立與3Ez/& = · · · ( 7) 相近的關係。 因此，观少/办=0即，與Ey=constant相近的條件成立。於前 述之構造，並非通常ρ N接合所見之電場分布，而實現接 近平行平板型之電容器之等電場分布。其結果，較先前構 14 594987 (10) 發_說明續頁 造之橫型J F E T，可保持耐壓，降低開電阻為可能。以下， 說明採用前述構造之橫型JFET之具體之構造之實施例。 (實施例1) 參照圖2，說明本實施例之橫型JFET之構造。作為半導 體基板，不問是否為導電型利用S i C單結晶基板。該S i C 單結晶基板1之上有，如圖2所示，設有含有第1導電型雜 質之作為第1半導體層之ρ·型磊晶層2。該形磊晶層2上設 有，含有較p-型磊晶層2之雜質濃度為高濃度之第2導電型 雜質作為第2半導體層之η型磊晶層3。該η型磊晶層3上設 有，作為第3半導體層之ρ型磊晶層6。 該Ρ型磊晶層6中設有，以特定間隔隔開，含有較η型磊 晶層3之雜質濃度為高濃度之第2導電型雜質之η +型源極 區域層5、及η +型汲極區域層9。·又，於源極區域層5、及 沒極區域層9之間，下面延在至η逛磊晶層3之中地，設含 有較η型磊晶層3之雜質濃度為高濃度之第1導電型雜質之 Ρ +型閘極區域層7。 η型源極區域層5、η +型汲極區域層9、及η +型ρ +型閘極 區域層7表面各個設有，源極電極1 〇、閘極電極1 1、及汲 ^私極1 2。在者，源極區域層5之旁，形成有達！Γ型磊晶 層2之半導體層4。 由心迷構成所成之橫型，於财壓為500 V時，將η型 ^ ' I~ 曰 < 厚度以1·〇 μιη，源極區域層5及汲極區域層9之厚 度（d)以0.5 μιη，將ρ型磊晶層6及η型磊晶層3之雜質濃度雙 万同寺為1.2xl〇i7 cm〇，ρ·形磊晶層2之厚度⑻以3 〇 _，雜 -15 - 594987 (ii) 發_讒_續頁 質濃度為1.〇χ 1〇16 cnT3時，Lgd成，2.2 μιη。又，常關型時則 成，Lgs 与 0、a< 160 nm。 以上，本實施例之構造，並非通常pn接合所見之電場分 布，而實現接近平行平板型之電容器之等電場分布。其結 果，較先前構造之橫型JFET，可保持耐壓，降低開電阻 為可能。 又，以使前述第2半導體層與p型磊晶層6之雜質濃度雙 方同等，可更有效地，保持耐壓，將開電阻降最多。 (實施例2) 參照圖3，說明本實施例之橫型JFET之構造。於前述實 施例1之橫型JFET，於η型磊晶層3上設有p型磊晶層6，於 設有該ρ型磊晶層6設有η +型源極區域層5、η +型汲極區域 層9及ρ +型閘極區域層7。而本實施例之橫型JFET為，於η 型磊晶層3上不設ρ型磊晶層6，而於η型磊晶層3上設有η + 型源極區域層5、η +型汲極區域層9及為特徵。其他的構成 與實施例1相同。 以前述之構成亦為，並非通常ΡΝ接合所見之電場分 布，而實現接近平行平板型之電容器之等電場分布。其結 果，較先前構造之橫型JFET，可保持耐壓，降低開電阻 為可能。 又，於前述構成，將形磊晶層2之最上部與p +型閘極 區域層7之最下部之間的間隔（a)設為，較以η型磊晶層3與 Ρ +型閘極區域層7之接合之擴散·電位擴大之空乏之間隔為 小。以此，以由擴散電位擴大之空乏層，於閘極0 V時， -16 - 594987
發_說_續頁 因通道完全夾止，可實現常關型。 (實施例3) 參照圖4，說明本實施例之橫型JFET之構造。本實施例 之橫型JFET之構造，與前述實施例1之橫型JFET之基本構 造相同，夾於p~型磊晶層2與p +型閘極區域層7之間區域之 η型磊晶層3中，設由與p +型閘極區域層7略同之雜質濃度 所成，又擁有同電位之一個雜質植入區域1 7為特徵。
以前述之構成亦為，並非通常ΡΝ接合所見之電場分 布，而實現接近平行平板型之電容器之等電場分布。其結 果，較先前構造之橫型JFET，可保持耐壓，降低開電阻 為可能。
又，於前述構成，雜質植入區域17之最上部與p +型閘極 區域層7之最下部之間的間隔（a 1)設為，較以η型嘉晶層3 與ρ +型閘極區域層7之接合之擴散電位擴大之空乏之間隔 之2倍為小，雜質植入區域1 7之最下部與ρ _形系晶層2之最 上部之間的間隔（a2)設為，較以η型磊晶層3與雜質植入區 域1 7之接合之擴散電位擴大之空乏之間隔為小，以由擴散 電位擴大之空乏層，於閘極0V時，因通道完全夾止，可 實現常關型。 (實施例4) 參照圖5，說明本實施例之橫型JFET之構造。本實施例 之橫型JFET之構造，與前述實施例3之橫型JFET之基本構 造相同，夾於p”型磊晶層2與p +型閘極區域層7之間區域之 η型磊晶層3中，設由與p +型閘極區域層7略同之雜質濃度 -17- 594987 (π) 發曝說明續頁 所成，又擁有同電位之一個雜質植入區域1 7 a、1 7 b為特徵。 以前述之構成亦為，並非通常PN接合所見之電場分 布，而實現接近平行平板型之電容器之等電場分布。其結 果，較先前構造之橫型J F E T，可保持耐壓，降低開電阻 為可能。
又，於前述構成，與p +型閘極區域層7最近接之雜質植 入區域1 7 a之最上部與p +型閘極區域層7之最下部之間的 間隔（a 1)設為，較以η型磊晶層3與p +型閘極區域層7之接 合之擴散電位擴大之空乏之間隔之2倍為小，雜質植入區 域17a、17b相互之間隔（d)設為，·較以η型磊晶·層3與ρ +型閘 極區域層7之接合之擴散電位擴大之空乏之間隔之2倍為 小，與ίΓ形磊晶層2最近接之雜質植入區域17b之最下部與 形磊晶層2之最上部之間的間隔（a2)設為，較以η型磊晶 _ 層3與雜質植入區域17a、17b之接合之擴散電位擴大之空 乏之間隔為小，以由擴散電位擴大之空乏層，於閘極0 V 時，因通道完全夾止，可實現常關型。 (實施例5 ) Φ 參照圖6，說明本實施例之橫型JFET之構造。於前述各 實施例之構造，為使元件耐壓變大，有將η型系晶層3之雜 質濃度以低濃度，且將該基板深度方向之厚度變大的必 要，該情形，會產生η型悬晶層3之電阻值急劇變大的問 題。又，於η型磊晶層3之基板深度方向之厚度變大時，會 產生通道厚之控制變難的問題。 因此，於本實施例，與前述實施例1之構造比較時，以 -18 -

Claims (1)

  1. 594987 第〇91113〇45號中請案 分k/修正 中文申請專利範圍替換本(92年10月）心 拾、申請專利範圍 1. 一種橫型接合型場效電晶體，其特徵在於包含： 第1半導體層，其位於半導體基板上含有第1導電型（Ρ) 雜質； 第2半導體層，其位於前述第1半導體層之上，含有較 前述第1半導體層之雜質濃度為高濃度之第2導電型（η) 雜質； 第3半導體層，其位於前述第2半導體層之上，含有第 1導電型（Ρ)雜質； 源極/汲極區域層，其設於前述第3半導體層中以特定 間隔隔開，含有較前述第2半導體層之雜質濃度為高濃 度之第2導電型（η)雜質； 及閘極區域層，其於前述第3半導體層中之前述源極/ 汲極區域層間，其下面係以延伸至前述第2半導體層之 方式被設置，含有較前述第2半導體層之雜質濃度為高 濃度之第1導電型（ρ)之雜質濃度。 2. 如申請專利範圍第1項之橫型接合型場效電晶體，其中 前述第2半導體層，與前述第3半導體層之雜質濃度為 略同。 3. 如申請專利範圍第1項之橫型接合型場效電晶體，其中 前述第1半導體層之最上部與前述閘極區域層之最下 部之間之間隔，較以前述第2半導體層與前述閘極區域 層之接合之擴散電位擴大之空乏層之間隔為小。 594987 申請專利範圍績頁 4. 如申請專利範圍第1項之橫型接合型場效電晶體，其中 於前述第1半導體層與前述閘極區域層所夾之前述第2 半導體層，設置含有與前述閘極區域層略同之雜質濃 度，且具有同電位之雜質植入區域。 5. 如申請專利範圍第4項之橫型接合型場效電晶體，其中 設有1個前述雜質植入區域。
    6. 如申請專利範圍第5項之橫型接合型場效電晶體，其中 前述雜質植入區域之最上部與前述間極區域層之最下 部之間之間隔，較以前述第2半導體層與前述閘極區域 層之接合之擴散電位擴大之空乏層之間隔之2倍為小， 前述雜質植入區域之最下部與第1半導體層之最上部 之間之間隔，較以前述第2半導體層與前述雜質植入區 域之接合之擴散電位擴大之空乏層之間隔為小。 7. 如申請專利範圍第4項之橫型接合型場效電晶體，其中 設有2個以上前述雜質植入區域。
    8. 如申請專利範圍第7項之橫型接合型場效電晶體，其中 與前述閘極區域層最接近之前述雜質植入區域之最上 部與前述閘極區域層之最下部之間之間隔，較以前述 第2半導體層與前述閘極區域層之接合之擴散電位擴 大之空乏層之間隔之2倍為小， 前述雜質植入區域相互之間隔，較以前述第2半導體 層與前述閘極區域層之接合之擴散電位擴大之空乏層 之間隔之2倍為小， 與前述第1半導體層最接近之前述雜質植入區域之最 594987 申請專利範圍績頁 下部與前述第1半導體層之最上部之間之間隔，較以前 述第2半導體層與前述雜質植入區域之接合之擴散電 位擴大之空乏層之間隔為小。 9. 如申請專利範圍第1項之橫型接合型場效電晶體，其中 前述第2半導體層之厚度與前述第3半導體層之厚度為 大略相同， 而前述第3半導體層之雜質濃度，設為前述第2半導體 層之雜質濃度之大略一半之濃度。 10. 如申請專利範圍第1項之橫型接合型場效電晶體，其中 前述第3半導體層之厚度，為前述第2半導體層之厚度 之大略一半， 且前述第3半導體層之雜質濃度，設為與前述第2半導 體層之雜質濃度大略相同。 11. 一種橫型接合型場效電晶體，其特徵在於包含： 第1半導體層，其位於半導體基板上含有第1導電型（p) 雜質； 第2半導體層，其位於前述第1半導體層之上，含有較 前述第1半導體層之雜質濃度為高濃度之第2導電型（η) 雜質； 源極/汲極區域，其設於前述第2半導體層之中以特定 間隔隔開，含有較前述第2半導體層之雜質濃度為高濃 度之第2導電型（η)雜質； 及閘極區域層，其設於前述第2半導體層中之前述源 極/汲極區域層間，含有較前述第2半導體層之雜質濃度 594987 申請專利範圍續頁 為高濃度之第1導電型（P)之雜質濃度。 12. —種橫型接合型場效電晶體，其特徵在於包含： 第1半導體層，其位於半導體基板上含有第1導電型（P) 雜質； 第2半導體層，其位於前述第1半導體層之上，含有較 前述第1半導體層之雜質濃度為高濃度之第2導電型（η) 雜質； 第3半導體層，其位於前述第2半導體層之上，含有第 1導電型（Ρ)雜質； 源極/汲極區域層，其設於前述第3半導體層中以特定 之間隔隔開，含有較前述第2半導體層之雜質濃度為高 濃度之第2導電型（η)雜質； 及閘極區域層，其於前述第3半導體層中之前述源極/ 汲極區域層之間，下面係以存在有延伸至前述第1半導 體層之區域、與延伸至前述第2半導體層之區域之方式 被設置，且含有較前述第2半導體層之雜質濃度為高濃 度之第1導電型（ρ)雜質。 13. —種橫型接合型場效電晶體，其特徵在於包含： 第1半導體層，其位於半導體基板上含有第1導電型（ρ) 雜質； 第2半導體層，其位於前述第1半導體層之上，含有較 前述第1半導體層之雜質濃度為高濃度之第2導電型（η) 雜質； 第3半導體層，其位於前述第2半導體層之上，含有第 594987 申請專利範圍續頁 1導電型（P)雜質； 源極區域層及汲極區域層，其設於前述第3半導體層 中以特定間隔隔開，含有較前述第2半導體層之雜質濃 度為高濃度之第2導電型（η)雜質； 及閘極區域層，其含有設於前述第3半導體層中之前 述源極區域與前述汲極區域層之間之第1導電型（ρ)雜 質濃度；且 設定前述閘極區域層、前述第2半導體層、及前述第3 半導體層各個之厚度與雜質濃度，以於施加特定電壓 時，使位於前述閘極區域層與前述汲極區域層之間之 第3半導體層、與該第3半導體層所連接的範圍之前述 第2半導體層完全空乏層化。
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